図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び/又は構造的に対応する部分には同一の参照符号を付与する。以下に示す電力変換装置は、たとえば電気自動車(EV)やハイブリッド自動車(HV)などの車両に適用可能である。
(第1実施形態)
先ず、図1に基づき、電力変換装置が適用される車両の駆動システムの概略構成について説明する。
<車両の駆動システム>
図1に示すように、車両の駆動システム1は、直流電源2と、モータジェネレータ3と、電力変換装置4を備えている。
直流電源2は、充放電可能な二次電池で構成された直流電圧源である。二次電池として、たとえばリチウムイオン電池、ニッケル水素電池がある。モータジェネレータ3は、三相交流方式の回転電機である。モータジェネレータ3は、車両の走行駆動源、すなわち電動機として機能する。モータジェネレータ3は、回生時に発電機として機能する。電力変換装置4は、直流電源2とモータジェネレータ3との間で電力変換を行う。
<電力変換装置の回路構成>
次に、図1に基づき、電力変換装置4の回路構成について説明する。電力変換装置4は、電力変換部を少なくとも備えている。本実施形態の電力変換装置4は、平滑コンデンサ5と、電力変換部であるインバータ6と、制御回路7と、駆動IC8を備えている。
平滑コンデンサ5は、高電位側の電力ラインであるPライン9と低電位側の電力ラインであるNライン10との間に接続されている。Pライン9は直流電源2の正極に接続され、Nライン10は直流電源2の負極に接続されている。平滑コンデンサ5は、主として、直流電源2から供給される直流電圧を平滑化する。
インバータ6は、DC−AC変換部である。インバータ6は、三相分の上下アーム回路11を備えて構成されている。U相の上下アーム回路11の接続点は、モータジェネレータ3の固定子に設けられたU相巻線に接続されている。同様に、V相の上下アーム回路11の接続点は、モータジェネレータ3のV相巻線に接続されている。W相の上下アーム回路11の接続点は、モータジェネレータ3のW相巻線に接続されている。上下アーム回路11の接続点は、出力ライン12を介して、対応する相の巻線に接続されている。出力ライン12や、上記したPライン9及びNライン10は、たとえばバスバーによって構成される。
上下アーム回路11は、上アーム11Uと、下アーム11Lをそれぞれ有している。上アーム11Uと下アーム11Lは、上アーム11UをPライン9側として、Pライン9とNライン10との間で直列接続されている。各アームは、IGBT111と、MOSFET112と、ダイオード113を有している。IGBT111及びMOSFET112は、互いに並列接続されている。本実施形態では、IGBT111及びMOSFET112として、nチャネル型を採用している。ダイオード113は、還流のため、IGBT111に逆並列に接続されている。MOSFET112は、図示しない寄生ダイオードを有している。
ひとつのアームにおいて、IGBT111のコレクタ電極とMOSFET112のドレイン電極が互いに接続され、IGBT111のエミッタ電極とMOSFET112のソース電極が互いに接続されている。ダイオード113のアノード電極はエミッタ電極に接続され、カソード電極はコレクタ電極に接続されている。
上アーム11Uにおいて、コレクタ電極及びドレイン電極が、Pライン9に接続されている。下アーム11Lにおいて、エミッタ電極及びソース電極が、Nライン10に接続されている。上アーム11U側のエミッタ電極及びソース電極と、下アーム11L側のコレクタ電極及びドレイン電極とは、互いに接続されている。後述する半導体装置20は、ひとつのアームを構成する。2つの半導体装置20によって上下アーム回路11が構成され、6つの半導体装置20によってインバータ6が構成される。
インバータ6は、制御回路7によるスイッチング制御にしたがって、直流電圧を三相交流電圧に変換し、モータジェネレータ3へ出力する。これにより、モータジェネレータ3は、所定のトルクを発生するように駆動する。インバータ6は、車両の回生制動時、車輪からの回転力を受けてモータジェネレータ3が発電した三相交流電圧を、制御回路7によるスイッチング制御にしたがって直流電圧に変換し、Pライン9へ出力する。このように、インバータ6は、直流電源2とモータジェネレータ3との間で双方向の電力変換を行う。
制御回路7は、IGBT111及びMOSFET112を動作させるための駆動指令を生成し、駆動IC8に出力する。制御回路7は、図示しない上位ECUから入力されるトルク要求、各種センサにて検出された信号に基づいて、駆動指令を生成する。各種センサとして、たとえば電流センサ、回転角センサ、電圧センサがある。電流センサは、各相の巻線に流れる相電流を検出する。回転角センサは、モータジェネレータ3の回転子の回転角を検出する。電圧センサは、平滑コンデンサ5の両端電圧を検出する。電力変換装置4は、これらの図示しないセンサを備えている。制御回路7は、駆動指令としてPWM信号を出力する。制御回路7は、たとえばマイコン(マイクロコンピュータ)を備えて構成されている。ECUは、Electronic Control Unitの略称である。PWMは、Pulse Width Modulationの略称である。
駆動IC8は、制御回路7の駆動指令に基づいて、ゲート駆動信号を生成する。駆動IC8は、生成したゲート駆動信号を、対応するアームのIGBT111及びMOSFET112に出力する。ひとつのアームを構成するIGBT111及びMOSFET112それぞれのゲート電極は、互いに同じ駆動IC8に電気的に接続されている。
駆動IC8は、ゲート駆動信号によって、IGBT111及びMOSFET112のそれぞれを駆動、すなわちオン駆動、オフ駆動させる。駆動IC8は、所定デューティ比のゲート駆動信号を出力する。駆動IC8は、ドライバとも称される。本実施形態では、ひとつのアームに対して、ひとつの駆動IC8が設けられている。なお、ひとつの上下アーム回路11に対して、ひとつの駆動IC8を設けてもよい。駆動IC8を、制御回路7と一体的に設けてもよい。
電力変換装置4は、電力変換部として、コンバータをさらに備えてもよい。コンバータは、直流電圧を異なる値の直流電圧に変換するDC−DC変換部である。コンバータは、直流電源2と平滑コンデンサ5の間に設けられる。コンバータは、たとえばリアクトルと上記した上下アーム回路11を備えて構成される。この場合、コンバータの上下アーム回路11も、2つの半導体装置20によって構成できる。さらに、直流電源2からの電源ノイズを除去するフィルタコンデンサを備えてもよい。フィルタコンデンサは、直流電源2とコンバータとの間に設けられる。
<半導体装置の基本構造>
次に、図2〜図7に基づき、上下アーム回路11を構成する半導体装置について説明する。図2〜図7に示すように、半導体装置20は、封止樹脂体30と、放熱部材40と、複数のスイッチング素子50と、ターミナル60と、複数の主端子70と、複数の信号端子80を備えている。
以下において、スイッチング素子50の厚み方向をZ方向と示す。Z方向に直交し、複数のスイッチング素子50の並び方向をX方向と示す。Z方向及びX方向に直交する方向をY方向と示す。特に断りのない限り、XY平面に沿う形状、換言すればZ方向から平面視した形状を、単に平面形状と示す。本実施形態において、X方向が第1方向に相当し、Y方向が第2方向に相当する。
上下アーム回路11は、2つの半導体装置20により構成される。本実施形態では、下アーム11Lを構成する半導体装置20Lと、上アーム11Uを構成する半導体装置20Uとに分けている。図2〜図6は半導体装置20Lを示し、図7は半導体装置20Uを示している。図4及び図7は、半導体装置20L.20Uそれぞれの封止樹脂体30内の構造を示す部分断面図である。図4及び図7では、第2放熱部材42を破線で示している。
半導体装置20L,20Uの外観は、略等しい。半導体装置20L,20Uは、主端子70の並び順、及び、主端子70と放熱部材40との電気的な接続構造を除けば、ほぼ同じ構成である。以下では、特に断りがない限り、半導体装置20L,20Uの共通構造である。
封止樹脂体30は、半導体装置20を構成する他の要素、たとえばスイッチング素子50を封止している。封止樹脂体30は、たとえばエポキシ系樹脂からなる。封止樹脂体30は、たとえばトランスファモールド法により成形されている。封止樹脂体30は、モールド樹脂と称されることがある。封止樹脂体30は、Z方向において、一面30aと、一面30aとは反対の裏面30bを有している。一面30a及び裏面30bは、たとえば平坦面である。封止樹脂体30は、一面30aと裏面30bとをつなぐ側面を有している。
本実施形態では、封止樹脂体30が平面略矩形状をなしている。封止樹脂体30は、側面30c,30dを有している。側面30dは、Y方向において側面30cとは反対の面である。側面30cから、主端子70が突出している。側面30dから信号端子80が突出している。
放熱部材40は、スイッチング素子50の生じた熱を放熱する。放熱部材40は、スイッチング素子50と主端子70とを電気的に中継する配線として機能する。放熱部材40は、電気伝導性や熱伝導性に優れる金属材料(たとえばCu)を少なくとも用いて形成されている。放熱部材40は、たとえば金属板である。金属板に代えて、樹脂やセラミックスなどの電気絶縁体と金属体との複合材を採用することもできる。放熱部材40は、スイッチング素子50に対して、Z方向における少なくとも一方の側に配置されている。放熱部材40におけるスイッチング素子50側の面には、互いに並列接続される複数のスイッチング素子50が電気的に接続されている。
本実施形態では、スイッチング素子50を挟むように、放熱部材40が対をなして設けられている。放熱部材40は、一面30a側に配置された第1放熱部材41と、裏面30b側に配置された第2放熱部材42を含んでいる。以下において、第1放熱部材41及び第2放熱部材42を、単に放熱部材41,42と示すことがある。放熱部材41,42として、互いに同じ種類の部材を用いてもよいし、互いに異なる部材を用いてもよい。本実施形態では、放熱部材41,42として同じ種類の部材、具体的にはCuを含む金属板を用いている。
放熱部材41,42は、Z方向からの平面視において、スイッチング素子50を内包するように設けられている。放熱部材41,42は、互いに対向領域内に、スイッチング素子50を内包している。放熱部材41,42は、Z方向において、スイッチング素子50側の実装面41a,42aと、実装面41a,42aとは反対の放熱面41b,42bをそれぞれ有している。実装面41a,42aは、Z方向において互いに対向している。実装面41a,42aは、互いに略平行とされている。放熱部材41,42の板厚方向は、Z方向に略平行とされている。放熱部材41,42は、X方向が長手方向とされている。放熱部材41,42それぞれの少なくとも一部は、封止樹脂体30によって封止されている。
スイッチング素子50は、半導体基板に、上記したアームを構成する素子が形成されてなる。スイッチング素子50は、半導体素子、半導体チップと称されることがある。複数のスイッチング素子50は、放熱部材40に電気的に接続されて互いに並列接続されている。
スイッチング素子50は、Z方向の両面に主電極を有し、Z方向に主電流が流れる縦型構造をなしている。スイッチング素子50は、第1スイッチング素子51と、第2スイッチング素子52を含んでいる。第1スイッチング素子51は、Si(シリコン)基板に形成されている。第2スイッチング素子52は、SiC(シリコンカーバイド)基板に形成されている。以下において、第1スイッチング素子51及び第2スイッチング素子52を、単にスイッチング素子51,52と示すことがある。第1スイッチング素子51には、IGBT111が形成されている。本実施形態では、IGBT111とともに、ダイオード113が一体的に形成されている。すなわち、第1スイッチング素子51には、RC(Reverse Conducting)−IGBTが形成されている。第2スイッチング素子52には、MOSFET112が形成されている。
第1スイッチング素子51は、主電極として、一面に形成されたコレクタ電極51cと、反対の裏面に形成されたエミッタ電極51eを有している。コレクタ電極51cはダイオード113のカソード電極を兼ねており、エミッタ電極51eはダイオード113のアノード電極を兼ねている。コレクタ電極51cは、一面のほぼ全域に形成されており、エミッタ電極51eは、裏面の一部に形成されている。第2スイッチング素子52は、主電極として、一面に形成されたドレイン電極52dと、反対の裏面に形成されたソース電極52sを有している。ドレイン電極52dは、一面のほぼ全域全面に形成されており、ソース電極52sは、裏面の一部に形成されている。
半導体基板において、素子の形成領域が、通電により発熱するアクティブ領域である。アクティブ領域を取り囲む外周領域には、図示しない耐圧構造部(たとえばガードリング)が形成されている。Z方向からの平面視において、低電位側の主電極であるエミッタ電極51e及びソース電極52sは、アクティブ領域とほぼ一致している。
スイッチング素子50は、半導体基板の裏面側に、温度センサ53を有している。温度センサ53は、過熱保護のために基板温度(素子温度)を検出する。アクティブ領域の中心に近いほど基板温度が高くなるため、温度センサ53は、Z方向からの平面視において、アクティブ領域の中心付近に設けられている。本実施形態では、温度センサ53として、感温ダイオードを採用している。感温ダイオードは、たとえば半導体基板上に配置されたポリシリコンに不純物がドープされてなる。温度センサ53の検出信号は、スイッチング素子50の制御に用いられる。具体的には、スイッチング素子50が過熱状態となる前に、スイッチング素子50を強制的にオフ駆動させる。感温ダイオードは、半導体基板内に作り込むこともできる。
第1スイッチング素子51は、主電極とは別に、信号用の電極であるパッド51pを有している。パッド51pは、エミッタ電極51eと同じ面に形成されている。パッド51pは、Y方向において、エミッタ電極51eの形成領域とは反対側の端部に形成されている。第2スイッチング素子52も、パッド52pを有している。パッド52pは、ソース電極52sと同じ面に形成されている。パッド52pは、Y方向において、ソース電極52sの形成領域とは反対側の端部に形成されている。Y方向において、エミッタ電極51e及びソース電極52sは主端子70側に形成され、パッド51p,52pは信号端子80側に形成されている。
本実施形態では、コレクタ電極51cが第1放熱部材41側の面に形成され、エミッタ電極51eが第2放熱部材42側の面に形成されている。ドレイン電極52dが第1放熱部材41側の面に形成され、ソース電極52sが第2放熱部材42側の面に形成されている。高電位側の主電極であるコレクタ電極51c及びドレイン電極52dは、接合材90を介して、第1放熱部材41の実装面41aに接続されている。低電位側の主電極であるエミッタ電極51e及びソース電極52sは、接合材90及びターミナル60を介して、第2放熱部材42の実装面42aに接続されている。接合材90として、はんだや、Agなどを含む導電性ペーストを用いることができる。本実施形態の接合材90は、はんだである。
第1スイッチング素子51は、5つのパッド51pを有している。具体的には、ゲート電極用、エミッタ電極51eの電位検出用、電流センス用、温度センサ53のアノード電位用、同じくカソード電位用である。複数のパッド51pは、X方向に並んで設けられている。同様に、第2スイッチング素子52は、5つのパッド52pを有している。具体的には、ゲート電極用、ソース電極52sの電位検出用、電流センス用、温度センサ53のアノード電位用、同じくカソード電位用である。複数のパッド52pは、X方向に並んで設けられている。
スイッチング素子50は、第1スイッチング素子51及び第2スイッチング素子52の少なくとも一方を、複数含んでいる。第1スイッチング素子51及び第2スイッチング素子52は、スイッチング素子50の並び方向であるX方向において、交互に配置されている。交互とは、並び方向において、第1スイッチング素子51と第2スイッチング素子52とが隣り合う配置である。交互の最小構成の一例は、2つの第1スイッチング素子51と、ひとつの第2スイッチング素子52の組み合わせである。他の例は、ひとつの第1スイッチング素子51と、2つの第2スイッチング素子52の組み合わせである。
本実施形態のスイッチング素子50は、2つの第1スイッチング素子51と、ひとつの第2スイッチング素子52を含んでいる。2つの第1スイッチング素子51は、互いに同じ構成である。以下において、第1スイッチング素子51のひとつを第1スイッチング素子51a、他のひとつを第1スイッチング素子51bと示すことがある。3つのスイッチング素子50は、X方向において、第1スイッチング素子51a、第2スイッチング素子52、第1スイッチング素子51bの順に並んでいる。第2スイッチング素子52は、第1スイッチング素子51a,51bの間に配置されている。第1スイッチング素子51a,51bは互いに並列接続されている。第1スイッチング素子51a,51bに形成された素子は回路的に等価であるため、図1では、ひとつのIGBT111及びダイオード113を示している。
ターミナル60は、第2放熱部材42とスイッチング素子50との間に所定の距離を確保すべく、第2放熱部材42とスイッチング素子50との間に介在している。ターミナル60の厚みは、スイッチング素子50よりも十分に厚い。ターミナル60は、スイッチング素子50から第2放熱部材42への伝熱機能を果たす。ターミナル60は、スイッチング素子50と第2放熱部材42とを電気的に中継する配線として機能する。ターミナル60は、Cuなどの金属材料を用いて形成されている。ターミナル60は、1種類の金属による単層構造、複数種類の金属による多層構造のいずれでもよい。ターミナル60は、少なくとも第1スイッチング素子51と、第2スイッチング素子52とで分けられている。
本実施形態では、ひとつのスイッチング素子50に対して、ひとつのターミナル60が設けられている。ターミナル60は、第2放熱部材42とスイッチング素子50との間に所定の距離を確保するスペーサとして機能する。スペーサにより、第2放熱部材42へのボンディングワイヤ91の接触を防ぐことができる。ターミナル60のそれぞれは、略直方体をなしている。ターミナル60の平面形状は、接続される主電極とほぼ同じである。Z方向において、ターミナル60の端面のひとつがスイッチング素子50の主電極に接続され、端面の他のひとつが第2放熱部材42に接続されている。ターミナル60は、接合材90を介して、対応する主電極51e,52sと、第2放熱部材42に接続されている。
主端子70は、半導体装置20と外部機器とを電気的に接続するための外部接続端子のうち、主電流が流れる端子である。主端子70は、対応する主電極に電気的に接続されている。主端子70は、高電位端子71と、低電位端子72を含んでいる。高電位端子71は、高電位側の主電極であるコレクタ電極51c及びドレイン電極52dに電気的に接続されている。高電位端子は、コレクタ端子、ドレイン端子と称されることがある。低電位端子72は、低電位側の主電極であるエミッタ電極51e及びソース電極52sに電気的に接続されている。低電位端子72は、エミッタ端子、ソース端子と称されることがある。以下において、高電位端子71及び低電位端子72を、単に主端子71,72と示すことがある。
主端子70は、放熱部材40を介して、対応する主電極に接続されている。高電位端子71は、第1放熱部材41に連なっている。低電位端子72は、第2放熱部材42に連なっている。主端子70は、たとえば金属部材(たとえばリードフレーム)の一部として、放熱部材40に一体的に連なっている。主端子70は、たとえば放熱部材40とは別部材として設けられ、接続により放熱部材40に連なっている。主端子70は、封止樹脂体30の内部で、対応する放熱部材40に連なっている。主端子70は、放熱部材40に対して、Y方向における側面30c側の端部付近に連なっている。すべての主端子70は、封止樹脂体30の内外にわたって延設されている。
本実施形態では、すべての主端子70が、対応する放熱部材40からY方向に延設されている。すべての主端子70は、封止樹脂体30の側面30cから外部に突出している。主端子71,72は、ともに封止樹脂体30内に屈曲部を有しており、側面30cにおいてZ方向のほぼ同じ位置から突出している。突出部分を含む一部において、主端子71,72は、側面同士が対向するように、X方向において所定の間隙を有しつつ並んでいる。
主端子70は、高電位端子71及び低電位端子72の一方を1本含み、他方を2本含んでいる。主端子70は、高電位端子71と低電位端子72との側面対向部を複数(2組)有している。図4及び図7に示すように、高電位端子71は、第1放熱部材41に一体的に連なっている。低電位端子72は、接続により、第2放熱部材42に連なっている。低電位端子72は、たとえば図6に示すように、接合材90を介して、第2放熱部材42の実装面42aに接続されている。
半導体装置20Lは、2本の高電位端子71と、1本の低電位端子72を備えている。
主端子71,72は、X方向に並んで配置されている。低電位端子72は、高電位端子71の間に配置されている。図4に示すように、第1放熱部材41は、高電位端子71が連なる部分に対して側面30d側に凹んだ凹部41cを有している。凹部41cは、X方向において第1放熱部材41の中央領域に設けられている。高電位端子71は、第1放熱部材41において、中央領域を挟む周辺領域のそれぞれに連なっている。第2放熱部材42は、第1放熱部材41と対向しない非対向領域として、Z方向の平面視において凹部41cと重なる部分を含んでいる。低電位端子72は、第2放熱部材42の非対向領域であって凹部41cと重なる部分に接続されている。非対向領域であるため、低電位端子72を第2放熱部材42に接続しやすい。
半導体装置20Uは、1本の高電位端子71と、2本の低電位端子を備えている。主端子71,72は、X方向に並んで配置されている。高電位端子71は、低電位端子72の間に配置されている。図7に示すように、半導体装置20Uの第1放熱部材41も、凹部41cを有している。凹部41cは、X方向において第1放熱部材41の周辺領域にそれぞれ設けられている。高電位端子71は、第1放熱部材41において、周辺領域に挟まれた中央領域に連なっている。低電位端子72は、第2放熱部材42の非対向領域であって凹部41cと重なる部分に接続されている。
信号端子80は、対応するスイッチング素子50のパッドに電気的に接続されている。信号端子80は、第1信号端子81と、第2信号端子82を含んでいる。第1信号端子81は、第1スイッチング素子51のパッド51pに電気的に接続されている。第2信号端子82は、第2スイッチング素子52のパッド52pに電気的に接続されている。
本実施形態の信号端子80は、ボンディングワイヤ91を介して、対応するパッド51p,52pに接続されている。信号端子80は、封止樹脂体30の内部でボンディングワイヤ91に接続されている。信号端子80は、それぞれY方向に延設されており、封止樹脂体30の側面30dから外部に突出している。信号端子80は、主端子70及び第1放熱部材41を含むリードフレームの一部である。
以上のように構成される半導体装置20において、放熱部材40それぞれの少なくとも一部、スイッチング素子50、ターミナル60、主端子70それぞれの一部、及び信号端子80それぞれの一部が、封止樹脂体30によって一体的に封止されている。すなわち、1つのアームを構成する要素が封止されている。このため、半導体装置20は、1in1パッケージとも称される。
半導体装置20として、上アーム11U用の半導体装置20Uと、下アーム11L用の半導体装置20Lを個別に設ける例を示したが、これに限定されない。半導体装置20を、上アーム11Uと下アーム11Lとで共通構造としてもよい。たとえば上記した半導体装置20Lを、下アーム11Lだけでなく、上アーム11Uに用いてもよい。半導体装置20Uを、上アーム11Uだけでなく、下アーム11Lに用いてもよい。これにより、部品点数を削減することができる。また、半導体装置20Lと半導体装置20Uとで構造を入れ替えてもよい。すなわち、半導体装置20Lを上アーム11Uに用い、半導体装置20Uを下アーム11Lに用いてもよい。
<スイッチング素子、放熱部材、主端子の詳細>
次に、図4〜図9に基づき、半導体装置20の細部について説明する。図8及び図9は、スイッチング素子50と放熱部材41,42との位置関係を示す模式的な平面図である。図8及び図9では、主端子71,72についても図示している。図8及び図9では半導体装置20Lについて示しているが、半導体装置20Uも同様である。
本実施形態では、第2スイッチング素子52の基板面積が、第1スイッチング素子51それぞれの基板面積よりも小さくされている。基板面積とは、厚み方向であるZ方向に直交する面積、すなわちXY平面に沿う面積である。基板面積は、チップ面積、素子面積と称されることがある。基板面積を大きくすることで、素子のアクティブ領域も大きくなる。SiC基板をSi基板より小さくすることで、コストの低減、体格の小型化が可能である。また、第2スイッチング素子52の厚みが、第1スイッチング素子51よりも薄くされている。同じ耐圧において、SiCのほうがSiよりもドリフト層を薄くすることができる。
スイッチング素子50は、実装面41aにおいてY方向の中央領域に配置されている。Y方向において、信号端子80側の端部の位置は、第1スイッチング素子51と第2スイッチング素子52とで略一致している。主端子70側の端部の位置は、第1スイッチング素子51と第2スイッチング素子52とで異なっている。
図8及び図9には、第1スイッチング素子51をX方向に仮想的に延長した領域R1と、第2スイッチング素子52をY方向に仮想的に延長した領域R2を示している。領域R1は、第1スイッチング素子51のY方向の両端をX方向に仮想的に延長した線にて規定される。領域R2は、第2スイッチング素子52のX方向の両端をY方向に仮想的に延長した線にて規定される。図8及び図9では、仮想的に延長した線を一点鎖線で示している。
図8に示すように、第1放熱部材41は、Z方向からの平面視において領域R1と領域R2との交差部分と重なる領域である交差領域41dを有している。図8において、交差領域41dを破線で示している。交差領域41dは、第2スイッチング素子52と重なる重なり領域41eと、第2スイッチング素子52と重ならない非重なり領域41fを有している。第1放熱部材41は、X方向に並んだ2つの第1スイッチング素子51a,51bの間に形成される対向領域内に、重なり領域41eと非重なり領域41fを有している。第1放熱部材41において、重なり領域41eは第2スイッチング素子52の実装領域であり、非重なり領域41fは非実装領域である。Z方向において、重なり領域41eは第2スイッチング素子52と対向する領域であり、非重なり領域41fは非対向領域である。
図9に示すように、第2放熱部材42は、第1放熱部材41と同様に、交差領域42dを有している。図9において、交差領域42dを破線で示している。交差領域42dは、第2スイッチング素子52と重なる重なり領域42eと、第2スイッチング素子52と重ならない非重なり領域42fを有している。第2放熱部材42は、X方向に並んだ2つの第1スイッチング素子51a,51bの間に形成される対向領域内に、重なり領域42eと非重なり領域42fを有している。第2放熱部材42において、重なり領域42eは第2スイッチング素子52と対向する領域であり、非重なり領域42fは非対向領域である。
図8及び図9に示すように、エミッタ電極51eの一部は、ソース電極52sの一部とY方向において同じ位置に配置されている。エミッタ電極51eの一部は、重なり領域41e,42eの一部とY方向において同じ位置に配置されている。エミッタ電極51eの他の一部は、非重なり領域41fの一部とY方向において同じ位置に配置されている。すなわち、X方向において、エミッタ電極51eの一部がソース電極52sと対向し、他の一部が非重なり領域41f,42fと対向している。
このように、放熱部材40は、交差領域41d,42dの一部として、非重なり領域41f,42fを有している。そして、非重なり領域41f,42fの少なくとも一部が、封止樹脂体30から露出している。たとえば、非重なり領域41fの少なくとも一部のみが露出してもよい。非重なり領域42fの少なくとも一部のみが露出してもよい。非重なり領域41f,42fが、ともに露出してもよい。非重なり領域41fが露出する場合、実装面41a及び放熱面41bの少なくとも一方が露出すればよい。同様に、非重なり領域42fが露出する場合、実装面42a及び放熱面42bの少なくとも一方が露出すればよい。
本実施形態では、非重なり領域41f,42fが露出している。非重なり領域41fの全域が、放熱面41b側において露出し、実装面41a側において覆われている。非重なり領域42fの全域が、放熱面42b側において露出し、実装面42a側において覆われている。さらに、重なり領域41e,42eも露出している。放熱面41b,42bは、ほぼ全域において露出している。放熱面41bは、封止樹脂体30の一面30aと略面一で露出している。放熱面42bは、裏面30bと略面一で露出している。半導体装置20は、放熱面41b,42bがともに封止樹脂体30から露出する両面放熱構造をなしている。
図4及び図7〜図9に示す仮想線CL1は、第2スイッチング素子52の素子的中心を通り、Y方向に延びる線である。素子的中心とは、第2スイッチング素子52(チップ)の中心である。仮想線CL1は、アクティブ領域の中心を通っている。
本実施形態では、3つのスイッチング素子50の配置が、仮想線CL1に対して線対称である。これにより、スイッチング素子51a,52の間隔と、スイッチング素子51b,52の間隔とが、互いに略等しい。上記した非重なり領域41e,42eは、仮想線CL1上に位置している。
3つのターミナル60の配置も、仮想線CL1に対して線対称である。第1放熱部材41及び第2放熱部材42のそれぞれも、仮想線CL1に対して線対称である。半導体装置20Lにおいて、低電位端子72は、仮想線CL1上に配置されている。低電位端子72の幅の中心は、仮想線CL1上に位置している。図4に示すように、3本の主端子70の配置は、仮想線CL1に対して線対称である。半導体装置20Uにおいて、高電位端子71は、仮想線CL1上に配置されている。低電位端子72の幅の中心は、仮想線CL1上に位置している。図7に示すように、3本の主端子70の配置は、仮想線CL1に対して線対称である。
<半導体装置の冷却構造>
次に、図10に基づき、半導体装置20の冷却構造について説明する。上記した半導体装置20は、図10に示すように、冷却器100と交互に積層される。半導体装置20は、冷却器100とともにパワーモジュール110を構成する。
冷却器100は、冷媒の流路を内部に有している。冷却器100は、Z方向において所定間隔を有しつつ多段に配置されている。多段の冷却器100は、X方向の一端側で、供給管101により連結されている。供給管101は、その内部に流路が形成された筒状体であり、Z方向に延設されている。供給管101は、冷却器100のそれぞれに接続されており、供給管101の流路は冷却器100それぞれの流路に連通している。
多段の冷却器100は、供給管101とは反対の端部側で、排出管102により連結されている。排出管102も、その内部に流路が形成された筒状体であり、Z方向に延設されている。排出管102は、冷却器100のそれぞれに接続されており、排出管102の流路は冷却器100それぞれの流路に連通している。供給管101から流入した冷媒は、冷却器100それぞれの流路を拡がり、排出管102から排出される。
冷媒として、水やアンモニアなどの相変化する冷媒や、エチレングリコール系などの相変化しない冷媒を用いることができる。冷却器100は、主として半導体装置20を冷却するものである。しかしながら、冷却機能に加えて、環境温度が低い場合に温める機能をもたせてもよい。この場合、冷却器100は、温度調節器と称される。また、冷媒は熱媒体と称される。
パワーモジュール110は、インバータ6を構成する6つの半導体装置20と、半導体装置20のそれぞれを両面側から冷却するように、半導体装置20と交互に積層された複数(多段)の冷却器100を備えている。半導体装置20は、Z方向において両面側から冷却器100により挟持されている。封止樹脂体30の大部分は、隣り合う冷却器100の対向領域内に配置されている。主端子70のそれぞれは、図示しないバスバーなどとの接続のため、たとえばY方向において対向領域外まで延設されている。
複数の半導体装置20は、Z方向からの平面視において、互いに重なるように配置されている。各半導体装置20において、スイッチング素子50は、上流側から下流側に向けて、第1スイッチング素子51a、第2スイッチング素子52、第1スイッチング素子51bの順に配置されている。すなわち、X方向において、供給管101側に第1スイッチング素子51aが配置され、排出管102側に第1スイッチング素子51bが配置されている。
また、同じ相の上下アーム回路11を構成する半導体装置20L,20Uが、Z方向において隣り合っている。これにより、同じ相を構成する半導体装置20Uの低電位端子72と、半導体装置20Lの高電位端子71とが、Z方向からの平面視において互いに重なる。したがって、上アーム11Uと下アーム11Lとの接続距離を短くし、たとえばインダクタンスを低減することができる。また、接続性を向上することができる。
このように、半導体装置20(20U,20L)は、対向方向であるZ方向において挟持された状態で、冷却器100により冷却される。
<第1実施形態のまとめ>
本実施形態では、スイッチング素子50が、Si基板に形成された第1スイッチング素子51、及び、SiC基板に形成された第2スイッチング素子52の少なくとも一方を複数含んでいる。したがって、スイッチング素子51,52をひとつずつ含む構成に較べて、半導体装置20の出力を向上することができる。
また、スイッチング素子51,52が、X方向(第1方向)において交互に配置されている。そして、放熱部材40が、交差領域41d,42dとして非重なり領域41f,42fを有している。非重なり領域41f,42fは、第1スイッチング素子51及び第2スイッチング素子52の熱が伝わる領域である。非重なり領域41f,42fの少なくとも一部は封止樹脂体30から露出しており、効果的に放熱することができる。よって、スイッチング素子51,52の生じた熱が、非重なり領域41f,42f側に拡散しやすい。したがって、素子温度の上昇を抑制することができる。
以上により、出力を向上しつつ素子温度の上昇を抑制できる半導体装置20を提供することができる。素子温度が上昇すると、たとえばオン抵抗の増加、接合材90の信頼性低下、定格温度に対する余裕度の減少(出力低下)などが生じ得る。本実施形態によれば、このような問題が生じるのを抑制することができる。
放熱部材40は、露出部位として、少なくとも非重なり領域41f、42fを含めばよい。たとえば、図11に示す変形例のように、第2放熱部材42の非重なり領域42fのみが封止樹脂体30から露出する構成としてもよい。図11において、非重なり領域42fは、放熱面42b側で露出している。
本実施形態では、非重なり領域41f,42fに加えて、重なり領域41f,42fの少なくとも一部が、封止樹脂体30から露出している。重なり領域41f,42fは、第2スイッチング素子52の直下領域である。素子温度の上昇、特に第2スイッチング素子52の温度上昇を効果的に抑制することができる。
特に本実施形態では、重なり領域41e,42e及び非重なり領域41f,42fだけでなく、第1スイッチング素子51と重なる領域も含んで、放熱面41b,42bのほぼ全域が露出している。両面放熱と全域露出により、素子温度の上昇をさらに抑制することができる。
第1スイッチング素子51及び第2スイッチング素子52は、少なくとも交互に配置されればよく、個数は特に限定されない。たとえば第1スイッチング素子51と第2スイッチング素子52を2つずつ含んでもよい。第1スイッチング素子51を3つ含み、第2スイッチング素子52を2つ含んでもよい。第1スイッチング素子51をひとつ含み、第2スイッチング素子52を2つ含んでもよい。
本実施形態では、IGBT111が形成された第1スイッチング素子51を2つ含み、MOSFET112が形成された第2スイッチング素子52をひとつ含んでいる。第2スイッチング素子52は、第1スイッチング素子51の間に配置されている。第2スイッチング素子52の基板面積が小さいため、放熱部材41,42は、非重なり領域41f,42fを有している。非重なり領域41f,42fは、スイッチング素子50と重ならない空き領域である。この空き領域を積極的に放熱に利用するため、非重なり領域41f,42fの両サイドに位置する第1スイッチング素子51同士の熱干渉を抑制することができる。また、Y方向において非重なり領域41f,42fに隣接する第2スイッチング素子52の熱を、効果的に逃がすことができる。これにより、MOSFET112の温度上昇を抑制し、ひいてはオン抵抗の増加を抑制することができる。
主端子71,72の本数は、特に限定されない。主端子71,72を1本ずつ含む構成としてもよい。本実施形態において、主端子71,72の配置は、スイッチング素子50の並び方向において交互である。これにより、高電位端子71と低電位端子72との対向する側面が、複数組形成される。高電位端子71と低電位端子72とで、主電流の向きは略逆向きとなる。複数組備えることで、主電流が流れたときに生じる磁束を互いに打ち消し、インダクタンスを低減する効果を高めることができる。また、主端子71,72の少なくとも一方を複数含むため、並列化により、インダクタンスを低減することができる。たとえば、サージ電圧を低減することができる。
交互配置において、主端子71,72の本数は特に限定されない。本実施形態では、主端子71,72の一方である第1主端子を1本含み、他方である第2主端子を2本含んでいる。半導体装置20Lにおいて、低電位端子72が第1主端子であり、高電位端子71が第2主端子である。半導体装置20Uにおいて、高電位端子71が第1主端子であり、低電位端子72が第2主端子である。第1主端子は、第2スイッチング素子52の素子的中心を通る仮想線CL1上に配置されている。そして、Z方向からの平面視において、非重なり領域41f,42fが仮想線CL1上に設けられている。
たとえば図12に示す半導体装置20Lにおいて、第1主端子(低電位端子72)と第2スイッチング素子52との電流経路に、非重なり領域42fが設けられている。第1主端子は、第2主端子に較べて本数が少ないため、非重なり領域42fの電流密度が高くなる。しかしながら、非重なり領域42fは、封止樹脂体30から露出しており、効率よく放熱することができる。したがって、素子温度、特に第2スイッチング素子52の温度が上昇するのを抑制することができる。これにより、MOSFET112のオン抵抗の増加を抑制することができる。図示を省略するが、半導体装置20Uでは、第1主端子(高電位端子71)と第2スイッチング素子52との電流経路に、非重なり領域41fが設けられている。非重なり領域41fは封止樹脂体30から露出しており、半導体装置20Lと同等の効果を奏する。
本実施形態では、半導体装置20が、奇数個のスイッチング素子50を備えている。そして、複数のスイッチング素子50の配置が、仮想線CL1に対して線対称である。Si基板に形成された第1スイッチング素子51と、SiC基板に形成された第2スイッチング素子52とは、線膨張係数が互いに異なる。しかしながら、線対称配置により、放熱部材40とスイッチング素子50との線膨張係数差に基づいて放熱部材40に作用する熱応力も対称的となる。これにより、半導体装置20の局所的な変形を抑制することができる。なお、奇数個として3個の例を示したが、これに限定されない。たとえば5個のスイッチング素子50を備える構成に適用することもできる。
本実施形態では、第2スイッチング素子52と第1スイッチング素子51a,51bそれぞれとの間隔が、互いに略等しい。これにより、第2スイッチング素子52の生じた熱が、X方向において第1スイッチング素子51a,51bの両側にほぼ均等に拡がる。また、第1スイッチング素子51a,51bの生じた熱が、第2スイッチング素子52側に同様に拡がる。
したがって、第1スイッチング素子51a,51bの温度差を低減し、第1スイッチング素子51a,51bの一方にDC電流が偏って流れるのを抑制することができる。DC電流とは、スイッチング時ではなく、スイッチング素子がオンされている定常時に流れる電流である。また、第1スイッチング素子51の一方と第2スイッチング素子52との間に熱が集中するのを抑制することができる。たとえば、第2スイッチング素子52の温度上昇にともなうオン抵抗の増加を抑制することができる。特に、スイッチング素子51,52が同時にオン駆動する構成において効果的である。
また、間隔が略等しいため、封止樹脂体30の成形時において、第1スイッチング素子51a,51bの一方と第2スイッチング素子52との間に空気が残り、封止樹脂体30においてボイドとなるのを抑制することができる。なお、第2スイッチング素子52と第1スイッチング素子51a,51bそれぞれとの間隔を互いに略等しくすると、放熱部材40の露出有無によらず、上記した効果を奏することができる。
本実施形態では、スイッチング素子50だけでなく、放熱部材40及び主端子70も、仮想線CL1に対して線対称である。線対称配置により、第1スイッチング素子51aの主電流と、第1スイッチング素子51bの主電流とが、仮想線CL1に対して線対称となるように流れる。たとえば半導体装置20Lでは、図13に示すように、2つの電流経路の長さがほぼ等しくなる。電流経路のひとつは、第1スイッチング素子51a側の高電位端子71→第1スイッチング素子51a→低電位端子72の電流経路である。電流経路の他のひとつは、第1スイッチング素子51b側の高電位端子71→第1スイッチング素子51b→低電位端子72の電流経路である。電流経路のインダクタンスが互いにほぼ等しくなるため、AC電流が、第1スイッチング素子51a,51bの一方に偏って流れるのを抑制することができる。よって、AC電流のアンバランスを抑制することができる。半導体装置20Uについても同様である。AC電流とは、スイッチング時に流れる電流である。
(第2実施形態)
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、スイッチング素子50の駆動と配置との関係に特徴がある。
本実施形態の半導体装置20の構成は、先行実施形態に示した半導体装置20U(図7参照)と同じである。スイッチング素子50は、第1スイッチング素子51及び第2スイッチング素子52の少なくとも一方を複数含んでいる。たとえば2つの第1スイッチング素子51と、ひとつの第2スイッチング素子52を含んでいる。スイッチング素子51,52の配置は、X方向において交互である。
本実施形態において、制御回路7及び駆動IC8は、第1スイッチング素子51(IGBT111)及び第2スイッチング素子52(MOSFET112)を、少なくとも互いに異なる期間においてオン駆動するように制御する。制御回路7及び駆動IC8は、スイッチング素子51,52が個別にオン駆動する期間を有するように制御する。図14に示すように、第1期間において第2スイッチング素子52がオン駆動し、第2期間において第1スイッチング素子51がオン駆動する。図14では、オン駆動によりスイッチング素子50が生じる熱を示している。
制御回路7及び駆動IC8は、第1スイッチング素子51を、第1電流域においてオフ駆動し、第1電流域よりも大きい第2電流域においてオン駆動するように制御する。制御回路7及び駆動IC8は、第2スイッチング素子52を、第1電流域においてオン駆動し、第2電流域においてオフ駆動するように制御する。第1電流域は所定の第1閾値未満の領域であり、第2電流域は第1閾値以上の領域である。第1電流域は第2電流域よりも出力電流の小さい領域であり、第2電流域は第1電流域よりも出力電流の大きい領域である。第1期間は、出力電流が第1電流域内の期間であり、第2電流域内の出力電流が流れる期間が第2期間である。
小電流域では、SiC−MOSFETのオン抵抗がSi−IGBTよりも小さい。一方、大電流域では、Si−IGBTのオン抵抗がSiC−MOSFETよりも小さい。したがって、上記した制御により、広い電流範囲においてオン抵抗を低減することができる。
制御回路7及び駆動IC8は、IGBT111及びMOSFET112が個別にオン駆動する期間とは別に、ともにオン駆動する期間を有するように制御する。制御回路7及び駆動IC8は、第2閾値以上の第3電流域において、IGBT111及びMOSFET112の両方を、オン駆動するように制御する。第2閾値は第1閾値よりも大きい電流値である。第2閾値を有する場合、第2電流域は、第1閾値以上、第2閾値未満の領域である。IGBT111及びMOSFET112の両方が同じ期間においてオン駆動するため、出力をさらに高めることができる。
このように、第1電流域において第2スイッチング素子52(MOSFET112)がオン駆動し、第2電流域において第1スイッチング素子51(IGBT111)がオン駆動する。また、第3電流域において、スイッチング素子51,52がオン駆動する。
<第2実施形態のまとめ>
本実施形態では、スイッチング素子50が、第1スイッチング素子51及び第2スイッチング素子52の少なくとも一方を複数含んでいる。これにより、並列接続されるスイッチング素子50の数、特に同じ期間においてオン駆動するスイッチング素子50の数を増やし、半導体装置20の出力を向上することができる。
また、第1スイッチング素子51と第2スイッチング素子52とが、X方向において交互に配置されている。第1スイッチング素子51と第2スイッチング素子52は、少なくとも互いに異なる期間においてオン駆動する。上記したように、第1期間において、第2スイッチング素子52がオン駆動する。第1期間とは異なる第2期間において、第1スイッチング素子51がオン駆動する。
第2期間においてオン駆動する第1スイッチング素子51の間に、第1期間においてオン駆動する第2スイッチング素子52が配置されている。この配置により、図14に示すように、同じ期間においてオン駆動する第1スイッチング素子51間の距離を確保し、第1スイッチング素子51の相互の熱干渉を低減することができる。第1スイッチング素子、第1スイッチング素子、第2スイッチング素子の順のように、同じ期間においてオン駆動するスイッチング素子が隣り合う構成の場合に較べて、出力を向上しつつ体格の増大を抑制できる半導体装置を提供することができる。
第1スイッチング素子51及び第2スイッチング素子52は、少なくとも交互配置されればよい。本実施形態のスイッチング素子50は、2つの第1スイッチング素子51と、ひとつの第2スイッチング素子52を含んでいる。上記したように、小さな電流域において第2スイッチング素子(MOSFET112)のオン抵抗が小さく、大きな電流域において第1スイッチング素子51(IGBT111)のオン抵抗が小さい。
第2スイッチング素子52は、第1電流域においてオン駆動し、第1スイッチング素子51は、第1電流域よりも大きな第2電流域においてオン駆動する。ひとつの第2スイッチング素子52により小さな電流域をカバーし、2つの第1スイッチング素子51により大きな電流域を広い範囲でカバーすることができる。したがって、広い電流範囲において、損失(導通損失)を低減することができる。また、第2電流域でオン駆動する第1スイッチング素子51a,51bについて、熱干渉を低減することができる。よって、出力を向上しつつ体格の増大を抑制できる効果を高めることができる。
本実施形態では、3つの電流域でスイッチング素子50の駆動を切り替える例を示したが、この例に限定されない。スイッチング素子51,52は、少なくとも異なる期間においてオン駆動すればよく、多様な組み合わせが可能である。たとえば、スイッチング素子51,52が同じ期間においてオン駆動しないようにしてもよい。すなわち、小電流域において第2スイッチング素子52をオン駆動し、それよりも大きい電流域において、第1スイッチング素子51をオン駆動するようにしてもよい。また、第2電流域を、ひとつの第1スイッチング素子51がオン駆動する領域と、2つの第1スイッチング素子51がオン駆動する領域とに分けてもよい。
また、スイッチング素子51,52の通電時間を異ならせること、具体的にはターンオン及びターンオフの少なくとも一方をずらすことで、互いにオン駆動する期間と、個別にオン駆動する期間とを有するようにしてもよい。たとえば小電流域において、第1スイッチング素子51の通電時間を第2スイッチング素子52の通電時間よりも短くし、大電流域において、第2スイッチング素子52の通電時間を第1スイッチング素子51の通電時間よりも短くしてもよい。
本実施形態に示した構成は、先行実施形態に記載の構成との組み合わせが可能である。たとえば、封止樹脂体30から放熱部材40の一部が露出される構成と組み合わせてもよいし、封止樹脂体30により放熱部材40の全体が覆われる構成と組み合わせてもよい。上アーム11Uと下アーム11Lとで異なる半導体装置20U,20Lを用いる構成と組み合わせてもよい。上アーム11Uと下アーム11Lとで、共通構造の半導体装置20を用いる構成と組み合わせてもよい。放熱部材40、スイッチング素子50、主端子70の少なくともひとつの配置を、仮想線CL1に対して線対称としてもよい。
(第3実施形態)
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、第2主端子の配置に特徴がある。
図15は、本実施形態の半導体装置20を示している。この半導体装置20の構成は、先行実施形態に示した半導体装置20U(図7参照)とほぼ同じである。スイッチング素子50は、2つの第1スイッチング素子51と、ひとつの第2スイッチング素子52を含んでいる。主端子70は、1本の高電位端子71と、2本の低電位端子72を含んでいる。高電位端子71が仮想線CL1上に配置された第1主端子であり、低電位端子72が第2主端子である。高電位端子71の幅の中心は、仮想線CL1上に位置している。
図15に示す仮想線CL2は、第1スイッチング素子51a,51bそれぞれの素子的中心を通り、Y方向に延びる線である。仮想線CL1は、2つの仮想線CL2の中心位置を通っている。低電位端子72のひとつは、第1スイッチング素子51a側の仮想線CL2上に配置され、他のひとつは、第1スイッチング素子51b側の仮想線CL2上に配置されている。低電位端子72の幅の中心は、仮想線CL2上にそれぞれ位置している。
<第3実施形態のまとめ>
本実施形態の主端子は、第1主端子を1本含み、他方である第2主端子を2本含んでいる。第1主端子は、仮想線CL1上に配置されている。第2主端子は、仮想線CL2上に配置されている。図16は、電流経路を示している。図16では、便宜上、第1スイッチング素子51のひとつを含むようにX方向の一部分を省略して図示している。図16では、所定のタイミングにおける主電流の流れを矢印で示している。図16には、参考例である低電位端子72r(第2主端子)を二点鎖線で示している。
第1主端子である高電位端子71は、仮想線CL1上に配置されている。第2主端子である低電位端子72は、仮想線CL2上に配置されている。このため、実線矢印で示すように電流が流れる。参考例である低電位端子72rは、仮想線CL2と重ならない位置であって、仮想線CL2よりも外側に配置されている。このため、二点鎖線の矢印で示すように電流が流れる。本実施形態の低電位端子72の配置によれば、スイッチング素子51,52の電流経路を、参考例に較べて短くすることができる。また、高電位端子71、スイッチング素子51,52のそれぞれ、及び低電位端子72との間に形成される電流ループを、参考例に較べて小さくすることができる。よって、参考例に較べて、インダクタンスを小さくすることができる。たとえば、スイッチング損失を低減することができる。
本実施形態では、第2主端子が仮想線CL2上に配置される例を示したが、これに限定されない。第2主端子を、仮想線CL2と重ならない位置であって、仮想線CL2よりも内側に配置してもよい。このような配置の第2主端子を、図16では、低電位端子72aとして破線で示している。これによれば、破線矢印で示すように電流が流れる。上記した参考例に較べて、第2スイッチング素子52の電流経路を短くすることができる。また、スイッチング素子51,52それぞれの電流ループを、参考例に較べて小さくすることができる。よって、参考例に較べて、インダクタンスを低減することができる。
なお、低電位端子72が仮想線CL2上に位置しても、低電位端子72の幅の中心が仮想線CL2より外側になると、低電位端子72の幅の中心が仮想線CL2上に位置する構成に較べて、スイッチング素子51,52の電流経路が長くなる。また、電流ループが大きくなる。よって、幅の中心が仮想線CL2上に位置する、若しくは、仮想線CL2より内側、すなわち仮想線CL1に近い位置となるように、低電位端子72(第2主端子)を配置するとよい。
本実施形態では、放熱部材40、スイッチング素子50、及び主端子70のそれぞれの配置が、仮想線CL1に対して線対称である。これにより、先行実施形態同様、AC電流のアンバランスを抑制することができる。本実施形態によれば、電流アンバランスを抑制しつつ、スイッチング損失を低減することができる。
本実施形態に示した構成は、先行実施形態に記載の構成との組み合わせが可能である。たとえば、封止樹脂体30から放熱部材40の一部が露出される構成と組み合わせてもよいし、封止樹脂体30により放熱部材40の全体が覆われる構成と組み合わせてもよい。上アーム11Uと下アーム11Lとで異なる半導体装置20U,20Lを用いる構成と組み合わせてもよい。たとえば図4に示した半導体装置20Lの場合、低電位端子72が第1主端子に相当し、高電位端子71が第2主端子に相当する。上アーム11Uと下アーム11Lとで、共通構造の半導体装置20を用いる構成と組み合わせてもよい。
スイッチング素子51,52の駆動については特に限定されない。スイッチング素子51,52が、少なくとも互いに異なる期間においてオン駆動する構成との組み合わせが可能である。この場合、第1スイッチング素子51の相互の熱干渉を低減することができる。
(第4実施形態)
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、スイッチング素子51,52の寸法関係に特徴がある。
図17は、本実施形態の半導体装置20を示している。スイッチング素子50は、第1スイッチング素子51及び第2スイッチング素子52の少なくとも一方を複数含んでいる。半導体装置20の構成は、先行実施形態に示した半導体装置20U(図7参照)とほぼ同じである。半導体装置20は、2つの第1スイッチング素子51と、ひとつの第2スイッチング素子52を含んでいる。スイッチング素子51,52の配置は、X方向において交互である。
第2スイッチング素子52の基板面積は、第1スイッチング素子51よりも小さい。第1スイッチング素子51において、X方向の長さはLX1、Y方向の長さはLY1である。X方向の長さに対するY方向の長さの比R1は、LY1/LX1である。第2スイッチング素子52において、X方向の長さはLX2、Y方向の長さはLY2である。X方向の長さに対するY方向の長さの比R2は、LY2/LX2である。第2スイッチング素子52は、Y方向を長手方向とする平面略矩形状をなしている。
そして、長さLX2は、長さLX1よりも短い(LX2<LX1)。比R2は、比R1よりも大きい(R2>R1)。さらに、長さLY2は、長さLY1と略等しい。Y方向における両端の位置は、第1スイッチング素子51と第2スイッチング素子52とで、略一致している。
<第4実施形態のまとめ>
次に、図18〜図20に基づき、上記した寸法関係による効果について説明する。図18〜図20の各図では、本実施形態と参考例とを対比して示している。参考例では、本実施形態の要素と同一又は関連する要素について、本実施形態の符号の末尾にrを付け加えて示している。本実施形態と参考例において、第1スイッチング素子の寸法が、互いに等しくされている。また、第1スイッチング素子と第2スイッチング素子との間隔が、互いに等しくされている。図18〜図20では、半導体装置を簡略化して図示している。
図18において、最上段が本実施形態であり、下段の2つが参考例である。参考例1では、X方向において、第2スイッチング素子52rの長さが、第1スイッチング素子51rよりも短い。X方向において、第2スイッチング素子52rの長さが、第2スイッチング素子52と等しい。Y方向において、第2スイッチング素子52rの長さは、第2スイッチング素子52よりも短い。参考例1では、長さの比の関係がR2≦R1となっている。
本実施形態では、長さの比の関係が、R2>R1となっている。このため、第2スイッチング素子52の基板面積が、第2スイッチング素子52rよりも大きい。これにより、素子のアクティブ領域も、参考例1に較べて大きい。したがって、本実施形態によれば、X方向の体格を参考例1と同等としつつ、参考例1よりも出力を向上することができる。
参考例2では、第2スイッチング素子52rの基板面積が、第2スイッチング素子52と等しい。X方向において、第2スイッチング素子52rの長さが、第2スイッチング素子52よりも長い。参考例2では、長さの比の関係が、R2≦R1とされている。参考例2では、並び方向であるX方向を長手方向とすることで、第2スイッチング素子52rの基板面積を大きくしている。
本実施形態では、長さの比の関係がR2>R1とされており、X方向において、第2スイッチング素子52の長さが、第2スイッチング素子52rよりも短い。第2スイッチング素子52が短いため、X方向の体格が参考例2よりも小さくなる。したがって、本実施形態によれば、出力を参考例2と同等としつつ、参考例1よりもX方向の体格を小型化することができる。
以上より、本実施形態の半導体装置20によれば、出力を向上しつつ体格の増大を抑制することができる。特に本実施形態では、第2スイッチング素子52の長さLY2が、第1スイッチング素子51の長さLY1と略等しい。LY2<LY1を満たす構成に較べて、第2スイッチング素子52の基板面積を稼いで、出力をさらに向上することができる。また、Y方向における両端の位置が、第1スイッチング素子51と第2スイッチング素子52とで略一致している。これにより、Y方向において半導体装置20の体格増大を抑制しつつ、出力を向上することができる。
図19において、上段が本実施形態であり、下段が参考例である。図19に示す第2スイッチング素子52rの構成は、図18に示した参考例1と同じである。長さの比の関係は、R2≦R1となっている。Y方向において、信号端子80r側の端部の位置が、第1スイッチング素子51rと第2スイッチング素子52rとで略一致している。第2スイッチング素子52rは、Y方向において信号端子80r寄りに配置されている。したがって、一点鎖線の矢印で示すように、第2スイッチング素子52rの主電流の経路が長い。
本実施形態では、長さの比の関係が、R2>R1となっている。第2スイッチング素子52の配置が、参考例に較べて主端子70に近い。これにより、第2スイッチング素子52の電流経路を短くすることができる。よって、スイッチング損失を低減することができる。
図示を省略するが、参考例として、Y方向における主端子70r側の端部の位置を、第1スイッチング素子51rと第2スイッチング素子52rとで略一致させる構成、すなわち、第2スイッチング素子52rを主端子70r寄りに配置する構成も考えられる。この場合、第2スイッチング素子52rと第2信号端子82rとの距離が長くなる。この参考例に較べて、本実施形態の第2スイッチング素子52は、第2信号端子82に近い位置とされている。よって、第2スイッチング素子52(MOSFET112)の高速スイッチングに有利である。
図20は、図17のXX-XX線に沿う断面を、簡略化した図である。図20において、上段が本実施形態であり、下段が参考例である。図20に示す参考例において、第2スイッチング素子52rは、図18に示した参考例1同様の配置となっている。長さの比の関係は、R2≦R1となっている。このため、第2スイッチング素子52rの基板面積は小さい。また、ターミナル60rの断面積も小さい。
本実施形態では、長さの比の関係が、R2>R1となっている。これにより、第2スイッチング素子52の基板面積が、参考例よりも大きい。また、ターミナル60の断面積が、参考例よりも大きい。したがって、一点鎖線の矢印で示すように、参考例に較べて電流密度を低減することができる。たとえばエレクトロマイグレーション効果は、流れる電流が大きいほど高くなる。本実施形態によれば、電流密度の低減により、特に接合材90の寿命を向上することができる。
また、図20に示すように、参考例の第2スイッチング素子52rは基板面積が小さいため、放熱部材41r,42rの対向領域において、第2スイッチング素子52r及びターミナル60rの占める割合が小さい。すなわち、対向領域に、多くの封止樹脂体30rが入り込む。封止樹脂体30rは、放熱部材41r,42rによって挟まれた介在部30erを有している。介在部30erの一部は、Y方向において第2スイッチング素子52rに隣接している。これに対し、本実施形態では、第2スイッチング素子52の基板面積が参考例よりも大きいため、参考例に較べて介在部30eを小さくすることができる。参考例に示す介在部30erの一部が、第2スイッチング素子52及びターミナル60に置き換わっている。したがって、放熱性を向上することができる。
なお、長さの比がR2>R1の関係を満たす範囲で、長さLY2を長さLY1より短くしてもよい。R2>R1の関係を満たすため、R2≦R1とされる構成に較べて、出力を向上することができる。長さLY2を長さLY1より長くすると、さらに出力を向上できるが、Y方向の体格が増大する。また、Y方向においてスイッチング素子51,52の両端の位置をずらした場合にも、Y方向の体格が増大する。よって、図17に示したように、長さLY2が長さLY1と略等しく、且つ、Y方向における両端の位置が、第1スイッチング素子51と第2スイッチング素子52とで略一致する構成が好ましい。
第1スイッチング素子51及び第2スイッチング素子52の個数は特に限定されない。交互配置可能な個数であればよい。
本実施形態に示した構成は、先行実施形態に記載の構成との組み合わせが可能である。たとえば、封止樹脂体30から放熱部材40の一部が露出される構成と組み合わせてもよいし、封止樹脂体30により放熱部材40の全体が覆われる構成と組み合わせてもよい。上アーム11Uと下アーム11Lとで異なる半導体装置20U,20Lを用いる構成と組み合わせてもよい。上アーム11Uと下アーム11Lとで、共通構造の半導体装置20を用いる構成と組み合わせてもよい。スイッチング素子51,52の駆動については特に限定されない。
(第5実施形態)
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、スイッチング素子51,52の位置関係に特徴がある。
2つの第1スイッチング素子51の間に、ひとつの第2スイッチング素子52が配置される構成において、第2スイッチング素子52と第1スイッチング素子51a,51bそれぞれとの間隔を、互いに異ならせてもよい。
図21は、本実施形態の半導体装置20を示している。この半導体装置20の構成は、先行実施形態に示した半導体装置20(図15参照)とほぼ同じである。先行実施形態に示したように、冷却構造において、第1スイッチング素子51aが冷媒の上流側、第1スイッチング素子51bが下流側となっている。第1スイッチング素子51a,51bは、同じ期間においてオン駆動する。本実施形態では、第2スイッチング素子52の配置が、第1スイッチング素子51bよりも第1スイッチング素子51aに対して近い。
<第5実施形態のまとめ>
図21に示す配置によれば、より冷やされる第1スイッチング素子51aに対して、第2スイッチング素子52の熱が伝わりやすい。これにより、第1スイッチング素子51a,51bの温度差を低減することができる。したがって、第1スイッチング素子51a,51bのオン抵抗の差が小さくなり、DC電流のアンバランスを抑制することができる。
また、第1スイッチング素子51aと第1スイッチング素子51bとで、第2スイッチング素子52とともにオン駆動する期間が異なる場合、間隔が異なる構成を適用してもよい。たとえば第1スイッチング素子51aのほうが、第1スイッチング素子51bよりも第2スイッチング素子52とともにオン駆動する頻度が高いものとする。一例として、A電流域においてスイッチング素子51a,52をオン駆動し、A領域よりも大きいB電流域においてスイッチング素子51a,51b,52をオン駆動する。他の例として、A電流域においてスイッチング素子51a,52をオン駆動し、A領域よりも大きいB電流域においてスイッチング素子51a,51bをオン駆動する。
第2スイッチング素子52を、第1スイッチング素子51aの近くに配置することで、同じ期間においてオン駆動する頻度が高い第1スイッチング素子51aと第2スイッチング素子52の電流経路が、互いに近づく。したがって、電流経路のインダクタンスを低減することができる。なお、第1スイッチング素子51bのほうが第2スイッチング素子52とともにオン駆動する頻度が高い場合、第2スイッチング素子52を、第1スイッチング素子51bの近くに配置すればよい。
<変形例>
2つの第1スイッチング素子51の間に配置される第2スイッチング素子52について、Y方向の位置を種々変更することができる。
たとえば、第1スイッチング素子51と第2スイッチング素子52とで、アクティブ領域の中心がY方向にずれた位置となるように、第2スイッチング素子52を配置してもよい。図22に示す変形例では、先行実施形態同様、アクティブ領域のほぼ中心に、温度センサ53(感温ダイオード)が設けられている。そして、アクティブ領域の中心、すなわち温度センサ53が、第1スイッチング素子51と第2スイッチング素子52とでY方向にずれている。第2スイッチング素子52は、Y方向において主端子71寄りに配置されている。図22に示す半導体装置20の構成は、第2スイッチング素子52の配置を除けば、先行実施形態(図15参照)と同じである。図22では、便宜上、ボンディングワイヤ91を省略している。
上記したように、素子において、アクティブ領域の中心付近が最高発熱点となる。第1スイッチング素子51と第2スイッチング素子52とでアクティブ領域の中心をずらすことで、中心間の距離が長くなる。これにより、同じ期間にオン駆動するスイッチング素子51,52において、相互の熱干渉を抑制することができる。また、第2スイッチング素子52が主端子70に近いため、主回路のインダクタンスを低減することができる。
なお、先行実施形態(たとえば図4及び図7参照)に示した構成においても、第1スイッチング素子51と第2スイッチング素子52とで、アクティブ領域の中心がY方向にずれている。よって、図22に示す構成と同等の効果を奏することができる。先行実施形態において、スイッチング素子51,52は、信号端子80側の端部の位置がY方向において略一致している。たとえばゲート配線を短くできるため、第2スイッチング素子52(MOSFET112)の高速スイッチングに有利である。
図23に示す変形例では、第2スイッチング素子52が、X方向において2つのスイッチング素子51a,51bの間に配置されるとともに、Y方向において2つのスイッチング素子51a,51bの間に配置されている。スイッチング素子50の温度センサ53は、Y方向において互いにずれている。図23では、第1スイッチング素子51aの温度センサ53が主端子70にもっとも近く、第1スイッチング素子51bの温度センサ53が主端子70に対して最も遠い配置となっている。すなわち、3つのスイッチング素子50において、最高発熱点の位置が、冷媒の流れ方向と直交するY方向において互いにずれている。よって、同じ期間にオン駆動するスイッチング素子51,52のそれぞれを効果的に冷やすことができる。
なお、図23に示す例では、隣り合うスイッチング素子50において、上流側の非アクティブ領域が、下流側のアクティブ領域と、X方向において対向している。たとえば第1スイッチング素子51aにおけるパッド51pの形成領域が、第2スイッチング素子52のアクティブ領域と対向している。また、第2スイッチング素子52におけるパッド52pの形成領域が、第1スイッチング素子51bのアクティブ領域と対向している。これにより、隣り合うスイッチング素子50において、熱干渉を抑制しつつ、Y方向の体格増大を抑制することができる。図23に示す半導体装置20の構成は、スイッチング素子50の配置を除けば、図22と同じである。
図24に示す変形例のスイッチング素子51,52は、同じ期間においてオン駆動しない。スイッチング素子51,52のアクティブ領域の中心は、Y方向においてほぼ同じである。スイッチング素子51,52が同時にオン駆動しないため、相互の熱の影響がほとんどない。このため、放熱部材40の中心位置に第2スイッチング素子52を配置することができる。この配置により、放熱性が向上し、第2スイッチング素子52の温度上昇を抑制することができる。したがって、第2スイッチング素子52(MOSFET112)のオン抵抗の増加を抑制することができる。図24に示す半導体装置20の構成は、スイッチング素子50の配置を除けば、図22と同じである。
なお、先行実施形態(図17参照)に示した構成においても、スイッチング素子51,52のアクティブ領域の中心が、Y方向においてほぼ同じ位置である。よって、スイッチング素子51,52が同じ期間においてオン駆動しない構成において、図24に示す構成と同等の効果を奏することができる。
なお、本実施形態に示した構成は、先行実施形態に記載の構成との組み合わせが可能である。たとえば、封止樹脂体30から放熱部材40の一部が露出される構成と組み合わせてもよいし、封止樹脂体30により放熱部材40の全体が覆われる構成と組み合わせてもよい。上アーム11Uと下アーム11Lとで異なる半導体装置20U,20Lを用いる構成と組み合わせてもよい。上アーム11Uと下アーム11Lとで、共通構造の半導体装置20を用いる構成と組み合わせてもよい。
(第6実施形態)
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、信号端子80の配置に特徴がある。
図25は、本実施形態の半導体装置20を示している。スイッチング素子50は、第1スイッチング素子51及び第2スイッチング素子52の少なくとも一方を複数含んでいる。半導体装置20の構成は、先行実施形態に示した半導体装置20U(図7参照)とほぼ同じである。スイッチング素子50は、2つの第1スイッチング素子51と、ひとつの第2スイッチング素子52を含んでいる。スイッチング素子51,52の配置は、X方向において交互である。図25では、便宜上、封止樹脂体30内の要素のうち、スイッチング素子50及び信号端子80を実線で図示している。また、放熱部材40のうち、第1放熱部材41を破線で示している。
スイッチング素子51,52は、上記したように対応するパッド51p,52pを有している。冷媒の流れ方向は、スイッチング素子50の並び方向であるX方向にほぼ一致している。パッド51pは、上流側から、基準電位パッド51psp、電流センスパッド51psc、ゲートパッド51pg、温度センスパッド51pa,51pcの順に設けられている。パッド52pは、上流側から、基準電位パッド52psp、電流センスパッド52psc、ゲートパッド52pg、温度センスパッド52pa,52pcの順に設けられている。パッド51p,52pの並び順は、互いに同じである。
基準電位パッド51psp,52pspは、ゲート駆動信号に対する基準電位を検出するためのパッドである。基準電位パッド51pspは、エミッタ電位を検出するためのパッドであり、ケルビンエミッタパッドとも称される。基準電位パッド52pspは、ソース電位を検出するためのパッドであり、ケルビンソースパッドとも称される。
電流センスパッド51psc,52pscは、スイッチング素子51,52に形成されたセンス素子に流れる電流を検出するためのパッドである。第1スイッチング素子51において、センス素子の構成は、アクティブ領域に形成されたIGBT111と同じである。センス素子は、アクティブ領域よりも面積の小さいセンス領域(たとえば1/1000程度)に形成され、IGBT111に比例した電流が流れる。第2スイッチング素子52において、センス素子の構成は、アクティブ領域に形成されたMOSFET112と同じである。センス素子は、アクティブ領域よりも面積の小さいセンス領域に形成され、MOSFET112に比例した電流が流れる。電流センスパッド51psc,52pscは、主電流に相関する電流を検出するためのパッドである。
ゲートパッド51pg,52pgは、ゲート駆動信号が入力されるパッドである。温度センスパッド51pa,51pcは、第1スイッチング素子51の基板温度を検出するためのパッドである。温度センスパッド51pa,51pcは、第1スイッチング素子51に形成された温度センサ53と電気的に接続されている。温度センスパッド52pa,52pcは、第2スイッチング素子52の基板温度を検出するためのパッドである。温度センスパッド52pa,52pcは、第2スイッチング素子52に形成された温度センサ53と電気的に接続されている。温度センスパッド51pa,52paは、温度センサ53である感温ダイオードのアノード電位を検出するためのパッドである。温度センスパッド51pc,52pcは、カソード電位を検出するためのパッドである。
複数のスイッチング素子50のうち、最下流に位置する第1スイッチング素子51bのパッド51pと、第2スイッチング素子52のパッド52pは、信号端子80にそれぞれ接続されている。一方、最上流に位置する第1スイッチング素子51aのパッド51pのうち、基準電位パッド51psp、電流センスパッド51psc、及びゲートパッド51pgは、対応する信号端子80に接続されている。温度センスパッド51pa,51pcは、対応する信号端子80が設けられていない。このように、信号端子80が間引かれている。半導体装置20は、15個のパッド51p,52pに対し、13本の信号端子80を有している。
なお、駆動IC8は、図示しない判定回路を有している。判定回路は、たとえば、電流センスパッド51psc,52psc及び信号端子80を介して取得した信号に基づき、スイッチング素子50に過電流が生じているか否かを判定する。判定回路は、温度センスパッド51pa,51pc,52pa,52pc及び信号端子80を介して取得した信号に基づき、スイッチング素子50が過熱状態か否かを判定する。駆動IC8は、判定結果に応じた駆動信号を出力する。なお、判定回路を、制御回路7にもたせてもよい。
<第6実施形態のまとめ>
本実施形態では、スイッチング素子50が、スイッチング素子51,52の少なくとも一方を複数含んでいる。具体的には、2つの第1スイッチング素子51と、ひとつの第2スイッチング素子52を含んでいる。したがって、スイッチング素子51,52をひとつずつ含む構成に較べて、半導体装置20の出力を向上することができる。
また、交互配置により、最下流に位置する第1スイッチング素子51bと基板が同じ種類の第1スイッチング素子51を複数含んでいる。複数の第1スイッチング素子51は、同時にオン駆動する期間を有している。複数の第1スイッチング素子51において、流れる電流は互いにほぼ同じであり、損失は互いにほぼ同じである。一方、冷媒の温度は、スイッチング素子50との熱交換により上昇し、上流側ほど低く、下流側ほど高くなる。よって、下流側ほど熱抵抗が大きくなり、基板温度が上昇する。最下流の第1スイッチング素子51bの温度センスパッド51pa,51pcは、信号端子80に接続されている。したがって、第1スイッチング素子51bの基板温度に基づいて、上流側の第1スイッチング素子51aについても過熱保護が可能である。
また、上流側の第1スイッチング素子51aに対して、温度センスパッド51pa,51pcに対応する信号端子80を設けないため、半導体装置20が備える信号端子80の総数を減らすことができる。以上により、出力を向上しつつ信号端子80の本数を低減することができる。なお、スイッチング素子51,52を同時にオン駆動する期間を有する場合、同時にオン駆動する期間を有さない場合のいずれにおいても、効果を奏することができる。
<変形例>
パッド51p,52pの並び順は、上記した例に限定されない。温度センスパッド51pa,51pcの並び順を逆にしてもよい。同様に、温度センスパッド52pa,52pcの並び順を逆にしてもよい。
図26に示す変形例では、たとえばパッド51pにおいて、温度センスパッド51pa,51pcを上流側としている。具体的には、上流側から、温度センスパッド51pc、温度センスパッド51paの順で設けている。パッド52pも同様の配置である。この構成によれば、第1スイッチング素子51aにおいて、温度センスパッド51pa,51pcを除く残りのパッド51pと、信号端子80とをつなぐボンディングワイヤ91が長くなる。図25に示した構成によれば、図26に示す構成に較べてボンディングワイヤ91の長さが短くなる。これにより、封止樹脂体30の成形時に、樹脂の流動にともなうワイヤ流れ(変位)を小さくすることができる。したがって、ボンディングワイヤ91の接続信頼性の低下を抑制することができる。
スイッチング素子51,52の数は、上記した例に限定されない。たとえばスイッチング素子50が、3つの第1スイッチング素子51と、2つの第2スイッチング素子52を含んでもよい。この場合、3つの第1スイッチング素子51のうち、最下流にのみ、温度センスパッド51pa,51pcに対応する信号端子80を設けてもよい。また、下流側の2つに温度センスパッド51pa,51pcに対応する信号端子80を設け、最上流に温度センスパッド51pa,51pcに対応する信号端子80を設けない構成としてもよい。
第1スイッチング素子51を最下流とする例を示したが、これに限定されない。第2スイッチング素子52を最下流としてもよい。スイッチング素子50が、ひとつ第1スイッチング素子51と、2つの第2スイッチング素子52を含む場合、最下流のパッド52pは信号端子80に接続される。最上流のパッド52pのうち、基準電位パッド52psp、電流センスパッド52psc、及びゲートパッド51pgは、信号端子80に接続される。そして、温度センスパッド52pa,52pcの信号端子80が省かれる。
すなわち、最下流に位置するスイッチング素子と基板種類が同じ複数のスイッチング素子において、最下流を少なくとも含む一部のスイッチング素子にのみ温度センスパッドに対応する信号端子を設ける。そして、一部よりも上流側のスイッチング素子には、温度センスパッドに対応する信号端子を設けない構成とすればよい。
図27に示す変形例は、図25に対して、パッド52pの並びと、信号端子80の本数が異なっている。パッド51pの並び順は、図25と同じである。パッド52pは、上流側から、温度センスパッド52pc,52pa、ゲートパッド52pg、電流センスパッド52psc、基準電位パッド52pspの順に設けられている。すなわち、第1スイッチング素子51において基準電位パッド51pspが最上流に設けられ、第2スイッチング素子52において基準電位パッド52pspが最下流に設けられている。
そして、第1スイッチング素子51bの基準電位パッド51pspと、第2スイッチング素子52の基準電位パッド52pspが、互いに同じ信号端子80に接続されている。このように、隣り合う基準電位パッド51psp,52pspについて信号端子80を共通化することで、スイッチング素子51,52の駆動期間によらず、信号端子80の本数を低減することができる。
さらに、図27では、電流センスパッド52pscに対応する信号端子80を設けていない。第2スイッチング素子52の基板面積は、第1スイッチング素子51よりも小さい。上記したように、MOSFET112のオン抵抗は、温度が高いほど大きくなる。このため、高温域において、第1スイッチング素子51のオン抵抗は、第2スイッチング素子52よりも小さい。よって、スイッチング素子51,52を同時にオン駆動したとしても、高温域では第1スイッチング素子51に電流が流れやすい。したがって、電流センスパッド52pscの信号端子80を省くことができる。なお、第2スイッチング素子52が小電流域においてのみオン駆動する場合にも、電流センスパッド52pscの信号端子80を省くことができる。以上により、図27に示す構成では、信号端子80の本数が11本となっている。
図27では、基準電位パッド51psp,52pspの信号端子80を、下流側の第1スイッチング素子51bと第2スイッチング素子52とで共通化したが、これに限定されない。基準電位パッド51pspを最下流に設け、基準電位パッド52pspを最上流に設けた場合、スイッチング素子51a,52について、基準電位パッド51psp,52pspの信号端子80を共通化することができる。
図28に示す変形例は、図27に対して、第1スイッチング素子51aの電流センスパッド51pscに対応する信号端子80を省いた構成となっている。上流側の第1スイッチング素子51aの基板温度は、冷媒によって、下流側の第1スイッチング素子51bより低くなる。IGBT111のオン抵抗は、基板温度が高いほど小さくなる。このため、高温域では、第1スイッチング素子51bに電流が流れやすい。よって、上流側の電流センスパッド51pscに対応する信号端子80を省くことができる。以上により、図28に示す構成では、信号端子80の本数が10本となっている。
図29に示す変形例は、パッド51p,52pの並び順が、図27と同じである。第2スイッチング素子52の温度センスパッド52pa,52pc及び電流センスパッド52pscに対して信号端子80が設けられていない。それ以外のパッド51p,52pは、信号端子80に接続されている。図27同様、第1スイッチング素子51bの基準電位パッド51pspと、第2スイッチング素子52の基準電位パッド52pspが、互いに同じ信号端子80に接続されている。これにより、信号端子80の本数を低減することができる。
スイッチング素子51,52が、互いに異なる期間でオン駆動し、同じ期間でオン駆動しないようにしてもよい。第1電流域において第2スイッチング素子52がオン駆動し、第2電流域において第1スイッチング素子51がオン駆動する。第3電流域の設定はない。大きい電流域において第2スイッチング素子52がオン駆動しないため、電流センスパッド52pscに対応する信号端子80を省くことができる。また、第2スイッチング素子52は、小さい電流域においてのみオン駆動するため、温度センスパッド52pa,52pcに対応する信号端子80を省くことができる。以上により、図29に示すように、信号端子80の本数を11本にすることができる。
また、3つのスイッチング素子50が下記に示す電気特性の関係を満たすようにしてもよい。たとえばゲート閾値電圧Vthは、第1スイッチング素子51a>第1スイッチング素子51bの関係を満たす。室温におけるオン電圧Von(RT)は、第1スイッチング素子51a>第1スイッチング素子51b>第2スイッチング素子52の関係を満たす。高温(たとえば100℃)におけるオン電圧Von(HT)は、第2スイッチング素子52>第1スイッチング素子51a>第1スイッチング素子51bの関係を満たす。この場合、第1スイッチング素子51bを監視しておけば、最大電流、最高温度を検出することができる。よって、電流センスパッド52pscに対応する信号端子80を省くことができる。また、温度センスパッド52pa,52pcに対応する信号端子80を省くことができる。以上により、図29に示すように、信号端子80の本数を11本にすることができる。
図30に示す変形例は、図29に対して、第1スイッチング素子51aの電流センスパッド51pscに対応する信号端子80を省いた構成となっている。図28に示す変形例同様、冷媒によって上流側の第1スイッチング素子51aの基板温度が低くなるため、上流側の電流センスパッド51pscに対応する信号端子80を省くことができる。以上により、図30に示す構成では、信号端子80の本数が10本となっている。
なお、図29、図30の構成と図25に示した構成とを組み合わせることもできる。たとえば図31に示す変形例は、図29に対して、第1スイッチング素子51aの温度センスパッド51pa,51pcの信号端子80を省いた構成となっている。これにより、信号端子80の本数が9本となっている。
図32に示す変形例は、パッド51p,52pの並び順が、図27と同じである。スイッチング素子51a,51b,52の基準電位パッド51psp,52pspに対して、信号端子80が設けられていない。それ以外のパッド51p,52pは、信号端子80に接続されている。基準電位パッド51psp,52pspの電位は、低電位端子72の電位と同じである。低電位端子72と共通化することで、基準電位パッド51psp,52pspに対応する信号端子80を省くことができる。以上により、図32に示す構成では、信号端子80の本数が12本となっている。
なお、第2スイッチング素子52(MOSFET112)を高速スイッチングする場合には、図33に示す変形例のように、図32に対して、基準電位パッド52pspに対応する信号端子80を追加してもよい。これにより、図32に示す構成に較べてインダクタンスを低減し、第2スイッチング素子52の高速スイッチングが可能となる。図33に示す構成では、信号端子80の本数が13本となっている。
本実施形態に示した構成は、先行実施形態との組み合わせが可能である。たとえば、封止樹脂体30から放熱部材40の一部が露出される構成と組み合わせてもよいし、封止樹脂体30により放熱部材40の全体が覆われる構成と組み合わせてもよい。上アーム11Uと下アーム11Lとで異なる半導体装置20U,20Lを用いる構成と組み合わせてもよい。上アーム11Uと下アーム11Lとで、共通構造の半導体装置20を用いる構成と組み合わせてもよい。仮想線CL1に対して、放熱部材40、スイッチング素子50、及び主端子70の少なくともひとつを線対称配置としてもよい。Y方向を長手方向とする第2スイッチング素子52を採用してもよい。
(他の実施形態)
この明細書及び図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された部品及び/又は要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品及び/又は要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品及び/又は要素の置き換え、又は組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。
明細書及び図面等における開示は、請求の範囲の記載によって限定されない。明細書及び図面等における開示は、請求の範囲に記載された技術的思想を包含し、さらに請求の範囲に記載された技術的思想より多様で広範な技術的思想に及んでいる。よって、請求の範囲の記載に拘束されることなく、明細書及び図面等の開示から、多様な技術的思想を抽出することができる。
制御回路7及び駆動IC8は、少なくともひとつのコンピュータを含む制御システムによって提供される。制御システムは、ハードウェアである少なくともひとつのプロセッサ(ハードウェアプロセッサ)を含む。ハードウェアプロセッサは、下記(i)、(ii)、又は(iii)により提供することができる。
(i)ハードウェアプロセッサは、ハードウェア論理回路である場合がある。この場合、コンピュータは、プログラムされた多数の論理ユニット(ゲート回路)を含むデジタル回路によって提供される。デジタル回路は、プログラム及び/又はデータを格納したメモリを備える場合がある。コンピュータは、アナログ回路によって提供される場合がある。コンピュータは、デジタル回路とアナログ回路との組み合わせによって提供される場合がある。
(ii)ハードウェアプロセッサは、少なくともひとつのメモリに格納されたプログラムを実行する少なくともひとつのプロセッサコアである場合がある。この場合、コンピュータは、少なくともひとつのメモリと、少なくともひとつのプロセッサコアとによって提供される。プロセッサコアは、たとえばCPUと称される。メモリは、記憶媒体とも称される。メモリは、プロセッサによって読み取り可能な「プログラム及び/又はデータ」を非一時的に格納する非遷移的かつ実体的な記憶媒体である。
(iii)ハードウェアプロセッサは、上記(i)と上記(ii)との組み合わせである場合がある。(i)と(ii)とは、異なるチップの上、又は共通のチップの上に配置される。
すなわち、制御回路7及び駆動IC8が提供する手段及び/又は機能は、ハードウェアのみ、ソフトウェアのみ、又はそれらの組み合わせにより提供することができる。
スイッチング素子51,52の厚みの関係は、上記した例に限定されない。たとえばスイッチング素子51,52の厚みを互いにほぼ等しくしてもよい。
半導体装置20が、ターミナル60を備える例を示したが、これに限定されない。たとえば第2放熱部材42の実装面42aに凸部を設けることで、ターミナル60を備えない構成としてもよい。
第1スイッチング素子51に、RC−IGBTが形成される例を示したが、これに限定されない。第1スイッチング素子51にIGBT111が形成され、スイッチング素子50とは別チップにダイオード113が形成された構成としてもよい。
半導体装置20は、両面放熱構造に限定されない。ひとつの放熱部材40を備え、放熱部材40の一面に、スイッチング素子51,52の高電位側の主電極、又は、低電位側の主電極が接続された片面放熱構造の半導体装置にも適用が可能である。片面放熱構造の場合、放熱部材におけるスイッチング素子51,52の実装面及び/又は裏面が露出されればよい。
半導体装置20として、1つのアームを構成する要素単位でパッケージ化された1in1パッケージの例を示したが、これに限定されない。スイッチング素子51,52が放熱部材に並列接続されてなるアームを複数備える構成にも適用できる。たとえば上アーム11Uを構成する要素と下アーム11Lを構成する要素を含んでパッケージ化された2in1パッケージにも適用できる。