JP2020167428A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2020167428A JP2020167428A JP2020102067A JP2020102067A JP2020167428A JP 2020167428 A JP2020167428 A JP 2020167428A JP 2020102067 A JP2020102067 A JP 2020102067A JP 2020102067 A JP2020102067 A JP 2020102067A JP 2020167428 A JP2020167428 A JP 2020167428A
- Authority
- JP
- Japan
- Prior art keywords
- die pad
- pad
- semiconductor device
- terminals
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 148
- 229920005989 resin Polymers 0.000 claims description 163
- 239000011347 resin Substances 0.000 claims description 163
- 238000007789 sealing Methods 0.000 claims description 66
- 238000000926 separation method Methods 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000007747 plating Methods 0.000 description 41
- 238000004519 manufacturing process Methods 0.000 description 7
- 241000272168 Laridae Species 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000010292 electrical insulation Methods 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000005389 magnetism Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
- H01L2224/7825—Means for applying energy, e.g. heating means
- H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/78301—Capillary
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
本発明は、半導体装置のうち、特に一つのパッケージ内に搭載された複数の半導体素子間において、インダクタ結合型の絶縁素子を用いて信号伝達を行う半導体装置に関する。 The present invention relates to a semiconductor device that transmits signals using an inductor-coupled insulating element among a plurality of semiconductor elements mounted in one package.
たとえば、電気自動車、またはハイブリッド自動車に搭載されているインバータ装置には、高電圧の直流電源を交流電力に変換することが求められるため、絶縁素子を搭載した半導体装置が使用されている。当該インバータ装置は、たとえば当該半導体装置と、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの複数のスイッチング素子とを備える。当該半導体装置は、制御素子、絶縁素子および駆動素子を備える。電気自動車のインバータ装置においては、ECU(Engine Control Unit)から出力された制御信号が、当該半導体装置の制御素子に入力される。制御素子は、制御信号をPWM(Pulse Width Modulation)制御信号に変換し、絶縁素子を介して駆動素子に伝送する。駆動素子は、PWM制御信号に基づき、複数のスイッチング素子を駆動させる。これにより、車載用バッテリの直流電力からモータ駆動用の三相交流電力に変換される。 For example, in an inverter device mounted on an electric vehicle or a hybrid vehicle, a semiconductor device equipped with an insulating element is used because it is required to convert a high-voltage DC power source into AC power. The inverter device includes, for example, the semiconductor device and a plurality of switching elements such as an IGBT (Insulated Gate Bipolar Transistor) and a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). The semiconductor device includes a control element, an insulating element, and a driving element. In an inverter device of an electric vehicle, a control signal output from an ECU (Engine Control Unit) is input to a control element of the semiconductor device. The control element converts the control signal into a PWM (Pulse Width Modulation) control signal and transmits it to the drive element via the insulating element. The drive element drives a plurality of switching elements based on the PWM control signal. As a result, the DC power of the vehicle-mounted battery is converted into the three-phase AC power for driving the motor.
当該半導体装置において、制御素子に供給される電源電圧は低電圧(約5V)であることに対し、駆動素子に供給される電源電圧は高電圧(約600V以上)である。そのため、制御素子から駆動素子へのPWM制御信号の伝送にあたっては、絶縁素子を介する必要がある。絶縁素子は、従来、フォトカプラであった。しかし、近年では、インダクタ結合型の絶縁素子が普及しつつある。インダクタ結合型の絶縁素子は、2つのインダクタ(コイル)を誘導結合させることで、絶縁状態による電気信号の伝送を行う。すなわち、一方のコイルを用いて電気信号を磁気に変換し、他方のコイルを用いて前記磁気を電気信号に変換することで、絶縁状態による電気信号の伝送が行われる。インダクタ結合型の絶縁素子は、フォトカプラと異なり、半導体装置の小型化に寄与するとともに、高周波数の電気信号であっても、その伝送にほとんど遅延が生じないため、複数のスイッチング素子の高速スイッチング動作への対応が可能であるという利点がある。たとえば特許文献1に、送信回路を備えた半導体素子と、インダクタ結合型の絶縁素子と、受信回路を備えた駆動素子(ゲートドライバIC)とを、一つのパッケージ内に搭載した半導体装置が開示されている。 In the semiconductor device, the power supply voltage supplied to the control element is a low voltage (about 5 V), whereas the power supply voltage supplied to the drive element is a high voltage (about 600 V or more). Therefore, in transmitting the PWM control signal from the control element to the drive element, it is necessary to use an insulating element. Conventionally, the insulating element has been a photocoupler. However, in recent years, inductor-coupled insulating elements have become widespread. The inductor-coupled insulating element transmits an electric signal in an insulated state by inductively coupling two inductors (coils). That is, by converting an electric signal into magnetism using one coil and converting the magnetism into an electric signal using the other coil, the electric signal is transmitted in an insulated state. Unlike photocouplers, inductor-coupled insulating elements contribute to the miniaturization of semiconductor devices, and even high-frequency electrical signals cause almost no delay in their transmission, so high-speed switching of multiple switching elements There is an advantage that it is possible to correspond to the operation. For example, Patent Document 1 discloses a semiconductor device in which a semiconductor element including a transmission circuit, an inductor-coupled insulating element, and a drive element (gate driver IC) having a reception circuit are mounted in one package. ing.
制御素子および駆動素子のように、供給される電源電圧に著しい電位差がある半導体素子を一つのパッケージ内に搭載した半導体装置は、絶縁素子を搭載することに加え、絶縁耐圧の向上が求められる。当該半導体装置のパッケージとしてSOP(Small Outline Package)とした場合、一方の封止樹脂の側面から露出した複数の端子と、駆動素子などの素子を挟んで反対側に位置する他方の封止樹脂の側面から露出した複数の端子とは、十分な離間距離が確保された状態でそれぞれ配列されていることが、絶縁耐圧の向上の点で好ましい。また、複数の端子以外のリードフレームの部位が封止樹脂から露出していないことが、絶縁耐圧の向上の点で好ましい。インバータ装置の制御対象となるモータに供給される電源電圧が高くなるほど、絶縁耐圧の向上の要請がより強くなる。 A semiconductor device in which a semiconductor element having a significant potential difference in the supplied power supply voltage, such as a control element and a driving element, is mounted in one package is required to improve the insulation withstand voltage in addition to mounting the insulating element. When SOP (Small Outline Package) is used as the package of the semiconductor device, a plurality of terminals exposed from the side surface of one sealing resin and the other sealing resin located on the opposite side of an element such as a driving element are used. It is preferable that the plurality of terminals exposed from the side surface are arranged in a state where a sufficient separation distance is secured from the viewpoint of improving the withstand voltage. Further, it is preferable that the parts of the lead frame other than the plurality of terminals are not exposed from the sealing resin in terms of improving the dielectric strength. The higher the power supply voltage supplied to the motor to be controlled by the inverter device, the stronger the demand for improving the withstand voltage.
たとえば特許文献2に、従来のSOPの半導体装置の構造が開示されている。当該半導体装置の製造過程において、アイランドサポートと呼ばれる支持部材が、半導体素子などが搭載されるアイランド部(ダイパッド)を支持している。アイランドサポートは、複数の端子が延出する方向に対して直角方向に延出し、その両端のうち一方はアイランド部に連結され、他方はリードフレームの外枠にそれぞれ連結されている。封止樹脂の形成を経た後は、アイランド部は封止樹脂により支持されるため、アイランドサポートは不要となり、当該半導体装置がリードフレームから切断される際、アイランドサポートもあわせて切断される。このとき、封止樹脂の側面から、アイランドサポートの切断面が露出する。切断面はリードフレームの一部分であることから、当該半導体装置の構造は、絶縁耐圧の向上には不向きである。
For example,
本発明は上記事情に鑑み、絶縁耐圧の向上を図った半導体装置を提供することをその課題とする。 In view of the above circumstances, it is an object of the present invention to provide a semiconductor device having an improved dielectric strength.
本発明によって提供される半導体装置は、半導体素子と、前記半導体素子を搭載するダイパッド、第1方向に沿って配列された複数の第1端子、前記第1方向に沿って配列され、かつ前記第1方向に対して直角である第2方向において、前記半導体素子を挟んで前記複数の第1端子の反対側に位置する複数の第2端子および前記ダイパッドに連結された支持端子を含む導電支持部材と、前記複数の第1端子、前記複数の第2端子および前記支持端子のそれぞれ一部ずつと、前記半導体素子および前記ダイパッドと、を覆う封止樹脂と、を備え、前記封止樹脂は、前記第2方向に離間して形成された一対の樹脂第1側面と、前記第1方向に離間して形成された一対の樹脂第2側面と、を有し、前記複数の第1端子および前記複数の第2端子が、前記一対の樹脂第1側面からそれぞれ露出し、前記導電支持部材が、前記一対の樹脂第2側面から露出していないことを特徴としている。 The semiconductor device provided by the present invention includes a semiconductor element, a die pad on which the semiconductor element is mounted, a plurality of first terminals arranged along the first direction, the first terminal arranged along the first direction, and the first. A conductive support member including a plurality of second terminals located on opposite sides of the plurality of first terminals across the semiconductor element and a support terminal connected to the die pad in a second direction perpendicular to one direction. And a part of each of the plurality of first terminals, the plurality of second terminals, and the support terminal, and a sealing resin for covering the semiconductor element and the die pad. It has a pair of resin first side surfaces formed apart from each other in the second direction and a pair of resin second side surfaces formed apart from each other in the first direction, and has the plurality of first terminals and the said. The plurality of second terminals are each exposed from the pair of resin first side surfaces, and the conductive support member is not exposed from the pair of resin second side surfaces.
本発明の実施において好ましくは、前記ダイパッドは、第1ダイパッドおよび第2ダイパッドを含み、前記第2方向において、前記第1ダイパッドおよび前記第2ダイパッドは互いに離間して配置されている。 In the practice of the present invention, the die pad includes a first die pad and a second die pad, and the first die pad and the second die pad are arranged apart from each other in the second direction.
本発明の実施において好ましくは、前記支持端子は、前記第1方向に離間して配置された一対の支持端子を含み、前記第1方向において、前記一対の支持端子は前記ダイパッドの両端に連結されている。 In the practice of the present invention, the support terminals preferably include a pair of support terminals arranged apart from each other in the first direction, and in the first direction, the pair of support terminals are connected to both ends of the die pad. ing.
本発明の実施において好ましくは、前記一対の支持端子は、前記第1ダイパッドに連結された一対の第1支持端子と、前記第2ダイパッドに連結された一対の第2支持端子と、を含み、前記一対の第1支持端子および前記一対の第2支持端子は、前記一対の樹脂第1側面からそれぞれ露出している。 In the practice of the present invention, the pair of support terminals preferably include a pair of first support terminals connected to the first die pad and a pair of second support terminals connected to the second die pad. The pair of first support terminals and the pair of second support terminals are exposed from the pair of resin first side surfaces, respectively.
本発明の実施において好ましくは、前記半導体素子は、制御素子と、前記制御素子よりも高い電圧を必要とする駆動素子と、を含み、前記第1ダイパッドに前記制御素子が搭載され、前記第2ダイパッドに前記駆動素子が搭載されている。 In the practice of the present invention, the semiconductor element preferably includes a control element and a drive element that requires a higher voltage than the control element, and the control element is mounted on the first die pad, and the second die pad is mounted. The drive element is mounted on the die pad.
本発明の実施において好ましくは、前記制御素子は、少なくとも一つ以上の前記第1端子と導通し、前記駆動素子は、少なくとも一つ以上の前記第2端子と導通している。 In the practice of the present invention, the control element preferably conducts with at least one or more of the first terminals, and the drive element conducts with at least one or more of the second terminals.
本発明の実施において好ましくは、前記制御素子は、少なくとも一つ以上の前記第1支持端子と導通し、前記駆動素子は、少なくとも一つ以上の前記第2支持端子と導通している。 In the practice of the present invention, the control element preferably conducts with at least one or more of the first support terminals, and the drive element conducts with at least one or more of the second support terminals.
本発明の実施において好ましくは、前記制御素子および前記駆動素子と導通する絶縁素子をさらに備え、前記第2方向において、前記絶縁素子は前記制御素子と前記駆動素子との間に位置する。 In carrying out the present invention, it is preferable that the control element and an insulating element conducting with the driving element are further provided, and the insulating element is located between the control element and the driving element in the second direction.
本発明の実施において好ましくは、前記絶縁素子に、インダクタが形成されている。 In the practice of the present invention, an inductor is preferably formed on the insulating element.
本発明の実施において好ましくは、前記制御素子、前記駆動素子および前記絶縁素子の平面視形状は、いずれも前記第1方向を長辺とする長矩形である。 In the practice of the present invention, preferably, the plan view shape of the control element, the driving element, and the insulating element is a long rectangle having the first direction as a long side.
本発明の実施において好ましくは、前記第1ダイパッドの面積は、前記第2ダイパッドの面積よりも広く、かつ前記第1ダイパッドに前記絶縁素子が搭載されている。 In the practice of the present invention, the area of the first die pad is preferably larger than the area of the second die pad, and the insulating element is mounted on the first die pad.
本発明の実施において好ましくは、前記第1ダイパッドに貫通孔が形成されている。 In the practice of the present invention, a through hole is preferably formed in the first die pad.
本発明の実施において好ましくは、前記第1ダイパッドにおいて、前記一対の第1支持端子および前記貫通孔は、前記第1方向に沿った直線上に配置されている。 In the practice of the present invention, preferably, in the first die pad, the pair of first support terminals and the through holes are arranged on a straight line along the first direction.
本発明の実施において好ましくは、前記第1ダイパッドおよび前記第2ダイパッドの平面視形状は、いずれも前記第1方向を長辺とする長矩形である。 In the practice of the present invention, preferably, the first die pad and the second die pad have a long rectangular shape having the first direction as a long side.
本発明の実施において好ましくは、前記複数の第1端子および前記一対の第1支持端子は、一方の前記樹脂第1側面からそれぞれ露出している。 In the practice of the present invention, preferably, the plurality of first terminals and the pair of first support terminals are exposed from one of the first side surfaces of the resin.
本発明の実施において好ましくは、前記第1方向において、前記一対の第1支持端子は前記複数の第1端子の両側に配置されている。 In the practice of the present invention, preferably, in the first direction, the pair of first support terminals are arranged on both sides of the plurality of first terminals.
本発明の実施において好ましくは、前記複数の第2端子および前記一対の第2支持端子は、他方の樹脂第1側面からそれぞれ露出している。 In the practice of the present invention, preferably, the plurality of second terminals and the pair of second support terminals are each exposed from the first side surface of the resin.
本発明の実施において好ましくは、前記第1方向において、前記一対の第2支持端子のそれぞれの両側に、前記第2端子が配置されている。 In the practice of the present invention, the second terminals are preferably arranged on both sides of each of the pair of second support terminals in the first direction.
本発明の実施において好ましくは、前記第1方向において、前記一対の第2支持端子のそれぞれの外側に配置された前記第2端子に、前記第2支持端子に向かって突出した突起部が形成されている。 In the practice of the present invention, preferably, in the first direction, a protrusion protruding toward the second support terminal is formed on the second terminal arranged outside each of the pair of second support terminals. ing.
本発明の実施において好ましくは、前記制御素子、または前記駆動素子にボンディングされた複数のボンディングワイヤをさらに備え、前記複数のボンディングワイヤの一部は、少なくとも一つ以上の前記第1端子、または前記第2端子にボンディングされている。 In the practice of the present invention, preferably, a plurality of bonding wires bonded to the control element or the driving element are further provided, and a part of the plurality of bonding wires is at least one or more of the first terminals, or said. It is bonded to the second terminal.
本発明の実施において好ましくは、前記複数のボンディングワイヤの一部は、少なくとも一つ以上の前記第1支持端子、または前記第2支持端子にボンディングされている。 In the practice of the present invention, a part of the plurality of bonding wires is preferably bonded to at least one or more of the first support terminals or the second support terminals.
本発明の実施において好ましくは、前記複数のボンディングワイヤの一部は、前記絶縁素子にボンディングされている。 In the practice of the present invention, a part of the plurality of bonding wires is preferably bonded to the insulating element.
本発明の実施において好ましくは、前記絶縁素子にボンディングされた前記複数のボンディングワイヤは、前記第2方向に沿って配置されている。 In the practice of the present invention, the plurality of bonding wires bonded to the insulating element are preferably arranged along the second direction.
本発明の実施において好ましくは、前記絶縁素子にボンディングされた前記複数のボンディングワイヤのすべてに、前記絶縁素子にボンディングされた第1ボンディング部が形成されている。 In the practice of the present invention, preferably, a first bonding portion bonded to the insulating element is formed on all of the plurality of bonding wires bonded to the insulating element.
本発明の実施において好ましくは、前記導電支持部材は、Cuを含む合金からなる。 In the practice of the present invention, the conductive support member is preferably made of an alloy containing Cu.
本発明の実施において好ましくは、前記封止樹脂は、電気絶縁性を有するエポキシ樹脂からなる。 In the practice of the present invention, the sealing resin is preferably made of an epoxy resin having electrical insulation.
本発明の実施において好ましくは、前記複数の第1端子と、前記複数の第2端子と、前記支持端子と、に形成された部位を有する内装めっき層をさらに備える。 In the practice of the present invention, an interior plating layer having a portion formed on the plurality of first terminals, the plurality of second terminals, and the support terminals is further provided.
本発明の実施において好ましくは、前記内装めっき層は、Agからなる。 In the practice of the present invention, the interior plating layer is preferably made of Ag.
本発明の実施において好ましくは、前記複数の第1端子および前記一対の第1支持端子と、前記複数の第2端子および前記一対の第2支持端子と、がそれぞれ前記一対の樹脂第1側面から露出した部分に形成された外装めっき層をさらに備える。 In the practice of the present invention, preferably, the plurality of first terminals and the pair of first support terminals, and the plurality of second terminals and the pair of second support terminals are respectively from the pair of resin first side surfaces. An exterior plating layer formed on the exposed portion is further provided.
本発明の実施において好ましくは、前記外装めっき層は、Snを含む合金からなる。 In the practice of the present invention, the exterior plating layer is preferably made of an alloy containing Sn.
本発明によれば、前記複数の第1端子および前記複数の第2端子は、前記一対の樹脂第1側面からそれぞれ露出している。また、前記半導体装置を構成する前記ダイパッド、前記複数の第1端子、前記複数の第2端子および前記支持端子は、いずれも前記導電支持部材の各構成部材である。そして、前記一対の樹脂第2側面から、アイランドサポートなどの前記導電支持部材が露出していない。このような構成とすることで、前記複数の第1端子よりも高電圧が印加される前記複数の第2端子の近傍に、前記封止樹脂から露出した導前記電支持部材の金属部が存在しなくなる。したがって、前記半導体装置の絶縁耐圧の向上を図ることが可能となる。 According to the present invention, the plurality of first terminals and the plurality of second terminals are each exposed from the pair of resin first side surfaces. Further, the die pad, the plurality of first terminals, the plurality of second terminals, and the support terminal constituting the semiconductor device are all constituent members of the conductive support member. Then, the conductive support member such as the island support is not exposed from the pair of resin second side surfaces. With such a configuration, the metal portion of the electric support member exposed from the sealing resin is present in the vicinity of the plurality of second terminals to which a higher voltage is applied than the plurality of first terminals. Will not be. Therefore, it is possible to improve the withstand voltage of the semiconductor device.
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present invention will become more apparent with the detailed description given below based on the accompanying drawings.
本発明にかかる半導体装置の実施形態について、添付図面に基づいて説明する。 An embodiment of the semiconductor device according to the present invention will be described with reference to the accompanying drawings.
〔第1実施形態〕
図1〜図12に基づき、本発明の第1実施形態にかかる半導体装置A1について説明する。説明の便宜上、平面図の上下方向を第1方向X、第1方向Xに対して直角である平面図の左右方向を第2方向Yとそれぞれ定義する。第1方向Xおよび第2方向Yは、ともに半導体装置A1の厚さ方向に対して直角である。
[First Embodiment]
The semiconductor device A1 according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 12. For convenience of explanation, the vertical direction of the plan view is defined as the first direction X, and the left-right direction of the plan view perpendicular to the first direction X is defined as the second direction Y. Both the first direction X and the second direction Y are perpendicular to the thickness direction of the semiconductor device A1.
図1は、半導体装置A1を示す平面図である。図2は、理解の便宜上、図1から後述する封止樹脂6を省略した平面図である。図3は、半導体装置A1を示す左側面図である。図4は、半導体装置A1を示す右側面図である。図5は、半導体装置A1を示す正面図である。図6は、半導体装置A1を示す背面図である。図7は、図2のVII−VII線(一点鎖線)に沿う断面図である。図8は、図2のVIII−VIII線に沿う断面図である。なお、図2においては、封止樹脂6を想像線(二点鎖線)により図示している。図7および図8においては、封止樹脂6を省略せず図示している。
FIG. 1 is a plan view showing the semiconductor device A1. FIG. 2 is a plan view in which the sealing
これらの図に示す半導体装置A1は、たとえば電気自動車、またはハイブリッド自動車などのインバータ装置の回路基板に表面実装されるものであり、パッケージ形式がSOPである。本実施形態の半導体装置A1は、半導体素子11、絶縁素子12、導電支持部材80、封止樹脂6、ボンディングワイヤ71、内装めっき層72および外装めっき層73を備えている。本実施形態においては、半導体装置A1は、平面視矩形状である。
The semiconductor device A1 shown in these figures is surface-mounted on the circuit board of an inverter device such as an electric vehicle or a hybrid vehicle, and the package type is SOP. The semiconductor device A1 of the present embodiment includes a
半導体素子11および絶縁素子12は、半導体装置A1を機能させるための素子である。半導体素子11は、制御素子111および駆動素子112を含む。制御素子111は、ECUから入力された制御信号をPWM制御信号に変換する回路と、前記PWM制御信号を駆動素子112へ伝送するための送信回路と、駆動素子112からの電気信号を受ける受信回路とを有する。駆動素子112は、前記PWM制御信号を受信する受信回路と、前記PWM信号に基づきIGBTなどのパワー半導体素子のスイッチング動作を行う回路(ゲートドライバ)と、電気信号を制御素子111へ伝送するための送信回路とを有する。前記電気信号は、たとえばモータ近傍に設置された温度センサからの出力信号が挙げられる。
The
絶縁素子12は、前記PWM制御信号や他の電気信号を、絶縁状態で伝送するための素子である。駆動素子112は、制御素子111よりも高い電圧を必要とするため、制御素子111と駆動素子112との間に著しい電位差が生じることから、絶縁素子12が必要となる。具体的には、たとえば電気自動車、またはハイブリッド自動車のインバータ装置においては、制御素子111に供給される電源電圧が約5Vであることに対し、駆動素子112に供給される電源電圧は約600V以上である。本実施形態においては、絶縁素子12は、インダクタ結合型絶縁素子である。インダクタ結合型絶縁素子は、2つのインダクタ(コイル)を誘導結合させることで、絶縁状態による電気信号の伝送を行う。絶縁素子12は、Siからなる基板を有する。前記基板上に、Cuからなるインダクタが形成されている。前記インダクタは、送信側インダクタおよび受信側インダクタを含み、これらのインダクタは絶縁素子12の厚さ方向において互いに積層されている。前記送信側インダクタと前記受信側インダクタとの間には、SiO2などからなる誘電体層が介装されて
いる。前記誘電体層により、前記送信側インダクタと前記受信側インダクタとは、電気的に絶縁されている。
The insulating
図2に示すように、第2方向Yにおいて、絶縁素子12は制御素子111と駆動素子112との間に位置している。本実施形態においては、制御素子111、駆動素子112および絶縁素子12の平面視形状は、いずれも第1方向Xを長辺とする長矩形である。制御素子111および絶縁素子12は、後述するダイパッド2の第1ダイパッド21上に搭載されている。また、駆動素子112は、後述するダイパッド2の第2ダイパッド22上に搭載されている。制御素子111の上面(図7に示す制御素子111の上面)には、複数のパッド111aが形成されている。同様に、駆動素子112の上面(図7に示す駆動素子112の上面)には複数のパッド112aが、絶縁素子12の上面(図7に示す絶縁素子12の上面)には複数のパッド12aが、それぞれ形成されている。
As shown in FIG. 2, in the second direction Y, the insulating
導電支持部材80は、半導体装置A1において、半導体素子11および絶縁素子12を搭載し、かつ半導体素子11および絶縁素子12とインバータ装置の回路基板との導電経路を構成する部材である。導電支持部材80は、たとえばCuを含む合金からなる。導電支持部材80は、後述するリードフレーム81から形成される。導電支持部材80は、ダイパッド2、複数の第1端子3、複数の第2端子4および支持端子5を含む。
The conductive support member 80 is a member that mounts the
ダイパッド2は、半導体素子11および絶縁素子12を搭載する部材である。ダイパッド2は、第1ダイパッド21および第2ダイパッド22を含む。図2に示すように、第2方向Yにおいて、第1ダイパッド21および第2ダイパッド22は互いに離間して配置されている。本実施形態においては、第1ダイパッド21の面積は、第2ダイパッド22の面積よりも広い。また、本実施形態においては、第1ダイパッド21および第2ダイパッド22の平面視形状は、いずれも第1方向Xを長辺とする長矩形である。図7および図8に示すように、第1ダイパッド21および第2ダイパッド22は、ともに平たんである。
The
図7および図8に示すように、第1ダイパッド21は、第1ダイパッド上面211および第1ダイパッド下面212を有する。第1ダイパッド上面211および第1ダイパッド下面212は、互いに反対側を向いている。本実施形態においては、第1ダイパッド上面211に内装めっき層72が形成されている。第1ダイパッド上面211に形成された内装めっき層72上に、制御素子111および絶縁素子12が、接合層(図示略)を介したダイボンディングにより、それぞれ搭載されている。また、第1ダイパッド下面212は、全面にわたって封止樹脂6に接している。
As shown in FIGS. 7 and 8, the
図7に示すように、第2ダイパッド22は、第2ダイパッド上面221および第2ダイパッド下面222を有する。第2ダイパッド上面221および第2ダイパッド下面222は、互いに反対側を向いている。本実施形態においては、第2ダイパッド上面221に内装めっき層72が形成されている。第2ダイパッド上面221に形成された内装めっき層72上に、駆動素子112が、接合層(図示略)を介したダイボンディングにより搭載されている。また、第2ダイパッド下面222は、全面にわたって封止樹脂6に接している。
As shown in FIG. 7, the
図2および図7に示すように、第2方向Yにおいて、第1ダイパッド21と第2ダイパッド22との間に、封止樹脂6が介在している。本実施形態においては、後述のとおり封止樹脂6は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。したがって、第1ダイパッド21と第2ダイパッド22とは、絶縁素子12および封止樹脂6により電気的に絶縁されている。
As shown in FIGS. 2 and 7, the sealing
複数の第1端子3は、インバータ装置の回路基板に接合されることで、半導体装置A1と前記回路基板との導電経路を構成する部材である。図1および図3に示すように、複数の第1端子3は、第1方向Xに沿って配列されている。また、複数の第1端子3は、後述する封止樹脂6の一方の樹脂第1側面63から、それぞれ第2方向Yに延出するように露出している。複数の第1端子3は、複数の第1中間端子31および一対の第1側端子32を含む。
The plurality of
図2および図3に示すように、第1方向Xにおいて、複数の第1中間端子31は一対の第1側端子32に挟まれて配列されている。複数の第1中間端子31はそれぞれ、リード部311およびパッド部312を有する。
As shown in FIGS. 2 and 3, in the first direction X, the plurality of first
リード部311は、第2方向Yに沿って延びた長矩形状の部位で、図5および図6に示すように、前記一方の樹脂第1側面63から露出した部分はガルウィング状に曲げ加工が施されている。また、図7に示すように、当該露出した部分を外装めっき層73が覆うように形成されている。リード部311のうち、外装めっき層73が形成されていない部分は、封止樹脂6に覆われている。パッド部312は、リード部311につながり、かつ第1方向Xにおいてリード部311よりも幅広矩形状の部位である。図7に示すように、本実施形態においては、パッド部312の上面に内装めっき層72が形成されている。パッド部312は、全面にわたって封止樹脂6に覆われている。また、パッド部312は平たんである。
The
図2および図3に示すように、第1方向Xにおいて、一対の第1側端子32は複数の第1中間端子31の両側に配置されている。一対の第1側端子32はそれぞれ、リード部321およびパッド部322を有する。
As shown in FIGS. 2 and 3, in the first direction X, the pair of
リード部321は、第2方向Yに沿って延びた長矩形状の部位で、図5および図6に示すように、前記一方の樹脂第1側面63から露出した部分はガルウィング状に曲げ加工が施されている。また、第1中間端子31のリード部311と同様に、当該露出した部分を外装めっき層73が覆うように形成されている。リード部321のうち、外装めっき層73が形成されていない部分は、封止樹脂6に覆われている。パッド部322は、リード部321につながり、かつ第1方向Xにおいてリード部321よりも幅広の部位である。本実施形態においては、第1中間端子31のパッド部312と同様に、パッド部322の上面(図7において第1ダイパッド上面211が向く方向と同一方向を向く面)に内装めっき層72が形成されている。パッド部322は、全面にわたって封止樹脂6に覆われている。また、パッド部322は平たんである。
The
複数の第2端子4は、複数の第1端子3と同様に、インバータ装置の回路基板に接合されることで、半導体装置A1と前記回路基板との導電経路を構成する部材である。図1および図4に示すように、複数の第2端子4は、第1方向Xに沿って配列されている。また、図2に示すように、複数の第2端子4は、第2方向Yにおいて半導体素子11を挟んで複数の第1端子3の反対側に位置している。複数の第2端子4は、後述する封止樹脂6の他方の樹脂第1側面63から、それぞれ第2方向Yに延出するように露出している。複数の第2端子4は、複数の第2中間端子41および一対の第2側端子42を含む。
Like the plurality of
図2および図4に示すように、第1方向Xにおいて、複数の第2中間端子41は一対の第2側端子42に挟まれて配列されている。さらに、第1方向Xにおいて、複数の第2中間端子41は後述する支持端子5の一対の第2支持端子52に挟まれて配列されている。複数の第2中間端子41はそれぞれ、リード部411およびパッド部412を有する。
As shown in FIGS. 2 and 4, in the first direction X, the plurality of second
リード部411は、第2方向Yに沿って延びた長矩形状の部位で、図5および図6に示すように、前記他方の樹脂第1側面63から露出した部分はガルウィング状に曲げ加工が施されている。また、図7に示すように、当該露出した部分を外装めっき層73が覆うように形成されている。リード部411のうち、外装めっき層73が形成されていない部分は、封止樹脂6に覆われている。パッド部412は、リード部411につながり、かつ第1方向Xにおいてリード部411よりも幅広矩形状の部位である。図7に示すように、本実施形態においては、パッド部412の上面(図7に示すパッド部412の上面)に内装めっき層72が形成されている。パッド部412は、全面にわたって封止樹脂6に覆われている。また、パッド部412は平たんである。なお、本実施形態においては、第2端子4の形状は、第1端子3の形状と同一である。
The
図2および図4に示すように、第1方向Xにおいて、一対の第2側端子42は複数の第2側端子42の両側に配置されている。一対の第2側端子42はそれぞれ、リード部421およびパッド部422を有する。
As shown in FIGS. 2 and 4, in the first direction X, the pair of
リード部421は、第2方向Yに沿って延びた長矩形状の部位で、図5および図6に示すように、前記他方の樹脂第1側面63から露出した部分はガルウィング状に曲げ加工が施されている。また、第2中間端子41のリード部411と同様に、当該露出した部分を外装めっき層73が覆うように形成されている。リード部421のうち、外装めっき層73が形成されていない部分は、封止樹脂6に覆われている。また、封止樹脂6に覆われているリード部421の部分の長さは、第2中間端子41のリード部411の当該部分の長さよりも長い。パッド部422は、リード部421につながり、かつ第1方向Xに延出した部位である。図2に示すように、パッド部422の端部は、第2ダイパッド22から離間している。本実施形態においては、第2中間端子41のパッド部412と同様に、パッド部422の上面(図7において第2ダイパッド上面221が向く方向と同一方向を向く面)に内装めっき層72が形成されている。パッド部422は、全面にわたって封止樹脂6に覆われている。また、パッド部422は平たんである。
The
支持端子5は、ダイパッド2に連結されている。支持端子5は、ダイパッド2を支持するとともに、複数の第1端子3および複数の第2端子4と同様に、インバータ装置の回路基板に接合されることで、半導体装置A1と前記回路基板との導電経路を構成する部材である。支持端子5は、一対の部材から構成されたものを含み、さらに一対の第1支持端子51および一対の第2支持端子52を含む。図2に示すように、一対の第1支持端子51は、第1方向Xに離間して配置され、第1ダイパッド21の両端に連結されている。また、一対の第2支持端子52は、第1方向X方向に離間して配置され、第2ダイパッド22の両端に連結されている。
The
図2および図3に示すように、第1方向Xにおいて、一対の第1支持端子51は複数の第1端子3の両側に配置されている。また、一対の第1支持端子51は、複数の第1端子3が露出している前記一方の樹脂第1側面63から、それぞれ第2方向Yに延出するように露出している。一対の第1支持端子51はそれぞれ、リード部511およびパッド部512を有する。
As shown in FIGS. 2 and 3, in the first direction X, the pair of
リード部511は、第2方向Yに沿って延びた長矩形状の部位で、図5および図6に示すように、前記一方の樹脂第1側面63から露出した部分はガルウィング状に曲げ加工が施されている。また、第1中間端子31のリード部311と同様に、当該露出した部分を外装めっき層73が覆うように形成されている。リード部511のうち、外装めっき層73が形成されていない部分は、封止樹脂6に覆われている。また、封止樹脂6に覆われているリード部511の部分の長さは、第1中間端子31のリード部311、または第1側端子32のリード部311の当該部分の長さよりも長い。パッド部512は、リード部511につながり、かつ第1方向Xに延出した部位である。図2に示すように、パッド部512の端部が第1ダイパッド21に連結されている。図8に示すように、本実施形態においては、第1中間端子31のパッド部312と同様に、パッド部512の上面に内装めっき層72が形成されている。パッド部512は、全面にわたって封止樹脂6に覆われている。また、パッド部512は平たんである。
The
図2および図4に示すように、第1方向Xにおいて、一対の第2支持端子52の内側に、複数の第2中間端子41が配列されている。また、第1方向Xにおいて、一対の第2支持端子52の外側に、第2側端子42がそれぞれ配置されている。したがって、一対の第2支持端子52のそれぞれの両側に、第2端子4が配置されている。一対の第2支持端子52は、複数の第2端子4が露出している前記他方の樹脂第1側面63から、それぞれ第2方向Yに延出するようにそれぞれ露出している。一対の第2支持端子52はそれぞれ、リード部521、パッド部522および連結部524を有する。
As shown in FIGS. 2 and 4, in the first direction X, a plurality of second
リード部521は、第2方向Yに沿って延びた長矩形状の部位で、図5および図6に示すように、前記他方の樹脂第1側面63から露出した部分はガルウィング状に曲げ加工が施されている。また、第2中間端子41のリード部411と同様に、当該露出した部分を外装めっき層73が覆うように形成されている。リード部521のうち、外装めっき層73が形成されていない部分は、封止樹脂6に覆われている。パッド部522は、リード部521につながり、かつ第1方向Xにおいてリード部521よりも幅広の部位である。パッド部522は、第2方向Yに延出している。本実施形態においては、第2中間端子41のパッド部412と同様に、パッド部522の上面(図7において第2ダイパッド上面221が向く方向と同一方向を向く面)に内装めっき層72が形成されている。パッド部522は、全面にわたって封止樹脂6に覆われている。また、パッド部522は平たんである。連結部524は、パッド部522につながり、かつ第1方向Xに延出した部位である。図2に示すように、連結部524の端部が第2ダイパッド22に連結されている。本実施形態においては、パッド部522と同様に、連結部524の上面(パッド部522の上面が向く方向と同一方向を向く面)に内装めっき層72が形成されている。連結部524は、全面にわたって封止樹脂6に覆われている。
The
図9は、半導体装置A1のリードフレーム81を示す平面図である。図9において、封止樹脂6が形成される領域を想像線(二点鎖線)で示す。また、内装めっき層72が形成される領域を斜線部で示す。
FIG. 9 is a plan view showing the
先述した導電支持部材80は、リードフレーム81から形成される。半導体装置A1の製造過程において、ダイパッド2、複数の第1端子3、複数の第2端子4および支持端子5は、いずれも同一のリードフレーム81から形成される。リードフレーム81は、たとえばCuを含む合金からなる。リードフレーム81は、外枠811、アイランド部812、複数の第1リード813、複数の第2リード814、支持リード815およびダムバー816を有する。このうち、外枠811およびダムバー816は、半導体装置A1を構成しない。以下、リードフレーム81について図9に基づき説明する。
The conductive support member 80 described above is formed from a
外枠811は、アイランド部812、複数の第1リード813、複数の第2リード814、支持リード815およびダムバー816を囲むように形成された部材である。外枠811の第1方向Xに沿って、複数の第1リード813、複数の第2リード814および支持リード815がそれぞれ連結されている。また、外枠811の第2方向Yに沿って、ダムバー816が連結されている。
The
アイランド部812は、平面視において第1方向Xを長辺とする長矩形状の部材である。アイランド部812が、ダイパッド2に相当する。アイランド部812は、支持リード815を介して外枠811に支持されている。アイランド部812は、第1アイランド部812aおよび第2アイランド部812bを含む。第1アイランド部812aが第1ダイパッド21に、第2アイランド部812bが第2ダイパッド22にそれぞれ相当する。第1アイランド部812aおよび第2アイランド部812bは、互いに離間して配置されている。
The
複数の第1リード813は、第1方向Xに沿って配列され、かつそれぞれが第2方向Yに延出した部材である。複数の第1リード813が、複数の第1端子3に相当する。それぞれの第1リード813の一端が、外枠811に連結されている。複数の第1リード813は、複数の第1中間リード813aおよび一対の第1側リード813bを含む。第1中間リード813aが第1中間端子31に、第1側リード813bが第1側端子32にそれぞれ相当する。
The plurality of
複数の第2リード814は、第1方向Xに沿って配列され、かつそれぞれが第2方向Yに延出した部材である。また、複数の第2リード814は、第2方向Yにおいて、アイランド部812を挟んで反対側に位置している。複数の第2リード814が、複数の第2端子4に相当する。それぞれの第2リード814の一端が、外枠811に連結されている。複数の第2リード814は、複数の第2中間リード814aおよび一対の第2側リード814bを含む。第2中間リード814aが第2中間端子41に、第2側リード814bが第2側端子42にそれぞれ相当する。
The plurality of
支持リード815は、第2方向Yに延出し、かつ一端が外枠811に連結され、他端がアイランド部812に連結された部材である。支持リード815が、支持端子5に相当する。支持リード815は、一対の第1支持リード815aおよび一対の第2支持リード815bを含む。第1支持リード815aが第1支持端子51に、第2支持リード815bが第2支持端子52にそれぞれ相当する。一対の第1支持リード815aは、第1方向Xに離間して配置され、かつ第1アイランド部812aの両端に連結されている。また、一対の第2支持リード815bは、第1方向Xに離間して配置され、かつ第2アイランド部812bの両端に連結されている。
The
ダムバー816は、第1方向Xに延出し、かつ両端が外枠811に連結された一対の部材である。ダムバー816は、複数の第1リード813、複数の第2リード814および支持リード815をそれぞれ第1方向Xにおいて支持するとともに、封止樹脂6の形成過程において、溶融された合成樹脂を堰き止める機能を果たす。一方のダムバー816は、複数の第1中間リード813a、一対の第1側リード813bおよび一対の第1支持リード815aに連結されている。また、他方のダムバー816は、複数の第2中間リード814a、一対の第2側リード814bおよび一対の第2支持リード815bに連結されている。
The
封止樹脂6は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。封止樹脂6は、複数の第1端子3、複数の第2端子4および支持端子5のそれぞれ一部ずつと、半導体素子11、絶縁素子12、ダイパッド2、ボンディングワイヤ71および内装めっき層72とを覆っている。封止樹脂6は、金型を用いたトランスファ成形により形成される。封止樹脂6は、樹脂上面61、樹脂下面62、一対の樹脂第1側面63および一対の樹脂第2側面64を有する。
The sealing
図3〜図6に示すように、樹脂上面61は、上方を向く面である。また、樹脂下面62は、下方を向く面である。樹脂上面61および樹脂下面62は、互いに反対側を向いている。樹脂上面61および樹脂下面62は、ともに平たんである。
As shown in FIGS. 3 to 6, the resin
図1および図2に示すように、一対の樹脂第1側面63は、第2方向Yに離間して形成されている。一対の樹脂第1側面63は、互いに反対側を向いている。本実施形態においては、一方の樹脂第1側面63から、複数の第1端子3および一対の第1支持端子51がそれぞれ露出している。また、他方の樹脂第1側面63から、複数の第2端子4および一対の第2支持端子52がそれぞれ露出している。一対の樹脂第1側面63はそれぞれ、樹脂第1側面上部631、樹脂第1側面中央部632および樹脂第1側面下部633を有する。
As shown in FIGS. 1 and 2, the pair of resin first side surfaces 63 are formed so as to be separated from each other in the second direction Y. The pair of resin first side surfaces 63 face each other on opposite sides. In the present embodiment, the plurality of
図3〜図6に示すように、樹脂第1側面上部631は、上端が樹脂上面61につながり、下端が樹脂第1側面中央部632につながっている部分である。樹脂第1側面上部631は、その上端が半導体装置A1の内部側に位置するように傾斜している。
As shown in FIGS. 3 to 6, the upper end of the resin first side surface
図3〜図6に示すように、樹脂第1側面中央部632は、上端が樹脂第1側面上部631につながり、下端が樹脂第1側面下部633につながっている部分である。樹脂第1側面中央部632は、樹脂上面61および樹脂下面62に対して垂直である。一方の樹脂第1側面中央部632から、複数の第1端子3および一対の第1支持端子51がそれぞれ露出している。他方の樹脂第1側面中央部632から、複数の第2端子4および一対の第2支持端子52がそれぞれ露出している。
As shown in FIGS. 3 to 6, the resin first side surface
図3〜図6に示すように、樹脂第1側面下部633は、上端が樹脂第1側面中央部632につながり、下端が樹脂下面62につながっている部分である。樹脂第1側面下部633は、その下端が半導体装置A1の内部側に位置するように傾斜している。
As shown in FIGS. 3 to 6, the upper end of the resin first side surface
図1および図2に示すように、一対の樹脂第2側面64は、第1方向Xに離間して形成されている。一対の樹脂第2側面64は、互いに反対側を向いている。図2、図5および図6に示すように、本実施形態においては、一対の樹脂第2側面64から導電支持部材80が露出していない。一対の樹脂第2側面64はそれぞれ、樹脂第2側面上部641、樹脂第2側面中央部642および樹脂第2側面下部643を有する。
As shown in FIGS. 1 and 2, the pair of resin second side surfaces 64 are formed so as to be separated from each other in the first direction X. The pair of resin second side surfaces 64 face each other. As shown in FIGS. 2, 5 and 6, in the present embodiment, the conductive support member 80 is not exposed from the pair of resin second side surfaces 64. Each of the pair of resin second side surfaces 64 has a resin second side surface
図3〜図6に示すように、樹脂第2側面上部641は、上端が樹脂上面61につながり、下端が樹脂第2側面中央部642につながっている部分である。樹脂第2側面上部641は、その上端が半導体装置A1の内部側に位置するように傾斜している。
As shown in FIGS. 3 to 6, the resin second side surface
図3〜図6に示すように、樹脂第2側面中央部642は、上端が樹脂第2側面上部641につながり、下端が樹脂第2側面下部643につながっている部分である。樹脂第2側面中央部642は、樹脂上面61および樹脂下面62に対して垂直であり、かつ樹脂第1側面中央部632と直交している。本実施形態においては、半導体装置A1の厚さ方向において、樹脂第2側面中央部642の高さと、樹脂第1側面中央部632の高さとは、略同一である。
As shown in FIGS. 3 to 6, the resin second side surface
図3〜図6に示すように、樹脂第2側面下部643は、上端が樹脂第2側面中央部642につながり、下端が樹脂下面62につながっている部分である。樹脂第2側面下部643は、その下端が半導体装置A1の内部側に位置するように傾斜している。
As shown in FIGS. 3 to 6, the lower end of the resin
複数のボンディングワイヤ71は、半導体装置A1の内部において、先述した複数の第1端子3、複数の第2端子4および支持端子5とともに、半導体素子11および絶縁素子12が所定の機能を果たすための導電経路を構成している。複数のボンディングワイヤ71は、複数の第1ボンディングワイヤ711、複数の第2ボンディングワイヤ712、複数の第3ボンディングワイヤ713、複数の第4ボンディングワイヤ714を含む。
The plurality of
図2に示すように、複数の第1ボンディングワイヤ711は、制御素子111と、複数の第1端子3および一対の第1支持端子51との導電経路を構成している。複数の第1ボンディングワイヤ711によって、制御素子111は、少なくとも一つ以上の第1端子3および第1支持端子51と導通している。複数の第1ボンディングワイヤ711はそれぞれ、制御素子111のパッド111aと、第1中間端子31のパッド部312、第1側端子32のパッド部322または第1支持端子51のパッド部512とにボンディングされている。
As shown in FIG. 2, the plurality of
図2に示すように、複数の第2ボンディングワイヤ712は、絶縁素子12と制御素子111との導電経路を構成している。複数の第2ボンディングワイヤ712によって、絶縁素子12および制御素子111は互いに導通している。複数の第2ボンディングワイヤ712はそれぞれ、絶縁素子12のパッド12aおよび制御素子111のパッド111aにボンディングされている。本実施形態においては、複数の第2ボンディングワイヤ712は、第2方向Yに沿って配置されている。
As shown in FIG. 2, the plurality of
図2に示すように、複数の第3ボンディングワイヤ713は、絶縁素子12と駆動素子112との導電経路を構成している。複数の第3ボンディングワイヤ713によって、絶縁素子12および駆動素子112は互いに導通している。複数の第3ボンディングワイヤ713はそれぞれ、絶縁素子12のパッド12aおよび駆動素子112のパッド112aにボンディングされている。本実施形態においては、複数の第3ボンディングワイヤ713は、第2方向Yに沿って配置されている。
As shown in FIG. 2, the plurality of
図2に示すように、複数の第4ボンディングワイヤ714は、駆動素子112と、複数の第2端子4および一対の第2支持端子52との導電経路を構成している。複数の第4ボンディングワイヤ714によって、駆動素子112は、少なくとも一つ以上の第2端子4および第2支持端子52と導通している。複数の第4ボンディングワイヤ714はそれぞれ、駆動素子112のパッド112aと、第2中間端子41のパッド部412、第2側端子42のパッド部422または第2支持端子52のパッド部522とにボンディングされている。
As shown in FIG. 2, the plurality of
図10〜図14は、半導体装置A1のボンディングワイヤ71のワイヤボンディングを示す要部断面図である。
10 to 14 are cross-sectional views of a main part showing wire bonding of the
絶縁素子12にボンディングされた複数の第2ボンディングワイヤ712および第3ボンディングワイヤ713のすべてに、絶縁素子12にボンディングされた第1ボンディング部712aおよび第1ボンディング部713aが形成されている。図10〜図14に基づき、第2ボンディングワイヤ712および第3ボンディングワイヤ713のワイヤボンディングの過程について説明する。
A
図10に示すように、キャピラリ88を絶縁素子12に向かって下降させ、ワイヤ871の先端を絶縁素子12のパッド12aに押しつける。このとき、キャピラリ88の自重およびキャピラリ88から発振される超音波などの作用によって、ワイヤ871の先端がパッド12aに圧着される。キャピラリ88は、貫通孔を有する筒状であり、その先端が緩やかな曲面によって構成されている。キャピラリ88から、ボンディングワイヤ71となるワイヤ871が進退自在に送り出される。次いで、図11に示すように、ワイヤ871を送り出しながらキャピラリ88を上昇させることで、パッド12a上に第2ボンディングワイヤ712の第1ボンディング部712aが形成される。第3ボンディングワイヤ713の第1ボンディング部713aも同様に形成される。
As shown in FIG. 10, the capillary 88 is lowered toward the insulating
次いで、図12に示すように、制御素子111のパッド111aの直上にキャピラリ88を移動させ、さらにキャピラリ88を下降させることにより、キャピラリ88の先端をパッド111aに押しつける。このとき、ワイヤ871がキャピラリ88の先端とパッド111aとに挟まれるとともに、ワイヤ871の一部がキャピラリ88の先端に付着する。次いで、図13に示すように、キャピラリ88を上昇させることで、ワイヤ871が切断され、パッド111a上に第2ボンディングワイヤ712の第2ボンディング部712bが形成される。以上の過程により、絶縁素子12と制御素子111とにボンディングされた第2ボンディングワイヤ712が形成される。
Next, as shown in FIG. 12, the capillary 88 is moved directly above the
図14に示すように、第3ボンディングワイヤ713の第2ボンディング部713bの形成にあたっては、キャピラリ88の先端を駆動素子112のパッド112aに押しつける。このとき、ワイヤ871がキャピラリ88の先端とパッド112aとに挟まれる。当該先端は、第2ボンディングワイヤ712を形成したときのキャピラリ88の先端に対して、ワイヤ871を挟んで反対側に位置する。このようなワイヤボンディングの過程をとることで、ワイヤボンディングの阻害要因となるキャピラリ88の先端に付着するワイヤ871の偏りを抑制することができる。
As shown in FIG. 14, when forming the second bonding portion 713b of the
内装めっき層72は、複数の第1端子3と、複数の第2端子4と、支持端子5とに形成された部位を有する。具体的な当該部位は、先述した複数の第1端子3、複数の第2端子4および支持端子5についての説明において示している。本実施形態においては、内装めっき層72は、第1ダイパッド21の第1ダイパッド上面211および第2ダイパッド22の第2ダイパッド上面221にも形成されている。図9に示すように、内装めっき層72は、リードフレーム81において斜線部で示された領域に形成される。内装めっき層72は、ワイヤボンディング時の衝撃からリードフレーム81を保護する機能を果たす。内装めっき層72は、たとえばAgからなる。
The
外装めっき層73は、複数の第1端子3および一対の第1支持端子51と、複数の第2端子4および一対の第2支持端子52とが、それぞれ一対の樹脂第1側面63より露出した部分に形成されている。外装めっき層73は、ハンダ接合によって半導体装置A1をインバータ装置の回路基板に表面実装させる際に、前記露出した部分へのハンダの付着を良好なものにしつつ、ハンダ接合に起因した前記露出した部分の侵食を防止する機能を果たす。外装めっき層73は、たとえばハンダなどのSnを含む合金からなる。
In the
次に、半導体装置A1の作用効果について説明する。 Next, the action and effect of the semiconductor device A1 will be described.
本実施形態によれば、複数の第1端子3および複数の第2端子4は、一対の樹脂第1側面63からそれぞれ露出している。また、半導体装置A1を構成するダイパッド2、複数の第1端子3、複数の第2端子4および支持端子5は、いずれも導電支持部材80の各構成部材である。そして、一対の樹脂第2側面64から、アイランドサポートなどの導電支持部材80が露出していない。このような構成とすることで、複数の第1端子3よりも高電圧が印加される複数の第2端子4の近傍に、封止樹脂6から露出した導電支持部材80の金属部が存在しなくなる。したがって、半導体装置A1の絶縁耐圧の向上を図ることが可能となる。
According to the present embodiment, the plurality of
絶縁素子12にボンディングされた複数の第2ボンディングワイヤ712および第3ボンディングワイヤ713は、第2方向Yに沿って配置されている。たとえば、半導体装置A1を電気自動車、またはハイブリッド自動車のインバータ装置に搭載した場合、複数の第2ボンディングワイヤ712に印加される電圧は約5Vであることに対し、複数の第3ボンディングワイヤ713に印加される電圧は約600V以上である。したがって、このような複数の第2ボンディングワイヤ712および第3ボンディングワイヤ713の配置は、半導体装置A1の絶縁耐圧の向上の観点から好ましい。
A plurality of
半導体装置A1の絶縁耐圧の向上を図るため、複数の第1端子3と複数の第2端子4との離間距離は長くなる傾向となる。そこで、半導体素子11、絶縁素子12およびダイパッド2の平面視形状を、いずれも第1方向Xを長辺とすることで、半導体装置A1の大型化を回避することができる。
In order to improve the dielectric strength of the semiconductor device A1, the separation distance between the plurality of
第1ダイパッド21および第2ダイパッド22は、ともに第2方向Yの略中央の位置において、一対の第1支持端子51および第2支持端子52によってそれぞれ両端支持されている。封止樹脂6の形成において、金型内に注入された溶融樹脂がダイパッド2に接触し、ダイパッド2に半導体装置A1の厚さ方向の変位が生じる。したがって、このような構成とすることで、当該変位を抑制し、半導体装置A1の不具合を回避することができる。
Both the
封止樹脂6の形成にあたっては、一般的にリードフレーム81の隅から金型内に溶融樹脂を注入する。本実施形態によれば、一対の樹脂第2側面64からアイランドサポートなどの導電支持部材80が露出していない。このような構成とすることで、第2方向Yの中央から前記溶融樹脂を注入することができるため、封止樹脂6に空隙が発生することを抑制できる。
In forming the sealing
図15〜図18は、本発明の他の実施形態を示している。なお、これらの図において、先述した半導体装置A1と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。 15 to 18 show other embodiments of the present invention. In these figures, the same or similar elements as the above-mentioned semiconductor device A1 are designated by the same reference numerals, and duplicate description will be omitted.
〔第2実施形態〕
図15および図16に基づき、本発明の第2実施形態にかかる半導体装置A2について説明する。
[Second Embodiment]
The semiconductor device A2 according to the second embodiment of the present invention will be described with reference to FIGS. 15 and 16.
図15は、理解の便宜上、封止樹脂6を省略した半導体装置A2を示す平面図である。図16は、図15のXVI−XVI線(一点鎖線)に沿う断面図である。なお、図15においては、封止樹脂6を想像線(二点鎖線)により図示している。図16においては、封止樹脂6を省略せず図示している。本実施形態においては、半導体装置A2は、平面視矩形状である。
FIG. 15 is a plan view showing the semiconductor device A2 in which the sealing
本実施形態の半導体装置A2は、第1ダイパッド21の形状が、先述した半導体装置A1と異なる。図15および図16に示すように、第1ダイパッド21に貫通孔213が形成されている。本実施形態においては、貫通孔213は、第1ダイパッド21において制御素子111および絶縁素子12との間に位置する領域に、3箇所形成されている。貫通孔213はそれぞれ、第1方向Xに延びた長孔である。なお、貫通孔213の個数および平面視形状は、自由に設定することが可能である。図15に示すように、第1ダイパッド21において、一対の第1支持端子51および貫通孔213は、第1方向Xに沿った直線N(一点鎖線)上に配置されている。
The shape of the
本実施形態によっても、半導体装置A2の絶縁耐圧の向上を図ることが可能となる。また、本実施形態によれば、第1ダイパッド21に貫通孔213が形成されている。第1ダイパッド21の面積は、第2ダイパッド22の面積よりも広いため、封止樹脂6の形成にあたって、第1ダイパッド21の近傍に位置する封止樹脂6の部分に空隙が発生しやすい。そこで、第1ダイパッド21に貫通孔213が形成されることで、封止樹脂6の形成にあたって金型内に注入された溶融樹脂が十分に充填され、封止樹脂6に空隙が発生することをより抑制できる。
Also in this embodiment, it is possible to improve the withstand voltage of the semiconductor device A2. Further, according to the present embodiment, a through
〔第3実施形態〕
図17および図18に基づき、本発明の第3実施形態にかかる半導体装置A3について説明する。
[Third Embodiment]
The semiconductor device A3 according to the third embodiment of the present invention will be described with reference to FIGS. 17 and 18.
図17は、理解の便宜上、封止樹脂6を省略した半導体装置A3を示す平面図である。図18は、図17における右上の領域の部分拡大図である。なお、図17および図18においては、封止樹脂6を想像線(二点鎖線)により図示している。また、図18においては、第2支持端子52に第2方向Yの引抜力が作用し、第2ダイパッド22が封止樹脂6から抜け出そうとしたときの状態を想像線(二点鎖線)により図示している。本実施形態においては、半導体装置A3は、平面視矩形状である。
FIG. 17 is a plan view showing the semiconductor device A3 in which the sealing
本実施形態の半導体装置A3は、複数の第2端子4のうち、一対の第2側端子42の形状と、一対の第1支持端子51の形状とが、先述した半導体装置A1およびA2と異なる。図17および図18に示すように、第1方向Xにおいて、一対の第2支持端子52のそれぞれの外側に配置された第2端子4、すなわち一対の第2側端子42に、第2支持端子52に向かって突出した突起部423がそれぞれ形成されている。本実施形態においては、突起部423の平面視形状は、台形である。なお、突起部423の平面視形状は、矩形などいかなる形状をもとることができる。リードフレーム81の加工の性質上、同様に、一対の第1支持端子51にも、第1側端子32に向かって突出した突起部513がそれぞれ形成されている。
The semiconductor device A3 of the present embodiment is different from the semiconductor devices A1 and A2 described above in the shape of the pair of
本実施形態によっても、半導体装置A3の絶縁耐圧の向上を図ることが可能となる。また、本実施形態によれば、一対の第2側端子42に突起部423がそれぞれ形成されている。第2ダイパッド22の面積は、第1ダイパッド21の面積よりも狭いため、第2ダイパッド22と封止樹脂6との接合力は、第1ダイパッド21と封止樹脂6との接合力よりも小さくなる。そのため、封止樹脂6を形成した後、個片とするためリードフレーム81を切断する際、第2支持端子52に作用する第2方向Yの引抜力によって、第2ダイパッド22が封止樹脂6から抜け出すおそれがある。図18に示すように、一対の第2支持端子52に作用する前記引抜力の方向(第2方向Y)に対して直角である方向(第1方向X)に、突起部423が突出している。このため、第2支持端子52に前記引抜力が作用し、第2ダイパッド22が封止樹脂6から抜け出そうとすると、第2支持端子52が突起部423から反作用を受ける状態となる。これにより、第2ダイパッド22が封止樹脂6から抜け出すことを防止することができる。
Also in this embodiment, it is possible to improve the withstand voltage of the semiconductor device A3. Further, according to the present embodiment,
本発明にかかる半導体装置は、先述した実施形態に限定されるものではない。本発明にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。 The semiconductor device according to the present invention is not limited to the above-described embodiment. The specific configuration of each part of the semiconductor device according to the present invention can be freely redesigned.
A1,A2,A3:半導体装置
11:半導体素子
111:制御素子
111a:パッド
112:駆動素子
112a:パッド
12:絶縁素子
12a:パッド
2:ダイパッド
21:第1ダイパッド
211:第1ダイパッド上面
212:第1ダイパッド下面
213:貫通孔
22:第2ダイパッド
221:第2ダイパッド上面
222:第2ダイパッド下面
3:第1端子
31:第1中間端子
311:リード部
312:パッド部
32:第1側端子
321:リード部
322:パッド部
4:第2端子
41:第2中間端子
411:リード部
412:パッド部
42:第2側端子
421:リード部
422:パッド部
423:突起部
5:支持端子
51:第1支持端子
511:リード部
512:パッド部
513:突起部
52:第2支持端子
521:リード部
522:パッド部
524:連結部
6:封止樹脂
61:樹脂上面
62:樹脂下面
63:樹脂第1側面
631:樹脂第1側面上部
632:樹脂第1側面中央部
633:樹脂第1側面下部
64:樹脂第2側面
641:樹脂第2側面上部
642:樹脂第2側面中央部
643:樹脂第2側面下部
71:ボンディングワイヤ
711:第1ボンディングワイヤ
712:第2ボンディングワイヤ
712a:第1ボンディング部
712b:第2ボンディング部
713:第3ボンディングワイヤ
713a:第1ボンディング部
713b:第2ボンディング部
714:第4ボンディングワイヤ
72:内装めっき層
73:外装めっき層
80:導電支持部材
81:リードフレーム
811:外枠
812:アイランド部
812a:第1アイランド部
812b:第2アイランド部
813:第1リード
813a:第1中間リード
813b:第1側リード
814:第2リード
814a:第2中間リード
814b:第2側リード
815:支持リード
815a:第1支持リード
815b:第2支持リード
816:ダムバー
871:ワイヤ
88:キャピラリ
X:第1方向
Y:第2方向
N:直線
A1, A2, A3: Semiconductor device 11: Semiconductor element 111: Control element 111a: Pad 112: Drive element 112a: Pad 12: Insulation element 12a: Pad 2: Die pad 21: First die pad 211: First die pad upper surface 212: First 1 Die pad lower surface 213: Through hole 22: 2nd die pad 221: 2nd die pad upper surface 222: 2nd die pad lower surface 3: 1st terminal 31: 1st intermediate terminal 311: Lead portion 312: Pad portion 32: 1st side terminal 321 : Lead part 322: Pad part 4: Second terminal 41: Second intermediate terminal 411: Lead part 412: Pad part 42: Second side terminal 421: Lead part 422: Pad part 423: Protrusion part 5: Support terminal 51: 1st support terminal 511: Lead part 512: Pad part 513: Protrusion part 52: 2nd support terminal 521: Lead part 522: Pad part 524: Connecting part 6: Encapsulating resin 61: Resin upper surface 62: Resin lower surface 63: Resin 1st side surface 631: Resin 1st side surface upper part 632: Resin 1st side surface central part 633: Resin 1st side surface lower part 64: Resin 2nd side surface 641: Resin 2nd side surface upper part 642: Resin 2nd side surface central part 643: Resin first 2 Lower side surface 71: Bonding wire 711: First bonding wire 712: Second bonding wire 712a: First bonding portion 712b: Second bonding portion 713: Third bonding wire 713a: First bonding portion 713b: Second bonding portion 714 : Fourth bonding wire 72: Interior plating layer 73: Exterior plating layer 80: Conductive support member 81: Lead frame 811: Outer frame 812: Island part 812a: First island part 812b: Second island part 813: First lead 813a : 1st intermediate lead 813b: 1st side lead 814: 2nd lead 814a: 2nd intermediate lead 814b: 2nd side lead 815: Support lead 815a: 1st support lead 815b: 2nd support lead 816: Dam bar 871: Wire 88: Capillary X: 1st direction Y: 2nd direction N: Straight
Claims (13)
前記第1ダイパッドの厚さ方向に対して直交する方向において、前記第1ダイパッドから所定の間隔で離間した第2ダイパッドと、
前記第1ダイパッドに搭載された第1半導体素子と、
前記第2ダイパッドに搭載された第2半導体素子と、
前記第1ダイパッドに搭載され、かつ前記第1半導体素子と前記第2半導体素子との間に配置されたインダクタ結合型の絶縁素子と、
前記第1半導体素子と前記絶縁素子とをつなぐ第1ワイヤと、
前記絶縁素子と前記第2半導体素子とをつなぐ第2ワイヤと、を備え、
前記第1ダイパッドには、前記厚さ方向と、前記第1ダイパッドから前記第2ダイパッドが離間する方向と、の双方に対して直交する一方向に突出する第1部分が設けられており、
前記第2ダイパッドには、前記一方向に突出する第2部分が設けられており、
前記第1部分が設けられることにより、前記第1ダイパッドに対して前記一方向に設けられたスペースに位置し、かつ、前記第1ダイパッドから前記第2ダイパッドが離間する方向に対して平面視において傾斜した部分を含む傾斜パッドと、
前記第1ダイパッドから前記第2ダイパッドが離間する方向に対して、前記傾斜パッドから延出する傾斜パッド接続リードと、をさらに備え、
前記一方向に対して直交する断面において、前記絶縁素子につながる前記第1ワイヤの一端が前記絶縁素子に対してなす角度は、前記第1半導体素子につながる前記第1ワイヤの他端が前記第1半導体素子に対してなす角度よりも大であり、
前記一方向に対して直交する断面において、前記絶縁素子につながる前記第2ワイヤの一端が前記絶縁素子に対してなす角度は、前記第2半導体素子につながる前記第2ワイヤの他端が前記第2半導体素子に対してなす角度よりも大であり、
前記第1ワイヤが前記第2ワイヤよりも短く、
前記第1ダイパッドから前記第2ダイパッドが離間する方向において、前記第1半導体素子につながる前記第1ワイヤの前記他端と、前記第2半導体素子につながる前記第2ワイヤの前記他端と、の各々の前記厚さ方向における寸法は、前記絶縁素子から離れるほど徐々に小となることを特徴とする、半導体装置。 With the first die pad
A second die pad separated from the first die pad at a predetermined interval in a direction orthogonal to the thickness direction of the first die pad.
The first semiconductor element mounted on the first die pad and
The second semiconductor element mounted on the second die pad and
An inductor-coupled insulating element mounted on the first die pad and arranged between the first semiconductor element and the second semiconductor element.
A first wire connecting the first semiconductor element and the insulating element,
A second wire connecting the insulating element and the second semiconductor element is provided.
The first die pad is provided with a first portion that projects in one direction orthogonal to both the thickness direction and the direction in which the second die pad is separated from the first die pad.
The second die pad is provided with a second portion that projects in one direction.
By providing the first portion, it is located in the space provided in the one direction with respect to the first die pad, and in a plan view with respect to the direction in which the second die pad is separated from the first die pad. With an inclined pad including an inclined part,
Further provided with an inclined pad connecting lead extending from the inclined pad in a direction in which the second die pad is separated from the first die pad.
In a cross section orthogonal to the one direction, the angle formed by one end of the first wire connected to the insulating element with respect to the insulating element is such that the other end of the first wire connected to the first semiconductor element is the first. It is larger than the angle formed with respect to one semiconductor element,
In a cross section orthogonal to the one direction, the angle formed by one end of the second wire connected to the insulating element with respect to the insulating element is such that the other end of the second wire connected to the second semiconductor element is the first. 2 It is larger than the angle formed with respect to the semiconductor element,
The first wire is shorter than the second wire,
In the direction in which the second die pad is separated from the first die pad, the other end of the first wire connected to the first semiconductor element and the other end of the second wire connected to the second semiconductor element. A semiconductor device, wherein each dimension in the thickness direction gradually decreases as the distance from the insulating element increases.
前記第1パッドは、前記第1半導体素子に導通しており、
前記第2パッドは、前記第2半導体素子に導通している、請求項1ないし3のいずれかに記載の半導体装置。 A first pad separated from the first die pad and a second pad separated from the second die pad are further provided.
The first pad is conductive to the first semiconductor element.
The semiconductor device according to any one of claims 1 to 3, wherein the second pad is conductive to the second semiconductor element.
前記第1リードは、前記第1ダイパッドから前記第2ダイパッドが離間する方向の一方側に向けて前記第1パッドから延びており、
前記第2リードは、前記第1ダイパッドから前記第2ダイパッドが離間する方向の他方側に向けて前記第2パッドから延びている、請求項4に記載の半導体装置。 Further provided with a first lead connected to the first pad and a second lead connected to the second pad.
The first lead extends from the first pad toward one side in the direction in which the second die pad is separated from the first die pad.
The semiconductor device according to claim 4, wherein the second lead extends from the second pad toward the other side in a direction in which the second die pad is separated from the first die pad.
前記第3ワイヤは、前記第1半導体素子と、前記第1パッドおよび前記第1部分のいずれかと、をつないでおり、
前記第4ワイヤは、前記第2半導体素子と、前記第2パッドおよび前記第2部分のいずれかと、をつないでいる、請求項4または5に記載の半導体装置。 Further equipped with a third wire and a fourth wire,
The third wire connects the first semiconductor element with any one of the first pad and the first portion.
The semiconductor device according to claim 4 or 5, wherein the fourth wire connects the second semiconductor element with any one of the second pad and the second portion.
前記一方向に対して直交する断面において、前記第2半導体素子につながる前記第4ワイヤの一端が前記第2半導体素子に対してなす角度は、前記第2パッドにつながる前記第4ワイヤの他端が前記第2パッドに対してなす角度よりも大である、請求項6に記載の半導体装置。 In a cross section orthogonal to the one direction, the angle formed by one end of the third wire connected to the first semiconductor element with respect to the first semiconductor element is the other end of the third wire connected to the first pad. Is larger than the angle formed with respect to the first pad.
In a cross section orthogonal to the one direction, the angle formed by one end of the fourth wire connected to the second semiconductor element with respect to the second semiconductor element is the other end of the fourth wire connected to the second pad. The semiconductor device according to claim 6, wherein the angle is larger than the angle formed with respect to the second pad.
前記封止樹脂は、前記第1半導体素子、前記第2半導体素子および前記絶縁素子を覆っている、請求項1ないし11のいずれかに記載の半導体装置。 With more sealing resin
The semiconductor device according to any one of claims 1 to 11, wherein the sealing resin covers the first semiconductor element, the second semiconductor element, and the insulating element.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020102067A JP7035117B2 (en) | 2020-06-12 | 2020-06-12 | Semiconductor device |
JP2022031308A JP7399995B2 (en) | 2020-06-12 | 2022-03-01 | semiconductor equipment |
JP2023206518A JP2024020625A (en) | 2020-06-12 | 2023-12-06 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020102067A JP7035117B2 (en) | 2020-06-12 | 2020-06-12 | Semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019082858A Division JP6718540B2 (en) | 2019-04-24 | 2019-04-24 | Semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022031308A Division JP7399995B2 (en) | 2020-06-12 | 2022-03-01 | semiconductor equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020167428A true JP2020167428A (en) | 2020-10-08 |
JP7035117B2 JP7035117B2 (en) | 2022-03-14 |
Family
ID=72666049
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020102067A Active JP7035117B2 (en) | 2020-06-12 | 2020-06-12 | Semiconductor device |
JP2022031308A Active JP7399995B2 (en) | 2020-06-12 | 2022-03-01 | semiconductor equipment |
JP2023206518A Pending JP2024020625A (en) | 2020-06-12 | 2023-12-06 | Semiconductor device |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022031308A Active JP7399995B2 (en) | 2020-06-12 | 2022-03-01 | semiconductor equipment |
JP2023206518A Pending JP2024020625A (en) | 2020-06-12 | 2023-12-06 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (3) | JP7035117B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022138067A1 (en) * | 2020-12-25 | 2022-06-30 | ローム株式会社 | Semiconductor device |
WO2023095745A1 (en) * | 2021-11-25 | 2023-06-01 | ローム株式会社 | Semiconductor device |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62252947A (en) * | 1986-04-25 | 1987-11-04 | Nec Corp | Semiconductor device |
JPH05299576A (en) * | 1992-04-17 | 1993-11-12 | Mitsubishi Electric Corp | Multi-chip semiconductor device and manufacture thereof |
JPH0870087A (en) * | 1994-08-26 | 1996-03-12 | Ricoh Co Ltd | Lead frame |
JP2004303861A (en) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
JP2010118400A (en) * | 2008-11-11 | 2010-05-27 | Renesas Technology Corp | Semiconductor device and method of manufacturing the same |
US20120208324A1 (en) * | 2011-02-14 | 2012-08-16 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
JP2012257421A (en) * | 2011-06-10 | 2012-12-27 | Rohm Co Ltd | Signal transmission device and motor driving device using the same |
US20140374890A1 (en) * | 2013-06-25 | 2014-12-25 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6104512B2 (en) * | 2011-04-01 | 2017-03-29 | ローム株式会社 | Temperature detection device |
JP5714455B2 (en) | 2011-08-31 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit |
-
2020
- 2020-06-12 JP JP2020102067A patent/JP7035117B2/en active Active
-
2022
- 2022-03-01 JP JP2022031308A patent/JP7399995B2/en active Active
-
2023
- 2023-12-06 JP JP2023206518A patent/JP2024020625A/en active Pending
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62252947A (en) * | 1986-04-25 | 1987-11-04 | Nec Corp | Semiconductor device |
JPH05299576A (en) * | 1992-04-17 | 1993-11-12 | Mitsubishi Electric Corp | Multi-chip semiconductor device and manufacture thereof |
JPH0870087A (en) * | 1994-08-26 | 1996-03-12 | Ricoh Co Ltd | Lead frame |
JP2004303861A (en) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
JP2010118400A (en) * | 2008-11-11 | 2010-05-27 | Renesas Technology Corp | Semiconductor device and method of manufacturing the same |
US20120208324A1 (en) * | 2011-02-14 | 2012-08-16 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
JP2012169417A (en) * | 2011-02-14 | 2012-09-06 | Renesas Electronics Corp | Semiconductor device manufacturing method |
JP2012257421A (en) * | 2011-06-10 | 2012-12-27 | Rohm Co Ltd | Signal transmission device and motor driving device using the same |
US20140374890A1 (en) * | 2013-06-25 | 2014-12-25 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
JP2015008229A (en) * | 2013-06-25 | 2015-01-15 | ルネサスエレクトロニクス株式会社 | Semiconductor device, and method of manufacturing the same |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022138067A1 (en) * | 2020-12-25 | 2022-06-30 | ローム株式会社 | Semiconductor device |
WO2023095745A1 (en) * | 2021-11-25 | 2023-06-01 | ローム株式会社 | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP7399995B2 (en) | 2023-12-18 |
JP7035117B2 (en) | 2022-03-14 |
JP2024020625A (en) | 2024-02-14 |
JP2022066326A (en) | 2022-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11699641B2 (en) | Semiconductor device | |
JP5683600B2 (en) | Semiconductor device and manufacturing method thereof | |
JP7399995B2 (en) | semiconductor equipment | |
US11798870B2 (en) | Semiconductor device | |
WO2022130906A1 (en) | Semiconductor equipment | |
JP6718540B2 (en) | Semiconductor device | |
WO2022085394A1 (en) | Semiconductor device | |
US20240112995A1 (en) | Semiconductor equipment | |
JP4277168B2 (en) | Resin-sealed semiconductor device and manufacturing method thereof | |
WO2022080134A1 (en) | Semiconductor device | |
US20240030212A1 (en) | Semiconductor device | |
WO2022138067A1 (en) | Semiconductor device | |
WO2023140042A1 (en) | Semiconductor device | |
WO2022168606A1 (en) | Semiconductor device | |
US20240030109A1 (en) | Semiconductor device | |
US20240030105A1 (en) | Semiconductor device | |
JP7240221B2 (en) | power semiconductor equipment | |
WO2023218941A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP2022129590A (en) | Electronic part and semiconductor device | |
CN111968967A (en) | Packaging structure and packaging method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210706 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210827 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220302 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7035117 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |