JP2020167358A - 半導体装置の製造方法及び固体撮像装置の製造方法 - Google Patents
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Abstract
Description
SOIウエハを用いれば、支持基板であるシリコン基板側に光センサを構築し、SOI層側に回路を作り込むことができ、シリコン基板側のセンサ上に回路を構築することができる。
素子分離領域として、前記シリコン層の一部を除去して前記シリコン層を分離する溝を形成する工程と、
前記素子分離領域以外の前記シリコン層の少なくとも一部を含み、前記素子分離領域によって互いに分離される複数の回路素子を形成する工程と、
を含む、半導体装置の製造方法である。
また、本開示において「工程」との用語は、独立した工程だけではなく、他の工程と明確に区別できない場合であってもその工程の所期の目的が達成されれば、本用語に含まれる。
CZウエハは、FZウエハに比べて安価であるが、CZ法によってシリコンインゴットを製造する際に石英坩堝から酸素がインゴットに混入し、格子間酸素を含むシリコンウエハである。そのため、支持基板としてCZウエハを備えたSOIウエハを用い、半導体装置の製造プロセスを経るに従って不純物が混入すると、電気抵抗が低下してしまう。その結果、CZウエハを支持基板として備えたSOIウエハを用いて固体撮像装置を製造しても高感度化を図ることが難しい。
ところが、ウエハ中の酸素は電気抵抗を低下させる反面、機械的強度を高める効果があり、FZウエハはCZウエハに比べて強度が小さい。そのため、支持基板としてFZウエハを備えたSOIウエハを用いてSOI層に素子分離領域を形成する際、LOCOS分離・フィールド酸化法によって最高温度1100℃程度で数十分間の熱処理を施すと、その機械的強度の弱さ故に、支持基板であるFZウエハに図10に示すようなスリップと呼ばれる結晶欠陥が生じてしまう。そして、このようなスリップが発生したSOIウエハを用いて例えばイメージセンサを製造した場合、スリップがセンサ画像に「白傷」として表れてしまう。
以下、本開示の実施形態に係る半導体装置の製造方法及び固体撮像装置の製造方法について具体的に説明する。
まず、本開示の第1実施形態に係る半導体装置の製造方法について説明する。
第1実施形態に係る半導体装置の製造方法は、
FZ法によって製造されたシリコンウエハであるFZウエハ上に絶縁層を介してシリコン層が配置されたSOIウエハを準備する工程と、
素子分離領域として、前記シリコン層の一部を除去して前記シリコン層を分離する溝を形成する工程と、
前記素子分離領域以外の前記シリコン層の少なくとも一部を含み、前記素子分離領域によって互いに分離される複数の回路素子を形成する工程と、を含む。
このように支持基板としてFZウエハを備えたSOIウエハを用い、FZウエハ上に絶縁層を介して配置されたシリコン層(SOI層)にトランジスタ、ダイオード等の複数の回路素子を形成して半導体装置を製造する場合に、素子分離領域としてSOI層の一部を除去して溝(トレンチ)を形成することで、高温によってFZウエハにスリップが発生することを抑制した半導体装置を製造することができる。
図1〜図2は、それぞれ第1実施形態に係る半導体装置の製造方法の一例を示している。
まず、FZ法によって製造されたシリコンウエハであるFZウエハ14上に絶縁層20を介してシリコン層(SOI層)21が配置されたSOIウエハ15(本開示において「FZ-SOIウエハ」と称する場合がある。)を準備する(図1)。
FZ法によって製造されたシリコンウエハ(FZウエハ)を支持基板14としたSOIウエハ15は、CZウエハを支持基板としたSOIウエハよりも高抵抗であり、空乏層を支持基板14の厚さ全体、すなわちSOI層21が配置されている側とは反対側の面にまで拡大させることができ、センサの感度を向上させることができる。
一方、SOI層21は、厚みが例えば50nm程度のシリコン層であり、絶縁層20を介してFZウエハ14上に配置(支持)されている。
例えば、同じサイズの鏡面研磨したFZウエハとCZウエハを用意し、FZウエハの少なくとも片面にCVD法などによってBOX層20となる酸化膜を形成する。一方、CZウエハの片面にSOI層21の厚さに相当する深さまで水素イオンを注入する。FZウエハの酸化膜が形成されている面とCZウエハのイオン注入された側の面とを貼り合わせ、熱処理後、CZウエハを剥離する。CZウエハは水素イオン注入された部分から剥離され、剥離面を化学機械研磨(CMP)により表面仕上げする。これにより、FZウエハの表面に酸化膜を介して厚みの薄いシリコン層(SOI層)21が形成されたSOIウエハ15を製造することができる。
また、FZウエハ(支持基板用ウエハ)とCZウエハ(SOI層形成用ウエハ)とを貼り合わせて、CZウエハを研削してSOI層を形成したSOIウエハを用いてもよい。
SOI層21を用いて複数の回路素子を分離する素子分離領域Bとして、SOI層21の一部を除去してSOI層を分離する溝13を形成する(図2)。
SOI層21において素子分離領域Bとなる部分を除去する方法は、FZウエハ14にスリップが発生しない方法であれば特に限定されない。例えば、フォトリソグラフィ・エッチング法を用いることで、SOI層21の所定の部分を高精度に除去して素子分離領域Bとなる溝13を形成することができる。具体的には、SOI層21の全面に感光性絶縁材料をスピンコート法によって塗布した後、露光及び現像によってパターニングを行うことで、SOI層21に溝13を形成する領域以外にレジストマスク(図示せず)を形成する。
そして、レジストマスクが形成されていない領域のSOI層21を例えばドライエッチングによって除去する。なお、シリコン酸化膜(BOX層)20はシリコン(SOI層)21に比べてエッチングレートが極めて遅いため、SOI層21に溝13が形成された領域のBOX層20は残存し、BOX層20が露出した溝13が形成される(図2)。溝13が形成された領域には絶縁層20であるBOX層20が存在するため、溝13が形成された領域を素子分離領域Bとすることができる。
SOI層21の素子領域Aに、SOI層21の少なくとも一部を含み、素子分離領域B(溝13)によって互いに分離される複数の回路素子を形成する。
例えば、SOI層21上の所定の領域にフォトリソグラフィによってレジストマスクを形成し、露出した領域にp型の不純物元素(ホウ素、インジウムなど)又はn型の不純物元素(リン、ヒ素など)を所定の量及び所定の深さにイオン注入する。なお、後述する図9では2つのトランジスタが形成されているが、これに限定されず、製造目的の半導体装置に応じて回路素子を形成すればよい。なお、本開示において、回路素子とは半導体装置の電気回路を構成する素子を意味し、トランジスタ、ダイオード等の電子素子のほか、電極、配線など、回路の一部を構成する部材も含まれる。
また、支持基板であるFZウエハ14は高抵抗であるため、低電圧で空乏層が支持基板の深い位置まで広がり、高感度のセンサを得ることができる。
次に、本開示の第2実施形態に係る半導体装置の製造方法について説明する。
第2実施形態に係る半導体装置の製造方法は、前述した第1実施形態に係る半導体装置の製造方法の変形例であり、前記溝を形成する工程の後、前記溝の内部にCVD法によって酸化膜を形成する工程と、前記溝の内部に形成された酸化膜を、前記FZウエハにスリップが発生しない温度で熱処理する工程と、をさらに含む方法である。
第1実施形態では、支持基板(FZウエハ)14のスリップの発生を抑制することができる一方、SOI層21の一部を除去して形成した溝13を素子分離領域Bとした場合、素子分離端が尖った又は角ばった形状となって、その部分に寄生チャネルと呼ばれるトランジスタのリーク電流が発生する場合がある。そこで、上記のように、溝13の内部にCVD法によって酸化膜を形成することで、寄生トランジスタのゲート酸化膜厚が厚くなって寄生トランジスタのVtが上がることになり、リーク電流の発生を抑制することができる。
図3〜図4は、それぞれ第2実施形態に係る半導体装置の製造方法の一例を示している。
第2実施形態において使用するSOIウエハ15は第1実施形態において説明したFZ−SOIウエハと同様であり、ここでの説明は省略する。
SOIウエハ15のSOI層21の一部を除去して素子分離領域Bとなる溝13を形成する。このような溝13の形成方法についても第1実施形態と同様であるため、ここでの説明は省略する。
SOI層21の素子分離領域Bとなる部分を除去して溝13を形成した後、CVD(化学気相蒸着:Chemical Vapor Deposition)法によって溝13の内部に酸化膜23(本開示において「CVD酸化膜」と称する場合がある。)を形成する(図3)。
CVD法によれば、比較的低温でSOI層21上及び溝13の内部に酸化膜(SiO2)23を形成することができる。ここで酸化膜23を形成するCVD法としては、FZウエハ14にスリップが発生しない方法であれば特に限定されない。溝13を埋め込むSiO2膜を比較的低温度で、かつ、効率的に成膜する観点からプラズマCVD法又はLPCVD(減圧CVD:Low Pressure Chemical Vapor Deposition)法が好適である。プラズマCVD法又はLPCVD法によれば、溝13の内部を埋める酸化膜23を効率的に形成することができる。
次いで、溝13内部に形成されたCVD酸化膜23Aを、FZウエハ(支持基板)14にスリップが発生しない温度で熱処理する。CVD法によって形成された酸化膜(CVD酸化膜)は、そのままでは、後の回路素子の形成工程などで洗浄に使用するフッ酸等に触れると容易に除去されてしまう。CVD酸化膜に熱処理を施すことで、CVD酸化膜の耐久性(フッ酸に対する耐久性など)を高めることができる。
熱処理温度が低過ぎると、熱処理時間が長くなり、溝13内部のCVD酸化膜23Aの耐久性を向上させる効果が不十分となる可能性がある。一方、熱処理温度が高過ぎると、支持基板であるFZウエハ14にスリップが発生する可能性がある。そこで、FZウエハにスリップが発生しない温度で熱処理を行う。なお、「FZウエハにスリップが発生しない温度」は、例えば、テストサンプルのFZウエハに温度、時間を変えて熱処理を施して設定すればよい。通常は、950℃程度で熱処理を施すことでFZウエハ14におけるスリップの発生を抑制しつつ、溝13内部のCVD酸化膜23Aの耐久性を高めることができる。
その後、第1実施形態と同様にして、素子領域Aとして残留するSOI層21を利用して、素子分離領域Bによって互いに分離される複数の回路素子を形成する。
また、必要に応じて支持基板(FZウエハ)14側にも回路、電極等を形成する。
次に、本開示の第3実施形態に係る半導体装置の製造方法について説明する。
第3実施形態に係る半導体装置の製造方法は、前述した第1実施形態及び第2実施形態に係る半導体装置の製造方法の変形例であり、前記溝を形成する工程の後、前記溝の形成によって分離された前記シリコン層の端部にイオン注入を行う工程をさらに含む方法である。
第3実施形態では、溝内部におけるCVD酸化膜の形成は必須ではないが、例えば、第2実施形態のように素子分離領域として溝内部に酸化膜を形成しても寄生チャネルリーク電流の抑制が十分でない場合であっても、溝の形成によって分離されたSOI層の端部にイオン注入されていることで寄生トランジスタの該当チャネル濃度が高く、そのVtが高くなっているため、寄生チャネルリーク電流を効果的に抑制することができる。
以下、第3実施形態に係る半導体装置の製造方法の一例として、SOI層に素子分離領域として溝を形成してSOI層を分離し、溝によって分離されたSOI層の端部にイオン注入した後、溝の内部にCVD法によって酸化膜を形成する場合について説明する。
図5〜図7は、それぞれ第3実施形態に係る半導体装置の製造方法の一例を示している。
第3実施形態において使用するSOIウエハ15は第1実施形態において説明したFZ−SOIウエハと同様であり、ここでの説明は省略する。
SOIウエハ15のSOI層21の一部を除去して素子分離領域Bとなる溝13を形成する。このような溝13の形成方法についても第1実施形態と同様であるため、ここでの説明は省略する。
SOI層21の一部を除去して素子分離領域Bとなる溝13を形成した後、素子分離領域B、すなわち本実施形態では溝13に面するSOI層21の端部にイオン注入を行う(図5)。
例えば、図5に示すように、素子分離領域Bとして形成した溝13の内壁となるSOI層21の端部にイオン注入できるように、フォトリソグラフィによってSOI層21上にレジストマスク27を形成した上でイオン注入を行う。SOI層21の端部にイオン注入する不純物としては、素子領域Aに形成する回路素子の導電型に応じて、寄生チャネルのVtを上げる不純物を選択すればよい。例えば、素子分離領域Bに隣接する回路素子としてNMOSトランジスタを形成する場合は、P型不純物(ボロンなど)、PMOSトランジスタを形成する場合はN型不純物(リン、ヒ素など)をイオン注入に用いる。このように、素子分離領域Bに隣接するSOI層21の端部に所定のタイプのイオン注入を行って寄生トランジスタの該当チャネル濃度を高くしてVtを上げることで、寄生チャネルのリーク電流を効果的に抑制することができる。
SOI層21の端部にイオン注入した後、溝13の内部にCVD酸化膜を形成し、熱処理して溝13内部のCVD酸化膜の耐久性を向上させる(図6)。溝13内部のCVD酸化膜の形成及び熱処理は第2実施形態と同様であるため、ここでの説明は省略する。
なお、第3実施形態に係る半導体装置の製造方法では、素子分離領域Bとして形成した溝13の内部にCVD酸化膜23Aを形成しなくてもよい。ただし、寄生トランジスタのゲート酸化膜厚を厚くして、リーク電流の発生をより確実に抑制する観点から、第2実施形態と同様に溝13の内部にCVD酸化膜23Aを形成することが好ましい。
第2実施形態と同様にして、素子領域Aに、SOI層21の少なくとも一部を含み、素子分離領域Bによって互いに分離される複数の回路素子を形成する(図7)。
さらに、必要に応じて支持基板(FZウエハ)14側にも回路、電極等を形成する。
そのため、本開示に係る半導体装置の製造方法を適用して例えばイメージセンサを製造した場合、支持基板のスリップに起因するセンサ画像の「白傷」の発生を効果的に抑制することができる。
本開示に係る半導体装置の製造方法を適用することができる半導体装置は特に限定されず、例えば回路素子は、製造目的である半導体装置に応じて形成すればよい。本開示に係る半導体装置の製造方法は、特に固体撮像装置に含まれる半導体装置の製造に好適である。本開示に係る半導体装置の製造方法を好適に適用できる固体撮像装置の構成の一例について説明する。
図8は、固体撮像装置の構成の一例を示す構成図である。本例の固体撮像装置100は、イメージセンサとして用いられる固体撮像装置である。図8に示すように、本例の固体撮像装置100は、半導体装置11、制御部110、垂直シフトレジスタ112、水平シフトレジスタ114、及び信号処理回路116(1161〜116y)を備えており、いわゆる2次元イメージセンサである。
本例の電位障壁層16は、少なくともホール集積層18の下面に設けられていることが好ましく、ホール集積層18や電極24等のp型の半導体層と支持基板14との間全体に設けられていることがより好ましい。
なお、本例の半導体装置11において、支持基板14及び電位障壁層16の空乏化は、空乏層の厚さ(Z方向の厚さ)をdと、εをSiの誘電率、qを素電荷、Naを不純物濃度とした場合、以下の(1)式で定義される条件に従う。
d=√(2ε×VBB/qNa) ・・・(1)
ここで、厚さdが支持基板14の厚さよりも大きい場合、全空乏化された状態となる。
なお、上記各実施形態で説明した固体撮像装置100及び半導体装置11等は、本開示に係る半導体装置の製造方法を適用可能な装置の一例であり、使用目的、要求される特性等、に応じて変更可能である。本開示に係る半導体装置の製造方法は、例えば、X線イメージセンサに用いる半導体装置の製造方法、さらにはイメージセンサ以外の半導体装置の製造方法としても有効である。
11 半導体装置
12 裏面電極
13 溝
14 FZウエハ(支持基板)
15 SOIウエハ
16 電位障壁層
18 ホール集積層
20 絶縁層(BOX層)
21 シリコン層(SOI層)
22 層間絶縁層
23 CVD酸化膜
24、26 電極
27 レジストマスク
30 検出電極
50 画素回路
51、52,54 トランジスタ
100 固体撮像装置
110 制御部
100 固体撮像装置
110 制御部
112 垂直シフトレジスタ
114 水平シフトレジスタ
116 信号処理回路
116 各信号処理回路
120、122、124、126 信号線
131 電源、電源
A 素子領域
B 素子分離領域
Claims (5)
- FZ法によって製造されたシリコンウエハであるFZウエハ上に絶縁層を介してシリコン層が配置されたSOIウエハを準備する工程と、
素子分離領域として、前記シリコン層の一部を除去して前記シリコン層を分離する溝を形成する工程と、
前記素子分離領域以外の前記シリコン層の少なくとも一部を含み、前記素子分離領域によって互いに分離される複数の回路素子を形成する工程と、
を含む、半導体装置の製造方法。 - 前記溝を形成する工程の後、
前記溝の内部にCVD法によって酸化膜を形成する工程と、
前記溝の内部に形成された酸化膜を、前記FZウエハにスリップが発生しない温度で熱処理する工程と、
をさらに含む、請求項1に記載の半導体装置の製造方法。 - 前記溝を形成する工程の後、
前記溝の形成によって分離された前記シリコン層の端部にイオン注入を行う工程をさらに含む、請求項1又は請求項2に記載の半導体装置の製造方法。 - 前記溝を形成する工程の後、前記溝の内部に前記酸化膜を形成する工程の前に、前記溝の形成によって分離された前記シリコン層の端部にイオン注入を行う工程をさらに含む、請求項2に記載の半導体装置の製造方法。
- 半導体装置を含む固体撮像装置を製造する方法であって、
前記半導体装置を請求項1〜請求項4のいずれか1項に記載の半導体装置の製造方法によって製造する工程を含む、
固体撮像装置の製造方法。
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