JP2020155486A - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Abstract

【課題】オン抵抗の低減が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１及び第２の面を有する半導体層と、第１導電型の第１の半導体領域と、第１の半導体領域と第１の面との間の第２導電型の第２及び第３の半導体領域と、第２の半導体領域と第１の面との間の第１導電型の第４の半導体領域と、第３の半導体領域と第１の面との間の第１導電型の第５の半導体領域と、第４と第５の半導体領域との間に、第２と第３の半導体領域に跨って位置する第１のトレンチ及び第２のトレンチと、第２と第３の半導体領域との間、及び、第１と第２のトレンチとの間の第６の半導体領域と、第１のトレンチと第１の半導体領域との間に位置し、第２と第３の半導体領域に接する第２導電型の第７の半導体領域と、第１のトレンチの中の第１のゲート電極と、第２のトレンチの中に位置する第２のゲート電極と、第１の電極と、第２の電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、炭化珪素を用いてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する場合、オン抵抗の低減が困難であるという問題がある。トレンチゲート構造を採用し、チャネル密度を高くすることで、オン抵抗を低減する方法がある。しかし、トレンチゲート構造の場合、ゲート絶縁層に印加される電界強度が高くなり、ゲート絶縁層の信頼性が低下するという問題がある。
特開２０１６−１２７０７３号公報
本発明が解決しようとする課題は、オン抵抗の低減が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と前記第１の面に対向する第２の面とを有する半導体層と、前記半導体層の中に存在する第１導電型の第１の半導体領域と、前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、前記半導体層の中に存在し、前記第２の半導体領域と前記第１の面との間に位置する第１導電型の第４の半導体領域と、前記半導体層の中に存在し、前記第３の半導体領域と前記第１の面との間に位置する第１導電型の第５の半導体領域と、前記半導体層の中に存在し、前記第４の半導体領域と前記第５の半導体領域との間に、前記第２の半導体領域から前記第３の半導体領域に跨って位置する第１のトレンチと、前記半導体層の中に存在し、前記第４の半導体領域と前記第５の半導体領域との間に、前記第２の半導体領域から前記第３の半導体領域に跨って位置する第２のトレンチと、前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置し、前記第２の半導体領域と前記第３の半導体領域との間、及び、前記第１のトレンチと前記第２のトレンチとの間に位置する第１導電型の第６の半導体領域と、前記半導体層の中に存在し、前記第１のトレンチと前記第１の半導体領域との間に位置し、前記第２の半導体領域及び前記第３の半導体領域に接する第２導電型の第７の半導体領域と、前記半導体層の中に存在し、前記第２のトレンチと前記第１の半導体領域との間に位置し、前記第２の半導体領域及び前記第３の半導体領域に接する第２導電型の第８の半導体領域と、前記第１のトレンチの中に位置する第１のゲート電極と、前記第２のトレンチの中に位置する第２のゲート電極と、前記第１のゲート電極と前記第２の半導体領域との間、及び、前記第１のゲート電極と前記第３の半導体領域との間に位置する第１のゲート絶縁層と、前記第２のゲート電極と前記第２の半導体領域との間、及び、前記第２のゲート電極と前記第３の半導体領域との間に位置する第２のゲート絶縁層と、前記半導体層の前記第１の面の側に位置する第１の電極と、前記半導体層の前記第２の面の側に位置する第２の電極と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 ＳｉＣ半導体の結晶構造を示す図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の駆動装置の模式図。 第６の実施形態の車両の模式図。 第７の実施形態の車両の模式図。 第８の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記がある場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ−はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。各領域の不純物濃度は、別段の記載がある場合を除き、例えば、各領域の中央部の不純物濃度の値で代表させる。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する半導体層と、半導体層の中に存在する第１導電型の第１の半導体領域と、半導体層の中に存在し、第１の半導体領域と第１の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に存在し、第１の半導体領域と第１の面との間に位置する第２導電型の第３の半導体領域と、半導体層の中に存在し、第２の半導体領域と第１の面との間に位置する第１導電型の第４の半導体領域と、半導体層の中に存在し、第３の半導体領域と第１の面との間に位置する第１導電型の第５の半導体領域と、半導体層の中に存在し、第４の半導体領域と第５の半導体領域との間に、第２の半導体領域から第３の半導体領域に跨って位置する第１のトレンチと、半導体層の中に存在し、第４の半導体領域と第５の半導体領域との間に、第２の半導体領域から第３の半導体領域に跨って位置する第２のトレンチと、半導体層の中に存在し、第２の半導体領域と第３の半導体領域との間、及び、第１のトレンチと第２のトレンチとの間に位置する第１導電型の第６の半導体領域と、半導体層の中に存在し、第１のトレンチと第１の半導体領域との間に位置し、第２の半導体領域及び第３の半導体領域に接する第２導電型の第７の半導体領域と、半導体層の中に存在し、第２のトレンチと第１の半導体領域との間に位置し、第２の半導体領域及び第３の半導体領域に接する第２導電型の第８の半導体領域と、第１のトレンチの中に位置する第１のゲート電極と、第２のトレンチの中に位置する第２のゲート電極と、第１のゲート電極と第２の半導体領域との間、及び、第１のゲート電極と第３の半導体領域との間に位置する第１のゲート絶縁層と、第２のゲート電極と第２の半導体領域との間、及び、第２のゲート電極と第３の半導体領域との間に位置する第２のゲート絶縁層と、半導体層の第１の面の側に位置する第１の電極と、半導体層の第２の面の側に位置する第２の電極と、を備える。
以下、半導体層が炭化珪素である場合を例に説明する。また、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、トレンチの中にゲート電極を有するトレンチゲート型の縦型トランジスタ１００である。縦型トランジスタ１００は、ゲート電極が半導体層の狭窄部の側面に設けられたフィン構造のＭＯＳＦＥＴである。縦型トランジスタ１００は、電子をキャリアとするトランジスタである。
図２は、第１の実施形態の半導体装置の模式上面図である。図２は、炭化珪素層１０の第１の面を示す図である。図１は、図２のＡＡ’に沿った断面である。
図３は、第１の実施形態の半導体装置の模式断面図である。図３は、図２のＢＢ’に沿った断面である。
図４は、第１の実施形態の半導体装置の模式断面図である。図４は、図２のＣＣ’に沿った断面である。
図５は、第１の実施形態の半導体装置の模式断面図である。図５は、図２のＤＤ’に沿った断面である。
縦型トランジスタ１００は、炭化珪素層１０（半導体層）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のトレンチ１６ａ、第２のトレンチ１６ｂ、第３のトレンチ１６ｃ、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、第３のゲート絶縁層１８ｃ、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、パッド絶縁層２２、層間絶縁層２４を備える。
炭化珪素層１０の中には、ドレイン領域２６、ドリフト領域２８（第１の半導体領域）、第１のｐウェル領域３０ａ（第２の半導体領域）、第２のｐウェル領域３０ｂ（第３の半導体領域）、第１のソース領域３２ａ（第４の半導体領域）、第２のソース領域３２ｂ（第５の半導体領域）、ｐウェルコンタクト領域３４、ＪＦＥＴ領域３６（第６の半導体領域）、第１の電界緩和領域３８ａ（第７の半導体領域）、第２の電界緩和領域３８ｂ（第８の半導体領域）、第３の電界緩和領域３８ｃ、第１の電流拡散領域４０（第９の半導体領域）が存在する。
図６は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。
六方晶系のＳｉＣ半導体は、六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面は、シリコン面と称される。シリコン面の最表面にはシリコン原子（Ｓｉ）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面はカーボン面と称される。カーボン面の最表面には炭素原子（Ｃ）が配列している。
六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるａ面、すなわち｛１１−２０｝面である。ｍ面及びa面の最表面には、シリコン原子（Ｓｉ）及び炭素原子（Ｃ）の双方が配列している。ｍ面及びa面は、非極性面である。
炭化珪素層１０は、例えば、４Ｈ−ＳｉＣの単結晶である。炭化珪素層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。第２の面Ｐ２は、第１の面Ｐ１に対向する。第１の面Ｐ１は炭化珪素層１０の表面であり、第２の面Ｐ２は炭化珪素層１０の裏面である。
本明細書中、「深さ」とは、第１の面Ｐ１を基準とする第１の面Ｐ１から第２の面Ｐ２に向かう方向の距離を意味する。
以下、炭化珪素層１０の第１の面Ｐ１がシリコン面に対し０度以上１０度以下傾斜した面、第２の面Ｐ２がカーボン面に対し０度以上１０度以下傾斜した面である場合を例に説明する。炭化珪素層１０の第１の面Ｐ１がシリコン面に対し０度以上１０度以下のオフ角を備える。
シリコン面に対し０度以上１０度以下傾斜した面の特性は、シリコン面にほぼ等しいとみなすことができる。また、カーボン面に対し０度以上１０度以下傾斜した面は、カーボン面にほぼ等しいとみなすことができる。
ドレイン領域２６は、ｎ＋型のＳｉＣである。ドレイン領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２６のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドリフト領域２８は、ｎ−型のＳｉＣである。ドリフト領域２８は、ドレイン領域２６と第１の面Ｐ１との間に位置する。
ドリフト領域２８は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２８のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域２８のｎ型不純物濃度は、ドレイン領域２６のｎ型不純物濃度より低い。
ドリフト領域２８は、例えば、ドレイン領域２６上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域２８の厚さは、例えば、５μｍ以上１００μｍ以下である。
第１のｐウェル領域３０ａは、ｐ型のＳｉＣである。第１のｐウェル領域３０ａは、ドリフト領域２８と第１の面Ｐ１との間に位置する。第１のｐウェル領域３０ａの一部は、第１の面Ｐ１に接する。第１のｐウェル領域３０ａは、第１の方向に延びる。
第１のｐウェル領域３０ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のｐウェル領域３０ａのｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である。第１のｐウェル領域３０ａのｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上である。
第１のｐウェル領域３０ａの深さは、例えば、０．５μｍ以上５μｍ以下である。第１のｐウェル領域３０ａの形成に、エピタキシャル成長若しくは高エネルギー注入を用いれば、例えば、５μｍの深さまで形成することが可能である。第１のｐウェル領域３０ａの形成に、通常のイオン注入プロセスを用いる場合は、例えば、１．５μｍの深さまで形成が可能である。第１のｐウェル領域３０ａは、縦型トランジスタ１００のチャネル領域として機能する。キャリアである電子は、第１のｐウェル領域３０ａの中を第１の方向に直交する第２の方向に流れる。
第２のｐウェル領域３０ｂは、ｐ型のＳｉＣである。第２のｐウェル領域３０ｂは、ドリフト領域２８と第１の面Ｐ１との間に位置する。第２のｐウェル領域３０ｂの一部は、第１の面Ｐ１に接する。第２のｐウェル領域３０ｂは、第１の方向に延びる。
第２のｐウェル領域３０ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のｐウェル領域３０ｂのｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である。第２のｐウェル領域３０ｂのｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上である。
第２のｐウェル領域３０ｂの深さは、例えば、０．５μｍ以上５μｍ以下である。第２のｐウェル領域３０ｂの形成に、エピタキシャル成長若しくは高エネルギー注入を用いれば、例えば、５μｍの深さまで形成することが可能である。第２のｐウェル領域３０ｂの形成に、通常のイオン注入プロセスを用いる場合は、例えば、１．５μｍの深さまで形成することが可能である。第２のｐウェル領域３０ｂは、縦型トランジスタ１００のチャネル領域として機能する。キャリアである電子は、第２のｐウェル領域３０ｂの中を第１の方向に直交する第２の方向に流れる。
第２のｐウェル領域３０ｂは、第２の方向に第１のｐウェル領域３０ａと離間して設けられる。
第１のソース領域３２ａは、ｎ＋型のＳｉＣである。第１のソース領域３２ａは、第１のｐウェル領域３０ａと第１の面Ｐ１との間に位置する。第１のソース領域３２ａの一部は、第１の面Ｐ１に接する。第１のソース領域３２ａは、第１の方向に延びる。
第１のソース領域３２ａは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域３２ａのｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ以下である。第１のソース領域３２ａのｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度より高い。
第１のソース領域３２ａの深さは、第１のｐウェル領域３０ａの深さよりも浅い。第１のソース領域３２ａの深さは、例えば、０．４μｍ以上４．９μｍ以下である。第１のソース領域３２ａの形成に、エピタキシャル成長若しくは高エネルギー注入を用いれば、例えば、４．９μｍの深さまで形成が可能である。第１のソース領域３２ａの形成に、通常のイオン注入プロセスを用いる場合は、例えば、１．４μｍの深さまで形成が可能である。
第２のソース領域３２ｂは、ｎ＋型のＳｉＣである。第２のソース領域３２ｂは、第２のｐウェル領域３０ｂと第１の面Ｐ１との間に位置する。第２のソース領域３２ｂの一部は、第１の面Ｐ１に接する。第２のソース領域３２ｂは、第１の方向に延びる。
第２のソース領域３２ｂは、例えば、リン（Ｐ）をｎ型不純物として含む。第２のソース領域３２ｂのｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ以下である。第２のソース領域３２ｂのｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度より高い。
第２のソース領域３２ｂの深さは、第２のｐウェル領域３０ｂの深さよりも浅い。第２のソース領域３２ｂの深さは、例えば、０．４μｍ以上４．９μｍ以下である。第２のソース領域３２ｂの形成に、エピタキシャル成長若しくは高エネルギー注入を用いれば、例えば、４．９μｍの深さまで形成が可能である。第２のソース領域３２ｂの形成に、通常のイオン注入プロセスを用いる場合は、例えば、１．４μｍの深さまで形成が可能である。
ｐウェルコンタクト領域３４は、ｐ＋型のＳｉＣである。ｐウェルコンタクト領域３４は、第１のｐウェル領域３０ａと第１の面Ｐ１との間に位置する。ｐウェルコンタクト領域３４は、第２のｐウェル領域３０ｂと第１の面Ｐ１との間に位置する。ｐウェルコンタクト領域３４の一部は、第１の面Ｐ１に接する。ｐウェルコンタクト領域３４は、第１のソース領域３２ａに隣り合う。ｐウェルコンタクト領域３４は、第２のソース領域３２ｂに隣り合う。ｐウェルコンタクト領域３４は、第１の方向に延びる。
ｐウェルコンタクト領域３４は、例えば、アルミニウムをｐ型不純物として含む。ｐウェルコンタクト領域３４のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。ｐウェルコンタクト領域３４のｐ型不純物濃度は、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂのｐ型不純物濃度よりも高い。
ｐウェルコンタクト領域３４の深さは、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂの深さよりも浅い。ｐウェルコンタクト領域３４の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
第１のトレンチ１６ａは、炭化珪素層１０の中に存在する。第１のトレンチ１６ａは、炭化珪素層１０の第１の面Ｐ１の側に形成されている。第１のトレンチ１６ａは、第２の方向に延びる。
第１のトレンチ１６ａは、第１のソース領域３２ａと第２のソース領域３２ｂとの間に位置する。第１のトレンチ１６ａは、第１のｐウェル領域３０ａと第２のｐウェル領域３０ｂに跨って位置する。第１のトレンチ１６ａの一端は第１のソース領域３２ａの中に位置し、第１のトレンチ１６ａの他端は第２のソース領域３２ｂの中に位置する。
第２のトレンチ１６ｂは、炭化珪素層１０の中に存在する。第２のトレンチ１６ｂは、炭化珪素層１０の第１の面Ｐ１の側に形成されている。第２のトレンチ１６ｂは、第２の方向に延びる。
第２のトレンチ１６ｂは、第１のソース領域３２ａと第２のソース領域３２ｂとの間に位置する。第２のトレンチ１６ｂは、第１のｐウェル領域３０ａと第２のｐウェル領域３０ｂに跨って位置する。第２のトレンチ１６ｂの一端は第１のソース領域３２ａの中に位置し、第２のトレンチ１６ｂの他端は第２のソース領域３２ｂの中に位置する。
第３のトレンチ１６ｃは、炭化珪素層１０の中に存在する。第３のトレンチ１６ｃは、炭化珪素層１０の第１の面Ｐ１の側に形成されている。第３のトレンチ１６ｃは、第２の方向に延びる。
第３のトレンチ１６ｃは、第１のソース領域３２ａと第２のソース領域３２ｂとの間に位置する。第３のトレンチ１６ｃは、第１のｐウェル領域３０ａと第２のｐウェル領域３０ｂに跨って位置する。第３のトレンチ１６ｃの一端は第１のソース領域３２ａの中に位置し、第３のトレンチ１６ｃの他端は第２のソース領域３２ｂの中に位置する。
第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃの深さは、例えば、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂの深さよりも浅い。言い換えれば、第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃと第２の面Ｐ２との間の距離（図１中のｄ１）は、例えば、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂと第２の面Ｐ２との間の距離（図１中のｄ２）よりも大きい。
第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃの深さは、例えば、第１のソース領域３２ａ及び第２のソース領域３２ｂの深さよりも浅い。言い換えれば、第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃと第２の面Ｐ２との間に距離（図１中のｄ１）は、例えば、第１のソース領域３２ａ及び第２のソース領域３２ｂと第２の面Ｐ２との間に距離（図１中のｄ３）よりも大きい。
第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃは、第１の方向に一定のピッチで配列される。第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃの配列のピッチは、例えば、０．１μｍ以上３μｍ以下である。典型的には１μｍである。例えば、トレンチ幅が０．５μｍ、トレンチ間隔が０．５μｍである。
ＪＦＥＴ領域３６は、ｎ＋型のＳｉＣである。ＪＦＥＴ領域３６は、ドリフト領域２８と第１の面Ｐ１との間に位置する。ＪＦＥＴ領域３６は、第１のｐウェル領域３０ａと第２のｐウェル領域３０ｂとの間に位置する。ＪＦＥＴ領域３６は、第１のトレンチ１６ａと第２のトレンチ１６ｂとの間に位置する。
ＪＦＥＴ領域３６は、例えば、リン（Ｐ）をｎ型不純物として含む。ＪＦＥＴ領域３６のｎ型不純物濃度は、例えば、２×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ＪＦＥＴ領域３６のｎ型不純物濃度は、例えば、ドリフト領域２８のｎ型不純物濃度より高い。ＪＦＥＴ領域３６のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度の、例えば、２倍以上１００倍以下である。
ＪＦＥＴ領域３６の深さは、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂの深さよりも浅い。ＪＦＥＴ領域３６の深さは、例えば、０．４μｍ以上４．９μｍ以下である。ＪＦＥＴ領域３６の形成に、エピタキシャル成長若しくは高エネルギーイオン注入を用いれば、例えば、４．９μｍの深さまで形成することが可能である。ＪＦＥＴ領域３６の形成に、通常のイオン注入プロセスを用いる場合は、例えば、１．４μｍの深さまで形成することが可能である。
第１の電界緩和領域３８ａは、ｐ＋型のＳｉＣである。第１の電界緩和領域３８ａは、第１のトレンチ１６ａとドリフト領域２８との間に位置する。第１の電界緩和領域３８ａは、第１のｐウェル領域３０ａと第２のｐウェル領域３０ｂの間に位置する。第１の電界緩和領域３８ａは、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂに接する。第１の電界緩和領域３８ａは、第２の方向に延びる。
第１の電界緩和領域３８ａは、例えば、アルミニウムをｐ型不純物として含む。第１の電界緩和領域３８ａのｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。第１の電界緩和領域３８ａのｐ型不純物濃度は、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂのｐ型不純物濃度よりも高い。
第２の電界緩和領域３８ｂは、ｐ＋型のＳｉＣである。第２の電界緩和領域３８ｂは、第２のトレンチ１６ｂとドリフト領域２８との間に位置する。第２の電界緩和領域３８ｂは、第１のｐウェル領域３０ａと第２のｐウェル領域３０ｂの間に位置する。第２の電界緩和領域３８ｂは、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂに接する。第２の電界緩和領域３８ｂは、第２の方向に延びる。
第２の電界緩和領域３８ｂは、例えば、アルミニウムをｐ型不純物として含む。第２の電界緩和領域３８ｂのｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。第２の電界緩和領域３８ｂのｐ型不純物濃度は、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂのｐ型不純物濃度よりも高い。
第３の電界緩和領域３８ｃは、ｐ＋型のＳｉＣである。第３の電界緩和領域３８ｃは、第３のトレンチ１６ｃとドリフト領域２８との間に位置する。第３の電界緩和領域３８ｃは、第１のｐウェル領域３０ａと第２のｐウェル領域３０ｂの間に位置する。第３の電界緩和領域３８ｃは、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂに接する。第３の電界緩和領域３８ｃは、第２の方向に延びる。
第３の電界緩和領域３８ｃは、例えば、アルミニウムをｐ型不純物として含む。第３の電界緩和領域３８ｃのｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。第３の電界緩和領域３８ｃのｐ型不純物濃度は、例えば、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂのｐ型不純物濃度よりも高い。
第１の電界緩和領域３８ａ、第２の電界緩和領域３８ｂ、及び、第３の電界緩和領域３８ｃは、例えば、炭化珪素層１０に第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃを形成した後に、ｐ型不純物を第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃの底部から炭化珪素層１０にイオン注入することで形成される。
第１の電流拡散領域４０は、ｎ型のＳｉＣである。第１の電流拡散領域４０は、ドリフト領域２８と第１のｐウェル領域３０ａとの間に位置する。第１の電流拡散領域４０は、ドリフト領域２８と第２のｐウェル領域３０ｂとの間に位置する。
第１の電流拡散領域４０は、例えば、窒素（Ｎ）又は燐（Ｐ）をｎ型不純物として含む。第１の電流拡散領域４０のｎ型不純物濃度は、例えば、２×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。第１の電流拡散領域４０のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度より高い。
第１のゲート電極２０ａは、第１のトレンチ１６ａの中に存在する。第１のゲート電極２０ａは、第２の方向に延びる。
第２のゲート電極２０ｂは、第２のトレンチ１６ｂの中に存在する。第２のゲート電極２０ｂは、第２の方向に延びる。
第３のゲート電極２０ｃは、第３のトレンチ１６ｃの中に存在する。第３のゲート電極２０ｃは、第２の方向に延びる。
第１のゲート電極２０ａ、第２のゲート電極２０ｂ、及び、第３のゲート電極２０ｃは、導電体である。第１のゲート電極２０ａ、第２のゲート電極２０ｂ、及び、第３のゲート電極２０ｃは、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。第１のゲート電極２０ａ、第２のゲート電極２０ｂ、及び、第３のゲート電極２０ｃは、例えば、窒化チタン、窒化タングステン、タングステン、アルミニウム、銅、ルテニウム、コバルト、ニッケル、コバルトシリサイド、ニッケルシリサイドなどの金属である。また、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、及び、第３のゲート電極２０ｃは、上記金属の積層構造であっても、上記金属の少なくとも一つとｎ型不純物又はｐ型不純物を含む多結晶シリコンとの積層構造であっても構わない。
第１のゲート絶縁層１８ａは、第１のゲート電極２０ａと第１のｐウェル領域３０ａとの間、及び、第１のゲート電極２０ａと第２のｐウェル領域３０ｂの間に位置する。
第２のゲート絶縁層１８ｂは、第２のゲート電極２０ｂと第１のｐウェル領域３０ａとの間、及び、第２のゲート電極２０ｂと第２のｐウェル領域３０ｂの間に位置する。
第３のゲート絶縁層１８ｃは、第３のゲート電極２０ｃと第１のｐウェル領域３０ａとの間、及び、第３のゲート電極２０ｃと第２のｐウェル領域３０ｂの間に位置する。
第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、及び、第３のゲート絶縁層１８ｃは、例えば、酸化物、又は、酸窒化物である。第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、及び、第３のゲート絶縁層１８ｃは、例えば、酸化シリコンである。第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、及び、第３のゲート絶縁層１８ｃの酸化シリコン換算厚さは、例えば、１０ｎｍより厚く、５０ｎｍ以下である。
第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、及び、第３のゲート絶縁層１８ｃは、例えば、酸化ハフ二ウム、酸窒化ハフ二ウム、酸化ハフ二ウムシリケート、酸窒化ハフ二ウムシリケート、酸化ジルコニウム、酸窒化ジルコニウム、酸化ジルコニウムシリケート、酸窒化ジルコニウムシリケート、酸化アルミニウム、酸窒化アルミニウム、酸窒化シリコンであっても構わない。第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、及び、第３のゲート絶縁層１８ｃは、例えば、酸化ハフ二ウム、酸窒化ハフ二ウム、酸化ハフ二ウムシリケート、酸窒化ハフ二ウムシリケート、酸化ジルコニウム、酸窒化ジルコニウム、酸化ジルコニウムシリケート、酸窒化ジルコニウムシリケート、酸化アルミニウム、酸窒化アルミニウム、酸化シリコン、酸窒化シリコンなどの層が、２層以上積層された積層構造でも構わない。
第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、及び、第３のゲート絶縁層１８ｃと、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂとが接する部分の炭化珪素層１０の面は、例えば、ｍ面に対し０度以上１０度以下傾斜した面である。
パッド絶縁層２２は、第１の面Ｐ１と、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、及び、第３のゲート絶縁層１８ｃとの間に設けられる。パッド絶縁層２２は、例えば、酸化シリコンである。パッド絶縁層２２に、例えば、酸化シリコンよりも誘電率の高い高誘電材料を用いることも可能である。
層間絶縁層２４は、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、及び、第３のゲート電極２０ｃの上に形成される。層間絶縁層２４は、例えば、酸化シリコンである。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、第１のソース領域３２ａ及び第２のソース領域３２ｂに接する。ソース電極１２は、第１のソース領域３２ａ及び第２のソース領域３２ｂに電気的に接続される。
ソース電極１２は、ｐウェルコンタクト領域３４に接する。ソース電極１２は、ｐウェルコンタクト領域３４に電気的に接続される。ソース電極１２は、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂに電位を与えるｐウェル電極としても機能する。
ソース電極１２は、例えば、ニッケル（Ｎｉ）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層１０は、反応してニッケルシリサイドを形成しても構わない。ニッケルシリサイドは、例えば、ＮｉＳｉ、Ｎｉ２Ｓｉである。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成しても構わない。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、ドレイン領域２６に接する。ドレイン電極１４は、ドレイン領域２６に電気的に接続される。
ドレイン電極１４は、例えば、ニッケルである。ニッケルは、炭化珪素層１０と反応してニッケルシリサイドを形成しても構わない。ニッケルシリサイドは、例えば、ＮｉＳｉ、Ｎｉ２Ｓｉである。
なお、第１の実施形態の半導体装置において、ｎ型不純物は、例えば、窒素やリンである。ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。
また、第１の実施形態の半導体装置において、ｐ型不純物は、例えば、アルミニウムである。ｐ型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
炭化珪素層１０の中の不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、炭化珪素層１０の中の不純物の導電型、及び、不純物濃度の大小関係は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で測定することが可能である。
次に、第１の実施形態の縦型トランジスタ１００の作用及び効果について説明する。
炭化珪素を用いてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する場合、オン抵抗の低減が困難であるという問題がある。トレンチゲート構造を採用し、チャネル密度を高くすることで、オン抵抗を低減する方法がある。しかし、トレンチゲート構造の場合、特にトレンチの角部でゲート絶縁層に印加される電界強度が高くなり、ゲート絶縁層の信頼性が低下するという問題がある。このため、オン抵抗の低減と、ゲート絶縁層の信頼性の向上とが両立するＭＯＳＦＥＴの構造が望まれる。
縦型トランジスタ１００は、ドレイン電極１４にソース電極１２に対し、正の電圧を印加した状態で、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、及び、第３のゲート電極２０ｃに閾値電圧よりも高いターンオン電圧を印加することで、オン電流が流れる。
キャリアとなる電子は、例えば、ソース電極１２から、第１のトレンチ１６ａの両側面の第１のｐウェル領域３０ａに形成された反転層を通って、ＪＦＥＴ領域３６へと流れる。電子は、第１の面Ｐ１に平行な第２の方向に流れる。第１のトレンチ１６ａの両側面の第１のｐウェル領域３０ａがチャネル領域となる。
ＪＦＥＴ領域３６に入った電子は、例えば、第１のトレンチ１６ａと第２のトレンチ１６ｂとの間のＪＦＥＴ領域３６を、ドレイン電極１４に向かって流れる。電子は、ドリフト領域２８及びドレイン領域２６を通って、ドレイン電極１４に到達する。
縦型トランジスタ１００は、例えば、第１のトレンチ１６ａの両側面の第１のｐウェル領域３０ａがＭＯＳＦＥＴのチャネル幅となる。例えば、第１のトレンチ１６ａの深さを深くすることで、チャネル幅が広くなり、オン抵抗が一層低減する。
縦型トランジスタ１００では、第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃは、第１の方向に一定のピッチで配列される。例えば、第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃの配列のピッチを、短くしていくことで、チャネル密度が高くなり、オン抵抗が一層低減する。
よって、縦型トランジスタ１００によれば、オン抵抗を低減することが可能となる。
また、縦型トランジスタ１００は、トレンチの底部がｐ型領域で覆われる。したがって、トレンチの底部のゲート絶縁層に印加される電界強度が緩和される。
例えば、第１のトレンチ１６ａの底部は、第１の電界緩和領域３８ａにより覆われる。したがって、縦型トランジスタ１００がターンオフ状態となり、ドレイン電極１４にソース電極１２に対し高い電圧が印加された状態でも、第１のトレンチ１６ａの底部の第１のゲート絶縁層に印加される電界強度が緩和される。
また、縦型トランジスタ１００がターンオフ状態の際に、トレンチの底部のｐ型領域から広がる空乏層で、２つのｐ型領域の間のｎ型領域が空乏化される。したがって、トレンチの側面のゲート絶縁層に印加される電界強度が緩和される。
例えば、第１のトレンチ１６ａの底部の第１の電界緩和領域３８ａと、第２のトレンチ１６ｂの底部の第２の電界緩和領域３８ｂから広がる空乏層で、第１の電界緩和領域３８ａと第２の電界緩和領域３８ｂとの間のドリフト領域２８が空乏化する。したがって、第１のトレンチ１６ａの側面の第１のゲート絶縁層１８ａ、及び、第２のトレンチ１６ｂの側面の第２のゲート絶縁層１８ｂに印加される電界強度が緩和される。
よって、縦型トランジスタ１００によれば、ゲート絶縁層の信頼性を向上させることが可能である。
さらに、トレンチの底部のｐ型領域から広がる空乏層で、２つのｐ型領域の間のｎ型領域が空乏化されるため、２つのトレンチの間のＪＦＥＴ領域３６のｎ型不純物濃度を高くすることが可能である。２つのｐ型領域の間のｎ型領域が空乏化されるため、ＪＦＥＴ領域３６のｎ型不純物濃度を高くしても、トレンチの側面のゲート絶縁層に印加される電界強度が緩和されるためである。
ＪＦＥＴ領域３６のｎ型不純物濃度を高くすることで、更に縦型トランジスタ１００のオン抵抗を低減することが可能である。
オン抵抗を低減する観点から、ＪＦＥＴ領域３６のｎ型不純物濃度は、ドレイン領域２６の２倍以上であることが好ましく、５倍以上であることがより好ましく、１０倍以上であることが更に好ましい。
第１の電界緩和領域３８ａ、第２の電界緩和領域３８ｂ、及び、第３の電界緩和領域３８ｃのｐ型不純物濃度は、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、及び、第３のゲート絶縁層１８ｃに印加される電界強度を緩和する観点から、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂのｐ型不純物濃度よりも高いことが好ましい。また、第１の電界緩和領域３８ａ、第２の電界緩和領域３８ｂ、及び、第３の電界緩和領域３８ｃのｐ型不純物濃度は、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、及び、第３のゲート絶縁層１８ｃに印加される電界強度を緩和する観点から、１×１０１８ｃｍ−３以上であることが好ましい。
また、縦型トランジスタ１００のターンオン状態での、２つの電界緩和領域の間のドリフト領域２８の抵抗増大を抑制し、オン抵抗の増加を抑制する観点から、第１の電界緩和領域３８ａ、第２の電界緩和領域３８ｂ、及び、第３の電界緩和領域３８ｃのｐ型不純物濃度は、１×１０２２ｃｍ−３以下であることが好ましい。
第１の電界緩和領域３８ａ、第２の電界緩和領域３８ｂ、及び、第３の電界緩和領域３８ｃは、ｐ型不純物として、アルミニウム（Ａｌ）とボロン（Ｂ）を含むことが好ましい。例えば、トレンチ底にイオン注入によって電界緩和領域を形成する際、熱拡散が速いボロンをアルミニウムと共ドープすることで、電界緩和領域をトレンチの側面方向に広げることが容易となる。ボロンの拡散を使えば、例えば、斜めイオン注入をする必要がなくなり、狭ピッチのトレンチ構造や高アスペクト比のトレンチ構造に対応できる。
トレンチ底に設ける電界緩和領域をトレンチの側面方向に広げることにより、ゲート絶縁層の耐圧が向上する。しかし、電界緩和領域を広げ過ぎるとオン電流が減る。したがって、ｐ型不純物の拡散による電界緩和領域の張り出し量はトレンチ幅の４０％以下であることが好ましい。例えば、トレンチ幅が０．５μｍであれば、両側に０．１μｍ以下ずつ、全体で０．２μｍ以下であることが好ましい。
縦型トランジスタ１００は、第１の電流拡散領域４０を備えることが好ましい。第１の電流拡散領域４０を備えることで、縦型トランジスタ１００のターンオン状態でＪＦＥＴ領域３６から、ドリフト領域２８へ流れる電子が、低抵抗の第１の電流拡散領域４０で横方向に広がる。このため、縦型トランジスタ１００のオン抵抗が更に低減する。
第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃの深さは、例えば、第１のソース領域３２ａ及び第２のソース領域３２ｂの深さよりも浅いことが好ましい。言い換えれば、第１のソース領域３２ａ及び第２のソース領域３２ｂの深さは、第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃの深さよりも深いことが好ましい。第１のソース領域３２ａ及び第２のソース領域３２ｂと、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂとの間の接触面積が増大することで、縦型トランジスタ１００のオン抵抗が低減する。
第１のトレンチ１６ａ、第２のトレンチ１６ｂ、及び、第３のトレンチ１６ｃの深さがチャネル幅となる。よって、深さが深いほど、オン抵抗が低減する。
チャネル深さ方向全体をチャネルとして使うことのできる縦型トランジスタ１００の構造では、深さが深い程、低オン抵抗化が可能である。通常のＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ）では、Ｓｉ面をチャネルとする。ｍ面をチャネルとする縦型トランジスタ１００は移動度が２倍程度にあがるので、チャネル幅（縦型トランジスタ１００の構造ではトレンチの深さ）が通常のＤｉＭＯＳＦＥＴの半分以上あれば、ＤｉＭＯＳＦＥＴと同程度のオン抵抗となる。よって、アスペクト比が０．５倍以上のトレンチ構造が形成できれば、オン抵抗の低減が期待できる。
０．５μｍのライン＆スペースによってトレンチを作った場合は、アスペクト比が０．５となる０．２５μｍ以上の深さのトレンチ適当である。例えば、アスペクト比が３となる１．５μｍの深さのトレンチを用いることができれば、６倍の電流が流れることになる。例えば、アスペクト比が５となる２．５μｍの深さのトレンチを用いることができれば、１０倍の電流が流れることになる。
上述のように、縦型トランジスタ１００は、ゲート絶縁層の耐圧構造がライン＆スペースの底に形成したｐ型の電界緩和領域によって構成されている。このため、縦型トランジスタ１００は、深く掘ったトレンチの側面全体をチャネルとし、オン電流が電流狭窄されずに、ＪＦＥＴ領域３６に一気に流れ込む構造となっている。そのため、トレンチを深く掘れば掘るほどチャネル幅を広げることができ、オン電流が多く取れるようになる。その結果、トレンチ深さが深いほど、オン抵抗が低減されることになる。
縦型トランジスタ１００は、電界緩和領域間に電流狭窄があるため、誤点弧時の大電流を抑制する機構が働く。よって、短絡耐量を大幅に上げることができ、例えば、１０μ秒以上の短絡耐量を確保することが可能である。
以上、第１の実施形態によれば、オン抵抗の低減と、ゲート絶縁層の信頼性の向上とが両立する半導体装置が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の半導体領域と第６の半導体領域との間に設けられ、第１の半導体領域よりも第１導電型不純物濃度の高い第１導電型の第１０の半導体領域と、第１０の半導体領域と第６の半導体領域との間に設けられ、第１０の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第１１の半導体領域を、更に備える点で第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を一部省略する。
以下、半導体層が炭化珪素である場合を例に説明する。また、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
図７は、第２の実施形態の半導体装置の模式断面図である。図７は、第１の実施形態の図１に相当する断面である。
第２の実施形態の半導体装置は、トレンチの中にゲート電極を有するトレンチゲート型の縦型トランジスタ２００である。縦型トランジスタ２００は、ゲート電極が半導体層の狭窄部の側面に設けられたフィン構造のＭＯＳＦＥＴである。縦型トランジスタ２００は、電子をキャリアとするトランジスタである。
図８は、第２の実施形態の半導体装置の模式断面図である。図８は、第１の実施形態の図３に相当する断面である。
図９は、第２の実施形態の半導体装置の模式断面図である。図９は、第１の実施形態の図５に相当する断面である。
縦型トランジスタ２００は、炭化珪素層１０（半導体層）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のトレンチ１６ａ、第２のトレンチ１６ｂ、第３のトレンチ１６ｃ、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、第３のゲート絶縁層１８ｃ、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、パッド絶縁層２２、層間絶縁層２４を備える。
炭化珪素層１０の中には、ドレイン領域２６、ドリフト領域２８（第１の半導体領域）、第１のｐウェル領域３０ａ（第２の半導体領域）、第２のｐウェル領域３０ｂ（第３の半導体領域）、第１のソース領域３２ａ（第４の半導体領域）、第２のソース領域３２ｂ（第５の半導体領域）、ｐウェルコンタクト領域３４、ＪＦＥＴ領域３６（第６の半導体領域）、第１の電界緩和領域３８ａ（第７の半導体領域）、第２の電界緩和領域３８ｂ（第８の半導体領域）、第３の電界緩和領域３８ｃ、第１の電流拡散領域４０（第９の半導体領域）、第２の電流拡散領域４２（第１０の半導体領域）、空乏化領域４４（第１１の半導体領域）が存在する。
第２の電流拡散領域４２は、ｎ型のＳｉＣである。第２の電流拡散領域４２は、ドリフト領域２８とＪＦＥＴ領域３６との間に位置する。
第２の電流拡散領域４２は、例えば、窒素（Ｎ）や燐（Ｐ）をｎ型不純物として含む。第２の電流拡散領域４２のｎ型不純物濃度は、例えば、２×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。第２の電流拡散領域４２のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度より高い。
ＪＦＥＴ領域３６のｎ型不純物濃度は、例えば、第２の電流拡散領域４２のｎ型不純物濃度より高い。
空乏化領域４４は、ｎ−型のＳｉＣである。空乏化領域４４は、第２の電流拡散領域４２とＪＦＥＴ領域３６との間に位置する。空乏化領域４４は、第１の電界緩和領域３８ａと第２の電界緩和領域３８ｂとの間に位置する。空乏化領域４４は第２の電界緩和領域３８ｂと第３の電界緩和領域３８ｃとの間に位置する。
空乏化領域４４は、例えば、窒素（Ｎ）をｎ型不純物として含む。空乏化領域４４のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。空乏化領域４４のｎ型不純物濃度は、第２の電流拡散領域４２のｎ型不純物濃度より低い。
縦型トランジスタ２００は、第２の電流拡散領域４２を備えることで、縦型トランジスタ２００のターンオン状態でＪＦＥＴ領域３６から、ドリフト領域２８へ流れる電子が、低抵抗の第２の電流拡散領域４２で横方向に広がる。このため、縦型トランジスタ２００のオン抵抗が低減する。
縦型トランジスタ２００は、ｎ型不純物濃度の低い空乏化領域４４を備えることで、縦型トランジスタ２００のターンオン状態で、例えば、第１の電界緩和領域３８ａと第２の電界緩和領域３８ｂとの間に空乏層が延びやすくなる。また、例えば、第２の電界緩和領域３８ｂと第３の電界緩和領域３８ｃとの間に空乏層が延びやすくなる。したがって、第１のトレンチ１６ａの側面の第１のゲート絶縁層１８ａ、及び、第２のトレンチ１６ｂの側面の第２のゲート絶縁層１８ｂに印加される電界強度が緩和される。よって、縦型トランジスタ１００によれば、ゲート絶縁層の信頼性を向上させることが可能である。
以上、第２の実施形態によれば、第１の実施形態と同様、オン抵抗の低減と、ゲート絶縁層の信頼性の向上とが両立する半導体装置が実現できる。第２の実施形態によれば、第１の実施形態よりも更に、オン抵抗が低減し、ゲート絶縁層の信頼性の向上が向上する。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する半導体層と、半導体層の中に存在する第１導電型の第１の半導体領域と、半導体層の中に存在し、第１の半導体領域と第１の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に存在し、第１の半導体領域と第１の面との間に位置する第２導電型の第３の半導体領域と、半導体層の中に存在し、第２の半導体領域と第１の面との間に位置する第１の金属領域と、半導体層の中に存在し、第３の半導体領域と第１の面との間に位置する第２の金属領域と、半導体層の中に存在し、第１の金属領域と第２の金属領域との間に、第２の半導体領域から第３の半導体領域に跨って位置する第１のトレンチと、半導体層の中に存在し、第１の金属領域と第２の金属領域との間に、第２の半導体領域から第３の半導体領域に跨って位置する第２のトレンチと、半導体層の中に存在し、第１の半導体領域と第１の面との間に位置し、第２の半導体領域と第３の半導体領域との間、及び、第１のトレンチと第２のトレンチとの間に位置する第１導電型の第１２の半導体領域と、半導体層の中に存在し、第１のトレンチと第１の半導体領域との間に位置し、第２の半導体領域及び第３の半導体領域に接する第２導電型の第１３の半導体領域と、半導体層の中に存在し、第２のトレンチと第１の半導体領域との間に位置し、第２の半導体領域及び第３の半導体領域に接する第２導電型の第１４の半導体領域と、第１のトレンチの中に位置する第１のゲート電極と、第２のトレンチの中に位置する第２のゲート電極と、第１のゲート電極と第２の半導体領域との間、及び、第１のゲート電極と第３の半導体領域との間に位置する第１のゲート絶縁層と、第２のゲート電極と第２の半導体領域との間、及び、第２のゲート電極と第３の半導体領域との間に位置する第２のゲート絶縁層と、半導体層の第１の面の側に位置する第１の電極と、半導体層の第２の面の側に位置する第２の電極と、を備える。
縦型トランジスタ３００はソース領域が半導体ではなく金属である点で、第１の実施形態の縦型トランジスタ１００と異なる。なお、本明細書中の「金属」には、金属としての特性を有する金属半導体化合物も含まれる。
以下、半導体層が炭化珪素である場合を例に説明する。また、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
図１０は、第３の実施形態の半導体装置の模式断面図である。図１０は、第１の実施形態の図１に相当する断面である。
第３の実施形態の半導体装置は、トレンチの中にゲート電極を有するトレンチゲート型の縦型トランジスタ３００である。縦型トランジスタ３００は、ゲート電極が半導体層の狭窄部の側面に設けられたフィン構造のＭＯＳＦＥＴである。縦型トランジスタ３００は、電子をキャリアとするトランジスタである。
図１１は、第３の実施形態の半導体装置の模式断面図である。図１１は、第１の実施形態の図３に相当する断面である。
縦型トランジスタ３００は、炭化珪素層１０（半導体層）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のトレンチ１６ａ、第２のトレンチ１６ｂ、第３のトレンチ１６ｃ、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、第３のゲート絶縁層１８ｃ、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、パッド絶縁層２２、層間絶縁層２４を備える。
炭化珪素層１０の中には、ドレイン領域２６、ドリフト領域２８（第１の半導体領域）、第１のｐウェル領域３０ａ（第２の半導体領域）、第２のｐウェル領域３０ｂ（第３の半導体領域）、第１の金属ソース領域３３ａ（第１の金属領域）、第２の金属ソース領域３３ｂ（第２の金属領域）、ｐウェルコンタクト領域３４、ＪＦＥＴ領域３６（第１２の半導体領域）、第１の電界緩和領域３８ａ（第１３の半導体領域）、第２の電界緩和領域３８ｂ（第１４の半導体領域）、第３の電界緩和領域３８ｃ、第１の電流拡散領域４０（第９の半導体領域）、第２の電流拡散領域４２（第１０の半導体領域）、空乏化領域４４が存在する。
第１の金属ソース領域３３ａは、金属又は金属半導体化合物である。第１の金属ソース領域３３ａは、第１のｐウェル領域３０ａと第１の面Ｐ１との間に位置する。第１の金属ソース領域３３ａの一部は、第１の面Ｐ１に接する。第１の金属ソース領域３３ａは、第１のｐウェル領域３０ａに接する。第１のソース領域３２ａは、第１の方向に延びる。
第１の金属ソース領域３３ａは、例えば、金属シリサイドである。第１の金属ソース領域３３ａは、例えば、ニッケルシリサイドである。
第１の金属ソース領域３３ａの深さは、第１のｐウェル領域３０ａの深さよりも浅い。第１の金属ソース領域３３ａの深さは、例えば、第１のトレンチ１６ａよりも浅い。第１の金属ソース領域３３ａの深さは、例えば、シリコンを埋め込み、ニッケル（Ｎｉ）と反応させるなどすれば０．４μｍ以上４．９μｍ以下の深さとすることが可能である。第１の金属ソース領域３３aの深さを、トレンチ１６aの深さと同程度か、トレンチ１６aの深さよりも深くすることで、特性が向上する。
第２の金属ソース領域３３ｂは、金属又は金属半導体化合物である。第２の金属ソース領域３３ｂは、第２のｐウェル領域３０ｂと第１の面Ｐ１との間に位置する。第２の金属ソース領域３３ｂの一部は、第１の面Ｐ１に接する。第２の金属ソース領域３３ｂは、第２のｐウェル領域３０ｂに接する。第２の金属ソース領域３３ｂは、第１の方向に延びる。
第２の金属ソース領域３３ｂは、例えば、金属シリサイドである。第２の金属ソース領域３３ｂは、例えば、ニッケルシリサイドである。
第２の金属ソース領域３３ｂの深さは、第２のｐウェル領域３０ｂの深さよりも浅い。第２の金属ソース領域３３ｂの深さは、例えば、第１のトレンチ１６ａよりも浅い。第２の金属ソース領域３３ｂの深さは、例えば、シリコンを埋め込み、ニッケル（Ｎｉ）と反応させるなどすれば０．４μｍ以上４．９μｍ以下の深さとすることが可能である。金属ソース領域３３ｂの深さを、トレンチ１６ａの深さと同程度か、トレンチ１６ａの深さよりも深くすることで、特性が向上する。
縦型トランジスタ３００は、第１の金属ソース領域３３ａ及び第２の金属ソース領域３３ｂを備えることで、ソースの寄生抵抗が低減する。したがって、オン抵抗が低減される。
以上、第３の実施形態によれば、第１の実施形態と同様、オン抵抗の低減と、ゲート絶縁層の信頼性の向上とが両立する半導体装置が実現できる。第３の実施形態によれば、第１の実施形態よりも更に、オン抵抗が低減する。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する半導体層と、半導体層の中に存在する第１導電型の第１の半導体領域と、半導体層の中に存在し、第１の半導体領域と第１の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に存在し、第１の半導体領域と第１の面との間に位置する第２導電型の第３の半導体領域と、半導体層の中に存在し、第２の半導体領域と第１の面との間に位置する第１の金属領域と、半導体層の中に存在し、第３の半導体領域と第１の面との間に位置する第２の金属領域と、半導体層の中に存在し、第１の金属領域と第２の金属領域との間に、第２の半導体領域から第３の半導体領域に跨って位置する第１のトレンチと、半導体層の中に存在し、第１の金属領域と第２の金属領域との間に、第２の半導体領域から第３の半導体領域に跨って位置する第２のトレンチと、半導体層の中に存在し、第１の半導体領域と第１の面との間に位置し、第２の半導体領域と第３の半導体領域との間、及び、第１のトレンチと第２のトレンチとの間に位置する第３の金属領域と、半導体層の中に存在し、第１のトレンチと第１の半導体領域との間に位置し、第２の半導体領域及び第３の半導体領域に接する第２導電型の第１３の半導体領域と、半導体層の中に存在し、第２のトレンチと第１の半導体領域との間に位置し、第２の半導体領域及び第３の半導体領域に接する第２導電型の第１４の半導体領域と、第１のトレンチの中に位置する第１のゲート電極と、第２のトレンチの中に位置する第２のゲート電極と、第１のゲート電極と第２の半導体領域との間、及び、第１のゲート電極と第３の半導体領域との間に位置する第１のゲート絶縁層と、第２のゲート電極と第２の半導体領域との間、及び、第２のゲート電極と第３の半導体領域との間に位置する第２のゲート絶縁層と、半導体層の第１の面の側に位置する第１の電極と、半導体層の第２の面の側に位置する第２の電極と、を備える。
縦型トランジスタ４００はＪＦＥＴ領域が半導体ではなく金属である点で、第３の実施形態の縦型トランジスタ３００と異なる。なお、本明細書中の「金属」には、金属としての特性を有する金属半導体化合物も含まれる。
以下、半導体層が炭化珪素である場合を例に説明する。また、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
図１２は、第４の実施形態の半導体装置の模式断面図である。図１２は、第１の実施形態の図１に相当する断面である。
第４の実施形態の半導体装置は、トレンチの中にゲート電極を有するトレンチゲート型の縦型トランジスタ４００である。縦型トランジスタ４００は、ゲート電極が半導体層の狭窄部の側面に設けられたフィン構造のＭＯＳＦＥＴである。縦型トランジスタ４００は、電子をキャリアとするトランジスタである。
縦型トランジスタ４００は、炭化珪素層１０（半導体層）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のトレンチ１６ａ、第２のトレンチ１６ｂ、第３のトレンチ１６ｃ、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、第３のゲート絶縁層１８ｃ、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、パッド絶縁層２２、層間絶縁層２４を備える。
炭化珪素層１０の中には、ドレイン領域２６、ドリフト領域２８（第１の半導体領域）、第１のｐウェル領域３０ａ（第２の半導体領域）、第２のｐウェル領域３０ｂ（第３の半導体領域）、第１の金属ソース領域３３ａ（第１の金属領域）、第２の金属ソース領域３３ｂ（第２の金属領域）、ｐウェルコンタクト領域３４、金属ＪＦＥＴ領域３７（第３の金属領域）、第１の電界緩和領域３８ａ（第１３の半導体領域）、第２の電界緩和領域３８ｂ（第１４の半導体領域）、第３の電界緩和領域３８ｃ、第１の電流拡散領域４０（第９の半導体領域）、第２の電流拡散領域４２（第１０の半導体領域）、空乏化領域４４が存在する。
金属ＪＦＥＴ領域３７は、金属又は金属半導体化合物である。金属ＪＦＥＴ領域３７は、ドリフト領域２８と第１の面Ｐ１との間に位置する。金属ＪＦＥＴ領域３７は、第１のｐウェル領域３０ａと第２のｐウェル領域３０ｂとの間に位置する。金属ＪＦＥＴ領域３７は、第１のトレンチ１６ａと第２のトレンチ１６ｂとの間に位置する。
金属ＪＦＥＴ領域３７は、例えば、金属シリサイドである。第１の金属ソース領域３３ａは、例えば、ニッケルシリサイドである。
金属ＪＦＥＴ領域３７の深さは、第１のｐウェル領域３０ａ及び第２のｐウェル領域３０ｂの深さよりも浅い。金属ＪＦＥＴ領域３７の深さは、例えば、シリコンを埋め込み、ニッケル（Ｎｉ）と反応させるなどすれば０．４μｍ以上４．９μｍ以下の深さとすることが可能である。金属ＪＦＥＴ領域３７の深さをトレンチ１６ａの深さよりも深いか、トレンチ１６ａの深さと同程度にすることで、特性が向上する。この際、金属ＪＦＥＴ領域３７の深さを第１の電界緩和領域３８ａ（第１３の半導体領域）、第２の電界緩和領域３８ｂ（第１４の半導体領域）、第３の電界緩和領域３８ｃ、の底よりは浅くする。
第１の金属ソース領域３３ａ、第２の金属ソース領域３３ｂ、及び、金属ＪＦＥＴ領域３７は、例えば、マグネシウム（Ｍｇ）とシリコン（Ｓｉ）とを高エネルギーにて同時イオン注入することでも形成することができる。同時イオン注入とその後の熱処理により、半導体ＳｉＣを、仕事関数が小さい金属ＳｉＣに変換することが可能である。
縦型トランジスタ４００は、金属ＪＦＥＴ領域３７を備えることで、ドレインの寄生抵抗が低減する。したがって、オン抵抗が低減される。
以上、第４の実施形態によれば、第１及び第３の実施形態と同様、オン抵抗の低減と、ゲート絶縁層の信頼性の向上とが両立する半導体装置が実現できる。第３の実施形態によれば、第１及び第３の実施形態よりも更に、オン抵抗が低減する。
（第５の実施形態）
第５の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図１３は、第５の実施形態の駆動装置の模式図である。駆動装置７００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態の縦型トランジスタ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第５の実施形態によれば、特性の向上した縦型トランジスタ１００を備えることで、インバータ回路１５０及び駆動装置７００の特性が向上する。
（第６の実施形態）
第６の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１４は、第６の実施形態の車両の模式図である。第６の実施形態の車両８００は、鉄道車両である。車両８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態の縦型トランジスタ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両８００の車輪９０が回転する。
第６の実施形態によれば、特性の向上した縦型トランジスタ１００を備えることで、車両８００の特性が向上する。
（第７の実施形態）
第７の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１５は、第７の実施形態の車両の模式図である。第７の実施形態の車両９００は、自動車である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態の縦型トランジスタ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
第７の実施形態によれば、特性の向上した縦型トランジスタ１００を備えることで、車両９００の特性が向上する。
（第８の実施形態）
第１６の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図１６は、第８の実施形態の昇降機（エレベータ）の模式図である。第８の実施形態の昇降機１０００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態の縦型トランジスタ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第８の実施形態によれば、特性の向上した縦型トランジスタ１００を備えることで、昇降機１０００の特性が向上する。
以上、第１ないし第４の実施形態では、半導体層に炭化珪素を用いる場合を例に説明したが、半導体層にその他の半導体、例えば、シリコンや窒化物半導体を用いることも可能である。
以上、第１ないし第４の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣの結晶構造の炭化珪素に適用することも可能である。
また、第１ないし第４の実施形態では、ｍ面にゲート絶縁層を設ける場合を例に説明したが、炭化珪素のその他の面、例えば、シリコン面、ａ面、（０−３３−８）面などにゲート絶縁層を設ける場合にも本発明を適用することは可能である。
また、ｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を適用することは可能である。
また、電子をキャリアとするｎチャネル型に限らず、正孔をキャリアとするｐチャネル型のトランジスタにも本発明を適用することは可能である。その場合、第１導電型がｐ型、第２導電型がｎ型となる。
また、ゲート絶縁層に、配向することで固定分極を備える結晶化した窒化アルミニウム層と、酸化シリコンなどの酸化物層との積層構造を適用することも可能である。この場合、ＳｉＣと窒化アルミニウムの格子定数の差が殆どないため、界面欠陥が抑制され、電子の移動度が向上する。
また、第４ないし第８の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層（半導体層）
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ａ 第１のトレンチ
１６ｂ 第２のトレンチ
１８ａ 第１のゲート絶縁層
１８ｂ 第２のゲート絶縁層
２０ａ 第１のゲート電極
２０ｂ 第２のゲート電極
２８ ドリフト領域（第１の半導体領域）
３０ａ 第１のｐウェル領域（第２の半導体領域）
３０ｂ 第２のｐウェル領域（第３の半導体領域）
３２ａ 第１のソース領域（第４の半導体領域）
３２ｂ 第２のソース領域（第５の半導体領域）
３３ａ 第１の金属ソース領域（第１の金属領域）
３３ｂ 第２の金属ソース領域（第２の金属領域）
３６ ＪＦＥＴ領域（第６の半導体領域、第１２の半導体領域）
３７ 金属ＪＦＥＴ領域（第３の金属領域）
３８ａ 第１の電界緩和領域（第７の半導体領域、第１３の半導体領域）
３８ｂ 第２の電界緩和領域（第８の半導体領域、第１４の半導体領域）
４０ 第１の電流拡散領域（第９の半導体領域）
４２ 第２の電流拡散領域（第１０の半導体領域）
４４ 空乏化領域（第１１の半導体領域）
１００ 縦型トランジスタ（半導体装置）
１５０ インバータ回路
２００ 縦型トランジスタ（半導体装置）
３００ 縦型トランジスタ（半導体装置）
４００ 縦型トランジスタ（半導体装置）
７００ 駆動装置
８００ 車両
９００ 車両
１０００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (19)

  1. 第１の面と前記第１の面に対向する第２の面とを有する半導体層と、
    前記半導体層の中に存在する第１導電型の第１の半導体領域と、
    前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、
    前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、
    前記半導体層の中に存在し、前記第２の半導体領域と前記第１の面との間に位置する第１導電型の第４の半導体領域と、
    前記半導体層の中に存在し、前記第３の半導体領域と前記第１の面との間に位置する第１導電型の第５の半導体領域と、
    前記半導体層の中に存在し、前記第４の半導体領域と前記第５の半導体領域との間に、前記第２の半導体領域から前記第３の半導体領域に跨って位置する第１のトレンチと、
    前記半導体層の中に存在し、前記第４の半導体領域と前記第５の半導体領域との間に、前記第２の半導体領域から前記第３の半導体領域に跨って位置する第２のトレンチと、
    前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置し、前記第２の半導体領域と前記第３の半導体領域との間、及び、前記第１のトレンチと前記第２のトレンチとの間に位置する第１導電型の第６の半導体領域と、
    前記半導体層の中に存在し、前記第１のトレンチと前記第１の半導体領域との間に位置し、前記第２の半導体領域及び前記第３の半導体領域に接する第２導電型の第７の半導体領域と、
    前記半導体層の中に存在し、前記第２のトレンチと前記第１の半導体領域との間に位置し、前記第２の半導体領域及び前記第３の半導体領域に接する第２導電型の第８の半導体領域と、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間、及び、前記第１のゲート電極と前記第３の半導体領域との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記第２の半導体領域との間、及び、前記第２のゲート電極と前記第３の半導体領域との間に位置する第２のゲート絶縁層と、
    前記半導体層の前記第１の面の側に位置する第１の電極と、
    前記半導体層の前記第２の面の側に位置する第２の電極と、
    を備える半導体装置。
  2. 前記第６の半導体領域の第１導電型不純物濃度は、前記第１の半導体領域の第１導電型不純物濃度よりも高い請求項１記載の半導体装置。
  3. 前記第７の半導体領域の第２導電型不純物濃度は、前記第２の半導体領域の第２導電型不純物濃度よりも高い請求項１又は請求項２記載の半導体装置。
  4. 前記第１のトレンチと前記第２の面との間の距離は、前記第２の半導体領域と前記第２の面との間の距離よりも大きい請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１のトレンチと前記第２の面との間の距離は、前記第４の半導体領域と前記第２の面との間の距離よりも大きい請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度の高い第１導電型の第９の半導体領域を、更に備える請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１の半導体領域と前記第６の半導体領域との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度の高い第１導電型の第１０の半導体領域を、更に備える請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第６の半導体領域の第１導電型不純物濃度は、前記第１０の半導体領域の第１導電型不純物濃度よりも高い請求項７記載の半導体装置。
  9. 前記第１０の半導体領域と前記第６の半導体領域との間に設けられ、前記第１０の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第１１の半導体領域を、更に備える請求項８記載の半導体装置。
  10. 前記第１１の半導体領域は、前記第７の半導体領域と前記第８の半導体領域との間に位置する請求項９記載の半導体装置。
  11. 前記半導体層は炭化珪素である請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 第１の面と前記第１の面に対向する第２の面とを有する半導体層と、
    前記半導体層の中に存在する第１導電型の第１の半導体領域と、
    前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、
    前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、
    前記半導体層の中に存在し、前記第２の半導体領域と前記第１の面との間に位置する第１の金属領域と、
    前記半導体層の中に存在し、前記第３の半導体領域と前記第１の面との間に位置する第２の金属領域と、
    前記半導体層の中に存在し、前記第１の金属領域と前記第２の金属領域との間に、前記第２の半導体領域から前記第３の半導体領域に跨って位置する第１のトレンチと、
    前記半導体層の中に存在し、前記第１の金属領域と前記第２の金属領域との間に、前記第２の半導体領域から前記第３の半導体領域に跨って位置する第２のトレンチと、
    前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置し、前記第２の半導体領域と前記第３の半導体領域との間、及び、前記第１のトレンチと前記第２のトレンチとの間に位置する第１導電型の第１２の半導体領域と、
    前記半導体層の中に存在し、前記第１のトレンチと前記第１の半導体領域との間に位置し、前記第２の半導体領域及び前記第３の半導体領域に接する第２導電型の第１３の半導体領域と、
    前記半導体層の中に存在し、前記第２のトレンチと前記第１の半導体領域との間に位置し、前記第２の半導体領域及び前記第３の半導体領域に接する第２導電型の第１４の半導体領域と、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間、及び、前記第１のゲート電極と前記第３の半導体領域との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記第２の半導体領域との間、及び、前記第２のゲート電極と前記第３の半導体領域との間に位置する第２のゲート絶縁層と、
    前記半導体層の前記第１の面の側に位置する第１の電極と、
    前記半導体層の前記第２の面の側に位置する第２の電極と、
    を備える半導体装置。
  13. 前記第１の金属領域と前記第２の半導体領域は接する請求項１２記載の半導体装置。
  14. 第１の面と前記第１の面に対向する第２の面とを有する半導体層と、
    前記半導体層の中に存在する第１導電型の第１の半導体領域と、
    前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、
    前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、
    前記半導体層の中に存在し、前記第２の半導体領域と前記第１の面との間に位置する第１の金属領域と、
    前記半導体層の中に存在し、前記第３の半導体領域と前記第１の面との間に位置する第２の金属領域と、
    前記半導体層の中に存在し、前記第１の金属領域と前記第２の金属領域との間に、前記第２の半導体領域から前記第３の半導体領域に跨って位置する第１のトレンチと、
    前記半導体層の中に存在し、前記第１の金属領域と前記第２の金属領域との間に、前記第２の半導体領域から前記第３の半導体領域に跨って位置する第２のトレンチと、
    前記半導体層の中に存在し、前記第１の半導体領域と前記第１の面との間に位置し、前記第２の半導体領域と前記第３の半導体領域との間、及び、前記第１のトレンチと前記第２のトレンチとの間に位置する第３の金属領域と、
    前記半導体層の中に存在し、前記第１のトレンチと前記第１の半導体領域との間に位置し、前記第２の半導体領域及び前記第３の半導体領域に接する第２導電型の第１３の半導体領域と、
    前記半導体層の中に存在し、前記第２のトレンチと前記第１の半導体領域との間に位置し、前記第２の半導体領域及び前記第３の半導体領域に接する第２導電型の第１４の半導体領域と、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間、及び、前記第１のゲート電極と前記第３の半導体領域との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記第２の半導体領域との間、及び、前記第２のゲート電極と前記第３の半導体領域との間に位置する第２のゲート絶縁層と、
    前記半導体層の前記第１の面の側に位置する第１の電極と、
    前記半導体層の前記第２の面の側に位置する第２の電極と、
    を備える半導体装置。
  15. 前記第１の金属領域と前記第２の半導体領域は接する請求項１４記載の半導体装置。
  16. 請求項１ないし請求項１５いずれか一項記載の半導体装置を備えるインバータ回路。
  17. 請求項１ないし請求項１５いずれか一項記載の半導体装置を備える駆動装置。
  18. 請求項１ないし請求項１５いずれか一項記載の半導体装置を備える車両。
  19. 請求項１ないし請求項１５いずれか一項記載の半導体装置を備える昇降機。


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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013077761A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 炭化珪素半導体装置
JP2015012294A (ja) * 2013-07-02 2015-01-19 ゼネラル・エレクトリック・カンパニイ 大きなチャネル周縁部を備えた金属酸化膜半導体（ｍｏｓ）デバイス及びその製造方法
JP2015115375A (ja) * 2013-12-09 2015-06-22 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置
WO2015177914A1 (ja) * 2014-05-23 2015-11-26 株式会社日立製作所 半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両
JP2016127073A (ja) * 2014-12-26 2016-07-11 株式会社東芝 半導体装置
JP2018186125A (ja) * 2017-04-24 2018-11-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2019003967A (ja) * 2017-06-09 2019-01-10 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法
JP2019012780A (ja) * 2017-06-30 2019-01-24 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016134793A (ja) 2015-01-20 2016-07-25 パナソニックＩｐマネジメント株式会社 通信装置、負荷制御システム、負荷制御装置
KR102276905B1 (ko) 2015-01-29 2021-07-12 삼성전자주식회사 반도체 장치
JP6309656B2 (ja) 2015-02-12 2018-04-11 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
JP7052330B2 (ja) * 2017-12-13 2022-04-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013077761A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 炭化珪素半導体装置
JP2015012294A (ja) * 2013-07-02 2015-01-19 ゼネラル・エレクトリック・カンパニイ 大きなチャネル周縁部を備えた金属酸化膜半導体（ｍｏｓ）デバイス及びその製造方法
JP2015115375A (ja) * 2013-12-09 2015-06-22 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置
WO2015177914A1 (ja) * 2014-05-23 2015-11-26 株式会社日立製作所 半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両
JP2016127073A (ja) * 2014-12-26 2016-07-11 株式会社東芝 半導体装置
JP2018186125A (ja) * 2017-04-24 2018-11-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2019003967A (ja) * 2017-06-09 2019-01-10 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法
JP2019012780A (ja) * 2017-06-30 2019-01-24 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法

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