JP2020136507A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

【課題】半導体素子から発生した熱を効率よく外部に放出することが可能な半導体装置を提供する。【解決手段】半導体装置Ａ１０は、厚さ方向ｚにおいて互いに反対側を向く素子主面３１１および素子裏面３１２を有する半導体素子３１と、半導体素子３１に導通する配線部２０と、配線部２０に導通する電極パッド２６と、半導体素子３１の一部を覆う封止樹脂４と、素子裏面３１２に接し、封止樹脂４から露出する第１金属層５１と、を備えており、半導体素子３１は、厚さ方向ｚから見て、第１金属層５１に重なることを特徴とする。【選択図】図２

Description

本開示は、半導体素子を搭載した半導体装置およびその製造方法に関する。
近年、ＬＳＩ製造技術を応用することで、微細加工したＳｉ基板（シリコンウエハ）に様々な半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。このようなマイクロマシンの製造にあたっては、Ｓｉ基板の微細加工手法としてアルカリ溶液を用いた異方性エッチングが適用されている。異方性エッチングによって、微細な凹部をＳｉ基板に精度良く形成することができる。
たとえば特許文献１に、マイクロマシンの製造技術に基づく半導体装置（ＬＥＤパッケージ）が開示されている。当該半導体装置は、底面および側面を有す凹部をＳｉ基板に形成し、凹部の底面にＬＥＤチップが搭載されたものである。ＬＥＤチップは、凹部に収容された構成となる。また、凹部の底面および側面には、ＬＥＤチップに導通する電極が形成されている。電極は、凹部を含むＳｉ基板にスパッタリング法などにより成膜されたＴｉ層およびＣｕ層に対し、フォトリソグラフィおよびエッチングによりパターニングされたものである。電極を形成した後、凹部の底面にＬＥＤチップを搭載し、凹部に充填された封止樹脂を形成することによって、当該半導体装置が製造される。
特許文献１に開示されている半導体装置において、ＬＥＤチップとは異なる半導体素子を搭載した場合であっても、半導体素子は封止樹脂により覆われた構成となる。当該半導体素子が通電時に比較的多くの熱を発生する場合、封止樹脂の熱伝導率はＳｉ基板よりも低いため、当該半導体素子から発生した熱が効率よく外部に放熱されにくいという課題がある。
特開２００５−２７７３８０号公報
本開示は、上記事情に鑑みて考え出されたものであって、その目的は、半導体素子から発生した熱を効率よく外部に放出することが可能な半導体装置およびその半導体装置の製造方法を提供することにある。
本開示の第１の側面によって提供される半導体装置は、厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、前記半導体素子に導通する配線部と、前記配線部に導通する電極パッドと、前記半導体素子の一部を覆う封止樹脂と、前記素子裏面に接し、前記封止樹脂から露出する第１金属層と、を備えており、前記半導体素子は、前記厚さ方向から見て、前記第１金属層に重なることを特徴とする。
本開示の第２の側面によって提供される半導体装置の製造方法は、半導体材料から構成された基板を用意する工程と、基板上に配置された配線部を形成する配線部形成工程と、厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子を、前記素子主面が前記基板に対向する姿勢で、前記配線部に導通させる半導体素子搭載工程と、前記半導体素子を覆う封止樹脂を形成する封止樹脂形成工程と、前記封止樹脂の一部を除去し、前記素子裏面を露出させる半導体素子露出工程と、前記封止樹脂から露出した前記素子裏面に接する第１金属層を形成する第１金属層形成工程と、前記配線部に導通する電極パッドを形成する電極パッド形成工程とを有することを特徴とする。
本開示の半導体装置によれば、半導体素子から発生した熱を効率よく外部に放出することが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
第１実施形態にかかる半導体装置の平面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 図２に示す断面図の一部を拡大した図（部分拡大断面図）である。 図２に示す断面図の一部を拡大した図（部分拡大断面図）である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 第２実施形態にかかる半導体装置の平面図である。 図２０のＸＸＩ−ＸＸＩ線に沿う断面図である。 図２０に示す半導体装置の製造工程を説明する断面図である。 図２０に示す半導体装置の製造工程を説明する断面図である。 図２０に示す半導体装置の製造工程を説明する断面図である。 図２０に示す半導体装置の製造工程を説明する断面図である。 図２０に示す半導体装置の製造工程を説明する断面図である。 図２０に示す半導体装置の製造工程を説明する断面図である。 第２実施形態の変形例にかかる半導体装置の平面図である。 第３実施形態にかかる半導体装置の平面図である。 図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。 図２９に示す半導体装置の製造工程を説明する断面図である。 図２９に示す半導体装置の製造工程を説明する断面図である。 図２９に示す半導体装置の製造工程を説明する断面図である。 図２９に示す半導体装置の製造工程を説明する断面図である。 図２９に示す半導体装置の製造工程を説明する断面図である。 第３実施形態の変形例に係る半導体装置の断面図である。 第４実施形態にかかる半導体装置の平面図である。 図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図である。 図３８に示す断面図の一部を拡大した図（部分拡大断面図）である。 図３７に示す半導体装置の製造工程を説明する断面図である。 図３７に示す半導体装置の製造工程を説明する断面図である。 図３７に示す半導体装置の製造工程を説明する断面図である。 図３７に示す半導体装置の製造工程を説明する断面図である。 図３７に示す半導体装置の製造工程を説明する断面図である。 図３７に示す半導体装置の製造工程を説明する断面図である。 第５実施形態にかかる半導体装置の断面図である。 図４６に示す半導体装置の製造工程を説明する断面図である。 図４６に示す半導体装置の製造工程を説明する断面図である。 図４６に示す半導体装置の製造工程を説明する断面図である。 図４６に示す半導体装置の製造工程を説明する断面図である。 変形例にかかる半導体装置の断面図である。 変形例にかかる半導体装置の断面図である。
以下、本開示の半導体装置および本開示の半導体装置の製造方法の好ましい実施の形態について、図面を参照して具体的に説明する。
〔第１実施形態〕
図１〜図４に基づき、第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１、絶縁層１５、配線部２０、柱状体２５、電極パッド２６、半導体素子３１、接合層３２、封止樹脂４、第１金属層５１、および、第２金属層５２を備えている。
図１は、半導体装置Ａ１０の平面図である。なお、理解の便宜上、図１において、封止樹脂４および絶縁層１５を省略している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図２に示す断面の一部を拡大した図（部分拡大断面図）である。図３は、主に電極パッド２６および第１金属層５１の断面構造を説明するための図である。図４は、図２に示す断面の一部を拡大した図（部分拡大断面図）である。図４は、主に配線部２０および第２金属層５２の断面構造を説明するための図である。
これらの図に示す半導体装置Ａ１０は、様々な電子機器の回路基板に表面実装される装置である。ここで、説明の便宜上、基板１の厚さ方向を厚さ方向ｚと呼ぶ。また、厚さ方向ｚに対して直交する半導体装置Ａ１０の長手方向（平面図の左右方向）を第１方向ｘと呼ぶ。また、基板１の厚さ方向ｚおよび第１方向ｘの双方に対して直交する半導体装置Ａ１０の短手方向（平面図の上下方向）を第２方向ｙと呼ぶ。半導体装置Ａ１０は、図１に示すように、厚さ方向ｚに見て（以下「平面視」という。）、矩形状である。半導体装置Ａ１０の厚さ方向ｚの寸法は、たとえば３００〜４００μｍ程度であり、第１方向ｘの寸法は、たとえば２００〜７０００μｍ程度であり、第２方向ｙの寸法は、たとえば２００〜７０００μｍ程度である。なお、各寸法は限定されない。
基板１は、半導体素子３１を搭載し、半導体装置Ａ１０の基礎となる支持部材である。基板１の平面視の形状は、図１に示すように、長辺が第１方向ｘに沿った矩形状である。基板１は板状であり、厚さ方向ｚの寸法が２００〜３００μｍ程度である。なお、基板１の形状および寸法は限定されない。たとえば、厚さ方向ｚの寸法が４０μｍ程度であってもよい。基板１は、単結晶の真性半導体材料を主成分とする。この真性半導体材料は、たとえばＳｉである。なお、基板１の材料は限定されない。基板１は、基板主面１１、基板裏面１２、および、複数の基板側面１３を有する。
基板主面１１および基板裏面１２は、図２に示すように、厚さ方向ｚにおいて、互いに反対側を向き、かつ、離間している。基板主面１１は、図２に示すように、厚さ方向ｚの一方を向く。基板主面１１は、平坦である。また、基板主面１１の平面視の形状は、矩形状である。本実施形態においては、基板主面１１は、半導体装置Ａ１０を回路基板に実装した際、当該回路基板に対向する。基板主面１１は、被覆領域１１１および露出領域１１２を含む。被覆領域１１１は、絶縁層１５に覆われた領域である。露出領域１１２は、絶縁層１５に覆われず、当該絶縁層１５から露出する領域である。本実施形態においては、基板主面１１が、本発明の「搭載面」に相当する。
基板裏面１２は、厚さ方向ｚにおいて基板主面１１とは反対側を向く。基板裏面１２は、平坦である。また、基板裏面１２の平面視の形状は、矩形状である。基板裏面１２は、外部に露出している。複数の基板側面１３の各々は、図２に示すように、基板主面１１と基板裏面１２との間に挟まれている。基板１は、第１方向ｘまたは第２方向ｙのいずれか一方を向く、４つの基板側面１３を有する。各基板側面１３は、いずれも平坦であり、かつ、いずれも基板主面１１および基板裏面１２に対して直交している。
絶縁層１５は、電気絶縁性を有する被膜である。絶縁層１５は、図２に示すように、基板１の基板主面１１の一部（被覆領域１１１）を覆う。絶縁層１５は、基板１と配線部２０とを電気的に絶縁する。絶縁層１５は、たとえばＳｉＯ2からなり、基板１を熱酸化することによって形成されている。絶縁層１５の厚さ（厚さ方向ｚの寸法）は、たとえば０．７〜２．０μｍ程度である。なお、絶縁層１５の材料や厚さ、形成方法は限定されない。
配線部２０は、図１、図２および図４に示すように、基板１に形成され、かつ、半導体素子３１に導通する導電体である。配線部２０は、図４に示すように、互いに積層された下地層２０１およびめっき層２０２から構成される。下地層２０１は、基板１に形成され、絶縁層１５によって基板１に対して電気的に絶縁されている。下地層２０１は互いに積層されたＴｉ層およびＣｕ層から構成され、その厚さは２００〜８００ｎｍ程度である。めっき層２０２は、下地層２０１の外側（基板１とは反対側）に下地層２０１に接するように形成されている。めっき層２０２はＣｕから構成され、その厚さは、下地層２０１よりも厚く設定されており、３〜２０μｍ程度である。本実施形態においては、下地層２０１は、スパッタリング法により形成される。また、めっき層２０２は、電解めっきにより形成される。なお、配線部２０の材料や膜厚、形成方法は限定されない。本実施形態にかかる配線部２０は、複数の主面配線２１からなる。
複数の主面配線２１の各々は、図１および図２に示すように、基板主面１１に配置されている。本実施形態においては、半導体装置Ａ１０は、４つの主面配線２１を有する。各主面配線２１は、いずれも第１方向ｘに延びる帯状である。なお、主面配線２１の個数や形状、配置は限定されない。
複数の柱状体２５の各々は、配線部２０と電極パッド２６とを接続する導電体である。本実施形態においては、半導体装置Ａ１０は、４つの柱状体２５を有する。本実施形態においては、各柱状体２５は、ｘ−ｙ平面での断面が矩形の角柱形状である。なお、柱状体２５の形状は限定されず、たとえば円柱形状などであってもよい。各柱状体２５において、厚さ方向ｚの一方端（図２に示す下端）は配線部２０（主面配線２１）につながっており、配線部２０から厚さ方向ｚに突き出ている。また、柱状体２５の厚さ方向ｚの他方端（図２に示す上端）は、封止樹脂４から露出して、電極パッド２６に接続している。また、各柱状体２５は、頂面２５１および複数の側面２５２をそれぞれ有する。各柱状体２５において、頂面２５１は、上記他方端に相当するものであり、封止樹脂４から露出し、かつ、各電極パッド２６のそれぞれに接している。複数の側面２５２は、厚さ方向ｚに対して平行である。本実施形態においては、各柱状体２５は、４つの側面２５２を有しており、４つの側面２５２はそれぞれ、第１方向ｘまたは第２方向ｙのいずれか一方を向く。各側面２５２は、複数の側面２５２は、いずれも封止樹脂４に覆われている。各柱状体２５は、たとえばＣｕから構成され、電解めっきにより形成される。なお、柱状体２５の個数や材料、形成方法は限定されない。本実施形態においては、図２に示すように、各柱状体２５と配線部２０（各主面配線２１）とが、これらの境界において、結合することにより一体化している。なお、結合せずに一体化されていなくてもよい。
複数の電極パッド２６は、半導体装置Ａ１０を電子機器の回路基板に面実装するための端子である。本実施形態においては、半導体装置Ａ１０は、４つの電極パッド２６を有する。複数の電極パッド２６の各々は、平面視矩形状の導電体である。各電極パッド２６は、封止樹脂４から露出する各柱状体２５の頂面２５１の全体に接するように構成される。各電極パッド２６は、平面視において各主面配線２１および封止樹脂４のそれぞれ一部ずつと重なっている。本実施形態においては、各電極パッド２６は、図３に示すように、たとえば互いに積層されたＮｉ層２６１、Ｐｄ層２６２およびＡｕ層２６３から構成されている。本実施形態においては、Ｎｉ層２６１が柱状配線に接し、かつ、Ａｕ層２６３が外部に露出するとともに、Ｐｄ層２６２がＮｉ層２６１とＡｕ層２６３との間に介在する。複数の電極パッド２６は、図１に示すように、いずれも平面視において第１金属層５１の外周に位置する。本実施形態においては、各電極パッド２６の厚さ（厚さ方向ｚの寸法）は、たとえば３〜１５μｍ程度である。本実施形態においては、電極パッド２６は、無電解めっきにより形成される。なお、電極パッド２６の個数や厚さ、材料、形状、形成方法は限定されない。たとえば、電極パッド２６は、Ｐｄ層２６２を含まず、Ｎｉ層２６１とＡｕ層２６３とが積層された構造であってもよい。
配線部２０（複数の主面配線２１）、複数の柱状体２５および複数の電極パッド２６は、半導体装置Ａ１０が実装される回路基板と半導体素子３１との導電経路を構成する。なお、図１および図２に示す配線部２０、複数の柱状体２５および複数の電極パッド２６の配置形態は一例であり、実際の半導体装置Ａ１０における配線部２０、複数の柱状体２５および複数の電極パッド２６の配置形態はこれに限定されない。
半導体素子３１は、図２に示すように、配線部２０に導通する。半導体素子３１は、平面視矩形状である。半導体素子３１は、基板１の上に、フリップチップ実装されている。本実施形態においては、複数の柱状体２５によって、半導体素子３１の収容空間が構成されている。本実施形態にかかる半導体素子３１は、たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子を駆動させるための回路が形成された集積回路（ＩＣ）である。なお、半導体素子３１は、これに限定されず様々な回路が形成された素子とすることができる。また、半導体素子３１は、たとえばホール素子とすることもできる。半導体素子３１は、素子主面３１１、素子裏面３１２および複数の素子側面３１３を有する。
素子主面３１１および素子裏面３１２は、図２に示すように、厚さ方向ｚにおいて、互いに反対側を向き、かつ、離間している。素子主面３１１は、基板主面１１に対向する。素子主面３１１には複数の電極バンプ３１ａが形成されている。各電極バンプ３１ａは、たとえばＳｎを含む合金はんだ、Ｓｎを含む合金はんだ層／Ｎｉ層／Ｃｕ層、Ｓｎを含む合金はんだ層／Ｃｕ層、または、Ａｕ層／Ｐｄ層／Ｎｉ層から構成される。素子裏面３１２は、基板主面１１と同方向（厚さ方向ｚ）を向く。素子裏面３１２は、封止樹脂４から露出している。複数の素子側面３１３はそれぞれ、厚さ方向ｚに対して平行である。本実施形態における半導体素子３１は、４つの素子側面３１３を有しており、４つの素子側面３１３はそれぞれ、第１方向ｘまたは第２方向ｙのいずれか一方を向く。各素子側面３１３は、いずれも封止樹脂４に覆われている。
複数の接合層３２の各々は、図２および図４に示すように、半導体素子３１の各電極バンプ３１ａと各主面配線２１との間にそれぞれ介在する導電体である。各接合層３２によって、半導体素子３１は各主面配線２１に固着によりそれぞれ接続され、かつ半導体素子３１と各主面配線２１（配線部２０）との導通が確保される。本実施形態にかかる接合層３２は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。当該合金層は、たとえばＳｎ−Ａｇ系合金またはＳｎ−Ｓｂ系合金などの鉛フリーはんだである。この形態においては、Ｎｉ層が主面配線２１に接し、合金層が電極バンプ３１ａに接する。なお、接合層３２の材料は限定されない。たとえば、Ｎｉ層と主面配線２１との間にＣｕ層を介在させてもよいし、Ｎｉ層がなくてもよいし、また、上記合金層がなくてもよい。
封止樹脂４は、電気絶縁性を有する、たとえば黒色のエポキシ樹脂を主剤とした合成樹脂である。封止樹脂４は、図２に示すように、半導体素子３１の一部および柱状体２５を覆っている。本実施形態においては、封止樹脂４は平面視において基板１と重なっており、平面視矩形状である。なお、封止樹脂４の材料および形状は限定されない。封止樹脂４は、樹脂主面４１および複数の樹脂側面４３を有する。樹脂主面４１および複数の樹脂側面４３は、半導体装置Ａ１０においていずれも露出した面である。
樹脂主面４１は、基板主面１１と同方向（厚さ方向ｚ）を向く。樹脂主面４１は平坦である。樹脂主面４１は、図２に示すように、柱状体２５の頂面２５１と半導体素子３１の素子裏面３１２と面一である。
複数の樹脂側面４３はそれぞれ、樹脂主面４１と絶縁層１５との間に挟まれている。各樹脂側面４３は、厚さ方向ｚに対して平行である。本実施形態における封止樹脂４は、４つの樹脂側面４３を有しており、４つの樹脂側面４３はそれぞれ、第１方向ｘまたは第２方向ｙのいずれか一方を向く。本実施形態においては、各樹脂側面４３は、図２に示すように、第１樹脂側面４３１および第２樹脂側面４３２を有する。第１樹脂側面４３１は、平坦であり、厚さ方向ｚの一方の端縁が樹脂主面４１に繋がる。第２樹脂側面４３２は、平坦であり、厚さ方向ｚの一方の端縁が絶縁層１５に繋がる。第１樹脂側面４３１は、平面視において、第２樹脂側面４３２よりも半導体装置Ａ１０の内側に配置されている。よって、各樹脂側面４３は、２段になっている。第２樹脂側面４３２は、基板１の基板側面１３と面一である。なお、樹脂側面４３の構成はこれに限定されない。たとえば、第１樹脂側面４３１が平面視において第２樹脂側面４３２よりも半導体装置Ａ１０の外側に配置されていてもよい。あるいは、各樹脂側面４３が２段になっておらず、１つの平坦な面であってもよい。
第１金属層５１は、図１および図２に示すように、半導体素子３１の素子裏面３１２を覆っている。よって、半導体素子３１は、平面視において、第１金属層５１に重なる。第１金属層５１は、封止樹脂４から露出しており、半導体装置Ａ１０の外部に露出している。第１金属層５１は、厚さ方向ｚにおいて、電極パッド２６と略一致する。すなわち、第１金属層５１は、厚さ方向ｚに直交する方向から見て、各電極パッド２６と重なる。第１金属層５１は、複数の電極パッド２６の各々と離間して配置され、絶縁されている。第１金属層５１の厚さは、たとえば３〜１５μｍ程度である。
第１金属層５１は、たとえば、図３に示すように、互いに積層されたＮｉ層５１１、Ｐｄ層５１２、および、Ａｕ層５１３から構成される。第１金属層５１はたとえば無電解めっきにより形成される。すなわち、本実施形態における第１金属層５１は、電極パッド２６と、同じ材料からなり、かつ、同じ形成方法によって形成される。なお、第１金属層５１の材料や形成方法は限定されない。第１金属層５１において、Ｎｉ層５１１は半導体素子３１（素子裏面３１２）に接し、Ａｕ層５１３は外部に露出する。Ｐｄ層５１２は、Ｎｉ層５１１とＡｕ層５１３との間に介在する。なお、第１金属層５１は、Ｐｄ層５１２を含まず、Ｎｉ層５１１とＡｕ層５１３とが積層された構造であってもよい。本実施形態においては、図３に示すように、Ｎｉ層５１１における平面視端縁と複数の素子側面３１３とが略一致する。
第２金属層５２は、図２に示すように、厚さ方向ｚにおいて半導体素子３１よりも素子主面３１１が向く方向に配置されている。本実施形態においては、第２金属層５２は、半導体素子３１（素子主面３１１）と基板１（基板主面１１）との間に配置されている。第２金属層５２は、半導体素子３１と厚さ方向ｚにおいて離間する。第２金属層５２と半導体素子３１との間には封止樹脂４が充填されている。第２金属層５２は、基板１の基板主面１１の露出領域１１２において、基板１に接する。第２金属層５２は、平面視において少なくとも一部が半導体素子３１に重なる。図１に示す例においては、第２金属層５２は、そのすべてが半導体素子３１に重なる。第２金属層５２は、平面視において、基板主面１１の第２方向ｙの一方の端縁から他方の端縁まで繋がる。また、第２金属層５２は、図４に示す上方の面が、厚さ方向ｚにおいて、配線部２０の図４に示す上方の面と略同じである。なお、第２金属層５２の図４に示す上方の面と配線部２０の図４に示す上方の面とは、厚さ方向ｚにおいて、異なっていてもよい。
第２金属層５２は、たとえば、図４に示すように、互いに積層された下地層５２１およびめっき層５２２から構成される。下地層５２１は、互いに積層されたＴｉ層およびＣｕ層から構成され、たとえばスパッタリング法により形成される。また、めっき層５２２は、Ｃｕから構成され、たとえば電解めっきにより形成される。すなわち、本実施形態における第２金属層５２は、配線部２０と、同じ材料からなり、かつ、同じ形成方法によって形成される。なお、第２金属層５２の材料や形成方法は限定されない。本実施形態においては、第２金属層５２は、導電性を有するため、配線部２０と離間して配置されている。なお、配線部２０のうちグランド（基準電位）である部分と第２金属層５２とを導通させて、第２金属層５２をグランド配線として使用してもよい。
次に、図５〜図１９に基づき、半導体装置Ａ１０の製造方法の一例について説明する。なお、これらの図においては、図１のＩＩ−ＩＩ線に沿うｙ−ｚ平面における断面を示している。また、これらの図において示される基材８１（後述）の厚さ方向ｚ、第１方向ｘおよび第２方向ｙは、図１〜図４に示される基板１の厚さ方向ｚ、第１方向ｘおよび第２方向ｙが示す方向と同一である。
まず、図５に示すように、基材８１を用意する。当該基材８１は半導体装置Ａ１０の基板１に対応するものである。基材８１は、単結晶の真性半導体材料からなり、本実施形態においては、Ｓｉ単結晶である。基材８１は、上記した半導体装置Ａ１０の基板１が複数個取りできるサイズである。すなわち、以降の製造工程においては、複数の半導体装置Ａ１０を一括して製造する手法を前提としている。基材８１は、図５に示すように、厚さ方向ｚにおいて互いに反対側を向く表面８１１および裏面８１２を有している。表面８１１は、後に基板主面１１となる部分である。
次いで、図５〜図７に示すように、絶縁層８１５を形成する。当該絶縁層８１５は半導体装置Ａ１０の絶縁層１５に対応するものである。絶縁層８１５を形成する工程（絶縁層形成工程）においては、基材８１の表面８１１を熱酸化することにより、図５に示すように、表面８１１の全面にわたって絶縁層８１５を形成する。絶縁層８１５の厚さは、たとえば０．７〜２．０μｍ程度である。そして、図６に示すように、レジスト層８０１を形成する。レジスト層８０１の形成にあたっては、フォトリソグラフィによる。たとえばスピンコータ（回転式塗布装置）などを用いたスピンコート法により、絶縁層８１５の全面を覆うようにレジスト層８０１を形成した後、当該レジスト層８０１に対して露光・現像を行うことによって、パターンを形成する。パターンを構成するレジスト層８０１は開口部８０１ａを有し、この開口部８０１ａから絶縁層８１５の一部が露出する。そして、当該レジスト層８０１から露出する絶縁層８１５の一部を除去することで、図７に示すように、開口８１５ａを有する絶縁層８１５が形成される。絶縁層８１５の部分除去は、たとえばフッ素系ガスを用いたドライエッチングによる。これにより、基材８１の表面８１１において、絶縁層８１５に覆われた領域８１１ａと、開口８１５ａによって絶縁層８１５から露出した領域８１１ｂとが形成される。この絶縁層８１５に覆われた領域８１１ａが半導体装置Ａ１０の被覆領域１１１に対応し、絶縁層８１５から露出した領域８１１ｂが半導体装置Ａ１０の露出領域１１２に対応する。
次いで、図８に示すように、下地層８２０ｚを形成する。当該下地層８２０ｚの一部（後述する下地層８２０ａ）が半導体装置Ａ１０の配線部２０の下地層２０１に対応し、当該下地層８２０ｚの一部（後述する下地層８５２ａ）が半導体装置Ａ１０の第２金属層５２の下地層５２１に対応する。下地層８２０ｚはスパッタリング法により形成される。下地層８２０ｚは、互いに積層されたＴｉ層およびＣｕ層から構成され、その厚さは２００〜８００ｎｍ程度である。下地層８２０ｚを形成する工程（下地層形成工程）においては、絶縁層８１５および基材８１に接するＴｉ層を形成した後に当該Ｔｉ層に接するＣｕ層を形成する。
次いで、図９および図１０に示すように、めっき層８２０ｂ，８５２ｂを形成する。当該めっき層８２０ｂが半導体装置Ａ１０の配線部２０のめっき層２０２に対応し、当該めっき層８５２ｂが半導体装置Ａ１０の第２金属層５２のめっき層５２２に対応する。本実施形態においては、めっき層８２０ｂとめっき層８５２ｂとの形成は一括して行う。めっき層８２０ｂ，８５２ｂの形成はともに、フォトリソグラフィによるパターンの形成および電解めっきによる。めっき層８２０ｂ，８５２ｂを形成する工程（めっき層形成工程）においては、まず、図９に示す、めっき層８２０ｂ，８５２ｂを形成するためのレジスト層８０２をフォトリソグラフィにより形成する。このレジスト層８０２の形成においては、スピンコート法により、下地層８２０ｚの全面を覆うように感光性レジストを塗布する。そして、当該感光性レジストに対して露光・現像を行うことによって、パターニングを行う。これにより、図９に示すように、パターンを構成するレジスト層８０２が形成される。そして、レジスト層８０２から露出した下地層８２０ｚに接するめっき層８２０ｂ，８５２ｂを形成する。めっき層８２０ｂ，８５２ｂは、Ｃｕから構成される。めっき層８２０ｂ，８５２ｂは、下地層８２０ｚを導電経路とした電解めっきにより形成される。その後、図１０に示すように、レジスト層８０２を除去する。
次いで、図１１および図１２に示すように、接合層８３２を形成する。当該接合層８３２が半導体装置Ａ１０の接合層３２に対応する。接合層８３２の形成は、フォトリソグラフィによるパターンの形成および電解めっきによる。接合層８３２を形成する工程（接合層形成工程）においては、まず、図１１に示す、接合層８３２を形成するためのレジスト層８０３を形成する。当該レジスト層８０３の形成方法は、レジスト層８０２と同じである。パターンを構成するレジスト層８０３は、図１１に示すように開口部８０３ａを有しており、この開口部８０３ａからめっき層８２０ｂの一部が露出する。本実施形態にかかる開口部８０３ａの形状は、直方体状である。そして、レジスト層８０３から露出しためっき層８２０ｂに接する接合層８３２を形成する。接合層８３２は、互いに積層されたＣｕ層、Ｎｉ層およびＳｎを含む合金層から構成される。当該合金層は、たとえばＳｎ−Ａｇ系合金またはＳｎ−Ｓｂ系合金などの鉛フリーはんだである。接合層８３２は、下地層８２０ｚおよびめっき層８２０ｂを導電経路とした電解めっきにより、レジスト層８０３の開口部８０３ａを埋めるように形成される。その後、図１２に示すように、レジスト層８０３を除去する。
次いで、図１３および図１４に示すように、柱状体８２５を形成する。当該柱状体８２５が半導体装置Ａ１０の柱状体２５に対応する。柱状体８２５の形成は、フォトリソグラフィによるパターンの形成および電解めっきによる。柱状体８２５を形成する工程（柱状体形成工程）においては、まず、図１３に示す、柱状体８２５を形成するためのレジスト層８０４を形成する。当該レジスト層８０４は、たとえば厚膜に適したドライフィルムレジストを貼り付けて形成する。なお、これに限らず、レジスト層８０２やレジスト層８０３と同様に形成してもよい。パターンを構成するレジスト層８０４は、図１３に示すように開口部８０４ａを有しており、この開口部８０４ａからめっき層８２０ｂの一部が露出する。レジスト層８０４の厚さは、形成する柱状体８２５の高さに応じて決定する。本実施形態にかかる開口部８０４ａの形状は、直方体状である。そして、レジスト層８０４の開口部８０４ａに、めっき層８２０ｂに接する柱状体８２５を形成する。柱状体８２５は、Ｃｕから構成される。柱状体８２５は、下地層８２０ｚおよびめっき層８２０ｂを導電経路とした電解めっきにより、開口部８０４ａを埋めるように形成される。その後、図１４に示すように、レジスト層８０４を除去する。
次いで、図１５に示すように、基材８１においてめっき層８２０ｂに覆われていない不要な下地層８２０ｚを全て除去する。この不要な下地層８２０ｚは、たとえばウェットエッチングにより除去される。ウェットエッチングでは、たとえばＨ2ＳＯ4（硫酸）およびＨ2Ｏ2（過酸化水素）の混合溶液が用いられる。この下地層８２０ｚの一部を除去する工程（下地層除去工程）により、図１５に示すように、下地層８２０ｚが除去された部分から、絶縁層８１５が露出する。また、下地層８２０ｚは、少なくとも一部が基材８１に接する部分（図１５において左右中央に位置する部分）と、全てが絶縁層８１５に接する部分（図１５において左右両側に位置する部分）とに、分割される。なお、理解の便宜上、下地層８２０ｚのうち、少なくとも一部が基材８１に接する部分を下地層８５２ａとし、全て絶縁層８１５に接する部分を下地層８２０ａとする。よって、この工程を経ることで、下地層８２０ａとめっき層８２０ｂとから構成される配線部８２０が形成され、下地層８５２ａとめっき層８５２ｂとから構成される第２金属層８５２が形成される。すなわち、配線部８２０および第２金属層８５２の形成は、一括して行っている。当該配線部８２０が半導体装置Ａ１０の配線部２０（主面配線２１）に対応し、第２金属層８５２が半導体装置Ａ１０の第２金属層５２に対応する。以上のことから、配線部８２０を形成する工程（配線部形成工程）および第２金属層８５２を形成する工程（第２金属層形成工程）はともに、上記下地層形成工程、上記めっき層形成工程、および、下地層除去工程を含んでいる。
次いで、図１６に示すように、配線部８２０に半導体素子８３１を搭載する。当該半導体素子８３１が半導体装置Ａ１０の半導体素子３１に対応する。半導体素子８３１を搭載する工程（半導体素子搭載工程）は、ＦＣＢ（Flip Chip Bonding）により行う。半導体素子８３１の電極バンプ８３９にフラックスを塗布した後、フリップチップボンダを用いて、素子主面８３１ａを基材８１に対向させて、半導体素子８３１を接合層８３２に仮付けする。このとき、接合層８３２は、配線部８２０と半導体素子８３１との双方に挟まれた状態となる。次いで、リフローにより接合層８３２を溶融させた後、冷却により接合層８３２を固化させることによって、半導体素子８３１の搭載が完了する。
次いで、図１７に示すように、半導体素子８３１を覆う封止樹脂８４を形成する。当該封止樹脂８４が半導体装置Ａ１０の封止樹脂４に対応する。本実施形態にかかる封止樹脂８４は電気絶縁性を有する、たとえば黒色のエポキシ樹脂を主剤とした合成樹脂である。封止樹脂８４を形成する工程（封止樹脂形成工程）においては、半導体素子８３１、配線部８２０および柱状体８２５を露出させることなく覆うように封止樹脂８４を形成する。よって、封止樹脂８４の表面８４ａは、厚さ方向ｚにおいて、半導体素子８３１および柱状体８２５よりも図１７の上方に位置する。
次いで、図１８に示すように、封止樹脂８４から柱状体８２５および半導体素子８３１を露出させる。柱状体８２５を露出させる工程（柱状体露出工程）および半導体素子８３１を露出させる工程（半導体素子露出工程）は、たとえば機械研削により一括して行う。柱状体露出工程および半導体素子露出工程においては、封止樹脂８４を表面８４ａ側から機械研削により研削することで、柱状体８２５および半導体素子８３１を封止樹脂８４から露出させる。これらにより、各々が封止樹脂８４から露出した、半導体素子８３１の素子裏面８３１ｂおよび柱状体８２５の露出面８２５ａが形成される。また、封止樹脂８４の樹脂主面８４１が形成される。半導体素子８３１の素子裏面８３１ｂ、柱状体８２５の露出面８２５ａ、および、封止樹脂８４の樹脂主面８４１は、いずれも平坦であり、面一になっている。半導体素子８３１の素子裏面８３１ｂが半導体装置Ａ１０の半導体素子３１の素子裏面３１２に対応し、柱状体８２５の露出面８２５ａが半導体装置Ａ１０の柱状体２５の頂面２５１に対応し、封止樹脂８４の樹脂主面８４１が半導体装置Ａ１０の樹脂主面４１に対応する。
次いで、図１９に示すように、電極パッド８２６および第１金属層８５１を形成する。当該電極パッド８２６が半導体装置Ａ１０の電極パッド２６に対応し、第１金属層８５１が半導体装置Ａ１０の第１金属層５１に対応する。本実施形態においては、電極パッド８２６を形成する工程（電極パッド形成工程）および第１金属層８５１を形成する工程（第１金属層形成工程）は、無電解めっきにより一括して行う。本実施形態においては、無電解めっきにより、Ｎｉ層、Ｐｄ層、Ａｕ層の順に各々を析出させる。このとき、半導体素子８３１の素子裏面８３１ｂに接し、かつ、これを覆うようにＮｉ層が形成され、当該Ｎｉ層上にＰｄ層、当該Ｐｄ層上にＡｕ層が形成されることにより、第１金属層８５１が形成される。また、柱状体８２５の露出面８２５ａに接し、かつ、これを覆うようにＮｉ層が形成され、当該Ｎｉ層上にＰｄ層、当該Ｐｄ層上にＡｕ層が形成されることにより、電極パッド８２６が形成される。本実施形態においては、電極パッド８２６および第１金属層８５１は同時に形成される。電極パッド８２６および第１金属層８５１はともにその厚さがたとえば３〜１５μｍ程度である。なお、電極パッド８２６および第１金属層８５１の形成において、これらの形成速度や形成度合いが多少異なっていても、同時に形成されているものとする。上記するように素子裏面８３１ｂ、露出面８２５ａ、および、樹脂主面８４１は面一であるので、電極パッド８２６および第１金属層８５１は厚さ方向ｚにおいて、一致する。
次いで、図１９に示す基材８１の裏面８１２側から、たとえば機械研削により基材８１の一部を研削する。なお、この基材８１を研削する工程は、必要に応じて行えばよい。その後、第１方向ｘに沿って基材８１および封止樹脂８４を切断し、第２方向ｙに沿って基材８１および封止樹脂８４を切断することによって、半導体装置Ａ１０の基板１に対応する範囲ごとの個片に分割する。切断にあたっては、たとえばブレードダイシングにより基材８１および封止樹脂８４を切断する。本実施形態においては、ステップカットにより、封止樹脂８４の樹脂主面８４１側から切断する。これにより、図２に示すように、樹脂側面４３において、第１樹脂側面４３１および第２樹脂側面４３２が形成される。当該工程において分割された個片が半導体装置Ａ１０となる。以上の工程を経ることによって、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０およびその製造方法の作用効果について説明する。
半導体装置Ａ１０は、第１金属層５１を備えている。第１金属層５１は、半導体素子３１（素子裏面３１２）に接しており、かつ、外部に露出している。このような構成をとることによって、半導体装置Ａ１０の通電時に半導体素子３１から発生した熱は、第１金属層５１を経由して外部に放出される。したがって、半導体装置Ａ１０によれば、半導体素子３１から発生した熱を効率よく外部に放出することが可能となる。また、半導体装置Ａ１０は、第１金属層５１が半導体素子３１（素子裏面３１２）を覆っているため、半導体素子３１が外気にさらされない構成となる。
半導体装置Ａ１０は、さらに第２金属層５２を備えている。第２金属層５２は、厚さ方向ｚにおいて半導体素子３１（素子主面３１１）と基板１（基板主面１１）との間に配置されている。このような構成をとることによって、半導体装置Ａ１０の通電時に半導体素子３１から発生した熱は、第２金属層５２および基板１を経由して外部に放出される。したがって、半導体装置Ａ１０によれば、半導体素子３１から発生した熱を、第１金属層５１によって素子裏面３１２側から放熱するだけでなく、第２金属層５２によって素子主面３１１側からも放熱することが可能となる。すなわち、さらに効率よく、半導体素子３１の熱を外部に放出することが可能となる。
半導体装置Ａ１０において、基板１の基板主面１１は、絶縁層１５から露出する露出領域１１２を含んでおり、第２金属層５２は、当該露出領域１１２の少なくとも一部（本実施形態においてはすべて）において基板１に接している。このような構成をとることによって、第２金属層５２と基板１との間に絶縁層１５が介在する場合と比べて、第２金属層５２から基板１に熱が伝わりやすい。したがって、半導体装置Ａ１０の放熱性を向上させることができる。
半導体装置Ａ１０において、柱状体２５の頂面２５１、樹脂主面４１、および、素子裏面３１２は、面一である。このような構成をとることによって、半導体装置Ａ１０の厚さ方向ｚの寸法を短く設定し、装置の低背化を図ることができる。また、電極パッド形成工程と第１金属層形成工程とを無電解めっきにより一括して行うことができるので、電極パッド２６（８２６）および第１金属層５１（８５１）を同時に形成できる。
半導体装置Ａ１０において、配線部２０と第２金属層５２とは同じ材料から形成されている。このような構成をとることによって、スパッタリング法による下地層形成工程、電解めっきによるめっき層形成工程、および、不要な下地層を除去する下地層除去工程を行うことで、配線部２０（８２０）および第２金属層５２（８５２）が形成されている。すなわち、上記配線部形成工程および第２金属層形成工程を一括して行うことができるので、配線部２０（８２０）および第２金属層５２（８５２）を同時に形成できる。
第１実施形態では、半導体装置Ａ１０が基板１を備えている場合を示したが、これを備えていなくてもよい。たとえば、上記した製造工程において、基材８１を裏面８１２から研削する工程において、基材８１の一部だけではなく基材８１を全て研削することで、基板１を備えない半導体装置を製造できる。なお、同時に絶縁層８１５も研削して、配線部８２０（２０）を露出させてよい。ただし、露出した配線部２０によって、意図せぬ短絡が生じる可能性があるため、絶縁層８１５を残しておくとよい。なお、絶縁層８１５とは異なる絶縁膜で、露出した配線部２０を覆ってもよい。
〔第２実施形態〕
図２０および図２１に基づき、第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、上記した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図２０は、半導体装置Ａ２０の平面図であり、理解の便宜上、封止樹脂４および絶縁層１５を省略している。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面図である。なお、図２１においては、各樹脂側面４３が１つの平坦な面である場合を示しているが、上記第１実施形態と同様に２段であってもよい。本実施形態にかかる半導体装置Ａ２０は、基板１に凹部１４が形成されている点で、半導体装置Ａ１０と異なる。
本実施形態にかかる基板１は、基板主面１１、基板裏面１２、複数の基板側面１３、および凹部１４を有する。本実施形態においては、基板主面１１として、基板１の結晶方位が（１００）である（１００）面を採用している。また、基板主面１１は、図１に示すように、平面視において凹部１４を囲む枠状となっている。
凹部１４は、基板主面１１から窪むように形成されている。凹部１４は、基板１の厚さ方向ｚにおいて基板１を貫通していない。本実施形態においては、凹部１４は、平面視矩形状である。本実施形態においては、半導体素子３１は、図２１に示すように、一部が凹部１４に収容されるように配置されている。凹部１４は、底面１４１および複数の連絡面１４２を有する。
底面１４１は、半導体素子３１が搭載される面である。底面１４１は、基板１の厚さ方向ｚに対して直交し、かつ、底面１４１の平面視形状は矩形状である。底面１４１は平坦である。本実施形態においては、底面１４１が本発明の「搭載面」に相当する。
複数の連絡面１４２の各々は、図２０および図２１に示すように、基板主面１１および底面１４１につながる面である。基板１の厚さ方向ｚにおいて、各連絡面１４２の図２１に示す上端が基板主面１１につながり、各連絡面１４２の図２１に示す下端が底面１４１につながっている。各連絡面１４２は、底面１４１に対して傾斜している。本実施形態においては、凹部１４は、４つの連絡面１４２を有しており、複数の連絡面１４２が底面１４１の四辺に沿って形成されている。ここで、本実施形態においては、基板主面１１を（１００）面としているため、複数の連絡面１４２はいずれも（１１１）面からなる。したがって、複数の連絡面１４２の底面１４１に対するそれぞれの傾斜角はいずれも同一であり、その角度は約５５°（たとえば５４．７°）である。本実施形態において、凹部１４は異方性エッチングにより形成される。
本実施形態にかかる配線部２０は、複数の主面配線２１、複数の連絡面配線２２、および複数の底面配線２３を含む。
複数の主面配線２１の各々は、基板１の基板主面１１に形成された配線部２０の一部である。各主面配線２１は、第２方向ｙに沿った基板主面１１と各連絡面１４２との交線において各連絡面配線２２につながり、該交線から第１方向ｘに沿って延出している。そして、各主面配線２１は、各柱状体２５につながっている。
複数の連絡面配線２２の各々は、基板１の各連絡面１４２に形成された配線部２０の一部である。各連絡面配線２２は、第１方向ｘに離間した一対の連絡面１４２のいずれかに形成され、平面視矩形状をなす。本実施形態においては、各連絡面配線２２は、第１方向ｘに平行となるように形成されている。また、基板１の厚さ方向ｚにおいて、各連絡面配線２２の図２１に示す上端が各主面配線２１につながり、各連絡面配線２２の図２１に示す下端が各底面配線２３につながっている。
複数の底面配線２３の各々は、基板１の底面１４１に形成された配線部２０の一部である。本実施形態においては、各底面配線２３は、第２方向ｙに沿った底面１４１と各連絡面１４２との交線において各連絡面配線２２につながり、該交線から底面１４１の内側に向かって延出している。図２１に示すように、各底面配線２３に半導体素子３１が、各接合層３２を介して、導通接合されている。
次に、図２２〜図２７に基づき、半導体装置Ａ２０の製造方法の一例について説明する。なお、第１実施形態にかかる半導体装置Ａ１０の製造方法と共通する部分は説明を省略する。これらの図は、半導体装置Ａ２０の製造工程を説明する断面図であり、図２０のＸＸＩ−ＸＸＩ線に沿うｙ−ｚ平面における断面を示している。
まず、図２２〜２４に示すように、基材８１を用意し、当該基材８１に凹部８１４を形成する。当該凹部８１４が半導体装置Ａ２０の凹部１４に対応する。具体的には、図２２に示すように、第１実施形態と同様に、基材８１を用意する。なお、本実施形態にかかる基材８１は、表面８１１として結晶方位が（１００）である（１００）面を採用する。
次いで、図２２に示すように、表面８１１を熱酸化させることによりＳｉＯ2からなるマスク層８０５を形成する。この時点において、マスク層８０５は、表面８１１の全面を覆っている。マスク層８０５の厚さは、たとえば０．７〜２．０μｍ程度である。
次いで、図２３に示すように、マスク層８０５に対してエッチングによるパターニングを行う。具体的には、マスク層８０５にフォトリソグラフィによりレジストを形成して、マスク層８０５をエッチングし、その後、レジストを剥離する。これにより、マスク層８０５に開口が形成される。この開口の形状および大きさは、最終的に得ようとする凹部８１４の形状および大きさに応じて設定する。本実施形態では、開口は矩形状である。
次いで、図２４に示すように、基材８１に凹部８１４を形成する。当該凹部８１４を形成する工程（凹部形成工程）においては、たとえばＫＯＨを用いた異方性エッチングによる。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。この異方性エッチングを行うことにより、図２４に示す、底面８１４ａおよび連絡面８１４ｂを有する凹部８１４が形成される。本実施形態においては、表面８１１として（１００）面を採用しているので、各連絡面８１４ｂは（１１１）面になり、連絡面８１４ｂが表面８１１（ｘ−ｙ平面）に対してなす角度は、約５５°（たとえば５４．７°）となる。本実施形態では、凹部８１４の深さ（厚さ方向ｚの寸法）は、５０〜８０μｍ程度である。なお、エッチング溶液はＫＯＨに限定されず、ＴＭＡＨ（水酸化テトラメチルアンモニウム）やＥＤＰ（エチレンジアミンピロカテール）などのアルカリ溶液であってもよい。また、フッ硝酸（ＨＦとＨＮＯ3の混酸）溶液をエッチング溶液として、等方性エッチングを行うようにしてもよい。
次いで、マスク層８０５を除去する。マスク層８０５の除去は、たとえばＨＦを用いたエッチングによって行う。以上の凹部形成工程により、マスク層８０５に形成された各開口に凹部８１４が形成される。
次いで、図２５に示すように、絶縁層８１５、下地層８２０ｚ、めっき層８２０ｂ，８５２ｂ、接合層８３２、および、柱状体８２５を形成する。これらの工程は、第１実施形態にかかる絶縁層形成工程、下地層形成工程、めっき層形成工程、接合層形成工程、および、柱状体形成工程とそれぞれ同様に行う。ただし、本実施形態においては、めっき層形成工程におけるレジスト層８０２の形成および接合層形成工程におけるレジスト層８０３の形成には、上記したスピンコート法の代わりに、スプレーコート法あるいは電着法が用いられる。なお、上記第１実施形態と同様にスピンコート法を用いてもよい。また、これらの形成順序は、第１実施形態と同様である。
次いで、図２６に示すように、めっき層８２０ｂ，８５２ｂに覆われていない不要な下地層８２０ｚを除去した後に、半導体素子８３１を基材８１に搭載し、封止樹脂８４を形成する。これらの工程は、第１実施形態にかかる下地層除去工程、半導体素子搭載工程、および、封止樹脂形成工程とそれぞれ同様に行う。ただし、本実施形態における半導体素子搭載工程においては、半導体素子８３１を、その一部が凹部８１４に収容されるように、凹部８１４の底面８１４ａ上に搭載する。
次いで、図２７に示すように、柱状体８２５および半導体素子８３１を封止樹脂８４から露出させた後、電極パッド８２６および第１金属層８５１を形成する。なお、これらの形成は、第１実施形態にかかる柱状体露出工程、半導体素子露出工程、電極パッド形成工程、および、第１金属層形成工程とそれぞれ同様に行う。図２７においては、下地層８２０ａおよびめっき層８２０ｂを配線部８２０として記載しており、下地層８５２ａおよびめっき層８５２ｂを第２金属層８５２として記載している。
次いで、第１実施形態と同様に、必要に応じて基材８１を裏面８１２側から研削する。その後、ブレードダイシングによって、基材８１および封止樹脂８４を第１方向ｘおよび第２方向ｙに沿って切断することで、半導体装置Ａ２０の基板１に対応する範囲ごとの個片に分割する。以上の工程を経ることで、半導体装置Ａ２０が製造される。
次に、半導体装置Ａ２０およびその製造方法の作用効果について説明する。
本実施形態によると、半導体装置Ａ２０は、上記半導体装置Ａ１０と同様に第１金属層５１を備えている。したがって、半導体素子３１から発生した熱を、素子裏面３１２側から外部に放出することが可能となる。すなわち、本実施形態においても第１実施形態と同様の効果を奏する。
本実施形態によると、半導体装置Ａ２０は、上記半導体装置Ａ１０と同様に、第２金属層５２を備えている。したがって、半導体素子３１から発生した熱を、第１金属層５１によって素子裏面３１２側から放熱するだけでなく、第２金属層５２によって素子主面３１１側からも放熱することが可能となる。すなわち、本実施形態においても第１実施形態と同様の効果を奏する。
その他、本実施形態において、第１実施形態と同様に構成されるものにおいては、第１実施形態と同様の効果を奏する。
第２実施形態では、配線部２０の平面視における形状が図２０に示す形状である場合を示したが、これに限定されない。たとえば、配線部２０の平面視における形状は、図２８に示すような形状であってもよい。図２８は、このような変形例に係る半導体装置Ａ２０’を示している。図２８は、半導体装置Ａ２０’を示す平面図であり、図２０に対応する。
半導体装置Ａ２０’は、配線部２０の形状が半導体装置Ａ２０と異なる。また、半導体装置Ａ２０’における半導体素子３１は、電極バンプ３１ａの配置が、半導体装置Ａ２０における半導体素子３１と異なっており、４つの電極バンプ３１ａが半導体素子３１の素子主面３１１の中央付近に配置されている。基板１の底面１４１に形成された底面配線２３は、これらの電極バンプ３１ａにそれぞれ接続できるように、底面１４１の中央付近まで延出している。また、基板１の連絡面１４２に形成された連絡面配線２２は、基板主面１１から底面１４１に近付くにしたがって、幅（第２方向ｙにおける寸法）が大きくなっている。半導体装置Ａ２０’においては、図２８に示すように、連絡面配線２２の内側（半導体装置Ａ２０’の第２方向ｙの中心側）の辺は、第１方向ｘに平行であるが、連絡面配線２２の外側（半導体装置Ａ２０’の第２方向ｙの中心側とは反対側）の辺は、第１方向ｘに対して傾斜している。
以上のように構成された半導体装置Ａ２０’においても、半導体装置Ａ２０と同様の効果を奏することができる。
なお、連絡面配線２２の形状は、上記したもの（図２８参照）に限定されない。連絡面配線２２の外側の辺が第１方向ｘに平行であり、連絡面配線２２の内側の辺が第１方向ｘに対して傾斜していてもよい。また、連絡面配線２２の内側の辺も外側の辺も、第１方向ｘに対して傾斜していてもよい。また、基板主面１１から底面１４１に近付くにしたがって、連絡面配線２２の幅が小さくなっていてもよい。
なお、本変形例においては、第２金属層５２を備えていない場合を示したが、これに限定されず、第２金属層５２を備えていてもよい。
〔第３実施形態〕
図２９および図３０に基づき、第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、上記した半導体装置Ａ１０，Ａ２０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図２９は、半導体装置Ａ３０の平面図であり、理解の便宜上、封止樹脂４および絶縁層１５を省略している。図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。なお、図３０においては、各樹脂側面４３が１つの平坦な面である場合を示しているが、上記第１実施形態と同様に２段であってもよい。本実施形態にかかる半導体装置Ａ３０は、柱状体２５を備えておらず、複数の電極パッド２６が基板１の基板裏面１２側に配置されている点で、半導体装置Ａ１０と異なる。
本実施形態にかかる基板１は、基板主面１１、基板裏面１２、複数の基板側面１３、および、複数の貫通孔１６を有する。本実施形態においては、第２実施形態にかかる基板１と同様に、基板主面１１として、基板１の結晶方位が（１００）である（１００）面を採用している。また、半導体素子３１は、図３０に示すように、基板主面１１に搭載されている。本実施形態においては、基板主面１１が本発明の「搭載面」に相当する。
複数の貫通孔１６はそれぞれ、図３０に示すように、基板１の基板主面１１から基板裏面１２まで、厚さ方向ｚに貫通する。本実施形態においては、図２９に示すように、基板１は４つの貫通孔１６を備えており、各貫通孔１６は、基板１の４つの角の近辺にそれぞれに設けられている。本実施形態では、各貫通孔１６の平面視の形状は矩形状である。各貫通孔１６の基板主面１１側の開口寸法は、たとえば２００〜３００μｍ程度である。なお、貫通孔１６の個数、配置、形状および寸法は限定されない。絶縁層１５は、図３０に示すように、各貫通孔１６の内面にも形成されている。
本実施形態にかかる配線部２０は、複数の主面配線２１および複数の貫通配線２４を含んでいる。複数の貫通配線２４はそれぞれ、基板１を貫通するように形成されている。各貫通配線２４は、各貫通孔１６にそれぞれ充填されるようにして、各貫通孔１６の内部に形成されている。各貫通配線２４は、基板１の基板主面１１および基板裏面１２からそれぞれ露出している。各貫通配線２４において、基板主面１１から露出する一端は、主面配線２１に接続している。また、各貫通配線２４において、基板裏面１２から露出する他端は、各電極パッド２６に接続している。本実施形態では、各貫通配線２４は、角柱状であり、それぞれ露出面２４１を有している。各露出面２４１は、基板裏面１２から露出する各貫通配線２４の他端側の面であり、基板裏面１２と面一状である。なお、各貫通配線２４の形状は限定されず、たとえば円柱形状などであってもよい。本実施形態では、複数の主面配線２１と複数の貫通配線２４とは、同じ材料により一体として形成されている。なお、複数の主面配線２１と複数の貫通配線２４とは、異なる材料で別々に形成されていてもよい。
本実施形態においては、各電極パッド２６は、基板裏面１２から露出している各貫通配線２４の露出面２４１の全体に接するように形成されている。
本実施形態においては、半導体装置Ａ３０は、樹脂膜６を備えている。樹脂膜６は、基板裏面１２に形成されている。樹脂膜６は、基板裏面１２の全面を覆っており、半導体装置Ａ３０における、基板裏面１２側の面のうち、複数の電極パッド２６が形成された部分以外の全面を覆っている。樹脂膜６は、各電極パッド２６を互いに電気的に絶縁する役割を果たす。
次に、図３１〜図３５に基づき、半導体装置Ａ３０の製造方法の一例について説明する。なお、半導体装置Ａ１０の製造方法および半導体装置Ａ２０の製造方法と共通する部分は説明を省略する。これらの図は、半導体装置Ａ３０の製造工程を説明する断面図であり、図２９のＸＸＸ−ＸＸＸ線に沿うｙ−ｚ平面における断面を示している。
まず、図３１に示すように、基材８１を用意し、当該基材８１の表面８１１に凹部８１３を形成する。凹部８１３は後に貫通孔８１６になる部分であり、第２実施形態にかかる凹部８１４と同様の方法で形成される（図２２〜図２４参照）。
次いで、図３２に示すように、絶縁層８１５、下地層８２０ｚ、めっき層８２０ｂ，８５２ｂ、接合層８３２を形成する。これらの形成は、第１実施形態にかかる絶縁層形成工程、下地層形成工程、めっき層形成工程、および、接合層形成工程とそれぞれ同様に行う。なお、本実施形態にかかるめっき層形成工程においては、めっき液に抑制剤および促進剤が添加されており、下地層８２０ｚのうち表面８１１に位置する部分より凹部８１３に位置する部分に、優先的にめっきが析出して成長する。これにより、形成されるめっき層８２０ｂは、凹部８１３に位置する部分において表面８１１に位置する部分よりも厚く形成される。めっき層８２０ｂのうち、凹部８１３に形成された厚い部分が半導体装置Ａ３０の貫通配線２４になる。
次いで、図３３に示すように、めっき層８２０ｂ，８５２ｂに覆われていない不要な下地層８２０ｚを除去した後に、半導体素子８３１を基材８１に搭載し、封止樹脂８４を形成する。なお、これらの工程は、第１実施形態にかかる下地層除去工程、半導体素子搭載工程、および、封止樹脂形成工程とそれぞれ同様に行う。
次いで、図３４に示すように、封止樹脂８４および基材８１の一部を、たとえば機械研削により研削する。なお、図３４および図３５においては、下地層８２０ａおよびめっき層８２０ｂを配線部８２０として記載しており、下地層８５２ａおよびめっき層８５２ｂを第２金属層８５２として記載している。本実施形態においては、封止樹脂８４を表面８４ａ側（図中上方）から研削し、半導体素子８３１を露出させる。この研削によって、半導体素子８３１の素子主面８３１ａと封止樹脂８４の樹脂主面８４１は、ともに平坦であり、面一になっている。また、基材８１を裏面８１２側（図中下方）から研削し、貫通孔８１６および貫通配線８２４を形成する。本実施形態においては、全体の厚さ方向ｚの寸法（裏面８１２から封止樹脂８４の上面までの寸法）が所望の寸法（たとえば２００〜３００μｍ程度）になるまで研削を行う。この研削により、貫通配線８２４は、基材８１の裏面８１２から露出する露出面８２４ａを有するようになる。また、凹部８１３は、底面部分が研削されることにより貫通して、貫通孔８１６になる。本実施形態においては、５０〜８０μｍ程度の深さの凹部８１３が研削により、基材８１の厚さ（たとえば３０〜５０μｍ程度）の貫通孔８１６になる。つまり、貫通配線８２４も２０〜３０μｍ程度研削される。また、貫通配線８２４の露出面８２４ａおよび基材８１の裏面８１２は、いずれも平坦であり、面一になっている。
次いで、図３５に示すように、基材８１の裏面８１２を覆うように、樹脂膜８６を形成する。樹脂膜８６には、貫通配線８２４の露出面８２４ａを囲む開口が形成される。次いで、図３５に示すように、樹脂膜８６の開口に、貫通配線８２４の露出面８２４ａに接する電極パッド８２６を形成し、また、半導体素子８３１の素子裏面８３１ｂに接する第１金属層５１を形成する。
次いで、第１実施形態と同様に、ブレードダイシングによって、基材８１および封止樹脂８４を第１方向ｘおよび第２方向ｙに沿って切断することで、半導体装置Ａ３０の基板１に対応する範囲ごとの個片に分割する。以上の工程を経ることで、半導体装置Ａ３０が製造される。
次に、半導体装置Ａ３０およびその製造方法の作用効果について説明する。
本実施形態によると、半導体装置Ａ３０は、上記半導体装置Ａ１０，Ａ２０と同様に第１金属層５１を備えている。したがって、半導体素子３１から発生した熱を、素子裏面３１２側から外部に放出することが可能となる。すなわち、本実施形態においても第１実施形態と同様の効果を奏する。
本実施形態によると、半導体装置Ａ３０は、上記半導体装置Ａ１０，Ａ２０と同様に、第２金属層５２を備えている。したがって、半導体素子３１から発生した熱を、第１金属層５１によって素子裏面３１２側から放熱するだけでなく、第２金属層５２によって素子主面３１１側からも放熱することが可能となる。すなわち、本実施形態においても第１実施形態と同様の効果を奏する。
その他、本実施形態において、第１実施形態あるいは第２実施形態と同様に構成されるものにおいては、第１実施形態あるいは第２実施形態とそれぞれ同様の効果を奏する。
第３実施形態では、第２金属層５２が基板１上に形成されている場合を示したが、これに限定されない。たとえば、第２金属層５２が基板１を貫通するように形成されていてもよい。図３６は、このような変形例に係る半導体装置Ａ３０’を示している。図３６は、半導体装置Ａ３０’を示す断面図であり、図３０に示す断面に対応する。
半導体装置Ａ３０’における基板１は、半導体装置Ａ３０における基板１と比較して、さらに貫通孔１６’を有する。貫通孔１６’は、平面視において、半導体素子３１と重なる。貫通孔１６’の平面視の形状は矩形状である。貫通孔１６’は、貫通孔１６と同様に形成される。貫通孔１６’は、貫通孔１６と同時に形成されても、異なるタイミングで形成されてもよい。なお、貫通孔１６’の個数および形状は限定されない。本変形例においては、絶縁層１５は、図３６に示すように、貫通孔１６’の内面にも形成されている。
半導体装置Ａ３０’において、第２金属層５２は、図３６に示すように、一部が貫通孔１６’に充填されるようにして、貫通孔１６’の内部に形成されている。第２金属層５２は、基板１の基板主面１１および基板裏面１２からそれぞれ露出している。当該基板裏面１２から露出した第２金属層５２の表面には、金属膜２７が形成されている。当該金属膜２７は、たとえば電極パッド２６と同じ素材である。すなわち、金属膜２７は、第２金属層５２に接するＮｉ層、当該Ｎｉ層に積層されたＰｄ層、および、当該Ｐｄ層に積層されたＡｕ層から構成されている。Ａｕ層は外部に露出している。金属膜２７は、電極パッド２６と同様に無電解めっきにより形成される。なお、本変形例においては、第２金属層５２の裏面を金属膜２７で覆うために、樹脂膜６（８６）が開口するように形成されている。なお、半導体装置Ａ３０’において、金属膜２７の代わりに樹脂膜６が形成されていてもよい。
以上のように構成された半導体装置Ａ３０’においても、半導体装置Ａ３０と同様の効果を奏することができる。さらに、半導体装置Ａ３０’によると、第２金属層５２が基板１を貫通するように形成されている。第２金属層５２の素材は金属（主にＣｕ）であり、基板１の素材であるＳｉよりも熱伝導率がよい。したがって、半導体装置Ａ３０’は、半導体装置Ａ３０よりも、半導体素子３１の熱をさらに効率よく外部に放出することができる。
なお、上記変形例においては、半導体装置Ａ３０に対して貫通孔１６’を追加した場合を示したが、半導体装置Ａ１０，Ａ２０に対して貫通孔１６’をさらに追加し、かつ、第２金属層５２の一部が当該貫通孔１６’に充填されるようにして、貫通孔１６’の内部に形成されていてもよい。すなわち、第２金属層５２は、半導体装置Ａ１０，Ａ２０における基板１を貫通するように構成されていてもよい。この場合の貫通孔１６’は、半導体装置Ａ３０’と同様に、その内面が厚さ方向ｚに対して傾斜していても傾斜していなくてもよい。なお、貫通孔１６’の形成手法は特に限定されない。
〔第４実施形態〕
図３７〜図３９に基づき、第４実施形態にかかる半導体装置Ａ４０について説明する。これらの図において、上記した半導体装置Ａ１０，Ａ２０，Ａ３０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図３７は、半導体装置Ａ４０の平面図である。図３８は、図３８のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図である。図３９は、図８に示す断面の一部を拡大した図（部分拡大断面図）である。図３９は、主に電極パッド２６および第１金属層５１の断面構造を説明するための図である。
半導体装置Ａ４０は、上記した半導体装置Ａ１０と比較して、主に、電極パッド２６の形成範囲および積層構造が異なる。
電極パッド２６は、図３７および図３８に示すように、柱状体２５の頂面２５１から樹脂主面４１の一部を通って、樹脂側面４３の一部（第１樹脂側面４３１）まで、ｘ方向に延びている。電極パッド２６は、第１電極部２６ａおよび第２電極部２６ｂを含んでいる。
第１電極部２６ａは、柱状体２５の頂面２５１と、封止樹脂４の樹脂主面４１の一部とに跨って形成されている。第２電極部２６ｂは、封止樹脂４の樹脂側面４３の一部（第１樹脂側面４３１）に形成されている。第２電極部２６ｂは、第１電極部２６ａに繋がっている。
電極パッド２６は、図３９に示すように、たとえば、下地層２６４、Ｎｉ層２６１、Ｐｄ層２６２およびＡｕ層２６３がこの順に積層されている。下地層２６４は、互いに積層されたＴｉ層およびＣｕ層から構成される。下地層２６４においては、柱状体２５（頂面２５１）あるいは封止樹脂４の上にＴｉ層が形成され、Ｔｉ層の上にＣｕ層が形成されている。下地層２６４は、スパッタリング法あるいは真空蒸着法によってＴｉ層およびＣｕ層が積層された後、当該Ｔｉ層およびＣｕ層がパターニングされることで、形成されうる。Ｎｉ層２６１、Ｐｄ層２６２およびＡｕ層２６３は、第１実施形態と同様に、無電解めっきにより形成されうる。なお、電極パッド２６は、Ｐｄ層２６２を含んでいなくてもよい。
第１金属層５１は、図３７および図３８に示すように、形成範囲が第１実施形態と略同じであるが、構成材料が第１実施形態と異なる。
第１金属層５１は、図３９に示すように、たとえば、下地層５１４、Ｎｉ層５１１、Ｐｄ層５１２およびＡｕ層５１３がこの順に積層されている。下地層５１４は、互いに積層されたＴｉ層およびＣｕ層から構成される。下地層５１４においては、半導体素子３１（素子裏面３１２）の上にＴｉ層が形成され、Ｔｉ層の上にＣｕ層が形成されている。下地層５１４は、スパッタリング法あるいは真空蒸着法によってＴｉ層およびＣｕ層が積層された後、当該Ｔｉ層およびＣｕ層がパターニングされることで、形成されうる。Ｎｉ層５１１、Ｐｄ層５１２およびＡｕ層５１３は、第１実施形態と同様に、無電解めっきにより形成されうる。なお、第１金属層５１は、Ｐｄ層５１２を含んでいなくてもよい。また、本実施形態における第１金属層５１においては、下地層５１４が含まれることで、第１実施形態における第１金属層５１よりも少しだけ形成範囲が広い。なお、第１実施形態ないし第３実施形態にかかる第１金属層５１においても、本実施形態と同様に、下地層５１４、Ｎｉ層５１１、Ｐｄ層５１２およびＡｕ層５１３がこの順に積層された構造であってもよい。
次に、図４０〜図４５に基づき、半導体装置Ａ４０の製造方法の一例について説明する。なお、第１実施形態にかかる半導体装置Ａ１０の製造方法と共通する部分は説明を省略する。これらの図は、半導体装置Ａ４０の製造工程を示す断面図であり、図３８に示す断面に対応する。
半導体装置Ａ４０の製造方法は、半導体装置Ａ１０の製造方法と比較して、電極パッド形成工程および第１金属層形成工程の処理が異なる。よって、上記した柱状体露出工程および半導体素子露出工程までは、半導体装置Ａ１０の製造方法と略同じである（図５〜図１８参照）。本実施形態における、電極パッド形成工程および第１金属層形成工程には、次に示す６つの工程がある。
１つ目の工程では、図４０に示すように、封止樹脂８４に、凹部８４４を形成する。凹部８４４を形成する工程（樹脂加工工程）では、たとえばダイシングブレードを用いたハーフカットダイシングによる。凹部８４４のｚ方向寸法は、封止樹脂８４を貫通しなければ、特に限定されない。
２つ目の工程では、図４１に示すように、下地層８９０を形成する。下地層８９０の形成は、たとえばスパッタリング法あるいは真空蒸着法による。下地層８９０は、互いに積層されたＴｉ層およびＣｕ層から形成される。下地層８９０を形成する工程では、素子裏面８３１ｂ、露出面８２５ａ、樹脂主面８４１および凹部８４４の全てを覆うＴｉ層を形成した後に、当該Ｔｉ層の全てを覆うＣｕ層を形成する。
３つ目の工程では、図４２に示すように、レジスト層８０６を形成する。レジスト層８０６の形成においては、スピンコート法により、下地層８９０の全面を覆うように感光性レジストを塗布する。そして、当該感光性レジストに対して露光・現像を行うことによって、レジスト層８０６のパターニングを行う。これにより、図４２に示すように、パターニングされたレジスト層８０６が形成され、レジスト層８０６から下地層８９０の一部が露出する。
４つ目の工程では、下地層８９０のパターニングを行うことで、図４３に示すように、下地層８２６ｄおよび下地層８５１ｄを形成する。具体的には、レジスト層８０６から露出する下地層８９０を除去することで、下地層８９０がパターニングされる。当該パターニングにより、下地層８９０が、下地層８２６ｄおよび下地層８５１ｄに分割される。下地層８２６ｄが、半導体装置Ａ４０の電極パッド２６の下地層２６４に対応し、下地層８５１ｄが、半導体装置Ａ４０の電極パッド２６の下地層５１４に対応する。
５つ目の工程では、図４４に示すように、レジスト層８０６を除去する。
６つ目の工程では、図４５に示すように、めっき層８２６ｅおよびめっき層８５１ｅを形成する。めっき層８２６ｅおよびめっき層８５１ｅの形成は、無電解めっきにより一括して行う。本工程では、無電解めっきにより、Ｎｉ層、Ｐｄ層、Ａｕ層の順に各々を析出させる。このとき、下地層８２６ｄに接し、かつ、これを覆うようにＮｉ層が形成され、当該Ｎｉ層上にＰｄ層、当該Ｐｄ層上にＡｕ層が形成されることにより、めっき層８２６ｅが形成される。また、下地層８５１ｄに接し、かつ、これを覆うようにＮｉ層が形成され、当該Ｎｉ層上にＰｄ層、当該Ｐｄ層上にＡｕ層が形成されることにより、めっき層８５１ｅが形成される。
以上で示した、６つの工程を経ることで、図４５に示すように、下地層８２６ｄおよびめっき層８２６ｅを含んで構成された電極パッド８２６と、下地層８５１ｄおよびめっき層８５１ｅを含んで構成された第１金属層８５１が形成される。
電極パッド形成工程および第１金属層形成工程の後は、第１実施形態と同様に、必要に応じて、基材８１を裏面８１２側から研削し、その後、たとえばブレードダイシングによって、半導体装置Ａ４０の基板１に対応する範囲ごとの個片に分割する。なお、本実施形態では、個片化の際のブレードダイシングにおいては、ステップカットを行うことなく、たとえば図４５に示す切断線ＣＬ１に沿ってダイシングすればよい。切断線ＣＬ１は、樹脂加工工程において形成した凹部８４４を通るように設定されている。
次に、半導体装置Ａ４０およびその製造方法の作用効果について説明する。
本実施形態によると、半導体装置Ａ４０は、上記半導体装置Ａ１０と同様に第１金属層５１を備えている。したがって、半導体素子３１から発生した熱を、素子裏面３１２側から外部に放出することが可能となる。すなわち、本実施形態においても第１実施形態と同様の効果を奏する。
本実施形態によると、電極パッド２６は、第１電極部２６ａおよび第２電極部２６ｂを含んでいる。第１電極部２６ａは、樹脂主面４１の一部および頂面２５１に跨って形成され、柱状体２５に導通する。第２電極部２６ｂは、第１電極部２６ａに繋がり、第１樹脂側面４３１を覆っている。つまり、半導体装置Ａ４０は、封止樹脂４の樹脂側面４３の一部を覆う側方電極（電極パッド２６）を有している。このような構成よると、はんだを用いて、半導体装置Ａ４０を電子機器などの回路基板に実装した際、電極パッド２６の第２電極部２６ｂを覆うようにはんだフィレットが形成される。したがって、はんだの接合状態を、半導体装置Ａ４０の側方から目視確認することができる。すなわち、はんだの接合状態を、Ｘ線検査装置などを用いることなく、目視によって容易に確認することができる。さらに、上記はんだフィレットは第１電極部２６ａおよび第２電極部２６ｂに跨って形成されるので、半導体装置Ａ４０と回路基板との接合面積が多くなる。これにより、半導体装置Ａ４０の接合強度の向上を図ることができる。
その他、本実施形態において、第１ないし第３実施形態と同様に構成されるものにおいては、第１ないし第３実施形態と同様の効果を奏する。
〔第５実施形態〕
図４６に基づき、第５実施形態にかかる半導体装置Ａ５０について説明する。この図において、上記した半導体装置Ａ１０，Ａ２０，Ａ３０，Ａ４０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図４６は、半導体装置Ａ５０の断面図であって、第４実施形態の図３８に示す断面に対応する。
半導体装置Ａ５０は、上記した半導体装置Ａ４０と比較して、主に、基板１および封止樹脂４の形状が異なる。具体的には、基板１は、第４実施形態にかかる基板１と比較して、切り欠き部１７を有している。封止樹脂４は、第４実施形態にかかる封止樹脂４と比較して、充填部４５を含んでいる。
切り欠き部１７は、基板１の基板主面１１および基板側面１３から窪んだ部分である。切り欠き部１７によって、基板１の基板側面１３は、２段になっている。切り欠き部１７は、平面視における基板１の周縁に配置されている。切り欠き部１７は、平面視において、各主面配線２１および各柱状体２５に重ならない。切り欠き部１７には、封止樹脂４の一部（充填部４５）が充填されている。切り欠き部１７は、側壁面１７１および底面１７２を有する。
側壁面１７１は、基板主面１１と底面１７２とに繋がる。図４５に示す例においては、側壁面１７１は、平坦であり、かつ、基板主面１１および底面１７２の双方に対して略直交している。なお、側壁面１７１は、基板主面１１および底面１７２の双方に対して傾斜していてもよい。この場合の傾斜角は、たとえば約５５°（たとえば５４．７°）である。
底面１７２は、側壁面１７１と基板側面１３とに繋がる。図４５に示す例においては、底面１７２は、平坦であり、かつ、基板主面１１と同じ方向を向く。底面１７２は、ｚ方向において、基板主面１１と基板裏面１２との間に位置する。
図４６に示す例においては、側壁面１７１および底面１７２はともに、絶縁層１５で覆われていない。つまり、側壁面１７１および底面１７２は、絶縁層１５から露出する。なお、図４６に示す例とは異なり、側壁面１７１および底面１７２がともに、絶縁層１５に覆われていてもよい。
充填部４５は、封止樹脂４のうち、切り欠き部１７に充填された部分である。充填部４５は、側壁面１７１および底面１７２を覆っている。充填部４５のｘ方向を向く面は、基板側面１３と面一である。
その他、半導体装置Ａ５０は、半導体装置Ａ４０と比較して、次の点でも異なる。それは、第２金属層５２が、基板１の基板主面１１に接しておらず、絶縁層１５の上に形成されている。つまり、第２金属層５２と基板１との間に絶縁層１５が介在している。このため、基板主面１１は、全面が被覆領域１１１であり、露出領域１１２を含んでいない。
次に、図４７〜図５０に基づき、半導体装置Ａ５０の製造方法の一例について説明する。なお、第４実施形態にかかる半導体装置Ａ４０の製造方法と共通する部分は、説明を省略する。これらの図は、半導体装置Ａ５０の製造工程を示す断面図であり、図４６に示す断面に対応する。
半導体装置Ａ５０の製造方法は、半導体装置Ａ４０の製造方法と比較して、主に、下地層形成工程（図８参照）の前に、基材８１を加工する工程（基材加工工程）が追加される。基材加工工程は、第４実施形態と同様に、基材８１を準備し、当該基材８１の表面８１１の全面に絶縁層８１５を形成した後（図５参照）に行われる。基材加工工程には、次に示す４つの工程がある。
１つ目の工程では、図４７に示すように、レジスト層８０７を形成する。レジスト層８０７の形成は、たとえばフォトリソグラフィによる。具体的には、図７に示す絶縁層８１５の全面を覆うように、レジスト層８０７を形成した後、レジスト層８０７に対して露光・現像を行うことによって、パターンを形成する。パターンを構成するレジスト層８０７は、開口しており、開口した部分から絶縁層８１５が露出する。
２つ目の工程では、図４８に示すように、絶縁層８１５の一部を除去する。具体的には、レジスト層８０７から露出する絶縁層８１５を除去する。絶縁層８１５の部分除去は、たとえば、フッ素系ガスを用いたドライエッチングによる。これにより、基材８１の表面８１１の一部が、絶縁層８１５およびレジスト層８０７の双方から露出する。
３つ目の工程では、図４９に示すように、基材８１に凹部８１７を形成する。凹部８１７の形成は、たとえばＫＯＨを用いた異方性のウェットエッチングによる。なお、ＫＯＨの代わりに、ＴＭＡＨやＥＤＰなどのアルカリ溶液を用いてもよい。また、フッ硝酸（ＨＦとＨＮＯ3の混酸）溶液をエッチング溶液として用いることで、等方性のウェットエッチングで行うようにしてもよい。さらに、ウェットエッチングに限定されず、反応性イオンエッチングなどのドライエッチングであってもよいし、ダイシングブレードを用いたハーフエッチングにより、凹部８１７を形成してもよい。形成された凹部８１７は、図４９に示すように、側壁面８１７ａおよび底面８１７ｂを有している。側壁面８１７ａは、基材８１の表面８１１に繋がり、底面８１７ｂは、側壁面８１７ａに繋がる。底面８１７ｂは、平坦であり、表面８１１と同じ方向を向く。基材８１の表面８１１が（１１０）面である場合、ウェットエッチングにより形成される側壁面８１７ａは、図４９に示すように、表面８１１に対して略直交する。なお、基材８１の表面８１１が（１００）面である場合、ウェットエッチングにより形成される側壁面８１７ａは、表面８１１に対して約５４．７°で傾斜する。
４つ目の工程では、図５０に示すように、レジスト層８０７を除去する。
以上で示した４つの工程を経ることで、図５０に示すように、基材８１に凹部８１７が形成される。その後は、第４実施形態と同様に、下地層形成工程（図８参照）以降の工程が順次行われる。そして、たとえばブレードダイシングによって、半導体装置Ａ５０の基板１に対応する範囲ごとの個片に分割することで、半導体装置Ａ５０が形成される。このとき、凹部８１７を通るように切断されることで、半導体装置Ａ５０の基板１に、切り欠き部１７が形成される。
次に、半導体装置Ａ５０およびその製造方法の作用効果について説明する。
本実施形態によると、半導体装置Ａ５０は、上記半導体装置Ａ１０と同様に、第１金属層５１を備えている。したがって、半導体素子３１から発生した熱を、素子裏面３１２側から外部に放熱することが可能となる。すなわち、本実施形態においても第１実施形態と同様の効果を奏する。
本実施形態によると、半導体装置Ａ５０は、基板１に切り欠き部１７が形成されており、当該切り欠き部１７には封止樹脂４の一部（充填部４５）が充填されている。このような構成によると、半導体装置Ａ５０は、半導体装置Ａ４０と比較して、半導体装置Ａ５０の側方における、基板１と電極パッド２６とのｚ方向の距離を大きくできる。したがって、半導体装置Ａ５０を回路基板等に実装する際に用いるはんだが、基板１と電極パッド２６とに跨って形成されることを抑制できる。特に、基板１が、絶縁体ではなく、導電体である場合、はんだが基板１と電極パッド２６とに跨って形成されると、意図せぬ短絡の原因となる。よって、はんだが基板１と電極パッド２６とに跨って形成されることを抑制することで、意図せぬ短絡を抑制することができる。
その他、本実施形態において、第１ないし第４実施形態と同様に構成されるものにおいては、第１ないし第４実施形態と同様の効果を奏する。たとえば、本実施形態においても、電極パッド２６は、第１電極部２６ａおよび第２電極部２６ｂを含んでいるので、半導体装置Ａ５０を回路基板等に実装した際のはんだの接合状態を目視によって容易に確認できる。
第４および第５実施形態では、半導体装置Ａ４０，Ａ５０は、第１金属層５１を備えていたが、これを備えていなくてもよい。たとえば、第１金属層形成工程の３つ目の工程（図４２参照）において、素子裏面８３１ｂ上のレジスト層８０６を形成しなければ、第１金属層５１を備えてない半導体装置を製造できる。あるいは、第１金属層５１の代わりに、絶縁性の保護膜が形成されていてもよい。
第４および第５実施形態では、半導体装置Ａ４０，Ａ５０は、電極パッド２６が、ｘ方向を向く樹脂側面４３に形成されている場合を示したが、これに限定されず、ｙ方向を向く樹脂側面４３にも形成されていてもよい。つまり、半導体装置Ａ４０，Ａ５０は、ＤＦＮ(Dual Flatpack No-leaded)型のパッケージ構造ではなく、ＱＦＮ(Quad Flatpack No-leaded)型のパッケージ構造であってもよい。
第１ないし第５実施形態では、半導体装置Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０はそれぞれ、第２金属層５２を備えていたが、これを備えていなくてもよい。たとえば、上記めっき層形成工程（図９および図１０参照）において、めっき層８５２ｂを形成させる位置にもレジスト層８０２を形成しておくことで、第２金属層５２を備えない半導体装置を製造できる。
第１ないし第５実施形態では、各半導体装置Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０のそれぞれにおいて、半導体素子３１と第２金属層５２とが離間しており、半導体素子３１と第２金属層５２との間には封止樹脂４が充填されている場合を示したが、これに限定されない。たとえば、半導体素子３１と第２金属層５２とを導電体によって接合させてもよい。図５１は、このような変形例を説明するための図であり、図２に対応する断面図である。同図は、たとえば半導体装置Ａ１０において、半導体素子３１と第２金属層５２とを接合層３２’で接合した場合を示している。本変形例においては、接合層３２’は、接合層３２と同じ材料からなる。また、図５１に示すように、接合層３２’は、第２金属層５２の半導体素子３１に対向する面（図中上面）の一部を覆うように形成されている。なお、当該対向する面のすべてを覆うように形成されていてもよい。また、接合層３２’の配置および形状は、図５１に示すものに限定されない。このような構成をとることで、半導体素子３１から発生した熱が、接合層３２’を介して、第２金属層５２に伝達する。当該接合層３２’は、主に金属材料であるため、封止樹脂４よりも熱伝導率が高い。したがって、半導体装置の放熱性能をさらに向上させることができる。なお、半導体素子３１と第２金属層５２とを接合層３２’で接合する場合においては、第２金属層５２を、内部配線として利用してもよい。この場合、第２金属層５２と基板１との間に絶縁材料を介在させることが好ましい。
第１ないし第５実施形態では、半導体装置Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０はそれぞれ、１つの半導体素子３１を備えている場合を示したが、これに限定されず、半導体素子３１と異なる他の半導体素子を１つ以上備えていてもよい。図５２は、このような変形例を説明するための図であり、図２に対応する断面図である。同図は、たとえば半導体装置Ａ１０において、半導体素子３３をさらに備えた場合を示している。本変形例においては、半導体素子３３は、たとえばダイオードなどのディスクリート半導体である。なお、ディスクリート半導体ではなく、半導体素子３１と同様に、集積回路であってもよい。半導体素子３３は、表面実装型のパッケージである。このような構成をとることで、半導体装置の多機能化を図ることができる。
第１ないし第５実施形態では、半導体装置Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０はそれぞれ、４つの柱状体２５を備えている場合を示したが、柱状体２５の数はこれに限定されない。柱状体２５の数は、半導体素子３１に形成された複数の電極バンプ３１ａの数に応じて、適宜変更可能である。
本開示にかかる半導体装置および半導体装置の製造方法は、上記実施形態に限定されるっものではない。本開示にかかる半導体装置の各部の具体的な構成、および、本開示にかかる半導体装置の製造方法の各工程の具体的な手法は、種々に設計変更自在である。
本開示にかかる半導体装置および半導体装置の製造方法は、以下の付記に関する実施形態を含む。
［付記１］
厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、
前記半導体素子に導通する配線部と、
前記配線部に導通する電極パッドと、
前記半導体素子の一部を覆う封止樹脂と、
前記素子裏面に接し、前記封止樹脂から露出する第１金属層と、
を備えており、
前記半導体素子は、前記厚さ方向から見て、前記第１金属層に重なる、半導体装置。
［付記２］
前記第１金属層と前記電極パッドとは、同じ素材からなる、付記１に記載の半導体装置。
［付記３］
前記素材は、互いに積層されたＮｉ層、Ｐｄ層、および、Ａｕ層である、付記２に記載の半導体装置。
［付記４］
前記電極パッドと前記第１金属層とは絶縁されている、付記２または付記３に記載の半導体装置。
［付記５］
前記配線部から絶縁された第２金属層をさらに備えており、
前記第２金属層は、前記厚さ方向において前記半導体素子よりも前記素子主面が向く方向に配置され、かつ、少なくとも一部が前記厚さ方向から見て前記半導体素子と重なる、付記１ないし付記４のいずれかに記載の半導体装置。
［付記６］
前記第２金属層および前記配線部はともに、互いに積層された下地層およびめっき層から構成される、付記５に記載の半導体装置。
［付記７］
前記下地層は、互いに積層されたＴｉ層およびＣｕ層から構成され、
前記めっき層は、Ｃｕから構成される、付記６に記載の半導体装置。
［付記８］
半導体材料から構成され、前記配線部が配置された基板と、
前記基板と前記配線部とを絶縁するための絶縁層と、をさらに備えている、付記１ないし付記７のいずれかに記載の半導体装置。
［付記９］
半導体材料から構成され、前記配線部が配置された基板と、
前記基板と前記配線部とを絶縁するための絶縁膜と、をさらに備えており、
前記基板は、前記半導体素子を搭載する搭載面を有し、
前記搭載面は、前記絶縁膜が形成された被覆領域と前記絶縁膜から露出する露出領域とを含んでおり、
前記第２金属層は、前記露出領域の少なくとも一部において前記搭載面に接する、付記５ないし付記７のいずれかに記載の半導体装置。
［付記１０］
前記半導体材料は、Ｓｉである、付記８または付記９に記載の半導体装置。
［付記１１］
導電性を有し、前記配線部から前記厚さ方向に突き出た柱状体をさらに備えており、
前記電極パッドは、前記柱状体に接する、付記１ないし付記１０のいずれかに記載の半導体装置。
［付記１２］
前記柱状体は、前記素子裏面と同じ方向を向き、前記封止樹脂から露出した頂面を有し、
前記封止樹脂は、前記素子裏面と同じ方向を向く樹脂主面を有し、
前記頂面および前記樹脂主面はともに、前記素子裏面と面一である、付記１１に記載の半導体装置。
［付記１３］
前記頂面は、前記電極パッドに覆われており、
前記電極パッドと前記第１金属層とは、前記厚さ方向において一致する、付記１２に記載の半導体装置。
［付記１４］
前記封止樹脂は、第１樹脂側面および第２樹脂側面を有しており、
前記第１樹脂側面は、前記樹脂主面に繋がり、
前記第２樹脂側面は、前記厚さ方向に見て、前記第１樹脂側面よりも、前記封止樹脂の内側に配置されている、付記１２に記載の半導体装置。
［付記１５］
前記電極パッドは、前記樹脂主面および前記頂面に跨って形成された第１電極部と、前記第１電極部に繋がり、かつ、前記第１樹脂側面を覆う第２電極部と、を含んでいる、付記１４に記載の半導体装置。
［付記１６］
前記配線部に導通し、前記半導体素子を接合する接合層を、さらに備える、付記１ないし付記１５のいずれかに記載の半導体装置。
［付記１７］
半導体材料から構成された基板を用意する工程と、
基板上に配置された配線部を形成する配線部形成工程と、
厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子を、前記素子主面が前記基板に対向する姿勢で、前記配線部に導通させる半導体素子搭載工程と、
前記半導体素子を覆う封止樹脂を形成する封止樹脂形成工程と、
前記封止樹脂の一部を除去し、前記素子裏面を露出させる半導体素子露出工程と、
前記封止樹脂から露出した前記素子裏面に接する第１金属層を形成する第１金属層形成工程と、
前記配線部に導通する電極パッドを形成する電極パッド形成工程と、を有する半導体装置の製造方法。
［付記１８］
前記第１金属層および前記電極パッドの形成はともに、無電解めっきによる、付記１７に記載の半導体装置の製造方法。
［付記１９］
前記第１金属層形成工程と前記電極パッド形成工程とは、一括して行う、付記１８に記載の半導体装置の製造方法。
［付記２０］
前記厚さ方向において前記半導体素子と前記基板との間に配置された第２金属層を形成する第２金属層形成工程をさらに有する、付記１７ないし付記１９のいずれかに記載の半導体装置の製造方法。
［付記２１］
前記第２金属層形成工程と前記配線部形成工程とはともに、スパッタリング法により下地層を形成する工程と、電解めっきによりめっき層を形成する工程とを含む、
請求項２０に記載の半導体装置の製造方法。
［付記２２］
前記第２金属層形成工程と前記配線部形成工程とは、一括して行う、付記２１に記載の半導体装置の製造方法。
［付記２３］
導電性を有し、かつ、前記配線部から前記厚さ方向に突き出た柱状体を形成する柱状体形成工程をさらに有しており、
前記柱状体は、前記素子裏面と同じ方向を向き、かつ、前記封止樹脂から露出する頂面を有しており、
前記電極パッド形成工程において、前記頂面を覆う前記電極パッドを形成する、付記１７ないし付記２２のいずれかに記載の半導体装置の製造方法。
Ａ１０，Ａ２０，Ａ２０’，Ａ３０，Ａ３０’，Ａ４０，Ａ５０：半導体装置
１ ：基板
１１ ：基板主面
１１１ ：被覆領域
１１２ ：露出領域
１２ ：基板裏面
１３ ：基板側面
１４ ：凹部
１４１ ：底面
１４２ ：連絡面
１５ ：絶縁層
１６，１６’：貫通孔
１７ ：切り欠き部
１７１ ：側壁面
１７２ ：底面
２０ ：配線部
２０１ ：下地層
２０２ ：めっき層
２１ ：主面配線
２２ ：連絡面配線
２３ ：底面配線
２４ ：貫通配線
２４１ ：露出面
２５ ：柱状体
２５１ ：頂面
２５２ ：側面
２６ ：電極パッド
２６ａ ：第１電極部
２６ｂ ：第２電極部
２６１ ：Ｎｉ層
２６２ ：Ｐｄ層
２６３ ：Ａｕ層
２７ ：金属膜
３１ ：半導体素子
３１ａ ：電極バンプ
３１１ ：素子主面
３１２ ：素子裏面
３１３ ：素子側面
３２，３２’：接合層
３３ ：半導体素子
４ ：封止樹脂
４１ ：樹脂主面
４３ ：樹脂側面
４３１ ：第１樹脂側面
４３２ ：第２樹脂側面
４５ ：充填部
５１ ：第１金属層
５１１ ：Ｎｉ層
５１２ ：Ｐｄ層
５１３ ：Ａｕ層
５２ ：第２金属層
５２１ ：下地層
５２２ ：めっき層
６ ：樹脂膜
８０１，８０２，８０３，８０４，８０６，８０７：レジスト層
８０１ａ，８０３ａ，８０４ａ：開口部
８０５ ：マスク層
８１ ：基材
８１１ ：表面
８１１ａ ：領域
８１１ｂ ：領域
８１２ ：裏面
８１３ ：凹部
８１４ ：凹部
８１４ａ ：底面
８１４ｂ ：連絡面
８１５ ：絶縁層
８１５ａ ：開口
８１６ ：貫通孔
８１７ ：凹部
８１７ａ ：側壁面
８１７ｂ ：底面
８２０ ：配線部
８２０ａ ：下地層
８２０ｂ ：めっき層
８２０ｚ ：下地層
８２４ ：貫通配線
８２４ａ ：露出面
８２５ ：柱状体
８２５ａ ：露出面
８２６ ：電極パッド
８２６ｄ ：下地層
８２６ｅ ：めっき層
８３１ ：半導体素子
８３１ａ ：素子主面
８３１ｂ ：素子裏面
８３２ ：接合層
８３９ ：電極バンプ
８４ ：封止樹脂
８４ａ ：表面
８４１ ：樹脂主面
８４４ ：凹部
８５１ ：第１金属層
８５１ｄ ：下地層
８５１ｅ ：めっき層
８５２ ：第２金属層
８５２ａ ：下地層
８５２ｂ ：めっき層
８６ ：樹脂膜
８９０ ：下地層

Claims (23)

  1. 厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、
    前記半導体素子に導通する配線部と、
    前記配線部に導通する電極パッドと、
    前記半導体素子の一部を覆う封止樹脂と、
    前記素子裏面に接し、前記封止樹脂から露出する第１金属層と、
    を備えており、
    前記半導体素子は、前記厚さ方向から見て、前記第１金属層に重なる、
    ことを特徴とする半導体装置。
  2. 前記第１金属層と前記電極パッドとは、同じ素材からなる、
    請求項１に記載の半導体装置。
  3. 前記素材は、互いに積層されたＮｉ層、Ｐｄ層、および、Ａｕ層である、
    請求項２に記載の半導体装置。
  4. 前記電極パッドと前記第１金属層とは絶縁されている、
    請求項２または請求項３に記載の半導体装置。
  5. 前記配線部から絶縁された第２金属層をさらに備えており、
    前記第２金属層は、前記厚さ方向において前記半導体素子よりも前記素子主面が向く方向に配置され、かつ、少なくとも一部が前記厚さ方向から見て前記半導体素子と重なる、
    請求項１ないし請求項４のいずれか一項に記載の半導体装置。
  6. 前記第２金属層および前記配線部はともに、互いに積層された下地層およびめっき層から構成される、
    請求項５に記載の半導体装置。
  7. 前記下地層は、互いに積層されたＴｉ層およびＣｕ層から構成され、
    前記めっき層は、Ｃｕから構成される、
    請求項６に記載の半導体装置。
  8. 半導体材料から構成され、前記配線部が配置された基板と、
    前記基板と前記配線部とを絶縁するための絶縁層と、をさらに備えている、
    請求項１ないし請求項７のいずれか一項に記載の半導体装置。
  9. 半導体材料から構成され、前記配線部が配置された基板と、
    前記基板と前記配線部とを絶縁するための絶縁膜と、をさらに備えており、
    前記基板は、前記半導体素子を搭載する搭載面を有し、
    前記搭載面は、前記絶縁膜が形成された被覆領域と前記絶縁膜から露出する露出領域とを含んでおり、
    前記第２金属層は、前記露出領域の少なくとも一部において前記搭載面に接する、
    請求項５ないし請求項７のいずれか一項に記載の半導体装置。
  10. 前記半導体材料は、Ｓｉである、
    請求項８または請求項９に記載の半導体装置。
  11. 導電性を有し、前記配線部から前記厚さ方向に突き出た柱状体をさらに備えており、
    前記電極パッドは、前記柱状体に接する、
    請求項１ないし請求項１０のいずれか一項に記載の半導体装置。
  12. 前記柱状体は、前記素子裏面と同じ方向を向き、前記封止樹脂から露出した頂面を有し、
    前記封止樹脂は、前記素子裏面と同じ方向を向く樹脂主面を有し、
    前記頂面および前記樹脂主面はともに、前記素子裏面と面一である、
    請求項１１に記載の半導体装置。
  13. 前記頂面は、前記電極パッドに覆われており、
    前記電極パッドと前記第１金属層とは、前記厚さ方向において一致する、
    請求項１２に記載の半導体装置。
  14. 前記封止樹脂は、第１樹脂側面および第２樹脂側面を有しており、
    前記第１樹脂側面は、前記樹脂主面に繋がり、
    前記第２樹脂側面は、前記厚さ方向に見て、前記第１樹脂側面よりも、前記封止樹脂の内側に配置されている、
    請求項１２に記載の半導体装置。
  15. 前記電極パッドは、前記樹脂主面および前記頂面に跨って形成された第１電極部と、前記第１電極部に繋がり、かつ、前記第１樹脂側面を覆う第２電極部と、を含んでいる、
    請求項１４に記載の半導体装置。
  16. 前記配線部に導通し、前記半導体素子を接合する接合層を、さらに備える、
    請求項１ないし請求項１５のいずれか一項に記載の半導体装置。
  17. 半導体材料から構成された基板を用意する工程と、
    基板上に配置された配線部を形成する配線部形成工程と、
    厚さ方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子を、前記素子主面が前記基板に対向する姿勢で、前記配線部に導通させる半導体素子搭載工程と、
    前記半導体素子を覆う封止樹脂を形成する封止樹脂形成工程と、
    前記封止樹脂の一部を除去し、前記素子裏面を露出させる半導体素子露出工程と、
    前記封止樹脂から露出した前記素子裏面に接する第１金属層を形成する第１金属層形成工程と、
    前記配線部に導通する電極パッドを形成する電極パッド形成工程と、
    を有することを特徴とする半導体装置の製造方法。
  18. 前記第１金属層および前記電極パッドの形成はともに、無電解めっきによる、
    請求項１７に記載の半導体装置の製造方法。
  19. 前記第１金属層形成工程と前記電極パッド形成工程とは、一括して行う、
    請求項１８に記載の半導体装置の製造方法。
  20. 前記厚さ方向において前記半導体素子と前記基板との間に配置された第２金属層を形成する第２金属層形成工程をさらに有する、
    請求項１７ないし請求項１９のいずれか一項に記載の半導体装置の製造方法。
  21. 前記第２金属層形成工程と前記配線部形成工程とはともに、スパッタリング法により下地層を形成する工程と、電解めっきによりめっき層を形成する工程とを含む、
    請求項２０に記載の半導体装置の製造方法。
  22. 前記第２金属層形成工程と前記配線部形成工程とは、一括して行う、
    請求項２１に記載の半導体装置の製造方法。
  23. 導電性を有し、かつ、前記配線部から前記厚さ方向に突き出た柱状体を形成する柱状体形成工程をさらに有しており、
    前記柱状体は、前記素子裏面と同じ方向を向き、かつ、前記封止樹脂から露出する頂面を有しており、
    前記電極パッド形成工程において、前記頂面を覆う前記電極パッドを形成する、
    請求項１７ないし請求項２２のいずれか一項に記載の半導体装置の製造方法。
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