JP2020074370A - エネルギーフィルタ処理冷電子デバイスおよび方法 - Google Patents

Abstract

【課題】有限温度において、フェルミ・ディラック分布に従い熱的に励起される固体内の電子の熱励起の操作を可能にする方法を提供する。【解決手段】エネルギーフィルタ処理冷電子デバイスは、トンネル障壁の伝導帯のバンド屈曲を介して形成された量子井戸または量子ドットの離散的エネルギー準位を介した電子エネルギーフィルタリングを使用する。ソース電極の連鎖配列、量子井戸、量子ドット（ＱＤ）およびドレイン電極を有する構造を使用して、物理的な冷却を行うことなく、室温で、有効温度が約４５Ｋの低さの冷電子が作製されて伝達できる。その構造は、電子がソースからドレインへ伝達されるときに、量子井戸の離散的状態がエネルギーフィルタとして機能する。【選択図】図１Ａ-Ｃ

Description

本発明は、一般に、電子機器に関し、より詳細には、超低電力散逸電子機器のための電子デバイスおよび方法に関する。

有限温度において、固体内の電子は、フェルミ・ディラック分布に従い熱的に励起される。この電子の熱励起は、様々な電子系における多数の新規および技術的に重要な現象を覆い隠すか、または無効にする。例えば、それは、単電子系［１、２］におけるクーロンブロッケードを一掃し、スピントロニクス系［３、４］におけるスピンバルブ効果の効率を低下させ得る。電子の熱励起は、もっと主流の電子デバイスの性能も著しく低下させ得る。例えば、それは、金属−酸化物−半導体電界−効果トランジスタ（ＭＯＳＦＥＴ）における過剰な電力散逸の根本原因であり；電子の熱励起は、電流の激しいオン／オフを妨げて、室温での閾値下の振れを約６０ｍＶ／ｄｅｃａｄｅに制限し、過剰な電力散逸［５〜７］を引き起こす。これらは、いくつかのの例に過ぎないが、電子の熱励起の悪影響は、固体の電子系一般において見られる。従って、電子の熱励起の操作を可能にし得る方法があれば、科学的および技術的な利点が広範囲にわたって予期されるであろう。

他の人による過去の研究から、量子ドット内に存在する離散的エネルギー準位を利用することにより、電子の熱励起を抑制して、低電子温度を得ることができることが示されている。電子伝達が離散的エネルギー準位を通して起こるようにされる場合、エネルギーが離散的エネルギー準位と一致する電子のみが伝達に加わることができるので、それはエネルギーフィルタ（または熱フィルタ）として機能できる。これは、二重量子ドット系を使用して実験的に示されており、二重量子ドット系では、ソース電極に隣接した第１の量子ドットがエネルギーフィルタとして機能して、冷電子だけを第２の量子ドット［８〜１０］に渡す。同様の方法で、離散的エネルギー準位または超電導エネルギーギャップが、エネルギー選択的電子トンネル［１１〜１５］を通じた電子ガスの量子冷却のために利用できることも示されている。これまで、研究は、超低サブケルビン電子の取得およびそれらの新規現象の調査に重点を置いてきており、その間、系全体は、極低温度まで、通常は１Ｋ未満［８〜１５］まで冷却されるが、それは、実用的な用途に適さない領域である。

本発明は、新しい電子デバイス（以下、エネルギーフィルタ処理された冷電子デバイスと称す）を提供し、新しい電子デバイスは、室温で１０ｍＶ／ｄｅｃａｄｅ未満の極小の閾値下の振れを達成し、その結果として供給電圧を０．１Ｖ未満に引き下げることにより、フェルミ・ディラック電子熱励起を効果的に抑制して、電子温度を低下させ、電力散逸を減少できる。量子井戸内で得られる離散的エネルギー状態は、電子のフェルミ・ディラックのスミアリングを抑制し、従って電子温度を効果的に低下できるエネルギーフィルタとして機能して、室温でのごくわずかな閾値下の振れをもたらす。本発明は、主として、電子デバイスにおける高い電力散逸および電力消費の問題を解決することを対象とし、それは、ラップトップ、スマートフォン、および他の電子器具のバッテリー寿命を効果的に改善できる。軍事目的に対しては、兵士が持ち運ぶ機器の重量を効果的に減らすことを対象とする。これは、バッテリー電源を必要とする機器の総重量を９０％減らすことを意味し得る。

本発明は、ソース電極の連鎖配列、量子井戸（ＱＷ）、量子ドット（ＱＤ）、およびドレイン電極を有する構造を使用して、物理的な冷却を行うことなく、室温で、有効温度が約４５Ｋの低さの冷電子が作製されて伝達できることを示し、その構造では、電子がソースからドレインへ伝達されるときに、ＱＷの離散的状態がエネルギーフィルタとして機能する。本アプローチの重要な態様は、一旦、電子がＱＷ状態によってフィルタ処理されると、それらは、電子励起のための経路が（フォノン吸収を除いて）存在しないので、エネルギーを獲得できず、従って、電子は、ドレインに伝達されるまで、冷たいままであることである。この方法は、様々な電子系の低温の動作領域を室温まで上げるため、または室温での電子系の性能を大幅に強化するために、総合的な戦略としての使用が期待できる。これは、２つの例で示される。第１には、冷電子が単電子トランジスタで使用されて、単電子トランジスタ内でエネルギーフィルタ処理された冷電子が冷却液の必要性を排除し、室温で、クーロン階段およびクーロン振動を生じる。第２に、冷電子は、室温での約１０ｍＶ／ｄｅｃａｄｅの極めて激しい電流のオン／オフ機能を可能にして、超低電力散逸電子機器の実現への経路を開き得る重要な進歩となる。

本発明は、絶縁層上に配置された第１の電極、第１の電極上に配置された絶縁層、絶縁層上に配置された第２の電極、ならびに第１の電極および第２の電極の各外表面上に自然に形成されたか、または蒸着された第１のトンネル障壁を含む、エネルギーフィルタ処理された冷電子デバイスを提供する。第１の電極、絶縁層、第２の電極、および第１のトンネル障壁は、露出した絶縁層側壁および露出した第１のトンネル障壁側壁を有するスタックを形成する。半導体または金属ナノ粒子が、露出した絶縁層側壁上に付着される。半導体または金属ナノ粒子と露出した第１のトンネル障壁側壁との間に配置された誘電体から、第２のトンネル障壁が形成される。第１のトンネル障壁の伝導帯内に量子井戸または量子ドットが形成される。量子井戸または量子ドット内に離散的エネルギー準位が形成される。

加えて、本発明は、エネルギーフィルタ処理された冷電子デバイスを製作するための方法を提供し、その方法は、第１の電極を絶縁層上に蒸着させるステップ、絶縁層を第１の電極上に蒸着させるステップ、第２の電極を絶縁層上に蒸着させるステップ、ならびに第１のトンネル障壁を第１の電極および第２の電極の各外表面上に蒸着させるか、または自然に形成するステップを含む。第１の電極、絶縁層、第２の電極、および第１のトンネル障壁は、露出した絶縁層側壁および露出した第１のトンネル障壁側壁を有するスタックを形成する。追加のステップは、半導体または金属ナノ粒子を、露出した絶縁層側壁上に付着すること、および半導体または金属ナノ粒子と露出した第１のトンネル障壁側壁との間に誘電体を蒸着させることにより、第２のトンネル障壁を形成することを含む。

さらに、本発明は、エネルギーフィルタ処理された冷電子ナノピラーデバイスを提供し、それは、絶縁層上に配置された第１の電極、第１の電極上に配置された第１のトンネル障壁、第１のトンネル障壁上に配置された第２のトンネル障壁、第２のトンネル障壁上に配置された半導体または金属から成る島材料（ｉｓｌａｎｄ ｍａｔｅｒｉａｌ）、島材料上に配置された追加の第２のトンネル障壁、追加の第２のトンネル障壁上に配置された追加の第１のトンネル障壁、および追加の第１のトンネル障壁上に配置された第２の電極を含む。第１の電極、第１のトンネル障壁、第２のトンネル障壁、島材料、追加の第２のトンネル障壁、追加の第１のトンネル障壁、および第２の電極は、ナノピラーを形成する。第１のトンネル障壁および追加の第１のトンネル障壁の伝導帯内に量子井戸または量子ドットが形成される。量子井戸または量子ドット内に離散的エネルギー準位が形成される。

その上、本発明は、エネルギーフィルタ処理された冷電子ナノピラーデバイスを製作するための方法を提供し、その方法は、第１の電極を絶縁層上に蒸着させるステップ、第１のトンネル障壁を第１の電極上に蒸着させるか、または自然に形成するステップ、第２のトンネル障壁を第１のトンネル障壁上に蒸着させるステップ、島材料を第２のトンネル障壁上に蒸着させるステップ、追加の第２のトンネル障壁を島材料上に蒸着させるステップ、追加の第１のトンネル障壁を追加の第２のトンネル障壁上に蒸着させるか、または自然に形成するステップ、第２の電極を追加の第１のトンネル障壁上に蒸着させるステップ、ナノ粒子を第２の電極上に蒸着させるステップ、垂直エッチングプロセスおよびナノ粒子をエッチングハードマスクとして使用してナノピラーを生成するステップ、ならびにナノ粒子を除去するステップを含む。

本発明は、電極を有する電子または孔を注入するデバイスコンポーネント、電極に隣接して配置された量子井戸であって、電極内で量子井戸のエネルギー準位間隔が少なくとも２５０ｍｅＶ以上である量子井戸、および量子井戸に隣接して配置されたトンネル障壁も提供する。

電子または孔を注入するデバイスコンポーネントは、電極を基板上に蒸着させ、電極に隣接して量子井戸を形成し、量子井戸に隣接してトンネル障壁を形成することにより作製できる。

同様に、本発明は、電極を有する電子または孔を注入するデバイスコンポーネント、電極に隣接して配置された量子ドットであって、電極内で量子ドットのエネルギー準位間隔が少なくとも２５０ｍｅＶ以上である量子ドット、および量子ドットに隣接して配置されたトンネル障壁を提供する。

電子または孔を注入するデバイスコンポーネントは、電極を基板上に蒸着させ、電極に隣接して量子ドットを形成し、量子ドットに隣接してトンネル障壁を形成することにより作製できる。

本発明は、エネルギーフィルタ処理冷電子トランジスタを操作するための方法を提供し、それは、第１の電極、第２の電極、ゲート電極、および第１の電極と第２の電極との間に配置された電子エネルギーフィルタであって、量子井戸を含む電子エネルギーフィルタを有するエネルギーフィルタ処理冷電子トランジスタを提供して、室温での量子井戸の離散的状態による電子エネルギーフィルタを使用して熱的に励起された電子を除去し、エネルギーフィルタ処理された冷電子のみを第１の電極と第２の電極との間で伝達し、エネルギーフィルタ処理された冷電子の伝達をゲート電極を使用して制御することにより行う。

加えて、本発明は、中央島、第２のトンネル障壁、追加の第２のトンネル障壁、第１のトンネル障壁、追加の第１のトンネル障壁、第１の電極、第２の電極、ゲート誘電体、およびゲート電極を含む、エネルギーフィルタ処理冷電子トランジスタを提供する。中央島は絶縁層上に配置されて、少なくとも第１の壁および第２の壁を有する。第２のトンネル障壁は中央島の第１の壁上に配置される。追加の第２のトンネル障壁は、中央島の第２の壁上に配置される。第１のトンネル障壁は、第２のトンネル障壁および絶縁層の第１の部分上に配置される。追加の第１のトンネル障壁は、追加の第２のトンネル障壁および絶縁層の第２の部分上に配置される。第１の電極は、絶縁層の第１の部分の上であって、第２のトンネル障壁上に配置された第１のトンネル障壁に隣接して、第１のトンネル障壁上に配置される。第２の電極は、絶縁層の第２の部分の上であって、追加の第２のトンネル障壁上に配置された追加の第１のトンネル障壁に隣接して、追加の第１のトンネル障壁上に配置される。ゲート誘導体は、第１の電極の一部、第１のトンネル障壁、第２のトンネル障壁、中央島、追加の第２のトンネル障壁、追加の第１のトンネル障壁、および第２の電極の一部の上に配置される。代替として、ゲート誘導体は、中央島の上にのみ配置される。ゲート電極は、ゲート誘導体上に配置される。

さらに、本発明は、エネルギーフィルタ処理冷電子トランジスタを形成するための方法を提供し、それは、基板を提供し、絶縁層を基板上に形成するか、または蒸着させ、半導体材料もしくは金属を絶縁層上に形成するか、または蒸着させ、犠牲材料を半導体材料もしくは金属上に形成するか、または蒸着させて、犠牲材料および中央島の周囲の半導体材料もしくは金属をエッチングまたは除去することにより中央島を形成することにより行う。第２のトンネル障壁材料は、中央島の半導体材料または金属の周囲に形成されるか、または蒸着される。第２のトンネル障壁材料は、第２のトンネル障壁を中央島の第１の側面上に、追加の第２のトンネル障壁を中央島の第２の側面上に形成する。第１のトンネル障壁材料は、中央島上の犠牲材料の上および周囲、第２のトンネル障壁上、ならびに絶縁層上に形成されるか、または蒸着される。第１のトンネル障壁材料は、第１のトンネル障壁を第２のトンネル障壁に隣接して、また、追加の第１のトンネル障壁を追加の第２のトンネル障壁に隣接して、形成する。電極材料は、第１の電極を第１のトンネル障壁に隣接して、また、第２の電極を追加の第１のトンネル障壁に隣接して形成するために、第１のトンネル障壁上に形成されるか、または蒸着される。第１の電極および第２の電極の上端と実質的に同じ高さの平面より上の全ての材料は除去されるか、または取り出される。ゲート誘導体は、第１の電極の一部、第１のトンネル障壁、第２のトンネル障壁、中央島、追加の第２のトンネル障壁、追加の第１のトンネル障壁、および第２の電極の一部の上に形成されるか、または蒸着される。代替としてゲート誘導体は中央島の上にのみ形成されるか、または蒸着される。ゲート電極はゲート誘導体上に形成されるか、または蒸着される。

本発明は、添付の図面を参照して、以下で詳細に説明される。

本発明の上記およびさらなる利点は、添付の図面と併せて、以下の説明を参照することにより、より良く理解され得る。

本発明の一実施形態に従い、量子井戸状態を通じた電子トンネルによる電子エネルギーフィルタ処理の概略図である。 本発明の一実施形態に従い、室温でのエネルギーフィルタ処理された冷電子伝達を示すグラフである。 本発明の一実施形態に従い、異なる温度で、狭いｄＩ／ｄＶピーク幅で現れるエネルギーフィルタ処理の有効性を示すグラフである。 本発明の一実施形態に従い、約５．５ｎｍのＣｄＳｅ ＱＤをもつユニットのＩ−Ｖ特性を示すグラフである。 本発明の一実施形態に従い、有効温度低下を示すグラフである。 本発明の一実施形態に従い、それぞれ、ゼロ電圧バイアスおよび正電圧バイアスに対するＤＢＴＪ（二重障壁トンネル接合）のためのエネルギー線図である。 本発明の一実施形態に従い、フェルミ・ディラック熱スミアリング（ｔｈｅｒｍａｌ ｓｍｅａｒｉｎｇ）に起因するＩ−Ｖ特性を示すグラフである。 本発明の一実施形態に従い、フェルミ・ディラック熱スミアリングに起因する、微分コンダクタンス、ｄＩ（Ｖ）／ｄＶを示すグラフである。 本発明の一実施形態に従い、微分コンダクタンスピークのＦＷＨＭ（半値全幅）の温度依存性を示すグラフである。 本発明の一実施形態に従い、エネルギーフィルタ処理された冷電子伝達のためのモデリングを示す。 本発明の一実施形態に従い、数値計算で使用される関数を示すグラフである。 本発明の一実施形態に従い、エネルギーフィルタ処理された冷電子伝達のためのモデルに対する計算結果を示すグラフである。 本発明の一実施形態に従い、エネルギーフィルタ処理された冷電子伝達の単電子トランジスタ（ＳＥＴ）への適用を示す。 本発明の一実施形態に従い、電子エネルギーフィルタ処理に影響を及ぼすパラメータを示す概略図である。 本発明の一実施形態に従った、量子井戸の形成に関するエネルギー障壁Ｅ_ｂの役割およびその離散的状態を示す概略図およびグラフである。 本発明の一実施形態に従い、双極性分子の自己組織化単分子膜（ＳＡＭ）を使用したバンド屈曲を設計するためのフローチャートである。 本発明の一実施形態に従い、垂直電極構成およびＱＤ（半導体ナノ粒子）を使用した、エネルギーフィルタ処理冷電子デバイス構造を示す。 本発明の一実施形態に従ってナノピラー構成を使用するエネルギーフィルタ処理冷電子デバイス構造を示す。 本発明の一実施形態に従って、ナノピラー構造を作製するためのプロセスを示す。 本発明の一実施形態に従い、ナノピラーに電気的に接触するプロセスを示す。 本発明の一実施形態に従った、エネルギーフィルタ処理冷電子トランジスタの概略図の上面図および断面図を示す。 本発明の一実施形態に従い、単電子トランジスタ（ＳＥＴ）を製作しての、図２１におけるゲート設計のテストを示す。 本発明の一実施形態に従い、室温での約１０ｍＶ／ｄｅｃａｄｅの激しい電流オン／オフ機能を示すＩ−Ｖ特性のグラフである。 本発明の一実施形態に従って組み込まれたゲート電極を有する完成したエネルギーフィルタ処理冷電子ナノピラートランジスタの概略図である。 本発明の一実施形態に従い、二端子のエネルギーフィルタ処理冷電子ナノピラーデバイス（断面図）へのゲート挿入のためのプロセスフローを示す。 本発明の一実施形態に従った、個々にアドレス可能なエネルギーフィルタ処理冷電子ナノピラートランジスタの大規模製作を示す。 本発明の一実施形態に従った、Ｃｒ_２Ｏ_３層のエネルギーバンド屈曲の直接測定のための金属−絶縁物−半導体（ＭＩＳ）の概略図である。 本発明の一実施形態に従った、変動するＣｒ_２Ｏ_３層厚さｄ_{Ｃｒ２Ｏ３}を有するＭＩＳユニットのための測定されたＣ−Ｖ特性のグラフである。 本発明の一実施形態に従って、室温エネルギーフィルタを利用するエネルギーフィルタ処理冷電子トランジスタ例の概略図である。 本発明の一実施形態に従い、図２９のエネルギーフィルタ処理冷電子トランジスタを作製するためのプロセスフローを示す。 本発明の一実施形態に従った、エネルギーフィルタ処理冷電子トランジスタの断面図および上面図である。 本発明の一実施形態に従い、図２９のエネルギーフィルタ処理冷電子トランジスタを作製するために使用されるマスクレイアウトの概略図である。

以下で、本発明の様々な実施形態の実施および使用が詳細に説明されているが、本発明は、多岐にわたる特定コンテキストで具現化できる多くの適用可能な発明概念を提供することが理解されよう。本明細書で説明する具体的な実施形態は、本発明を行って使用するための特定方法の例示にすぎず、本発明の範囲を定めない。

超低エネルギー消費で動作できるトランジスタがあれば、軍事、商業、および宇宙利用向けの多くの用途を生み出すであろう。例えば、電池式電子装置の電力消費が、性能を犠牲にすることなく、約１００倍減少できれば、機器の電池重量を約１００倍だけ減らすことができるであろう。これは、例として、無人機（ＵＡＶ）、遠隔通信装置、遠隔検知装置、ミサイル、潜水艦、航空機、および戦場で兵士が持ち運ぶ電子装置を含む、多数の軍装備品の機能を大幅に向上させるであろう。商業用途も非常に大きいことが予期され、例えば、充電しなくても１か月動作できる携帯電話およびラップトップが想像され得る。

フェルミ・ディラック（ＦＤ）分布は、電子の熱挙動を決定する基本特性である。有限温度において、それは、フェルミ準位あたりの電子の熱スミアリングを引き起こし、熱スミアリングは、一般に、多数の電子、光電子、およびスピントロニクス系の適切な機能に対して固有の温度制限を設定する好ましくない効果である。ＦＤ分布は操作の対象にできないので、ＦＤスミアリングを抑制する唯一の方法は、温度を下げることである。この固有の制限は、実際の用途に対するそれらの実装がなければ、多くの電子／スピントロニクス系が、適切な動作のために、極低温度（例えば、７７Ｋ未満）まで冷却されることを必要とする。しかし、ＦＤスミアリングを効果的に抑制する方法が存在する場合、多くの新規の電子／光電子／スピントロニクス系が、室温でさえ動作することができて、多数の軍事および商業用途につながるであろう。

本発明は、電子の熱挙動を、電子のＦＤ熱スミアリングが効果的に抑制されるような方法で、操作する新しい方法を提供する。電子は、冷電子のみがトンネル事象に加わることができるように、電子トンネル中に、量子井戸または量子ドットの離散的エネルギー準位によってフィルタ処理される。このエネルギーフィルタ処理された電子トンネルは、ＦＤ熱スミアリングを効果的に抑制するか、または、同等に、物理的冷却なしで、電子温度を効果的に下げる。

エネルギーフィルタ処理された電子トンネルの重要な用途は、超低電力消費で動作できる新しいタイプのトランジスタ「エネルギーフィルタ処理冷電子トランジスタ」である。現在の最新式トランジスタの超大量熱発生（電力消費または電力散逸）は、ＦＤ分布に続いて熱的に励起された電子に起因して、電圧が低下した場合にトランジスタが突然にオフできないという事実から生じる。本発明は、熱的に励起された電子をフィルタ処理し、従って、物理的な冷却なしで（すなわち、室温で）、電子温度を４５Ｋ以下に効果的に下げることにより、この制限を克服し、それは、トランジスタが超低電力散逸で動作できることを意味する。

言い換えれば、トランジスタの電力消費を削減するカギは、閾値下の振れ（ＳＳ）を低下させること、トランジスタが閾値電圧Ｖ_ｔｈ以下でオフにできる速さの程度である。低い閾値下の振れでは、低いオフ状態電流を維持しながら、供給電圧Ｖ_ＤＤが低減でき、従って、電力消費を（Ｖ_ＤＤの２乗に比例して）低減できる。しかし、金属−酸化物−半導体−電界−効果−トランジスタ（ＭＯＳＦＥＴ）に対して、最低限可能な閾値下の振れは室温で６０ｍＶ／ｄｅｃａｄｅであり、１ボルトよりはるかに小さいＶ_ＤＤは、かなりの量のオフ状態電流を有することなく、実装できない。ＭＯＳＦＥＴに対する６０ｍＶ／ｄｅｃａｄｅ閾値下の振れは、熱力学（電子のフェルミ・ディラック分布）によって設定されるので、これは、従来技術を使用してそれ以上低減できない本質的な値である。バンド間トンネリングが利用されるトンネル電界−効果−トランジスタ（ＴＦＥＴ）は活発に調査されてきた［７、８０］が、ＴＦＥＴに対して多くの課題が存在し、非常に急激なドーピングプロファイルを制御すること、および低バンドギャップ材料をＳｉプラットフォームに実装することを含む。

本発明は、エネルギーフィルタ処理冷電子トランジスタという名前の新しいタイプのトランジスタを示し、その新しいタイプのトランジスタは、室温で１０ｍＶ／ｄｅｃａｄｅ未満の閾値下の振れを有する。この極小の閾値下の振れのために、供給電圧Ｖ_ＤＤは、０．１Ｖ未満まで低減される。このトランジスタの重要な要素は、そのデバイス構成および材料選択によって電子エネルギーフィルタが生成されることであり、電子エネルギーフィルタは、電子のフェルミ・ディラック分布を効果的に抑制し、結果として、外部冷却なしで、有効電子温度を４５Ｋ未満にする。重要なことには、エネルギーフィルタ処理冷電子トランジスタは、完全なＣＭＯＳ互換のプロセスおよび材料で作製でき、それは、エネルギーフィルタ処理冷電子トランジスタを主流のシリコンベースのＩＣプラットフォームへ容易に実装できるようにする。

図１Ａに示すように、本発明のエネルギーフィルタ処理構造は、量子井戸を二重障壁トンネル接合（ＤＢＴＪ）構成に組み込むことにより作製された。量子ドットε_Ｄのエネルギー準位がソース電極のフェルミ準位μ_Ｌに近づくように電圧バイアスが通常のＤＢＴＪに印加されると、電子はソースからＱＤにトンネルでき、結果として、図１Ａ（下）に示すように、Ｉ−Ｖ特性における電流発現となる。しかし、有限温度では、ソース電極内の熱的に励起された電子は、たとえε_Ｄがμ_Ｌの上に位置していても（図１Ａの赤の矢印）、ＱＤにトンネルできるので、この電流発現は突然ではない。この状況は、図１Ｂに示すように、ソースとトンネル障壁との間に量子井戸が挿入されると、劇的に変化する。この場合、量子井戸エネルギー準位ε_ＷからＱＤエネルギー準位ε_Ｄへの電子伝達は、ε_Ｄがε_Ｗ（図１Ｂの赤い矢印）以下の場合に限り、生じ得る［１６］。ε_Ｄがε_Ｗの上に位置している場合、利用できる励起経路が（以下で説明する、エネルギー準位オフセットが小さい場合に生じ得るフォノン吸収を除いて）ないので、伝達は阻止されるであろう。これは、図１Ｂ（下）に示すように、電流発現がε_Ｗとε_Ｄの一致に対応するところで急激な電流ステップを生じるであろう。

量子井戸は、ソース電極としてＣｒを使用することにより、ソース側（ＳｉＯ_２）でソースとトンネル障壁との間に形成され、ソース電極に対して、図１Ｂに示すように、Ｃｒ_２Ｏ_３の薄層（約２ｎｍ）がＣｒ表面上に自然に形成されて、量子井戸材料として役立つ。ここで、Ｃｒ_２Ｏ_３／ＳｉＯ_２界面［１７〜２０］で自然に生じる界面双極子および／または界面電荷により、Ｃｒ_２Ｏ_３伝導帯のバンド屈曲が引き起こされて、量子井戸［２１〜２５］を生じる。量子井戸内の離散的エネルギー状態は、電子のＱＤへの注入のためのエネルギーフィルタとして機能する。このエネルギーフィルタ処理は、電極上での電子のフェルミ・ディラック（「ＦＤ」）スミアリングを効果的に抑制するか、または、同等に、電子温度を効果的に低下させて、室温での１０ｍＶ／ｄｅｃａｄｅ未満の、極小の閾値下の振れをもたらす。このエネルギーフィルタ処理構造は、ＣＭＯＳ互換のプロセスおよび材料を使用して、図１Ｃに示す３次元構成で作製された。この構造の作製では、２Ｄ電子ガス（２ＤＥＧ）の形成および２ＤＥＧでのＱＤの作製に伴う複雑な手順を必要とせず、そのため、製作は、ＣＭＯＳ互換のプロセスおよび材料［２６］を使用して大規模に実施できることに留意することは重要である。この構成では、電極（Ｃｒ）は絶縁層（ＳｉＯ_２またはＡｌ_２Ｏ_３）によって垂直に分離され、ＱＤは絶縁層の側壁に位置付けられ、ＱＤと電極との間のＳｉＯ_２は、追加のトンネル障壁として機能する。ＣｄＳｅナノ粒子がＱＤとして使用されて、それらの離散的エネルギー状態を通した電子伝達が調査された。従来技術の２ＤＥＧ ＱＤにおけるエネルギー準位分離は、室温での熱エネルギー（約２５ｍｅＶ）よりもずっと小さいため、エネルギーフィルタ処理は、従来技術の構成および材料に対しては、室温で機能しない。本発明では、量子井戸は、薄いトンネル障壁（約２ｎｍ）で形成され、そのエネルギー分離が室温での熱エネルギーよりもはるかに大きい量子井戸状態を生じて、室温でのエネルギーフィルタ処理を可能にする。

図２Ａは、約７．０ｎｍのＣｄＳｅナノ粒子がＱＤとして使用された図１Ｃに示す構造で作製されたユニットに対して室温で測定されたＩ−Ｖ特性を示す。急激な電流ジャンプ（矢印で示す）が明らかに解決されており、それは、エネルギーフィルタ処理およびそれに続く冷電子伝達が室温で極めてうまく機能することを明らかにしている。各電流ジャンプは、ＣｄＳｅ ＱＤのエネルギー準位のＱＷエネルギー準位ε_Ｗとの一致に対応し、ここで、ｓ、ｐ、およびｄは、ＣｄＳｅ ＱＤの伝導帯内の最初の３つの準位を表し、ｈ_１、ｈ_２、およびｈ_３は、価電子帯内の最初の３つの準位を表す。ＣｄＳｅ ＱＤのバンドギャップから生じる、明白なゼロコンダクタンスギャップ（約２．２Ｖ）も見られる。

エネルギーフィルタ処理のない電子伝達に対して、これらの急激な電流ステップは、低温においてのみ得ることができる。図２Ｂは、フェルミ・ディラック熱励起がそれらの温度挙動を決定する、変動する温度において数値的に計算されたＩ−Ｖを示す。図２Ａの実験に基づくＩ−Ｖは、温度が約４５Ｋ（図２Ｂの青）にされた場合に限り達成でき、そこでは、熱励起が十分に抑制される。室温では、全ての電流ステップが、フェルミ・ディラック熱スミアリング（図２Ｂの緑）のために一掃される。明確にするために、Ｉ−Ｖは３０ｎＡだけ垂直に変位されていることに留意されたい。実験により、通常のＤＢＴＪにおけるＱＤを通した電子伝達は、走査トンネル顕微鏡法（ＳＴＳ）［２７〜３１］を使用して、他の人によって広く研究された。それらのうまく解決された電流ステップは、低温（５Ｋ未満）においてのみ観察され、ほとんどの場合は、光学フォノン寄与［２７〜３４］などの、非熱的広がり係数によって達成されたことに留意されたい。例えば、ＣｄＳｅ ＱＤに対して得られたＩ−Ｖ特性により、電流ステップにおける広がりΔ（図１Ａでの定義）は、４．５Ｋにおいて約５０ｍＶである［３０］ことが示された。他方、本発明による方法は、室温においてさえ、はるかに急激な電流ステップを引き起こし：Δは２９５Ｋにおいて約２０ｍＶにすぎない（図２Ａ）。

図２Ａにおける急激な電流ジャンプをさらに調査するために、図２Ｃに示すように（図２Ａおよび図２Ｃのデータは異なるユニットからである）、室温でのロックイン技術を使用して、独立した直接微分コンダクタンス（ｄＩ／ｄＶ）測定が実施された。伝導帯および価電子帯内の最初の３つのＱＤ準位は、それぞれ、ｓ、ｐ、ｄ、およびｈ_１、ｈ_２、ｈ_３とラベルが付けられている。それぞれが、図２ＡにおけるＩ−Ｖ測定内の電流ステップ（矢印で示す）に対応する、うまく解決されたピークが見られる。図２Ｃにおけるピーク幅は、極めて狭く；ピークの半値全幅（ＦＷＨＭ）は、約１８ｍｅＶにすぎない。通常のフェルミ・ディラック熱スミアリングが有効であれば、数値計算に従い、温度が約４５Ｋまで低下した場合に限り、同じＦＷＨＭが得られたであろう。言い換えれば、通常のＦＤ熱スミアリングは、約１００ｍＶ ＦＷＨＭを生じたはずであり、図２Ｃにおける測定は、約５を超える倍数のＦＤスミアリングの抑制が得られたことを示している。

温度依存性

エネルギーフィルタ処理への温度の影響を調査するために、微分コンダクタンス測定が（ロックインを使用して）、７７Ｋから２９５Ｋまでの様々なリザーバ温度で実施された。図３Ａは、約７ｎｍのＣｄＳｅナノ粒子がＱＤとして使用されたユニットから得られた微分コンダクタンスを示している。ピーク幅は、温度が低下するのにつれて減少し；ＦＨＷＭは、２９５、２２５、１５０、および７７Ｋにおいて、それぞれ、約１７、約１０、約８、および約４ｍＶである。各温度において、ピーク幅は、全てのｓ、ｐ、およびｄピークに対して同じである。

図３Ａにおける小さいＦＷＨＭおよびそれらの温度依存性は、エネルギーフィルタ処理が、ＱＤではなく、ＱＷのエネルギー準位を通して生じるので、ＱＤの特定のエネルギー準位に関係なく、有効である。これを検証するために、約５．５ｎｍのＣｄＳｅ ＱＤをその中央島として有するユニットが作製された。様々な温度における微分コンダクタンス測定が図３Ｂに示されている。それらのピーク位置は、文献［２９、３５〜３９］と一致して、ＱＤエネルギー準位のサイズ依存性を良く反映しており；約７ｎｍのＣｄＳｅ ＱＤをもつユニット（図３Ａ）と比較して、約５．５ｎｍのＣｄＳｅ ＱＤをもつユニットは、より高い伝導帯発現（約１．３Ｖにおいて）およびより大きいｓ−ｐ準位分離（約２４０ｍＶ）を示している。それにもかかわらず、ピーク幅およびそれらの温度依存性は、図３Ａおよび図３Ｂにおいて本質的に同じであり、同じエネルギーフィルタ処理プロセスが、特定のＱＤエネルギー準位構造（以下も参照）に関係なく、有効であることを示している。

微分コンダクタンス測定におけるピーク幅は、図３Ａ〜図３Ｂでは、ＤＢＴＪ構成［２７〜３４］でのＱＤのＳＴＳ測定において他の人によって観察されたものよりずっと狭い（例えば、ＦＷＨＭは７７Ｋで約３ｍｅＶにしか達しない）ことに留意されたい。後者に対して、ＦＷＨＭは通常、極低温度（５Ｋ未満）においてさえ、約５０ｍＶを上回る。例えば、図３Ｃにおける比較は、本発明での室温測定からのピーク（緑）が、４．９ＫでのＣｄＳｅ ＱＤのＳＴＳ測定からのもの（赤）［３２］よりずっと狭いことを示している。

７７Ｋ〜２９５Ｋの実験用の温度範囲に対して、ＦＷＨＭと温度との間に直線関係が見つかり、それが図３Ｄに示されている（緑）。エネルギーフィルタ処理のない電子伝達に起因するＦＷＨＭの温度依存性も図３Ｄに示されており、一方は、フェルミ・ディラック電子エネルギー分布に基づく計算から（緑）であり（以下で説明する）、他方は、報告されたＳＴＳ測定から（赤）［３２］である。ここで、実験ＳＴＳデータに対する傾斜は、フェルミ・ディラックのスミアリング計算からの傾斜とほとんど同じであり、ＳＴＳ熱挙動が通常のフェルミ・ディラックのスミアリングによって決定されることを肯定することに留意されたい。図３Ｄの３つ全ての事例を比較すると、本発明は、高温電子を効果的に除外して、調査された全ての温度範囲にわたり極めて狭いピーク幅をもたらす（すなわち、約６．５倍のＦＤスミアリングの抑制）ことが明らかである。

電子の温度は、それらのエネルギー分布によって決定され［１１、１２］、それは、ｄＩ／ｄＶピーク幅に反映される。従って、実験のＦＷＨＭをフェルミ・ディラックのスミアリング計算からのものと比較することにより、エネルギーフィルタ処理された電子の有効電子温度を取得できる。例えば、２９５Ｋのリザーバ温度で、電子温度は約４５Ｋになり；図３Ｄでは、４５Ｋでのフェルミ・ディラック電子からのＦＷＨＭは、２９５Ｋのリザーバ温度でエネルギーフィルタ処理された電子からのＦＷＨＭと同じである。同様に、エネルギーフィルタ処理された電子の電子温度は、それぞれ、２２５Ｋ、１５０Ｋ、および７７Ｋのリザーバ温度に対する約３５Ｋ、約２２Ｋ、および約１０Ｋとして取得された（以下を参照）。これらの冷電子は、以下で説明するように、数多くの実用的な用途を約束する。

上述のように、図３Ｂは、約５．５ｎｍのＣｄＳｅ ＱＤをもつユニットに対する直接ｄＩ／ｄＶ測定（ロックイン技術を使用）を示している。図４に示すように、同じユニットに対するＩ−Ｖ測定も実施された。Ｉ−Ｖは、各々が、ＱＷエネルギー準位ε_ＷのＱＤの離散的エネルギー準位との一致に対応する、明らかな電流ステップ（矢印によって示す）を示す。ラベルｓ、ｐおよびｈ_１、ｈ_２は、それぞれ、伝導帯および価電子帯内の最初の２つのピークを示す。正バイアス（ｓおよびｐでラベル付け）内の最初の２つの矢印間の分離は約２３７ｍｅＶである。この値は、図３ＢでのｄＩ／ｄＶ測定におけるｓ−ｐ分離と同じである。

ＦＤスミアリングの約６．５倍の抑制（図３Ｄ）は、電子温度が、同じ倍数だけ効果的に低下できることを意味する。これは、図５Ａ〜図５Ｂに示されており、図５Ａ〜図５Ｂでは、室温での実験に基づくＩ−Ｖが、それぞれ、室温（図５Ａ；明確にするために、シミュレートされたＩ−Ｖが２０ｎＡだけ垂直に変位されている）および４５Ｋ（＝２９５Ｋ／６．５）（図５Ｂ）でのシミュレーションと比較された。２９５Ｋで実施されたシミュレーション（図５Ａ）により、急激な電流変化および電流プラトーは、ＦＤスミアリングのためにもはや存在しないことが示されている。他方、シミュレーションで４５Ｋの有効温度が使用される場合、実験とシミュレーションとの間の優れた一致が見られる（図５Ｂ）。この有効温度低下は、物理的冷却なしで極低温度（４５Ｋ未満）が得られるので、多数の実用的意義を有するであろう。

図３Ｄにおけるフェルミ・ディラックのスミアリングに対するＦＷＨＭの計算について、ここで簡単に説明する。図６Ａおよび図６Ｂは、それぞれ、ゼロ電圧バイアスおよび正電圧バイアスに対するＤＢＴＪのためのエネルギー線図である。電極内の薄い網掛け部分は、非ゼロ温度での熱スミアリングを概略的に表す。図６Ｂに示すように、電圧バイアスが印加されると、（ソースのフェルミ準位μｓと異なり得る）エネルギーＥをもつ電子は、ＥがＱＤエネルギー準位αと一致する場合、ＱＤにトンネルできる。バイアス電圧Ｖに対して、トンネル障壁１および２にわたる電圧降下は、それぞれ、ηＶおよび（１−η）Ｖであり、ここで、ηは分圧係数である［３０、３６］（η＝Ｃ_２／（Ｃ_１＋Ｃ_２）、Ｃ_１およびＣ_２は、それぞれ、障壁１および障壁２に対する接合容量である）。通常のＤＢＴＪに対して、電子のフェルミ・ディラック分布に起因し得る、最初のそのＩ−Ｖ特性が計算される。次いで、微分コンダクタンスｄＩ／ｄＶがＩ−Ｖの数値微分によって得られる。ｄＩ／ｄＶピークのＦＷＨＭが分析的に得られる。ＱＤにおいて電荷蓄積がない場合を考える、すなわち、シェルトンネル領域（ｓｈｅｌｌ ｔｕｎｎｅｌｉｎｇ ｒｅｇｉｍｅ）［３０、５１］を考える。電荷蓄積がないので、Γ_１は、Γ_２よりもずっと小さく（Γ_１およびΓ_２：それぞれ、接合１および接合２を通るトンネル速度）；一旦、電子がソースからＱＤに（障壁１を通って）トンネルすると、それは、ソースからの他の電子がＱＤにトンネルする前に、ドレインに（障壁２を通って）トンネルして出る。電流はその結果、Γ_１（より遅い速度）によって決定される。Γ_１（Ｅ，Ｖ）、電子エネルギーＥおよび電圧バイアスＶでのソースからＱＤへの電子トンネル速度、が

によって与えられ［５２］、式中、ρ_Ｓ（Ｅ）およびρ_ＱＤ（Ｅ）は、それぞれ、ソース電極およびＱＤに対する状態密度であり、ｆ（Ｅ）は、μｓでのフェルミ準位をもつソースのフェルミ・ディラック分布関数であり、ηは分圧係数であり、｜Ｔ（Ｅ）｜^２は、トンネル通過確率である。電流Ｉ（Ｖ）は、Ｅに関してΓ_１（Ｅ，Ｖ）を積分することにより得られ、

式中、

ＱＤの離散的エネルギー準位は、デルタ関数を用いてρ_ＱＤ（Ｅ）によって表される、

式中、Ｅ_αは、ＱＤ準位α（μｓでのその基準エネルギーと共に；図６Ａを参照）に対するエネルギーである。式（３）〜（５）から、

が得られる。

式（６）は、ＱＤにおける電子蓄積なしで、Ｉ−Ｖは、電極内でのフェルミ・ディラック分布によって決定されることを示す。図７は、２９５ＫでのＩ−Ｖ特性を示す。１．２ｅＶおよびＴ＝２９５ＫにおけるＱＤエネルギー準位Ｅ_αでの式（６）からのＩ−Ｖ関係。Δ＝約９０ｍＶ。

微分コンダクタンスｄＩ／ｄＶは、

として式（６）から得られる。図８は、式（７）からのｄＩ／ｄＶ関係を示す。Ｖ＝Ｅ_α／ηｅの場合、最大ｄＩ／ｄＶが得られる、

電圧

式（９）を解くことにより、

が得られる。ＦＷＨＭ（エネルギー単位で）は、その結果

である。

ソースとドレインとの間に電圧バイアスが印加されると、電圧は障壁１および障壁２にわたって分割される。分圧係数ηは、接合１および接合２にわたる電圧降下が、それぞれηＶ_ＤＳおよび（１−η）Ｖ_ＤＳになるように、定義される。以下の関係からηを得ることができる［３０、３５〜３６、５３〜５４］：

式中、ｅは電子の電荷であり、Ｖ_ＺＣはＩ−ＶまたはｄＩ／ｄＶ測定におけるゼロコンダクタンスギャップ（ｓピーク（ＬＵＭＯ）とｈ_１ピーク（ＨＯＭＯ）との間の電圧差）であり、Ｅ_ｇは、ＱＤのバンドギャップ［３５、３７、３８］（ＬＵＭＯ（ｓ）およびＨＯＭＯ（ｈ_１）に対する単一粒子エネルギー準位の差）であり、Ｕは、ＱＤの単電子帯電エネルギー［３０、３６、５３、５５］であり、Ｅ_{ｇ．ｏｐｔｉｃａｌ}は、光学バンドギャップ［３５、３７、３８、５６］であり、Ｅ_ｅ−ｈは、電子正孔クーロン相互作用エネルギーである。Ｅ_ｅ−ｈは、

によって与えられ［２７、５５、５７、５８］、式中、ε_０は、空き領域の誘電率であり、ε_ｉｎは、ＱＤの比誘電率（ＣｄＳｅに対して＝８［３０］）であり、ＲはＱＤの半径である。式（１２）および（１３）から、

式（１４）から、ηは、図３Ａおよび図３Ｂにおけるユニットに対して、それぞれ、０．９４および０．８３であることがわかる。表１に、計算を要約する：

図３Ａにおけるユニットに対して、微分コンダクタンス測定により、ゼロコンダクタンスギャップＶ_ＺＣが２．１６９Ｖとして与えられた。図３Ｂにおけるユニットに対して、Ｉ−Ｖ測定により、ゼロコンダクタンスギャップＶ_ＺＣが２．５４８Ｖとして与えられた（図４）。光学バンドギャップＥ_{ｇ．ｏｐｔｉｃａｌ}は、公称ＣｄＳｅ ＱＤサイズを使用して参照５６から得られた。

図３Ａおよび図３Ｂにおける微分コンダクタンス測定により、ピーク幅は、温度低下につれて減少することが示されている。それらの関数関係は、以下で詳述するように線形である。

表２および表３に、それぞれ、図３Ａおよび図３Ｂにおける測定された微分コンダクタンスピークのＦＷＨＭを要約する。図９は、ＦＷＨＭ（エネルギー単位で）を温度の関数として示す。各温度におけるＦＷＨＭは、ごく小さい偏差しかなく；所与の温度において、ＦＷＨＭ値は、量子ドット準位（ｓ、ｐまたはｄ）または測定されたサンプル（７．０ｎｍのＣｄＳｅ ＱＤをもつユニットまたは５．５ｎｍのＣｄＳｅ ＱＤをもつユニット）に関係なく、互いに非常に近い。線形回帰法と一致すると、ＦＷＨＭ対温度は、線形関数関係

によって申し分なく説明できることが示される。Ｒ^２値は、０．９４４の高さとする。

エネルギーフィルタ処理された電子の有効温度は、式（１１）および（１５）から

として得ることができる。式（１６）から、リザーバ温度が、２９５Ｋ、２２５Ｋ、１５０Ｋおよび７７Ｋの場合、有効電子温度は、それぞれ、４７Ｋ、３５Ｋ、２２Ｋおよび１０Ｋである。

表２は、ｓ、ｐおよびｄピークに対して、異なる温度で測定されたＦＷＨＭを示す。ＦＷＨＭをエネルギー尺度（ｍｅＶ）で得るために、０．９４のη値（表１から）が使用された。

表３は、ｓおよびｐピークに対して、異なる温度で測定されたＦＷＨＭを示す。ＦＷＨＭをエネルギー尺度（ｍｅＶ）で得るために、０．８３のη値（表１から）が使用された。

本発明のエネルギーフィルタ処理された冷電子伝達のためのモデルが図１０Ａ〜図１０Ｃに示されている。システムは、次の構成要素、ソース電極（Ｌ）、量子井戸（ＱＷ）、量子ドット（ＱＤ）、およびドレイン電極（Ｒ）で作られており、それらを分離するトンネル障壁を備える。ソース側のトンネル障壁は、ＱＷとＱＤを分離し、ドレイン側のトンネル障壁は、ＱＤとドレイン（Ｒ）を分離する。電子は、隣接する構成要素の間を順番にトンネルする。条件ε_Ｄ＞μ_Ｒ下で、ＱＤ内の電子が、ドレイン側のＱＷの存在に関係なく、ドレインにトンネルして出るので、ドレイン側のＱＷは、エネルギーフィルタ処理に寄与しない。簡単にするために、モデルはドレイン側にＱＷを含んでいない。

隣接する構成要素間のトンネル速度は、

ＱＷとＱＤとの間の電子トンネルに対して、非弾性電子トンネルプロセスが含まれる。図１０Ｂを参照すると、フォノン吸収と組合わされた場合［４１、４２］、低エネルギー状態から高エネルギー状態（エネルギー利得）への電子トンネルが可能であると判断される。フォノン吸収γ_{ａｂｓｏｒｐ}（ε，Ｔ）を通じた非弾性トンネルのトンネリング確率は

によって与えられ［４１］、式中、ε＜０（エネルギー利得に対してε＜０を定義する）、ｎ（｜ε｜，Ｔ）は、フォノン占有（ｐｈｏｎｏｎ ｐｏｐｕｌａｔｉｏｎ）のボーズ・アインシュタイン分布関数、ｎ（ε（＞０），Ｔ）＝１／（ｅ^ε／ｋＴ−１）であり、ここで、Ｔは絶対温度であり、ｋはボルツマン定数であり、Ａ（ε）は、フォノンの自然放出に対するアインシュタインＡ係数である［４１、４２］。総トンネリング確率は、弾性トンネルγ_{ｅｌａｓｔｉｃ}（ε）による寄与を含み、それに対して、ローレンツ分布［１０、２４、４６、５９］をもつ有限寿命幅が仮定されて、

である。

図１０Ｃを参照すると、高エネルギー状態から低エネルギー状態（エネルギー損失）への非弾性トンネルが、フォノン放出［１０、４１、４２］および他のエネルギー緩和プロセス［１６、２４、４３〜４５］（例えば、界面ラフネス散乱、不純物散乱、合金無秩序散乱）を通して生じ、それらは、それぞれ、γ_{ｅｍｉｓｓ}（ε，Ｔ）およびγ_{ｒｅｌａｘ}（ε）によって表される。フォノン放出γ_{ｅｍｉｓｓ}（ε，Ｔ）を通じたトンネリング確率は、

によって与えられる［４１、４２］。

電子がトンネル中にエネルギーを失う総トンネリング確率（ε＞０）は、その結果、

である。

γ（ε＜０，Ｔ）およびγ（ε＞０，Ｔ）は、ボーズ・アインシュタイン分布関数による温度依存性であり、ボーズ・アインシュタイン分布関数は、Ｉ−ＶおよびｄＩ／ｄＶの温度依存性の起源であることに留意されたい。トンネリング確率γ（ε＜０，Ｔ）およびγ（ε＞０，Ｔ）は、ＱＷおよびＱＤ状態を占有する電子の確率と共に、トンネル速度

速度式は、以下のように構築される。Ｐ_Ｗ（ｉ_Ｗ）を、ｉ_Ｗ電子数がＱＷ内に存在する確率として定義し、ここで、ｉ_Ｗは、０、１または２のいずれかであり得る。同様に、Ｐ_Ｄ（ｉ_Ｄ）は、ｉ_Ｄ電子数がＱＤ内に存在する確率であり、ここで、ｉ_Ｄは、０または１のいずれかであり得る（我々のＱＤの単電子帯電エネルギーは相当な、約１００ｍＶであるので、ＱＤ準位内に２つの電子を有する状態がより高いエネルギーを有する異なる状態として扱われる）。その結果、トンネル速度

式中、ｆ_Ｌ（Ｅ）およびｆ_Ｌ（Ｅ）は、それぞれ、ソース（Ｌ）およびドレイン（Ｒ）電極に対する化学ポテンシャルμ_Ｌおよびμ_Ｒをもつフェルミ・ディラック関数であり、ε_Ｗおよびε_Ｄは、それぞれ、ＱＷおよびＱＤのエネルギーであり、Ｔ_Ｌは、ソース（Ｌ）とＱＷとの間の電子トンネルに対するトンネリング確率であり、Ｔ_Ｒは、ＱＤとドレイン（Ｒ）との間の電子トンネルに対するトンネリング確率であり、Ｄ_Ｌ（Ｅ）およびＤ_Ｒ（Ｅ）は、それぞれ、ソースおよびドレイン電極に対する状態密度である。式（２４）〜（３５）に示すように、トンネル速度

定常状態で、２つの隣接した構成間の遷移速度は、同じである（正味遷移はゼロである）。例えば、ｉ_Ｗ＝０およびｉ_Ｗ＝１をもつ２つのＱＷ構成に対して、その２つの間の遷移速度は同じである：

同様に、ｉ_Ｗ＝１およびｉ_Ｗ＝２をもつ２つのＱＷ構成の間の遷移速度は、同じであり、以下が与えられる：

同様に、２つの隣接したＱＤ構成間の遷移速度は同じである：

確率の合計は１になるはずなので、以下の式もある：

および

５つの式（３６）〜（４０）、および５つの未知数、Ｐ_Ｗ（０）、Ｐ_Ｗ（１）、Ｐ_Ｗ（２）、Ｐ_Ｄ（０）およびＰ_Ｄ（１）があるので、連立方程式を解くことができる。特定のＶに対するトンネル速度

によって与えられる。式中、ｅは、電子の電荷である。ｄＩ／ｄＶは、Ｉ（Ｖ）の数値微分によって得られる。

上述のモデルを使用して数値計算が実施された。式（１７）〜（２３）中の関数Ａ（ε）、γ_{ｒｅｌａｘ}（ε）およびγ_{ｅｌａｓｔｉｃ}（ε）に対して、図１１Ａ〜図１１Ｃ［２４、４１、４２、４６、５９］に示す関数形式が使用された。使用された他のパラメータは：Ｔ_Ｌ×Ｄ_Ｌ（ε_Ｗ）＝１．３×１０^１１［１／秒］およびＴ_Ｒ×Ｄ_Ｒ（ε_Ｄ）＝１．３×１０^１１［１／秒］であり、Ｔ_Ｌ、Ｔ_Ｒ、Ｄ_ＬおよびＤ_Ｒの定数値が仮定された。μ_Ｌ＝０（基準エネルギーゼロ）、ε_Ｗ＝０、ε_Ｄ＝Ｅ_Ｓ−ηｅＶ（式中、Ｅ_ＳはＶ＝０でのｓ準位の位置であり；Ｖ_Ｓ＝Ｅ_Ｓ／ηｅ）およびμ_Ｒ＝−ｅＶ。

式（３６）〜（４０）が数値的に解かれて、Ｉ（Ｖ）が得られた。図１２Ａ〜図１２Ｈは、異なる温度で結果として生じたＩ−ＶおよびｄＩ／ｄＶ計算を示す。急激な電流ジャンプ、Δ＝約１５ｍＶが、室温で見られ（図１２Ａ）、図２Ａにおける実験的測定と十分一致している。電流ジャンプは、温度が低下するにつれて、さらに急激になる（図１２Ｂ〜図１２Ｄ）。ｄＩ／ｄＶ（図１２Ｅ〜図１２Ｈ）は、ピーク幅が温度の低下につれて減少する、狭いピーク幅を示しており、図３Ａ〜図３Ｂにおける微分コンダクタンス測定と十分一致している。図３Ａ〜図３ＢにおけるｄＩ／ｄＶピークは、ガウスでもローレンツでもなく、三角形であることに留意されたい。図１２Ｅ〜図１２Ｈにおけるモデル計算は、三角形タイプのｄＩ／ｄＶピークを忠実に再現している。定量比較のため、モデル計算からのＦＷＨＭおよび実験的測定からのＦＷＨＭが図１２Ｉに示されている。調査された温度範囲（７７Ｋ〜２９５Ｋ）にわたり、非常に良好な一致がそれらの間に見られる。

電子エネルギーフィルタ処理およびその関連した冷電子伝達は、深い技術的な意味合いをもつ。今までのところ低温でのみ機能できている様々な電子系／デバイスが、今や、もっと高い温度で、特に、室温で、動作できるようになるであろう。また、室温で動作する多数の電子装置に対しても、それらの性能を大幅に強化するために冷電子が使用され得る。ここで、２つの例が提示される。第１に、単電子トランジスタ（ＳＥＴ）内での冷電子の使用が示されて、それは、外部冷却なしで、室温で明らかなクーロン階段およびクーロン振動を生じる。第２に、冷電子伝達は、極めて激しい電流のオン／オフ機能をもたらし、その機能では、室温において、わずか約１０ｍＶの電圧変化で、１０倍の電流変化（約１０ｍＶ／ｄｅｃａｄｅ）を可能にする。

単電子トランジスタ（ＳＥＴ）は、図１Ｃに示す構成を用いて作製されたが、次の２つの変更が行われた：１）ＣｄＳｅ ＱＤが金属ナノ粒子（約１０ｎｍのＡｕナノ粒子）で置き換えられた、２）以前に報告された構成を使用してゲート電極が追加され、ゲート電極では、ゲートが図１Ｃ［２６］におけるドレイン／絶縁層／ソーススタックの周辺を取り囲む。図１３Ａ〜図１３Ｌは、エネルギーフィルタ処理された冷電子伝達のＳＥＴへの適用を示す。図１３Ａは、異なる温度における、作製されたＳＥＴの測定されたＩ−Ｖ特性を示す。クーロン階段が、室温を含む、全ての温度において明らかに見られる。明確にするために、各１−Ｖが、１０Ｋの上に、より低い温度から７５ｐＡだけ垂直に変位されている。Ｖ_ＤＳ：ソース・ドレイン電圧。Ｉ_ＤＳ：ソース・ドレイン電流。図１３Ｂは、通常のフェルミ・ディラック分布（シミュレータ：ＳＩＭＯＮ ２．０）に従い、伝統的な理論で計算されたＩ−Ｖ特性を示す。図１３Ｃは、異なる温度で測定されたクーロン振動を示す。Ｖ_Ｇ：ゲート電圧。Ｖ_ＤＳは、１０ｍＶであった。明確にするために、１０Ｋの上に、各１−Ｖが、より低い温度から１５ｐＡだけ垂直に変位されている。図１３Ｄは、通常のフェルミ・ディラック分布に従い、伝統的な理論で計算されたクーロン振動を示す。図１３Ａ〜図１３Ｄに示す全ての温度は、リザーバ温度である。図１３Ｅ〜図１３Ｆは、１０Ｋにおける実験的およびシミュレートされたクーロン階段（図１３Ｅ）およびクーロン振動（図１３Ｆ）の比較を示す。Ｔ（ｅｘｐ）：実験が実施されたリザーバ温度。Ｔ（ｓｉｍ）：シミュレーション温度。図１３Ｇ〜図１３Ｌは、高められたリザーバ温度（１００Ｋ〜２９５Ｋ）における実験的およびシミュレートされたクーロン階段およびクーロン振動の比較を示す。シミュレーションに対して、伝統的な論理計算で有効電子温度が使用された。図１３Ｂ、図１３Ｄおよび図１３Ｅ〜図１３Ｌにおける全てのシミュレーションに対して、単一セットのパラメータだけが（バックグラウンド電荷Ｑ_０［４０］を除いて）使用された。パラメータは、Ｃ_１＝０．８５ａＦ、Ｃ_２＝２．９ａＦ、Ｃ_Ｇ＝０．５２ａＦ、Ｒ_１＝８．７×１０^７ΩおよびＲ_２＝６．６×１０^８Ωである。図１３Ｅ〜図１３Ｌに対するバックグラウンド電荷Ｑ_０は、それぞれ、−０．０７５ｅ、０．４５ｅ、０．０７５ｅ、０．４０ｅ、−０．０７５ｅ、０．５０ｅ、−０．０２５ｅおよび０．５０ｅである。

図１３Ａおよび図１３Ｃは、異なる温度における、作製されたＳＥＴの測定されたＩ−Ｖ特性を表示する。室温を含め、調査された全ての温度にわたり、明らかな単電子伝達挙動、すなわち、クーロン階段（図１３Ａ）およびクーロン振動（図１３Ｃ）、が観察される。ここで観察された温度挙動は、以下のように我々の方法の有効性を良く反映している。最も低い温度（１０Ｋ）で、クーロン階段およびクーロン振動は、図１３Ｅおよび図１３Ｆにおける実験（青い点）と論理（赤い線）との間の優れた一致から明らかなように、単電子伝達［４０、４７］の伝統的な論理によって正確に説明される。抑制されたＦＤスミアリングがＳＥＴに著しい影響を及ぼしていることに留意されたい。図１３Ａおよび図１３Ｃに示すように、これらの低温（１０Ｋ）のＳＥＴ特性は、ずっと高温（１００〜２９５Ｋ）においてさえ、うまく保たれている。すなわち、温度が上昇してもＳＥＴ特性にわずかな変化しかもたらさず、ＳＥＴの動作温度範囲を劇的に拡大させる。さらに、分析により、有効温度低下が、図１３Ａおよび図１３Ｃにおける全ての実験的観察を極めてうまく説明していることが分かる。通常のフェルミ・ディラック熱スミアリングが有効な（すなわち、エネルギーフィルタ処理がない）場合には、クーロン階段およびクーロン振動が、これらの温度において実質的に、または完全に一掃される（図１３Ｂおよび図１３Ｄ）ことに留意されたい。

高められたリザーバ温度においてクーロン階段およびクーロン振動が維持されることは、エネルギーフィルタ処理された電子がリザーバよりもずっと低温であるという事実によって説明される。エネルギーフィルタ処理された電子の有効温度を使用して定量分析を行うことができる。前述したように、図３ＤでＦＷＨＭを比較することにより（式（１６）を参照）、リザーバ温度２９５Ｋ、２００Ｋおよび１００Ｋに対して、それぞれ、有効電子温度約４５Ｋ、約３０Ｋおよび約１５Ｋが得られる。これらの低電子温度は、図１３Ａおよび図１３Ｃの実験データを極めてうまく説明する。これは図１３Ｇ〜図１３Ｌに示されており、図１３Ｇ〜図１３Ｌでは、これらの低温での伝統的な論理計算（赤い線）により、実験的なクーロン階段およびクーロン振動データ（点）が全て忠実に再現されている。低温電子をもつことの利点は、現在のＳＥＴ例ではっきりと分かり；液体Ｈｅ／Ｎ_２で冷却するための要件を引き上げることができるが、低温ＳＥＴ性能はもとのままである。同様の方法を用いると、同じ利点が、スピントロニクスおよび光電子デバイスなどの、他の系にまで拡張できることはほぼ確実である。

第２の例は、電力損失が極めて低い電子機器を実現するための重要な要素である電界効果トランジスタのための急峻電流をオン／オフする能力を得ることに関連する。熱力学は、電流オン／オフの峻度に対する基本的制約をｌｎ１０−（ｋＴ/ｅ）として課している。室温におけるその値は６０ｍＶ／ｄｅｃａｄｅであるため、電圧スケーリングおよび電力損失の低減が制限される［６］。解決のため、電子熱注入に頼らない新規の種類のトランジスタの研究が行われている（例えば、バンドトゥーバンドトンネリングを用いたトンネル電界効果トランジスタ（ＴＦＥＴ））［６］。しかし、多くの実験による挑戦の後も、進歩は限られたものであり、これまでの報告によれば、最も急峻な実験オン／オフ値は−４０ｍＶ／ｄｅｃａｄｅであり、ドレイン電流よりも１桁ほど大きい［６、４８−５０］。これとは対照的に、本発明の低電子温度は、室温（リザーバ）における極めて急峻な電流のオン／オフ動作への簡単な経路を提供する。電子温度は４５Ｋであるため、電流オン／オフ峻度はｌｎｌ０−（ｋ−４５/ｅ）から９ｍＶ／ｄｅｃａｄｅとなる。その実験確認を図２３Ａ〜図２３Ｂに示す。図中、−１０ｍＶ／ｄｅｃａｄｅの峻度が図示されている。この−１０ｍＶ／ｄｅｃａｄｅという値の結果、現行の最も高度なＣＭＯＳトランジスタと比較して電力損失のおよそ２桁の低減が可能になり、電力損失が極めて低い電子機器への新しい道が開かれる。

上記したように、本発明は、ＦＤ熱的スミアリングの有効な抑制と、電子温度の−６．５倍の低減とを可能にする。−６．５倍は既に極めて大きな数字であるが、上記記載は、ＦＤスミアリングのさらなる抑制および電子温度のさらなる低減のための主要な要素について記載している。

図１Ｂ中に概要を示すように、エネルギーフィルタリングプロセスを行うためには、電極とトンネル障壁との間に空間的に配置された不連続状態が必要になる。この不連続なエネルギー状態は、電極とトンネル障壁との間に量子井戸を生成することにより、得られる。これは、材料、そのナノスケールの幾何学的配置構成、およびトンネル障壁のエネルギー帯屈曲の工学の適切な選択を通じて、達成される。以下の詳細の説明と共に、これらを以下に詳細に示す。（１）材料選択および誘電体層の界面工学を通じた量子井戸の形成制御、（２）垂直電極構成および半導体または金属ナノ粒子を用いた電子エネルギーフィルタリング構造の形成、（３）ナノピラーを用いた電子エネルギーフィルタリング構造の形成、ならびに（４）（ソースおよびドレインを有するがゲートを有さない）「二端子」デバイス構成ならびに「三端末」デバイス構成（トランジスタ）の設計および作製。

量子井戸は、用いられる材料のエネルギー帯屈曲の操作によって生成される。そのためには、材料の適切な選択およびその適切な幾何学的配置構成と、材料層間の界面の工学とが必要になる。本発明は、以下の目的を満たす。（１）電子エネルギーフィルタリング構造を任意に生成および排除する能力を得ること、（２）エネルギーフィルタリングのレベルを制御する主要パラメータを解明すること、および（３）最適なエネルギーフィルタリング構造を作製し、６．５倍以上の有効な温度低減を得ること。

図２〜図４および図１３中のＦＤスミアリング抑制を、Ｃｒ、Ｃｒ_２Ｏ_３およびＳｉＯ_２によって構成された材料系について観察した。適切な材料系および構造を用いることにより、エネルギーフィルタリング効果およびＦＤスミアリング抑制をさらに向上させることができる。量子井戸エネルギー状態の形成およびフィルタリング効果は、以下の４つのパラメータに依存する：エネルギー障壁（Ｅ_ｂ）、バンド屈曲の程度（Ｅ_ｂｅｎｄ）、ならびに図１４に示すトンネル障壁１（ｄ_１）およびトンネル障壁２（ｄ_２）の厚さ。ここで、エネルギーフィルタリングに対する主な要求として、バンド屈曲Ｅ_ｂｅｎｄをエネルギー障壁Ｅ_ｂよりも大きくする必要がある点がある。さもないと、量子井戸内に形成される不連続エネルギーレベルは、ソース電極Ε_ＦのＦｅｒｍｉレベルよりも高い位置に配置され、エネルギーフィルタリングのために、量子井戸内に形成される不連続エネルギーレベルを電極Ｆｅｒｍｉレベルに近接して配置する必要がある。このエネルギー景観の使用と、トンネリング透過係数計算による支援とにより、多様な材料および構造を評価することができ、また、ＦＤの最大抑制または最も有効性が低い電子温度が得られる最適な系を同定することが可能になる。

ここで、最適な系の選択のいくつかの例について説明する。以下の表は、エネルギー障壁Ｅ_ｂ（図１４中のソース金属と障壁１との間のエネルギー障壁）のＡｌ／Ａｌ_２Ｏ_３の場合に１．６〜２．５ｅＶ〜Ｐｂ／Ｃｒ_２Ｏ_３の場合に０．０２ｅＶの範囲のサイズに基づいて選択されるいくつかの材料系を示す。

エネルギーフィルタリング構造の形成におけるエネルギー障壁Ｅ_ｂの役割を図１５Ａ〜図１５Ｂ中に模式的に示し、以下に説明する。例えば、（障壁高さが１．６〜２．５ｅＶであり、Ｃｒ／Ｃｒ_２Ｏ_３系よりも少なくとも１０倍以上である）Ａｌ／Ａｌ_２Ｏ_３系が用いられる場合、バンド屈曲が顕著に大き（＞１．６〜２．５ｅＶ）くならない限り、エネルギーフィルタリングの発生は予期されない。エネルギーレベルが量子井戸中に形成された場合、電極Ｆｅｒｍｉレベルよりもずっと高い位置に配置される（図１５Ａ）。しかし、この系においては、以下に述べる多様な方法を用いてエネルギー障壁Ｅ_ｂよりも高いバンド屈曲Ｅ_ｂｅｎｄを生成することにより、エネルギーフィルタリングを得ることができる。Ａｌ／Ａｌ_２Ｏ_３系を、エネルギー障壁Ｅ_ｂが顕著に低い（−０．１ｅＶ）Ｃｒ／Ｃｒ_２Ｏ_３系と比較することができる。バンド屈曲が小さい場合、電極Ｆｅｒｍｉレベルに近い不連続状態が量子井戸中に形成される（図１５Ｂ）。そのため、適切な材料系および適切なバンド屈曲を用いることにより、エネルギーフィルタをオンまたはオフにすることができる。このエネルギーフィルタリングは、Ｉ−Ｖ測定を通じて評価することができる。エネルギーフィルタがオンになると、室温Ｉ−Ｖ測定により電流が急上昇する（図１５Ｂ（下側））。エネルギーフィルタがオフになると、通常のＦＤ熱的スミアリングに起因して、室温Ｉ−Ｖによる急上昇は発生しない（図１５Ｂ（下側））。

量子井戸の形成のための別の重要要素として、図１４中のバンド屈曲Ｅ_ｂｅｎｄの程度がある。バンド屈曲は、以下の要素に依存する：（１）用いられる材料の仕事関数（電極、トンネル障壁１、トンネル障壁２、および半導体または金属ナノ粒子）、および（２）膜界面に生成される界面双極子および／または界面電荷。前者は材料選択によって決定され得、双極性分子を界面に導入することおよび／またはＵＶ／オゾンまたはプラズマにより表面を処理することにより、後者を制御することができる。２つの障壁材料を適切に選択することにより、界面双極子および／または界面電荷をトンネル障壁１およびトンネル障壁２の界面において同時に形成することもできる。界面双極子および／または界面電荷ならびに関連付けられたバンド屈曲の操作について以下に述べる。

量子井戸を形成するには、障壁１の伝導帯を下方に屈曲させる必要がある（図１４）。第１のアプローチとして、障壁１の表面（障壁１と障壁２との間の界面）上に双極性ＳＡＭを形成することにより、このバンド屈曲を制御する。分子または原子による表面または界面の変更により、材料の電子機器特性［６１−６７］を劇的に変化させることが可能であることが理解される。例えば、表面上の原子の吸収により、金属の仕事関数を＞２ｅＶ［６８、６９］も変化させることが可能になることが実験的かつ理論的に分かっている。双極性ＳＡＭの単分子層またはサブ単分子層の範囲による仕事関数の変更も極めて実質的であり得、０．５ｅＶ［６１、６２、６５、６６、７０］を超える。これらのバンド屈曲により、（エネルギー障壁Ｅ_ｂを決定する）材料系の適切な選択により、量子井戸および不連続エネルギー状態を構成して、電極ＦｅｒｍｉレベルＥ_Ｆの近隣に形成することができる（図１５Ｂ）。

図１６は、異なる極性のＳＡＭを用いて障壁１のバンド屈曲を制御する様子の模式図である。ＳＡＭの双極子モーメントの方向および／または界面電荷の極性に応じて、トンネル障壁１のバンド屈曲が下方または上方に発生し得る（それぞれ、図１６ｂ．１図１６ｂ．２）。トンネル障壁２（例えば、ＳｉＯ_２）がＳＡＭ上に配置されると、前者に起因して、量子井戸および不連続エネルギーレベルが生成され得（図１６ｃ．１）、後者に起因して量子井戸は発生しない（図１６ｃ．２）。界面双極子および／または界面電荷をこのように操作することにより、エネルギーフィルタを所望にオンおよびオフにすることができる。その結果、フェルミ・ディラックスミアリングの観察される抑制の詳細な機構および有効な温度低減が解明されるだけでなく、エネルギーフィルタリングを高精度に制御する能力も得られる。異なるヘッドグループ、鎖長、およびアンカーグループ［６２、６５、６６］を有する多様な分子を用いることにより、広いスペクトルの界面双極子および／または界面電荷を得ることができる。界面双極子および／または界面電荷の形成は、ケルビンプローブフォース顕微鏡（ＫＰＦＭ）および／またはＸ線光電子分光法（ＸＰＳ）を用いて特徴付けられる［７１−７３］。

界面双極子および／または界面電荷を生成および制御するためのその他の技術として、ＵＶ／オゾンまたは表面のプラズマ処理がある［７４−７６］。界面双極子および／または生成された界面電荷により、仕事関数を２ｅＶ［７４、７７］も変化させることができる。これらの技術を恐らくはＳＡＭ形成と共に用いれば、バンド屈曲の制御が可能になり、よって本発明のエネルギーフィルタリング構造を生成することができる。

下方のバンド屈曲の生成および本発明のエネルギーフィルタリング構造の生成（図１５Ｂ）のために、障壁１および障壁２の多数の材料系において発生する自然発生する界面双極子形成も利用することができる。例えば、Ｃｒ_２Ｏ_３層およびＳｉＯ_２層の界面における自然発生する界面双極子の形成により所望の双極子方向（障壁１側に陽極、障壁２側の陰極）が発生するため、所望の下方のバンド屈曲が発生する図１５Ｂ中の障壁１および障壁２の材料それぞれにおいて、Ｃｒ_２Ｏ_３およびＳｉＯ_２を用いることが可能である。

上記したような低温電子伝達のための電子エネルギーフィルタリングの制御を、多数の異なる構成において用いることができる。２つの例を以下に例として説明する。第１のアプローチは、垂直電極構成および半導体または金属ナノ粒子を用いたエネルギーフィルタリング電子機器デバイスを構築することである。第２のアプローチにおいては、電極、トンネル障壁、およびエネルギーフィルタリング構造全てが単一のナノピラー中に存在するナノピラー構成が用いられる。以下において、これら２つのアプローチについて説明する。

第１のアプローチの模式図を、エネルギーがフィルタリングされたトンネリングが発生する領域の拡大図と共に図１７Ａ〜図１７Ｃに示す。ソース電極からＱＤ（半導体ナノ粒子）への（矢印によって示す）電子トンネリング経路を詳細に見ることにより、電子が２つのトンネル障壁である障壁１および障壁２を通過する点に留意することが重要である。障壁１は、金属電極表面上に自然に形成される天然の酸化物である。一貫した厚さの高品質膜を得ることが可能であるため、障壁１のための金属の天然の酸化物が有益である。多数の金属により、天然の酸化物が形成される。利用可能な候補となる電極金属を挙げると、Ｃｒ、Ａｌ、Ｔｉ、ＴａおよびＭｏがある。トンネル障壁２において、伝導バンド端が障壁１の伝導帯端よりもずっと上方に存在する誘電体が用いられる。これは、障壁１の下方バンド屈曲が発生した時の量子井戸の形成を確実に発生させるためである。障壁２の候補材料を挙げると、ＳｉＯ_２およびＳｉ_３Ｎ_４がある。蒸着技術（例えば、スパッタリング、プラズマ化学気相成長法（ＰＥＣＶＤ）、および原子層蒸着（ＡＬＤ））を用いて、障壁２を障壁１の表面上に蒸着させる。上記したように、障壁２の蒸着前に、障壁１の表面をＳＡＭまたはプラズマで処理して界面双極子を形成し、障壁１の適切なバンド屈曲を生成する。あるいは、障壁１および障壁２の界面における自然発生する界面双極子形成を用いて、適切なバンド屈曲を生成し、上記したようなエネルギーフィルタリング構造を生成することができる。

第２のアプローチにおいて、ナノピラー構成を用いて、電子エネルギーフィルタリング構造を生成し、エネルギーフィルタリングされた低温電子デバイスを作製することができる。ナノピラー構成において、デバイスコンポーネント（電極、トンネル障壁、量子ドット／半導体ナノ結晶）全てが単一のナノピラー中に存在する。Ｃｒ_２Ｏ_３およびＳｉＯ_２図１８は、ソース（Ｃｒ）、第１のトンネル障壁（Ｃｒ_２Ｏ_３）、第２のトンネル障壁（ＳｉＯ_２）、Ｓｉ島、さらなる第２のトンネル障壁（ＳｉＯ_２）、さらなる第１のトンネル障壁（Ｃｒ_２Ｏ_３）、およびドレイン（Ｃｒ）によって構成されたナノピラー構成を示す。ナノピラーは、ソースとＳｉ島との間の２つのトンネル障壁と、第１のトンネル障壁のためのＣｒ_２Ｏ_３と、第２のトンネル障壁のためのＳｉＯ_２とをを示す。上記したように、Ｃｒ_２Ｏ_３中のバンド屈曲（第１のトンネル障壁）の伝導帯により、量子井戸の形成および量子井戸における不連続状態が発生し、その結果エネルギーフィルタリング構造が得られる。ナノピラー中のエネルギーフィルタリング構造を構築するために、他の材料の組み合わせを用いることも可能である。

ナノピラー構造の利用の利点として、高精度の寸法管理（トンネル障壁の厚さおよび電極／トンネル障壁／量子ドット／トンネル障壁／電極のスタック中のコンポーネント間の距離）が可能になる点がある。さらに、デバイスコンポーネントをナノピラー内に配置することと、その寸法管理をナノピラー内に収めることとは、極めて汎用性があり、例えば、異なるシリーズのデバイスコンポーネントを、比較的単純な手順でナノピラー内に配置することができる。これらの利点は、厚さをサブナノメートルスケールの精度で高精度に制御することが可能な膜のスタックからナノピラーが作製されるという事実から来ている。

ナノピラー構造は、以下のようにして作製することができる。材料層のスタックは、蒸着または酸化／窒化によって構成され、その後、図１９Ａに示すようにナノ粒子が膜スタック上に配置される。模式図中の各トンネル障壁層は、複数の障壁（例えば、第１のトンネル障壁および第２のトンネル障壁）と、それらの間の界面双極子ＳＡＭとを含み得る。ナノ粒子をエッチングハードマスクとして用いて、膜スタックは、反応性イオンエッチング（ＲＩＥ）によって垂直方向にエッチングされて、図１９Ｂに示すようにナノピラーが生成される。ナノピラー上のナノ粒子は、化学エッチングを用いて選択的に除去されて、図１９Ｃに示すようにデバイスコンポーネント（電極、トンネル障壁など）全てを含む最終ナノピラー構造が生成される。図１９Ｄは、図１９Ａ〜図１９Ｃ中の手順によって作製されたナノピラーのＳＥＭ画像である。このナノピラーは、Ｃｒソース、Ｃｒ_２Ｏ_３トンネル障壁、Ｃｒ島、Ｃｒ_２Ｏ_３トンネル障壁およびＣｒドレインによって構成された。個々のＣｒ_２Ｏ_３障壁は、ＳＥＭで分解することはできない。

ナノピラー中のデバイスコンポーネントは、図１９Ａ中の第１のステップにおいて形成される層厚さによって決定されるため、これらのデバイスコンポーネントの厚さ（例えば、トンネル障壁の厚さ）を高精度に制御することができる。層厚さを、技術（ＡＬＤおよびＰＥＣＶＤ）を用いたサブナノメートルスケール精度によって制御することができる。蒸着される材料を選択することと、第１のステップ（図１９Ａ）における厚さを高精度に制御することとにより、多様なナノピラーを作製することができる。

電子トンネリング特性が、異なる温度においてＩ−ＶおよびｄＩ／ｄＶ（ロックイン）測定によって評価される。通常のＣＭＯＳ作製手順（例えば、パッシベーション材料（例えば、ＳＯＧ：スピンオングラス）の蒸着、フォトリソグラフィ、ＲＩＥおよび金属蒸着）を用いて、ナノピラーへの電気接点が構成される。図２０Ａ〜図２０Ｄは、ナノピラーへの電気接点を構成するプロセスフローを示す。図２０Ａは、パッシベーション材料の蒸着を示す（例えば、ＳＯＧ：スピンオングラス）。図２０Ｂは、ナノピラーの上部を露出させるＲＩＥエッチングを示す。図２０Ｃは、ナノピラーとの電気接点を構成するドレインパッドの形成を示す。ドレインパッドは、フォトリソグラフィ、金属蒸着、およびリフトオフを用いて形成される。図２０Ｄは、ビアおよび金属相互接続の形成を示す。これは、パッシベーション材料の別の層の蒸着（例えば、ＳＯＧ：スピンオングラス）と、フォトリソグラフィおよびＲＩＥエッチングによるビア構成と、金属蒸着によるビア充填と、フォトリソグラフィ、金属蒸着およびリフトオフを用いた接着パッドの形成とによって行われる。

フェルミ・ディラック熱的スミアリングおよび付随する有効な温度降下を有効に抑制する能力を用いて、極めて低い電力消費で動作することが可能な電子機器デバイスを得ることができる。熱力学（ＦＤ分布）に起因して、閾値電圧Ｖ_ｔｈの下側でトランジスタをどれだけ高速でオフにすることができるかを示す尺度であるトランジスタの閾値下の振れ（ＳＳ）の限度が低くなる。閾値下の振れを小さくして（トランジスタを高速にオフすることを可能にする）ことにより、供給電圧Ｖ_ＤＤを低減することができ、よってオフ状態電流を維持しつつ、（Ｖ_ＤＤの２乗に比例する）電力消費を低減することができる。しかし、電流トランジスタアーキテクチャの場合、熱力学により、室温において閾値下の振れの可能な最小値を６０ｍＶ／ｄｅｃａｄｅまで設定され［７、７８、７９］、顕著なオフ状態電流無しに１ボルトよりもずっと低くＶ_ＤＤを低減することはできない。その結果、トランジスタ動作時における電力消費の低減に固有の制限が発生する。熱力学によれば、閾値下の振れＳＳは、温度Ｔに比例する、ＳＳ＝ｌｎ１０・（ｋＴ／ｅ）。ＳＳは電子温度に比例するため、電子エネルギーフィルタリングを通じて有効性の低い電子温度を得る本発明の能力により、低ＳＳを生成することができる。低ＳＳにより、より低い供給電圧Ｖ_ＤＤの使用が可能になり、電力消費が極めて低いデバイス動作が可能になる。上記したように、リザーバ温度が室温（２９５Ｋ）であるときの有効な電子温度は４５Ｋであり、これにより、室温におけるＳＳを１０ｍＶ／ｄｅｃａｄｅまで小さくすることができる。このＳＳにより、現行技術のＣＭＯＳトランジスタと比較して、電力消費を１００倍だけ低減させることができる。

上記の記載において、電子エネルギーフィルタリングと、二端子構成（すなわち、ゲート無しのもの）における関連付けられた有効な電子温度の低下とについて述べた。ここで、ゲート電極を付加して三端末デバイス（すなわち、トランジスタ）を作製するための作製手順について説明する。以下の２つの異なるトランジスタ構成について説明する。（１）垂直電極構成および半導体ナノ粒子を用いたトランジスタ、および（２）ナノピラー構成を用いたトランジスタ。これらのトランジスタを、「エネルギーフィルタリングされた低温電子トランジスタ」と呼ぶ。

上記した二端子デバイス構造へゲート電極を付加することにより、エネルギーフィルタリングされた低温電子トランジスタが作製される。図２１は、トランジスタ構造の模式図を示す。このトランジスタ構造において、ゲート電極は、ソース／絶縁層／ドレインスタックの周囲を包囲する。このゲート付加をフォトリソグラフィおよびゲート金属蒸着を通じて行った後、ビアおよび接着パッドが形成される。フォトリソグラフィと他のＣＭＯＳ適合型プロセスステップと共に用いることにより、個々にアドレス可能なゲートおよびエネルギーフィルタリングされた低温電子トランジスタの大規模な並列作製の製造が可能になる。

図２１中のゲート設計によって（Ｉ−Ｖ特性の応答ゲート変調を可能にする）所望のゲーティング出力が得られるかと、デバイス間の小さな差が有ってもゲート構造を信頼性良くかつ再現性をもって作製できるかとを確認することが重要である。単一の−電子トランジスタ（ＳＥＴ）の作製についての上記文献は、この場合にあてはまることをサポートしている［２６］。このＳＥＴ作製のため、半導体ナノ粒子の代わりに金属ナノ粒子（〜１０ｎｍのＡｕナノ粒子）を用いた点を除いて、図２１と本質的に同じ構成を用いた。図２２Ａは、電流の変調をゲート電圧の関数として示す。明確なクーロン振動（ゲート電圧の関数としての電流の周期的変化）を確認することができ、図２１中のゲート設計により所望のゲーティング出力を送達することが可能であることが分かる。単一のバッチにおいて作製された１０個の異なるＳＥＴのクーロン間隔ΔＶ_Ｇ（クーロン振動におけるピークツーピーク距離（図２２Ａ中の矢印によって示す）を測定することにより、デバイス間の差も確認した。図２２Ｂは、これらのＳＥＴからのΔＶ_Ｇを示し、デバイス間の差が１０％未満であることを示す。これらは、図２１中の我々のゲート構造をＣＭＯＳ適合型プロセスおよび材料と共に信頼性良く作製することができ、応答ゲーティング出力を生成することができることを示す。

エネルギーフィルタリングされた低温電子トランジスタの性能目的の１つは、室温における閾値下の振れ（ＳＳ）を１０ｍＶ／ｄｅｃａｄｅ以下にすることである。閾値下の振れは、ソース−ドレイン電流を１０倍低減させるために必要な「ゲート電圧」の変化の目安である。トランジスタの閾値下の振れを測定するためにはゲート電極が必要となるが、二端子デバイス（ゲート電極を含まない）のためのＩ−Ｖ測定は、ゲートを付加した場合に目標となる閾値下の振れを達成できるか否かについての明確な情報を示すことができる。例えば、ソース−ドレイン電圧の１０ｍＶの変更により、デバイスのソース−ドレイン電流を１０倍低減させることができる。半導体ナノ粒子へのゲート結合が充分に高い限り、１０ｍＶ／ｄｅｃａｄｅの閾値下の振れを得ることができる。我々は、この能力を以下のようにして得た。

図１７のような二端子構成を備えたエネルギーフィルタリングされた低温電子デバイスを、それぞれトンネル障壁１およびトンネル障壁２としてＣｒ_２Ｏ_３およびＳｉＯ_２を用いて作製した。直径〜６ｎｍのＣｄＳｅＱＤを半導体ナノ結晶として用いた。図２３Ａは、室温において測定されたそのＩ−Ｖ特性を示す。ＱＷエネルギーレベルε_ｗのＣｄＳｅＱＤの伝導帯端（伝導帯中のＱＤの第１のエネルギー状態）との整合に対応する電流の極めて急峻な増加（赤色の点線の四角を参照）を確認することができる。図２３Ｂは、急峻電流変化の対数目盛りにおける拡大図であり、傾斜は〜１０ｍＶ／ｄｅｃａｄｅであることを示す。このデータは、ＱＤとの容量結合が充分なゲートがトランジスタ生成のために付加された（図２１）場合、室温における閾値下の振れは１０ｍＶ／ｄｅｃａｄｅとなることを示す。電子エネルギーフィルタリングのさらなる最適化により、室温における有効な電子温度を４５Ｋよりもさらに低減することができ、室温における閾値下の振れを１０ｍＶ／ｄｅｃａｄｅ未満に実現することができる。

ここで、図２０Ｄに示す二端子ナノピラーデバイスにゲートを挿入することにより、エネルギーフィルタリングされたナノピラー低温電子トランジスタを作製することについて説明する。図２４Ａ〜図２４Ｂは、エネルギーフィルタリングされた低温電子ナノピラートランジスタがゲート電極と共に完成している様子の模式図である。この構成において、ゲート電極は、ナノピラーの半導体島を包囲して、その静電ポテンシャルを制御する。この構成を達成するための手順を、図２５Ａ〜図２５Ｊ中のナノピラー周囲の断面図中に模式的に示す。ソースパッド上のナノピラー形成後、絶縁材料（ゲート誘電体（例えば、ＳｉＯ_２））の共形膜を図２５ＡにおいてＰＥＣＶＤまたはＡＬＤを用いて蒸着させる。この共形蒸着により、同じ厚さの絶縁材料を他の平面上のナノピラー側に確実に蒸着させることができる。ゲート電極のための金属（例えば、Ｃｒ、Ａｌ、およびＴｉ）を（例えばスパッタリングを用いて）ウェーハ上に蒸着させて、図２５Ｂ中のゲート誘電体膜上に半共形膜を生成する。必要であれば、ウェーハをスパッタ蒸着時に常にチルトおよび回転させることにより、金属膜の共形性を高めてもよい。（表面が平坦化された）ナノピラー全体を被覆するだけの充分な厚さを有するパッシベーション材料を図２５Ｃにおいて蒸着させる。平坦化された表面は、スピンオングラス（ＳＯＧ）のスピンコーティングを通じてまたは化学機械平坦化（ＣＭＰ）を用いて得ることができる。ナノピラーのドレイン部位を包囲するゲート金属膜（赤色）が図２５Ｄ中に良好に露出するまで、パッシベーション材料をＲＩＥを用いて垂直にエッチする。その後、露出したゲート金属膜をウェット化学エッチングによって選択して除去して、図２５Ｅ中のナノピラーのドレイン部位を包囲するゲート誘電体層を露出させる。その後、露出したゲート誘電体層をウェット化学エッチングによって除去して、図２５Ｆ中のナノピラーのドレイン部位を露出させる。この時点において、ゲート金属（赤色膜）は、基板表面全体を被覆する。ゲート金属をパターニングして、図２４Ａ〜図２４Ｂ中のゲート構造を生成する。これは、図２５Ｇ〜図２５Ｈ中のフォトリソグラフィおよびＲＩＥを用いて行われる。図２０Ｃ中の手順により、ドレインパッドを図２５Ｉにおいて作製する。その後、ウェーハを図２５Ｊにおいてパッシベートした後、相互接続線の構築を行って、図２４Ａ〜図２４Ｂ中の最終エネルギーフィルタリングされた低温電子ナノピラートランジスタ構造を生成する。

個々にアドレス可能な、エネルギーフィルタリングされた低温電子ナノピラートランジスタを、大規模に作製することができる。これを達成するための１つの本質的な要件として、（エッチングハードマスクに用いられる）単一のナノ粒子を基板上の正確なターゲット位置上に配置する能力がある（図１９Ａ）。これは、単一粒子配置（ＳＰＰ）と呼ばれる技術によって達成され、単一のナノ粒子がナノスケールの精度でターゲット位置上に静電的に誘導および配置される［６０］。図２６Ａ中のＳＥＭ画像は、正確に１つのナノ粒子を各円形誘導パターンの中心上に配置するＳＰＰ能力を示す。ＳＰＰを用いて、単一のバッチプロセスにおいて単一のナノ粒子をウェーハ全体上の正確なターゲット位置上に高精度に配置することができ（図２６Ｂ）、そこから個々にアドレス可能なナノピラートンネルトランジスタをウェーハ全体上に並列に生成することができる（図２６Ｃ）。

以下、図１７および図２１中の構造の作製について上記した方法について、以下に簡潔に要約する。ＣＭＯＳ適合型プロセスおよび材料を用いて、デバイスユニットをＳｉウェーハ上に作製した。作製は、クラス１０００のクリーンルームにおいて実行した。４インチのシリコンウェーハから出発して、〜１．５μｍの酸化ケイ素をデバイスの電気的絶縁のために熱成長させる。絶縁酸化物層上に、下部電極（Ｃｒ）をフォトリソグラフィ（ネガ型フォトレジストＮＲ９−１０００ＰＹ；Ｆｕｔｕｒｒｅｘ）を用いて構成し、厚さＣｒ〜２００ｎｍに蒸着させ、リフトオフした。絶縁層（ＳｉＯ_２またはＡ１_２Ｏ_３）をプラズマ化学気相成長法（ＰＥＣＶＤ）または原子層蒸着（ＡＬＤ）を用いて蒸着させた。絶縁層の厚さは４．５ｎｍ〜１０ｎｍであり、より肉薄の層がより小さなナノ粒子（〜５．５ｎｍ ＣｄＳｅ）に用いられ、より肉厚の層がより大きなナノ粒子（〜１０ｎｍ Ａｕ）に用いられる。第２のフォトリソグラフィステップ（ネガ型フォトレジストＮＲ９−１０００ＰＹ；Ｆｕｔｕｒｒｅｘ）、厚さ〜２００ｎｍのＣｒ金属蒸着およびリフトオフを用いて、上部電極（Ｃｒ）を絶縁層上に配置した。フォトマスク中のアライメントマークを用いて、上部電極を下部電極上に蒸着させた。上部電極をハードマスクとして用いて、その後絶縁層をＣＦ_４化学的性質を用いた反応性イオンエッチング（ＲＩＥ）によって垂直にエッチング除去した。ＲＩＥプラズマエッチにより、垂直にアライメントされた上部電極／絶縁層／下部電極スタックが得られた。その後、ＣｄＳｅ量子ドットまたはＡｕナノ粒子を、上部電極／絶縁層／下部電極スタック中の絶縁層の露出した側壁上に付着させた。ナノ粒子を付着させた後、デバイスユニットを〜３００ｎｍ厚さにスパッタリングされた酸化ケイ素でパッシベートして、〜７００ｎｍ厚さのｅビーム蒸着酸化ケイ素で最終パッシベーションを行った。単一の電子トランジスタ作製のため、ゲート電極を挿入した後、最終パッシベーションステップを行った。さらなるフォトリソグラフィステップ（ネガ型フォトレジストＮＲ９−１０００ＰＹ；Ｆｕｔｕｒｒｅｘ）を用いてゲートパターンを規定した後、〜３５０ｎｍ厚さのＣｒ蒸着およびリフトオフを行った。下部電極、上部電極およびゲート電極への金属接点を形成するため、パッシベーション酸化ケイ素のＲＩＥエッチングによってビアホールを生成した。最終的に、接着パッドをフォトリソグラフィを用いて規定した後、〜１００ｎｍ Ｃｒおよび〜２５０ｎｍ Ａｕの蒸着およびリフトオフを行った。

半導体または金属ナノ粒子を絶縁層の露出した側壁上へ付着させる手順について、ここで説明する。３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ：（Ｃ_２Ｈ_５Ｏ）_３−Ｓｉ−（ＣＨ_２）_３−ＮＨ_２）の自己組織化した単分子層（ＳＡＭ）により、基板を機能化した。ＡＰＴＥＳ（９９％）をＳｉｇｍａ−Ａｌｄｒｉｃｈから購入し、さらなる精製無しに用いた。エタノール中の１ｍＭ ＡＰＴＥＳ溶液中に基板を室温で３０分間浸漬させることにより、ＡＰＴＥＳのＳＡＭを形成した。その後、基板を純粋エタノールですすいた後、窒素で乾燥させた。トルエン中の〜７ｎｍおよび〜５．５ｎｍのＣｄＳｅナノ粒子をＮＮＬａｂから購入した。〜１０ｎｍのＡｕナノ粒子コロイドをＴｅｄ Ｐｅｌｌａから購入した。ＡＰＴＥＳ機能化基板を、ＣｄＳｅまたはＡｕナノ粒子コロイド中において室温で８〜２４時間浸漬させた。ＣｄＳｅまたはＡｕナノ粒子を絶縁層の露出した側壁および他の露出した表面上に付着させた。露出した側壁上に付着したナノ粒子のみが、電気信号に貢献する電極双方からの正しいトンネリング範囲内にあった。ＣｄＳｅまたはＡｕナノ粒子を付着させた後、ウェーハをＵＶオゾン（ＰＳＤ−ＵＶＴ、ＮｏｖａＳｃａｎ）へ室温で３０分間露出させた。ＵＶオゾン処理の後、ウェーハをすぐに酸化ケイ素パッシベーションのために真空室中へ送った。

ここで、電子温度をさらに低下させかつエネルギーフィルタリングされた低温電子伝達をより強力にする主要な要素について説明する。原則的に、電子の熱励起の対象となるＱＷ中において近隣のエネルギー状態が存在しない場合、ソース電極からＱＷ状態への電子のトンネリングにより、ゼロ温度において電子が発生する［８、９］。さらに、ＱＤへのその後のトンネリングイベント時において電子がエネルギーを得られない場合、電子温度は有効にゼロケルビンで残留する。これらの２つの条件が満たされた場合、電子伝達を極めて低い電子温度において得ることができる。第１の条件は、ＱＷ中におけるエネルギーレベル分離を室温熱エネルギー［１６、２３］よりもずっと大きくすることが可能であるため、比較的容易に満足させることが可能である。図１４中の障壁１の肉薄（＜２ｎｍ）の層厚さにより、ＱＷのエネルギーレベル分離は、室温熱エネルギー（〜２５ｍｅＶ）よりもずっと大きくなる（＞数百ｍｅＶ）。第２の条件（すなわち、遮断エネルギー取得経路）、フォノン吸収に影響を与える要素を制御することにより、満たすことができる。例えば、有効なデバイカットオフ周波数を低下させることにより、フォノン吸収を最小化させることができる。これは、ＱＤの材料、誘電体、パッシベーション層、およびデバイス寸法（例えば、ＱＤサイズ）の適切な設計および幾何学的構成などの適切な選択により、達成することができる。

上記に記載される本発明の多数の躍進のうち、実際的適用に密接に関連する２つについて、以下に詳細に説明する。

第１に、本発明により、エネルギーフィルタリングおよび電子の有効な冷却が、「いかなる外部冷却を必要とすること無く」可能になる。すなわち、エネルギーフィルタリングを「室温で」実行することが可能になる。さらに、系が室温で動作している場合でも、温度低下を２５０度（２９５Ｋ−４５Ｋ＝２５０Ｋ）まで実現することが可能になる。本発明のこの独自の能力は、系全体が極低温まで（典型的には１ケルビン［８〜１５］未満まで冷却された場合にのみ電子温度を有効に低下できる従来の研究に匹敵し得る。このように寒剤（液体Ｈｅまたは液体Ｎ_２）または極低温冷却系を用いた外部冷却が必要な場合、実際的用途が大きく限られる。

第２に、本発明によれば、ＣＭＯＳ適合型プロセスおよび材料を用いたエネルギーフィルタリングされた低温電子デバイスの大規模な並列作製が可能になる。上記したエネルギーフィルタリングされた低温電子デバイス構造全て（図１Ｃ、図１７、図１８、図１９、図２０、図２１、図２４、図２５および図２６）は、ＣＭＯＳ適合型プロセスおよび材料を用いて作製することができる。本発明のこの重要な利点は、用いられる材料およびプロセスはＣＭＯＳ適合型ではなく、大規模な作製の達成が困難である他の従来の研究［８〜１５］に匹敵し得る。

本発明は、電子エネルギーがフィルタリングされ、いかなる物理的冷却を必要とすることなく極めて低い電子温度（＜４５Ｋ）が得られる電子のフェルミ・ディラック分布を有効に抑制する、革新的な技術を提供する。この有効な温度低下により、現状では極低温でしか機能することが不可能な多数の新規の電子機器、光電子機器およびスピントロニクスデバイスがいかなる外部冷却無く室温で動作することが可能になる。さらに、低電子温度により、多数の電子機器、光電子機器およびスピントロニクスデバイスの性能を室温において顕著に向上させることが可能になる。多数の可能な軍用用途、商用用途および宇宙用途のうち１つの重要例として、電子エネルギーフィルタリングおよび有効な温度低下を用いて、極めて低い電力消費（緑色トランジスタ）で動作することが可能なトランジスタを作製することがあり、これにより、エネルギー消費を＞１００倍低減させることが可能にある。すなわち、電子機器装置を電源または器具のバッテリ重量のわずか１％で機能させることができ、性能を犠牲にすることなく、＞１００倍低下させることができる。この能力により、多数の軍用用途が可能になる（例えば、無人航空機（ＵＡＶ）、遠隔通信デバイス、遠隔検出デバイス、ミサイル、潜水艦、航空機、および海軍が任務中に携行する電子機器デバイス）。商用デバイス用途への可能性も、も極めて大きいものと予測される（例えば、再充電を１ヶ月しなくても動作することが可能な携帯電話およびラップトップが実現可能となる）。

以下、本発明の室温エネルギーフィルタを用いた多様な新規のトランジスタアーキテクチャについて説明する。

本発明の主要要素の１つとして、量子井戸を電極に隣接して生成することがある。生成された量子井戸中の不連続エネルギーレベルは、エネルギーフィルタとして機能する。Ｃｒ／Ｃｒ_２Ｏ_３／ＳｉＯ_２によって構成された例示的構造において、量子井戸は、Ｃｒ_２Ｏ_３伝導帯のバンド屈曲を通じて形成される。Ｃｒ電極とＳｉＯ_２層との間に存在する酸化クロム層のバンド屈曲量を直接測定することにより、量子井戸形成の直接的証拠が得られる。これは、絶縁体がＣｒ_２Ｏ_３／ＳｉＯ_２層によって構成された金属−絶縁体−半導体（ＭＩＳ）構造を作製することと、作製されたＭＩＳユニットのＣ−Ｖ（容量−電圧）測定を実行することとにより、行われる。ＭＩＳ構造のＣ−Ｖ測定は、絶縁層のエネルギー帯屈曲を直接測定することが可能な、良好に確立された技術である［８１−８４］。Ｃｒ_２Ｏ_３層のバンド屈曲量は、異なるＣｒ_２Ｏ_３厚さを有するＭＩＳユニットのＣ−Ｖプロット中のフラットバンド電圧シフト（ΔＶ_ＦＢ）から得た。〜２ｎｍ Ｃｒ_２Ｏ_３（ＣｄＳｅ ＱＤデバイスおよびＳＥＴにおいて用いられる天然酸化クロムの厚さ）について、ΔＶ_ＦＢを測定したところ、−１．１±０．１Ｖであった。すなわち、デバイスのＣｒ_２Ｏ_３量子井戸の深さは、１．１±０．１ｅＶである。以下、実験測定の詳細について説明する。

図２７は、本発明の一実施形態による、Ｃｒ_２Ｏ_３層のエネルギー帯屈曲の直接的測定のためのＭＩＳ構造の模式図である。ＭＩＳに用いられる材料は、以下のようなものである。半導体のため、ｐ型Ｓｉ基板（シート抵抗：１〜２５Ω・ｃｍ）を用いた。Ｓｉ基板上に、５ｎｍのＳｉＯ_２層を、０．１７ｎｍ／分の低速の蒸着速度でスパッタ蒸着させた（ＡＪＡ Ｏｒｉｏｎ ＵＨＶ系）。ＳｉＯ_２層上に、Ｃｒ_２Ｏ_３層を、０．２５ｎｍ／分の蒸着速度でｉｎ−ｓｉｔｕスパッタ蒸着させた（ＡＪＡ Ｏｒｉｏｎ ＵＨＶ系）。ここで、Ｃｒ_２Ｏ_３層の厚さを３つの異なる条件（すなわち、０ｎｍ（Ｃｒ_２Ｏ_３層無し）、２ｎｍおよび５ｎｍ）で変化させた。その後、Ｃｒ金属電極をフォトリソグラフィおよびリフトオフを用いて蒸着させた。

Ｃ−Ｖ測定を、ＡＣ変調周波数１ＭＨｚで実行した。図２８Ａは、Ｃｒ_２Ｏ_３層の厚さｄ_{ｃｒ２Ｏ３}を有するＭＩＳユニットの測定されたＣ−Ｖ特性＝０ｎｍ（青色）、２ｎｍ（赤色）および５ｎｍ（緑色）（各Ｃ−Ｖ線は、異なるＭＩＳユニットからの測定である）。Ｃ−Ｖデータは、フラットバンド電圧Ｖ_ＦＢが、Ｃｒ_２Ｏ_３層厚さｄ_{ｃｒ２Ｏ３}の増加に伴う負電圧の増加方向においてシフトしている様子を示す。フラットバンド電圧Ｖ_ＦＢは、Ｃ／Ｃｏが０．８であるときの電圧Ｖ_Ｇとして規定される（破線）。△Ｖ_ＦＢ（図２８Ａ中の赤色）は、ｄ_{ｃｒ２Ｏ３}＝２ｎｍであるときのフラットバンド電圧シフトである（すなわち、ΔＶ_ＦＢ＝Ｖ_ＦＢ（ｄ_{ｃｒ２Ｏ３}＝２ｎｍ）−Ｖ_ＦＢ（ｄ_{ｃｒ２Ｏ３}＝０ｎｍ））。Ｃ／Ｃｏは正規化容量であり、ここで、Ｃｏは、Ｃｒ_２Ｏ_３／ＳｉＯ_２層の全電気容量である（１／Ｃｏ＝１／Ｃ_{Ｃｒ２Ｏ３}＋１／Ｃ_ＳｉＯ２）。異なるＣｒ_２Ｏ_３厚さｄ_{ｃｒ２Ｏ３}を用いたフラットバンド電圧Ｖ_ＦＢを図２８Ｂ中に要約する。Ｖ_ＦＢは、図２８Ａ中のＣ−Ｖ測定から得た。０．９８というＲ^２値との直線関係が認められた。この直線関係は、フラットバンド電圧シフトと絶縁層厚さとの間の既知の関係と良好に整合する［８１−８４］。

Ｑ_ｉは、Ｃｒ_２Ｏ_３／ＳｉＯ_２界面における有効な界面電荷密度であり、Ｃ_{Ｃｒ２Ｏ３}は、Ｃ_{Ｃｒ２Ｏ３}層の単位面積あたりの容量であり、ε_{Ｃｒ２Ｏ３}は、Ｃｒ_２Ｏ_３の誘電率である。

図２８Ａ〜図２８Ｂ中のＣ−Ｖ測定から、以下のことが認められた。第１に、Ｃｒ_２Ｏ_３厚さの増加と共にＶ_ＦＢが負シフトしているが、これは、Ｃｒ_２Ｏ_３層のエネルギー帯屈曲が量子井戸を形成する方向に発生していることを示している（すなわち、Ｃｒ_２Ｏ_３エネルギー帯は、Ｃｒ_２Ｏ_３／ＳｉＯ_２界面に近づくにつれて下降している）。第２に、２ｎｍ Ｃｒ_２Ｏ_３のフラットバンド電圧シフトΔＶ_ＦＢの大きさは、約１ボルト以上である（図２８Ａ）。より定量的には、ΔＶ_ＦＢは、図２８Ｂ中の線形回帰から−１．１±０．１Ｖである。

上記から、２ｎｍ Ｃｒ_２Ｏ_３層中に形成された量子井戸の深さは、１．１±０．１［ｅＶ］となる。

図２８Ｂ中の直線関係と、方程式（４２）とのその良好な整合とから、一例としてここに示すＣｒ／Ｃｒ_２Ｏ_３／ＳｉＯ_２系の場合、Ｃｒ_２Ｏ_３／ＳｉＯ_２界面における界面電荷は、量子井戸形成および結果的にエネルギーフィルタリングの原因となることが分かる。界面電荷は、作製プロセス時に自然発生するものであり、発生する界面電荷量は、プロセス条件（例えば、ＳｉＯ_２蒸着のためのプロセスパラメータ（圧力、ＲＦ出力、ガス流量））によって異なる。すなわち、プロセスパラメータの工学的利用により、界面電荷量を制御することが可能になり、その結果、バンド屈曲量、量子井戸深さ、および量子井戸エネルギーレベル位置の制御も可能になり、エネルギーフィルタリングの特性（例えば、有効電子温度）が最終的に決定される。

要約すると、Ｃｒ_２Ｏ_３層のエネルギー帯屈曲は、異なるＣｒ_２Ｏ_３層の厚さを有するＭＩＳユニットを作製することと、ＭＩＳユニットのＣ−Ｖ測定を実行することとにより、直接的に測定されてきた。フラットバンド電圧シフトΔＶ_ＦＢが負の値である場合、Ｃｒ_２Ｏ_３層のバンド屈曲が量子井戸の形成方向に発生したことを示す。２ｎｍ Ｃｒ_２Ｏ_３層の量子井戸深さを測定したところ、１．１±０．１［ｅＶ］であった。

本発明の室温エネルギーフィルタリングの別の重要要素として、ＱＷエネルギーフィルタ中の量子レベル間の大きな分離がある。量子状態を通じたエネルギーフィルタリングを室温において機能させるために、エネルギーフィルタ中の隣接する量子間のレベル間隔空けを、熱エネルギーよりもずっと大きくする必要がある（〜２５ｍｅＶ ＱＷ層内に量子を狭く閉じ込めることにより、ＱＷを信頼性良く極めて肉薄（数ナノメートル）で構成することが可能になるため、高エネルギーレベル分離の生成が可能になる。本発明の酸化クロムＱＷのため、ＱＷ深さ（〜１ｅＶ）に沿ったその厚さ（〜２ｎｍ）により、エネルギーレベル間隔空けは、２５０ｍｅＶよりも大きくなる。このレベル分離は室温熱エネルギーよりも１０倍よりも大きいため、室温におけるエネルギーフィルタリングが可能になる。

本発明のＱＷエネルギーフィルタのさらなる実際的恩恵として、形成が簡易である点がある。酸化クロムＱＷが用いられる場合、酸化物がクロム電極表面上に自然発生するため、簡単かつ制御可能な手順となる。加えて、ＱＷエネルギーフィルタ形成に用いられる材料（例えば、Ｃｒ、Ｃｒ_２Ｏ_３およびＳｉＯ_２）は、主要なＣＭＯＳ材料およびプロセスに適合する。このようなＣＭＯＳへの適合性は、広範な範囲の実際的デバイス用途に欠かせない重要な要素である。

本発明の室温エネルギーフィルタを用いて、多様な新規のトランジスタアーキテクチャを生成することができる。エネルギーフィルタを電極に隣接して配置し、電極中の熱励起されたエネルギー電子をフィルタリング除去する。なぜならば、これらのエネルギー電子は、中央島へ伝達し、最終的には他の電極へ伝達するからである。中央島に隣接するゲートは、中央島の静電ポテンシャルを制御し、よって電子伝達を制御する。本発明の室温エネルギーフィルタは、多数の異なる構成において実行可能であるため、多様な新規のトランジスタ構造の生成に用いることができる。上記において説明した２つの例のうち、１つにおいては、垂直にスタックされたソース／絶縁層／ドレイン構成が用いられ、中央島が絶縁層の側壁上に取り付けられ、他方においてはナノピラー構造が用いられる。ここで記載される別の例においては、ソース、エネルギーフィルタ、中央島およびドレインが平面構成中に配置された平面構成が用いられる。

図２９は、本発明による室温エネルギーフィルタを用いた平面構成における、エネルギーフィルタリングされた低温電子トランジスタの（縮尺通りではない）模式図である。この室温エネルギーフィルタは、電極と、中央島との間に配置される。室温エネルギーフィルタは、電極、第１のトンネル障壁、第２のトンネル障壁および中央島の連続的配置構成によって構成された構成中に形成される。エネルギー帯屈曲を用いて量子井戸が第１のトンネル障壁中に形成され、不連続レベルの量子井戸は、エネルギーフィルタとして機能する。中央島の上部に配置されたゲート電極は、中央島の静電ポテンシャルを制御し、１つの電極から他方の電極への電子伝達を制御する。

より詳細には、エネルギーフィルタリングされた低温電子トランジスタは、中央島、第２のトンネル障壁、さらなる第２のトンネル障壁、第１のトンネル障壁、さらなる第１のトンネル障壁、第１の電極、第２の電極、ゲート誘電体およびゲート電極を含む。中央島は、絶縁層上に配置され、少なくとも第１の壁および第２の壁を有する。中央島は、バルク半導体材料、半導体ナノ粒子、金属ナノ粒子、有機材料、無機材料、磁気材料、または超電導材料であり得る。第２のトンネル障壁は、中央島の第１の壁上に配置される。さらなる第２のトンネル障壁は、中央島の第２の壁上に配置される。第１のトンネル障壁は、第２のトンネル障壁および絶縁層の第１の部位上に配置される。さらなる第１のトンネル障壁は、さらなる第２のトンネル障壁および絶縁層の第２の部位上に配置される。第１の電極は、絶縁層の第１の部位の上方の第１のトンネル障壁上において第２のトンネル障壁上に配置された第１のトンネル障壁に隣接して配置される。第２の電極は、絶縁層の第２の部位の上方のさらなる第１のトンネル障壁上においてさらなる第２のトンネル障壁上に配置されたさらなる第１のトンネル障壁に隣接して配置される。ゲート誘電体は、第１の電極の一部、第１のトンネル障壁、第２のトンネル障壁、中央島、さらなる第２のトンネル障壁、さらなる第１のトンネル障壁および第２の電極の一部の上方に配置される。あるいは、ゲート誘電体は、中央島の上方のみに配置される。ゲート電極は、ゲート誘電体上に配置される。

エネルギーフィルタリングされた低温電子トランジスタは、第１の電極と、第２の電極と、ゲート電極と、第１の電極と第２の電極との間に配置された電子エネルギーフィルタ（量子井戸）とを含み、不連続状態の量子井戸を用いた電子エネルギーフィルタを室温で用いてあらゆる熱励起電子をフィルタリング除去することにより、動作し、これにより、第１の電極と第２の電極との間にはエネルギーフィルタリングされた低温電子のみが伝達され、エネルギーフィルタリングされた低温電子の伝達がゲート電極を用いて制御される。エネルギーフィルタリングされた低温電子は、電子エネルギーフィルタを用いてかついかなる外部冷却の必要無く、室温において４５Ｋ以下の有効電子温度で生成される。エネルギーフィルタリングされた低温電子トランジスタにより、極めて急峻な電流オンおよびオフ能力が得られ、ここで、エネルギーフィルタリングされた低温電子を有効な電子温度が４５Ｋ以下で用いることにより、閾値下の振れが室温において１０ｍＶ／ｄｅｃａｄｅ以下になる。エネルギーフィルタリングされた低温電子トランジスタは、０．１Ｖ以下の供給電圧を持ち得る。

電子エネルギーフィルタは、第１の電極、第１のトンネル障壁および第２のトンネル障壁の連続的配置構成から形成される。量子井戸は、第１のトンネル障壁中に形成され、離散的な量子状態または複数の数の離散的な量子状態が量子井戸内に形成される。量子井戸の深さは、第１のトンネル障壁のエネルギー帯屈曲によって制御され、界面電荷、界面双極子、およびＳＡＭ（自己組織化した単分子層）の形成を第１のトンネル障壁表面において制御することにより、エネルギー帯屈曲が調節される。電子エネルギーフィルタは、第２の電極、さらなる第１のトンネル障壁およびさらなる第２のトンネル障壁の連続的配置構成からも形成され得る。このような場合、量子井戸は、さらなる第１のトンネル障壁内に形成され、離散的な量子状態または複数の離散的な量子状態が量子井戸内に形成される。量子井戸の深さの深さは、さらなる第１のトンネル障壁のエネルギー帯屈曲によって制御され、界面電荷、界面双極子、およびＳＡＭ（自己組織化した単分子層）の形成をさらなる第１のトンネル障壁の表面において制御することにより、エネルギー帯屈曲を調節する。

図３０Ａ〜図３０Ｊは、図２９に示すエネルギーフィルタリングされた低温電子トランジスタの作製のプロセスフローの（縮尺通りではない）模式図である。ここで、基板、絶縁層、中央島、電極、第１のトンネル障壁および第２のトンネル障壁の材料を示す。図示の材料は、材料の選択例を示すものであり、他の材料も利用可能である。本例において、Ｓｉ、ＳｉＯ_２、Ｓｉ、Ｃｒ、Ｃｒ_２Ｏ_３およびＳｉＯ_２を基板、絶縁層、中央島、電極、第１のトンネル障壁および第２のトンネル障壁それぞれのために用いる。

図３０Ａは、（中央島のための）Ｓｉ層をＳｉＯ_２絶縁層により基板から分離させた出発構造である。Ｓｉ層上に、ＳｉＯ_２層を図３０Ｂに示すように蒸着させる。レジストをＳｉＯ_２層上に蒸着させ、図３０Ｃに示すようにリソグラフィを用いてパターニングする。レジストを用いて、下側のＳｉＯ_２／Ｓｉ層を図３０Ｄに示すようにプラズマエッチング（反応性イオンエッチング：ＲＩＥ）を用いて垂直エッチングする。レジストを図３０Ｅに示すように除去する。Ｓｉ中央島の側壁を酸化させて、第２のトンネル障壁として機能するＳｉＯ_２層を図３０Ｆに示すように生成する。あるいは、蒸着技術（例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）、原子層蒸着（ＡＬＤ））またはスパッタリング）を用いて第２のトンネル障壁を形成することができる。その後、図３０Ｇに示すようにスパッタリングなどの技術を用いて、第１のトンネル障壁（Ｃｒ_２Ｏ_３）を共形蒸着させる。図３０Ｈに示すようにビーム蒸着または熱蒸着などの技術を用いて金属電極（Ｃｒ）を蒸着させる。次に、ＨＦエッチングおよび超音波処理を用いてＳｉＯ_２を除去することにより、Ｓｉ中央島の上方に配置された構造をリフトオフして、図３０Ｉに示すように平面構造を残す。ゲート誘電体およびゲート電極をゲート誘電体およびゲート金属のリソグラフィーおよび蒸着を用いて形成して、図３０Ｊに示すようにエネルギーフィルタリングされた低温電子トランジスタ構造を完成させる。

より詳細には、エネルギーフィルタリングされた低温電子トランジスタを形成する方法は、基板を提供することと、基板上に絶縁層を形成または蒸着させることと、図３０Ａ中の絶縁層上に半導体材料または金属を形成または蒸着させることとを含む。半導体材料または金属は、中央島の形成に用いられ、Ｓｉ、Ｇｅ、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、Ａｌ、Ｐｂ、Ｃｒ、Ｃｕ、Ａｕ、Ａｇ、Ｐｔ、ＰｄおよびＴｉからなる群から選択され得る。有機材料、無機材料、磁気材料または超電導材料を中央島材料として用いてもよい。図３０Ｂにおいて、犠牲材料を中央島材料上に形成または蒸着させる。図３０Ｃにおいて、レジストを蒸着およびパターニングして、中央島の形状を規定する。図３０Ｄにおいて、中央島をエッチングによって形成するかまたは犠牲材料および半導体材料または中央島周囲の金属を除去し、図３０Ｅにおいてレジストを除去する。図３０Ｆにおいて、第２のトンネル障壁材料を半導体材料または中央島の金属の周囲に形成または蒸着させる。。第２のトンネル障壁材料は、中央島の第１の側と、中央島の第２の側上のさらなる第２のトンネル障壁との上に第２のトンネル障壁を形成する。図３０Ｇにおいて、第１のトンネル障壁材料を、中央島の犠牲材料の上部およびその周囲と、第２のトンネル障壁の上と、絶縁層の上とに形成または蒸着させる。。第１のトンネル障壁材料は、第２のトンネル障壁に隣接する第１のトンネル障壁と、さらなる第２のトンネル障壁に隣接するさらなる第１のトンネル障壁とを形成する。第１のトンネル障壁および第２のトンネル障壁は、単一の種類の材料または２つの異なる材料であり得る。例えば、第１のトンネル障壁は、Ａ１_２Ｏ_３、Ｃｒ_２Ｏ_３およびＴｉＯ_ｘを含む群から選択され得、第２のトンネル障壁は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａ１_２Ｏ_３、Ｃｒ_２Ｏ_３およびＴｉＯ_ｘを含む群から選択され得る。図３０Ｈにおいて、電極材料を第１のトンネル障壁上に形成または蒸着させて、第１のトンネル障壁に隣接する第１の電極およびさらなる第１のトンネル障壁に隣接する第２の電極を形成する。第１の電極および第２の電極のための電極材料は、Ａｌ、Ｐｂ、Ｃｒ、Ｃｕ、Ａｕ、Ａｇ、Ｐｔ、ＰｄおよびＴｉを含む群から選択され得る。図３０Ｉにおいて、第１の電極および第２の電極の上部と実質的に同じ高さの平面よりも上方にある材料全てを除去またはリフトオフする。図３０Ｊにおいて、第１の電極、第１のトンネル障壁の一部、第２のトンネル障壁、中央島、さらなる第２のトンネル障壁、さらなる第１のトンネル障壁および第２の電極の一部の上方にゲート誘電体を形成または蒸着させる。あるいは、ゲート誘電体を中央島の上方のみに形成または蒸着させる。図３０Ｊにおいて、ゲート電極をゲート誘電体うえに形成または蒸着させる。加えて、第１の電極、第２の電極、ゲート電極またはこれらの組み合わせへ取り付けられた１つ以上のビアおよび金属相互接続を形成してもよい（図示せず）。

図３１Ａ〜図３１Ｂは、本発明による、エネルギーフィルタリングされた低温電子トランジスタの断面図および正面図（縮尺通りではない）。簡潔さのため、ゲート電極およびゲート誘電体は図示していない。図３１Ｂ中の点線は、図３１Ａ中の断面図の断面が構成される位置を示す。図３２Ａ〜図３２Ｅは、図３０Ａ〜図３０Ｊ中の手順によりトランジスタ構造を作製するために用いることが可能なマスクの（縮尺通りではない）模式図である。図３２Ａ中に実質的に示すように、中央島を第１のマスクを用いて第１のパターン内に形成する。図３２Ｂ中に実質的に示すように、第１の電極および第２の電極を第２のマスクを用いて第２のパターン内に形成する。図３２Ｃ中に実質的に示すように、ゲート電極を第３のマスクを用いて第３のパターン内に形成する。図３２Ｄ中に実質的に示すように、１つ以上のビアを第４のマスクを用いて第４のパターン内に形成する。図３２Ｅ中に実質的に示すように、１つ以上の金属相互接続を第５のマスクを用いて第５のパターン内に形成する。

図２９〜図３１中のエネルギーフィルタリングされた低温電子トランジスタは、完全ＣＭＯＳ適合型プロセスおよび材料によって作製され得る。エネルギーフィルタリングされた低温電子トランジスタは、並列処理でＣＭＯＳ適合型マスクステップを用いて大規模に作製され得る。

当業者であれば、情報および信号は、多様な異なる方法論および技術（例えば、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップのうちいずれかを用いて表現され得、電圧、電流、電磁波、磁界または粒子、光場または粒子、またはこれらの任意の組み合わせ）によって表現され得ることを理解する。同様に、本明細書中に記載される多様な例示的な論理ブロック、モジュール、回路およびアルゴリズムステップは、用途および機能に応じて、電子機器ハードウェア、コンピュータソフトウェア、または双方の組み合わせとして実行され得る。さらに、本明細書中に記載される多様な論理ブロック、モジュールおよび回路は、汎用プロセッサ（例えば、マイクロプロセッサ、従来のプロセッサ、コントローラ、マイクロコントローラ、状態機械またはコンピューティングデバイスの組み合わせ）、デジタル信号プロセッサ（「ＤＳＰ」）、特定用途向け集積回路用途向け集積回路（「ＡＳＩＣ」）、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）または他のプログラマブル論理デバイス、不連続ゲートまたはトランジスタ論理、不連続ハードウェアコンポーネント、または本明細書中に記載の機能を行うように設計されたこれらの任意の組み合わせと共に実行または実施され得る。同様に、本明細書中に記載の方法またはプロセスのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはこれら２つの組み合わせによって具現化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当該分野において公知の他の任意の形態の記憶媒体中に常駐し得る。本発明の好適な実施形態について詳述してきたが、当業者であれば、添付の特許請求の範囲中に記載のような本発明の意図および範囲から逸脱することなく多様な変更が可能であることを理解する。

参照文献

Claims (23)

1. エネルギーフィルタ処理冷電子ナノピラーデバイスであって、
   絶縁層上に配置した第１の電極と、
   前記第１の電極上に配置した第１のトンネル障壁と、
   前記第１のトンネル障壁上に配置した第２のトンネル障壁と、
   前記第２のトンネル障壁上に配置した半導体または金属を含む島材料と、
   前記島材料上に配置した追加的な第２のトンネル障壁と、
   前記追加的な第２のトンネル障壁上に配置した追加的な第１のトンネル障壁と、および
   前記追加的な第１のトンネル障壁上に配置した第２の電極、
   を備え、
   前記第１の電極、前記第１のトンネル障壁、前記第２のトンネル障壁、前記島材料、前記追加的な第２のトンネル障壁、前記追加的な第１のトンネル障壁、および前記第２の電極がナノピラーを形成し、
   量子井戸または量子ドットは、前記第１のトンネル障壁および／または前記追加的な第１のトンネル障壁内に形成され、かつ
   前記離散的エネルギー準位は、前記量子井戸または量子ドット内に形成される、
   エネルギーフィルタ処理冷電子ナノピラーデバイス。
2. 前記第１のトンネル障壁が、前記第１の電極上に自然に形成または蒸着されており、かつ前記追加的な第１のトンネル障壁が、前記追加的な第２のトンネル障壁上に自然に形成または蒸着されている、請求項１に記載のデバイス。
3. 前記デバイスが、前記量子井戸または量子ドットの離散的エネルギー準位を介して、電子エネルギーフィルタリングを示す、請求項１に記載のデバイス。
4. 前記デバイスが、前記電子エネルギーフィルタリングを介して、電子温度の低下を示す、請求項３に記載のデバイス。
5. 前記デバイスが、外部冷却を全く用いることなく、室温で４５Ｋ以下の有効電子温度を有する、請求項４に記載のデバイス。
6. 前記第１の電極と接触して前記絶縁層上に配置したソースパッドをさらに備える、請求項１に記載のデバイス。
7. 前記ナノピラーの周りに配置したパッシベーション材料と、
   前記第２の電極と接触して前記パッシベーション材料上に配置したドレインパッドと、
   前記ソースパッド、前記ドレインパッド、またはその両方に付着した１つまたは複数のビアおよび金属のインターコネクトと
   をさらに含む、請求項１に記載のデバイス。
8. 前記ソースパッド上および前記ナノピラーの周りに配置した絶縁材料と、
   前記絶縁材料の中に配置し、かつ前記ナノピラーから分離したゲート電極と、
   前記第２の電極と接触したドレインパッドおよび前記ゲート電極と接触したゲートパッドと、
   前記結果として得られる構造の上方のパッシベーション層と
   をさらに含む請求項６に記載のデバイス。
9. 前記ソースパッド、前記ドレインパッド、前記ゲートパッドまたはそれらの組合せに付着している１つまたは複数のビアおよび金属の相互接続をさらに含む、請求項８に記載のデバイス。
10. エネルギーフィルタ処理冷電子ナノピラーデバイスの作製方法であって、
    絶縁層上に第１の電極を蒸着するステップと、
    前記第１の電極上に第１のトンネル障壁を自然に蒸着または形成するステップと、
    前記第１のトンネル障壁上に第２のトンネル障壁を蒸着するステップと、
    前記第２のトンネル障壁上に島材料を蒸着するステップと、
    前記島材料上に追加的な第２のトンネル障壁を蒸着するステップと、
    前記追加的な第２のトンネル障壁上に追加的な第１のトンネル障壁を自然に蒸着または形成するステップと、
    前記追加的な第１のトンネル障壁上に第２の電極を蒸着するステップと、および
    前記第１の電極、前記第１のトンネル障壁、前記第２のトンネル障壁、前記島材料、前記追加的な第２のトンネル障壁、前記追加的な第１のトンネル障壁、および前記第２の電極から、ナノピラーを生成するステップ
    を包含する、エネルギーフィルタ処理冷電子ナノピラーデバイスの作製方法。
11. 前記デバイスが、前記第１のトンネル障壁および／または前記追加的な第１のトンネル障壁中に形成される量子井戸または量子ドットの離散的エネルギー準位を介して、電子エネルギーフィルタリングを示す、請求項１０に記載の方法。
12. 前記デバイスが、前記電子エネルギーフィルタリングを介して電子温度の低下を示す、請求項１１に記載の方法。
13. 前記デバイスが、外部冷却を全く用いることなく、室温で４５Ｋ以下の効果的な電子温度を有する、請求項１０に記載の方法。
14. 前記デバイスが、界面双極子の形成、界面電荷、自己組織化した単分子層、ＵＶオゾン、プラズマ処理、またはそれらの組合せを介して、前記第１のトンネル障壁および／または前記追加的な第１のトンネル障壁のバンド屈曲を示す、請求項１１に記載の方法。
15. 前記デバイスが、４５Ｋ以下の電子温度の効果的な低下を有し、かつ室温で１０ｍＶ／ｄｅｃａｄｅ以下の振れによる電流のオン／オフ機能を有する、請求項１２に記載の方法。
16. 前記ナノピラーを包囲するゲート電極を蒸着させて、エネルギーフィルタ処理冷電子ナノピラートランジスタを生成するステップをさらに含む、請求項１０に記載の方法。
17. 前記デバイスが、室温で１０ｍＶ／ｄｅｃａｄｅの閾値以下の振れを有する、請求項１６に記載の方法。
18. 前記デバイスが、０．１Ｖ以下の供給電圧を有する、請求項１０に記載の方法。
19. 前記第１のトンネル障壁および前記追加的な第１のトンネル障壁が、単一種の材料または２種の材料を備える、請求項１０に記載の方法。
20. 前記第２のトンネル障壁および前記追加的な第２のトンネル障壁が、単一種の材料または２種の材料を備える、請求項１０に記載の方法。
21. 前記第１の電極はＣｒソース電極を備え、前記第１のトンネル障壁および前記追加的な第１のトンネル障壁はＣｒ_２Ｏ_３を備え、前記第２のトンネル障壁および前記追加的な第２のトンネル障壁はＣｒ_２Ｏ_３またはＳｉ_３Ｎ_４を備え、前記島材料は、Ｓｉを備え、前記第２の電極はＣｒドレイン電極を備える、請求項１０に記載の方法。
22. 前記第１の電極および第２の電極は、Ａｌ、Ｐｂ、Ｃｒ、Ｃｕ、Ａｕ、Ａｇ、Ｐｔ、ＰｄおよびＴｉからなる 群から選択される材料によって形成され、
    前記第１のトンネル障壁および前記追加的な第１のトンネル障壁は、Ａ１_２Ｏ_３、Ｃｒ_２Ｏ_３およびＴｉＯ_ｘからなる群から選択される材料によって形成され、
    前記第２のトンネル障壁および前記追加的な第２のトンネル障壁は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａ１_２Ｏ_３、Ｃｒ_２Ｏ_３およびＴｉＯ_ｘからなる群から選択される材料によって形成され、および
    前記島材料は、Ｓｉ、Ｇｅ、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、Ｉ ｎＰ、ＩｎＡｓ、Ａｌ、Ｐｂ、Ｃｒ、Ｃｕ、Ａｕ、Ａｇ、Ｐｔ、ＰｄおよびＴｉからなる群から選択される材料によって形成される、請求項１０に記載の方法。
23. 前記ナノピラーは、垂直エッチング処理またはリフトオフ処理を用いて生成される、請求項１０に記載の方法。
    
    

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