JP2020064897A - Nonvolatile memory element - Google Patents
Nonvolatile memory element Download PDFInfo
- Publication number
- JP2020064897A JP2020064897A JP2018194268A JP2018194268A JP2020064897A JP 2020064897 A JP2020064897 A JP 2020064897A JP 2018194268 A JP2018194268 A JP 2018194268A JP 2018194268 A JP2018194268 A JP 2018194268A JP 2020064897 A JP2020064897 A JP 2020064897A
- Authority
- JP
- Japan
- Prior art keywords
- oxide
- metal electrode
- memory element
- nonvolatile memory
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
本発明は不揮発性記憶素子に関し、特に界面ダイポール変調を利用する抵抗変化型の不揮発性記憶素子に関する。 The present invention relates to a non-volatile memory element, and more particularly to a resistance change type non-volatile memory element utilizing interface dipole modulation.
携帯端末やデータセンター用サーバ等の情報機器に組み込まれる不揮発性記憶装置として、ＮＡＮＤ型フラッシュデバイスを用いた半導体ストレージ装置の市場が拡大している。ＮＡＮＤ型フラッシュデバイスは、高集積・大容量化及び不揮発性情報記憶を特徴とする素子であり、現在も微細加工技術の向上と三次元素子構造の導入によって大容量化と低コスト化が進んでいる。 The market of semiconductor storage devices using a NAND flash device is expanding as a non-volatile storage device incorporated in information devices such as mobile terminals and data center servers. The NAND flash device is an element characterized by high integration, large capacity, and non-volatile information storage, and even now, due to improvement of fine processing technology and introduction of three-dimensional element structure, large capacity and low cost are progressing. There is.
しかし、ＮＡＮＤ型フラッシュデバイスは、書き換え耐性が低く、更に書き込み速度の遅さが短所として挙げられている。これらの短所を克服できれば、高速で信頼性の高い情報記憶装置が実現され、広範な用途へ利用されるものと期待される。また、ＮＡＮＤ型フラッシュデバイスは、三端子のトランジスタ構造に組み込まれているため、三次元技術を取り入れた素子構造であってもコスト的な問題から大容量化に限界が見えている。 However, the NAND flash device has low rewriting endurance and slow writing speed is a disadvantage. If these disadvantages can be overcome, it is expected that a high-speed and highly reliable information storage device will be realized and will be used in a wide range of applications. Further, since the NAND flash device is incorporated in a three-terminal transistor structure, even if it is an element structure incorporating a three-dimensional technology, there is a limit to the increase in capacity due to cost problems.
現在、新しい動作原理に依拠する大容量不揮発性記憶素子としてＲｅＲＡＭ（Resistive Random Access Memory）やＰＣＭ（Phase Change Memory）の二端子型抵抗変化メモリの研究開発が進められている。ＲｅＲＡＭは、金属酸化膜中の伝導性フィラメントを印加電圧によって制御することで低抵抗状態（ＬＲＳ: low resistance state）と高抵抗状態（ＨＲＳ: high resistance state）の間をスイッチさせるメモリ素子である。ＰＣＭは、カルコゲナイド材料などの結晶・アモルファス相転移を電流で制御することで、ＬＲＳ・ＨＲＳ間のスイッチングを実現している。 Currently, research and development of a two-terminal resistance change memory such as a ReRAM (Resistive Random Access Memory) or a PCM (Phase Change Memory) as a large-capacity nonvolatile memory element based on a new operation principle is under way. ReRAM is a memory device that switches between a low resistance state (LRS: low resistance state) and a high resistance state (HRS: high resistance state) by controlling a conductive filament in a metal oxide film by an applied voltage. PCM realizes switching between LRS and HRS by controlling the crystalline / amorphous phase transition of a chalcogenide material or the like with an electric current.
これらの二端子型抵抗変化メモリは、ＮＡＮＤ型フラッシュデバイスに比べて書き換え耐性が高く、書き込み速度も速いことが実証されており、大規模集積回路との混載素子としても製品化されている。また、これらの二端子型抵抗変化メモリは、デバイス構造が簡単であるため、高集積化が容易であり、大容量不揮発メモリの実現が期待されている。 It has been proved that these two-terminal resistance change memories have higher rewriting endurance and higher writing speed than the NAND flash device, and are commercialized as a mixed device with a large-scale integrated circuit. Further, these two-terminal resistance change memories have a simple device structure, so that they can be easily highly integrated, and realization of a large-capacity nonvolatile memory is expected.
一方、高集積な二端子型メモリ構造として、図１に示すクロスポイント型構造が有望であり、実際に、ＰＣＭを用いた大容量メモリチップの製品では、クロスポイント型メモリセルアレイが採用されている。この構造では、ビット線とワード線がクロスした位置に抵抗変化素子を接続し、それぞれの配線で選択したメモリ素子のみに電圧を加えることで抵抗変化の書き込み動作を行う（特許文献１）。読み出し動作も、ビット線とワード線で素子を選択し、ＬＲＳまたはＨＲＳを電流信号として読み出す。 On the other hand, the cross-point type structure shown in FIG. 1 is promising as a highly integrated two-terminal type memory structure, and in fact, a product of a large-capacity memory chip using PCM employs a cross-point type memory cell array. . In this structure, a resistance change element is connected at a position where a bit line and a word line cross each other, and a resistance change write operation is performed by applying a voltage only to a memory element selected by each wiring (Patent Document 1). Also in the read operation, the element is selected by the bit line and the word line and LRS or HRS is read as a current signal.
しかし、読み出し動作においては、隣接するメモリ素子の影響を排除する工夫が必要である。すなわち、図１中の隣接素子がＬＲＳである場合、目的の素子がＨＲＳであっても、図中の経路を流れる電流が（スネーク電流）ＬＲＳとして誤って読み出されることになる。そこで、クロスポイント型のメモリセルアレイでは、スネーク電流を抑制するために、セレクターと呼ばれる素子をメモリ素子と直列に配置するのが一般的である。セレクター素子としては、シリコンおよび化合物半導体のＰＮ接合ダイオード、ＶＯ2などを用いた金属・絶縁体相転移素子、カルコゲナイド材料などを用いたオボニック閾値スイッチ素子が使われている（特許文献１及び非特許文献１）。
However, in the read operation, it is necessary to devise to eliminate the influence of the adjacent memory element. That is, when the adjacent element in FIG. 1 is the LRS, even if the target element is the HRS, the current flowing through the path in the figure is erroneously read as the (snake current) LRS. Therefore, in a cross-point type memory cell array, an element called a selector is generally arranged in series with the memory element in order to suppress the snake current. As the selector element, a PN junction diode made of silicon and compound semiconductor, a metal / insulator phase transition element using VO 2 or the like, or an ovonic threshold switching element using a chalcogenide material is used (
しかしながら、前記セレクター候補素子は、メモリ素子との混載技術の開発や、微細加工が課題となる。例えば、シリコンのＰＮ接合ダイオードは、高温熱処理が不可欠であり、メモリ素子への影響が懸念される。更に１００ｎｍ以上のシリコン層が必要となるため、アスペクト比の高い微細加工技術が必要となる。そこで、より薄い積層構造で、且つ微細加工が容易なアモルファス材料で構成されたセレクター素子が開発できれば、大容量化と製造コストの削減が可能になると考えられる。また、メモリ機能も同一構造内に組み込むことができれば、更に有利な技術となり得る。 However, the selector candidate element has a problem in development of a mixed mounting technique with a memory element and fine processing. For example, high-temperature heat treatment is essential for a silicon PN junction diode, and there is a concern that it may affect the memory element. Furthermore, since a silicon layer having a thickness of 100 nm or more is required, a fine processing technique with a high aspect ratio is required. Therefore, if it is possible to develop a selector element that is made of an amorphous material that has a thinner laminated structure and that can be easily microfabricated, it is considered possible to increase the capacity and reduce the manufacturing cost. Further, if the memory function can be incorporated in the same structure, it can be a more advantageous technique.
本発明は以上の点に鑑みなされたもので、第一金属電極と第二金属電極の間に配置したアモルファス酸化物の積層構造で、メモリ素子とセレクター素子の両方の機能を実現することを目的とする。 The present invention has been made in view of the above points, and an object thereof is to realize the functions of both a memory element and a selector element with a laminated structure of an amorphous oxide arranged between a first metal electrode and a second metal electrode. And
本発明の不揮発性記憶素子は、第一金属電極と第二金属電極の間に挟まれた少なくとも二種類の絶縁膜で構成される積層構造において、隣り合う２つの絶縁膜の間に界面ダイポール変調を誘起するための界面ダイポール変調層を含む。第一金属電極と第二金属電極の間に印加される電圧に応じて、界面ダイポール変調を可変して非対称な絶縁膜のトンネル障壁を変化させることにより、抵抗変化と整流作用の両方を実現する。 The nonvolatile memory element of the present invention has a laminated structure including at least two kinds of insulating films sandwiched between a first metal electrode and a second metal electrode, and has an interface dipole modulation between two adjacent insulating films. An interfacial dipole modulation layer for inducing Both the resistance change and the rectification are realized by changing the interface dipole modulation and changing the tunnel barrier of the asymmetric insulating film according to the voltage applied between the first metal electrode and the second metal electrode. .
本発明の一実施形態の不揮発性記憶素子では、２つの絶縁膜は、電子親和力、誘電率、または膜厚の少なくとも１つが異なる。本発明の一実施形態の不揮発性記憶素子では、第一金属電極と第二金属電極は、仕事関数の異なる金属を含む。 In the nonvolatile memory element according to the embodiment of the present invention, the two insulating films differ in at least one of electron affinity, dielectric constant, or film thickness. In the nonvolatile memory element according to the embodiment of the present invention, the first metal electrode and the second metal electrode include metals having different work functions.
本発明の一実施形態の不揮発性記憶素子では、絶縁膜は、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化イットリウム、酸化シリコン、酸窒化シリコン、及び酸化アルミニウムの中から選択された少なくとも二つの酸化物を含む。 In the nonvolatile memory element according to one embodiment of the present invention, the insulating film is made of at least two oxides selected from hafnium oxide, zirconium oxide, lanthanum oxide, yttrium oxide, silicon oxide, silicon oxynitride, and aluminum oxide. including.
本発明の一実施形態の不揮発性記憶素子では、界面ダイポール変調層は、一分子層厚程度の酸化マグネシウム、酸化チタン、酸化ストロンチウム、酸化イットリウム、酸化ランタン、酸化タンタル、酸化ガリウム、及び酸化アンチモンの中から選択された少なくとも一つを含む。 In the nonvolatile memory element according to the embodiment of the present invention, the interfacial dipole modulation layer is made of one layer thickness of magnesium oxide, titanium oxide, strontium oxide, yttrium oxide, lanthanum oxide, tantalum oxide, gallium oxide, and antimony oxide. At least one selected from the above is included.
本発明によれば、金属／積層絶縁膜／金属構造において、二つの金属電極間に印加する電圧を適切に選ぶことで、所定の電圧における電流値（抵抗値）を変化させることが可能で、且つ正電圧の電流値と負電圧の電流値に大幅な違いを実現できる。更に、二つの金属電極間に挟まれた絶縁膜積層構造を薄い（例えば１０ｎｍ以下）アモルファス材料で実現できる。 According to the present invention, it is possible to change the current value (resistance value) at a predetermined voltage by appropriately selecting the voltage applied between the two metal electrodes in the metal / laminated insulating film / metal structure. Moreover, a significant difference can be realized between the positive voltage current value and the negative voltage current value. Further, the insulating film laminated structure sandwiched between the two metal electrodes can be realized by a thin (for example, 10 nm or less) amorphous material.
図２は、本発明の一実施形態の不揮発性記憶素子の一実施形態の断面を示す。同図において、本実施形態の不揮発性記憶素子１０は、第一金属電極１１上に第一絶縁膜１２、界面ダイポール変調層１３、第二絶縁膜１４、第一絶縁膜１２、第二金属電極１５の順で積層されたＭＩＭ（Metal Insulator Metal）構造である。
FIG. 2 shows a cross section of one embodiment of the nonvolatile memory element of one embodiment of the present invention. In the figure, the
第一金属電極１１と第二金属電極１５は、同一の金属または金属化合物、または、異なる材料であってもよく、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、イリジウム（Ｉｒ）、またはアルミニウム（Ａｌ）から少なくとも一の材料を選択することができる。第一絶縁膜１２としては、電子親和力が比較的小さな絶縁体が適しており、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、または酸化イットリウム（Ｙ2Ｏ3）を用いることができる。
The
第二絶縁膜１４としては、電子親和力が比較的大きな絶縁体が適しており、例えば、酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）を用いることができる。
An insulator having a relatively large electron affinity is suitable for the second
界面ダイポール変調層１３は、酸化マグネシウム（ＭｇＯ）、酸化チタン（ＴｉＯ2）、酸化ストロンチウム（ＳｒＯ）、酸化イットリウム（Ｙ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化ガリウム（Ｇａ2Ｏ3）、および酸化アンチモン（Ｓｂ2Ｏ3、Ｓｂ2Ｏ4）の中から少なくとも一つを選択して、一分子層程度（１〜２分子層ぐらいの厚さ、以下同様）の極薄膜として第一絶縁膜１２と第二絶縁膜１４の間に配置する。
The interface
ところで、本発明者は、過去にＭＩＳ（Metal Insulator Semiconductor）構造中の絶縁膜積層構造中に界面ダイポール変調層を導入することで、不揮発性記憶素子として動作することを見出し、既に下記の２つの特許出願をするとともに、下記の文献１にて報告した。特願2０１３―１９２９２０（特許６１４５７５６）は、絶縁膜／半導体界面の界面ダイポール変調に係る不揮発性記憶素子の出願（特許）である。ＰＣＴ出願（ＰＣＴ/ＪＰ２０１６/０７４７９７）は、絶縁膜／絶縁膜界面に界面ダイポール変調層を組み込み、更に多層変調構造を採用した不揮発性記憶素子の出願である。文献１は「N. Miyata, "Electric-field-controlled interface dipole modulation for Si-based memory devices", Scientific Reports volume 8, Article number: 8486 (2018)」である。
By the way, the present inventor has found in the past to operate as a non-volatile memory element by introducing an interfacial dipole modulation layer into an insulating film laminated structure in a MIS (Metal Insulator Semiconductor) structure, and the following two already mentioned. We filed a patent application and reported it in
前記報告における界面ダイポール変調層は、ＭＩＳ構造に印加する電圧によって発生する絶縁膜中の電界によって、界面ダイポール変調層を構成する原子を僅かに変位させ、絶縁膜／半導体または絶縁膜／絶縁膜界面に誘起される界面ダイポールの大きさを変化させる。この界面ダイポールの強度の変化は、ＭＩＳ型トランジスタの閾値電圧の変化として読み出すことが可能で、ＮＡＮＤ型フラッシュデバイスに似たメモリ動作を実現する。また、上記特許１では、界面ダイポールの変調をＭＩＳ構造のリーク電流の変化として利用できることが記されている。
The interface dipole modulation layer in the above-mentioned report slightly displaces the atoms constituting the interface dipole modulation layer by the electric field in the insulation film generated by the voltage applied to the MIS structure, so that the insulation film / semiconductor or the insulation film / insulation film interface Changes the size of the interface dipole induced by. This change in the strength of the interface dipole can be read as a change in the threshold voltage of the MIS transistor, and realizes a memory operation similar to that of a NAND flash device. Further, in the above-mentioned
そこで、ＭＩＭ構造においても、界面ダイポール変調層の動作が二つの電極間を流れる電流に影響を与えると期待される。図３は、図２のＭＩＭ構造に印加する電圧の極性を反転させた際の界面ダイポールの変調動作が静電ポテンシャルに与える影響を説明している。図中左側の電極１１をアース、右側の電極１５に正電圧を加えると、実線で示す方向の電界が生じ、第一絶縁膜１２と第二絶縁膜１４の界面に導入した界面ダイポール変調層１３近傍の原子が変位し、第一絶縁膜１２と第二絶縁膜１４の間のポテンシャル差（界面ダイポール強度）が減少する。図中左側の界面ダイポール強度は減少し、図中右側の界面ダイポール強度は増加することになる。逆に、図中右側の電極１５に負電圧を加えると、点線で示す方向の電界が生じ、図中左側の界面ダイポール強度は増加することになる。以上の動作により、第一電極１１と第二電極１５の間に印加する電圧と極性によって、静電ポテンシャルの形状を変えることが可能で、電極間を流れる電流が変化すると期待される。
Therefore, even in the MIM structure, the operation of the interface dipole modulation layer is expected to affect the current flowing between the two electrodes. FIG. 3 illustrates the effect of the modulation operation of the interface dipole on the electrostatic potential when the polarity of the voltage applied to the MIM structure of FIG. 2 is reversed. When the
次に、図３で示したポテンシャル変化が電流に与える影響を考察する。ここで絶縁膜中の欠陥は十分に少なく、トラップ起因のホッピング伝導は無視できると仮定する。すなわち、トンネル電流が主な電流成分であり、絶縁膜の積層構造が形成する電子に対するポテンシャル障壁によって電流は決まることになる。 Next, the influence of the potential change shown in FIG. 3 on the current will be considered. Here, it is assumed that there are sufficiently few defects in the insulating film and that hopping conduction due to traps can be ignored. That is, the tunnel current is the main current component, and the current is determined by the potential barrier for electrons formed by the laminated structure of the insulating film.
図４のバンド図は、ＢＥ（Bottom electrode）のＴｉＮ上に、１ｎｍのＨｆＯ2、２ｎｍのＳｉＯ2、２ｎｍのＨｆＯ2、ＴＥ（Top electrode）のＩｒの順で積層した積層構造を仮定し、電圧０Ｖにおける伝導帯下端の分布を示している。また、左側のＨｆＯ2／ＳｉＯ2界面に±数百ｍＶのポテンシャル変化を生む界面ダイポール変調層を仮定する。正バイアス印加による界面ダイポール変調の効果により、変調前の実線から変調後の点線のように伝導帯下端の分布が変化すると予想される。 The band diagram of FIG. 4 assumes a laminated structure in which 1 nm of HfO 2 , 2 nm of SiO 2 , 2 nm of HfO 2 and TE (Top electrode) of Ir are laminated in this order on the BE (Bottom electrode) TiN, The distribution at the bottom of the conduction band at a voltage of 0 V is shown. In addition, an interface dipole modulation layer that causes a potential change of ± several hundred mV at the HfO 2 / SiO 2 interface on the left side is assumed. It is expected that the distribution of the bottom of the conduction band changes from the solid line before modulation to the dotted line after modulation due to the effect of interface dipole modulation by applying a positive bias.
次に、実際にトンネル電流が流れる電圧印加状態におけるトンネル障壁を説明する。図５（ａ）は、ＴＥに＋３Ｖを印加した状態である。ＨｆＯ2／ＳｉＯ2界面の界面ダイポール変調層が動作することで、変調前の実線から変調後の点線のように伝導帯下端の分布が変化すると予想される。すなわち、トンネル障壁が減少し、トンネル電流は増加すると予想される。一方、図５（ｂ）は、ＴＥに−３Ｖを印加した状態である。前述の＋３Ｖとは逆のトンネリング障壁の変化が起こる。ここでは、変調動作前の実線で示す障壁では、ＳｉＯ2の伝導帯に直接、電子が遷移するFowler-Nordheim（ＦＮ）トンネリングが起こるが、ダイポール変調後は、ＦＮンネリングが消えるため、電流は減少すると予想される。 Next, the tunnel barrier in the voltage applied state where the tunnel current actually flows will be described. FIG. 5A shows a state in which + 3V is applied to TE. It is expected that the interface dipole modulation layer at the HfO 2 / SiO 2 interface operates to change the distribution of the bottom of the conduction band from the solid line before modulation to the dotted line after modulation. That is, it is expected that the tunnel barrier will decrease and the tunnel current will increase. On the other hand, FIG. 5B shows a state in which −3V is applied to TE. The tunneling barrier change opposite to the above +3 V occurs. Here, Fowler-Nordheim (FN) tunneling in which electrons transit directly to the conduction band of SiO 2 occurs in the barrier shown by the solid line before the modulation operation, but after dipole modulation, the FN tunneling disappears, so the current decreases. Is expected.
以上のように、正負電圧側で異なる電流変化が現れると予想されるが、この非対称性の原因の一つは、ＢＥのＴｉＮに比べてＴＥのＩｒの仕事関数が大きいことにある。すなわち、絶縁膜の材料物性のみでなく、金属電極の物性もメモリ動作に影響を与えることになる。以上のように、絶縁膜および金属電極の材料を適切に選ぶことで、正負バイアスを交互に印加することで動作するメモリ素子が実現できると期待される。 As described above, different current changes are expected to appear on the positive and negative voltage sides. One of the causes of this asymmetry is that the work function of Ir of TE is larger than that of TiN of BE. That is, not only the physical properties of the insulating film but also the physical properties of the metal electrode affect the memory operation. As described above, it is expected that a memory element that operates by alternately applying positive and negative biases can be realized by appropriately selecting the materials for the insulating film and the metal electrode.
図５に示す２つのトンネル障壁は、正負バイアス印加で非対称性を持つことを示している。最も大きな違いは、＋３Ｖを印加した状態で形成されるトンネル障壁は、ＢＥに接するＨｆＯ2とＳｉＯ2の厚さでトンネル距離が、−３Ｖを印加した状態では、ＴＥに接するＨｆＯ2とＳｉＯ2の厚さで決まることになる。 It is shown that the two tunnel barriers shown in FIG. 5 have asymmetry when a positive and negative bias is applied. The biggest difference is that the tunnel barrier formed when + 3V is applied has a tunnel distance depending on the thickness of HfO 2 and SiO 2 in contact with BE, and when -3V is applied, HfO 2 and SiO 2 in contact with TE. Will be determined by the thickness of.
以上のように、上記の金属電極の違いおよび左右の第一絶縁膜の厚さの違いに依存して、バイアスの極性によってトンネル障壁が変わるため、正負電圧領域の電流に違いが現れると期待される。すなわち、整流素子として働くと期待される。尚、上述の金属電極の仕事関数の違いによる影響は下記の文献２で、絶縁膜のトンネル障壁の非対称による影響は文献３で報告されている。文献２は「P. Periasamy, J. J. Berry, A. A. Dameron, J. D. Bergeson, D. S. Ginley, R. P. O’Hayre, and P. A. Parilla, "Fabrication and Characterization of MIM Diodes Based on Nb/Nb2O5 Via a Rapid Screening Technique", Advanced Materials 23, 3080-3085 (2011)」、文献３は「N. Alimardani and J. F. Conley, “Step tunneling enhanced asymmetry in asymmetric electrode metal-insulator-insulator-metal tunnel diodes”, APPLIED PHYSICS LETTERS 102, 143501 (2013)」である。
As described above, since the tunnel barrier changes depending on the polarity of the bias depending on the difference in the metal electrode and the difference in the thickness of the left and right first insulating films, it is expected that the current in the positive and negative voltage regions will differ. It That is, it is expected to work as a rectifying element. The effect of the difference in the work function of the metal electrode is reported in
次に、本発明の実施例１について説明する。図２に示した一実施形態の不揮発性記憶素子１０は、スパッタリング法、ＣＶＤ（chemical vapor deposition）法、ＡＬＤ（atomic layer deposition）法、電子ビーム蒸着法、抵抗加熱蒸着法などの薄膜堆積方法を用いて作製することが可能である。ここでは、作製の一例として、酸化物の積層構造を電子ビーム蒸着法で作製した作製工程を説明する。
Next, a first embodiment of the present invention will be described. The
絶縁膜としてＨｆＯ2とＳｉＯ2、界面ダイポール変調層として１分子層のＴｉＯ2、ＢＥとしてＴｉＮ、ＴＥとしてＩｒを用いた。まず、１００ｎｍＳｉＯ2を形成したＳｉ基板上に、２０ｎｍのＴｉＮ、５０ｎｍのＷ、２０ｎｍのＴｉＮで積層構造を形成しＢＥとした。その上に、電子ビーム蒸着法により、１ｎｍのＨｆＯ2、１分子層のＴｉＯ2、２ｎｍのＳｉＯ2、２ｎｍのＨｆＯ2の順で、酸化物を堆積した。最後に、電子ビーム蒸着法でＩｒのＴＥを形成して、実施例１の不揮発性記憶素子の作製を終了する。
HfO 2 and SiO 2 were used as the insulating film, one molecular layer of TiO 2 was used as the interface dipole modulation layer, TiN was used as BE, and Ir was used as TE. First, on a Si substrate on which 100 nm SiO 2 was formed, a laminated structure was formed with 20 nm TiN, 50 nm W, and 20 nm TiN to obtain BE. Thereon by electron beam evaporation, with TiO 2, 2nm SiO 2, 2nm
図６は、電子ビーム蒸着法で作製した実施例１の不揮発性記憶素子の電流対電圧特性（Ｉ−Ｖ特性）の一例である。正電圧側で電圧を増加させると、１Ｖ付近から電流が増加し始めており、予想通り電子のトンネリングが起こっている。一旦、電圧を２.７Ｖまで増加させた後に減少させると、電圧の増加時に比べて高い電流が観察される。これは、高い電圧を加えると、図５（ａ）に示すように、界面ダイポールが変調され、トンネル障壁が減少するためと理解される。 FIG. 6 is an example of current-voltage characteristics (IV characteristics) of the nonvolatile memory element of Example 1 manufactured by the electron beam evaporation method. When the voltage is increased on the positive voltage side, the current starts to increase from around 1 V, and electron tunneling occurs as expected. Once the voltage is increased to 2.7V and then decreased, a higher current is observed as compared to increasing voltage. It is understood that this is because when a high voltage is applied, the interface dipole is modulated and the tunnel barrier is reduced, as shown in FIG.
次に、負電圧側へ電圧を加えると、−２Ｖ付近でも電流の増加が起こらず、更に負電圧を加えると緩やかな電流増加が観察され始める。明らかに、正電圧側における電流値に比べて小さいことがわかる。すなわち、整流作用が達成できていると言える。また、一旦、−３.５Ｖを加えた後に電圧
を増加させると、減少させた際の電流に比べて小さくなっている。これは、図５（ｂ）に示すように、界面ダイポールの変調によりトンネル障壁の増加および幅が増加したことに対応すると考えられる。以上の結果より、本実施例により、抵抗変化動作と整流作用を実現できたことがわかる。
Next, when a voltage is applied to the negative voltage side, the current does not increase even in the vicinity of −2V, and when a further negative voltage is applied, a gradual current increase begins to be observed. Clearly, it is smaller than the current value on the positive voltage side. That is, it can be said that the rectifying action is achieved. Also, once the voltage is increased after applying −3.5 V, it becomes smaller than the current when it is decreased. This is considered to correspond to an increase in the tunnel barrier and an increase in the width due to the modulation of the interface dipole, as shown in FIG. 5 (b). From the above results, it can be seen that the resistance changing operation and the rectifying operation can be realized by this embodiment.
図６に示す実施例１の不揮発性記憶素子のＩ−Ｖ特性において、例えば、点線で示す＋１.８Ｖの電圧で電流値を読み出すと仮定する。＋２.７Ｖを加えた後では、６×１０-7Ａの電流が流れ、これをＬＲＳ状態とする。一方、−３.５Ｖを加えた後では、１×１０-8Ａとなっており、これをＨＲＳ状態とする。ＬＲＳとＨＲＳに一桁以上の電流差を確保できており、情報記憶として利用できることがわかる。一方、−１.８Ｖの電流値は、１×１０-9Ａ以下であり、読み出し電圧である＋１.８ＶのＨＲＳ状態よりも一桁程低い値となっている。この違いは、図１のメモリセルアレイを同ＭＩＭ構造で構成する場合、隣接する全ての素子がＬＲＳ状態であったとしても、スネーク電流を一桁以上、抑制できることを意味する。したがって、上記の条件で動作させることで、抵抗変化動作とスネーク電流の抑制が可能である。 In the IV characteristic of the nonvolatile memory element of the first embodiment shown in FIG. 6, it is assumed that the current value is read at a voltage of +1.8 V shown by the dotted line. After applying + 2.7V, a current of 6 × 10 −7 A flows, and this is brought into the LRS state. On the other hand, after applying −3.5 V, the voltage is 1 × 10 −8 A, which is the HRS state. It can be seen that a current difference of one digit or more can be ensured between LRS and HRS, which can be used as information storage. On the other hand, the current value of −1.8V is 1 × 10 −9 A or less, which is a value lower by one digit than the HRS state of + 1.8V which is the read voltage. This difference means that when the memory cell array of FIG. 1 is configured with the same MIM structure, the snake current can be suppressed by one digit or more even if all the adjacent elements are in the LRS state. Therefore, the resistance change operation and the snake current can be suppressed by operating under the above conditions.
図７は、実施例１の不揮発性記憶素子を用いて、書き込み、読み出し、及び消去の動作の流れを示すフロー図である。ステップＳ１０で各処理が選択される。読み出し動作では、読み出し電圧Ｖreadで電流Ｉを検出する。ＬＲＳ状態を’１’、ＨＲＳ状態を’０’と割り当て、’１’から’０’への書き換えに必要な負電圧をＲｅｓｅｔ電圧Ｖreset、’０’から’１’への書き換えに必要な正電圧をＳｅｔ電圧Ｖsetと呼ぶ。実施例１のＩ−Ｖ特性では、Ｖresetは−３.５Ｖ以下、Ｖsetは＋２.７Ｖとなる。書き込み動作では、書き込みの情報、’１’または’０’、を決め（Ｓ２０）、それぞれに対応して＋Ｖsetまたは−Ｖresetのパルス電圧を印加する（Ｓ２１、Ｓ２２）。読み出し動作は、＋Ｖreadを印加した際の電流値Ｉreadを読み出し（Ｓ３０）、電流値Ｉreadと閾値電流Ｉtとを比較し（Ｓ３１）、その比較結果から’１’か’０’かを判別する（Ｓ３２、Ｓ３３）。不揮発性素子の情報を消去する場合は、−Ｖresetを印加することで行う（Ｓ４０）。以上の動作を図１のクロスバー型構造のワードとビット線に適用することで、任意のＭＩＭ素子の書き込みと読み出しが可能となる。 FIG. 7 is a flow chart showing the flow of write, read, and erase operations using the nonvolatile memory element of the first embodiment. Each process is selected in step S10. In the read operation, the current I is detected by the read voltage V read . The LRS state is assigned as "1" and the HRS state is assigned as "0", and the negative voltage required for rewriting from "1" to "0" is reset voltage V reset and required for rewriting from "0" to "1". The positive voltage is called the Set voltage V set . In the IV characteristics of the first embodiment, V reset is −3.5 V or less and V set is +2.7 V. In the write operation, write information, "1" or "0", is determined (S20), and a pulse voltage of + V set or -V reset is applied correspondingly (S21, S22). In the read operation, the current value I read when + V read is applied is read (S30), the current value I read is compared with the threshold current I t (S31), and whether the result is “1” or “0” is obtained. Is determined (S32, S33). When erasing the information of the non-volatile element, -V reset is applied (S40). By applying the above operation to the word and bit lines of the crossbar type structure of FIG. 1, writing and reading can be performed on any MIM element.
次に、本発明の他の実施例２について説明する。図８は、本発明の実施例２に係る不揮発性記憶素子の断面構造を示す。同図において、界面ダイポール変調層１３は、左右の二箇所の第一絶縁膜１２と第二絶縁膜１４の接合界面に導入されている。この構造では、図中の静電ポテンシャルの変化が生じ、図２の実施形態と同様にトンネル障壁が変化することで電流変化を生じる。図２の一層の界面ダイポール変調層を導入した構造に比べて、静電ポテンシャルの変調は大きくなるため、大きな電流変化を実現するうえで有利となる。また、図２の不揮発性記憶素子と同様に、第一絶縁膜１２に電子親和力の大きな材料、第二絶縁膜１４に電子親和力の小さな材料を選び、左右の第一絶縁膜１２の厚さを変えることで、非対称なトンネル障壁を実現でき、整流作用を有すると予想される。
Next, another
図９は、更に他の実施例３を示している。前述の図２および図８の実施例は、比較的大きな電流で動作させる素子となるが、ＨＲＳとＬＲＳの抵抗差を大きくするには不利に働く。図９の実施例３では、絶縁膜１２、１４の積層数を５層に増やし、その中の２つの界面に界面ダイポール変調層１３を導入している。積層数が増えるため、トンネル障壁が増加し、電流は減少するが、トンネル障壁の変化を制御し易いため、大きな電流変化を実現できる。また、界面ダイポール変調層１３は、さらに別の界面に導入しても良い。また、整流作用も、前述の実施例と同様、非対称なトンネル障壁によって実現可能である。
FIG. 9 shows a third embodiment. The above-described embodiments of FIGS. 2 and 8 are elements operated with a relatively large current, but they are disadvantageous in increasing the resistance difference between HRS and LRS. In Example 3 of FIG. 9, the number of laminated insulating
本発明の各実施例は、ＨｆＯ2、ＳｉＯ2、ＴｉＯ2などの現在の半導体デバイス製造と親和性の高い材料で実現でき、更に現状の半導体デバイス製造で使用している薄膜堆積技術で作製できるため、現状の製造技術と設備で比較的容易に作製できる。また、絶縁膜１２、１４の積層部が１０ｎｍ以下の薄さであるため、微細加工に有利であり、従来のメモリ素子とセレクターが分離された構造に比べ、高集積化および低製造コスト化に有利である。
Each of the embodiments of the present invention can be realized by using a material having a high affinity with the current semiconductor device manufacturing such as HfO 2 , SiO 2 and TiO 2, and can be manufactured by the thin film deposition technique used in the current semiconductor device manufacturing. Therefore, it can be manufactured relatively easily with the current manufacturing technology and equipment. In addition, since the laminated portion of the insulating
次に、本発明の不揮発性記憶素子を用いた応用例について説明する。図１０は、本発明の界面ダイポール変調型不揮発性記憶素子を用いたメモリセルアレイ回路の回路図を示す。このセルアレイ回路は、平行に配線されたワード線に対して直交して配線されたビット線との各交差部にセルが配置された構成である。各セルは、図１０中のシンボルで示す図２に示した不揮発性記憶素子１０と同様の構成の不揮発性記憶素子のＴＥがワード線に接続され、ＢＥがビット線に接続された構成である。所望の素子抵抗の状態を変更する場合、素子に接続されるワード線とビット線の間に電圧を印加し、バイアスの極性と大きさによってＨＲＳまたはＬＲＳを選択する。読み出す場合も、素子に接続されるワード線とビット線の間に読み出し電圧を加えることで、ＨＲＳまたはＬＲＳを電流として判別する。以上のメモリセル回路によれば、本発明の不揮発性記憶素子を用いて高集積・大容量化が可能な回路構成を実現できる。
Next, application examples using the nonvolatile memory element of the present invention will be described. FIG. 10 is a circuit diagram of a memory cell array circuit using the interface dipole modulation type nonvolatile memory element of the present invention. This cell array circuit has a configuration in which cells are arranged at respective intersections with bit lines which are wired orthogonally to word lines which are wired in parallel. Each cell has a structure in which TE of a nonvolatile memory element having the same structure as the
本発明の実施形態（実施例）について、図を参照しながら説明をした。しかし、本発明はこれらの実施形態に限られるものではない。例えば図２の金属電極１１、１５は高濃度の不純物を含む半導体や、バンドギャップが小さな半導体であってもよい。さらに、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
Embodiments (examples) of the present invention have been described with reference to the drawings. However, the present invention is not limited to these embodiments. For example, the
１０ 不揮発性記憶素子
１１ 第一金属電極
１２ 第一絶縁膜
１３ 界面ダイポール変調層
１４ 第二絶縁膜
１５ 第二金属電極
10
Claims (5)
前記第一金属電極と前記第二金属電極の間に印加される電圧に応じて、前記界面ダイポール変調を可変して非対称な絶縁膜のトンネル障壁を変化させることにより、抵抗変化と整流作用の両方を実現する、不揮発性記憶素子。 An interfacial dipole modulation layer for inducing interfacial dipole modulation between two adjacent insulating films in a laminated structure composed of at least two kinds of insulating films sandwiched between a first metal electrode and a second metal electrode Including,
By changing the interface dipole modulation to change the tunnel barrier of the asymmetric insulating film according to the voltage applied between the first metal electrode and the second metal electrode, both the resistance change and the rectifying action are achieved. A non-volatile memory element that realizes
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018194268A JP7145495B2 (en) | 2018-10-15 | 2018-10-15 | nonvolatile memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018194268A JP7145495B2 (en) | 2018-10-15 | 2018-10-15 | nonvolatile memory element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020064897A true JP2020064897A (en) | 2020-04-23 |
| JP7145495B2 JP7145495B2 (en) | 2022-10-03 |
Family
ID=70387537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018194268A Active JP7145495B2 (en) | 2018-10-15 | 2018-10-15 | nonvolatile memory element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7145495B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021216824A1 (en) * | 2020-04-24 | 2021-10-28 | Applied Materials, Inc. | Crested barrier device and synaptic element |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011055433A1 (en) * | 2009-11-04 | 2011-05-12 | 株式会社 東芝 | Nonvolatile semiconductor storage device |
| JP2015060911A (en) * | 2013-09-18 | 2015-03-30 | 独立行政法人産業技術総合研究所 | Nonvolatile memory element |
| JP2016025258A (en) * | 2014-07-23 | 2016-02-08 | 国立研究開発法人産業技術総合研究所 | Nonvolatile memory element and manufacturing method thereof |
| WO2017068859A1 (en) * | 2015-10-20 | 2017-04-27 | 国立研究開発法人産業技術総合研究所 | Non-volatile memory element |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6813844B2 (en) | 2016-09-30 | 2021-01-13 | 国立研究開発法人産業技術総合研究所 | Tunnel junction element and non-volatile memory element |
-
2018
- 2018-10-15 JP JP2018194268A patent/JP7145495B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011055433A1 (en) * | 2009-11-04 | 2011-05-12 | 株式会社 東芝 | Nonvolatile semiconductor storage device |
| JP2015060911A (en) * | 2013-09-18 | 2015-03-30 | 独立行政法人産業技術総合研究所 | Nonvolatile memory element |
| JP2016025258A (en) * | 2014-07-23 | 2016-02-08 | 国立研究開発法人産業技術総合研究所 | Nonvolatile memory element and manufacturing method thereof |
| WO2017068859A1 (en) * | 2015-10-20 | 2017-04-27 | 国立研究開発法人産業技術総合研究所 | Non-volatile memory element |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021216824A1 (en) * | 2020-04-24 | 2021-10-28 | Applied Materials, Inc. | Crested barrier device and synaptic element |
| US11404636B2 (en) | 2020-04-24 | 2022-08-02 | Applied Materials, Inc | Crested barrier device and synaptic element |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7145495B2 (en) | 2022-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8665631B2 (en) | Resistive random memory cell and memory | |
| US9362498B2 (en) | Method of forming a memory and method of forming a memory array | |
| US7897453B2 (en) | Dual insulating layer diode with asymmetric interface state and method of fabrication | |
| KR20130097139A (en) | Composition of memory cell with resistance-switching layers | |
| WO2009114796A1 (en) | Correlated electron material with morphological formations | |
| US9978941B2 (en) | Self-rectifying resistive random access memory cell structure | |
| US20150137062A1 (en) | Mimcaps with quantum wells as selector elements for crossbar memory arrays | |
| US20220406845A1 (en) | Rram process integration scheme and cell structure with reduced masking operations | |
| JP2020516057A (en) | Memory cell switch device | |
| KR102631895B1 (en) | memory elements and memory devices | |
| US20240032309A1 (en) | Memory devices with selector layer and methods of forming the same | |
| TWI569419B (en) | Devices containing metal chalcogenides | |
| US9112147B2 (en) | Semiconductor memory device | |
| Zhang et al. | Asymmetric-structure-induced self-rectifying in nanoscale HfO 2-based RRAM array | |
| JP7145495B2 (en) | nonvolatile memory element | |
| US9947722B2 (en) | Semiconductor memory device | |
| US20150255513A1 (en) | Semiconductor memory device | |
| KR101445568B1 (en) | Resistance switching memory device having improved non-linearity and method of the same | |
| KR101471971B1 (en) | Non-linear resistance switching memory device using multi-layered tunnel barrier selector | |
| US20170062522A1 (en) | Combining Materials in Different Components of Selector Elements of Integrated Circuits | |
| KR20210133512A (en) | 2-terminal resistive random access memory by charge trap and preparation method thereof, and cross point array structure memory system comprising the same | |
| US20230301095A1 (en) | Semiconductor device including selector layer | |
| US20230093157A1 (en) | Storage device | |
| US20230134585A1 (en) | Semiconductor memory device | |
| 김성준 | Investigation of Bipolar Resistive Switching Characteristics of Si3N4-based RRAM with MIS Structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210714 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220621 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220825 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220906 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220912 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7145495 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |