JP2020061595A

JP2020061595A - Switching control circuit and power supply circuit

Info

Publication number: JP2020061595A
Application number: JP2018189476A
Authority: JP
Inventors: 謙司中込; Kenji Nakagome
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-10-04
Filing date: 2018-10-04
Publication date: 2020-04-16
Anticipated expiration: 2038-10-04
Also published as: JP7338139B2

Abstract

To prevent ringing while reducing the switching loss in a power transistor.SOLUTION: A switching control circuit comprises: a voltage generating circuit which raises a voltage at a predetermined node when a control signal reaches one logical level for turning on a power transistor; a drive circuit which raises, when the control signal reaches the logical level, a voltage in a control electrode of the power transistor at a speed corresponding to a voltage level at the predetermined node but lowers the voltage in the control electrode when the control signal reaches the other logical level for turning off the power transistor; and a clamp circuit which clamps the voltage at the predetermined node when the voltage level of the control electrode rises and reaches a predetermined level.SELECTED DRAWING: Figure 2

Description

本発明は、スイッチング制御回路、および電源回路に関する。 The present invention relates to a switching control circuit and a power supply circuit.

パワートランジスタがスイッチングされると、パワートランジスタのスイッチノードにリンギングが発生することがある（例えば、特許文献１）。 When the power transistor is switched, ringing may occur at the switch node of the power transistor (for example, Patent Document 1).

特開２００５−３２２８８４号公報JP, 2005-322884, A

例えば、特許文献１では、スイッチノードであるゲート電極のリンギングを抑制するために、ゲート抵抗が設けられている。しかしながら、このような場合、ゲート抵抗で電力が消費されるため、パワートランジスタをスイッチングする際の損失が問題となる。 For example, in Patent Document 1, a gate resistor is provided in order to suppress ringing of a gate electrode that is a switch node. However, in such a case, since power is consumed by the gate resistance, a loss when switching the power transistor becomes a problem.

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、パワートランジスタのスイッチング損失を低減しつつ、リンギングを抑制することができるスイッチング制御回路を提供することにある。 The present invention has been made in view of the above conventional problems, and an object thereof is to provide a switching control circuit capable of suppressing ringing while reducing switching loss of a power transistor. is there.

前述した課題を解決する主たる本発明は、制御信号がパワートランジスタをオンさせるための一方の論理レベルになると、所定ノードの電圧を上昇させる電圧生成回路と、前記制御信号が前記一方の論理レベルになると、前記所定ノードの電圧レベルに応じた速度で前記パワートランジスタの制御電極の電圧を上昇させ、前記制御信号が前記パワートランジスタをオフさせるための他方の論理レベルになると、前記制御電極の電圧を低下させる駆動回路と、前記制御電極の電圧レベルが上昇して所定レベルとなると、前記所定ノードの電圧をクランプするクランプ回路と、を備えることを特徴とするスイッチング制御回路である。 The main invention for solving the above-mentioned problems is to provide a voltage generation circuit that raises the voltage of a predetermined node when a control signal becomes one logic level for turning on a power transistor, and the control signal becomes one logic level. Then, the voltage of the control electrode of the power transistor is increased at a speed according to the voltage level of the predetermined node, and when the control signal becomes the other logic level for turning off the power transistor, the voltage of the control electrode is changed. A switching control circuit comprising: a drive circuit that lowers the voltage; and a clamp circuit that clamps the voltage of the predetermined node when the voltage level of the control electrode rises to a predetermined level.

本発明によれば、パワートランジスタのスイッチング損失を低減しつつ、リンギングを抑制することができるスイッチング制御回路を提供することができる。 According to the present invention, it is possible to provide a switching control circuit capable of suppressing ringing while reducing switching loss of a power transistor.

スイッチング電源回路１０の一例を示す図である。FIG. 3 is a diagram showing an example of a switching power supply circuit 10. 制御回路２４の一例を示す図である。3 is a diagram showing an example of a control circuit 24. FIG. 電圧生成回路５４及びクランプ回路５５の一例を示す図である。FIG. 6 is a diagram showing an example of a voltage generation circuit 54 and a clamp circuit 55. 電圧Ｖｘの波形の一例を示す図である。It is a figure which shows an example of the waveform of voltage Vx. 駆動回路５６の一例を示す図である。6 is a diagram showing an example of a drive circuit 56. FIG. パワートランジスタ２５がオンする際の駆動回路５６の主要なノードの波形を示す図である。It is a figure which shows the waveform of the main node of the drive circuit 56 when the power transistor 25 turns on. パワートランジスタ２５がオフする際の駆動回路５６の主要なノードの波形を示す図である。It is a figure which shows the waveform of the main node of the drive circuit 56 when the power transistor 25 turns off. 制御回路３００の一例を示す図である。3 is a diagram showing an example of a control circuit 300. FIG. 制御回路３０１の一例を示す図である。3 is a diagram showing an example of a control circuit 301. FIG.

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。 At least the following matters will be made clear by the present specification and the description of the accompanying drawings.

＝＝＝本実施形態＝＝＝
＜＜＜スイッチング電源回路１０の概要＞＞＞
図１は、本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。スイッチング電源回路１０は、商用電源の交流電圧Ｖａｃから所望の出力電圧Ｖｏｕｔを生成するフライバック方式の電源回路であり、全波整流回路２０、コンデンサ２１〜２３、制御回路２４、パワートランジスタ２５、抵抗２６、トランス２７、ダイオード２８，２９、電圧検出回路３０、及びフォトカプラ３１を含んで構成される。 === This Embodiment ===
<<< Overview of switching power supply circuit 10 >>>
FIG. 1 is a diagram showing a configuration of a switching power supply circuit 10 which is an embodiment of the present invention. The switching power supply circuit 10 is a flyback type power supply circuit that generates a desired output voltage Vout from an AC voltage Vac of a commercial power supply, and includes a full-wave rectifier circuit 20, capacitors 21 to 23, a control circuit 24, a power transistor 25, and a resistor. 26, a transformer 27, diodes 28 and 29, a voltage detection circuit 30, and a photocoupler 31.

全波整流回路２０は、入力される交流電圧Ｖａｃを全波整流して出力し、コンデンサ２１は、全波整流回路２０からの出力を平滑化し、電圧Ｖｒｅｃを生成する。 The full-wave rectifier circuit 20 full-wave rectifies and outputs the input AC voltage Vac, and the capacitor 21 smoothes the output from the full-wave rectifier circuit 20 to generate the voltage Vrec.

制御回路２４（スイッチング制御回路）は、出力電圧Ｖｏｕｔのレベルが所望レベルとなるよう、パワートランジスタ２５のスイッチングを制御する集積回路である。また、制御回路２４は、いわゆる電流モードのスイッチング制御回路である。このため、制御回路２４は、トランス２７の一次コイルＬ１に流れる電流、及び出力電圧Ｖｏｕｔに基づいて、パワートランジスタ２５のスイッチングを行う。なお、制御回路２４の詳細については後述する。 The control circuit 24 (switching control circuit) is an integrated circuit that controls switching of the power transistor 25 so that the level of the output voltage Vout becomes a desired level. The control circuit 24 is a so-called current mode switching control circuit. Therefore, the control circuit 24 switches the power transistor 25 based on the current flowing through the primary coil L1 of the transformer 27 and the output voltage Vout. The details of the control circuit 24 will be described later.

パワートランジスタ２５は、例えばスイッチング電源回路１０の負荷（不図示）の電力を制御するためのＮＭＯＳトランジスタである。なお、本実施形態では、パワートランジスタ２５は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。パワートランジスタ２５は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。 The power transistor 25 is, for example, an NMOS transistor for controlling the power of a load (not shown) of the switching power supply circuit 10. In the present embodiment, the power transistor 25 is a MOS (Metal Oxide Semiconductor) transistor, but is not limited to this. The power transistor 25 may be, for example, a bipolar transistor or an IGBT (Insulated Gate Bipolar Transistor) as long as the power transistor 25 can control power.

抵抗２６は、トランス２７の一次コイルＬ１及びパワートランジスタ２５に流れる電流を検出すべく、パワートランジスタ２５のソース電極とグランドとの間に設けられた抵抗である。なお、抵抗２６は、一次コイルＬ１等に流れる電流の電流値を示す電圧Ｖｒを生成する。 The resistor 26 is a resistor provided between the source electrode of the power transistor 25 and the ground in order to detect the current flowing through the primary coil L1 of the transformer 27 and the power transistor 25. The resistor 26 generates a voltage Vr indicating the current value of the current flowing through the primary coil L1 and the like.

トランス２７は、一次コイルＬ１、二次コイルＬ２、補助コイルＬ３を備えており、一次コイルＬ１及び補助コイルＬ３と、二次コイルＬ２との間は絶縁されている。トランス２７においては、一次コイルＬ１の両端の電圧の変化に応じて、二次コイルＬ２と補助コイルＬ３の夫々の両端に電圧が発生する。本実施形態における一次コイルＬ１は、一端に電圧Ｖｒｅｃが印加され、他端はパワートランジスタ２５のドレイン電極に接続されている。したがって、パワートランジスタ２５のスイッチングが開始されると、二次コイルＬ２と補助コイルＬ３の夫々の両端に電圧が発生することになる。 The transformer 27 includes a primary coil L1, a secondary coil L2, and an auxiliary coil L3, and the primary coil L1 and the auxiliary coil L3 are insulated from the secondary coil L2. In the transformer 27, a voltage is generated across each of the secondary coil L2 and the auxiliary coil L3 in accordance with a change in the voltage across the primary coil L1. The voltage Vrec is applied to one end of the primary coil L1 in the present embodiment, and the other end thereof is connected to the drain electrode of the power transistor 25. Therefore, when the switching of the power transistor 25 is started, a voltage is generated across each of the secondary coil L2 and the auxiliary coil L3.

ダイオード２８は、トランス２７の補助コイルＬ３からの電流を整流し、コンデンサ２２に供給する。したがって、パワートランジスタ２５のスイッチングが開始されると、コンデンサ２２は、ダイオード２８からの電流により充電される。なお、詳細は省略するが、制御回路２４は、電圧Ｖｒｅｃに基づいて起動し、起動後は、コンデンサ２２に充電される電圧Ｖｃｃ（以降、電源電圧Ｖｃｃとする。）に基づいて動作する。 The diode 28 rectifies the current from the auxiliary coil L3 of the transformer 27 and supplies it to the capacitor 22. Therefore, when the switching of the power transistor 25 is started, the capacitor 22 is charged with the current from the diode 28. Although not described in detail, the control circuit 24 is activated based on the voltage Vrec, and after activation, operates based on the voltage Vcc charged in the capacitor 22 (hereinafter referred to as the power supply voltage Vcc).

ダイオード２９は、トランス２７の二次コイルＬ２からの電流を整流し、コンデンサ２３に供給する。コンデンサ２３は、ダイオード２９からの電流により充電されるため、コンデンサ２３の端子間には出力電圧Ｖｏｕｔが発生する。なお、本実施形態では、パワートランジスタ２５がオンする時間が長くなると、出力電圧Ｖｏｕｔが高くなるよう、一次コイルＬ１及び二次コイルＬ２の巻き数や極性が定められている。 The diode 29 rectifies the current from the secondary coil L2 of the transformer 27 and supplies it to the capacitor 23. Since the capacitor 23 is charged by the current from the diode 29, the output voltage Vout is generated between the terminals of the capacitor 23. In the present embodiment, the number of turns and the polarities of the primary coil L1 and the secondary coil L2 are set so that the output voltage Vout becomes higher as the power transistor 25 is turned on longer.

電圧検出回路３０は、コンデンサ２３の充電電圧である出力電圧Ｖｏｕｔを検出し、出力電圧Ｖｏｕｔに応じた信号を出力する。 The voltage detection circuit 30 detects the output voltage Vout, which is the charging voltage of the capacitor 23, and outputs a signal according to the output voltage Vout.

フォトカプラ３１は、入力と出力との間を電気的に絶縁しつつ、電圧検出回路３０からの信号に基づいて、出力電圧Ｖｏｕｔのレベルに応じた電圧Ｖｐｃを出力する。具体的には、フォトカプラ３１は、出力電圧Ｖｏｕｔのレベルが高くなるに従い上昇し、出力電圧Ｖｏｕｔのレベルが低くなるに従い低下する電圧Ｖｐｃを出力する。 The photocoupler 31 electrically insulates between the input and the output, and outputs the voltage Vpc according to the level of the output voltage Vout based on the signal from the voltage detection circuit 30. Specifically, the photocoupler 31 outputs a voltage Vpc that increases as the level of the output voltage Vout increases and decreases as the level of the output voltage Vout decreases.

なお、本実施形態のスイッチング電源回路１０において、交流電圧Ｖａｃが印加される１次側の回路のグラントと、出力電圧Ｖｏｕｔが生成される２次側の回路のグランドとは、異なっている。 In addition, in the switching power supply circuit 10 of the present embodiment, the grant of the primary side circuit to which the AC voltage Vac is applied and the ground of the secondary side circuit where the output voltage Vout is generated are different.

＜＜＜制御回路２４の構成について＞＞＞
図２は、制御回路２４の構成の一例を示す図である。制御回路２４は、帰還電圧生成回路５０、コンパレータ５１、発振回路５２、ＳＲフリップフロップ５３、電圧生成回路５４、クランプ回路５５、及び駆動回路５６を含んで構成される。なお、制御回路２４には、パワートランジスタ２５や抵抗２６等の夫々の部品に接続される端子（不図示）が設けられているが、ここでは省略されている。 <<< Regarding Configuration of Control Circuit 24 >>>
FIG. 2 is a diagram showing an example of the configuration of the control circuit 24. The control circuit 24 includes a feedback voltage generation circuit 50, a comparator 51, an oscillation circuit 52, an SR flip-flop 53, a voltage generation circuit 54, a clamp circuit 55, and a drive circuit 56. The control circuit 24 is provided with terminals (not shown) connected to the respective components such as the power transistor 25 and the resistor 26, but they are omitted here.

帰還電圧生成回路５０は、フォトカプラ３１からの電圧Ｖｐｃに応じた帰還電圧Ｖｆｂを生成する。具体的には、帰還電圧生成回路５０は、電圧Ｖｐｃが上昇すると低下し、電圧Ｖｐｃが低下すると上昇する帰還電圧Ｖｆｂを生成する。 The feedback voltage generation circuit 50 generates the feedback voltage Vfb according to the voltage Vpc from the photocoupler 31. Specifically, the feedback voltage generation circuit 50 generates the feedback voltage Vfb that decreases when the voltage Vpc increases and increases when the voltage Vpc decreases.

コンパレータ５１は、帰還電圧Ｖｆｂと、電圧Ｖｒとを比較し、比較結果に応じた電圧Ｖｃｏｍｐを出力する。具体的には、コンパレータ５１は、電圧Ｖｒが帰還電圧Ｖｆｂより低い場合、ローレベル（以下、“Ｌ”レベルとする。）の電圧Ｖｃｏｍｐを出力し、電圧Ｖｒが帰還電圧Ｖｆｂより高い場合、ハイレベル（以下、“Ｈ”レベルとする。）の電圧Ｖｃｏｍｐを出力する。また、発振回路５２は、所定周波数のクロック信号Ｓｃｌｋ（矩形波）を出力する。 The comparator 51 compares the feedback voltage Vfb with the voltage Vr and outputs a voltage Vcomp according to the comparison result. Specifically, the comparator 51 outputs a low-level (hereinafter, referred to as “L” level) voltage Vcomp when the voltage Vr is lower than the feedback voltage Vfb, and outputs a high voltage when the voltage Vr is higher than the feedback voltage Vfb. The voltage Vcomp of the level (hereinafter referred to as “H” level) is output. The oscillator circuit 52 also outputs a clock signal Sclk (rectangular wave) having a predetermined frequency.

ＳＲフリップフロップは、クロック信号Ｓｃｌｋと、電圧Ｖｃｏｍｐとに基づいて、パワートランジスタ２５をオンオフするための信号を出力する。具体的には、ＳＲフリップフロップ５３のＳ入力には、クロック信号Ｓｃｌｋが入力され、Ｒ入力には、電圧Ｖｃｏｍｐが入力される。このため、ＳＲフリップフロップ５３のＱ出力は、クロック信号Ｓｃｌｋが“Ｈ”レベルとなる所定周期毎に“Ｈ”レベルとなる。 The SR flip-flop outputs a signal for turning on / off the power transistor 25 based on the clock signal Sclk and the voltage Vcomp. Specifically, the clock signal Sclk is input to the S input of the SR flip-flop 53, and the voltage Vcomp is input to the R input. Therefore, the Q output of the SR flip-flop 53 becomes "H" level at every predetermined period when the clock signal Sclk becomes "H" level.

一方、電圧Ｖｃｏｍｐが“Ｈ”レベルになると、ＳＲフリップフロップ５３のＱ出力は、“Ｌ”レベルとなる。なお、ＳＲフリップフロップ５３のＱＢ出力からは、Ｑ出力の論理レベルが反転した信号が出力される。また、本実施形態では、ＳＲフリップフロップ５３のＱ出力の電圧及びＱＢ出力の電圧のそれぞれを、電圧Ｖｉｎ，Ｖｉｎｂとする。 On the other hand, when the voltage Vcomp becomes "H" level, the Q output of the SR flip-flop 53 becomes "L" level. Note that the QB output of the SR flip-flop 53 outputs a signal with the logic level of the Q output inverted. In addition, in the present embodiment, the voltage of the Q output and the voltage of the QB output of the SR flip-flop 53 are voltages Vin and Vinb, respectively.

電圧生成回路５４は、所定のタイミング信号Ｓ１に基づいて、駆動回路５６で用いられる電圧Ｖｘを生成し、クランプ回路５５は、所定のタイミング信号Ｓ２に基づいて、電圧Ｖｘをクランプする。なお、タイミング信号Ｓ１，Ｓ２、電圧生成回路５４及びクランプ回路５５の詳細については後述する。 The voltage generation circuit 54 generates the voltage Vx used in the drive circuit 56 based on the predetermined timing signal S1, and the clamp circuit 55 clamps the voltage Vx based on the predetermined timing signal S2. Details of the timing signals S1 and S2, the voltage generation circuit 54, and the clamp circuit 55 will be described later.

駆動回路５６は、電圧Ｖｉｎ，Ｖｉｎｂに基づいて、パワートランジスタ２５のスイッチングを制御する。具体的には、駆動回路５６は、電圧Ｖｉｎが“Ｈ”レベル、電圧Ｖｉｎｂが“Ｌ”レベル（以下、（Ｖｉｎ，Ｖｉｎｂ）＝（“Ｈ”，“Ｌ”）とする。）になると、パワートランジスタ２５をオンし、（Ｖｉｎ，Ｖｉｎｂ）＝（“Ｌ”，“Ｈ”）になると、パワートランジスタ２５をオフする。詳細は後述するが、本実施形態の駆動回路５６は、電圧Ｖｉｎ（制御信号）が“Ｈ”レベル（一方の論理レベル）になると、電圧生成回路５４からの電圧Ｖｘに応じた速度でパワートランジスタ２５のゲート電極（制御電極）の電圧Ｖｄｒを上昇させる。 The drive circuit 56 controls switching of the power transistor 25 based on the voltages Vin and Vinb. Specifically, when the voltage Vin becomes the “H” level and the voltage Vinb becomes the “L” level (hereinafter, (Vin, Vinb) = (“H”, “L”)), the drive circuit 56 becomes. The power transistor 25 is turned on, and when (Vin, Vinb) = (“L”, “H”), the power transistor 25 is turned off. As will be described later in detail, when the voltage Vin (control signal) becomes the “H” level (one logic level), the drive circuit 56 of the present embodiment is a power transistor at a speed corresponding to the voltage Vx from the voltage generation circuit 54. The voltage Vdr of the gate electrode (control electrode) of 25 is increased.

＜＜＜制御回路２４の動作の概要について＞＞＞
ここで、制御回路２４の動作の概要について説明する。まず、発振回路５２からのクロック信号Ｓｃｌｋが“Ｈ”レベルになると、（Ｖｉｎ，Ｖｉｎｂ）＝（“Ｈ”，“Ｌ”）となるため、パワートランジスタ２５がオンする。これにより、抵抗２６の電圧Ｖｒが上昇し、電圧Ｖｒが帰還電圧Ｖｆｂより高くなると、ＳＲフリップフロップ５３がリセットされる。この結果、（Ｖｉｎ，Ｖｉｎｂ）＝（“Ｌ”，“Ｈ”）となり、パワートランジスタ２５がオフする。なお、制御回路２４がパワートランジスタ２５をオン、またはオフする際の詳細な動作については後述する。 <<< Overview of operation of control circuit 24 >>>
Here, an outline of the operation of the control circuit 24 will be described. First, when the clock signal Sclk from the oscillation circuit 52 becomes "H" level, (Vin, Vinb) = ("H", "L"), so that the power transistor 25 is turned on. As a result, the voltage Vr of the resistor 26 rises, and when the voltage Vr becomes higher than the feedback voltage Vfb, the SR flip-flop 53 is reset. As a result, (Vin, Vinb) = (“L”, “H”), and the power transistor 25 is turned off. The detailed operation when the control circuit 24 turns on or off the power transistor 25 will be described later.

ところで、上述のように、本実施形態では、出力電圧Ｖｏｕｔが所望レベルより高いと、帰還電圧Ｖｆｂは低下する。このような場合には、クロック信号Ｓｃｌｋが“Ｈ”レベルとなってから、電圧Ｖｒが上昇して帰還電圧Ｖｆｂとなるまでの時間は短くなる。したがって、出力電圧Ｖｏｕｔが所望レベルより高い場合、パワートランジスタ２５がオンされる時間は短くなるため、出力電圧Ｖｏｕｔは低下する。 By the way, as described above, in the present embodiment, when the output voltage Vout is higher than the desired level, the feedback voltage Vfb decreases. In such a case, the time from when the clock signal Sclk becomes "H" level to when the voltage Vr rises to the feedback voltage Vfb becomes short. Therefore, when the output voltage Vout is higher than the desired level, the power transistor 25 is turned on for a short time, and the output voltage Vout decreases.

一方、出力電圧Ｖｏｕｔが所望レベルより低いと、帰還電圧Ｖｆｂは上昇する。このような場合には、クロック信号Ｓｃｌｋが“Ｈ”レベルとなってから、電圧Ｖｒが上昇して帰還電圧Ｖｆｂとなるまでの時間は長くなる。したがって、出力電圧Ｖｏｕｔが所望レベルより低い場合、パワートランジスタ２５がオンされる時間は長くなるため、出力電圧Ｖｏｕｔは上昇する。この様に、制御回路２４は、出力電圧Ｖｏｕｔが所望のレベルとなるよう、パワートランジスタ２５をスイッチングする。 On the other hand, when the output voltage Vout is lower than the desired level, the feedback voltage Vfb rises. In such a case, the time from when the clock signal Sclk becomes "H" level until the voltage Vr rises to the feedback voltage Vfb becomes long. Therefore, when the output voltage Vout is lower than the desired level, the power transistor 25 is turned on for a long time, and the output voltage Vout rises. In this way, the control circuit 24 switches the power transistor 25 so that the output voltage Vout becomes a desired level.

＜＜＜電圧生成回路５４及びクランプ回路５５の構成＞＞＞
図３は、電圧生成回路５４及びクランプ回路５５の一例を示す図である。電圧生成回路５４は、入力されるタイミング信号Ｓ１の論理レベルに基づいて、電圧Ｖｘを生成する回路であり、ＮＭＯＳトランジスタ７０，７１、及びＰＭＯＳトランジスタ７２を含む。なお、タイミング信号Ｓ１，Ｓ２は、駆動回路５６で生成される信号である。 <<< Configurations of Voltage Generation Circuit 54 and Clamp Circuit 55 >>>
FIG. 3 is a diagram illustrating an example of the voltage generation circuit 54 and the clamp circuit 55. The voltage generation circuit 54 is a circuit that generates the voltage Vx based on the logic level of the input timing signal S1, and includes NMOS transistors 70 and 71 and a PMOS transistor 72. The timing signals S1 and S2 are signals generated by the drive circuit 56.

ＮＭＯＳトランジスタ７０のゲート電極は、ＰＭＯＳトランジスタ７２のゲート電極に接続されている。また、ＮＭＯＳトランジスタ７０のドレイン電極と、ＰＭＯＳトランジスタ７２のドレイン電極との間には、ＮＭＯＳトランジスタ７１が設けられている。このため、ＮＭＯＳトランジスタ７０及びＰＭＯＳトランジスタ７２は、ＮＭＯＳトランジスタ７１がオンの際に動作するインバータを構成する。なお、本実施形態では、ＮＭＯＳトランジスタ７０のドレイン電極と、ＮＭＯＳトランジスタ７１のソース電極と、が接続されたノードを、ノードＸとする。 The gate electrode of the NMOS transistor 70 is connected to the gate electrode of the PMOS transistor 72. An NMOS transistor 71 is provided between the drain electrode of the NMOS transistor 70 and the drain electrode of the PMOS transistor 72. Therefore, the NMOS transistor 70 and the PMOS transistor 72 form an inverter that operates when the NMOS transistor 71 is on. In this embodiment, the node to which the drain electrode of the NMOS transistor 70 and the source electrode of the NMOS transistor 71 are connected is referred to as a node X.

クランプ回路５５は、入力されるタイミング信号Ｓ２が“Ｌ”レベルから“Ｈ”レベルになると、ノードＸ（所定ノード）の電圧Ｖｘをクランプする回路である。クランプ回路５５は、バイアス電流源８０、ＰＭＯＳトランジスタ８１〜８４、ＮＭＯＳトランジスタ９０〜９２、ダイオードＤ１〜Ｄ３を含んで構成される。 The clamp circuit 55 is a circuit that clamps the voltage Vx of the node X (predetermined node) when the input timing signal S2 changes from “L” level to “H” level. The clamp circuit 55 includes a bias current source 80, PMOS transistors 81 to 84, NMOS transistors 90 to 92, and diodes D1 to D3.

バイアス電流源８０は、ダイオード接続されたＰＭＯＳトランジスタ８１に対し、所定のバイアス電流Ｉｂ１を流す回路である。また、ＰＭＯＳトランジスタ８１と、ＰＭＯＳトランジスタ８２とは、カレントミラー回路を構成する。さらに、ＰＭＯＳトランジスタ８２のドレイン電極には、ダイオードＤ１〜Ｄ３が接続されている。このため、ダイオードＤ１〜Ｄ３には、少なくとも、バイアス電流Ｉｂ１に応じたバイアス電流Ｉｂ２が供給される。なお、バイアス電流源８０、ＰＭＯＳトランジスタ８１，８２は、バイアス電流回路に相当する。 The bias current source 80 is a circuit for supplying a predetermined bias current Ib1 to the diode-connected PMOS transistor 81. The PMOS transistor 81 and the PMOS transistor 82 form a current mirror circuit. Further, diodes D1 to D3 are connected to the drain electrode of the PMOS transistor 82. Therefore, at least the bias current Ib2 corresponding to the bias current Ib1 is supplied to the diodes D1 to D3. The bias current source 80 and the PMOS transistors 81 and 82 correspond to a bias current circuit.

ＰＭＯＳトランジスタ８３と、ＰＭＯＳトランジスタ８１とはカレントミラー回路を構成し、ＰＭＯＳトランジスタ８３と、ダイオードＤ１〜Ｄ３との間には、ＮＭＯＳトランジスタ９０，９１が設けられている。 The PMOS transistor 83 and the PMOS transistor 81 form a current mirror circuit, and the NMOS transistors 90 and 91 are provided between the PMOS transistor 83 and the diodes D1 to D3.

ＮＭＯＳトランジスタ９０と、ＮＭＯＳトランジスタ７１とは、カレントミラー回路を構成し、ＰＭＯＳトランジスタ８４は、ダイオード接続されたＮＭＯＳトランジスタ９０のゲート電極をプルアップするためのトランジスタである。また、ＮＭＯＳトランジスタ９０及びＮＭＯＳトランジスタ９１が接続されるノードＹと、ノードＸとの間には、ＮＭＯＳトランジスタ９２が設けられている。 The NMOS transistor 90 and the NMOS transistor 71 form a current mirror circuit, and the PMOS transistor 84 is a transistor for pulling up the gate electrode of the diode-connected NMOS transistor 90. Further, an NMOS transistor 92 is provided between the node Y to which the NMOS transistor 90 and the NMOS transistor 91 are connected and the node X.

ここで、ＰＭＯＳトランジスタ８４、ＮＭＯＳトランジスタ９１，９２は、クランプ回路５５を動作させるか否か（電圧Ｖｘをクランプさせるか否か）を定めるためのトランジスタである。具体的には、ＰＭＯＳトランジスタ８４がオフし、ＮＭＯＳトランジスタ９１，９２（スイッチ）がオンすると、電圧Ｖｘは、ダイオードＤ１のアノードの電圧Ｖｆになる。 Here, the PMOS transistor 84 and the NMOS transistors 91 and 92 are transistors for determining whether to operate the clamp circuit 55 (whether to clamp the voltage Vx). Specifically, when the PMOS transistor 84 is turned off and the NMOS transistors 91 and 92 (switches) are turned on, the voltage Vx becomes the voltage Vf of the anode of the diode D1.

なお、ダイオード接続されたＮＭＯＳトランジスタ９０は、電圧Ｖｘを精度良く、電圧Ｖｆにクランプさせるために設けられている。また、本実施形態のダイオードＤ１〜Ｄ３の順方向電圧は、例えば０．７Ｖであるため、電圧Ｖｆは約２．１Ｖになる。 The diode-connected NMOS transistor 90 is provided to accurately clamp the voltage Vx to the voltage Vf. Further, the forward voltage of the diodes D1 to D3 of this embodiment is, for example, 0.7V, and thus the voltage Vf is about 2.1V.

＜＜＜電圧生成回路５４及びクランプ回路５５の動作＞＞＞
図３，４を参照しつつ、電圧生成回路５４及びクランプ回路５５の動作について説明する。なお、時刻ｔ０より前では、タイミング信号Ｓ１は“Ｈ”レベルであるため、電圧生成回路５４のＮＭＯＳトランジスタ７０はオンし、ＰＭＯＳトランジスタ７２はオフしている。このため電圧Ｖｘは、ゼロボルト（“Ｌ”レベル）である。また、この際、タイミング信号Ｓ２は“Ｌ”レベルであるため、クランプ回路５５のＮＭＯＳ９１，９２はオフしている。したがって、このタイミングでは、クランプ回路５５は動作しておらず、電圧Ｖｘがクランプされることはない。 <<< Operations of Voltage Generation Circuit 54 and Clamp Circuit 55 >>>
The operations of the voltage generation circuit 54 and the clamp circuit 55 will be described with reference to FIGS. Before time t0, the timing signal S1 is at the "H" level, so the NMOS transistor 70 of the voltage generation circuit 54 is on and the PMOS transistor 72 is off. Therefore, the voltage Vx is zero volt (“L” level). At this time, since the timing signal S2 is at "L" level, the NMOSs 91 and 92 of the clamp circuit 55 are off. Therefore, at this timing, the clamp circuit 55 is not operating and the voltage Vx is not clamped.

時刻ｔ０にタイミング信号Ｓ１が“Ｈ”レベルから“Ｌ”レベルに変化すると、電圧生成回路５４のＮＭＯＳトランジスタ７０はオフし、ＰＭＯＳトランジスタ７２はオンする。この際、“Ｌ”レベルのタイミング信号Ｓ２に基づいて、ＰＭＯＳトランジスタ８４はオンしているため、ＮＭＯＳトランジスタ７１もオンしている。このため、ＮＭＯＳトランジスタ７１、ＰＭＯＳトランジスタ７２はともにオンとなるため、電圧Ｖｘは、駆動回路の５６の電源電圧Ｖｃｃの電圧レベルとなるよう上昇する。 When the timing signal S1 changes from “H” level to “L” level at time t0, the NMOS transistor 70 of the voltage generation circuit 54 is turned off and the PMOS transistor 72 is turned on. At this time, since the PMOS transistor 84 is turned on based on the "L" level timing signal S2, the NMOS transistor 71 is also turned on. Therefore, both the NMOS transistor 71 and the PMOS transistor 72 are turned on, so that the voltage Vx rises to the voltage level of the power supply voltage Vcc of the drive circuit 56.

つぎに、時刻ｔ１にタイミング信号Ｓ２が“Ｈ”レベルになると、クランプ回路５５のＮＭＯＳトランジスタ９１，９２がオンし、ＰＭＯＳトランジスタ８４がオフする。この結果、上述のように、ノードＸの電圧Ｖｘは、クランプ回路５５によりクランプされ、所定のクランプ電圧である電圧Ｖｆとなるよう低下する。 Next, when the timing signal S2 becomes "H" level at time t1, the NMOS transistors 91 and 92 of the clamp circuit 55 are turned on and the PMOS transistor 84 is turned off. As a result, as described above, the voltage Vx of the node X is clamped by the clamp circuit 55 and lowered to the voltage Vf which is a predetermined clamp voltage.

なお、本実施形態では、電圧Ｖｘがクランプされる前からダイオードＤ１〜Ｄ３にバイアス電流Ｉｂ２が供給されている。このため、ＮＭＯＳトランジスタ９１，９２がオンした際には、ダイオードＤ１のアノードの電圧が電圧Ｖｆとなっているため、短時間で電圧Ｖｘを電圧Ｖｆのレベルまで低下させることができる。 In this embodiment, the bias current Ib2 is supplied to the diodes D1 to D3 before the voltage Vx is clamped. Therefore, when the NMOS transistors 91 and 92 are turned on, the voltage of the anode of the diode D1 is the voltage Vf, so that the voltage Vx can be reduced to the level of the voltage Vf in a short time.

＜＜＜駆動回路５６の構成＞＞＞
図５は、駆動回路５６の一例を示す図である。駆動回路５６は、タイミング信号Ｓ１，Ｓ２を生成するとともに、電圧Ｖｉｎ，Ｖｉｎｂ，Ｖｘに基づいて、パワートランジスタ２５を駆動する回路である。駆動回路５６は、貫通電流防止回路１００、ＮＭＯＳ駆動回路１０１、ＰＭＯＳ駆動回路１０２、ＮＭＯＳトランジスタ１０３、及びＰＭＯＳトランジスタ１０４を含んで構成される。なお、本実施形態で、電源電圧Ｖｃｃは、駆動回路の５６を動作させる電圧である。 <<< Configuration of Driving Circuit 56 >>>
FIG. 5 is a diagram showing an example of the drive circuit 56. The drive circuit 56 is a circuit that generates the timing signals S1 and S2 and drives the power transistor 25 based on the voltages Vin, Vinb, and Vx. The drive circuit 56 includes a through current prevention circuit 100, an NMOS drive circuit 101, a PMOS drive circuit 102, an NMOS transistor 103, and a PMOS transistor 104. In the present embodiment, the power supply voltage Vcc is a voltage for operating the drive circuit 56.

貫通電流防止回路１００（論理回路）は、パワートランジスタ２５を駆動するＮＭＯＳトランジスタ１０３及びＰＭＯＳトランジスタ１０４に貫通電流が流れないよう、夫々のスイッチングタイミングを調整する回路である。なお、ここで、「貫通電流」とは、ＮＭＯＳトランジスタ１０３及びＰＭＯＳトランジスタ１０４が同時にオンした際に両者に流れる電流である。貫通電流防止回路１００は、ＮＭＯＳトランジスタ２００，２０１、ＰＭＯＳトランジスタ２０２〜２０５、及びインバータ２１０を含んで構成される。なお、電圧Ｖｉｎ，Ｖｉｎｂの夫々は、ＮＭＯＳトランジスタ２００，２０１のゲート電極に印加される。 The shoot-through current prevention circuit 100 (logic circuit) is a circuit that adjusts each switching timing so that a shoot-through current does not flow in the NMOS transistor 103 and the PMOS transistor 104 that drive the power transistor 25. Here, the “through current” is a current flowing through both the NMOS transistor 103 and the PMOS transistor 104 when they are turned on at the same time. The shoot-through current prevention circuit 100 includes NMOS transistors 200 and 201, PMOS transistors 202 to 205, and an inverter 210. The voltages Vin and Vinb are applied to the gate electrodes of the NMOS transistors 200 and 201, respectively.

ここで、本実施形態では、ＮＭＯＳトランジスタ２００と、ＰＭＯＳトランジスタ２０２とが接続されたノードの電圧を、電圧Ｖａ１とし、ＮＭＯＳトランジスタ２０１と、ＰＭＯＳトランジスタ２０３とが接続されたノードの電圧を、電圧Ｖａ２とする。さらに、ＮＭＯＳトランジスタ１０３、ＰＭＯＳトランジスタ１０４，２０４の夫々のゲート電極の電圧を、電圧Ｖｇ１〜Ｖｇ３とする。 Here, in the present embodiment, the voltage at the node where the NMOS transistor 200 and the PMOS transistor 202 are connected is set to the voltage Va1, and the voltage at the node where the NMOS transistor 201 and the PMOS transistor 203 are connected is set to the voltage Va2. And Further, the voltages of the gate electrodes of the NMOS transistor 103 and the PMOS transistors 104 and 204 are set to voltages Vg1 to Vg3.

ＮＭＯＳ駆動回路１０１（シンクトランジスタ駆動回路）は、電圧Ｖａ１に基づいて、ＮＭＯＳトランジスタ１０３を駆動する回路であり、インバータ２２０〜２２３を含んで構成される。 The NMOS drive circuit 101 (sink transistor drive circuit) is a circuit that drives the NMOS transistor 103 based on the voltage Va1 and includes inverters 220 to 223.

ＰＭＯＳ駆動回路１０２（ソーストランジスタ駆動回路）は、電圧Ｖａ２，Ｖｘに基づいて、ＰＭＯＳトランジスタ１０４を駆動する回路であり、インバータ２３０，２３１、ＮＭＯＳトランジスタ２４０、及びＰＭＯＳトランジスタ２４１を含んで構成される。なお、本実施形態では、インバータ２３０，２３１の夫々から出力される信号を、タイミング信号Ｓ１，Ｓ２とする。 The PMOS drive circuit 102 (source transistor drive circuit) is a circuit that drives the PMOS transistor 104 based on the voltages Va2 and Vx, and includes inverters 230 and 231, an NMOS transistor 240, and a PMOS transistor 241. In this embodiment, the signals output from the inverters 230 and 231 are the timing signals S1 and S2.

ＮＭＯＳトランジスタ１０３（シンクトランジスタ）は、パワートランジスタ２５のゲート電極（ゲート電極に形成される容量）から電流（以下、「シンク電流Ｉ１（第２電流）」という。）を吸い込むトランジスタである。 The NMOS transistor 103 (sink transistor) is a transistor that sinks a current (hereinafter, referred to as “sink current I1 (second current)”) from the gate electrode (capacitance formed in the gate electrode) of the power transistor 25.

ＰＭＯＳトランジスタ１０４（ソーストランジスタ）は、パワートランジスタ２５のゲート電極に電流（以下、「ソース電流Ｉ２（第１電流）」という。）を供給するトランジスタである。なお、パワートランジスタ２５をオンする際のソース電流Ｉ２の電流値は、電圧Ｖｇ２の低下に伴い大きくなる。さらに、電圧Ｖｇ２は、電圧Ｖｘの上昇に応じて低下する。このため、パワートランジスタ２５をオンする際のソース電流Ｉ２は、電圧Ｖｘの上昇に応じて大きくなる。 The PMOS transistor 104 (source transistor) is a transistor that supplies a current (hereinafter, referred to as “source current I2 (first current)”) to the gate electrode of the power transistor 25. The current value of the source current I2 when the power transistor 25 is turned on increases as the voltage Vg2 decreases. Further, the voltage Vg2 decreases as the voltage Vx increases. Therefore, the source current I2 when the power transistor 25 is turned on increases as the voltage Vx increases.

＜＜＜駆動回路５６の動作＞＞＞
＝＝立上り波形＝＝
図６は、パワートランジスタ２５がオンする際の駆動回路５６の主要なノードの波形を示す図である。 <<< Operation of Driving Circuit 56 >>>
== Rising waveform ==
FIG. 6 is a diagram showing waveforms of main nodes of the drive circuit 56 when the power transistor 25 is turned on.

まず、パワートランジスタ２５をオンすべく、時刻ｔ１０に電圧Ｖｉｎ（制御信号）が“Ｈ”レベル（一方の論理レベル）になると、ＮＭＯＳトランジスタ２００はオンする。この結果、電圧Ｖａ１は、“Ｌ”レベル”に変化する。また、ＮＭＯＳ駆動回路１０１は、偶数個（４つ）のインバータ２２０〜２２３を含む。このため、時刻ｔ１０から、インバータ２２０〜２２３の遅延時間だけ経過した時刻ｔ１１に、電圧Ｖｇ１は、“Ｌ”レベルになる。この結果、ＮＭＯＳトランジスタ１０３はオフする。 First, when the voltage Vin (control signal) becomes "H" level (one logic level) at time t10 to turn on the power transistor 25, the NMOS transistor 200 turns on. As a result, the voltage Va1 changes to “L” level, and the NMOS drive circuit 101 includes an even number (four) of inverters 220 to 223. Therefore, from the time t10, the inverters 220 to 223 are started. At time t11 after the delay time elapses, the voltage Vg1 becomes “L” level, and as a result, the NMOS transistor 103 is turned off.

また、電圧Ｖｇ１が“Ｌ”レベルとなると、ＰＭＯＳトランジスタ２０５のゲート電極の電圧も“Ｌ”レベルとなるため、ＰＭＯＳトランジスタ２０５はオンする。なお、この際、ＰＭＯＳトランジスタ２０３のゲート電極には、“Ｌ”レベルの電圧Ｖａ１が印加されているため、ＰＭＯＳトランジスタ２０３は、オンしている。したがって、ＰＭＯＳトランジスタ２０５がオンにすると、電圧Ｖａ２は、“Ｈレベルになる。 Further, when the voltage Vg1 becomes “L” level, the voltage of the gate electrode of the PMOS transistor 205 also becomes “L” level, so that the PMOS transistor 205 is turned on. At this time, the “L” level voltage Va1 is applied to the gate electrode of the PMOS transistor 203, so the PMOS transistor 203 is on. Therefore, when the PMOS transistor 205 is turned on, the voltage Va2 becomes "H level".

つぎに、“Ｈ”レベルの電圧Ｖａ２に基づいて、ＰＭＯＳ駆動回路１０２のインバータ２３０は、タイミング信号Ｓ１を“Ｌ”レベルに変化させる。この結果、図４で示したように、電圧生成回路５４の電圧Ｖｘは上昇する。なお、電圧Ｖｘは、インバータ２３１からのタイミング信号Ｓ２が“Ｈ”レベルとなり、電圧Ｖｘがクランプされるまで上昇する。 Next, based on the “H” level voltage Va2, the inverter 230 of the PMOS drive circuit 102 changes the timing signal S1 to the “L” level. As a result, as shown in FIG. 4, the voltage Vx of the voltage generation circuit 54 rises. The voltage Vx rises until the timing signal S2 from the inverter 231 becomes “H” level and the voltage Vx is clamped.

そして、タイミング信号Ｓ１が“Ｌ”レベルへと変化した時刻ｔ１１から、所定の時間だけ遅れた時刻ｔ１２になると、インバータ２３１は、“Ｈ”レベルのタイミング信号Ｓ２を出力する。 Then, at time t12 delayed by a predetermined time from time t11 when the timing signal S1 changes to the “L” level, the inverter 231 outputs the timing signal S2 at the “H” level.

時刻ｔ１１〜ｔ１２の間において、ＰＭＯＳトランジスタ２４１のゲート電極に印加されるタイミング信号Ｓ２は、“Ｌ”レベルから“Ｈ”レベルに変化する。一方、ＮＭＯＳトランジスタ２４０のゲート電極に印加される電圧Ｖｘのレベルは、ＮＭＯＳトランジスタ２４０の閾値電圧（例えば、０．５Ｖ）より十分高い電圧Ｖｐｋとなる。 During the period from time t11 to t12, the timing signal S2 applied to the gate electrode of the PMOS transistor 241 changes from "L" level to "H" level. On the other hand, the level of the voltage Vx applied to the gate electrode of the NMOS transistor 240 is a voltage Vpk sufficiently higher than the threshold voltage of the NMOS transistor 240 (for example, 0.5V).

したがって、この間に、ＮＭＯＳトランジスタ２４０はオンし、ＰＭＯＳトランジスタ２４１はオフするため、ＰＭＯＳトランジスタ１０４のゲート電極の電圧Ｖｇ２は、急激に低下する。この結果、電圧Ｖｄｒは、０Ｖから、パワートランジスタ２５の閾値電圧Ｖｔｈより高い、電圧レベルＶ１（所定レベル）まで急激に上昇する。 Therefore, during this period, the NMOS transistor 240 is turned on and the PMOS transistor 241 is turned off, so that the voltage Vg2 of the gate electrode of the PMOS transistor 104 rapidly decreases. As a result, the voltage Vdr rapidly increases from 0V to a voltage level V1 (predetermined level) higher than the threshold voltage Vth of the power transistor 25.

そして、本実施形態では、電圧Ｖｄｒが、パワートランジスタ２５の閾値電圧Ｖｔｈより高い電圧レベルＶ１となると、電圧Ｖｘがクランプされるよう、インバータ２３１の遅延時間が定められている。このため、クランプ回路５５は、タイミング信号Ｓ２に基づいて、電圧Ｖｄｒが、電圧レベルＶ１となると電圧Ｖｘをクランプする。なお、時刻ｔ１１〜ｔ１２までの期間において、電圧Ｖｄｒの電圧レベルが変化する速度を「速度Ａ１」とする。このため、速度Ａ１は、Ｖ１／（ｔ１２〜ｔ１１）となる。 In the present embodiment, the delay time of the inverter 231 is set so that the voltage Vx is clamped when the voltage Vdr becomes the voltage level V1 higher than the threshold voltage Vth of the power transistor 25. Therefore, the clamp circuit 55 clamps the voltage Vx when the voltage Vdr reaches the voltage level V1 based on the timing signal S2. The speed at which the voltage level of the voltage Vdr changes in the period from time t11 to t12 is referred to as “speed A1”. Therefore, the speed A1 becomes V1 / (t12 to t11).

時刻ｔ１２に電圧Ｖｘがクランプされると、電圧Ｖｘは、時刻ｔ１３までの間に、電圧Ｖｐｋのレベル（第１電圧レベル）から電圧Ｖｆのレベル（第２電圧レベル）まで低下する。上述のように、電圧Ｖｘは、ＮＭＯＳトランジスタ２４０のゲート電極に印加される電圧である。したがって、電圧Ｖｘが低下すると、ＮＭＯＳトランジスタ２４０のオン抵抗が増加するため、ＰＭＯＳトランジスタ１０４のゲート容量に蓄積された電荷の放電（電圧Ｖｇ２の低下）が妨げられる。 When voltage Vx is clamped at time t12, voltage Vx decreases from the level of voltage Vpk (first voltage level) to the level of voltage Vf (second voltage level) by time t13. As described above, the voltage Vx is the voltage applied to the gate electrode of the NMOS transistor 240. Therefore, when the voltage Vx decreases, the on-resistance of the NMOS transistor 240 increases, so that the discharge of the charge accumulated in the gate capacitance of the PMOS transistor 104 (the decrease of the voltage Vg2) is prevented.

この結果、ＰＭＯＳトランジスタ１０４から、パワートランジスタ２５のゲート電極に供給されるソース電流Ｉ２も小さくなり、ゲート電極の電圧Ｖｄｒの変化も緩やかになる。なお、電圧Ｖｆ（例えば、２．１Ｖ）のレベルは、ＮＭＯＳトランジスタ２４０の閾値電圧（例えば、０．５Ｖ）より高くなるよう設定されている。このため、本実施形態では、電圧Ｖｘがクランプされた場合に、ＮＭＯＳトランジスタ２４０がオフすることはない。 As a result, the source current I2 supplied from the PMOS transistor 104 to the gate electrode of the power transistor 25 also decreases, and the change in the voltage Vdr of the gate electrode also becomes gentle. The level of the voltage Vf (for example, 2.1V) is set to be higher than the threshold voltage of the NMOS transistor 240 (for example, 0.5V). Therefore, in this embodiment, the NMOS transistor 240 is not turned off when the voltage Vx is clamped.

また、時刻ｔ１２〜ｔ１３までの期間に、電圧Ｖｄｒが変化する速度を「速度Ａ２」とする。このため、速度Ａ２は、（Ｖ２−Ｖ１）／（ｔ１３−ｔ１２）となる。そして、本実施形態では、時刻ｔ１２〜ｔ１３の間に、電圧Ｖｇ２の低下が妨げられるため、時刻ｔ１２〜ｔ１３までの電圧Ｖｇ２の低下は、時刻ｔ１１〜ｔ１２までの電圧Ｖｇ２の低下と比べ、緩やかとなる。この結果、時刻ｔ１２〜ｔ１３の間に、電圧Ｖｄｒが上昇する速度Ａ２は、時刻ｔ１１〜ｔ１２の間に、電圧Ｖｄｒが上昇する速度Ａ１より小さくなる。 Further, the speed at which the voltage Vdr changes during the period from time t12 to t13 is referred to as "speed A2". Therefore, the speed A2 is (V2-V1) / (t13-t12). In the present embodiment, the voltage Vg2 is prevented from decreasing during the time t12 to t13. Therefore, the decrease in the voltage Vg2 from the time t12 to t13 is gentler than the decrease in the voltage Vg2 from the time t11 to t12. Becomes As a result, the speed A2 at which the voltage Vdr increases during the time t12 to t13 becomes smaller than the speed A1 at which the voltage Vdr increases during the time t11 to t12.

時刻ｔ１３に電圧Ｖｘが電圧Ｖｆとなると、以降、電圧Ｖｆのレベルに応じた所定のオン抵抗（ＮＭＯＳトランジスタ２４０のオン抵抗）で、ＰＭＯＳトランジスタ１０４のゲート容量の電荷が放電され、徐々に電圧Ｖｇ２が低下する。この結果、電圧Ｖｄｒは、時刻ｔ１３の電圧レベルＶ２から、最終的に電源電圧Ｖｃｃの電圧レベルまで上昇する。 When the voltage Vx becomes the voltage Vf at time t13, the charge of the gate capacitance of the PMOS transistor 104 is discharged by a predetermined on resistance (on resistance of the NMOS transistor 240) according to the level of the voltage Vf, and the voltage Vg2 gradually increases. Is reduced. As a result, voltage Vdr finally rises from voltage level V2 at time t13 to the voltage level of power supply voltage Vcc.

このように、本実施形態では、時刻ｔ１２のタイミングで電圧Ｖｄｒの上昇する速度Ａ２が小さくなり、電圧Ｖｄｒに含まれる高周波成分が抑制されるため、結果的に、電圧Ｖｄｒのリンギング（ノイズ）も抑制されることになる。なお、上述のように、パワートランジスタ２５の閾値電圧Ｖｔｈより高い、電圧レベルＶ１（所定レベル）まで上昇するタイミングで、電圧Ｖｘがクランプされるよう、インバータ２３１のサイズ等が定められている。このため、制御回路２４は、パワートランジスタ２５がオンするまでの時間を短くしつつ、ノイズを抑制できるため、スイッチング損失を抑制できる。 As described above, in the present embodiment, the speed A2 at which the voltage Vdr rises decreases at the timing of time t12, and the high frequency component included in the voltage Vdr is suppressed. As a result, ringing (noise) of the voltage Vdr also occurs. Will be suppressed. As described above, the size and the like of the inverter 231 are set so that the voltage Vx is clamped at the timing of rising to the voltage level V1 (predetermined level), which is higher than the threshold voltage Vth of the power transistor 25. Therefore, the control circuit 24 can suppress noise while shortening the time until the power transistor 25 is turned on, and thus can suppress switching loss.

＝＝立下り波形＝＝
図７は、パワートランジスタ２５がオフする際の駆動回路５６の主要なノードの波形を示す図である。 == Falling waveform ==
FIG. 7 is a diagram showing waveforms of main nodes of the drive circuit 56 when the power transistor 25 is turned off.

まず、パワートランジスタ２５をオフすべく、時刻ｔ２０に電圧Ｖｉｎｂが“Ｈ”レベル（電圧Ｖｉｎ（制御信号）が“Ｌ”レベル（他方の論理レベル））になると、ＮＭＯＳトランジスタ２０１はオンする。この結果、電圧Ｖａ２は、“Ｌ”レベルに変化する。そして、ＰＭＯＳ駆動回路１０２のインバータ２３０は、タイミング信号Ｓ１を“Ｈ”レベルに変化させる。この結果、電圧生成回路５４からの電圧Ｖｘはゼロボルト（“Ｌ”レベル）となり、ＮＭＯＳトランジスタ２４０はオフする。 First, when the voltage Vinb becomes "H" level (the voltage Vin (control signal) is "L" level (the other logic level)) at time t20 in order to turn off the power transistor 25, the NMOS transistor 201 is turned on. As a result, the voltage Va2 changes to the "L" level. Then, the inverter 230 of the PMOS drive circuit 102 changes the timing signal S1 to "H" level. As a result, the voltage Vx from the voltage generation circuit 54 becomes zero volt (“L” level), and the NMOS transistor 240 is turned off.

そして、 “Ｈ”レベルのタイミング信号Ｓ１に基づいて、時刻ｔ２１にタイミング信号Ｓ２が“Ｌ”レベルとなると、ＰＭＯＳトランジスタ２４１はオンする。この結果、電圧Ｖｇ２は“Ｈ”レベルとなり、ＰＭＯＳトランジスタ１０４はオフする。 Then, when the timing signal S2 becomes "L" level at time t21 based on the "H" level timing signal S1, the PMOS transistor 241 is turned on. As a result, the voltage Vg2 becomes "H" level, and the PMOS transistor 104 is turned off.

貫通電流防止回路１００のインバータ２１０は、“Ｈ”レベルの電圧Ｖｇ２に基づいて、電圧Ｖｇ３を“Ｌ”レベルに変化させる。そして、電圧Ｖｇ３が“Ｌ”レベルになると、ＰＭＯＳトランジスタ２０４はオンする。なお、この際、ＰＭＯＳトランジスタ２０２のゲート電極には、“Ｌ”レベルの電圧Ｖａ２が印加されているため、ＰＭＯＳトランジスタ２０２は、オンしている。したがって、ＰＭＯＳトランジスタ２０４がオンすると、電圧Ｖａ１は、“Ｈ”レベルとなる。 The inverter 210 of the shoot-through current prevention circuit 100 changes the voltage Vg3 to the “L” level based on the “H” level voltage Vg2. Then, when the voltage Vg3 becomes "L" level, the PMOS transistor 204 is turned on. At this time, the “L” level voltage Va2 is applied to the gate electrode of the PMOS transistor 202, so the PMOS transistor 202 is on. Therefore, when the PMOS transistor 204 is turned on, the voltage Va1 becomes "H" level.

時刻ｔ２２に、電圧Ｖａ１が“Ｈ”レベルになると、ＮＭＯＳ駆動回路１０１は、電圧Ｖｇ１を“Ｈ”レベルに変化させ、ＮＭＯＳトランジスタ１０３をオンする。この結果、ＮＭＯＳトランジスタ１０３は、パワートランジスタ２５のゲート電極（ゲート容量）の電荷を、シンク電流Ｉ１で放電するため、電圧Ｖｄｒは低下する。この結果、パワートランジスタ２５はオフする。 At time t22, when the voltage Va1 becomes “H” level, the NMOS drive circuit 101 changes the voltage Vg1 to “H” level and turns on the NMOS transistor 103. As a result, the NMOS transistor 103 discharges the electric charge of the gate electrode (gate capacitance) of the power transistor 25 with the sink current I1, so that the voltage Vdr decreases. As a result, the power transistor 25 turns off.

なお、本実施形態では、パワートランジスタ２５がオンとなる際、ＮＭＯＳトランジスタ１０３がオフした後（電圧Ｖｇ１が“Ｌ”レベルとなった後）、ＰＭＯＳトランジスタ１０４がオンする（図６参照）。また、パワートランジスタ２５がオフとなる際、ＰＭＯＳトランジスタ１０４がオフした後（電圧Ｖｇ２が“Ｈ”レベルとなった後）、ＮＭＯＳトランジスタ１０３がオンする（図７参照）。このため、駆動回路５６のＮＭＯＳトランジスタ１０３及びＰＭＯＳトランジスタ１０４は、同時にオンすることはなく、貫通電流が流れることはない。 In the present embodiment, when the power transistor 25 is turned on, the PMOS transistor 104 is turned on after the NMOS transistor 103 is turned off (after the voltage Vg1 becomes the “L” level) (see FIG. 6). Further, when the power transistor 25 is turned off, the NMOS transistor 103 is turned on after the PMOS transistor 104 is turned off (after the voltage Vg2 becomes “H” level) (see FIG. 7). Therefore, the NMOS transistor 103 and the PMOS transistor 104 of the drive circuit 56 do not turn on at the same time, and a through current does not flow.

このように、制御回路２４は、パワートランジスタ２５をオンする際に、電圧Ｖｄｒを、閾値電圧Ｖｔｈより高い電圧レベルＶ１となるまでは速度Ａ１で上昇させ、その後、速度Ａ１より小さい速度Ａ２で変化させる。このため、制御回路２４は、図６に示すように、電圧Ｖｄｒにリンギングが発生することを抑制することができる。 Thus, when the power transistor 25 is turned on, the control circuit 24 increases the voltage Vdr at the speed A1 until the voltage level V1 is higher than the threshold voltage Vth, and then changes at the speed A2 smaller than the speed A1. Let Therefore, the control circuit 24 can suppress the occurrence of ringing in the voltage Vdr as shown in FIG.

＝＝＝制御回路の他の実施形態＝＝＝
＜＜制御回路３００＞＞
図８は、制御回路３００の一例を示す図である。制御回路３００は、パワートランジスタ２５のスイッチングを制御する回路であり、帰還電圧生成回路５０、コンパレータ５１、発振回路５２、ＳＲフリップフロップ５３、電圧生成回路５４、クランプ回路５５、駆動回路５６、及びタイマ回路３１０を含んで構成される。図８の制御回路３００と、図２の制御回路２４とでは、同じ符号の付されたブロックは同じである。 === Other Embodiments of Control Circuit ===
<< control circuit 300 >>
FIG. 8 is a diagram showing an example of the control circuit 300. The control circuit 300 is a circuit that controls switching of the power transistor 25, and includes a feedback voltage generation circuit 50, a comparator 51, an oscillation circuit 52, an SR flip-flop 53, a voltage generation circuit 54, a clamp circuit 55, a drive circuit 56, and a timer. It is configured to include a circuit 310. In the control circuit 300 of FIG. 8 and the control circuit 24 of FIG. 2, the blocks denoted by the same reference numerals are the same.

制御回路３００において、クランプ回路５５は、タイマ回路３１０からのタイミング信号Ｓ３に基づいて、電圧Ｖｘをクランプする。このため、ここでは、タイマ回路３１０の動作を中心に説明する。 In the control circuit 300, the clamp circuit 55 clamps the voltage Vx based on the timing signal S3 from the timer circuit 310. Therefore, the operation of the timer circuit 310 will be mainly described here.

タイマ回路３１０（計測回路）は、駆動回路５６からのタイミング信号Ｓ１に基づいて、クランプ回路５５を動作させるためのタイミング信号Ｓ３を出力する回路である。具体的には、タイマ回路３１０は、タイミング信号Ｓ１が“Ｌ”レベルになると、時間の計測を開始し、計測の開始から所定期間Ｔｘだけ経過すると、タイミング信号Ｓ３を“Ｌ”レベルから“Ｈ”レベルに変化させる。また、タイマ回路３１０は、タイミング信号Ｓ１が“Ｈ”レベルになると、時間の計測をリセットする。つまり、タイマ回路３１０は、タイミング信号Ｓ１が“Ｌ”レベルになる毎に、所定期間Ｔｘを計測する。 The timer circuit 310 (measurement circuit) is a circuit that outputs a timing signal S3 for operating the clamp circuit 55 based on the timing signal S1 from the drive circuit 56. Specifically, the timer circuit 310 starts measuring time when the timing signal S1 becomes “L” level, and when the predetermined period Tx elapses from the start of measurement, the timing circuit S3 changes the timing signal S3 from “L” level to “H”. "Change to level. Further, the timer circuit 310 resets the measurement of time when the timing signal S1 becomes "H" level. That is, the timer circuit 310 measures the predetermined period Tx every time the timing signal S1 becomes the “L” level.

ここで、所定期間Ｔｘは、例えば、上述した図６の時刻ｔ１１〜ｔ１２までの期間と同じである。つまり、所定期間Ｔｘ（計測結果）は、電圧Ｖｄｒが、ゼロボルトから、閾値電圧Ｖｔｈより高い電圧レベルＶ１となるまでの期間である。 Here, the predetermined period Tx is, for example, the same as the period from time t11 to t12 in FIG. 6 described above. That is, the predetermined period Tx (measurement result) is a period from when the voltage Vdr reaches zero V to a voltage level V1 higher than the threshold voltage Vth.

このため、電圧Ｖｄｒが電圧レベルＶ１となり、タイマ回路３１０が“Ｈ”レベルのタイミング信号Ｓ３を出力すると、クランプ回路５５は、電圧Ｖｘをクランプする。したがって、制御回路３００は、制御回路２４と同様に、パワートランジスタ２５がオンされる際の電圧Ｖｄｒのリンギングを抑制できる。 Therefore, when the voltage Vdr becomes the voltage level V1 and the timer circuit 310 outputs the “H” level timing signal S3, the clamp circuit 55 clamps the voltage Vx. Therefore, like the control circuit 24, the control circuit 300 can suppress the ringing of the voltage Vdr when the power transistor 25 is turned on.

なお、本実施形態のタイマ回路３１０は、例えば、遅延時間が所定期間Ｔｘとなる多段に接続されたインバータを含んで構成される。ただし、タイマ回路３１０は、例えば、所定のクロック信号に基づいて、所定期間Ｔｘをカウントするカウンタ（不図示）であっても良い。また、タイマ回路３１０は、例えば、所定電流でコンデンサを充電し、充電電圧が所定レベルまでの時間に基づいて、所定期間Ｔｘを計測する充電回路（不図示）であっても良い。 The timer circuit 310 of the present embodiment is configured to include, for example, inverters connected in multiple stages having a delay time of the predetermined period Tx. However, the timer circuit 310 may be, for example, a counter (not shown) that counts the predetermined period Tx based on a predetermined clock signal. Further, the timer circuit 310 may be, for example, a charging circuit (not shown) that charges the capacitor with a predetermined current and measures the predetermined period Tx based on the time until the charging voltage reaches a predetermined level.

＜＜制御回路３０１＞＞
図９は、制御回路３０１の一例を示す図である。制御回路３０１は、パワートランジスタ２５のスイッチングを制御する回路であり、帰還電圧生成回路５０、コンパレータ５１，３２０、発振回路５２、ＳＲフリップフロップ５３、電圧生成回路５４、クランプ回路５５、及び駆動回路５６を含んで構成される。なお、図９の制御回路３０１と、図２の制御回路２４とでは、同じ符号の付されたブロックは同じである。 << control circuit 301 >>
FIG. 9 is a diagram showing an example of the control circuit 301. The control circuit 301 is a circuit that controls switching of the power transistor 25, and includes a feedback voltage generation circuit 50, comparators 51 and 320, an oscillation circuit 52, an SR flip-flop 53, a voltage generation circuit 54, a clamp circuit 55, and a drive circuit 56. It is configured to include. The control circuit 301 of FIG. 9 and the control circuit 24 of FIG. 2 have the same blocks with the same reference numerals.

制御回路３０１において、クランプ回路５５は、コンパレータ３２０からのタイミング信号Ｓ４（比較結果）に基づいて、クランプ回路５５は電圧Ｖｘをクランプする。このため、ここでは、コンパレータ３２０の動作を中心に説明する。 In the control circuit 301, the clamp circuit 55 clamps the voltage Vx based on the timing signal S4 (comparison result) from the comparator 320. Therefore, the operation of the comparator 320 will be mainly described here.

コンパレータ３２０は、基準電圧Ｖｒｅｆと、電圧Ｖｄｒとを比較し、比較結果を示すタイミング信号Ｓ４を出力する回路である。ここで、基準電圧Ｖｒｅｆの電圧レベルは、上述した、パワートランジスタ２５の閾値電圧Ｖｔｈより高い電圧レベルＶ１（所定レベル）に設定されている。また、コンパレータ３２０は、電圧Ｖｄｒが電圧レベルＶ１より低い場合、“Ｌ”レベルのタイミング信号Ｓ４を出力し、電圧Ｖｄｒが電圧レベルＶ１より高くなると、“Ｈ”レベルのタイミング信号Ｓ４を出力する。つまり、電圧Ｖｄｒが、ゼロボルトから電圧レベルＶ１まで上昇すると、タイミング信号Ｓ４は、“Ｈ”レベルとなるため、クランプ回路５５は、電圧Ｖｘをクランプする。したがって、コンパレータ３２０から出力されるタイミング信号Ｓ４は、図６で示したタイミング信号Ｓ２と同様に変化する。 The comparator 320 is a circuit that compares the reference voltage Vref with the voltage Vdr and outputs a timing signal S4 indicating the comparison result. Here, the voltage level of the reference voltage Vref is set to the voltage level V1 (predetermined level) higher than the threshold voltage Vth of the power transistor 25 described above. Further, the comparator 320 outputs the “L” level timing signal S4 when the voltage Vdr is lower than the voltage level V1, and outputs the “H” level timing signal S4 when the voltage Vdr is higher than the voltage level V1. That is, when the voltage Vdr rises from zero volt to the voltage level V1, the timing signal S4 becomes "H" level, and therefore the clamp circuit 55 clamps the voltage Vx. Therefore, the timing signal S4 output from the comparator 320 changes similarly to the timing signal S2 shown in FIG.

このように、制御回路３０１も、電圧Ｖｄｒが電圧レベルＶ１となると、クランプ回路５５を動作させることができる。したがって、制御回路３０１を用いた場合であっても、制御回路２４と同様に、パワートランジスタ２５がオンされる際の電圧Ｖｄｒのリンギングを抑制できる。 In this way, the control circuit 301 can also operate the clamp circuit 55 when the voltage Vdr becomes the voltage level V1. Therefore, even when the control circuit 301 is used, it is possible to suppress the ringing of the voltage Vdr when the power transistor 25 is turned on, like the control circuit 24.

＝＝＝まとめ＝＝＝
以上、本実施形態のスイッチング電源回路１０について説明した。スイッチング電源回路１０の制御回路２４は、電圧Ｖｄｒが電圧レベルＶ１となるまでは、電圧Ｖｄｒのレベルを“速度Ａ１”で上昇させ、電圧Ｖｄｒが電圧レベルＶ１となると、電圧Ｖｄｒを上昇させる速度を“速度Ａ２”まで低下させる。また、スイッチング電源回路１０では、パワートランジスタ２５のゲート電極（制御電極）に、いわゆるゲート抵抗が設けられていない。このため、制御回路２４は、パワートランジスタ２５のスイッチング損失を低減しつつ、電圧Ｖｄｒに発生するリンギングを抑制することができる。 === Summary ===
The switching power supply circuit 10 of the present embodiment has been described above. The control circuit 24 of the switching power supply circuit 10 raises the level of the voltage Vdr at "speed A1" until the voltage Vdr becomes the voltage level V1 and raises the voltage Vdr when the voltage Vdr becomes the voltage level V1. Decrease to "speed A2". Further, in the switching power supply circuit 10, the gate electrode (control electrode) of the power transistor 25 is not provided with a so-called gate resistance. Therefore, the control circuit 24 can suppress the ringing occurring in the voltage Vdr while reducing the switching loss of the power transistor 25.

また、クランプ回路５５は、電圧Ｖｄｒが、パワートランジスタ２５の閾値電圧Ｖｔｈより高い電圧レベルＶ１になると、電圧Ｖｘをクランプする。このため、電圧Ｖｄｒは、電圧レベルＶ１となるまでは大きい速度Ａ１で上昇する。これにより、制御回路２４は、リンギングを抑制しつつ、パワートランジスタ２５がオンする時間を短くすることができるため、スイッチング損失が低減される。 Further, the clamp circuit 55 clamps the voltage Vx when the voltage Vdr reaches the voltage level V1 higher than the threshold voltage Vth of the power transistor 25. Therefore, the voltage Vdr increases at a high speed A1 until it reaches the voltage level V1. As a result, the control circuit 24 can suppress the ringing and shorten the time during which the power transistor 25 is turned on, so that the switching loss is reduced.

また、クランプ回路５５は、電圧Ｖｄｒが、電源電圧Ｖｃｃより低い電圧レベルＶ１となると、電圧Ｖｘをクランプする。このため、パワートランジスタ２５のゲート電圧である電圧Ｖｄｒが、電源電圧Ｖｃｃより高くなることを防ぐことができ、パワートランジスタ２５を確実に保護することができる。 Further, the clamp circuit 55 clamps the voltage Vx when the voltage Vdr reaches the voltage level V1 lower than the power supply voltage Vcc. Therefore, the voltage Vdr, which is the gate voltage of the power transistor 25, can be prevented from becoming higher than the power supply voltage Vcc, and the power transistor 25 can be reliably protected.

また、ＰＭＯＳ駆動回路１０２は、電圧Ｖｘの上昇に応じて大きくなるソース電流Ｉ２が、パワートランジスタ２５のゲート電極に供給されるよう、ＰＭＯＳトランジスタ１０４を駆動する。また、クランプ回路５５は、電圧Ｖｘが電圧レベルＶ１になると、電圧Ｖｘをクランプするため、ソース電流Ｉ２は小さくなる。この結果、制御回路２４は、電圧Ｖｄｒが電圧レベルＶ１になると、電圧Ｖｄｒの上昇速度を低下させること、つまり、電圧Ｖｄｒの立ち上がりを緩やかにすることができる。 Further, the PMOS drive circuit 102 drives the PMOS transistor 104 so that the source current I2 that increases as the voltage Vx rises is supplied to the gate electrode of the power transistor 25. Further, the clamp circuit 55 clamps the voltage Vx when the voltage Vx reaches the voltage level V1, so that the source current I2 becomes small. As a result, when the voltage Vdr reaches the voltage level V1, the control circuit 24 can reduce the rising speed of the voltage Vdr, that is, the rising of the voltage Vdr can be moderate.

また、貫通電流防止回路１００は、ＮＭＯＳトランジスタ１０３がオフした後に、ＰＭＯＳ駆動回路１０２にＰＭＯＳトランジスタ１０４を駆動させ、ＰＭＯＳトランジスタ１０４がオフした後に、ＮＭＯＳ駆動回路１０１にＮＭＯＳトランジスタ１０３を駆動させる。このため、貫通電流防止回路１００は、ＮＭＯＳトランジスタ１０３及びＰＭＯＳトランジスタ１０４に貫通電流が流れることを防ぐことができる。 Further, the shoot-through current prevention circuit 100 causes the PMOS drive circuit 102 to drive the PMOS transistor 104 after the NMOS transistor 103 is turned off, and causes the NMOS drive circuit 101 to drive the NMOS transistor 103 after the PMOS transistor 104 is turned off. Therefore, the shoot-through current prevention circuit 100 can prevent the shoot-through current from flowing through the NMOS transistor 103 and the PMOS transistor 104.

また、クランプ回路５５は、電圧Ｖｘが、電圧Ｖｄｒが電圧レベルＶ１となる際の電圧Ｖｐｋより低い、電圧Ｖｆとなるよう、電圧Ｖｘをクランプする。このため、クランプ回路５５は、確実に電圧Ｖｘを低下させることができる。この結果、本実施形態では、電圧Ｖｄｒの上昇速度を確実に小さくすることができる。 Further, the clamp circuit 55 clamps the voltage Vx so that the voltage Vx becomes the voltage Vf, which is lower than the voltage Vpk when the voltage Vdr becomes the voltage level V1. Therefore, the clamp circuit 55 can surely reduce the voltage Vx. As a result, in the present embodiment, it is possible to reliably reduce the rising rate of the voltage Vdr.

また、クランプ回路５５では、ダイオードＤ１〜Ｄ３にバイアス電流Ｉｂ２が供給されているため、電圧Ｖｆが予め生成されている。このため、ＮＭＯＳトランジスタ９０，９２（スイッチ）がオンし、電圧Ｖｘがクランプされる際、クランプ回路５５は、直ちに電圧Ｖｘを、電圧Ｖｆとすることができる。 In the clamp circuit 55, the bias current Ib2 is supplied to the diodes D1 to D3, so that the voltage Vf is generated in advance. Therefore, when the NMOS transistors 90 and 92 (switches) are turned on and the voltage Vx is clamped, the clamp circuit 55 can immediately set the voltage Vx to the voltage Vf.

また、制御回路３００は、電圧Ｖｄｒが電圧レベルＶ１となるまでの所定期間Ｔｘを計測するタイマ回路３１０を含んでいる。そして、クランプ回路５５は、タイマ回路３１０が所定期間Ｔｘを計測すると、電圧Ｖｘをクランプする。このような制御回路３００であっても、制御回路２４と同様に、パワートランジスタ２５の電圧Ｖｄｒのリンギングを抑制することができる。なお、制御回路２４は、インバータ２３０，２３１に基づいて、所定期間Ｔｘを計測している。このような構成では、インバータ２３０，２３１が、タイマ回路に相当する。 The control circuit 300 also includes a timer circuit 310 that measures a predetermined period Tx until the voltage Vdr reaches the voltage level V1. Then, the clamp circuit 55 clamps the voltage Vx when the timer circuit 310 measures the predetermined period Tx. Even with such a control circuit 300, as with the control circuit 24, ringing of the voltage Vdr of the power transistor 25 can be suppressed. The control circuit 24 measures the predetermined period Tx based on the inverters 230 and 231. In such a configuration, the inverters 230 and 231 correspond to timer circuits.

また、制御回路３０１は、電圧Ｖｄｒの電圧レベルと、電圧レベルＶ１と、を比較するコンパレータ３２０を含んでいる。そして、クランプ回路５５は、コンパレータ３２０の出力に基づいて、電圧Ｖｄｒが電圧レベルＶ１となると、電圧Ｖｘをクランプする。このような制御回路３０１であっても、制御回路２４と同様に、パワートランジスタ２５の電圧Ｖｄｒのリンギングを抑制することができる。 The control circuit 301 also includes a comparator 320 that compares the voltage level of the voltage Vdr with the voltage level V1. Then, the clamp circuit 55 clamps the voltage Vx when the voltage Vdr reaches the voltage level V1 based on the output of the comparator 320. Even with such a control circuit 301, ringing of the voltage Vdr of the power transistor 25 can be suppressed similarly to the control circuit 24.

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。例えば、以下に示すような変形が可能である。 The above-described embodiments are for facilitating the understanding of the present invention, and are not for limiting the interpretation of the present invention. Further, it is needless to say that the present invention can be modified or improved without departing from the spirit of the present invention and that the present invention includes equivalents thereof. For example, the following modifications are possible.

制御回路２４，３００，３０１は、フライバック方式の電源回路に用いられたが、これに限られない。例えば、制御回路２４は、一般的な電源回路（ＡＣ−ＤＣ電源回路、ＤＣ−ＤＣ電源回路）や、インバータ、発光ダイオードの駆動回路等に用いられるパワートランジスタをスイッチングする際に用いられても良い。 The control circuits 24, 300, and 301 are used in the flyback power supply circuit, but are not limited thereto. For example, the control circuit 24 may be used when switching power transistors used in a general power supply circuit (AC-DC power supply circuit, DC-DC power supply circuit), an inverter, a light emitting diode drive circuit, or the like. .

また、クランプ回路５５は、電圧Ｖｄｒが閾値電圧Ｖｔｈより高い電圧レベルＶ１になると、電圧Ｖｘをクランプすることとしたが、これに限られない。例えば、クランプ回路５５は、電圧Ｖｄｒが閾値電圧Ｖｔｈより低い所定の電圧レベルになると、電圧Ｖｘをクランプしても良い。このような場合であっても、リンギングは抑制される。 The clamp circuit 55 clamps the voltage Vx when the voltage Vdr reaches the voltage level V1 higher than the threshold voltage Vth, but the clamp circuit 55 is not limited to this. For example, the clamp circuit 55 may clamp the voltage Vx when the voltage Vdr reaches a predetermined voltage level lower than the threshold voltage Vth. Even in such a case, ringing is suppressed.

また、制御回路２４は、ＭＯＳトランジスタを含む回路で構成されることとしたが、例えばバイポーラトランジスタを含む回路で構成されても良い。 Although the control circuit 24 is configured to include a circuit including a MOS transistor, it may be configured to include a circuit including a bipolar transistor, for example.

また、本実施形態では、駆動回路５６は、電圧Ｖｉｎ，Ｖｉｎｂに基づいて、パワートランジスタ２５を駆動したが、例えば、電圧Ｖｉｎのみであっても良い。 Further, in the present embodiment, the drive circuit 56 drives the power transistor 25 based on the voltages Vin and Vinb, but, for example, only the voltage Vin may be used.

１０スイッチング電源回路
２０全波整流回路
２１〜２３コンデンサ
２４，３００，３０１制御回路
２５パワートランジスタ
２６抵抗
２７トランス
２８，２９，Ｄ１〜Ｄ３ダイオード
３０電圧検出回路
３１フォトカプラ
５０帰還電圧生成回路
５１，３２０コンパレータ
５２発振回路
５３ＳＲフリップフロップ
５４電圧生成回路
５５クランプ回路
５６駆動回路
７０，７１，９０〜９２，１０３，２００，２０１，２４０ＮＭＯＳトランジスタ
７２，８１〜８４，１０４，２０２〜２０５，２４１ＰＭＯＳトランジスタ
８０バイアス電流源
１００貫通電流防止回路
１０１ＮＭＯＳ駆動回路
１０２ＰＭＯＳ駆動回路
２１０，２２０〜２２３，２３０，２３１インバータ
３１０タイマ回路

10 Switching Power Supply Circuit 20 Full Wave Rectifier Circuits 21-23 Capacitors 24, 300, 301 Control Circuit 25 Power Transistor 26 Resistors 27 Transformers 28, 29, D1-D3 Diode 30 Voltage Detection Circuit 31 Photocoupler 50 Feedback Voltage Generation Circuits 51, 320 Comparator 52 Oscillation circuit 53 SR flip-flop 54 Voltage generation circuit 55 Clamp circuit 56 Driving circuit 70, 71, 90-92, 103, 200, 201, 240 NMOS transistor 72, 81-84, 104, 202-205, 241 PMOS transistor 80 bias current source 100 through current prevention circuit 101 NMOS drive circuit 102 PMOS drive circuits 210, 220 to 223, 230, 231 inverter 310 timer circuit

Claims

制御信号がパワートランジスタをオンさせるための一方の論理レベルになると、所定ノードの電圧を上昇させる電圧生成回路と、
前記制御信号が前記一方の論理レベルになると、前記所定ノードの電圧レベルに応じた速度で前記パワートランジスタの制御電極の電圧を上昇させ、前記制御信号が前記パワートランジスタをオフさせるための他方の論理レベルになると、前記制御電極の電圧を低下させる駆動回路と、
前記制御電極の電圧レベルが上昇して所定レベルとなると、前記所定ノードの電圧をクランプするクランプ回路と、
を備えることを特徴とするスイッチング制御回路。 A voltage generation circuit that raises the voltage of a predetermined node when the control signal becomes one logic level for turning on the power transistor,
When the control signal reaches the one logic level, the voltage of the control electrode of the power transistor is increased at a speed according to the voltage level of the predetermined node, and the control signal causes the other logic for turning off the power transistor. A drive circuit for reducing the voltage of the control electrode when the level is reached,
A clamp circuit that clamps the voltage of the predetermined node when the voltage level of the control electrode rises to a predetermined level,
A switching control circuit comprising:

請求項１に記載のスイッチング制御回路であって、
前記所定レベルは、前記パワートランジスタの閾値電圧より高いこと、
を特徴とするスイッチング制御回路。 The switching control circuit according to claim 1, wherein
The predetermined level is higher than a threshold voltage of the power transistor,
A switching control circuit characterized by.

請求項２に記載のスイッチング制御回路であって、
前記所定レベルは、前記駆動回路の電源電圧より低いこと、
を特徴とするスイッチング制御回路。 The switching control circuit according to claim 2, wherein
The predetermined level is lower than the power supply voltage of the drive circuit,
A switching control circuit characterized by.

請求項１〜３の何れか一項に記載のスイッチング制御回路であって、
前記駆動回路は、
前記制御電極に電流を供給するソーストランジスタと、
前記制御電極から電流を吸い込むシンクトランジスタと、
前記制御信号が前記一方の論理レベルになると、前記所定ノードの電圧レベルの上昇に応じて大きくなる電流値の第１電流を前記ソーストランジスタが前記制御電極に供給するよう、前記ソーストランジスタを駆動するソーストランジスタ駆動回路と、
前記制御信号が前記他方の論理レベルになると、前記シンクトランジスタが前記制御電極から第２電流を吸い込むよう、前記シンクトランジスタを駆動するシンクトランジスタ駆動回路と、
を含むことを特徴とするスイッチング制御回路。 The switching control circuit according to any one of claims 1 to 3,
The drive circuit is
A source transistor supplying a current to the control electrode,
A sink transistor that sinks current from the control electrode,
When the control signal is at the one logic level, the source transistor is driven so that the source transistor supplies the control electrode with a first current having a current value that increases as the voltage level of the predetermined node increases. A source transistor drive circuit,
A sink transistor drive circuit that drives the sink transistor so that the sink transistor sinks a second current from the control electrode when the control signal becomes the other logic level;
A switching control circuit comprising:

請求項４に記載のスイッチング制御回路であって、
前記駆動回路は、
前記制御信号が前記一方の論理レベルになり、前記シンクトランジスタがオフすると、前記ソーストランジスタ駆動回路に前記ソーストランジスタを駆動させ、前記制御信号が前記他方の論理レベルになり、前記ソーストランジスタがオフすると、前記シンクトランジスタ駆動回路に前記シンクトランジスタを駆動させる論理回路を更に含むこと、
を特徴とするスイッチング制御回路。 The switching control circuit according to claim 4, wherein
The drive circuit is
When the control signal goes to the one logic level and the sink transistor turns off, the source transistor drive circuit drives the source transistor, and the control signal goes to the other logic level and the source transistor turns off. Further comprising a logic circuit for causing the sink transistor drive circuit to drive the sink transistor.
A switching control circuit characterized by.

請求項１〜５の何れか一項に記載のスイッチング制御回路であって、
前記クランプ回路は、
前記所定ノードの電圧が、前記制御電極の電圧が前記所定レベルとなる際の第１電圧レベルより低い第２電圧レベルとなるよう、前記所定ノードの電圧をクランプすること、
を特徴とするスイッチング制御回路。 It is a switching control circuit as described in any one of Claims 1-5, Comprising:
The clamp circuit is
Clamping the voltage of the predetermined node such that the voltage of the predetermined node becomes a second voltage level lower than a first voltage level when the voltage of the control electrode becomes the predetermined level;
A switching control circuit characterized by.

請求項１〜６の何れか一項に記載のスイッチング制御回路であって、
前記クランプ回路は、
ダイオードと、
前記ダイオードにバイアス電流を供給するバイアス電流回路と、
前記制御電極の電圧レベルが上昇して前記所定レベルとなると、前記ダイオードと前記所定ノードとを接続するスイッチと、
を含むことを特徴とするスイッチング制御回路。 It is a switching control circuit as described in any one of Claims 1-6, Comprising:
The clamp circuit is
A diode,
A bias current circuit for supplying a bias current to the diode,
When the voltage level of the control electrode rises to the predetermined level, a switch connecting the diode and the predetermined node,
A switching control circuit comprising:

請求項１〜７の何れか一項に記載のスイッチング制御回路であって、
前記制御信号が前記一方の論理レベルとなる毎に、前記制御電極の電圧レベルが前記所定レベルとなるまでの所定期間を計測する計測回路を含み、
前記クランプ回路は、
前記計測回路の計測結果に基づいて、前記制御電極の電圧レベルが前記所定レベルとなると前記所定ノードの電圧をクランプすること、
を特徴とするスイッチング制御回路。 The switching control circuit according to any one of claims 1 to 7,
A measurement circuit that measures a predetermined period until the voltage level of the control electrode becomes the predetermined level each time the control signal becomes the one logic level;
The clamp circuit is
Clamping the voltage of the predetermined node when the voltage level of the control electrode reaches the predetermined level based on the measurement result of the measurement circuit,
A switching control circuit characterized by.

請求項１〜７の何れか一項に記載のスイッチング制御回路であって、
前記制御電極の電圧と、前記所定レベルの電圧とを比較する比較回路を含み、
前記クランプ回路は、
前記比較回路の比較結果に基づいて、前記制御電極の電圧レベルが前記所定レベルとなると前記所定ノードの電圧をクランプすること、
を特徴とするスイッチング制御回路。 The switching control circuit according to any one of claims 1 to 7,
A control circuit for comparing the voltage of the control electrode with the voltage of the predetermined level,
The clamp circuit is
Clamping the voltage of the predetermined node when the voltage level of the control electrode reaches the predetermined level based on the comparison result of the comparison circuit,
A switching control circuit characterized by.

パワートランジスタと、
制御信号が一方の論理レベルとなると前記パワートランジスタをオンし、他方の論理レベルとなると前記パワートランジスタをオフするスイッチング制御回路と、
を備え、
前記スイッチング制御回路は、
前記制御信号が前記一方の論理レベルになると、所定ノードの電圧を上昇させる電圧生成回路と、
前記制御信号が前記一方の論理レベルになると、前記所定ノードの電圧レベルに応じた速度で前記パワートランジスタの制御電極の電圧を上昇させ、前記制御信号が前記他方の論理レベルになると、前記制御電極の電圧を低下させる駆動回路と、
前記制御電極の電圧レベルが上昇して所定レベルとなると、前記所定ノードの電圧をクランプするクランプ回路と、
を含むことを特徴とする電源回路。
Power transistor,
A switching control circuit that turns on the power transistor when the control signal has one logic level, and turns off the power transistor when the control signal has the other logic level;
Equipped with
The switching control circuit,
A voltage generation circuit that raises the voltage of a predetermined node when the control signal becomes the one logic level;
When the control signal becomes the one logic level, the voltage of the control electrode of the power transistor is increased at a speed according to the voltage level of the predetermined node, and when the control signal becomes the other logic level, the control electrode Drive circuit that lowers the voltage of
A clamp circuit that clamps the voltage of the predetermined node when the voltage level of the control electrode rises to a predetermined level,
A power supply circuit comprising: