JP2020046800A - Semiconductor device - Google Patents
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Abstract
Description
本開示は、半導体装置に関し、たとえば、ストローブ信号およびデータ信号の送受信を行うインタフェース回路を備えた半導体装置において好適に用いられるものである。 The present disclosure relates to a semiconductor device, and is suitably used, for example, in a semiconductor device including an interface circuit for transmitting and receiving a strobe signal and a data signal.
外部メモリとＳｏＣ（System on Chip）との間でデータの送受信を行う場合を例に挙げる。この場合、送信側のインタフェース回路は、ストローブ信号とともにそのストローブ信号に同期したデータ信号を受信側のインタフェース回路に向けて送信する。受信側のインタフェース回路は、データ信号の有効ウィンドウの中心でデータ信号をサンプリングできるように、ストローブ信号またはデータ信号の位相シフトを行う。確実にデータをサンプリングできるように、初期化時などに予め位相シフト量の調整（すなわち、キャリブレーション）が行われる。 A case where data is transmitted and received between an external memory and an SoC (System on Chip) will be described as an example. In this case, the transmission-side interface circuit transmits the strobe signal and a data signal synchronized with the strobe signal to the reception-side interface circuit. The receiving-side interface circuit shifts the phase of the strobe signal or the data signal so that the data signal can be sampled at the center of the effective window of the data signal. In order to reliably sample data, the phase shift amount is adjusted (ie, calibrated) in advance at the time of initialization or the like.
たとえば、特開２００８−０５２３３５号公報（特許文献１）に記載のインタフェース回路は、ストローブ信号を遅延させる可変遅延回路と、この可変遅延回路の遅延シフト量を調整する遅延調整回路とを有する。遅延調整回路は、キャリブレーション時に、ストローブ信号の遅延シフト量を変えながらデータ信号をサンプリングし、サンプリングされたデータ信号の値が期待値と一致するか否かを判定する。これにより、遅延調整回路は、セットアップ限界およびホールド限界を検出し、その中間位置を最適遅延量として算出する。 For example, the interface circuit described in Japanese Patent Application Laid-Open No. 2008-052335 (Patent Document 1) includes a variable delay circuit that delays a strobe signal, and a delay adjustment circuit that adjusts a delay shift amount of the variable delay circuit. The delay adjustment circuit samples the data signal during calibration while changing the delay shift amount of the strobe signal, and determines whether or not the value of the sampled data signal matches an expected value. As a result, the delay adjustment circuit detects the setup limit and the hold limit, and calculates the intermediate position as the optimum delay amount.
上記の特許文献などに開示されている従来技術の問題点は、キャリブレーションに長時間を要する点にある。その理由は、セットアップおよびホールドの限界遅延をサーチして有効ウィンドウを決定するまでに、ストローブ信号の遅延シフト量を変えながら多数回のデータ信号のサンプリングを行わなければならないからである。 The problem of the prior art disclosed in the above patent documents and the like is that calibration takes a long time. The reason is that a large number of samplings of the data signal must be performed while changing the delay shift amount of the strobe signal before searching the setup and hold limit delays to determine the effective window.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will be apparent from the description of this specification and the accompanying drawings.
一実施形態による半導体装置は、ストローブ信号およびデータ信号を受信するインタフェース回路を備える。インターフェース回路は、データ信号が入力される遅延線と、その遅延線を伝送中のデータ信号を遅延線上の位置に対応付けて保持するためのレジスタとを備える。ストローブ信号およびデータ信号のうち少なくとも一方の遅延量は、レジスタに保持されたデータ信号に基づいて設定される。 A semiconductor device according to one embodiment includes an interface circuit that receives a strobe signal and a data signal. The interface circuit includes a delay line to which a data signal is input, and a register for holding the data signal being transmitted through the delay line in association with a position on the delay line. The delay amount of at least one of the strobe signal and the data signal is set based on the data signal held in the register.
上記の実施形態によれば、インタフェース回路のキャリブレーション時間を従来よりも短縮することができる。 According to the above embodiment, the calibration time of the interface circuit can be reduced as compared with the related art.
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。 Hereinafter, each embodiment will be described in detail with reference to the drawings. The same or corresponding parts have the same reference characters allotted, and description thereof will not be repeated.
＜第１の実施形態＞
［半導体装置およびシステムの概略構成］
図１は、第１の実施形態の半導体装置を利用したシステムの構成例を示すブロック図である。
<First embodiment>
[Schematic Configuration of Semiconductor Device and System]
FIG. 1 is a block diagram illustrating a configuration example of a system using the semiconductor device according to the first embodiment.
図１を参照して、半導体システムは、複数の信号線を介して相互に接続された第１の半導体装置１００Ａと第２の半導体装置１００Ｂとを含む。半導体装置１００Ａ，１００Ｂについて総称する場合またはいずれか一方を示す場合に半導体装置１００と記載する。
Referring to FIG. 1, the semiconductor system includes a
図１の半導体装置１００Ａ，１００Ｂを接続する信号線は、ストローブ信号ＤＱＳ用の信号線と、データ信号ＤＡＴＡ用の信号線とを含む。図１の例では、ストローブ信号ＤＱＳは差動信号であり、データ信号ＤＡＴＡはシングルエンドのパラレル信号である。図１では、データ信号ＤＡＴＡのうち２ビット（ＤＡＴＡ０，ＤＡＴＡ１）が代表的に示されている。
The signal lines connecting the
以下の説明では、データ信号ＤＡＴＡを構成するビットごとの信号をビット信号ＤＡＴＡ０、ビット信号ＤＡＴＡ１、…のように記載する。 In the following description, a signal for each bit constituting the data signal DATA is described as a bit signal DATA0, a bit signal DATA1,.
各半導体装置１００は、インタフェース回路１０１（１０１Ａ，１０１Ｂ）と、内部回路１０２（１０２Ａ，１０２Ｂ）とを含む。第１の半導体装置１００Ａは、たとえば、ＳｏＣ（System on a Chip）である。この場合、内部回路１０２Ａは、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、および各種の周辺回路などを含む。第２の半導体装置１００Ｂは、たとえば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。この場合、内部回路１０２Ｂは、メモリセルアレー、デコーダ、およびセンスアンプなどを含む。
Each semiconductor device 100 includes an interface circuit 101 (101A, 101B) and an internal circuit 102 (102A, 102B). The
なお、半導体装置１００ＡとしてのＳｏＣと、半導体装置１００Ｂとしてのメモリ装置とが、１つのチップまたはパッケージに集積されていてもよい。この場合、図１に示す構成全体が１つの半導体装置に相当する。
Note that the SoC as the
各インタフェース回路１０１は、ストローブ信号ＤＱＳの送受信に用いられるドライバ６０およびレシーバ３０と、データ信号ＤＡＴＡの送受信に用いられるドライバ６１＿０，６１＿１およびレシーバ３１＿０，３１＿１と、受信制御回路１１０とを含む。なお、図１および図２では、インタフェース回路１０１のうち、主としてデータ受信に関係する一部の共通の構成のみが示されている。
Each
ドライバ６１＿０，６１＿１，…について総称する場合またはいずれか１つを示す場合にドライバ６１と記載する。レシーバ３１＿０，３１＿１，…について総称する場合またはいずれか１つを示す場合にレシーバ３１と記載する。 When the drivers 61_0, 61_1,... Are collectively referred to, or when any one of the drivers 61_0, 61_1,. When the receivers 31_0, 31_1,... Are collectively referred to, or when any one of the receivers 31_0, 31_1,.
以下、インタフェース回路１０１Ａが送信側であり、インタフェース回路１０１Ｂが受信側の場合について説明する。送信側と受信側とが逆の場合も同様である。
Hereinafter, a case where the
送信側のインタフェース回路１０１Ａは、ストローブ信号ＤＱＳを受信側インタフェース回路１０１Ｂにドライバ６０を介して出力する。さらに、送信側インタフェース回路１０１Ａは、このストローブ信号ＤＱＳに同期するビット信号ＤＡＴＡ０，ＤＡＴＡ１を受信側インタフェース回路１０１Ｂに向けてドライバ６１＿０，６１＿１をそれぞれ介して出力する。ここで、ドライバ６０，６１は、送信信号の波形を整形するバッファとして機能する。
The transmission-
受信側のインタフェース回路１０１Ｂは、レシーバ３０を介してストローブ信号ＤＱＳを受信するとともに、レシーバ３１＿０，レシーバ３１＿１を介してビット信号ＤＡＴＡ０，ＤＡＴＡ１をそれぞれ受信する。ここで、レシーバ３０，３１は、受信信号の波形を整形するバッファとして機能する。
The
各インタフェース回路１０１の受信制御回路１１０は、受信したストローブ信号ＤＱＳおよび／またはデータ信号ＤＡＴＡの位相シフトを行う。さらに、受信制御回路１１０は、位相シフト後のストローブ信号ＤＱＳの立上がりおよび／または立下がりのタイミングで、位相シフト後の各ビット信号のサンプリングを行う。
The
［受信制御回路の構成］
図２は、図１の受信制御回路の構成を示すブロック図である。図２では、図１の受信制御回路１１０とともに、ストローブ信号ＤＱＳをそれぞれ受信するレシーバ３０と、ビット信号ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２をそれぞれ受信するレシーバ３１＿０，３１＿１，３１＿２とが示されている。図２の例では、データ信号ＤＡＴＡの３ビット分（ビット信号ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２）が代表的に示されている。
[Configuration of reception control circuit]
FIG. 2 is a block diagram showing a configuration of the reception control circuit of FIG. FIG. 2 shows, together with the
図２を参照して、レシーバ３０は、差動のストローブ信号ＤＱＳを受信して、シングルエンドのストローブ信号ＤＱＳに変換して出力する。
Referring to FIG. 2,
レシーバ３１＿０〜３１＿２は、ビット信号ＤＡＴＡ０〜ＤＡＴＡ２をそれぞれ受信し、受信したビット信号を参照電圧ＶＲＥＦと比較する。たとえば、レシーバ３１は、受信したビット信号が参照電圧ＶＲＥＦ以上のときハイ（Ｈ）レベルの信号を出力し、受信したビット信号が参照電圧ＶＲＥＦ未満のときロー（Ｌ）レベルの信号を出力する。なお、ビット信号の大きさと出力信号の論理レベルとの対応関係は逆であってもよい。
The receivers 31_0 to 31_2 receive the bit signals DATA0 to DATA2, respectively, and compare the received bit signals with a reference voltage VREF. For example, the
受信制御回路１１０は、参照電圧生成器３２と、遅延回路３４＿Ｓ，３４＿０，３４＿１，３４＿２と、サンプリング回路３６＿０，３６＿１，３６＿２と、レジスタ３５＿０，３５＿１，３５＿２と、キャリブレーション回路３３とを含む。
The
以下の説明では、遅延回路３４＿Ｓ，３４＿０，３４＿１，３４＿２について総称する場合またはいずれか１つを示す場合に遅延回路３４と記載する。同様に、サンプリング回路３６＿０，３６＿１，３６＿２について総称する場合またはいずれか１つを示す場合にサンプリング回路３６と記載する。レジスタ３５＿０，３５＿１，３５＿２について総称する場合またはいずれか１つを示す場合にレジスタ３５と記載する。
In the following description, when the delay circuits 34_S, 34_0, 34_1, and 34_2 are collectively referred to, or when any one is indicated, the
受信制御回路１１０の構成要素のうち、参照電圧生成器３２は、前述の参照電圧ＶＲＥＦを生成し、生成した参照電圧ＶＲＥＦを各レシーバ３１に供給する。
Among the components of the
遅延回路３４＿Ｓはストローブ信号ＤＱＳに対応して設けられる。遅延回路３４＿０，３４＿１，３４＿２は、ビット信号ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２にそれぞれ対応して設けられる。各遅延回路３４は、遅延量を可変に制御することができ、これにより、受信信号の位相を所望の値だけシフトさせる。各遅延回路３４の遅延量は、遅延コードを用いて設定される。各遅延回路３４は、共通の構成を有しており、その具体的構成例については、図３および図４を参照して説明する。
Delay circuit 34_S is provided corresponding to strobe signal DQS. The delay circuits 34_0, 34_1, and 34_2 are provided corresponding to the bit signals DATA0, DATA1, and DATA2, respectively. Each
サンプリング回路３６＿０，３６＿１，３６＿２は、ビット信号ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２にそれぞれ対応して設けられる。各サンプリング回路３６は、対応の遅延回路３４を通過した対応のビット信号と、遅延回路３４＿Ｓを通過したストローブ信号ＤＱＳとを受信する。各サンプリング回路３６は、受信したストローブ信号ＤＱＳの立上がりおよび／または立下がりのタイミングで、対応するビット信号をサンプリングする。
The sampling circuits 36_0, 36_1, and 36_2 are provided corresponding to the bit signals DATA0, DATA1, and DATA2, respectively. Each sampling circuit 36 receives the corresponding bit signal passed through the
レジスタ３５＿０，３５＿１，３５＿２は、遅延回路３４＿０，３４＿１，３４＿２にそれぞれ対応して設けられる。各レジスタ３５は、トリガを受けたときに、対応する遅延回路３４の信号伝送経路を伝送中のビット信号（すなわち、信号伝送経路上の複数個所における信号の論理値（“Ｈ”または“Ｌ”））を、信号伝送経路上の位置に対応付けて保持するように構成される。このときのトリガは、対応する遅延回路３４を伝送中のビット信号の立上がりエッジまたは立下がりエッジを利用して生成される。
The registers 35_0, 35_1, and 35_2 are provided corresponding to the delay circuits 34_0, 34_1, and 34_2, respectively. When a trigger is received, each
これによって、各レジスタ３５は、対応する遅延回路３４に１サイクルパルスが入力された場合に、入力された１サイクルパルス自身の立上がりエッジまたは立下がりエッジに基づいて適切なタイミングでトリガをかけることによって、１サイクルパルスの信号全体を確実に保持することできる。この結果、保持された１サイクルパルスの立上がりエッジから立下がりエッジまでに相当する有効ウィンドウを検出することが可能になる。
Thus, when a one-cycle pulse is input to the
なお、１サイクルパルスとは、クロック信号の１サイクルでＬレベル、Ｈレベル、Ｌレベルの順にまたはＨレベル、Ｌレベル、Ｈレベルの順に変化する１ショットパルスをいう。以下、Ｌレベル、Ｈレベル、Ｌレベルの順に変化する波形をＬＨＬ波形と称し、Ｈレベル、Ｌレベル、Ｈレベルの順に変化する波形をＨＬＨ波形と称する。 Note that a one-cycle pulse is a one-shot pulse that changes in the order of L level, H level, L level or H level, L level, H level in one cycle of a clock signal. Hereinafter, a waveform that changes in the order of L level, H level, and L level is called an LHL waveform, and a waveform that changes in the order of H level, L level, and H level is called an HLH waveform.
キャリブレーション回路３３は、各レジスタ３５に保持された１サイクルパルスの信号波形に基づいて、ビット信号ごとの有効ウィンドウのサイズ（有効ウィンドウの幅とも称する）を計算する。キャリブレーション回路３３は、計算した有効ウィンドウサイズに基づいて、遅延回路３４の遅延量を表す遅延コードの最適値を決定する。
The
［遅延回路およびレジスタの回路構成例］
図３は、図２の遅延回路およびレジスタの具体的構成例を示す回路図である。図３を参照して、図２の遅延回路３４は、信号伝送経路である遅延線５０と、マルチプレクサ５１とを含む。
[Example of circuit configuration of delay circuit and register]
FIG. 3 is a circuit diagram showing a specific configuration example of the delay circuit and the register of FIG. Referring to FIG. 3,
遅延線５０は、互いに縦続接続された複数の遅延素子Ｄ１〜Ｄ１１，ＤＯを含む。遅延素子Ｄ１〜Ｄ１１，ＤＯについて、総称する場合またはいずれか１つを示す場合に遅延素子Ｄと記載する。遅延素子Ｄは、たとえば、偶数個のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを直列に接続することによって構成されたバッファである。遅延線５０の一端（すなわち、図３の遅延素子Ｄ１側）から入力ビット信号ＤＡＴＡ＿ｉｎが入力される。
マルチプレクサ５１には、遅延素子Ｄ１〜Ｄ１１，ＤＯの各々の出力信号が入力される。マルチプレクサ５１は、遅延コードＤＣに応じてこれらの遅延素子Ｄの出力信号のうちの１つを選択し、選択した信号を出力ビット信号ＤＡＴＡ＿ｏｕｔとして出力する。いずれの遅延素子Ｄの出力信号を出力するかに応じて、出力ビット信号ＤＡＴＡ＿ｏｕｔの遅延量を変更することができる。
The output signals of the delay elements D1 to D11 and DO are input to the
図２のレジスタ３５は、複数のフリップフロップＦＦ１〜ＦＦ１１と、トリガ生成回路４０とを含む。フリップフロップＦＦ１〜ＦＦ１１について、総称する場合またはいずれか１つを示す場合にフリップフロップＦＦと記載する。なお、本明細書では、便宜上、トリガ生成回路４０をレジスタ３５の構成の一部として記載しているが、トリガ生成回路４０をレジスタ３５とは別個の構成と捉えてもよい。
2 includes a plurality of flip-flops FF1 to FF11 and a
フリップフロップＦＦ１〜ＦＦ１１は、遅延素子Ｄ１〜Ｄ１１にそれぞれ対応して設けられる。各フリップフロップＦＦは、共通のトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇに応答して、対応する遅延素子Ｄの出力信号の論理値を保持する。具体的に図３の例では、各フリップフロップＦＦは、共通のトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立上がりエッジのタイミングで、対応する遅延素子Ｄの出力信号を保持する。なお、図３の場合とは異なるが、フリップフロップＦＦは、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立下がりエッジのタイミングで、対応する遅延素子Ｄの出力信号を保持するように構成されていてもよい。 The flip-flops FF1 to FF11 are provided corresponding to the delay elements D1 to D11, respectively. Each flip-flop FF holds the logical value of the output signal of the corresponding delay element D in response to the common trigger signal cal_smpl_trg. Specifically, in the example of FIG. 3, each flip-flop FF holds the output signal of the corresponding delay element D at the timing of the rising edge of the common trigger signal cal_smpl_trg. Note that, although different from the case of FIG. 3, the flip-flop FF may be configured to hold the output signal of the corresponding delay element D at the timing of the falling edge of the trigger signal cal_smpl_trg.
トリガ生成回路４０は、対応する遅延線５０を伝送中のビット信号の立上がりエッジまたは立下がりエッジに基づいてトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇを生成する。より詳細には、トリガ生成回路４０は、ある特定の遅延素子Ｄ（図３の例では遅延素子Ｄ８）の出力信号の立上がりまたは立下がりのタイミングを基準にして、生成するトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立上がりのタイミングを決定する。
The
ただし、実際上は、トリガ生成回路４０自身の遅延のために、遅延素子Ｄ８の出力信号の立上がりまたは立下がりのタイミングよりも遅れたタイミングで、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇがＬレベルからＨレベルに切り替わる。図３の例では、ＬＨＬ波形を有する１サイクルパルスが入力されたときに、遅延線５０の末端近くの遅延素子Ｄ１１の出力信号がＬレベルからＨレベルに変化する直前のタイミングでトリガがかかるように、遅延素子Ｄ８の出力信号に基づいてトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇが生成されている。これによって、１サイクルパルスの立上がりエッジおよび立下がりエッジの両方を含む波形全体を、確実にレジスタ３５に取り込むことができる。
However, in practice, the trigger signal cal_smpl_trg switches from the L level to the H level at a timing later than the rising or falling timing of the output signal of the delay element D8 due to the delay of the
ここで、遅延素子Ｄ８の出力信号の立上がりエッジおよび立下がりエッジのうちどちらを基準にするかは、エッジ選択信号ＲＦ＿ＳＥＬに従って決定される。たとえば、トリガ生成回路４０は、エッジ選択信号ＲＦ＿ＳＥＬがＨレベルの場合に遅延素子Ｄ８の出力信号の立上がりを基準にし、エッジ選択信号ＲＦ＿ＳＥＬがＬレベルの場合に遅延素子Ｄ８の出力信号の立下がりを基準にして、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇをＬレベルからＨレベルに変化させる。なお、エッジ選択信号ＲＦ＿ＳＥＬの論理値と遅延素子Ｄ８の出力信号の立上がりおよび立下がりとの対応関係は、上記と逆であってもよい。
Here, which of the rising edge and the falling edge of the output signal of the delay element D8 is used as a reference is determined according to the edge selection signal RF_SEL. For example, the
また、レジスタ３５によるビット信号の取り込みを行うか否かを切り替えるために、イネーブル信号ＣＡＬ＿ＥＮが用いられる。たとえば、トリガ生成回路４０は、イネーブル信号ＣＡＬ＿ＥＮがアサート（たとえば、Ｈレベル）の場合に、ビット信号に基づいてトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇ信号を生成し、イネーブル信号ＣＡＬ＿ＥＮがネゲート（たとえば、Ｌレベル）の場合に、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇを生成しない。
In addition, the enable signal CAL_EN is used to switch whether or not the
以下、トリガ生成回路４０の具体的な回路構成例について説明する。図３に示すように、トリガ生成回路４０は、インバータ４３と、マルチプレクサ４２と、ＡＮＤゲート４１とを含む。インバータ４３は、遅延素子Ｄ８の出力信号の論理値と反対の論理値を有する信号（以下、論理反転信号と称する）を出力する。
Hereinafter, a specific circuit configuration example of the
マルチプレクサ４２は、エッジ選択信号ＲＦ＿ＳＥＬに応じて、遅延素子Ｄ８の出力信号およびインバータ４３の出力信号（すなわち、遅延素子Ｄ８の出力信号に対する論理反転信号）の一方を出力する。以下の説明では、エッジ選択信号ＲＦ＿ＳＥＬがＨレベルのときマルチプレクサ４２は遅延素子Ｄ８の出力信号を選択し、エッジ選択信号ＲＦ＿ＳＥＬがＬレベルのときマルチプレクサ４２はインバータ４３の出力信号を選択するものとする。
The
ＡＮＤゲート４１は、イネーブル信号ＣＡＬ＿ＥＮとマルチプレクサ４２の出力信号との論理積を、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇとして各フリップフロップＦＦに出力する。
The AND
したがって、イネーブル信号ＣＡＬ＿ＥＮがネゲート（Ｌレベル）のとき、トリガ生成回路４０から各フリップフロップＦＦに出力される信号はＬベルに固定されるので、レジスタ３５には対応するビット信号が格納されない。
Therefore, when the enable signal CAL_EN is negated (L level), the signal output from the
一方、イネーブル信号ＣＡＬ＿ＥＮがアサート（Ｈレベル）のとき、トリガ生成回路４０は、マルチプレクサ４２の出力信号（すなわち、遅延素子Ｄ８の出力信号またはその論理反転信号）に基づいてトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇを生成して各フリップフロップＦＦに出力する。この結果、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立上がりエッジ（または、立下がりエッジ）のタイミングでレジスタ３５にデータ信号ＤＡＴＡが格納される。
On the other hand, when the enable signal CAL_EN is asserted (H level), the
［遅延回路の変形例］
図３の遅延回路３４は、入力ビット信号ＤＡＴＡ＿ｉｎが遅延線５０の端部に入力され、出力ビット信号ＤＡＴＡ＿ｏｕｔが遅延線５０の任意の箇所から出力可能なように構成されていた。したがって、遅延線５０からの出力ビット信号ＤＡＴＡ＿ｏｕｔの出力位置に応じてビット信号の遅延量が決定される。なお、この回路構成の場合には、入力ビット信号ＤＡＴＡ＿ｉｎは、出力ビット信号ＤＡＴＡ＿ｏｕｔの出力位置にかかわらず、遅延線５０の一端から他端までの全経路を伝送する。
[Modification of delay circuit]
The
一方、以下に示す変形例の遅延回路３４Ａは、入力ビット信号ＤＡＴＡ＿ｉｎは遅延線５０Ａの任意の箇所に入力可能であり、出力ビット信号ＤＡＴＡ＿ｏｕｔは遅延線５０Ａの端部である出力端から出力されるように構成される。したがって、遅延線５０への入力ビット信号ＤＡＴＡ＿ｉｎの入力位置に応じてビット信号の遅延量が決定される。なお、この回路構成の場合には、入力ビット信号ＤＡＴＡ＿ｉｎは、遅延線５０の出力端と反対側の端部に入力されない限り、遅延線５０の全経路を伝送しない。以下、図面を参照して詳しく説明する。
On the other hand, in a
図４は、図３の遅延回路の変形例を示す回路図である。図４では、変形例の遅延回路３４Ａとともに、図３と同じ構成のレジスタ３５の回路構成も示されている。
FIG. 4 is a circuit diagram showing a modification of the delay circuit of FIG. FIG. 4 also shows a circuit configuration of the
図４を参照して、遅延回路３４Ａは、互いに縦続接続された複数の遅延素子Ｄ１〜Ｄ１１，ＤＯを含む。遅延素子Ｄ１〜Ｄ１１，ＤＯによって遅延線５０Ａが構成される。遅延素子Ｄ１は、図３の場合と同様のバッファの構成を有している。遅延素子Ｄ２〜Ｄ１１，ＤＯは、図３の場合と異なり、マルチプレクサの構成を有している。
Referring to FIG. 4,
具体的に、遅延素子Ｄｉ（ｉ＝２〜１１）は、遅延コードＤＣに従って、入力ビット信号ＤＡＴＡ＿ｉｎと前段の遅延素子Ｄｉ−１の出力信号とのうちいずれか一方を選択し、選択した信号を後段の遅延素子Ｄに出力する。遅延素子ＤＯも同様に、遅延コードＤＣに従って、入力ビット信号ＤＡＴＡ＿ｉｎと前段の遅延素子Ｄ１１の出力信号とのうちいずれか一方を選択し、選択した信号を出力ビット信号ＤＡＴＡ＿ｏｕｔとして出力する。 Specifically, the delay element Di (i = 2 to 11) selects one of the input bit signal DATA_in and the output signal of the preceding delay element Di-1 according to the delay code DC, and outputs the selected signal. Output to the delay element D at the subsequent stage. Similarly, the delay element DO selects one of the input bit signal DATA_in and the output signal of the preceding delay element D11 according to the delay code DC, and outputs the selected signal as the output bit signal DATA_out.
上記の回路構成において、遅延コードＤＣは、遅延素子Ｄ２〜Ｄ１１，ＤＯのうちどの遅延素子が選択されたか（またはいずれも非選択であるか）を表すコード番号である。たとえば、遅延コードＤＣによって、遅延素子Ｄ９が選択された場合には、入力ビット信号ＤＡＴＡ＿ｉｎは、遅延素子Ｄ９〜Ｄ１１，ＤＯを通過した後に、出力ビット信号ＤＡＴＡ＿ｏｕｔとして遅延回路３４Ａから出力される。
In the above circuit configuration, the delay code DC is a code number indicating which of the delay elements D2 to D11 and DO has been selected (or whether all of them are unselected). For example, when the delay element D9 is selected by the delay code DC, the input bit signal DATA_in is output from the
［インタフェース回路のキャリブレーション手順］
（１．キャリブレーション手順の概略）
次に、図２のインタフェース回路１０１のキャリブレーションの手順について説明する。
[Calibration procedure of interface circuit]
(1. Outline of calibration procedure)
Next, a procedure of calibration of the
図５は、インタフェース回路のキャリブレーションの手順の概略を説明するための図である。図５では、図２のストローブ信号ＤＱＳの波形と、ビット信号ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２として各遅延回路３４に入力される１サイクルパルスの波形とが示されている。１サイクルパルスの波形は、ＬＨＬ波形の場合とＨＬＨ波形の場合とが重ねて示されている。
FIG. 5 is a diagram for explaining an outline of a procedure for calibrating the interface circuit. FIG. 5 shows the waveform of the strobe signal DQS of FIG. 2 and the waveform of one cycle pulse input to each
キャリブレーションの手順は、図５（Ａ）に示すビットデスキューと、図５（Ｂ）に示す有効ウィンドウサイズの検出およびそれに基づくタイミング調整とに大別される。この明細書では、後者の有効ウィンドウサイズ検出およびそれに基づくタイミング調整を「データトレーニング」と称する。 The calibration procedure is roughly divided into the bit deskew shown in FIG. 5A and the detection of the effective window size shown in FIG. 5B and the timing adjustment based thereon. In this specification, the latter detection of the effective window size and the timing adjustment based thereon are referred to as “data training”.
まず、ビットデスキューについて説明する。ストローブ信号ＤＱＳおよび送信側のインタフェース回路１０１Ａでは、ストローブ信号ＤＱＳとデータ信号ＤＡＴＡとは、互いに同期するように生成されている。しかし、温度および電源電圧などの変化ために、受信側のインタフェース回路１０１Ｂではストローブ信号ＤＱＳと各ビット信号ＤＡＴＡ０〜ＤＡＴＡ２との間にタイミングのずれ（スキュー）が生じる場合がある。そこで、位相ずれの調整（デスキュー）がビットごとに行われる（「ビットデスキュー」と称する）。
First, the bit deskew will be described. In the strobe signal DQS and the transmission-
具体的に図５（Ａ）では、ＬＨＬ波形を有する１サイクルパルスが、ビット信号ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２としてビットごとに示されている。この場合、ビットごとの１サイクルパルスがＬレベルからＨレベルに変化するタイミングがストローブ信号ＤＱＳの立上がりに同期するように、ビットごとの遅延回路３４＿０〜３４＿２の遅延量が調整される。 Specifically, in FIG. 5A, a one-cycle pulse having an LHL waveform is shown for each bit as bit signals DATA0, DATA1, and DATA2. In this case, the delay amount of the delay circuits 34_0 to 34_2 for each bit is adjusted such that the timing at which the one-cycle pulse for each bit changes from the L level to the H level is synchronized with the rising of the strobe signal DQS.
なお、図５（Ａ）の場合とは逆の波形であるＨＬＨ波形を有する１サイクルパルスの場合には、ビットごとの１サイクルパルスがＨレベルからＬレベルに変化するタイミングがストローブ信号ＤＱＳの立上がりに同期するように、遅延回路３４＿０〜３４＿２の遅延量が調整される。
In the case of a one-cycle pulse having an HLH waveform that is the reverse of the case of FIG. 5A, the timing at which the one-cycle pulse for each bit changes from the H level to the L level is the rising edge of the strobe signal DQS. The delay amounts of the
次に、データトレーニングについて説明する。受信側のインタフェース回路１０１Ｂでは、一般的には、各ビット信号の有効ウィンドウ（図５で斜線で示している範囲）の中心で各ビット信号がサンプリングされるように、ストローブ信号ＤＱＳと各ビット信号との間のタイミングが調整される。ところが、温度および電源電圧などの変化ために、ビットごとに有効ウィンドウのサイズが異なる場合がある。そこで、ビットごとに有効ウィンドウサイズを求め、最小となる有効ウィンドウの中心位置で各ビット信号がサンプリングされるように、ストローブ信号ＤＱＳと各ビット信号との間のタイミングが調整される。
Next, data training will be described. In the
具体的に図５（Ｂ）に示す例では、ビット信号ＤＡＴＡ０〜ＤＡＴＡ２のうちビット信号ＤＡＴＡ１の有効ウィンドウサイズが最小である。したがって、ビット信号ＤＡＴＡ１の有効ウィンドウの中央位置でサンプリングされるように、遅延回路３４＿Ｓの遅延量が調整される。これによって、ストローブ信号ＤＱＳの立上がりのタイミングが時刻ｔ１から時刻ｔ２に変化する。 Specifically, in the example shown in FIG. 5B, the effective window size of the bit signal DATA1 among the bit signals DATA0 to DATA2 is the smallest. Therefore, the delay amount of the delay circuit 34_S is adjusted such that the sampling is performed at the center position of the effective window of the bit signal DATA1. Thus, the rising timing of strobe signal DQS changes from time t1 to time t2.
なお、ストローブ信号ＤＱＳとデータ信号ＤＡＴＡとの位相関係は相対的なものなので、遅延回路３４＿Ｓによってストローブ信号ＤＱＳを遅らせるのに代えて、遅延回路３４＿０〜３４＿２によって同じシフト量だけビット信号ＤＡＴＡ０〜ＤＡＴＡ２を進めるように調整にしてもよい。 Since the phase relationship between the strobe signal DQS and the data signal DATA is relative, instead of delaying the strobe signal DQS by the delay circuit 34_S, the bit signals DATA0 to DATA2 are shifted by the same shift amount by the delay circuits 34_0 to 34_2. Adjustments may be made to proceed.
（２．有効ウィンドウサイズの計算方法）
次に、レジスタ３５に保持された１サイクルパルスに基づいて有効ウィンドウサイズを計算する手順について説明する。
(2. Calculation method of effective window size)
Next, a procedure for calculating the effective window size based on the one-cycle pulse held in the
図６は、レジスタを構成する各フリップフロップに保持される信号の一例を示す図である。図７は、図６の例において、入力データ信号、各遅延素子の出力信号、およびトリガ信号の波形を示す図である。 FIG. 6 is a diagram showing an example of a signal held in each flip-flop constituting the register. FIG. 7 is a diagram showing waveforms of an input data signal, an output signal of each delay element, and a trigger signal in the example of FIG.
図６および図７を参照して、図７の時刻ｔ１１でトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇがＬレベルからＨレベルに立上がる。時刻ｔ１１では、遅延素子Ｄ１０の出力信号はＬレベルからＨレベルに変化する直後の状態であり、遅延素子Ｄ１１の出力信号はＬレベルからＨレベルに変化する直前の状態である。したがって、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立上がりに応答して、対応するフリップフロップＦＦ１１に保持される信号の論理値はＬレベルであり、フリップフロップＦＦ１０に保持される信号の論理値はＨレベルである。 Referring to FIGS. 6 and 7, at time t11 in FIG. 7, trigger signal cal_smpl_trg rises from L level to H level. At time t11, the output signal of the delay element D10 is in a state immediately after changing from L level to H level, and the output signal of the delay element D11 is in a state immediately before changing from L level to H level. Therefore, in response to the rise of trigger signal cal_smpl_trg, the logic value of the signal held in corresponding flip-flop FF11 is at L level, and the logic value of the signal held in flip-flop FF10 is at H level.
また、時刻ｔ１１において、遅延素子Ｄ６〜Ｄ９の出力信号は、ＬレベルからＨレベルに切り替わった後、Ｈレベルのまま維持された状態である。したがって、時刻ｔ１１におけるトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立上がりに応答して、対応のフリップフロップＦＦ６〜ＦＦ９に保持される信号の論理値はＨレベルである。 At time t11, the output signals of the delay elements D6 to D9 are switched from the L level to the H level, and are maintained at the H level. Therefore, in response to the rise of trigger signal cal_smpl_trg at time t11, the logic values of the signals held in corresponding flip-flops FF6 to FF9 are at the H level.
また、時刻ｔ１１において、遅延素子Ｄ５の出力信号は、ＨレベルからＬレベルに戻る直前の状態であり、遅延素子Ｄ４の出力信号は、ＨレベルからＬレベルに戻った直後の状態である。したがって、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立上がりに応答して、対応するフリップフロップＦＦ５に保持される信号の論理値はＨレベルであり、フリップフロップＦＦ４に保持される信号の論理値はＬレベルである。 At time t11, the output signal of the delay element D5 is in a state immediately before returning from the H level to the L level, and the output signal of the delay element D4 is in a state immediately after returning to the L level from the H level. Therefore, in response to the rise of trigger signal cal_smpl_trg, the logic value of the signal held in corresponding flip-flop FF5 is at H level, and the logic value of the signal held in flip-flop FF4 is at L level.
また、時刻ｔ１１において、遅延素子Ｄ１〜Ｄ３の出力信号は、ＨレベルからＬレベルに戻った後、Ｌレベルのまま維持された状態である。したがって、時刻ｔ１１におけるトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立上がりに応答して、対応のフリップフロップＦＦ１〜ＦＦ３に保持される信号の論理値はＬレベルである。 Further, at time t11, the output signals of the delay elements D1 to D3 are maintained at the L level after returning from the H level to the L level. Therefore, in response to the rise of trigger signal cal_smpl_trg at time t11, the logic values of the signals held in corresponding flip-flops FF1 to FF3 are at L level.
よって、以上説明した結果から、Ｈレベルの信号を保持している遅延素子Ｄ５〜Ｄ１１の遅延時間が有効ウィンドウサイズに対応することがわかる。 Therefore, it can be seen from the results described above that the delay time of the delay elements D5 to D11 holding the H level signal corresponds to the effective window size.
（３．データトレーニングの手順）
図８は、データトレーニングの手順を示すフローチャートである。以下、図２、図３および図８などを参照して、これまで説明したデータトレーニングの手順を総括する。
(3. Data training procedure)
FIG. 8 is a flowchart showing the procedure of data training. Hereinafter, the data training procedure described so far will be summarized with reference to FIGS.
以下のデータトレーニングは、インタフェース回路の初期化時のキャリブレーション期間において、さらには、その後に遅延量にずれが生じた場合の再キャリブレーションの期間において実行される。また、以下の説明では、図１のインタフェース回路１０１Ａを送信側とし、インタフェース回路１０１Ｂを受信側とする。
The following data training is executed during a calibration period at the time of initialization of the interface circuit, and further during a re-calibration period when a delay occurs in the delay amount. In the following description, the
なお、図５（Ａ）を参照して説明したビットデスキューは、スキューが小さく必要とされないか、または既に完了しているものとする。ビットデスキューを含めたキャリブレーションの手順については、第４および第５の実施形態で説明する。 It is assumed that the bit deskew described with reference to FIG. 5A has a small skew and is not required or has already been completed. The calibration procedure including the bit deskew will be described in the fourth and fifth embodiments.
まず、キャリブレーション期間の最初に、受信側のインタフェース回路１０１Ｂのキャリブレーション回路３３は、イネーブル信号ＣＡＬ＿ＥＮをアサート（たとえば、Ｈレベル）にする。
First, at the beginning of the calibration period, the
また、送信側のインタフェース回路１０１Ａから受信側のインタフェース回路１０１Ｂに出力する１サイクルパルスとしてＬＨＬ波形のパルス信号を用いる場合には、キャリブレーション回路３３は、遅延素子Ｄ８の出力信号がマルチプレクサ４２によって選択されるようにエッジ選択信号ＲＦ＿ＳＥＬの論理値を設定する。１サイクルパルスがＨＬＨ波形の場合には、キャリブレーション回路３３は、マルチプレクサ４２によってインバータ４３の出力信号（すなわち、遅延素子Ｄ８の出力信号の論理反転信号）が選択されるようにエッジ選択信号ＲＦ＿ＳＥＬの論理値を設定する。
When a pulse signal having an LHL waveform is used as one cycle pulse output from the
図８のステップＳ１０１において、図１の送信側のインタフェース回路１０１Ａは、受信側のインタフェース回路１０１Ｂに向けて、ビットごとに１サイクルパルスを送信する。前述のように、１サイクルパルスは、ＬＨＬ波形であってもよいし、ＨＬＨ波形であってもよい。送信されたパルス信号は、ビットごとに設けられた遅延回路３４に入力される。
In step S101 in FIG. 8, the transmission-
次のステップＳ１０２において、各レジスタ３５に設けられたトリガ生成回路４０は、対応する遅延回路３４の遅延線５０を伝送中の１サイクルパルスの立上がりエッジまたは立下がりエッジに基づいてトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇを生成する。各レジスタ３５は、生成されたトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇに応答して、対応する遅延回路３４を伝送中の１サイクルパルスを、伝送経路上の位置に対応付けて保持する。
In the next step S102, the
より詳細には、各遅延回路３４は、縦続接続された複数の遅延素子Ｄ１〜Ｄ１１，ＤＯを含む遅延線５０を備える。各レジスタ３５は、遅延素子Ｄ１〜遅延素子Ｄ１１にそれぞれ対応するフリップフロップＦＦ１〜ＦＦ１１を備える。各フリップフロップＦＦは、対応する遅延素子Ｄの出力信号の論理値を、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇが活性化するタイミングで保持する。
More specifically, each
ここで、トリガ生成回路４０は、１サイクルパルスがＬＨＬ波形の場合には、遅延線５０の末端近傍に位置する遅延素子Ｄ１１の出力信号がＬレベルからＨレベルに切り替わるタイミング付近で、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇが活性化するように構成されている。逆に、１サイクルパルスがＨＬＨ波形の場合には、トリガ生成回路４０は、遅延線５０の末端近傍に位置する遅延素子Ｄ１１の出力信号がＨレベルからＬレベルに切り替わるタイミング付近で、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇが活性化するように構成されている。これによって、各レジスタ３５は、１サイクルパルスの波形の全体（すなわち、立上がりエッジから立下がりエッジまで）を確実に保持することができる。
Here, when the one-cycle pulse has the LHL waveform, the
その次のステップＳ１０３において、キャリブレーション回路３３は、各レジスタ３５に格納されたデータに基づいて、ビットごとの有効ウィンドウサイズ（すなわち、１サイクルパルスの立上がりから立下がりまでの間隔）を計算する。
In the next step S103, the
その次のステップＳ１０４において、キャリブレーション回路３３は、ビットごとに算出された有効ウィンドウサイズの最小値の半分を、各ビット信号に対するストローブ信号ＤＱＳの遅延量に設定する。この場合、キャリブレーション回路３３は、各ビット信号とストローブ信号ＤＱＳとの相対的な関係がそのような遅延量となるように、ストローブ信号ＤＱＳ用の遅延回路３４＿Ｓのための遅延コードを設定してもよいし、各ビット信号用の遅延回路３４＿０〜３４＿２のための遅延コードを設定してもよいし、両方の遅延コードを設定してもよい。
In the next step S104, the
［第１の実施形態の効果］
上記のとおり、第１の実施形態の半導体装置によれば、ビットごとに設けられた遅延回路に１サイクルパルスを１度だけ入力するだけで、ビットごとの有効ウィンドウサイズを決定することができる。したがって、データトレーニング（すなわち、ストローブ信号の遅延量の設定）に要する時間を極めて短縮することができる。この結果、インタフェース回路の初期化時のキャリブレーションに要する時間を短縮することができ、さらには、再キャリブレーション時の待ち時間を短縮することができる。
[Effect of First Embodiment]
As described above, according to the semiconductor device of the first embodiment, the effective window size for each bit can be determined only by inputting one cycle pulse once to the delay circuit provided for each bit. Therefore, the time required for data training (that is, setting of the amount of delay of the strobe signal) can be significantly reduced. As a result, the time required for calibration when initializing the interface circuit can be reduced, and the waiting time for re-calibration can be reduced.
＜第２の実施形態＞
第２の実施形態では、第１の実施形態で説明したデータトレーニングに、データ信号ＤＡＴＡ用のレシーバ３１に入力する参照電圧の最適化の手順を組み合わせる場合について説明する。この明細書では、レシーバ３１に入力する参照電圧の最適化の手順を、「参照電圧トレーニング」と称する。
<Second embodiment>
In the second embodiment, a case will be described in which the data training described in the first embodiment is combined with a procedure for optimizing a reference voltage input to the
［最適な参照電圧について］
図９は、最適な参照電圧の大きさについて説明するための図である。具体的に、図９では、クロック信号が高周波の場合において、ＬＨＬ波形を有する１サイクルパルス７０の時間変化の模式図と、ＨＬＨ波形を有する１サイクルパルス７１の時間変化の模式図とが重ねて示されている。図９の縦軸は電圧である。
[Optimal reference voltage]
FIG. 9 is a diagram for describing an optimal magnitude of the reference voltage. Specifically, in FIG. 9, when the clock signal has a high frequency, a schematic diagram of the time change of the one-
一般に、クロック信号の周波数が高くなるほど、データ信号ＤＡＴＡのＨレベルとＬレベルとの切り替わりが緩やかになる。このため、レシーバ３１に入力される参照電圧を適切な値に設定しないと有効ウィンドウサイズが小さくなってしまい、結果として、ストローブ信号ＤＱＳの遅延量の設定が困難になる。
In general, as the frequency of the clock signal increases, the switching between the H level and the L level of the data signal DATA becomes gentler. Therefore, unless the reference voltage input to the
たとえば、図９の例では、参照電圧をＶ１に設定したときの有効ウィンドウサイズはＴ１で表される。この場合、１サイクルパルスがＬＨＬ波形を有する場合（７０）のウィンドウサイズと１サイクルパルスがＨＬＨ波形を有する場合（７１）のウィンドウサイズとは同じである。 For example, in the example of FIG. 9, the effective window size when the reference voltage is set to V1 is represented by T1. In this case, the window size when the one-cycle pulse has the LHL waveform (70) is the same as the window size when the one-cycle pulse has the HLH waveform (71).
一方、参照電圧Ｖ２に設定した場合には、ＬＨＬ波形を有する１サイクルパルス７０の場合のウィンドウサイズはＴ２となり、ＨＬＨ波形を有する１サイクルパルス７１の場合のウィンドウサイズはＴ３（ただし、Ｔ３＞Ｔ２）となる。したがって、最終的に、参照電圧Ｖ２の場合の有効ウィンドウサイズは両者の共通部分であるＴ２となり、参照電圧がＶ１の場合の有効ウィンドウサイズであるＴ１よりも小さくなる。
On the other hand, when the reference voltage V2 is set, the window size for the one-
以上から、有効ウィンドウサイズを最大にするには、参照電圧をＶ１に設定するのが望ましい。以下、有効ウィンドウサイズの最適化（すなわち、参照電圧トレーニング）の手順について説明する。 From the above, in order to maximize the effective window size, it is desirable to set the reference voltage to V1. Hereinafter, a procedure of optimizing the effective window size (that is, reference voltage training) will be described.
［参照電圧トレーニングの手順］
図１０は、参照電圧トレーニングの手順を説明するためのフローチャートである。以下の説明では、半導体装置１００インタフェース回路１０１の構成は第１の実施形態の場合と同じであるので、第１の実施形態の図１〜図３を適宜参照する。また、図１のインタフェース回路１０１Ａを送信側とし、インタフェース回路１０１Ｂを受信側とする。図５（Ａ）を参照しながら説明したビットデスキューは、スキューが小さく必要とされないか、または既に完了しているものとする。
[Reference voltage training procedure]
FIG. 10 is a flowchart for explaining the procedure of reference voltage training. In the following description, since the configuration of the
まず、キャリブレーション期間の最初に、図２に示す受信側のインタフェース回路１０１Ｂのキャリブレーション回路３３は、イネーブル信号ＣＡＬ＿ＥＮをアサート（たとえば、Ｈレベル）にする。
First, at the beginning of the calibration period, the
次に、受信側のキャリブレーション回路３３は、参照電圧コードを順次変更しながら、ステップＳ２０２〜Ｓ２０５を繰り返す（図１０のステップＳ２０１〜Ｓ２０６に対応する）。参照電圧コードは図２の参照電圧生成器３２から出力可能な参照電圧ＶＲＥＦに対応しており、参照電圧コードを変化させることによって、参照電圧ＶＲＥＦを最小値から最大値まで変化させることができる。
Next, the
具体的に、ステップＳ２０２において、キャリブレーション回路３３は、参照電圧コードを設定することによって、参照電圧コードに応じた電圧値を参照電圧生成器３２に出力させる。
Specifically, in step S202, the
次のステップＳ２０３において、送信側のインタフェース回路１０１Ａは、受信側のインタフェース回路１０１Ｂに向けて、ビットごとにＬＨＬ波形の１サイクルパルスを送信する。受信側のインタフェース回路１０１Ｂのキャリブレーション回路３３は、ビットごとに受信したＬＨＬ波形の１サイクルパルスを用いて、図８のステップＳ１０１〜Ｓ１０３で説明した手順でデータトレーニングを実行する。これによって、ビットごとにウィンドウサイズが決定される。
In the next step S203, the transmission-
その次のステップＳ２０４において、送信側のインタフェース回路１０１Ａは、受信側のインタフェース回路１０１Ｂに向けて、ビットごとにＨＬＨ波形の１サイクルパルスを送信する。受信側のインタフェース回路１０１Ｂのキャリブレーション回路３３は、ビットごとに受信したＨＬＨ波形の１サイクルパルスを用いて、図８のステップＳ１０１〜Ｓ１０３で説明した手順でデータトレーニングを実行する。これによって、ビットごとにウィンドウサイズが決定される。
In the next step S204, the transmitting-
その次のステップＳ２０５において、キャリブレーション回路３３は、ＬＨＬ波形の場合のウィンドウサイズとＨＬＨ波形の場合のウィンドウサイズとの小さいほうを、現在の参照電圧コードに対応する有効ウィンドウサイズに決定する。より正確には、ＬＨＬ波形の場合のウィンドウとＨＬＨ波形の場合のウィンドウとの共通部分（すなわち、両者の論理積）が最終的な有効ウィンドウに相当する。
In the next step S205, the
以上のステップＳ２０２〜Ｓ２０５が、各参照電圧コードに対して実行される。最終的にステップＳ２０７において、キャリブレーション回路３３は、有効ウィンドウサイズが最大の場合に対応する参照電圧コードを選択し、参照電圧生成器３２に対して設定する参照電圧コードを、この選択した参照電圧コードの値に決定する。
The above steps S202 to S205 are executed for each reference voltage code. Finally, in step S207, the
［第２の実施形態の効果］
以上のとおり、第２の実施形態では、参照電圧トレーニングとデータトレーニングとを組み合わせてキャリブレーションを行う場合について説明した。この場合、設定可能な全参照電圧コードの各々に対してデータトレーニングを実行することになるが、ビットごとに設けられた遅延回路に１サイクルパルスを入力するだけで、ビットごとの有効ウィンドウサイズを決定することができる。したがって、インタフェース回路の初期化時のキャリブレーションに要する時間を短縮することができ、さらには、再キャリブレーション時の待ち時間を短縮することができる。
[Effect of Second Embodiment]
As described above, in the second embodiment, the case where the calibration is performed by combining the reference voltage training and the data training has been described. In this case, data training is performed for each of the settable reference voltage codes. However, by inputting a one-cycle pulse to a delay circuit provided for each bit, the effective window size for each bit can be reduced. Can be determined. Therefore, the time required for calibration at the time of initialization of the interface circuit can be reduced, and the waiting time at the time of re-calibration can be reduced.
＜第３の実施形態＞
第３の実施形態では、キャリブレーション時だけではなく、半導体装置の通常使用時においてもデータ信号ＤＡＴＡを常時観測することによって、データ信号ＤＡＴＡの有効ウィンドウサイズが閾値を超えて変化した場合には、再キャリブレーションを行う場合について説明する。
<Third embodiment>
In the third embodiment, the data signal DATA is always observed not only at the time of calibration but also at the time of normal use of the semiconductor device, so that when the effective window size of the data signal DATA changes beyond the threshold value, The case of performing re-calibration will be described.
ここで、第３の実施形態の場合には、遅延回路３４は、図３を参照して説明したように、入力ビット信号ＤＡＴＡ＿ｉｎが遅延線５０の端部に入力され、出力ビット信号ＤＡＴＡ＿ｏｕｔが遅延線５０の任意の箇所から出力可能なように構成されている必要がある。この構成の遅延回路３４では、入力ビット信号ＤＡＴＡ＿ｉｎは、出力ビット信号ＤＡＴＡ＿ｏｕｔの出力位置にかかわらず、遅延線５０の一端から他端までの全経路を伝送するので、データ信号ＤＡＴＡの常時観測が可能であるからである。以下、データ信号ＤＡＴＡ信号の遅延量の検査手順について説明する。
Here, in the case of the third embodiment, the
［遅延量の検査手順］
図１１は、データ信号の遅延量を常時観測する手順を示すフローチャートである。
[Inspection procedure of delay amount]
FIG. 11 is a flowchart showing a procedure for constantly observing the delay amount of the data signal.
第３の実施形態では、遅延回路３４の構成は図３と同じかまたはそれに類似したものに限定され、図４で説明した遅延回路３４Ａの構成を用いることができない。その他の装置構成は第１の実施形態の場合と同様である。したがって、以下の説明では、図１〜図３を適宜参照する。初期化時のキャリブレーションは完了しているものとする。
In the third embodiment, the configuration of the
各インタフェース回路１０１のキャリブレーション回路３３は、イネーブル信号ＣＡＬ＿ＥＮを常時アサート（たとえば、Ｈレベル）にする。したがって、トリガ生成回路４０は、対応する遅延回路３４によって受信されたビット信号が、ＬレベルからＨレベルに変化するタイミングまたはＬレベルからＨレベルに変化するタイミングでトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇを生成する。このトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇに応答して、レジスタ３５は遅延線５０を伝送中のビット信号を、遅延線５０上の位置に対応付けて取り込む。
The
ステップＳ３０１において、キャリブレーション回路３３は、ビットごとにレジスタ３５に保持されているデータを取り込む。なお、実使用時のビット信号の波形は様々なものがあるが、保持データの中に立上がりエッジと立下がりエッジとを含んでいるものであれば、遅延量の検査に用いることができる。
In step S301, the
次のステップＳ３０２において、キャリブレーション回路３３は、取り込んだビット信号のデータが、以前と異なっているか判定する。この結果、誤差範囲を超えるような違いが生じていない場合には、現在の遅延量の設定値が維持される。その後、遅延量の検査手順はステップＳ３０１に戻る。
In the next step S302, the
ステップＳ３０２の判定の結果、誤差範囲を超える違いが生じている場合には、キャリブレーション回路３３は、再キャリブレーションを実行する。具体的に、ステップＳ３０３において、キャリブレーション回路３３は、各レジスタ３５に格納されたデータに基づいて、ビットごとの有効ウィンドウサイズを計算する。次のステップＳ３０４において、キャリブレーション回路３３は、ビットごとに算出された有効ウィンドウサイズの最小値の半分を、各ビット信号に対するストローブ信号ＤＱＳの遅延量に設定する。
If the result of determination in step S302 is that there is a difference exceeding the error range, the
［第３の実施形態の効果］
環境温度、電源電圧などが時間的に変動することによって、有効ウィンドウサイズは劣化する。第３の実施形態の半導体装置１００では、データ信号ＤＡＴＡの遅延量を常時観測することによって、遅延量に変動が生じた場合には、再キャリブレーションを行う。これによって、常に最適な状態でインタフェース回路１０１を動作させることが可能になる。
[Effects of Third Embodiment]
As the environmental temperature, the power supply voltage and the like fluctuate with time, the effective window size deteriorates. In the semiconductor device 100 according to the third embodiment, when the delay amount fluctuates by constantly observing the delay amount of the data signal DATA, recalibration is performed. This makes it possible to always operate the
＜第４の実施形態＞
第４の実施形態では、レジスタ３５を構成する各フリップフロップＦＦに供給するためのトリガ信号として、ストローブ信号ＤＱＳが用いられる。これによって、各レジスタ３５に保持されたデータに基づいて、ビットデスキューとデータトレーニングとの両方を行うことができる。以下、図面を参照して具体的に説明する。
<Fourth embodiment>
In the fourth embodiment, a strobe signal DQS is used as a trigger signal for supplying each flip-flop FF included in the
［受信制御回路の構成］
図１２は、第４の実施形態の半導体装置において、インタフェース回路の受信制御回路の構成を示すブロック図である。
[Configuration of reception control circuit]
FIG. 12 is a block diagram illustrating a configuration of a reception control circuit of an interface circuit in the semiconductor device according to the fourth embodiment.
図１２のインタフェース回路１０１の受信制御回路１１０は、図２のインタフェース回路１０１の受信制御回路１１０に対応するものである。ただし、各レジスタの構成が、図１２の受信制御回路１１０と図２の受信制御回路１１０とで異なる。
The
具体的に、図１２の受信制御回路１１０は、遅延回路３４＿Ｓを通過したストローブ信号ＤＱＳが各レジスタ３５Ａに取り込まれる点で、図２の受信制御回路１１０と異なる。この場合、各レジスタ３５Ａは、ストローブ信号ＤＱＳの立上がりをトリガとして、対応する遅延回路３４の信号伝送経路である遅延線５０上を伝送中のビット信号を、遅延線５０上の位置に対応付けて保持可能なように構成されている。
Specifically, the
図１３は、図１２のレジスタの構成を示す回路図である。図１３では、図１２のレジスタ３５Ａに加えて、遅延回路３４を構成する遅延線５０の構成も示されている。
FIG. 13 is a circuit diagram showing a configuration of the register of FIG. FIG. 13 also shows the configuration of the
図１３のレジスタ３５Ａでは、トリガ生成回路４０Ａの構成が図３のレジスタ３５のトリガ生成回路４０と異なる。具体的に、トリガ生成回路４０Ａは、ストローブ信号ＤＱＳとイネーブル信号ＣＡＬ＿ＥＮとの論理積を出力するＡＮＤゲート４１を含む。ＡＮＤゲート４１の出力信号は、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇとして各フリップフロップＦＦに入力される。
In the
したがって、イネーブル信号ＣＡＬ＿ＥＮがネゲート（Ｌレベル）のとき、トリガ生成回路４０Ａから各フリップフロップＦＦに出力される信号はＬベルに固定されるので、レジスタ３５Ａを構成する複数のフリップフロップＦＦには対応するビット信号が格納されない。一方、イネーブル信号ＣＡＬ＿ＥＮがアサート（Ｈレベル）のとき、トリガ生成回路４０Ａは、ストローブ信号ＤＱＳをトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇとして各フリップフロップＦＦに出力する。したがって、ストローブ信号ＤＱＳの立上がりエッジで、各フリップフロップＦＦは、対応する遅延素子Ｄの出力信号の論理値を取り込む。
Therefore, when the enable signal CAL_EN is negated (L level), the signal output from the
図１２および図１３のその他の構成は、第１の実施形態の図２および図３の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 Since the other configurations in FIGS. 12 and 13 are the same as those in FIGS. 2 and 3 of the first embodiment, the same or corresponding portions are denoted by the same reference characters and description thereof will not be repeated.
［キャリブレーションの手順］
次に、図１２のインタフェース回路１０１のキャリブレーションの手順について説明する。図１４は、第４の実施形態において、インタフェース回路１０１のキャリブレーションの手順を示すフローチャートである。以下の手順は、インタフェース回路１０１の初期化時のキャリブレーションとして、もしくはその後に遅延量にずれが生じた場合における再キャリブレーションとして実行される。また、以下の説明では、図１のインタフェース回路１０１Ａを送信側とし、インタフェース回路１０１Ｂを受信側とする。
[Calibration procedure]
Next, a procedure of calibration of the
図１および図１２〜図１４を参照して、まず、キャリブレーション期間の最初に、受信側のインタフェース回路１０１Ｂのキャリブレーション回路３３は、イネーブル信号ＣＡＬ＿ＥＮをアサート（たとえば、Ｈレベル）にする。
Referring to FIG. 1 and FIGS. 12 to 14, first, at the beginning of the calibration period, the
図１４のステップＳ４０１において、図１の送信側のインタフェース回路１０１Ａは、受信側のインタフェース回路１０１Ｂに向けて、ストローブ信号ＤＱＳ信号を出力するとともに、ビットごとに１サイクルパルスを送信する。なお、前述のように、１サイクルパルスは、ＬＨＬ波形であってもよいし、ＨＬＨ波形であってもよい。送信されたストローブ信号ＤＱＳ信号は、遅延回路３４＿Ｓに入力され、送信された１サイクルパルス信号は、ビットごとに設けられた遅延回路３４＿０〜３４＿２に入力される。
In step S401 in FIG. 14, the transmission-
次のステップＳ４０２において、各レジスタ３５Ａは、ストローブ信号ＤＱＳの立上がりエッジをトリガとして、対応する遅延回路３４を伝送中の１サイクルパルスを保持する。より詳細には、各レジスタ３５Ａを構成するフリップフロップＦＦ１〜ＦＦ１１は、対応する遅延線５０の遅延素子Ｄ１〜Ｄ１１の出力信号を、ストローブ信号ＤＱＳがＬレベルからＨレベルに立上がるタイミングで保持する。
In the next step S402, each
ここで、第１〜第３の実施形態では、各遅延回路３４に入力される１サイクルパルス自身の立上がりエッジまたは立下りエッジに基づいてトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇを生成するので、入力された１サイクルパルスの全体（すなわち、立上がりエッジから立下がりエッジまで）を確実にレジスタ３５に取り込むことができた。
Here, in the first to third embodiments, the trigger signal cal_smpl_trg is generated based on the rising edge or the falling edge of the one-cycle pulse input to each
これに対して、第４の実施形態の場合には、ストローブ信号ＤＱＳをトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇとして用いているために、タイミングにずれが生じている場合には必ずしも最適な取り込みタイミングとはならない。したがって、タイミングにずれがあっても１サイクルパルス全体を取り込めるように、各遅延回路３４を構成する遅延線５０は、十分な長さ（すなわち、十分な個数の遅延素子Ｄ）を有する必要がある。もしくは、キャリブレーション回路３３は、遅延回路３４＿Ｓによってストローブ信号ＤＱＳの遅延量を調整しながら再度ステップＳ４０１，４０２を繰り返す。これによって、対応する遅延回路３４に入力される１サイクルパルスの全体がレジスタ３５Ａに保持できるようにする。
On the other hand, in the case of the fourth embodiment, the strobe signal DQS is used as the trigger signal cal_smpl_trg, so that if the timing is shifted, the optimum fetch timing is not necessarily obtained. Therefore, the
その次のステップＳ４０３において、キャリブレーション回路３３は、各レジスタ３５Ａに保持されたデータに基づいて、ビットごとにスキューを計算する。具体的に、１サイクルパルスがＬＨＬ波形を有している場合には、キャリブレーション回路３３は、ストローブ信号ＤＱＳがＬレベルからＨレベルに変化するタイミングと各ビット信号がＬレベルからＨレベルに変化するタイミングとの間隔を計算する。１サイクルパルスがＨＬＨ波形を有している場合には、キャリブレーション回路３３は、ストローブ信号ＤＱＳ信号ＬレベルからＨレベルに変化するタイミングと各ビット信号がＨレベルからＬレベルに変化するタイミングとの間隔を計算する。
In the next step S403, the
さらに、ステップＳ４０３において、キャリブレーション回路３３は、ビットごとに有効ウィンドウサイズ（すなわち、１サイクルパルスの立上がりから立下がりまでの間隔）を計算する。
Further, in step S403, the
その次のステップＳ４０４において、キャリブレーション回路３３は、ビットごとに算出されたスキューに基づいて、各ビット信号の遅延量を設定する。さらに、キャリブレーション回路３３は、算出された有効ウィンドウサイズの最小値の半分を、各ビット信号に対するストローブ信号ＤＱＳの遅延量に設定する。この場合、キャリブレーション回路３３は、各ビット信号とストローブ信号ＤＱＳとの相対的な関係が上記の遅延量の設定値になるように、ストローブ信号ＤＱＳ用の遅延回路３４＿Ｓのための遅延コードと、各ビット信号用の遅延回路３４＿０〜３４＿２との遅延コードとの少なくとも一方を設定する。
In the next step S404, the
［キャリブレーションの具体例］
図１５は、第４の実施形態の半導体装置において、ビットごとの遅延回路に入力されている１サイクルパルスの波形を示す図である。図１５の場合、各１サイクルパルスはＬＨＬ波形を有している。
[Specific example of calibration]
FIG. 15 is a diagram illustrating a waveform of a one-cycle pulse input to the bit-by-bit delay circuit in the semiconductor device according to the fourth embodiment. In the case of FIG. 15, each one-cycle pulse has an LHL waveform.
さらに、図１５では、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇがアサートされた時点において、フリップフロップＦＦ４〜ＦＦ１１に保持された遅延素子Ｄ４〜Ｄ１１の出力信号の論理値が、各１サイクルパルスの波形に重ねて示されている。 Further, in FIG. 15, when the trigger signal cal_smpl_trg is asserted, the logic values of the output signals of the delay elements D4 to D11 held in the flip-flops FF4 to FF11 are shown superimposed on the waveform of each one-cycle pulse. I have.
たとえば、図１５を参照して、レジスタ３５Ａ＿０に保持されたビット信号ＤＡＴＡ０の値について説明する。なお、ビット信号ＤＡＴＡ０に対応する各フリップフロップＦＦの論理値は、図１３にも示されている。 For example, the value of bit signal DATA0 held in register 35A_0 will be described with reference to FIG. The logical value of each flip-flop FF corresponding to the bit signal DATA0 is also shown in FIG.
トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇ（すなわち、ストローブ信号ＤＱＳ）がＬレベルからＨレベルに立上がった時点において、フリップフロップＦＦ１１に保持された遅延素子Ｄ１１の出力信号はＬレベルであり、まだＨレベルに変化していない。フリップフロップＦＦ５〜ＦＦ１０にそれぞれ保持された遅延素子Ｄ５〜Ｄ１０の出力信号はＨレベルになっている。フリップフロップＦＦ４に保持された遅延素子Ｄ４の出力信号はＨレベルからＬレベルに戻っている。したがって、ビット信号ＤＡＴＡ０がＬレベルからＨレベルに立上がる部分は、フリップフロップＦＦ１０，ＦＦ１１に保持されていることがわかる。 When the trigger signal cal_smpl_trg (that is, the strobe signal DQS) rises from the L level to the H level, the output signal of the delay element D11 held in the flip-flop FF11 is at the L level and has not yet changed to the H level. . The output signals of the delay elements D5 to D10 held in the flip-flops FF5 to FF10 are at the H level. The output signal of the delay element D4 held in the flip-flop FF4 returns from the H level to the L level. Therefore, it can be seen that the portion where the bit signal DATA0 rises from the L level to the H level is held in the flip-flops FF10 and FF11.
これに対して、ビット信号ＤＡＴＡ２がＬレベルからＨレベルに変化する部分は、フリップフロップＦＦ９，ＦＦ１０に保持されている。したがって、ビット信号ＤＡＴＡ２がＬレベルからＨレベルに変化するタイミングは、ビット信号ＤＡＴＡ０がＬレベルからＨレベルに変化するタイミングよりも遅れる。また、ビット信号ＤＡＴＡ１がＬレベルからＨレベルに変化する部分は、フリップフロップＦＦ８，ＦＦ９に保持されている。ビット信号ＤＡＴＡ１がＬレベルからＨレベルに変化するタイミングは、ビット信号ＤＡＴＡ２がＬレベルからＨレベルに変化するタイミングよりもさらに遅れる。このように、各ビット信号がＬレベルからＨレベルに立上がるタイミングには、ずれ（すなわち、スキュー）が生じている。 On the other hand, a portion where the bit signal DATA2 changes from the L level to the H level is held in the flip-flops FF9 and FF10. Therefore, the timing when bit signal DATA2 changes from L level to H level is later than the timing when bit signal DATA0 changes from L level to H level. Further, a portion where the bit signal DATA1 changes from the L level to the H level is held in the flip-flops FF8 and FF9. The timing when the bit signal DATA1 changes from the L level to the H level is further delayed than the timing when the bit signal DATA2 changes from the L level to the H level. As described above, a shift (that is, a skew) occurs at the timing when each bit signal rises from the L level to the H level.
以下、各遅延回路３４として図３に示す回路構成を用いた場合において、スキューの計算方法とビットデスキューのための遅延コードＤＣの設定例とについて説明する。
Hereinafter, a method of calculating skew and an example of setting a delay code DC for bit deskew in the case where the circuit configuration illustrated in FIG. 3 is used as each
ここで、ストローブ信号ＤＱＳ用の遅延回路３４＿Ｓから出力される出力ビット信号ＤＡＴＡ＿ｏｕｔとして、遅延コードＤＣに従って遅延素子Ｄ７の出力信号が選択されていたとする。この場合、ストローブ信号ＤＱＳに同期した１サイクルパルスがＬレベルからＨレベルに立上がる部分は、フリップフロップＦＦ７，ＦＦ８に保持されることになる。すなわち、フリップフロップＦＦ７に保持される遅延素子Ｄ７の出力信号がＨレベルになり、フリップフロップＦＦ８に保持される遅延素子Ｄ８の出力信号がＬレベルになる。 Here, it is assumed that the output signal of the delay element D7 has been selected according to the delay code DC as the output bit signal DATA_out output from the delay circuit 34_S for the strobe signal DQS. In this case, the portion where the one-cycle pulse synchronized with the strobe signal DQS rises from the L level to the H level is held in the flip-flops FF7 and FF8. That is, the output signal of the delay element D7 held in the flip-flop FF7 goes high, and the output signal of the delay element D8 held in the flip-flop FF8 goes low.
図１５のビット信号ＤＡＴＡ０の場合、フリップフロップＦＦ１１に保持される遅延素子Ｄ１１の出力信号がＬレベルであり、フリップフロップＦＦ１０に保持される遅延素子Ｄ１０の出力信号がＨレベルである。したがって、ビット信号ＤＡＴＡ０の立上がりは、３個の遅延素子Ｄの遅延時間だけ上記のストローブ信号ＤＱＳの立上がりよりも進んでいる。よって、キャリブレーション回路３３は、ビットデスキューのために、ビット信号ＤＡＴＡ０に対応する遅延回路３４＿０の遅延コードＤＣを、現在の遅延量よりも３個の遅延素子Ｄの遅延時間だけ遅れた遅延量となるように設定する。これによって、ストローブ信号ＤＱＳがＬレベルからＨレベルに立上がるタイミングと、ビット信号ＤＡＴＡ０がＬレベルからＨレベルに立上がるタイミングとを同期させることができる。
In the case of the bit signal DATA0 in FIG. 15, the output signal of the delay element D11 held in the flip-flop FF11 is at L level, and the output signal of the delay element D10 held in the flip-flop FF10 is at H level. Therefore, the rise of bit signal DATA0 is ahead of the rise of strobe signal DQS by the delay time of three delay elements D. Therefore, the
同様に、ビット信号ＤＡＴＡ１の立上がり部分は、フリップフロップＦＦ８，ＦＦ９の値に対応している。したがって、ビット信号ＤＡＴＡ１の立上がりは、１個の遅延素子Ｄの遅延時間だけストローブ信号ＤＱＳの立上がりよりも進んでいる。したがって、キャリブレーション回路３３は、ビットデスキューのために、ビット信号ＤＡＴＡ１に対応する遅延回路３４＿１の遅延コードＤＣを、現在の遅延量よりも１個の遅延素子Ｄの遅延時間だけ遅れた遅延量となるように設定する。
Similarly, the rising portion of the bit signal DATA1 corresponds to the values of the flip-flops FF8 and FF9. Therefore, the rise of bit signal DATA1 is ahead of the rise of strobe signal DQS by the delay time of one delay element D. Therefore, the
同様に、ビット信号ＤＡＴＡ２の立上がり部分は、フリップフロップＦＦ９，ＦＦ１０の値に対応している。したがって、ビット信号ＤＡＴＡ２の立上がりは、２個の遅延素子Ｄの遅延時間だけストローブ信号ＤＱＳの立上がりよりも進んでいる。したがって、キャリブレーション回路３３は、ビットデスキューのために、ビット信号ＤＡＴＡ２に対応する遅延回路３４＿２の遅延コードＤＣを、現在の遅延量よりも２個の遅延素子Ｄの遅延時間だけ遅れた遅延量となるように設定する。
Similarly, rising portions of the bit signal DATA2 correspond to the values of the flip-flops FF9 and FF10. Therefore, the rise of bit signal DATA2 is ahead of the rise of strobe signal DQS by the delay time of two delay elements D. Therefore, the
次に、図１５の例において、ビットごとの有効ウィンドウサイズの計算と、ストローブ信号ＤＱＳの遅延量の設定について説明する。 Next, in the example of FIG. 15, the calculation of the effective window size for each bit and the setting of the delay amount of the strobe signal DQS will be described.
具体的に、図１５のビット信号ＤＡＴＡ０に対応する１サイクルパルスの場合、有効ウィンドウサイズは６個の遅延素子Ｄ５〜Ｄ１０の遅延時間に相当する。図１５のビット信号ＤＡＴＡ１の場合、有効ウィンドウサイズは３個の遅延素子Ｄ６〜Ｄ８の遅延時間に相当する。図１５のビット信号ＤＡＴＡ２の場合、有効ウィンドウサイズは３個の遅延素子Ｄ７〜Ｄ９の遅延時間に相当する。したがって、有効ウィンドウサイズの最小値は３個の遅延素子の遅延時間に相当する。 Specifically, in the case of a one-cycle pulse corresponding to bit signal DATA0 in FIG. 15, the effective window size corresponds to the delay time of six delay elements D5 to D10. In the case of the bit signal DATA1 in FIG. 15, the effective window size corresponds to the delay time of the three delay elements D6 to D8. In the case of the bit signal DATA2 in FIG. 15, the effective window size corresponds to the delay time of the three delay elements D7 to D9. Therefore, the minimum value of the effective window size corresponds to the delay time of the three delay elements.
したがって、キャリブレーション回路３３は、有効ウィドウサイズの最小値の半分である１〜２個の遅延素子Ｄの遅延時間だけ現在の遅延量よりも遅れた遅延量となるように、ストローブ信号ＤＱＳに対応する遅延回路３４＿Ｓの遅延コードＤＣを設定する。
Therefore, the
なお、ストローブ信号ＤＱＳの遅延量とデータ信号ＤＡＴＡの遅延量とは相対的なものである。したがって、ストローブ信号ＤＱＳ用の遅延回路３４＿Ｓとデータ信号ＤＡＴＡ用の遅延回路３４とのうち、一方の遅延回路３４の遅延量を増加させることと他方の遅延回路３４の遅延量を減少させることとは等価であるので、どちらの遅延量を調整してもよいし、両方の遅延量を調整してもよい。
Note that the delay amount of the strobe signal DQS and the delay amount of the data signal DATA are relative. Therefore, of the delay circuit 34_S for the strobe signal DQS and the
［第４の実施形態の効果］
以上のとおり、第４の実施形態によれば、ビットごとに設けられた遅延回路３４に１サイクルパルスを入力し、ストローブ信号ＤＱＳをトリガとして入力された１サイクルパルスの値が、各遅延回路３４に対応するレジスタ３５Ａに、遅延線５０の位置に対応付けて保持される。これにより、各レジスタ３５Ａに保持された１サイクルパルスに基づいて、ビットごとのスキューと有効ウィンドウサイズを決定することができる。この結果、キャリブレーションに要する時間をさらに短縮することができる。
[Effect of Fourth Embodiment]
As described above, according to the fourth embodiment, a one-cycle pulse is input to the
なお、第４の実施形態は、第２の実施形態で説明した参照電圧トレーニングに組合わせることもできる。 Note that the fourth embodiment can be combined with the reference voltage training described in the second embodiment.
＜第５の実施形態＞
第４の実施形態では、スキューと有効ウィンドウサイズの両方を計算するために、１サイクルパルスの全体（すなわち、立ち上がりエッジから立下がりエッジまで）を対応するレジスタ３５に保持する必要があった。このため、各遅延回路３４を構成する遅延線５０は、十分な長さ（すなわち、十分な個数の遅延素子Ｄ）を有する必要があった。もしくは、遅延回路３４＿Ｓによってストローブ信号ＤＱＳの遅延量を適切に調整する必要があった。
<Fifth embodiment>
In the fourth embodiment, in order to calculate both the skew and the effective window size, it is necessary to hold the entire one-cycle pulse (that is, from the rising edge to the falling edge) in the corresponding
第５の実施形態では、ストローブ信号ＤＱＳをトリガとしてビットごとに、ＬＨＬ波形を有する１サイクルパルスの一部である立ち上がりエッジのみをレジスタ３５に取り込む（ＨＬＨ波形の場合には、立下がりエッジのみをレジスタ３５に取り込む）。そして、この取り込んだ１サイクルパルスの立上がりエッジ（または立下がりエッジ）の部分を用いてストローブ信号ＤＱＳとのタイミングのずれ（すなわち、スキュー）のみを計算するようにする。有効ウィンドウサイズの計算については、第１〜第３の実施形態で説明した方法を用いる。これによって、第４の実施形態の場合の上記の制約を緩和することができる。以下、図面を参照して具体的に説明する。
In the fifth embodiment, only the rising edge which is a part of the one-cycle pulse having the LHL waveform is taken into the
［受信制御回路の構成］
図１６は、第５の実施形態の半導体装置において、受信制御回路で用いられる遅延線およびレジスタの構成を示すブロック図である。
[Configuration of reception control circuit]
FIG. 16 is a block diagram illustrating a configuration of a delay line and a register used in a reception control circuit in the semiconductor device according to the fifth embodiment.
第５の実施形態の半導体装置の受信制御回路は、図１２に示す第４の実施形態の受信制御回路１１０と同様の構成を有している。ただし、図１３を参照して説明したレジスタ３５Ａに代えて図１６に示すレジスタ３５Ｂが用いられる。
The reception control circuit of the semiconductor device of the fifth embodiment has the same configuration as the
図１６のレジスタ３５Ｂでは、トリガ生成回路４０Ｂの構成が、図３のレジスタ３５のトリガ生成回路４０の構成および図１３のレジスタ３５Ａのトリガ生成回路４０Ａの構成と異なる。
In the
具体的に、トリガ生成回路４０Ｂは、インバータ４３と、マルチプレクサ４２，４４と、ＡＮＤゲート４１とを含む。したがって、トリガ生成回路４０Ｂは、マルチプレクサ４４をさらに含む点で図３のトリガ生成回路４０と異なる。
Specifically, the
インバータ４３は、遅延素子Ｄ８の出力信号の論理反転信号を出力する。
マルチプレクサ４２は、エッジ選択信号ＲＦ＿ＳＥＬに応じて、遅延素子Ｄ８の出力信号およびインバータ４３の出力信号（すなわち、遅延素子Ｄ８の出力信号に対する論理反転信号）の一方を出力する。たとえば、マルチプレクサ４２は、エッジ選択信号ＲＦ＿ＳＥＬがＨレベルのときマルチプレクサ４２は遅延素子Ｄ８の出力信号を選択し、エッジ選択信号ＲＦ＿ＳＥＬがＬレベルのときインバータ４３の出力信号を選択する。
The
マルチプレクサ４４は、トリガ選択信号ＴＲＧ＿ＳＥＬに応じて、ストローブ信号ＤＱＳおよびマルチプレクサ４２の出力信号（すなわち、遅延素子Ｄ８の出力信号またはその論理反転信号）のうちの一方を出力する。たとえば、マルチプレクサ４４は、トリガ選択信号ＴＲＧ＿ＳＥＬがＨレベルのときストローブ信号ＤＱＳを選択し、トリガ選択信号ＴＲＧ＿ＳＥＬがＬレベルのときマルチプレクサ４２の出力信号を選択する。なお、本開示では、トリガ選択信号ＴＲＧ＿ＳＥＬがＬレベルの場合を第１のトリガモードと称し、トリガ選択信号ＴＲＧ＿ＳＥＬがＨレベルの場合を第２のトリガモードとも称する場合がある。
ＡＮＤゲート４１は、イネーブル信号ＣＡＬ＿ＥＮとマルチプレクサ４４の出力信号との論理積を、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇとして各フリップフロップＦＦに出力する。したがって、イネーブル信号ＣＡＬ＿ＥＮがネゲート（Ｌレベル）のとき、トリガ生成回路４０Ｂから各フリップフロップＦＦに出力される信号はＬベルに固定されるので、レジスタ３５Ｂには対応するビット信号が格納されない。
The AND
一方、イネーブル信号ＣＡＬ＿ＥＮがアサート（Ｈレベル）のとき、トリガ生成回路４０Ｂは、マルチプレクサ４４の出力信号（すなわち、ストローブ信号ＤＱＳまたは遅延素子Ｄ８の出力信号またはその論理反転信号）に基づいて、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇを生成して各フリップフロップＦＦに出力する。この結果、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立上がりエッジのタイミングでレジスタ３５Ｂにデータ信号ＤＡＴＡが格納される。
On the other hand, when the enable signal CAL_EN is asserted (H level), the
なお、図１６の場合と異なるが、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇの立下がりエッジのタイミングでデータ信号ＤＡＴＡが保持されるように各レジスタ３５Ｂが構成されていてもよい。
Although different from the case of FIG. 16, each
［キャリブレーションの手順］
次に、図１２のインタフェース回路１０１において、レジスタ３５Ａに代えて図１６のレジスタ３５Ｂを用いた場合のキャリブレーションの手順について説明する。
[Calibration procedure]
Next, a description will be given of a calibration procedure in the case where the
図１７は、第５の実施形態において、インタフェース回路１０１のキャリブレーションの手順を示すフローチャートである。以下の手順は、インタフェース回路１０１の初期化時のキャリブレーションとして、もしくはその後に遅延量にずれが生じた場合における再キャリブレーションとして実行される。また、以下の説明では、図１のインタフェース回路１０１Ａを送信側とし、インタフェース回路１０１Ｂを受信側とする。
FIG. 17 is a flowchart illustrating a procedure of calibration of the
図１および図１２、図１６、図１７を参照して、まず、キャリブレーション期間の最初に、受信側のインタフェース回路１０１Ｂのキャリブレーション回路３３は、イネーブル信号ＣＡＬ＿ＥＮをアサート（たとえば、Ｈレベル）にする。
Referring to FIGS. 1, 12, 16, and 17, first, at the beginning of the calibration period, the
さらに、ステップＳ５０１に実行前に、キャリブレーション回路３３は、トリガ選択信号ＴＲＧ＿ＳＥＬをたとえばＨレベルに設定することによって、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇとしてストローブ信号ＤＱＳを選択する。
Further, before execution in step S501, the
次に、図１７のステップＳ５０１において、図１の送信側のインタフェース回路１０１Ａは、受信側のインタフェース回路１０１Ｂに向けて、ストローブ信号ＤＱＳ信号を出力するとともに、ビットごとに１サイクルパルスを送信する。なお、前述のように、１サイクルパルスは、ＬＨＬ波形であってもよいし、ＨＬＨ波形であってもよい。送信されたストローブ信号ＤＱＳ信号は、遅延回路３４＿Ｓに入力され、送信された１サイクルパルス信号は、ビットごとに設けられた遅延回路３４＿０〜３４＿２に入力される。
Next, in step S501 in FIG. 17, the transmission-
次のステップＳ５０２において、各レジスタ３５Ｂは、ストローブ信号ＤＱＳの立上がりエッジをトリガとして、対応する遅延回路３４を伝送中の１サイクルパルスの値を保持する。具体的には、各レジスタ３５Ｂを構成するフリップフロップＦＦ１〜ＦＦ１１は、対応する遅延線５０の遅延素子Ｄ１〜Ｄ１１の出力信号を、ストローブ信号ＤＱＳが立上がるタイミングで保持する。
In the next step S502, each
ここで、ビットデスキューに使用するために、各レジスタ３５Ｂは、１サイクルパルスがＬＨＬ波形を有している場合には、その一部であるＬレベルからＨレベルへの立上がり部分を取り込む必要がある。もしくは、１サイクルパルスがＨＬＨ波形を有している場合には、レジスタ３５Ｂは、１サイクルパルスの一部であるＨレベルからＬレベルへの立下がり部分を取り込む必要がある。第４の実施形態の場合には、１サイクルパルス全体（立上がりエッジから立下がりエッジまで）を取り込む必要があったが、第５の実施形態の場合にはその要件は緩和される。
Here, in order to use for the bit deskew, when one cycle pulse has the LHL waveform, each
ただし、ビットごとに１サイクルパルスの立上がり部分または立下がり部分がレジスタ３５Ｂに取り込めていない場合には、キャリブレーション回路３３は、遅延回路３４＿Ｓによってストローブ信号ＤＱＳの遅延量を調整しながら再度ステップＳ５０１，５０２を繰り返す。
However, when the rising portion or the falling portion of the one-cycle pulse for each bit is not captured in the
その次のステップＳ５０３において、キャリブレーション回路３３は、各レジスタ３５に格納されたデータに基づいて、ビットごとにスキューを計算する。たとえば、１サイクルパルスがＬＨＬ波形を有している場合には、キャリブレーション回路３３は、ストローブ信号ＤＱＳ信号がＬレベルからＨレベルに変化するタイミングと各ビット信号がＬレベルからＨレベルに変化するタイミングとの間隔を計算する。１サイクルパルスがＨＬＨ波形を有している場合には、キャリブレーション回路３３は、ストローブ信号ＤＱＳ信号がＨレベルからＬレベルに変化するタイミングと各ビット信号がＨレベルからＬレベルに変化するタイミングとの間隔を計算する。
In the next step S503, the
その次のステップＳ５０４において、キャリブレーション回路３３は、ビットごとに算出されたスキューに基づいて、ビットデスキューのために各ビット信号の遅延量を設定する。ここで、キャリブレーション回路３３は、各ビット信号とストローブ信号ＤＱＳとの相対的な関係が上記の遅延量の設定値になるように、ストローブ信号ＤＱＳ用の遅延回路３４＿Ｓのための遅延コードと、各ビット信号用の遅延回路３４＿０〜３４＿２との遅延コードとの少なくとも一方を設定する。
In the next step S504, the
次のステップＳ１０１〜Ｓ１０４において、キャリブレーション回路３３は、図８を参照して説明したデータトレーニングを実行する。
In the next steps S101 to S104, the
ここで、ステップＳ１０１の実行前に、キャリブレーション回路３３はトリガ選択信号ＴＲＧ＿ＳＥＬをたとえばＬレベルに設定することによって、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇとして遅延素子Ｄ８の出力信号または論理反転信号を選択する。さらに、送信側のインタフェース回路１０１Ａから受信側のインタフェース回路１０１Ｂに出力する１サイクルパルスの波形がＬＨＬ波形かＨＬＨ波形であるかに応じて、キャリブレーション回路３３は、遅延素子Ｄ８の出力信号またはその論理反転信号がそれぞれ選択されるように、エッジ選択信号ＲＦ＿ＳＥＬの論理値を設定する。
Here, before the execution of step S101, the
ステップＳ１０１〜Ｓ１０４の具体的手順は図８の場合と同様であるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。なお、ステップＳ１０１〜Ｓ１０３に示すビットごとの有効ウィンドウサイズの検出は、データトレーニングはビットデスキューとは独立に実行することができるので、ステップＳ５０１〜Ｓ５０４の前にステップＳ１０１〜Ｓ１０３を実行してもよい。 Since the specific procedure of steps S101 to S104 is the same as that of FIG. 8, the same or corresponding steps are denoted by the same reference characters and description thereof will not be repeated. Note that the detection of the effective window size for each bit shown in steps S101 to S103 can be performed independently of the bit deskew, so that even if steps S101 to S103 are executed before steps S501 to S504. Good.
［キャリブレーションの具体例］
以下、図１５の場合と同じ波形および同じスキューを有する１サイクルパルスが、ビットごとに受信側のインタフェース回路１０１の遅延回路３４に入力された場合について、具体的に説明する。
[Specific example of calibration]
Hereinafter, a case where a one-cycle pulse having the same waveform and the same skew as in the case of FIG. 15 is input for each bit to the
（１．ビットデスキューの具体例）
図１８は、第５の実施形態の半導体装置において、ストローブ信号をトリガとして、ビットごとにレジスタに取り込まれた１サイクルパルスの波形を示す図である。さらに、図１８では、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇがアサートされた時点において、フリップフロップＦＦ１〜ＦＦ８に保持された遅延素子Ｄ１〜Ｄ８の出力信号の論理値が、各１サイクルパルスの波形に重ねて示されている。
(1. Specific example of bit deskew)
FIG. 18 is a diagram showing a waveform of a one-cycle pulse taken into a register for each bit by using a strobe signal as a trigger in the semiconductor device according to the fifth embodiment. Further, in FIG. 18, when the trigger signal cal_smpl_trg is asserted, the logic values of the output signals of the delay elements D1 to D8 held in the flip-flops FF1 to FF8 are shown superimposed on the waveform of each one-cycle pulse. I have.
図１８の場合には、第４の実施形態で説明した図１５の場合と異なり、１サイクルパルス全体ではなく、ＬレベルからＨレベルへの立上がり部分がレジスタ３５Ｂに保持されている。
In the case of FIG. 18, unlike the case of FIG. 15 described in the fourth embodiment, the rising portion from the L level to the H level, instead of the entire one-cycle pulse, is held in the
ここで、図１５の場合と同様に、各遅延回路３４として図３に示す回路構成を用いた場合について説明する。ストローブ信号ＤＱＳ用の遅延回路３４＿Ｓの遅延量として最小の遅延量、すなわち、遅延コードＤＣによって遅延素子Ｄ１の出力信号が選択されているとする。なお、図１８の場合には、１サイクルパルス全体をレジスタ３５Ｂに保持する必要がないので、遅延回路３４＿Ｓの遅延量を図１５の場合と同じにする必要はない。
Here, the case where the circuit configuration shown in FIG. 3 is used as each
上記のストローブ信号ＤＱＳの遅延量の設定の場合において、ストローブ信号ＤＱＳに同期した１サイクルパルスがＬレベルからＨレベルに立上がる部分は、フリップフロップＦＦ１，ＦＦ２に保持されていることになる。すなわち、フリップフロップＦＦ１に保持される遅延素子Ｄ１の出力信号がＨレベルになり、フリップフロップＦＦ２に保持される遅延素子Ｄ２の出力信号がＬレベルになる。 In the case of setting the delay amount of the strobe signal DQS, a portion where the one cycle pulse synchronized with the strobe signal DQS rises from the L level to the H level is held in the flip-flops FF1 and FF2. That is, the output signal of the delay element D1 held in the flip-flop FF1 goes high, and the output signal of the delay element D2 held in the flip-flop FF2 goes low.
図１８のビット信号ＤＡＴＡ０の場合、フリップフロップＦＦ５に保持される遅延素子Ｄ５の出力信号がＬレベルであり、フリップフロップＦＦ４に保持される遅延素子Ｄ４の出力信号がＨレベルである。したがって、ビット信号ＤＡＴＡ０の立上がりは、３個の遅延素子Ｄの遅延時間だけ上記のストローブ信号ＤＱＳの立上がりよりも進んでいる。よって、キャリブレーション回路３３は、ビットデスキューのために、ビット信号ＤＡＴＡ０に対応する遅延回路３４＿０の遅延コードＤＣを、現在の遅延量よりも３個の遅延素子Ｄの遅延時間だけ遅れた遅延量となるように設定する。これによって、ストローブ信号ＤＱＳがＬレベルからＨレベルに立上がるタイミングと、ビット信号ＤＡＴＡ０がＬレベルからＨレベルに立上がるタイミングとを同期させることができる。
In the case of the bit signal DATA0 in FIG. 18, the output signal of the delay element D5 held in the flip-flop FF5 is at L level, and the output signal of the delay element D4 held in the flip-flop FF4 is at H level. Therefore, the rise of bit signal DATA0 is ahead of the rise of strobe signal DQS by the delay time of three delay elements D. Therefore, the
同様に、ビット信号ＤＡＴＡ１の立上がり部分は、フリップフロップＦＦ２，ＦＦ３の値に対応している。したがって、ビット信号ＤＡＴＡ１の立上がりは、１個の遅延素子Ｄの遅延時間だけストローブ信号ＤＱＳの立上がりよりも進んでいる。したがって、キャリブレーション回路３３は、ビットデスキューのために、ビット信号ＤＡＴＡ１に対応する遅延回路３４＿１の遅延コードＤＣを、現在の遅延量よりも１個の遅延素子Ｄの遅延時間だけ遅れた遅延量となるように設定する。
Similarly, the rising portion of the bit signal DATA1 corresponds to the values of the flip-flops FF2 and FF3. Therefore, the rise of bit signal DATA1 is ahead of the rise of strobe signal DQS by the delay time of one delay element D. Therefore, the
同様に、ビット信号ＤＡＴＡ２の立上がり部分は、フリップフロップＦＦ３，ＦＦ４の値に対応している。したがって、ビット信号ＤＡＴＡ２の立上がりは、２個の遅延素子Ｄの遅延時間だけストローブ信号ＤＱＳの立上がりよりも進んでいる。したがって、キャリブレーション回路３３は、ビットデスキューのために、ビット信号ＤＡＴＡ２に対応する遅延回路３４＿２の遅延コードＤＣを、現在の遅延量よりも３個の遅延素子Ｄの遅延時間だけ遅れた遅延量となるように設定する。
Similarly, the rising portion of the bit signal DATA2 corresponds to the values of the flip-flops FF3 and FF4. Therefore, the rise of bit signal DATA2 is ahead of the rise of strobe signal DQS by the delay time of two delay elements D. Therefore, the
（２．データトレーニングの具体例）
図１９は、第５の実施形態の半導体装置において、ビットごとの入力信号の立上がりエッジまたは立下がりエッジに基づいて生成されたトリガに応答して、各レジスタに取り込まれた１サイクルパルスの波形を示す図である。さらに、図１９では、トリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇがアサートされた時点において、フリップフロップＦＦ４〜ＦＦ１１に保持された遅延素子Ｄ４〜Ｄ１１の出力信号の論理値が、各１サイクルパルスの波形に重ねて示されている。
(2. Specific example of data training)
FIG. 19 shows a waveform of a one-cycle pulse captured by each register in response to a trigger generated based on a rising edge or a falling edge of an input signal for each bit in the semiconductor device of the fifth embodiment. FIG. Further, in FIG. 19, when the trigger signal cal_smpl_trg is asserted, the logical values of the output signals of the delay elements D4 to D11 held in the flip-flops FF4 to FF11 are shown superimposed on the waveform of each one-cycle pulse. I have.
ここで、第１の実施形態の場合と同様に、図１６のトリガ生成回路４０Ｂは、遅延素子Ｄ８の出力信号に基づいてトリガ信号ｃａｌ＿ｓｍｐｌ＿ｔｒｇを生成する。ただし、実際上は、トリガ生成回路４０Ｂ自身の遅延のために、遅延素子Ｄ１１の出力信号がＬレベルからＨレベルに変化する直前のタイミングでトリガがかかるものとする。
Here, as in the case of the first embodiment, the
上記のトリガのタイミングはどのビットについても同じであるので、図１９に示すように、いずれのビット信号ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２についても、その立上がり部分は、フリップフロップＦＦ１０，ＦＦ１１に対応している。すなわち、フリップフロップＦＦ１１に保持された遅延素子Ｄ１１の出力信号はＬレベルであり、フリップフロップＦＦ１０に保持された遅延素子Ｄ１０の出力信号はＨレベルである。 Since the trigger timing is the same for all bits, as shown in FIG. 19, the rising portions of any of the bit signals DATA0, DATA1, and DATA2 correspond to the flip-flops FF10 and FF11. That is, the output signal of the delay element D11 held in the flip-flop FF11 is at L level, and the output signal of the delay element D10 held in the flip-flop FF10 is at H level.
一方、ビット信号ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２の立下がり部分は、各ビット信号の有効ウィンドウサイズに応じて異なる。したがって、キャリブレーション回路３３は、ビットごとに対応するレジスタ３５Ｂに取り込まれた１サイクルパルスに基づいて、ビットごとの有効ウィンドウサイズの計算を行うことができ、さらに、ストローブ信号ＤＱＳの遅延量を設定することができる。
On the other hand, the falling portions of the bit signals DATA0, DATA1, and DATA2 differ according to the effective window size of each bit signal. Therefore, the
具体的に、図１９のビット信号ＤＡＴＡ０に対応する１サイクルパルスの場合、有効ウィンドウサイズは６個の遅延素子Ｄ５〜Ｄ１０の遅延時間に相当する。図１５のビット信号ＤＡＴＡ１の場合、有効ウィンドウサイズは３個の遅延素子Ｄ８〜Ｄ１０の遅延時間に相当する。図１５のビット信号ＤＡＴＡ２の場合、有効ウィンドウサイズは３個の遅延素子Ｄ８〜Ｄ１０の遅延時間に相当する。したがって、有効ウィンドウサイズの最小値は３個の遅延素子の遅延時間に相当する。 Specifically, in the case of a one-cycle pulse corresponding to bit signal DATA0 in FIG. 19, the effective window size corresponds to the delay time of six delay elements D5 to D10. In the case of the bit signal DATA1 in FIG. 15, the effective window size corresponds to the delay time of the three delay elements D8 to D10. In the case of the bit signal DATA2 in FIG. 15, the effective window size corresponds to the delay time of the three delay elements D8 to D10. Therefore, the minimum value of the effective window size corresponds to the delay time of the three delay elements.
したがって、キャリブレーション回路３３は、有効ウィドウサイズの最小値の半分である１〜２個の遅延素子Ｄの遅延時間だけ現在の遅延量よりも遅れた遅延量となるように、ストローブ信号ＤＱＳに対応する遅延回路３４＿Ｓの遅延コードＤＣを設定する。
Therefore, the
［第５の実施形態の効果］
以上のとおり、第５の実施形態によれば、トリガ生成回路４０Ｂは、トリガ信号として、ストローブ信号ＤＱＳと入力ビット信号自身とを切り替えて用いることができるように構成される。したがって、トリガ信号としてストローブ信号ＤＱＳを用いる場合には、ビットごとにレジスタ３５Ｂに保持された１サイクルパルスの立上がりエッジまたは立下がりエッジを利用することによって、短時間でビットデスキューを実行することができる。さらに、上記の場合には第４の実施形態の場合と異なり、１サイクルパルス全体（立上がりエッジから立下がりエッジまで）を対応するレジスタ３５Ｂに取り込む必要はないというメリットがある。
[Effects of Fifth Embodiment]
As described above, according to the fifth embodiment, the
一方、トリガ信号として入力ビット信号自身を用いる場合には、第１の実施形態で説明したように、ビットごとに設けられた遅延回路に１サイクルパルスを１度だけ入力するだけで、ビットごとの有効ウィンドウサイズを決定することができる。したがって、データトレーニング（すなわち、ストローブ信号の遅延量の設定）に要する時間を極めて短縮することができる。 On the other hand, when the input bit signal itself is used as the trigger signal, as described in the first embodiment, only one cycle pulse is input once to the delay circuit provided for each bit, and the The effective window size can be determined. Therefore, the time required for data training (that is, setting of the amount of delay of the strobe signal) can be significantly reduced.
以上により、第５の実施形態によれば、インタフェース回路の初期化時のキャリブレーションに要する時間を短縮することができ、さらには、再キャリブレーション時の待ち時間を短縮することができる。 As described above, according to the fifth embodiment, the time required for calibration when initializing the interface circuit can be reduced, and the waiting time for re-calibration can be reduced.
なお、第５の実施形態は、第２の実施形態で説明した参照電圧トレーニングに組合わせることもできる。 Note that the fifth embodiment can be combined with the reference voltage training described in the second embodiment.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
３０，３１ レシーバ、３２ 参照電圧生成器、３３ キャリブレーション回路、３４，３４Ａ 遅延回路、３５，３５Ａ，３５Ｂ レジスタ、３６ サンプリング回路、４０，４０Ａ，４０Ｂ トリガ生成回路、５０，５０Ａ 遅延線、６０，６１ ドライバ、１００，１００Ａ，１００Ｂ 半導体装置、１０１，１０１Ａ，１０１Ｂ インタフェース回路、１０２，１０２Ａ，１０２Ｂ 内部回路、１１０ 受信制御回路、Ｄ，Ｄ１〜Ｄ１１，ＤＯ，Ｄｉ 遅延素子、ＤＡＴＡ データ信号、ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２ ビット信号、ＤＱＳ ストローブ信号、ＦＦ，ＦＦ１〜ＦＦ１１ フリップフロップ、ｃａｌ＿ｓｍｐｌ＿ｔｒｇ トリガ信号。 30, 31 receiver, 32 reference voltage generator, 33 calibration circuit, 34, 34A delay circuit, 35, 35A, 35B register, 36 sampling circuit, 40, 40A, 40B trigger generation circuit, 50, 50A delay line, 60, 61 driver, 100, 100A, 100B semiconductor device, 101, 101A, 101B interface circuit, 102, 102A, 102B internal circuit, 110 reception control circuit, D, D1 to D11, DO, Di delay element, DATA data signal, DATA0, DATA1, DATA2 bit signal, DQS strobe signal, FF, FF1 to FF11 flip-flop, cal_smpl_trg trigger signal.
Claims (14)
前記インタフェース回路は、
前記ストローブ信号が入力される第１の遅延線を含み、遅延量が可変の第１の遅延回路と、
前記データ信号が入力される第２の遅延線を含み、遅延量が可変の第２の遅延回路と、
前記第２の遅延線を伝送中の前記データ信号を前記第２の遅延線上の位置に対応付けて保持するレジスタと、
前記レジスタに保持された前記データ信号に基づいて前記第１の遅延回路の遅延量および前記第２の遅延回路の遅延量の少なくとも一方の設定値を算出するキャリブレーション回路とを備える、半導体装置。 An interface circuit for receiving a strobe signal and a data signal,
The interface circuit includes:
A first delay circuit including a first delay line to which the strobe signal is input, the delay amount being variable;
A second delay circuit including a second delay line to which the data signal is input, the second delay circuit having a variable delay amount;
A register for holding the data signal being transmitted through the second delay line in association with a position on the second delay line;
A semiconductor circuit comprising: a calibration circuit that calculates a set value of at least one of a delay amount of the first delay circuit and a delay amount of the second delay circuit based on the data signal held in the register.
前記レジスタは、前記トリガ生成回路によって生成されたトリガに応答して、前記データ信号を保持する、請求項１に記載の半導体装置。 The interface circuit further includes a trigger generation circuit that generates a trigger based on a rising edge or a falling edge of the data signal being transmitted through the second delay line,
The semiconductor device according to claim 1, wherein the register holds the data signal in response to a trigger generated by the trigger generation circuit.
前記キャリブレーション回路は、算出した前記有効ウィンドウサイズに基づいて、前記第１の遅延回路の遅延量および前記第２の遅延回路の遅延量の少なくとも一方の設定値を算出する、請求項２に記載の半導体装置。 The calibration circuit calculates an effective window size based on an interval between a rising edge and a falling edge of the data signal held in the register,
3. The calibration circuit according to claim 2, wherein the calibration circuit calculates a set value of at least one of a delay amount of the first delay circuit and a delay amount of the second delay circuit based on the calculated effective window size. Semiconductor device.
前記トリガ生成回路は、前記第１のトリガモードにおいて、前記第２の遅延線を伝送中の前記データ信号の立上がりエッジまたは立下がりエッジに基づいてトリガを生成し、
前記トリガ生成回路は、前記第２のトリガモードにおいて、前記第１の遅延回路によって遅延された前記ストローブ信号に基づいてトリガを生成し、
前記レジスタは、前記トリガ生成回路によって生成されたトリガに応答して、前記データ信号を保持する、請求項１に記載の半導体装置。 The interface circuit further includes a trigger generation circuit having a first trigger mode and a second trigger mode,
In the first trigger mode, the trigger generation circuit generates a trigger based on a rising edge or a falling edge of the data signal being transmitted through the second delay line,
The trigger generation circuit generates a trigger based on the strobe signal delayed by the first delay circuit in the second trigger mode,
The semiconductor device according to claim 1, wherein the register holds the data signal in response to a trigger generated by the trigger generation circuit.
前記キャリブレーション回路は、前記第２のトリガモードにおいて、前記レジスタに保持された前記データ信号の立上がりエッジまたは立下がりエッジに基づいて、前記ストローブ信号と前記データ信号との間のタイミングのずれを算出し、
前記キャリブレーション回路は、算出した前記有効ウィンドウサイズおよび算出した前記タイミングのずれに基づいて、前記第１の遅延回路の遅延量および前記第２の遅延回路の遅延量のうち少なくとも一方の設定値を算出する、請求項４に記載の半導体装置。 The calibration circuit, in the first trigger mode, calculates an effective window size based on an interval between a rising edge and a falling edge of the data signal held in the register,
The calibration circuit calculates a timing difference between the strobe signal and the data signal based on a rising edge or a falling edge of the data signal held in the register in the second trigger mode. And
The calibration circuit sets at least one of a delay amount of the first delay circuit and a delay amount of the second delay circuit based on the calculated effective window size and the calculated timing shift. The semiconductor device according to claim 4, wherein the calculation is performed.
前記レジスタは、前記トリガ生成回路によって生成されたトリガに応答して、前記データ信号を保持する、請求項１に記載の半導体装置。 The interface circuit further includes a trigger generation circuit that generates a trigger based on the strobe signal delayed by the first delay circuit,
The semiconductor device according to claim 1, wherein the register holds the data signal in response to a trigger generated by the trigger generation circuit.
前記キャリブレーション回路は、前記レジスタに保持された前記データ信号の立上がりエッジまたは立下がりエッジに基づいて、前記ストローブ信号と前記データ信号との間のタイミングのずれを算出し、
前記キャリブレーション回路は、算出した前記有効ウィンドウサイズおよび算出した前記タイミングのずれに基づいて、前記第１の遅延回路の遅延量および前記第２の遅延回路の遅延量のうち少なくとも一方の設定値を算出する、請求項６に記載の半導体装置。 The calibration circuit calculates an effective window size based on an interval between a rising edge and a falling edge of the data signal held in the register,
The calibration circuit calculates a timing shift between the strobe signal and the data signal based on a rising edge or a falling edge of the data signal held in the register,
The calibration circuit sets at least one of a delay amount of the first delay circuit and a delay amount of the second delay circuit based on the calculated effective window size and the calculated timing shift. The semiconductor device according to claim 6, wherein the calculation is performed.
前記第１の遅延線の前記第１端から入力された前記ストローブ信号は、前記第１の選択回路によって選択された前記第１の遅延線の出力端から出力され、
前記第２の遅延回路は、前記第２の遅延線の第１端と第２端との間の複数の出力点のうちの１つを、第２の設定値に従って選択する第２の選択回路を含み、
前記第２の遅延線の前記第１端から入力された前記データ信号は、前記第２の選択回路によって選択された前記第２の遅延線の出力端から出力される、請求項３に記載の半導体装置。 The first delay circuit is configured to select one of a plurality of output points between a first end and a second end of the first delay line in accordance with a first set value. Including
The strobe signal input from the first end of the first delay line is output from an output end of the first delay line selected by the first selection circuit,
The second delay circuit selects one of a plurality of output points between a first end and a second end of the second delay line according to a second set value. Including
4. The data line according to claim 3, wherein the data signal input from the first end of the second delay line is output from an output end of the second delay line selected by the second selection circuit. Semiconductor device.
参照電圧を生成する参照電圧生成器と、
前記第２の遅延回路の前段に設けられ、受信した前記データ信号の値と前記参照電圧とを比較し、比較結果に基づいて前記データ信号の波形を整形するレシーバとをさらに備える、請求項１に記載の半導体装置。 The interface circuit includes:
A reference voltage generator for generating a reference voltage;
2. A receiver provided before the second delay circuit, for comparing a value of the received data signal with the reference voltage, and shaping a waveform of the data signal based on a result of the comparison. 3. The semiconductor device according to claim 1.
参照電圧を生成する参照電圧生成器と、
前記第２の遅延回路の前段に設けられ、受信した前記データ信号の値と前記参照電圧とを比較し、比較結果に基づいて前記データ信号の波形を整形するレシーバとをさらに備える、請求項２に記載の半導体装置。 The interface circuit includes:
A reference voltage generator for generating a reference voltage;
3. A receiver provided before the second delay circuit, the receiver comparing the value of the received data signal with the reference voltage, and shaping the waveform of the data signal based on the comparison result. 3. The semiconductor device according to claim 1.
参照電圧を生成する参照電圧生成器と、
前記第２の遅延回路の前段に設けられ、受信した前記データ信号の値と前記参照電圧とを比較し、比較結果に基づいて前記データ信号の波形を整形するレシーバとをさらに備える、請求項３に記載の半導体装置。 The interface circuit includes:
A reference voltage generator for generating a reference voltage;
4. A receiver provided before the second delay circuit, for comparing a value of the received data signal with the reference voltage, and shaping a waveform of the data signal based on a result of the comparison. 3. The semiconductor device according to claim 1.
データ信号が入力される第２の遅延線を含み、遅延量が可変の第２の遅延回路と、
前記第１の遅延回路によって遅延された前記ストローブ信号の立上がりエッジおよび立下がりエッジの少なくとも一方のタイミングで、前記第２の遅延回路によって遅延された前記データ信号をサンプリングするサンプリング回路と、
前記第２の遅延線を伝送中の前記データ信号の立上がりエッジまたは立下がりエッジに基づいてトリガを生成するトリガ生成回路と、
前記トリガ生成回路によって生成されたトリガに応答して、前記第２の遅延線を伝送中の前記データ信号を前記第２の遅延線上の位置に対応付けて保持するレジスタとを備える、半導体装置。 A first delay circuit including a first delay line to which a strobe signal is input, the delay amount being variable;
A second delay circuit including a second delay line to which a data signal is input and having a variable delay amount;
A sampling circuit that samples the data signal delayed by the second delay circuit at at least one of a rising edge and a falling edge of the strobe signal delayed by the first delay circuit;
A trigger generation circuit that generates a trigger based on a rising edge or a falling edge of the data signal being transmitted through the second delay line;
A semiconductor device comprising, in response to a trigger generated by the trigger generation circuit, a register for holding the data signal being transmitted through the second delay line in association with a position on the second delay line.
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Cited By (2)
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| US11756605B2 (en) | 2020-11-20 | 2023-09-12 | Renesas Electronics Corporation | Semiconductor device |
| JP7504006B2 (en) | 2020-11-20 | 2024-06-21 | ルネサスエレクトロニクス株式会社 | Semiconductor Device |
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