JP2020042284A - Light emitting device - Google Patents
Light emitting device Download PDFInfo
- Publication number
- JP2020042284A JP2020042284A JP2019205971A JP2019205971A JP2020042284A JP 2020042284 A JP2020042284 A JP 2020042284A JP 2019205971 A JP2019205971 A JP 2019205971A JP 2019205971 A JP2019205971 A JP 2019205971A JP 2020042284 A JP2020042284 A JP 2020042284A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- potential
- wiring
- film
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
Description
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法
、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置、表示装置
、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関す
る。例えば、本発明は半導体装置、特に、トランジスタが各画素に設けられた発光装置に
関する。
The present invention relates to an object, a method, or a manufacturing method. Alternatively, the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). In particular, one embodiment of the present invention relates to a semiconductor device, a display device, a light-emitting device, a memory device, a driving method thereof, or a manufacturing method thereof. In particular, one embodiment of the present invention relates to a semiconductor device, a display device, a light-emitting device, a power storage device, a storage device, a driving method thereof, or a manufacturing method thereof. For example, the present invention relates to a semiconductor device, particularly to a light emitting device in which a transistor is provided in each pixel.
発光素子を用いたアクティブマトリクス型の発光装置は、画像信号に従って発光素子に
供給する電流値を制御するトランジスタ（駆動用トランジスタ）の閾値電圧のばらつきが
、発光素子の輝度に反映されやすい。上記閾値電圧のばらつきが発光素子の輝度に与える
影響を防ぐために、下記の特許文献１では、駆動用トランジスタのソース電圧から閾値電
圧及び移動度を検出し、検出された閾値電圧及び移動度に基づいて、表示画像に応じたプ
ログラムデータ信号を設定する表示装置について記載されている。
In an active matrix light-emitting device using a light-emitting element, a variation in threshold voltage of a transistor (a driving transistor) that controls a current value supplied to the light-emitting element in accordance with an image signal is easily reflected on luminance of the light-emitting element. In order to prevent the above-described variation in the threshold voltage from affecting the luminance of the light-emitting element, in
駆動用トランジスタの電気的特性を読み出す際に画素から出力される電流は、数十ｎＡ
乃至数百ｎＡ程度の非常に小さい値を有する。そのため、当該電流の経路となる配線に電
気的に接続されている回路内において、電源線の間をオフ電流が流れていると、駆動用ト
ランジスタの電気的特性を正確に読み出すのが難しくなる。この場合、画素から出力され
る電流を用いて、画素に入力される画像信号に補正をかけても、駆動用トランジスタの電
気的特性の影響が小さくなるように、発光素子に供給される電流値を補正することが難し
い。
The current output from the pixel when reading out the electrical characteristics of the driving transistor is several tens nA.
It has a very small value of about several hundred nA. Therefore, when an off-state current flows between power supply lines in a circuit electrically connected to a wiring serving as a current path, it is difficult to accurately read out electric characteristics of a driving transistor. In this case, even if the image signal input to the pixel is corrected using the current output from the pixel, the current value supplied to the light emitting element is reduced so that the effect of the electrical characteristics of the driving transistor is reduced. Is difficult to correct.
上述したような技術的背景のもと、本発明の一態様は、画素間の輝度のばらつきが抑え
られる発光装置の提供を、課題の一つとする。
In view of the above technical background, an object of one embodiment of the present invention is to provide a light-emitting device in which luminance variation between pixels is suppressed.
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、
これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は
、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明
細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請
求項などの記載から、これら以外の課題を抽出することが可能である。
Note that an object of one embodiment of the present invention is to provide a novel semiconductor device or the like. In addition,
The description of these issues does not preclude the existence of other issues. Note that one embodiment of the present invention does not necessarily need to solve all of these problems. It should be noted that issues other than these are naturally evident from the description of the specification, drawings, claims, etc., and that other issues can be extracted from the description of the specifications, drawings, claims, etc. It is.
本発明の一態様にかかる発光装置は、画素と、上記画素から取り出された電流の値をデ
ータとして含む信号を生成する第１回路と、上記信号に従って、画像信号を補正する第２
回路と、上記画素と上記第１回路との間において上記電流の経路に第１スイッチを介して
電気的に接続された第３回路と、を有し、上記画素は、発光素子と、上記画像信号に従っ
て、上記発光素子への上記電流の供給を制御するトランジスタと、上記電流の上記画素か
らの取り出しを制御する第２スイッチと、を有する。
A light-emitting device according to one embodiment of the present invention includes a pixel, a first circuit that generates a signal including a value of a current extracted from the pixel as data, and a second circuit that corrects an image signal according to the signal.
A third circuit electrically connected to the current path between the pixel and the first circuit via a first switch, wherein the pixel includes a light emitting element and the image. A transistor that controls supply of the current to the light emitting element in accordance with a signal; and a second switch that controls extraction of the current from the pixel.
本発明の一態様にかかる発光装置は、画素と、上記画素から取り出された電流の値をデ
ータとして含む信号を生成する第１回路と、上記信号に従って、画像信号を補正する第２
回路と、上記画素と上記第１回路との間において上記電流の経路に第１スイッチを介して
電気的に接続された第３回路と、を有し、上記画素は、発光素子と、上記画像信号に従っ
て、上記発光素子への上記電流の供給を制御するトランジスタと、上記電流の上記画素か
らの取り出しを制御する第２スイッチと、上記トランジスタのゲートとドレインの間の導
通状態を制御する、或いは、上記トランジスタのゲートと配線との間の導通状態を制御す
る第３スイッチと、を有する。
A light-emitting device according to one embodiment of the present invention includes a pixel, a first circuit that generates a signal including a value of a current extracted from the pixel as data, and a second circuit that corrects an image signal according to the signal.
A third circuit electrically connected to the current path between the pixel and the first circuit via a first switch, wherein the pixel includes a light emitting element and the image. A transistor that controls supply of the current to the light-emitting element, a second switch that controls extraction of the current from the pixel, and controls a conduction state between a gate and a drain of the transistor according to the signal; or And a third switch for controlling a conductive state between the gate of the transistor and the wiring.
さらに、本発明の一態様にかかる発光装置は、上記トランジスタが酸化物半導体膜にチ
ャネル形成領域を有していても良い。
Further, in the light-emitting device of one embodiment of the present invention, the transistor may include a channel formation region in the oxide semiconductor film.
さらに、本発明の一態様にかかる発光装置は、上記第３回路がダイオードを有していて
も良い。
Further, in the light-emitting device according to one embodiment of the present invention, the third circuit may include a diode.
本発明の一態様により、画素間の輝度のばらつきが抑えられる発光装置を提供すること
ができる。
According to one embodiment of the present invention, a light-emitting device in which variation in luminance between pixels is suppressed can be provided.
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、
これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は
、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求
項などの記載から、これら以外の効果を抽出することが可能である。
Note that according to one embodiment of the present invention, a novel semiconductor device or the like can be provided. In addition,
The description of these effects does not disturb the existence of other effects. Note that one embodiment of the present invention does not necessarily need to have all of these effects. It should be noted that effects other than these are obvious from the description of the specification, drawings, claims, etc., and other effects can be extracted from the description of the specification, drawings, claims, etc. It is.
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that the form and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention is not construed as being limited to the description of the embodiments below.
なお、トランジスタのソースとは、半導体膜として機能する半導体膜の一部であるソー
ス領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トラ
ンジスタのドレインとは、半導体膜として機能する半導体膜の一部であるドレイン領域、
或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲー
ト電極を意味する。
Note that a source of a transistor refers to a source region which is part of a semiconductor film functioning as a semiconductor film, or a source electrode which is electrically connected to the semiconductor film. Similarly, a drain of a transistor refers to a drain region which is part of a semiconductor film functioning as a semiconductor film,
Alternatively, it means a drain electrode electrically connected to the semiconductor film. The gate means a gate electrode.
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えら
れる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジス
タでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレ
インと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がド
レインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上
、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明
する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替
わる。
The terms “source” and “drain” of a transistor are interchanged depending on the conductivity type of the transistor and the level of potential applied to each terminal. In general, in an n-channel transistor, a terminal to which a low potential is applied is called a source, and a terminal to which a high potential is applied is called a drain. In a p-channel transistor, a terminal supplied with a low potential is called a drain, and a terminal supplied with a high potential is called a source. In this specification, for the sake of convenience, the connection relation between transistors may be described on the assumption that the source and the drain are fixed, but the terms “source” and “drain” are actually interchanged according to the above potential relation. .
〈発光装置の構成例〉
図１に、本発明の一態様にかかる発光装置の構成を、一例として示す。図１に示す発光
装置１０は、画素１１と、モニター回路１２と、画像処理回路１３と、スイッチ１９と、
画素１１とモニター回路１２間の電流の経路に、スイッチ１９を介して電気的に接続され
る回路１６とを有する。画素１１とモニター回路１２間の電流の経路は、画素１１とモニ
ター回路１２間の信号の経路となる配線を意味する。また、画素１１は、発光素子１４、
トランジスタ１５、スイッチ１７、及び容量素子１８を有する。
<Configuration example of light emitting device>
FIG. 1 illustrates an example of a structure of a light-emitting device according to one embodiment of the present invention. The
A
The
発光素子１４は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（
Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧
によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と
、アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に
設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含
む発光層を少なくとも含んでいる。ＥＬ層は、カソードとアノード間の電位差が、発光素
子１４の閾値電圧以上になったときに供給される電流により、エレクトロルミネッセンス
が得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発
光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
The
An element whose luminance is controlled by current or voltage, such as Organic Light Emitting Diode, is included in the category. For example, an OLED has at least an EL layer, an anode, and a cathode. The EL layer includes a single layer or a plurality of layers provided between the anode and the cathode, and includes at least a light-emitting layer containing a light-emitting substance. In the EL layer, electroluminescence is obtained by a current supplied when the potential difference between the cathode and the anode becomes equal to or higher than the threshold voltage of the
トランジスタ１５は、配線ＳＬを介して画素１１に入力された画像信号に従って、ドレ
イン電流の値が定められる。具体的に、トランジスタ１５は、ソース及びドレインの一方
が発光素子１４のアノードに電気的に接続されており、ソース及びドレインの他方が配線
ＶＬに電気的に接続されている。
The value of the drain current of the
なお、トランジスタ１５は、通常のゲート（第１ゲート）に加えて、閾値電圧を制御す
るためのバックゲート（第２ゲート）を有していても良い。また、図１では、トランジス
タ１５がｎチャネル型である場合を例示しており、トランジスタ１５のソース及びドレイ
ンの一方が、発光素子１４のアノードに電気的に接続されている。トランジスタ１５がｐ
チャネル型である場合は、トランジスタ１５のソース及びドレインの一方は、発光素子１
４のカソードに電気的に接続される。
Note that the
In the case of a channel type, one of the source and the drain of the
4 is electrically connected to the cathode.
また、スイッチ１７は、トランジスタ１５を流れるドレイン電流の、画素１１からの取
り出しを制御する機能と、トランジスタ１５を流れるドレイン電流の、発光素子１４への
供給を制御する機能と、を有する。具体的に、スイッチ１７は、トランジスタ１５のソー
ス及びドレインの一方と、配線ＭＬとの導通状態を制御する機能を有する。配線ＭＬから
スイッチ１７を介して取り出された、トランジスタ１５のドレイン電流は、モニター回路
１２に供給される。
The
スイッチ１７は、例えば、トランジスタを単数または複数用いて構成することができる
。或いは、スイッチ１７は、単数または複数のトランジスタに加えて、容量素子を用いて
いても良い。
The
具体的に、トランジスタ１５がｎチャネル型である場合、発光素子１４のカソードが配
線ＣＬに電気的に接続されている。また、配線ＶＬの電位が、配線ＣＬの電位に発光素子
１４の閾値電圧Ｖｔｈｅと、トランジスタ１５の閾値電圧Ｖｔｈとを加算した電位よりも
高い場合、トランジスタ１５のドレイン電流が発光素子１４に供給される。そして、発光
素子１４の輝度は、上記ドレイン電流の値によって定まる。また、配線ＭＬの電位が、配
線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低く、配線ＶＬの
電位が、配線ＭＬの電位にトランジスタ１５の閾値電圧Ｖｔｈを加算した電位よりも高い
場合、スイッチ１７がオンになると、トランジスタ１５のドレイン電流が配線ＭＬを介し
て画素１１から取り出される。
Specifically, when the
トランジスタ１５がｐチャネル型である場合、発光素子１４のアノードが配線ＣＬに電
気的に接続される。また、配線ＣＬの電位が、配線ＶＬの電位に発光素子１４の閾値電圧
Ｖｔｈｅと、トランジスタ１５の閾値電圧Ｖｔｈとを加算した電位よりも高い場合、トラ
ンジスタ１５のドレイン電流が発光素子１４に供給される。そして、発光素子１４の輝度
は、ドレイン電流の値によって定まる。また、配線ＭＬの電位が、配線ＣＬの電位から発
光素子１４の閾値電圧Ｖｔｈｅを差し引いた電位よりも高く、配線ＶＬの電位が、配線Ｍ
Ｌの電位からトランジスタ１５の閾値電圧Ｖｔｈを差し引いた電位よりも低い場合、スイ
ッチ１７がオンになると、トランジスタ１５のドレイン電流が配線ＭＬを介して画素１１
から取り出される。
When the
When the
Taken out of
容量素子１８は、トランジスタ１５のゲートと、ソース及びドレインの一方の電位差を
、保持する機能を有する。ただし、容量素子１８は、例えばトランジスタ１５のゲートと
半導体膜の間に形成されるゲート容量が十分大きい場合などは、必ずしも画素１１に設け
る必要はない。
The
画素１１は、発光素子１４、トランジスタ１５、スイッチ１７、容量素子１８のみなら
ず、トランジスタ、容量素子、抵抗、インダクタなどの他の回路素子をさらに有していて
も良い。
The
また、モニター回路１２は、スイッチ１７を介して画素１１から取り出された、トラン
ジスタ１５のドレイン電流を用いて、当該電流の値をデータとして含む信号を生成する機
能を有する。トランジスタ１５のドレイン電流には、トランジスタ１５の電気的特性がデ
ータとして含まれている。モニター回路１２として、例えば、積分回路などの、電流電圧
変換回路を用いることができる。
Further, the
画像処理回路１３は、モニター回路１２で生成された上記信号に従って、画素１１に入
力される画像信号を補正する機能を有する。具体的には、モニター回路１２で生成された
信号から、トランジスタ１５のドレイン電流が所望の値よりも大きかったと判断された場
合、トランジスタ１５のドレイン電流が小さくなるように、画像信号を補正する。逆に、
モニター回路１２で生成された信号から、トランジスタ１５のドレイン電流が所望の値よ
りも小さかったと判断された場合、トランジスタ１５のドレイン電流が大きくなるように
、画像信号を補正する。
The
When it is determined from the signal generated by the
画像信号の補正により、画素１１間に存在するトランジスタ１５の閾値電圧のばらつき
のみならず、トランジスタ１５の移動度などのその他の電気的特性のばらつきをも、補正
することができる。
The correction of the image signal can correct not only the variation in the threshold voltage of the
回路１６は、スイッチ１９がオンであるときに、画素１１とモニター回路１２間の信号
の経路となる配線と、導通状態にある。信号の経路となる上記配線とは、配線ＭＬに電気
的に接続されている。或いは、配線ＭＬが、信号の経路となる配線としての機能を有して
いても良い。回路１６として、例えば、上記信号の経路に過電流が流れるのを防ぐ機能を
有する保護回路を用いることができる。或いは、回路１６として、画素１１において画像
信号に従って階調を表示する際に、スイッチ１７を介してトランジスタ１５のソース及び
ドレインの一方に所定の電位を供給する機能を有する回路を用いることもできる。
When the
なお、画素１１から取り出されたトランジスタ１５のドレイン電流を、モニター回路１
２に送るための電流の経路、すなわち配線は、複数の画素１１から上記ドレイン電流をモ
ニター回路１２に送るために、パネル内において引き回される。そのため、上記配線は帯
電現象（チャージング）の放電経路となりやすく、上記配線を介して画素１１に与えられ
る放電のエネルギーによって、トランジスタが劣化または破壊される現象（ＥＳＤ：Ｅｌ
ｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）が、引き起こされる可能性がある。回
路１６として保護回路を用いる場合、回路１６が放電経路として機能するため、画素１１
に放電のエネルギーが流れ込むのを防ぎ、画素１１内におけるＥＳＤの発生を防ぐことが
できる。
Note that the drain current of the
2 is routed within the panel to send the drain current from the plurality of
Electro-Static Discharge) can be caused. When a protection circuit is used as the
To prevent the discharge energy from flowing into the
また、画素１１において、ＥＬ層の劣化などにより発光素子１４のアノードとカソード
間の電圧が増加すると、トランジスタ１５においてソース及びドレインの一方の電位が上
昇し、ゲートとソース間の電位差に相当するゲート電圧が、小さくなる。この場合、発光
素子１４に供給されるトランジスタ１５のドレイン電流が小さくなり、発光素子１４の輝
度が低下する。しかし、回路１６として、スイッチ１７を介してトランジスタ１５のソー
ス及びドレインの一方に所定の電位を供給する機能を有する回路を用いることで、トラン
ジスタ１５のソース及びドレインの一方の電位を補正することができる。よって、発光素
子１４に供給されるトランジスタ１５のドレイン電流が、ＥＬ層の劣化などにより低下す
るのを防ぐことができ、発光素子１４の輝度の低下を小さく抑えることができる。
Further, in the
ｎチャネル型のトランジスタ１５のソース及びドレインの一方の電位を補正する場合、
配線ＭＬの電位は、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よ
りも高くし、配線ＶＬの電位からトランジスタ１５の閾値電圧Ｖｔｈを差し引いた電位よ
りも低くする。また、ｐチャネル型のトランジスタ１５のソース及びドレインの一方の電
位を補正する場合、配線ＭＬの電位は、配線ＣＬの電位から発光素子１４の閾値電圧Ｖｔ
ｈｅを差し引いた電位よりも低くし、配線ＶＬの電位にトランジスタ１５の閾値電圧Ｖｔ
ｈを加算した電位よりも高くする。
When correcting one potential of the source and the drain of the n-
The potential of the wiring ML is higher than the potential obtained by adding the threshold voltage Vthe of the light-emitting
he is subtracted from the potential obtained by subtracting the threshold voltage Vt of the
The potential is made higher than the potential obtained by adding h.
なお、回路１６は、画素１１とモニター回路１２の間における電流の経路に、一つだけ
電気的に接続されていても良いし、複数電気的に接続されていても良い。いずれの場合に
おいても回路１６と電流の経路との間の導通状態は、スイッチ１９によって制御されてい
るものとする。
Note that the
スイッチ１７を介して画素１１からトランジスタ１５のドレイン電流を取り出す際に、
スイッチ１９をオフにしておくことで、ドレイン電流の経路と回路１６の間における電荷
の移動を防ぐことができる。なお、トランジスタ１５の電気的特性を読み出す際に画素１
１から取り出されるドレイン電流は、数十ｎＡ乃至数百ｎＡ程度の非常に小さい値を有す
る。そのため、当該ドレイン電流の経路となる配線に電気的に接続されている回路１６内
にオフ電流が流れていると、トランジスタ１５の電気的特性を正確に読み出すのが難しい
。しかし、本発明の一態様では、スイッチ１９をオフにして、ドレイン電流の経路と回路
１６の間における電荷の移動を防ぐことができるので、画素１１から取り出されるドレイ
ン電流の値が小さくても、トランジスタ１５の電気的特性を正確に読み出すことができ、
トランジスタ１５の電気的特性の影響が小さくなるように、発光素子１４に供給される電
流値を補正することができる。
When extracting the drain current of the
By turning off the
The drain current taken out from 1 has a very small value of about several tens nA to several hundreds nA. Therefore, when an off-state current flows in the
The value of the current supplied to the light-emitting
スイッチ１９は、例えば、トランジスタを単数または複数用いて構成することができる
。或いは、スイッチ１９は、単数または複数のトランジスタに加えて、容量素子を用いて
いても良い。
The
スイッチ１９にオフ電流の著しく小さいトランジスタを用いることで、スイッチ１９が
オフであるときに、ドレイン電流の経路と回路１６の間における電荷の移動をより確実に
防ぐことができる。その結果、トランジスタ１５の電気的特性を正確に読み出すことがで
き、トランジスタ１５の電気的特性の影響が小さくなるように、発光素子１４に供給され
る電流値をより正確に補正することができる。
By using a transistor with extremely low off-state current for the
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタ
のソースとドレイン間に流れる電流を意味する。
Unless otherwise specified, the term “off-state current” in this specification means a current flowing between a source and a drain of a transistor in a cut-off region.
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体
膜に、チャネル形成領域が形成されるトランジスタは、オフ電流を著しく小さくすること
ができるので、スイッチ１９として用いるのに適している。このような半導体としては、
例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリ
ウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニ
ウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすること
ができる。
A transistor in which a channel formation region is formed in a semiconductor film whose band gap is wider than silicon and whose intrinsic carrier density is lower than silicon can have extremely low off-state current, and thus is suitable for use as the
For example, an oxide semiconductor, gallium nitride, or the like, which has a band gap twice as large as that of silicon, can be given. The off-state current of the transistor including the semiconductor can be extremely small as compared with a transistor formed using a semiconductor such as normal silicon or germanium.
〈発光装置の具体的な構成例〉
次いで、図１に示した発光装置１０の、より詳細な構成の一例について説明する。図２
に、本発明の一態様に係る発光装置１０の構成を、ブロック図で一例として示す。なお、
ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして示してい
るが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複
数の機能に係わることもあり得る。
<Specific configuration example of light emitting device>
Next, an example of a more detailed configuration of the
Next, the structure of the light-emitting
In the block diagram, components are classified by function and shown as independent blocks.However, it is difficult to completely separate actual components by function, and one component may be related to multiple functions. possible.
図２に示す発光装置１０は、画素１１を画素部２４に複数有するパネル２５と、コント
ローラ２６と、ＣＰＵ２７と、画像処理回路１３と、画像メモリ２８と、メモリ２９と、
モニター回路１２と、スイッチ１９と、回路１６とを有する。また、図２に示す発光装置
１０は、パネル２５に、駆動回路３０及び駆動回路３１を有する。
The
It includes a
ＣＰＵ２７は、外部から入力された命令、またはＣＰＵ２７内に設けられたメモリに記
憶されている命令をデコードし、発光装置１０が有する各種回路の動作を統括的に制御す
ることで、当該命令を実行する機能を有する。
The
モニター回路１２は、画素１１から出力されたドレイン電流から、上記ドレイン電流の
値をデータとして含む信号を生成する。メモリ２９は、当該信号に含まれる上記データを
記憶する機能を有する。
The
画像メモリ２８は、発光装置１０に入力された画像データ３２を記憶する機能を有する
。なお、図２では、画像メモリ２８を１つだけ発光装置１０に設ける場合を例示している
が、複数の画像メモリ２８が発光装置１０に設けられていても良い。例えば、赤、青、緑
などの色相にそれぞれ対応する３つの画像データ３２により、画素部２４にフルカラーの
画像が表示される場合、各画像データ３２に対応した画像メモリ２８を、それぞれ設ける
ようにしても良い。
The
画像メモリ２８には、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）等の記憶回路を用いることができる。或いは、画像メモリ２８に、ＶＲＡＭ（Ｖｉｄ
ｅｏ ＲＡＭ）を用いても良い。
The
Memory), SRAM (Static Random Access Memory)
A storage circuit such as y) can be used. Alternatively, a VRAM (Vid
eo RAM) may be used.
画像処理回路１３は、ＣＰＵ２７からの命令に従い、画像データ３２の画像メモリ２８
への書き込みと、画像データ３２の画像メモリ２８からの読み出しを行い、画像データ３
２から画像信号Ｓｉｇを生成する機能を有する。また、画像処理回路１３は、ＣＰＵ２７
からの命令に従い、メモリ２９に記憶されているデータを読み出し、当該データを用いて
、画像信号の補正を行う機能を有する。
The
Of the
2 has a function of generating an image signal Sig. Further, the
Has the function of reading out the data stored in the memory 29 in accordance with the instruction from, and correcting the image signal using the data.
コントローラ２６は、画像データ３２を含む画像信号Ｓｉｇが入力されると、パネル２
５の仕様に合わせて画像信号Ｓｉｇに信号処理を施した後、パネル２５に供給する機能を
有する。また、コントローラ２６は、ＣＰＵ２７からの命令に従い、スイッチ１９のオン
またはオフの選択（スイッチング）を制御する機能を有する。
When the image signal Sig including the
5 has a function of subjecting the image signal Sig to signal processing in accordance with the specifications of No. 5 and then supplying it to the panel 25. In addition, the controller 26 has a function of controlling selection (switching) of the
駆動回路３１は、画素部２４が有する複数の画素１１を、行ごとに選択する機能を有す
る。また、駆動回路３０は、コントローラ２６から与えられた画像信号Ｓｉｇを、駆動回
路３１によって選択された行の画素１１に供給する機能を有する。
The
なお、コントローラ２６は、駆動回路３０や駆動回路３１などの駆動に用いられる各種
の駆動信号を、パネル２５に供給する機能を有する。駆動信号には、駆動回路３０の動作
を制御するスタートパルス信号ＳＳＰ、クロック信号ＳＣＫ、ラッチ信号ＬＰ、駆動回路
３１の動作を制御するスタートパルス信号ＧＳＰ、クロック信号ＧＣＫなどが含まれる。
Note that the controller 26 has a function of supplying various drive signals used for driving the
なお、発光装置１０は、発光装置１０が有するＣＰＵ２７に、データや命令を与える機
能を有する入力装置を、有していても良い。入力装置として、キーボード、ポインティン
グデバイス、タッチパネル、センサなどを用いることができる。
The
〈画素の構成例１〉
次いで、図１に示す発光装置１０が有する、画素１１の具体的な構成例について説明す
る。
<Pixel Configuration Example 1>
Next, a specific configuration example of the
図３に、画素１１の回路図の一例を示す。画素１１は、スイッチ１７として機能するト
ランジスタ１７ｔと、容量素子１８と、発光素子１４と、トランジスタ２０とを有する。
FIG. 3 shows an example of a circuit diagram of the
発光素子１４の画素電極は、画素１１に入力される画像信号Ｓｉｇに従ってその電位が
制御される。また、発光素子１４の輝度は、画素電極と共通電極の間の電位差によって定
まる。例えば、ＯＬＥＤを発光素子１４として用いる場合、アノードとカソードのいずれ
か一方が画素電極として機能し、他方が共通電極として機能する。図３では、発光素子１
４のアノードを画素電極として用い、発光素子１４のカソードを共通電極として用いた画
素１１の構成を例示している。
The potential of the pixel electrode of the
4 illustrates the configuration of the
トランジスタ２０は、配線ＳＬと、トランジスタ１５のゲートとの間の導通状態を制御
する機能を有する。トランジスタ１５は、ソース及びドレインの一方が、発光素子１４の
アノードに電気的に接続され、ソース及びドレインの他方が配線ＶＬに電気的に接続され
ている。トランジスタ１７ｔは、配線ＭＬと、トランジスタ１５のソース及びドレインの
一方の間の導通状態を制御する機能を有する。容量素子１８の一対の電極のうち、一方は
トランジスタ１５のゲートに電気的に接続され、他方は発光素子１４のアノードに電気的
に接続されている。
The
また、トランジスタ２０のスイッチングは、トランジスタ２０のゲートに電気的に接続
された配線ＧＬの電位に従って行われる。トランジスタ１７ｔのスイッチングは、トラン
ジスタ１７ｔのゲートに電気的に接続された配線ＧＬの電位に従って行われる。
The switching of the
画素１１が有するトランジスタには、酸化物半導体や、非晶質、微結晶、多結晶、又は
単結晶の、シリコン、又はゲルマニウムなどの半導体を用いることができる。トランジス
タ２０が酸化物半導体をチャネル形成領域に含むことで、トランジスタ２０のオフ電流を
極めて小さくすることができる。そして、上記構成を有するトランジスタ２０を画素１１
に用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタ
をトランジスタ２０に用いる場合に比べて、トランジスタ１５のゲートに蓄積された電荷
のリークを防ぐことができる。
The transistor included in the
In this case, leakage of electric charge accumulated in the gate of the
よって、静止画のように、連続する幾つかのフレーム期間に渡って、画素部に同じ画像
情報を有する画像信号Ｓｉｇが書き込まれる場合などは、駆動周波数を低くする、言い換
えると一定期間内における画素部への画像信号Ｓｉｇの書き込み回数を少なくしても、画
像の表示を維持することができる。例えば、電子供与体（ドナー）となる水分または水素
などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化
物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をトランジス
タ２０の半導体膜に用いることで、画像信号Ｓｉｇの書き込みの間隔を１０秒以上、好ま
しくは３０秒以上、さらに好ましくは１分以上にすることができる。そして、画像信号Ｓ
ｉｇが書き込まれる間隔を長くすればするほど、消費電力をより低減することができる。
Therefore, when the image signal Sig having the same image information is written to the pixel portion over several consecutive frame periods, such as a still image, the driving frequency is reduced, in other words, the pixel within a certain period is reduced. Even if the number of times of writing the image signal Sig to the unit is reduced, the display of the image can be maintained. For example, a purified oxide semiconductor which is reduced in impurities such as moisture or hydrogen serving as an electron donor and is reduced in oxygen vacancies is used for a semiconductor film of the
The longer the interval at which the ig is written, the more the power consumption can be reduced.
また、画像信号Ｓｉｇの電位をより長い期間に渡って保持することができるため、トラ
ンジスタ１５のゲートの電位を保持するための容量素子１８を画素１１に設けなくとも、
表示される画質が低下するのを防ぐことができる。よって、容量素子１８を設けないこと
によって、或いは容量素子１８のサイズを小さくすることによって、画素１１の開口率を
高めることができるため、発光素子１４の長寿命化を実現し、延いては、発光装置１０の
信頼性を高めることができる。
In addition, since the potential of the image signal Sig can be held for a longer period, the
It is possible to prevent the displayed image quality from lowering. Therefore, by not providing the
なお、図３において、画素１１は、必要に応じて、トランジスタ、ダイオード、抵抗素
子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
Note that in FIG. 3, the
また、図３において、各トランジスタは、ゲートを半導体膜の片側において少なくとも
有していれば良いが、半導体膜を間に挟んで存在する一対のゲートを有していても良い。
一対のゲートの一方をバックゲートとすると、通常のゲート及びバックゲートに同じ高さ
の電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与え
られていても良い。バックゲートに与える電位の高さを制御することで、トランジスタの
閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領
域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けるこ
とで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
In addition, in FIG. 3, each transistor only needs to have a gate on at least one side of the semiconductor film, but may have a pair of gates with the semiconductor film interposed therebetween.
When one of the pair of gates is a back gate, a normal gate and a back gate may be given the same potential, or a fixed potential such as a ground potential may be given only to the back gate. . By controlling the level of the potential applied to the back gate, the threshold voltage of the transistor can be controlled. In addition, by providing a back gate, a channel formation region is increased and an increase in drain current can be realized. Further, by providing a back gate, a depletion layer is easily formed in the semiconductor film, so that the S value can be improved.
また、図３では、トランジスタが全てｎチャネル型である場合を例示している。画素１
１内のトランジスタが全て同じチャネル型である場合、トランジスタの作製工程において
、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部省略することがで
きる。ただし、本発明の一態様に係る発光装置では、必ずしも画素１１内のトランジスタ
が全てｎチャネル型である必要はない。発光素子１４のカソードが配線ＣＬに電気的に接
続されている場合、少なくともトランジスタ１５はｎチャネル型であることが望ましく、
発光素子１４のアノードが配線ＣＬに電気的に接続されている場合、少なくともトランジ
スタ１５はｐチャネル型であることが望ましい。
FIG. 3 illustrates a case where all the transistors are n-channel transistors.
In the case where all the transistors in the
When the anode of the light-emitting
また、図３では、画素１１内のトランジスタが、単数のゲートを有することで、単数の
チャネル形成領域を有するシングルゲート構造である場合を例示しているが、本発明の一
態様はこの構成に限定されない。画素１１内のトランジスタのいずれかまたは全てが、電
気的に接続された複数のゲートを有することで、複数のチャネル形成領域を有する、マル
チゲート構造であっても良い。
FIG. 3 illustrates the case where the transistor in the
〈補正の動作例〉
次いで、図３に示す画素１１の、補正の動作例について説明する。
<Example of correction operation>
Next, an example of a correction operation of the
図４に、図３に示す画素１１に電気的に接続される配線ＧＬの電位と、配線ＳＬに供給
される画像信号Ｓｉｇの電位のタイミングチャートを例示する。なお、図４に示すタイミ
ングチャートは、図３に示す画素１１に含まれるトランジスタが全てｎチャネル型である
場合を例示するものである。
FIG. 4 illustrates a timing chart of the potential of the wiring GL electrically connected to the
まず、期間ｔ１では、配線ＧＬにハイレベルの電位が与えられる。よって、トランジス
タ２０及びトランジスタ１７ｔがオンとなる。そして、配線ＳＬには、画像信号Ｓｉｇの
電位Ｖｄａｔａが与えられており、電位Ｖｄａｔａは、トランジスタ２０を介してトラン
ジスタ１５のゲートに与えられる。
First, in the period t1, a high-level potential is applied to the wiring GL. Therefore, the
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる
。電位Ｖａｎｏは、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅとトランジスタ１５
の閾値電圧Ｖｔｈを加算した電位よりも高くすることが望ましい。配線ＶＬと配線ＣＬと
の間に上記電位差が設けられることにより、電位Ｖｄａｔａに従って、トランジスタ１５
のドレイン電流の値が定められる。そして、当該ドレイン電流が発光素子１４に供給され
ることで、発光素子１４の輝度が定められる。
The potential Vano is applied to the wiring VL, and the potential Vcat is applied to the wiring CL. The potential Vano is the potential Vcat, the threshold voltage Vthe of the
It is desirable that the potential is higher than the potential obtained by adding the threshold voltage Vth. By providing the potential difference between the wiring VL and the wiring CL, the
Is determined. Then, the luminance of the
また、トランジスタ１５がｎチャネル型である場合、期間ｔ１では、配線ＭＬの電位が
、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低く、配線Ｖ
Ｌの電位が、配線ＭＬの電位にトランジスタ１５の閾値電圧Ｖｔｈを加算した電位よりも
高いことが望ましい。上記構成により、スイッチ１７がオンであっても、トランジスタ１
５のドレイン電流を、発光素子１４ではなく配線ＭＬの方に優先的に流すことができる。
In the case where the
It is preferable that the potential of L be higher than the potential obtained by adding the threshold voltage Vth of the
5 can flow preferentially to the wiring ML instead of the
次いで、期間ｔ２では、配線ＧＬにローレベルの電位が与えられる。よって、トランジ
スタ２０及びトランジスタ１７ｔがオフとなる。トランジスタ２０がオフになることで、
トランジスタ１５のゲートにおいて、電位Ｖｄａｔａが保持される。また、配線ＶＬには
電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。よって、発光素子１
４では、期間ｔ１において定められた輝度に従って発光する。
Next, in a period t2, a low-level potential is applied to the wiring GL. Therefore, the
At the gate of the
In 4, light is emitted according to the luminance determined in the period t1.
次いで、期間ｔ３では、配線ＧＬにハイレベルの電位が与えられる。よって、トランジ
スタ２０及びトランジスタ１７ｔがオンとなる。また、配線ＳＬには、トランジスタ１５
のゲート電圧が閾値電圧Ｖｔｈよりも大きくなるような電位が与えられる。また、配線Ｃ
Ｌには電位Ｖｃａｔが与えられる。そして、配線ＭＬの電位は、配線ＣＬの電位に発光素
子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低くなり、配線ＶＬの電位は、配線ＭＬ
の電位にトランジスタ１５の閾値電圧Ｖｔｈを加算した電位よりも高くなる。上記構成に
より、トランジスタ１５のドレイン電流を、発光素子１４ではなく配線ＭＬの方に優先的
に流すことができる。
Next, in a period t3, a high-level potential is applied to the wiring GL. Therefore, the
Is applied such that the gate voltage becomes higher than the threshold voltage Vth. In addition, wiring C
L is supplied with the potential Vcat. Then, the potential of the wiring ML becomes lower than the potential obtained by adding the threshold voltage Vthe of the light-emitting
Is higher than the potential obtained by adding the threshold voltage Vth of the
そして、トランジスタ１５のドレイン電流は、配線ＭＬを介してモニター回路に供給さ
れる。モニター回路は、配線ＭＬに流れたドレイン電流を用いて、当該ドレイン電流の値
を情報として含む信号を生成する。そして、本発明の一態様にかかる発光装置では、上記
信号を用いて、画素１１に供給される画像信号Ｓｉｇの電位Ｖｄａｔａの値を、補正する
ことができる。
Then, the drain current of the
なお、図３に示す画素１１を有する発光装置では、期間ｔ２の動作の後に期間ｔ３の動
作を常に行う必要はない。例えば、画素１１において、期間ｔ１乃至期間ｔ２の動作を複
数回繰り返した後に、期間ｔ３の動作を行うようにしても良い。また、一行の画素１１に
おいて期間ｔ３の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行
った一行の画素１１に書き込むことで、発光素子１４を非発光の状態にした後、次の行の
画素１１において、期間ｔ３の動作を行うようにしても良い。
Note that in the light-emitting device including the
〈画素部と、画素から取り出された電流の経路に電気的に接続された回路との接続関係に
ついて〉
次いで、図２に示す画素部２４と、スイッチ１９と、回路１６の、接続構成の一例につ
いて、図５を用いて説明する。
<About the connection relationship between the pixel portion and a circuit that is electrically connected to the path of the current extracted from the pixel>
Next, an example of a connection configuration of the
図５に示す画素部２４には、複数の画素１１と、ＧＬ１乃至配線ＧＬｙで示される複数
の配線ＧＬと、配線ＳＬ１乃至配線ＳＬｘで示される複数の配線ＳＬと、配線ＭＬ１乃至
配線ＭＬｘで示される複数の配線ＭＬと、配線ＶＬ１乃至配線ＶＬｘで示される複数の配
線ＶＬとが設けられている。そして、複数の画素１１は、配線ＧＬの少なくとも一つと、
配線ＳＬの少なくとも一つと、配線ＭＬの少なくとも一つと、配線ＶＬの少なくとも一つ
とに、それぞれ電気的に接続されている。
The
At least one of the wirings SL, at least one of the wirings ML, and at least one of the wirings VL are electrically connected to each other.
なお、画素部２４に設けられる配線の種類及びその数は、画素１１の構成、数及び配置
によって決めることができる。具体的に、図５に示す画素部２４の場合、ｘ列×ｙ行の画
素１１がマトリクス状に配置されており、配線ＧＬ１乃至配線ＧＬｙ、配線ＳＬ１乃至配
線ＳＬｘ、配線ＭＬ１乃至配線ＭＬｘ、配線ＶＬ１乃至配線ＶＬｘが、画素部２４内に配
置されている場合を例示している。
Note that the type and number of wirings provided in the
そして、配線ＭＬ１乃至配線ＭＬｘを介して画素１１から取り出されたドレイン電流は
、配線ＴＥＲを介してモニター回路（図示せず）に供給される。そして、回路１６は、各
配線ＭＬに、スイッチ１９を介して電気的に接続されている。
Then, the drain current extracted from the
回路２１は、配線ＰＲＥに入力される電位に従って、配線ＭＬに所定の電位を供給する
機能を有する。例えば、図３に示す画素１１を図４に示すタイミングチャートに従って動
作させる際に、期間ｔ１において、回路２１から配線ＭＬに、配線ＣＬの電位に発光素子
１４の閾値電圧Ｖｔｈｅを加算した電位よりも低い電位を供給させるようにしても良い。
The
次いで、図６に、図５に示した画素部２４と、スイッチ１９と、回路１６の接続構成の
、より具体的な一例を示す。さらに、図６では、図２に示した駆動回路３０の一部に相当
するサンプリング回路３５の構成例と、サンプリング回路３５と画素部２４との接続構成
の一例を示す。
Next, FIG. 6 illustrates a more specific example of a connection configuration of the
図６では、サンプリング回路３５が複数のトランジスタ３５ｔを有しており、複数のト
ランジスタ３５ｔが３つごとに組を成している場合を例示している。一の組に属する３つ
のトランジスタ３５ｔは、ゲートに配線ＳＭＰの電位が供給されており、当該電位に従っ
てそのスイッチングが制御されている。図６では、第１の組に属する３つのトランジスタ
３５ｔのゲートに、配線ＳＭＰ１の電位が供給されており、第２の組に属する３つのトラ
ンジスタ３５ｔのゲートに、配線ＳＭＰ２の電位が供給されている場合を例示している。
なお、第３以降の組に属するトランジスタ３５ｔの構成は省略しているが、当該トランジ
スタ３５ｔにも、それぞれ、他の組とは異なる配線ＳＭＰの電位が供給されている。
FIG. 6 illustrates an example in which the
Note that although the configuration of the
そして、一の組に属する３つのトランジスタ３５ｔの一つは、赤に対応した画像信号Ｓ
ｉｇＲが入力される配線３６Ｒと、配線ＳＬとの間の導通状態を、ゲートに入力される配
線ＳＭＰの電位に従って、制御する機能を有する。また、一の組に属する３つのトランジ
スタ３５ｔの別の一つは、緑に対応した画像信号ＳｉｇＧが入力される配線３６Ｇと、配
線ＳＬとの間の導通状態を、ゲートに入力される配線ＳＭＰの電位に従って、制御する機
能を有する。また、一の組に属する３つのトランジスタ３５ｔの別の一つは、青に対応し
た画像信号ＳｉｇＢが入力される配線３６Ｂと、配線ＳＬとの間の導通状態を、ゲートに
入力される配線ＳＭＰの電位に従って、制御する機能を有する。
Then, one of the three
It has a function of controlling the state of conduction between the
複数の配線ＳＬには、複数の画素１１がそれぞれ電気的に接続されている。そして、複
数の画素１１にそれぞれ電気的に接続されている複数の配線ＭＬには、回路２１が電気的
に接続されている。図６では、回路２１がトランジスタ２１ｔを有する場合を例示してい
る。トランジスタ２１ｔのゲートには、配線ＰＲＥに入力される電位が供給される。そし
て、トランジスタ２１ｔは、配線３３と、配線ＭＬとの間の導通状態を、ゲートに入力さ
れる配線ＰＲＥの電位に従って、制御する機能を有する。
The plurality of
また、配線ＭＬには、スイッチ１９を介して回路１６が電気的に接続されている。そし
て、図６では、配線ＭＳＥＬの電位に従って配線ＭＬと配線ＴＥＲの間の導通状態を制御
する機能を有する、トランジスタ３４が設けられている。
The
〈画素から取り出された電流の経路に電気的に接続された回路と、スイッチの構成例〉
図７に、回路１６とスイッチ１９の具体的な構成例を示す。
<Structure example of circuit and switch electrically connected to current path taken out from pixel>
FIG. 7 shows a specific configuration example of the
図７に示す回路１６は、ｎチャネル型のトランジスタ９０乃至トランジスタ９３を有し
、トランジスタ９０乃至トランジスタ９３は、それぞれ、そのソース及びドレインの一方
がゲートに電気的に接続されている。そして、トランジスタ９０は、そのソース及びドレ
インの他方が、ハイレベルの電位ＶＨが与えられる配線９５に電気的に接続されており、
ゲートが、トランジスタ９１のソース及びドレインの他方に電気的に接続されている。ト
ランジスタ９１は、ゲートが、トランジスタ９２のソース及びドレインの他方に電気的に
接続されている。トランジスタ９２は、ゲートが、トランジスタ９３のソース及びドレイ
ンの他方に電気的に接続されている。トランジスタ９３は、ゲートが、ローレベルの電位
ＶＳが与えられる配線９６に電気的に接続されている。
The
The gate is electrically connected to the other of the source and the drain of the
また、図７では、スイッチ１９がトランジスタ９４を有する場合を例示している。トラ
ンジスタ９４は、ゲートに供給される配線ＰＲＯの電位に従って、トランジスタ９１のゲ
ートと、配線ＭＬとの間の導通状態を制御する機能を有する。具体的に、画素において階
調の表示を行う期間では、トランジスタ９１をオンの状態にする。また、画素から配線Ｍ
Ｌを介してトランジスタ１５のドレイン電流を取り出す期間では、トランジスタ９１をオ
フの状態にする。
FIG. 7 illustrates the case where the
In a period in which the drain current of the
回路１６が上記構成を有することで、トランジスタ９４がオンの状態にあるときに、配
線ＭＬに流れる放電のエネルギーが、回路１６の配線９５または配線９６に流れる。よっ
て、放電のエネルギーが画素１１に流れ込むのを防ぎ、画素１１内におけるＥＳＤの発生
を防ぐことができる。
With the above structure of the
〈画素の構成例２〉
次いで、画素１１の具体的な構成例について説明する。
<Pixel Configuration Example 2>
Next, a specific configuration example of the
図８に、画素１１の回路図の一例を示す。画素１１は、トランジスタ１５と、スイッチ
１７として機能するトランジスタ１７ｔと、容量素子１８と、発光素子１４と、トランジ
スタ４０乃至トランジスタ４３とを有する。
FIG. 8 shows an example of a circuit diagram of the
発光素子１４の画素電極は、画素１１に入力される画像信号Ｓｉｇに従ってその電位が
制御される。また、発光素子１４の輝度は、画素電極と共通電極の間の電位差によって定
まる。例えば、ＯＬＥＤを発光素子１４として用いる場合、アノードとカソードのいずれ
か一方が画素電極として機能し、他方が共通電極として機能する。図８では、発光素子１
４のアノードを画素電極として用い、発光素子１４のカソードを共通電極として用いた画
素１１の構成を例示している。
The potential of the pixel electrode of the
4 illustrates the configuration of the
トランジスタ４３は、配線４４と、トランジスタ１５のゲートとの間の導通状態を制御
する機能を有する。トランジスタ４１は、容量素子１８の一対の電極のうちの一方と、ト
ランジスタ１５のゲートとの間の導通状態を制御する機能を有する。トランジスタ４０は
、配線ＳＬと、容量素子１８の一対の電極のうちの一方との間の導通状態を制御する機能
を有する。容量素子１８の一対の電極のうちの他方は、トランジスタ１５のソース及びド
レインの一方に電気的に接続される。トランジスタ４２は、トランジスタ１５のソース及
びドレインの一方と、発光素子１４の画素電極との間の導通状態を制御する機能を有する
。トランジスタ１７ｔは、トランジスタ１５のソース及びドレインの一方と、配線ＭＬと
の間の導通状態を制御する機能を有する。トランジスタ１５のソース及びドレインの他方
は配線ＶＬに電気的に接続されている。
The
また、トランジスタ４０及びトランジスタ４３のスイッチングは、トランジスタ４０及
びトランジスタ４３のゲートに電気的に接続された配線ＧＬＡの電位に従って制御される
。トランジスタ４１及びトランジスタ４２のスイッチングは、トランジスタ４１及びトラ
ンジスタ４２のゲートに電気的に接続された配線ＧＬＢの電位に従って制御される。トラ
ンジスタ１７ｔのスイッチングは、トランジスタ１７ｔのゲートに電気的に接続された配
線ＧＬＣの電位に従って制御される。
Further, the switching of the
画素１１が有するトランジスタには、酸化物半導体や、非晶質、微結晶、多結晶、又は
単結晶の、シリコン、又はゲルマニウムなどの半導体を用いることができる。トランジス
タ４０、トランジスタ４１及びトランジスタ４３が酸化物半導体をチャネル形成領域に含
むことで、トランジスタ４０、トランジスタ４１及びトランジスタ４３のオフ電流を極め
て小さくすることができる。そして、上記構成を有するトランジスタ４０、トランジスタ
４１及びトランジスタ４３を画素１１に用いることで、通常のシリコンやゲルマニウムな
どの半導体で形成されたトランジスタをトランジスタ４０、トランジスタ４１及びトラン
ジスタ４３に用いる場合に比べて、トランジスタ１５のゲートに蓄積された電荷のリーク
を防ぐことができる。
The transistor included in the
よって、静止画のように、連続する幾つかのフレーム期間に渡って、画素部に同じ画像
情報を有する画像信号Ｓｉｇが書き込まれる場合などは、駆動周波数を低くする、言い換
えると一定期間内における画素部への画像信号Ｓｉｇの書き込み回数を少なくしても、画
像の表示を維持することができる。例えば、高純度化された酸化物半導体をトランジスタ
４０、トランジスタ４１及びトランジスタ４３の半導体膜に用いることで、画像信号Ｓｉ
ｇの書き込みの間隔を１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上に
することができる。そして、画像信号Ｓｉｇが書き込まれる間隔を長くすればするほど、
消費電力をより低減することができる。
Therefore, when the image signal Sig having the same image information is written to the pixel portion over several consecutive frame periods, such as a still image, the driving frequency is reduced, in other words, the pixel within a certain period is reduced. Even if the number of times of writing the image signal Sig to the unit is reduced, the display of the image can be maintained. For example, by using a highly purified oxide semiconductor for the semiconductor films of the
The writing interval of g can be set to 10 seconds or more, preferably 30 seconds or more, and more preferably 1 minute or more. And, the longer the interval at which the image signal Sig is written, the more
Power consumption can be further reduced.
また、画像信号Ｓｉｇの電位をより長い期間に渡って保持することができるため、トラ
ンジスタ１５のゲートの電位を保持するための容量素子１８を画素１１に設けなくとも、
表示される画質が低下するのを防ぐことができる。よって、容量素子１８を設けないこと
によって、或いは、容量素子１８のサイズを小さくすることによって、画素１１の開口率
を高めることができるため、発光素子１４の長寿命化を実現し、延いては、発光装置の信
頼性を高めることができる。
In addition, since the potential of the image signal Sig can be held for a longer period, the
It is possible to prevent the displayed image quality from lowering. Therefore, by not providing the
なお、図８において、画素１１は、必要に応じて、トランジスタ、ダイオード、抵抗素
子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
In FIG. 8, the
また、図８において、各トランジスタは、ゲートを半導体膜の片側において少なくとも
有していれば良いが、半導体膜を間に挟んで存在する一対のゲートを有していても良い。
一対のゲートの一方をバックゲートとすると、通常のゲート及びバックゲートに同じ高さ
の電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与え
られていても良い。バックゲートに与える電位の高さを制御することで、トランジスタの
閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領
域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けるこ
とで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
In FIG. 8, each transistor only needs to have a gate on at least one side of the semiconductor film; however, each transistor may have a pair of gates with the semiconductor film interposed therebetween.
When one of the pair of gates is a back gate, a normal gate and a back gate may be given the same potential, or a fixed potential such as a ground potential may be given only to the back gate. . By controlling the level of the potential applied to the back gate, the threshold voltage of the transistor can be controlled. In addition, by providing a back gate, a channel formation region is increased and an increase in drain current can be realized. Further, by providing a back gate, a depletion layer is easily formed in the semiconductor film, so that the S value can be improved.
また、図８では、トランジスタが全てｎチャネル型である場合を例示している。画素１
１内のトランジスタが全て同じチャネル型である場合、トランジスタの作製工程において
、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部省略することがで
きる。ただし、本発明の一態様に係る発光装置では、必ずしも画素１１内のトランジスタ
が全てｎチャネル型である必要はない。発光素子１４のカソードが配線ＣＬに電気的に接
続されている場合、少なくともトランジスタ１５はｎチャネル型であることが望ましく、
発光素子１４のアノードが配線ＣＬに電気的に接続されている場合、少なくともトランジ
スタ１５はｐチャネル型であることが望ましい。
FIG. 8 illustrates a case where all the transistors are n-channel transistors.
In the case where all the transistors in the
When the anode of the light-emitting
また、図８では、画素１１内のトランジスタが、単数のゲートを有することで、単数の
チャネル形成領域を有するシングルゲート構造である場合を例示しているが、本発明の一
態様はこの構成に限定されない。画素１１内のトランジスタのいずれかまたは全てが、電
気的に接続された複数のゲートを有することで、複数のチャネル形成領域を有する、マル
チゲート構造であっても良い。
FIG. 8 illustrates the case where the transistor in the
次いで、図８に示した画素１１の動作の一例について説明する。図９に、図８に示す画
素１１に電気的に接続される配線ＧＬＡ、配線ＧＬＢ、配線ＧＬＣの電位と、配線ＳＬに
供給される画像信号Ｓｉｇの電位のタイミングチャートを例示する。なお、図９に示すタ
イミングチャートは、図８に示す画素１１に含まれるトランジスタが全てｎチャネル型で
ある場合を例示するものである。
Next, an example of the operation of the
まず、期間ｔ１では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにハイレ
ベルの電位が与えられ、配線ＧＬＣにハイレベルの電位が与えられる。よって、トランジ
スタ４１、トランジスタ４２、トランジスタ１７ｔがオンとなり、トランジスタ４０、ト
ランジスタ４３はオフとなる。トランジスタ４２およびトランジスタ１７ｔがオンになる
ことで、トランジスタ１５のソース及びドレインの一方および容量素子１８の一対の電極
のうちの他方（ノードＡとして図示する）に、配線ＭＬの電位Ｖ０が与えられる。
First, in the period t1, a low-level potential is applied to the wiring GLA, a high-level potential is applied to the wiring GLB, and a high-level potential is applied to the wiring GLC. Therefore, the
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる
。電位Ｖａｎｏは、電位Ｖ０に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも高
くすることが望ましい。また、電位Ｖ０は、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔ
ｈｅを加算した電位よりも、低いことが望ましい。電位Ｖ０を上記値に設定することで、
期間ｔ１において発光素子１４に電流が流れるのを防ぐことができる。
The potential Vano is applied to the wiring VL, and the potential Vcat is applied to the wiring CL. It is preferable that the potential Vano be higher than the potential obtained by adding the threshold voltage Vthe of the
It is desirable that the potential is lower than the potential obtained by adding he. By setting the potential V0 to the above value,
A current can be prevented from flowing through the light-emitting
次いで、配線ＧＬＢにローレベルの電位が与えられることで、トランジスタ４１及びト
ランジスタ４２がオフになり、ノードＡは電位Ｖ０に保持される。
Next, when a low-level potential is applied to the wiring GLB, the
次いで、期間ｔ２では、配線ＧＬＡにハイレベルの電位が与えられ、配線ＧＬＢにロー
レベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられる。よって、トラン
ジスタ４０およびトランジスタ４３がオンとなり、トランジスタ４１、トランジスタ４２
及びトランジスタ１７ｔがオフとなる。
Next, in a period t2, a high-level potential is applied to the wiring GLA, a low-level potential is applied to the wiring GLB, and a low-level potential is applied to the wiring GLC. Therefore, the
And the
なお、期間ｔ１から期間ｔ２に移行する際、配線ＧＬＡに与える電位をローレベルから
ハイレベルに切り替えた後に、配線ＧＬＣに与える電位をハイレベルからローレベルに切
り替えることが望ましい。このような動作を行うことによって、配線ＧＬＡに与えられる
電位の切り替えによる、ノードＡの電位の変動を防ぐことができる。
Note that in the transition from the period t1 to the period t2, it is preferable that the potential applied to the wiring GLA be switched from a low level to a high level, and then the potential applied to the wiring GLC be switched from a high level to a low level. By performing such an operation, change in the potential of the node A due to switching of the potential applied to the wiring GLA can be prevented.
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる
。そして、配線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられ、配線ＧＬＢには電
位Ｖ１が与えられる。電位Ｖ１は、電位Ｖｃａｔにトランジスタ１５の閾値電圧Ｖｔｈを
加算した電位よりも高く、電位Ｖａｎｏにトランジスタ１５の閾値電圧Ｖｔｈを加算した
電位より低いことが望ましい。
The potential Vano is applied to the wiring VL, and the potential Vcat is applied to the wiring CL. The potential Vdata of the image signal Sig is supplied to the wiring SL, and the potential V1 is supplied to the wiring GLB. The potential V1 is preferably higher than the potential obtained by adding the threshold voltage Vth of the
なお、図８に示す画素構成では、電位Ｖ１を、発光素子１４の閾値電圧Ｖｔｈｅを電位
Ｖｃａｔに加算した値より高くしても、トランジスタ４２がオフである限り、発光素子１
４は発光しない。そのため、電位Ｖ０として設定できる値の幅を広げることが可能となり
、Ｖ１−Ｖ０として取りうる値の幅も広げることが可能となる。したがって、Ｖ１−Ｖ０
の値の設定の自由度が上がるため、トランジスタ１５の閾値電圧の取得に要する時間を短
縮した場合、または閾値電圧の取得期間に制限がある場合においても、正確にトランジス
タ１５の閾値電圧の取得を行うことができる。
Note that in the pixel configuration illustrated in FIG. 8, even when the potential V1 is higher than the value obtained by adding the threshold voltage Vthe of the light-emitting
4 does not emit light. Therefore, the range of values that can be set as the potential V0 can be widened, and the range of values that can be taken as V1−V0 can be widened. Therefore, V1-V0
Since the degree of freedom in setting the value of the threshold voltage increases, even when the time required to obtain the threshold voltage of the
上記動作により、トランジスタ１５のゲート（ノードＢとして図示する）に、ノードＡ
の電位に閾値電圧を加算した電位よりも、高い電位Ｖ１が入力され、トランジスタ１５が
オンとなる。よって、トランジスタ１５を介して容量素子１８の電荷が放出され、電位Ｖ
０だったノードＡの電位が上昇を始める。そして、最終的にはノードＡの電位がＶ１−Ｖ
ｔｈに収束し、トランジスタ１５のゲート電圧が閾値電圧Ｖｔｈに収束すると、トランジ
スタ１５がオフになる。
By the above operation, the gate of the transistor 15 (shown as a node B) is connected to the node A
The potential V1 higher than the potential obtained by adding the threshold voltage to the potential of the
The potential of the node A, which was 0, starts to rise. Finally, the potential of the node A is V1-V
th, and when the gate voltage of the
また、容量素子１８の一対の電極のうちの一方（ノードＣとして図示する）には、配線
ＳＬに与えられた画像信号Ｓｉｇの電位Ｖｄａｔａが、トランジスタ４０を介して与えら
れる。
The potential Vdata of the image signal Sig applied to the wiring SL is applied to one of the pair of electrodes of the capacitor 18 (illustrated as a node C) through the
次いで、期間ｔ３では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにハイ
レベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられる。よって、トラン
ジスタ４１及びトランジスタ４２がオンとなり、トランジスタ４０、トランジスタ４３及
びトランジスタ１７ｔがオフとなる。
Next, in a period t3, a low-level potential is applied to the wiring GLA, a high-level potential is applied to the wiring GLB, and a low-level potential is applied to the wiring GLC. Therefore, the
なお、期間ｔ２から期間ｔ３に移行する際、配線ＧＬＡに与える電位がハイレベルから
ローレベルに切り替えられてから、配線ＧＬＢに与える電位をローレベルからハイレベル
に切り替えることが望ましい。上記構成により、配線ＧＬＡに与える電位の切り替えによ
るノードＡにおける電位の変動を防ぐことができる。
Note that in the transition from the period t2 to the period t3, it is preferable that the potential applied to the wiring GLA be switched from a high level to a low level before the potential applied to the wiring GLB be switched from a low level to a high level. With the above structure, change in potential at the node A due to switching of the potential applied to the wiring GLA can be prevented.
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる
。
The potential Vano is applied to the wiring VL, and the potential Vcat is applied to the wiring CL.
上記動作により、ノードＢに電位Ｖｄａｔａが与えられるため、トランジスタ１５のゲ
ート電圧がＶｄａｔａ−Ｖ１＋Ｖｔｈとなる。よって、トランジスタ１５のゲート電圧を
、閾値電圧Ｖｔｈが加味された値に設定することができる。上記構成により、トランジス
タ１５の閾値電圧Ｖｔｈのばらつきを抑制することができる。よって、発光素子１４に供
給する電流値のばらつきを抑えることができ、発光装置の輝度ムラを低減することができ
る。
By the above operation, the potential Vdata is supplied to the node B, so that the gate voltage of the
なお、配線ＧＬＢに与える電位の変動を大きくしておくことで、トランジスタ４２の閾
値電圧のばらつきが発光素子１４に供給する電流値に影響を及ぼすことを防ぐことができ
る。つまり、配線ＧＬＢに与えるハイレベルの電位をトランジスタ４２の閾値電圧よりも
十分大きく、また、配線ＧＬＢに与えるローレベルの電位をトランジスタ４２の閾値電圧
よりも十分小さくしてやることで、トランジスタ４２のオンとオフの切り替えを確実に行
い、トランジスタ４２の閾値電圧のばらつきが発光素子１４の電流値に影響を及ぼすこと
を防ぐことができる。
Note that by increasing the change in the potential applied to the wiring GLB, it is possible to prevent the variation in the threshold voltage of the
次いで、期間ｔ４では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにロー
レベルの電位が与えられ、配線ＧＬＣにハイレベルの電位が与えられる。よって、トラン
ジスタ１７ｔがオンとなり、トランジスタ４０乃至トランジスタ４３がオフとなる。
Next, in a period t4, a low-level potential is applied to the wiring GLA, a low-level potential is applied to the wiring GLB, and a high-level potential is applied to the wiring GLC. Therefore, the
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＭＬは、モニター回路に電気的に接
続される。
The potential Vano is applied to the wiring VL, and the wiring ML is electrically connected to the monitor circuit.
上記動作により、トランジスタ１５のドレイン電流Ｉｄが、発光素子１４ではなく、ト
ランジスタ１７ｔを介して配線ＭＬに流れる。モニター回路は、配線ＭＬに流れたドレイ
ン電流Ｉｄを用いて、当該ドレイン電流Ｉｄの値を情報として含む信号を生成する。そし
て、本発明の一態様にかかる発光装置では、上記信号を用いて、画素１１に供給される画
像信号Ｖｓｉｇの電位Ｖｄａｔａの値を、補正することができる。
With the above operation, the drain current Id of the
なお、図８に示す画素１１を有する発光装置では、期間ｔ３の動作の後に期間ｔ４の動
作を常に行う必要はない。例えば、発光装置において、期間ｔ１乃至期間ｔ３の動作を複
数回繰り返した後に、期間ｔ４の動作を行うようにしても良い。また、一行の画素１１に
おいて期間ｔ４の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行
った一行の画素１１に書き込むことで、発光素子１４を非発光の状態にした後、次の行の
画素１１において、期間ｔ４の動作を行うようにしても良い。
Note that in the light-emitting device including the
図８に示した画素１１を有する発光装置では、トランジスタ１５のソース及びドレイン
の他方と、トランジスタ１５のゲートとが電気的に分離しているので、それぞれの電位を
個別に制御することができる。よって、期間ｔ２において、トランジスタ１５のソース及
びドレインの他方の電位を、トランジスタ１５のゲートの電位に、閾値電圧Ｖｔｈを加算
した電位よりも高い値に設定することができる。そのため、トランジスタ１５がノーマリ
オンである場合に、すなわち閾値電圧Ｖｔｈがマイナスの値を有している場合に、トラン
ジスタ１５において、ソース及びドレインの他方の電位がゲートの電位Ｖ１よりも高くな
るまで、容量素子１８に電荷を蓄積することができる。よって、本発明の一態様に係る発
光装置では、トランジスタ１５がノーマリオンであっても、期間ｔ２において閾値電圧を
取得することができ、期間ｔ３において、閾値電圧Ｖｔｈを加味した値になるよう、トラ
ンジスタ１５のゲート電圧を設定することができる。
In the light-emitting device including the
したがって、図８に示す画素１１では、例えばトランジスタ１５の半導体膜に酸化物半
導体を用いた場合などに、トランジスタ１５がノーマリオンとなっても、表示ムラを低減
でき、高い画質の表示を行うことができる。
Accordingly, in the
なお、上述したような、図８に示す画素１１の動作例では、画素１１内における閾値電
圧の補正（以下、内部補正と呼ぶ）と、画像処理回路１３における画像信号の補正（以下
、外部補正と呼ぶ）の両方を行っている。内部補正を行わずに、外部補正を行う場合でも
、画素１１間に存在するトランジスタ１５の閾値電圧のばらつきのみならず、移動度など
、閾値電圧以外のトランジスタ１５の電気的特性のばらつきをも、補正することができる
。ただし、外部補正に加えて内部補正も行う場合、閾値電圧のマイナスシフト或いはプラ
スシフトの補正は、内部補正によって行われる。よって、外部補正では、移動度などの、
トランジスタ１５における閾値電圧以外の電気的特性のばらつきを補正すればよい。した
がって、外部補正に加えて内部補正も行う場合、外部補正だけを行う場合にくらべて、補
正後における画像信号の電位の振幅を、小さく抑えることができる。よって、画像信号の
電位の振幅が大きすぎるために、階調値間における画像信号の電位差が大きくなり、画像
内の輝度の変化をなめらかなグラデーションで表現することが難しくなる、という事態が
生じるのを防ぐことができ、画質が低下するのを防ぐことができる。
In the operation example of the
Variations in electrical characteristics other than the threshold voltage of the
〈画素の構成例３〉
次いで、画素１１の、図８とは異なる具体的な構成例について説明する。
<Pixel Configuration Example 3>
Next, a specific configuration example of the
図１０に、画素１１の回路図の一例を示す。画素１１は、トランジスタ１５と、スイッ
チ１７として機能するトランジスタ１７ｔと、容量素子１８と、発光素子１４と、トラン
ジスタ５０乃至トランジスタ５３と、容量素子５５と、を有する。
FIG. 10 shows an example of a circuit diagram of the
発光素子１４の画素電極は、画素１１に入力される画像信号Ｓｉｇに従ってその電位が
制御される。また、発光素子１４の輝度は、画素電極と共通電極の間の電位差によって定
まる。例えば、ＯＬＥＤを発光素子１４として用いる場合、アノードとカソードのいずれ
か一方が画素電極として機能し、他方が共通電極として機能する。図１０では、発光素子
１４のアノードを画素電極として用い、発光素子１４のカソードを共通電極として用いた
画素１１の構成を例示している。
The potential of the pixel electrode of the
トランジスタ５０は、配線ＳＬと、容量素子１８の一対の電極のうちの一方との間の導
通状態を制御する機能を有する。容量素子１８の一対の電極のうちの他方は、トランジス
タ１５のゲートに電気的に接続されている。トランジスタ５３は、配線５４と、トランジ
スタ１５のゲートとの間の導通状態を制御する機能を有する。トランジスタ５１は、容量
素子１８の一対の電極のうちの一方と、トランジスタ１５のソース及びドレインの一方と
の間の導通状態を制御する機能を有する。トランジスタ５２は、トランジスタ１５のソー
ス及びドレインの一方と、発光素子１４のアノードとの間の導通状態を制御する機能を有
する。トランジスタ１７ｔは、トランジスタ１５のソース及びドレインの一方と、配線Ｍ
Ｌとの間の導通状態を制御する機能を有する。さらに、図１０では、トランジスタ１５の
ソース及びドレインの他方は配線ＶＬに電気的に接続されている。容量素子５５が有する
一対の電極は、一方が、容量素子１８の一対の電極のうちの一方に電気的に接続され、他
方が、トランジスタ１５のソース及びドレインの一方に電気的に接続されている。
The
It has a function of controlling a conduction state with the L. Further, in FIG. 10, the other of the source and the drain of the
また、トランジスタ５０のスイッチングは、トランジスタ５０のゲートに電気的に接続
された配線ＧＬＣの電位に従って制御される。トランジスタ５１及びトランジスタ５３の
スイッチングは、トランジスタ５１及びトランジスタ５３のゲートに電気的に接続された
配線ＧＬＢの電位に従って制御される。トランジスタ５２のスイッチングは、トランジス
タ５２のゲートに電気的に接続された配線ＧＬＤの電位に従って制御される。トランジス
タ１７ｔのスイッチングは、トランジスタ１７ｔのゲートに電気的に接続された配線ＧＬ
Ａの電位に従って制御される。
The switching of the
It is controlled according to the potential of A.
画素１１が有するトランジスタには、酸化物半導体や、非晶質、微結晶、多結晶、又は
単結晶の、シリコン、又はゲルマニウムなどの半導体を用いることができる。トランジス
タ５３が酸化物半導体をチャネル形成領域に含むことで、トランジスタ５３のオフ電流を
極めて小さくすることができる。そして、上記構成を有するトランジスタ５３を画素１１
に用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタ
をトランジスタ５３に用いる場合に比べて、トランジスタ１５のゲートに蓄積された電荷
のリークを防ぐことができる。
The transistor included in the
In this case, leakage of electric charge accumulated in the gate of the
よって、静止画のように、連続する幾つかのフレーム期間に渡って、画素部に同じ画像
情報を有する画像信号Ｓｉｇが書き込まれる場合などは、駆動周波数を低くする、言い換
えると一定期間内における画素部への画像信号Ｓｉｇの書き込み回数を少なくしても、画
像の表示を維持することができる。例えば、高純度化された酸化物半導体をトランジスタ
５０の半導体膜に用いることで、画像信号Ｓｉｇの書き込みの間隔を１０秒以上、好まし
くは３０秒以上、さらに好ましくは１分以上にすることができる。そして、画像信号Ｓｉ
ｇが書き込まれる間隔を長くすればするほど、消費電力をより低減することができる。
Therefore, when the image signal Sig having the same image information is written to the pixel portion over several consecutive frame periods, such as a still image, the driving frequency is reduced, in other words, the pixel within a certain period is reduced. Even if the number of times of writing the image signal Sig to the unit is reduced, the display of the image can be maintained. For example, with the use of a highly purified oxide semiconductor for the semiconductor film of the
The longer the interval at which g is written, the more power consumption can be reduced.
また、画像信号Ｓｉｇの電位をより長い期間に渡って保持することができるため、トラ
ンジスタ１５のゲートの電位を保持するための容量素子１８を画素１１に設けなくとも、
表示される画質が低下するのを防ぐことができる。よって、容量素子１８を設けないこと
によって、或いは容量素子１８のサイズを小さくすることによって、画素１１の開口率を
高めることができるため、発光素子１４の長寿命化を実現し、延いては、発光装置１０の
信頼性を高めることができる。
In addition, since the potential of the image signal Sig can be held for a longer period, the
It is possible to prevent the displayed image quality from lowering. Therefore, by not providing the
なお、図１０において、画素１１は、必要に応じて、トランジスタ、ダイオード、抵抗
素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
Note that in FIG. 10, the
また、図１０において、各トランジスタは、ゲートを半導体膜の片側において少なくと
も有していれば良いが、半導体膜を間に挟んで存在する一対のゲートを有していても良い
。一対のゲートの一方をバックゲートとすると、通常のゲート及びバックゲートに同じ高
さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与
えられていても良い。バックゲートに与える電位の高さを制御することで、トランジスタ
の閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成
領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設ける
ことで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
In FIG. 10, each transistor only needs to have at least one gate on one side of the semiconductor film, but may have a pair of gates with the semiconductor film interposed therebetween. When one of the pair of gates is a back gate, a normal gate and a back gate may be given the same potential, or a fixed potential such as a ground potential may be given only to the back gate. . By controlling the level of the potential applied to the back gate, the threshold voltage of the transistor can be controlled. In addition, by providing a back gate, a channel formation region is increased and an increase in drain current can be realized. Further, by providing a back gate, a depletion layer is easily formed in the semiconductor film, so that the S value can be improved.
また、図１０では、トランジスタが全てｎチャネル型である場合を例示している。画素
１１内のトランジスタが全て同じチャネル型である場合、トランジスタの作製工程におい
て、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部省略することが
できる。ただし、本発明の一態様に係る発光装置では、必ずしも画素１１内のトランジス
タが全てｎチャネル型である必要はない。発光素子１４のカソードが配線ＣＬに電気的に
接続されている場合、少なくともトランジスタ１５はｎチャネル型であることが望ましく
、発光素子１４のアノードが配線ＣＬに電気的に接続されている場合、少なくともトラン
ジスタ１５はｐチャネル型であることが望ましい。
FIG. 10 illustrates the case where all the transistors are n-channel transistors. In the case where the transistors in the
また、図１０では、画素１１内のトランジスタが、単数のゲートを有することで、単数
のチャネル形成領域を有するシングルゲート構造である場合を例示しているが、本発明の
一態様はこの構成に限定されない。画素１１内のトランジスタのいずれかまたは全てが、
電気的に接続された複数のゲートを有することで、複数のチャネル形成領域を有する、マ
ルチゲート構造であっても良い。
FIG. 10 illustrates the case where the transistor in the
With a plurality of gates electrically connected, a multi-gate structure including a plurality of channel formation regions may be employed.
図１１に、図１０に示す画素１１に電気的に接続される配線ＧＬＡ乃至配線ＧＬＤの電
位と、配線ＳＬに供給される画像信号Ｓｉｇの電位のタイミングチャートを例示する。な
お、図１１に示すタイミングチャートは、図１０に示す画素１１に含まれるトランジスタ
が全てｎチャネル型である場合を例示するものである。
FIG. 11 illustrates a timing chart of the potentials of the wirings GLA to GLD electrically connected to the
まず、期間ｔ１では、配線ＧＬＡにハイレベルの電位が与えられ、配線ＧＬＢにハイレ
ベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられ、配線ＧＬＤにローレ
ベルの電位が与えられる。よって、トランジスタ５１、トランジスタ５３、トランジスタ
１７ｔがオンとなり、トランジスタ５０、トランジスタ５２はオフとなる。上記動作によ
り、トランジスタ１５のゲートには、配線５４の電位Ｖｉ２が与えられ、トランジスタ１
５のソース及びドレインの一方には、配線ＭＬの電位Ｖｉ１が与えられる。
First, in the period t1, a high-level potential is applied to the wiring GLA, a high-level potential is applied to the wiring GLB, a low-level potential is applied to the wiring GLC, and a low-level potential is applied to the wiring GLD. Therefore, the
5, the potential Vi1 of the wiring ML is applied to one of the source and the drain.
なお、電位Ｖｉ１は、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した電位
よりも低いことが望ましい。また、電位Ｖｉ２は、トランジスタ１５の閾値電圧Ｖｔｈを
電位Ｖｉ１に加算した電位よりも、高いことが望ましい。よって、トランジスタ１５のゲ
ート電圧はＶｉ２−Ｖｉ１となり、トランジスタ１５はオンになる。
Note that the potential Vi1 is preferably lower than a potential obtained by adding the threshold voltage Vthe of the light-emitting
また、配線ＶＬには電位Ｖｉ１が与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。 The potential Vi1 is supplied to the wiring VL, and the potential Vcat is supplied to the wiring CL.
次いで、期間ｔ２では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにハイ
レベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられ、配線ＧＬＤにロー
レベルの電位が与えられる。よって、トランジスタ５１、トランジスタ５３がオンとなり
、トランジスタ５０、トランジスタ５２、トランジスタ１７ｔはオフとなる。上記動作に
より、トランジスタ１５のゲートに、電位Ｖｉ２が保持される。また、配線ＶＬには電位
Ｖｉ２が与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
Next, in a period t2, a low-level potential is applied to the wiring GLA, a high-level potential is applied to the wiring GLB, a low-level potential is applied to the wiring GLC, and a low-level potential is applied to the wiring GLD. Therefore, the
上記動作により、オンであるトランジスタ１５を介して容量素子１８の電荷が放出され
、電位Ｖｉ１だった、トランジスタ１５のソース及びドレインの一方の電位が上昇を始め
る。そして、最終的には、トランジスタ１５のソース及びドレインの一方の電位がＶｉ２
−Ｖｔｈに収束し、トランジスタ１５のゲート電圧が閾値電圧Ｖｔｈに収束すると、トラ
ンジスタ１５がオフになる。
With the above operation, charge of the
When the voltage converges to −Vth and the gate voltage of the
なお、図１０に示す画素構成では、電位Ｖｉ２を、電位Ｖｃａｔに発光素子１４の閾値
電圧Ｖｔｈｅを加算した値より高くしても、トランジスタ５２がオフである限り、発光素
子１４は発光しない。そのため、電位Ｖｉ１として設定できる値の幅を広げることが可能
となり、Ｖｉ２−Ｖｉ１として取りうる値の幅も広げることが可能となる。したがって、
Ｖｉ２−Ｖｉ１の値の設定の自由度が上がるため、トランジスタ１５の閾値電圧の取得に
要する時間を短縮した場合、または閾値電圧の取得期間に制限がある場合においても、正
確にトランジスタ１５の閾値電圧の取得を行うことができる。
Note that in the pixel configuration illustrated in FIG. 10, even when the potential Vi2 is higher than the value obtained by adding the threshold voltage Vthe of the light-emitting
Since the degree of freedom in setting the value of Vi2−Vi1 is increased, even when the time required to obtain the threshold voltage of the
次いで、期間ｔ３では、配線ＧＬＡにハイレベルの電位が与えられ、配線ＧＬＢにロー
レベルの電位が与えられ、配線ＧＬＣにハイレベルの電位が与えられ、配線ＧＬＤにロー
レベルの電位が与えられる。よって、トランジスタ５０、トランジスタ１７ｔがオンとな
り、トランジスタ５１、トランジスタ５２、トランジスタ５３はオフとなる。そして、配
線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられ、上記電位Ｖｄａｔａは、トラン
ジスタ５０を介して、容量素子１８の一対の電極のうちの一方に与えられる。
Next, in a period t3, a high-level potential is applied to the wiring GLA, a low-level potential is applied to the wiring GLB, a high-level potential is applied to the wiring GLC, and a low-level potential is applied to the wiring GLD. Therefore, the
トランジスタ５３がオフであるため、トランジスタ１５のゲートはフローティングの状
態にある。また、容量素子１８には閾値電圧Ｖｔｈが保持されているため、容量素子１８
の一対の電極のうちの一方に電位Ｖｄａｔａが与えられると、電荷保存の法則に従い、容
量素子１８の一対の電極のうちの他方に電気的に接続された、トランジスタ１５のゲート
の電位は、Ｖｄａｔａ＋Ｖｔｈとなる。また、配線ＭＬの電位Ｖｉ１が、トランジスタ１
７ｔを介してトランジスタ１５のソース及びドレインの一方に与えられる。よって、容量
素子５５には電圧Ｖｄａｔａ−Ｖｉ１が印加され、トランジスタ１５のゲート電圧は、Ｖ
ｔｈ＋Ｖｄａｔａ−Ｖｉ１となる。
Since the
When the potential Vdata is applied to one of the pair of electrodes, the potential of the gate of the
The signal is supplied to one of the source and the drain of the
th + Vdata-Vi1.
なお、期間ｔ２から期間ｔ３に移行する際、配線ＧＬＢに与える電位がハイレベルから
ローレベルに切り替えられてから、配線ＧＬＣに与える電位をローレベルからハイレベル
に切り替えることが望ましい。上記構成により、配線ＧＬＣに与える電位の切り替えによ
って、トランジスタ１５のゲートにおける電位の変動を防ぐことができる。
Note that in the transition from the period t2 to the period t3, it is preferable that the potential applied to the wiring GLB be switched from a high level to a low level before the potential applied to the wiring GLC be switched from a low level to a high level. With the above structure, change in potential of the gate of the
次いで、期間ｔ４では、配線ＧＬＡにローレベルの電位が与えられ、配線ＧＬＢにロー
レベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられ、配線ＧＬＤにハイ
レベルの電位が与えられる。よって、トランジスタ５２がオンとなり、トランジスタ５０
、トランジスタ５１、トランジスタ５３及びトランジスタ１７ｔがオフとなる。
Next, in a period t4, a low-level potential is applied to the wiring GLA, a low-level potential is applied to the wiring GLB, a low-level potential is applied to the wiring GLC, and a high-level potential is applied to the wiring GLD. Therefore, the
, The
また、配線ＶＬには電位Ｖｉ２が与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。 The potential Vi2 is applied to the wiring VL, and the potential Vcat is applied to the wiring CL.
上記動作により、容量素子１８に閾値電圧Ｖｔｈが保持され、容量素子５５に電圧Ｖｄ
ａｔａ−Ｖｉ１が保持され、発光素子１４のアノードは電位Ｖｅｌとなり、トランジスタ
１５のゲートの電位は電位Ｖｄａｔａ＋Ｖｔｈ＋Ｖｅｌ−Ｖｉ１となり、トランジスタ１
５のゲート電圧はＶｄａｔａ＋Ｖｔｈ−Ｖｉ１となる。
By the above operation, the threshold voltage Vth is held in the
Data-Vi1 is held, the anode of the light-emitting
The gate voltage of No. 5 is Vdata + Vth-Vi1.
なお、電位Ｖｅｌは、トランジスタ１５を介して、発光素子１４に電流を流す際に設定
される電位である。具体的には、電位Ｖｉ２と電位Ｖｃａｔの間の電位に設定されること
となる。
Note that the potential Vel is a potential set when a current flows to the light-emitting
よって、トランジスタ１５のゲート電圧を、閾値電圧Ｖｔｈが加味された値に設定する
ことができる。上記構成により、トランジスタ１５の閾値電圧Ｖｔｈのばらつきを抑制す
ることができるので、発光素子１４に供給する電流値のばらつきを抑え、発光装置の輝度
ムラを低減することができる。
Therefore, the gate voltage of the
なお、配線ＧＬＤに与える電位の変動を大きくしておくことで、トランジスタ５２の閾
値電圧のばらつきが発光素子１４に供給する電流値に影響を及ぼすことを防ぐことができ
る。つまり、配線ＧＬＤに与えるハイレベルの電位をトランジスタ５２の閾値電圧よりも
十分大きく、また、配線ＧＬＤに与えるローレベルの電位をトランジスタ５２の閾値電圧
よりも十分小さくしてやることで、トランジスタ５２のオンとオフの切り替えを確実に行
い、トランジスタ５２の閾値電圧のばらつきが発光素子１４の電流値に影響を及ぼすこと
を防ぐことができる。
Note that by increasing the change in the potential applied to the wiring GLD, it is possible to prevent the variation in the threshold voltage of the
次いで、期間ｔ５では、配線ＧＬＡにハイレベルの電位が与えられ、配線ＧＬＢにロー
レベルの電位が与えられ、配線ＧＬＣにローレベルの電位が与えられ、配線ＧＬＤにロー
レベルの電位が与えられる。よって、トランジスタ１７ｔがオンとなり、トランジスタ５
３、トランジスタ５０、トランジスタ５１及びトランジスタ５２がオフとなる。
Next, in a period t5, a high-level potential is applied to the wiring GLA, a low-level potential is applied to the wiring GLB, a low-level potential is applied to the wiring GLC, and a low-level potential is applied to the wiring GLD. Therefore, the
3. The
また、配線ＶＬには電位Ｖｉ２が与えられ、配線ＭＬは、モニター回路に電気的に接続
される。
The potential Vi2 is applied to the wiring VL, and the wiring ML is electrically connected to the monitor circuit.
上記動作により、トランジスタ１５のドレイン電流Ｉｄが、発光素子１４ではなく、ト
ランジスタ１７ｔを介して配線ＭＬに流れる。モニター回路は、配線ＭＬに流れたドレイ
ン電流Ｉｄを用いて、当該ドレイン電流Ｉｄの値を情報として含む信号を生成する。そし
て、本発明の一態様にかかる発光装置では、上記信号を用いて、画素１１に供給される画
像信号Ｖｓｉｇの電位Ｖｄａｔａの値を、補正することができる。
With the above operation, the drain current Id of the
なお、図１０に示す画素１１を有する発光装置では、期間ｔ４の動作の後に期間ｔ５の
動作を常に行う必要はない。例えば、発光装置において、期間ｔ１乃至期間ｔ４の動作を
複数回繰り返した後に、期間ｔ５の動作を行うようにしても良い。また、一行の画素１１
において期間ｔ５の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を
行った一行の画素１１に書き込むことで、発光素子１４を非発光の状態にした後、次の行
の画素１１において、期間ｔ５の動作を行うようにしても良い。
Note that in the light-emitting device including the
After the operation in the period t5 is performed in step, the image signal corresponding to the minimum gradation value 0 is written to the
図１０に示した画素１１を有する発光装置では、トランジスタ１５のソース及びドレイ
ンの他方と、トランジスタ１５のゲートとが電気的に分離しているので、それぞれの電位
を個別に制御することができる。よって、期間ｔ２において、トランジスタ１５のソース
及びドレインの他方の電位を、トランジスタ１５のゲートの電位に、閾値電圧Ｖｔｈを加
算した電位よりも高い値に設定することができる。そのため、トランジスタ１５がノーマ
リオンである場合に、すなわち閾値電圧Ｖｔｈがマイナスの値を有している場合に、トラ
ンジスタ１５において、ソースの電位がゲートの電位よりも高くなるまで、容量素子１８
に電荷を蓄積することができる。よって、本発明の一態様に係る発光装置では、トランジ
スタ１５がノーマリオンであっても、期間ｔ２において閾値電圧を取得することができ、
期間ｔ４において、閾値電圧Ｖｔｈを加味した値になるよう、トランジスタ１５のゲート
電圧を設定することができる。
In the light-emitting device including the
Can accumulate charge. Therefore, in the light-emitting device according to one embodiment of the present invention, the threshold voltage can be obtained in the period t2 even when the
In the period t4, the gate voltage of the
したがって、本発明の一態様に係る発光装置では、例えばトランジスタ１５の半導体膜
に酸化物半導体を用いた場合などに、トランジスタ１５がノーマリオンとなっても、表示
ムラを低減でき、高い画質の表示を行うことができる。
Therefore, in the light-emitting device according to one embodiment of the present invention, display unevenness can be reduced and high-quality display can be performed even when the
なお、上述したような、図１０に示す画素１１の動作例では、内部補正と外部補正の両
方を行っている。内部補正を行わずに、外部補正を行う場合でも、画素１１間に存在する
トランジスタ１５の閾値電圧のばらつきのみならず、移動度など、閾値電圧以外のトラン
ジスタ１５の電気的特性のばらつきをも、補正することができる。ただし、外部補正に加
えて内部補正も行う場合、閾値電圧のマイナスシフト或いはプラスシフトの補正は、内部
補正によって行われる。よって、外部補正では、移動度などの、トランジスタ１５におけ
る閾値電圧以外の電気的特性のばらつきを補正すればよい。したがって、外部補正に加え
て内部補正も行う場合、外部補正だけを行う場合にくらべて、補正後における画像信号の
電位の振幅を、小さく抑えることができる。よって、画像信号の電位の振幅が大きすぎる
ために、階調値間における画像信号の電位差が大きくなり、画像内の輝度の変化をなめら
かなグラデーションで表現することが難しくなる、という事態が生じるのを防ぐことがで
き、画質が低下するのを防ぐことができる。
In the operation example of the
〈モニター回路の構成例〉
次いで、モニター回路１２の構成例を図１２に示す。図１２に示すモニター回路１２は
、オペアンプ６０と、容量素子６１と、スイッチ６２とを有する。
<Configuration example of monitor circuit>
Next, FIG. 12 shows a configuration example of the
容量素子６１が有する一対の電極の一方は、オペアンプ６０の反転入力端子（−）に電
気的に接続され、容量素子６１が有する一対の電極の他方は、オペアンプ６０の出力端子
に電気的に接続されている。スイッチ６２は、容量素子６１に蓄積されている電荷を放出
させる機能を有しており、具体的には、容量素子６１が有する一対の電極間の導通状態を
制御する機能を有する。オペアンプ６０の非反転入力端子（＋）は配線６８に電気的に接
続されており、配線６８には電位Ｖａｎｏが供給される。
One of a pair of electrodes included in the
なお、図８に示す画素１１が図９に示すタイミングチャートに従って動作する場合、配
線６８には、電位Ｖａｎｏまたは電位Ｖ０が供給される。また、図１０に示す画素１１が
図１１に示すタイミングチャートに従って動作する場合、配線６８には、電位Ｖａｎｏま
たは電位Ｖｉ１が供給される。
Note that when the
外部補正を行うために、画素１１から配線ＭＬを介して電流を取り出す際には、まず、
モニター回路１２をボルテージフォロワとして機能させることで、配線ＭＬに電位Ｖａｎ
ｏを供給した後、モニター回路１２を積分回路として機能させることで、画素１１から取
り出した電流を電圧に変換する。具体的には、スイッチ６２をオンにすることで、配線６
８に供給された電位Ｖａｎｏを、モニター回路１２を介して配線ＭＬに供給した後、スイ
ッチ６２をオフにする。スイッチ６２がオフの状態において、画素１１から取り出された
ドレイン電流が配線ＴＥＲに供給されると、容量素子６１に電荷が蓄積され、容量素子６
１が有する一対の電極間に電圧が生じる。上記電圧は、配線ＴＥＲに供給されたドレイン
電流の総量に比例するので、オペアンプ６０の出力端子に電気的に接続された配線ＯＵＴ
には、所定の期間内におけるドレイン電流の総量に対応した電位が、与えられる。
When taking out a current from the
By causing the
After supplying o, the
After the potential Vano supplied to 8 is supplied to the wiring ML via the
A voltage is generated between a pair of electrodes included in 1. Since the voltage is proportional to the total amount of the drain current supplied to the wiring TER, the wiring OUT electrically connected to the output terminal of the
Is supplied with a potential corresponding to the total amount of drain current within a predetermined period.
また、図８に示す画素１１において内部補正を行うために、画素１１の配線ＭＬに電位
Ｖ０を供給する際には、モニター回路１２をボルテージフォロワとして機能させる。具体
的には、スイッチ６２をオンにすることで、配線６８に供給される電位Ｖ０を、モニター
回路１２を介して配線ＭＬに供給することができる。
When the potential V0 is supplied to the wiring ML of the
また、図１０に示す画素１１において内部補正を行うために、画素１１の配線ＭＬに電
位Ｖｉ１を供給する際には、モニター回路１２をボルテージフォロワとして機能させる。
具体的には、スイッチ６２をオンにすることで、配線６８に供給される電位Ｖｉ１を、モ
ニター回路１２を介して配線ＭＬに供給することができる。
When the potential Vi1 is supplied to the wiring ML of the
Specifically, by turning on the
なお、図８に示す画素１１の場合、内部補正を行う際に、配線ＭＬに電位Ｖ０を供給し
、外部補正を行う際に、配線ＭＬに電位Ｖａｎｏを供給する。配線ＭＬに供給する電位の
切り替えは、モニター回路１２の配線６８に供給される電位を電位Ｖａｎｏと電位Ｖ０と
で切り替えることで行うことができる。また、図１０に示す画素１１の場合、内部補正を
行う際に、配線ＭＬに電位Ｖｉ１を供給し、外部補正を行う際に、配線ＭＬに電位Ｖａｎ
ｏを供給する。配線ＭＬに供給する電位の切り替えは、モニター回路１２の配線６８に供
給される電位を電位Ｖａｎｏと電位Ｖｉ１とで切り替えることで行うことができる。
Note that in the case of the
o. Switching of the potential supplied to the wiring ML can be performed by switching the potential supplied to the
また、図６に示す回路２１を配線ＭＬに電気的に接続させている場合、配線３３に電位
Ｖ０または電位Ｖｉ１を供給しておいても良い。この場合、内部補正を行う際は配線３３
の電位０または電位Ｖｉ１を配線ＭＬに供給し、外部補正を行う際はモニター回路１２か
ら配線ＴＥＲを介して電位Ｖａｎｏを配線ＭＬに供給することができる。そして、この場
合、モニター回路１２の配線６８に電位Ｖａｎｏを、他の電位に切り替えることなく供給
しても良い。
In the case where the
The potential 0 or the potential Vi1 is supplied to the wiring ML, and the potential Vano can be supplied to the wiring ML from the
〈画素のレイアウト〉
次いで、図３に示した画素１１のレイアウトの一例について説明する。図１３に、図３
に示した画素１１の上面図を、一例として示す。なお、図１３では、画素１１のレイアウ
トを明確にするために、各種の絶縁膜と、発光素子１４とを省略している。
<Pixel layout>
Next, an example of a layout of the
Is an example of a top view of the
トランジスタ２０は、ゲートとしての機能を有する導電膜５０１と、半導体膜５０２と
、半導体膜５０２に電気的に接続され、ソースまたはドレインとしての機能を有する導電
膜５０３及び導電膜５０４とを有する。導電膜５０１は配線ＧＬとしての機能を有する。
また、導電膜５０３は配線ＳＬとしての機能を有する。
The
The
トランジスタ１５は、ゲートとしての機能を有する導電膜５０５と、半導体膜５０６と
、半導体膜５０６に電気的に接続され、ソースまたはドレインとしての機能を有する導電
膜５０７及び導電膜５０８とを有する。また、導電膜５０７は、発光素子１４の画素電極
に電気的に接続される。導電膜５０８は、導電膜５０９に電気的に接続されており、導電
膜５０９は配線ＶＬとしての機能を有する。
The
トランジスタ１７ｔは、ゲートとしての機能を有する導電膜５０１と、半導体膜５１０
と、半導体膜５１０に電気的に接続され、ソースまたはドレインとしての機能を有する導
電膜５０７及び導電膜５１１とを有する。導電膜５１１は配線ＭＬとしての機能を有する
。
The
And a
容量素子１８は、導電膜５０５と、導電膜５０７と、導電膜５０５と導電膜５０７の間
に設けられた絶縁膜（図示せず）とを有する。導電膜５０５は導電膜５０４に電気的に接
続されている。
The
なお、アノードまたはカソードとなる電極には、金属、合金、電気伝導性化合物、およ
びこれらの混合物などを用いることができる。具体的には、酸化インジウム−酸化スズ（
ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、珪素若しくは酸化珪素を含有した酸化イ
ンジウム−酸化スズ、酸化インジウム−酸化亜鉛（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ
）、酸化タングステン及び酸化亜鉛を含有した酸化インジウム、金（Ａｕ）、白金（Ｐｔ
）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄
（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）の他、
元素周期表の第１族または第２族に属する元素、すなわちリチウム（Ｌｉ）やセシウム（
Ｃｓ）等のアルカリ金属、およびカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアル
カリ土類金属、マグネシウム（Ｍｇ）およびこれらを含む合金（ＭｇＡｇ、ＡｌＬｉ）、
ユウロピウム（Ｅｕ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金
、その他、グラフェン等を用いることができる。そして、上記材料を適宜選択し、その膜
厚を最適な値に設定することで、トップエミッション構造、ボトムエミッション構造、ま
たはデュアルエミッション構造を作り分けることが可能となる。
Note that a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like can be used for an electrode serving as an anode or a cathode. Specifically, indium oxide-tin oxide (
ITO: Indium Tin Oxide, indium oxide-tin oxide containing silicon or silicon oxide, indium oxide-zinc oxide (Indium Zinc Oxide)
), Indium oxide containing tungsten oxide and zinc oxide, gold (Au), platinum (Pt
), Nickel (Ni), tungsten (W), chromium (Cr), molybdenum (Mo), iron (Fe), cobalt (Co), copper (Cu), palladium (Pd), titanium (Ti),
Elements belonging to the first or second group of the periodic table, such as lithium (Li) and cesium (
Alkali metals such as Cs), alkaline earth metals such as calcium (Ca) and strontium (Sr), magnesium (Mg) and alloys containing these (MgAg, AlLi),
Rare earth metals such as europium (Eu) and ytterbium (Yb), alloys containing these, and graphene can be used. The top emission structure, the bottom emission structure, or the dual emission structure can be separately formed by appropriately selecting the above materials and setting the film thickness to an optimum value.
また、本発明の一態様では、発光装置が、白色などの単色の光を発する発光素子と、カ
ラーフィルタを組み合わせることで、フルカラー画像の表示を行うカラーフィルタ方式を
採用していても良い。或いは、互いに異なる色相の光を発する複数の発光素子を用いて、
フルカラー画像の表示を行う方式を採用することもできる。この方式は、発光素子が有す
る一対の電極間に設けられるＥＬ層を、対応する色ごとに塗り分けるため、塗り分け方式
と呼ばれる。
Further, in one embodiment of the present invention, the light-emitting device may employ a color filter system which displays a full-color image by combining a light-emitting element which emits light of a single color such as white with a color filter. Alternatively, using a plurality of light emitting elements that emit light of different hues,
A method for displaying a full-color image may be employed. This method is called a separate coloring method because an EL layer provided between a pair of electrodes included in a light-emitting element is separately colored for each corresponding color.
塗り分け方式の場合、ＥＬ層の塗り分けは、通常、メタルマスクなどのマスクを用いて
、蒸着法で行われる。そのため、画素のサイズは蒸着法によるＥＬ層の塗り分け精度に依
存する。一方、カラーフィルタ方式の場合、塗り分け方式とは異なり、ＥＬ層の塗り分け
を行う必要がない。よって、塗り分け方式の場合よりも、画素サイズの縮小化が容易であ
り、高精細の画素部を実現することができる。
In the case of the coloring method, the coloring of the EL layer is usually performed by a vapor deposition method using a mask such as a metal mask. Therefore, the size of the pixel depends on the accuracy of applying the EL layer separately by the evaporation method. On the other hand, in the case of the color filter system, it is not necessary to perform the EL layer coating differently from the coloring system. Therefore, it is easier to reduce the pixel size than in the case of the separate coloring method, and a high-definition pixel portion can be realized.
また、トップエミッション構造の場合、発光素子から発せられる光を、配線、トランジ
スタ、容量素子などの各種素子によって遮られることがないため、ボトムエミッション構
造に比べて、画素からの光の取り出し効率を高めることができる。よって、トップエミッ
ション構造は、発光素子に供給する電流値を低く抑えても、高い輝度を得ることができる
ため、発光素子の長寿命化に有利である。
In addition, in the case of the top emission structure, light emitted from the light-emitting element is not blocked by various elements such as a wiring, a transistor, and a capacitor, so that light extraction efficiency from the pixel is higher than in the bottom emission structure. be able to. Therefore, the top emission structure can obtain high luminance even when the current value supplied to the light-emitting element is kept low, which is advantageous in extending the life of the light-emitting element.
また、本発明の一態様では、発光装置が、ＥＬ層から発せられる光を発光素子内で共振
させる、マイクロキャビティ（微小光共振器）構造を有していても良い。マイクロキャビ
ティ構造により、特定の波長の光について、発光素子からの取り出し効率を高めることが
できるので、画素部の輝度と色純度を向上させることができる。
In one embodiment of the present invention, the light-emitting device may have a microcavity (micro-optical resonator) structure for causing light emitted from the EL layer to resonate in the light-emitting element. With the microcavity structure, the efficiency of extracting light of a specific wavelength from the light-emitting element can be increased, so that the luminance and color purity of the pixel portion can be improved.
〈発光装置の断面構造〉
図１４に、本発明の一態様に係る発光装置の、画素部の断面構造を一例として示す。な
お、図１４では、図３に示す画素１１が有する、トランジスタ１５、容量素子１８、及び
発光素子１４の、断面構造を例示している。
<Cross-sectional structure of light emitting device>
FIG. 14 illustrates an example of a cross-sectional structure of a pixel portion of a light-emitting device according to one embodiment of the present invention. Note that FIG. 14 illustrates a cross-sectional structure of the
具体的に、図１４に示す発光装置は、基板４００上にトランジスタ１５と、容量素子１
８とを有する。トランジスタ１５は、ゲートとして機能する導電膜４０１と、導電膜４０
１上の絶縁膜４０２と、絶縁膜４０２を間に挟んで導電膜４０１と重なる半導体膜４０３
と、半導体膜４０３に電気的に接続されたソースまたはドレインとして機能する導電膜４
０４及び導電膜４０５とを有する。
Specifically, in the light-emitting device illustrated in FIG. 14, the
8 is provided. The
1 and a
And a conductive film 4 functioning as a source or a drain electrically connected to the
04 and a
容量素子１８は、電極として機能する導電膜４０１と、導電膜４０１上の絶縁膜４０２
と、絶縁膜４０２を間に挟んで導電膜４０１と重なり、なおかつ電極として機能する導電
膜４０４とを有する。
The
And a
絶縁膜４０２としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪
素、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸
化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種
以上含む絶縁膜を、単層で、または積層させて用いればよい。なお、本明細書中において
、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化
物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
Examples of the insulating
また、半導体膜４０３、導電膜４０４、及び導電膜４０５上には絶縁膜４１１が設けら
れている。半導体膜４０３として酸化物半導体を用いる場合、絶縁膜４１１は、半導体膜
４０３に酸素を供給させることが可能な材料を用いることが望ましい。上記材料を絶縁膜
４１１に用いることで、絶縁膜４１１に含まれる酸素を半導体膜４０３に移動させること
が可能であり、半導体膜４０３の酸素欠損量を低減することができる。絶縁膜４１１に含
まれる酸素の半導体膜４０３への移動は、絶縁膜４１１を形成した後に、加熱処理を行う
ことで効率的に行うことができる。
An insulating
絶縁膜４１１上には絶縁膜４２０が設けられており、絶縁膜４２０上には導電膜４２４
が設けられている。導電膜４２４は、絶縁膜４１１及び絶縁膜４２０に設けられた開口部
において、導電膜４０４に電気的に接続されている。
An insulating
Is provided. The
絶縁膜４２０及び導電膜４２４上には絶縁膜４２５が設けられている。絶縁膜４２５は
、導電膜４２４と重なる位置に開口部を有する。また、絶縁膜４２５上において、絶縁膜
４２５の開口部とは異なる位置に、絶縁膜４２６が設けられている。そして、絶縁膜４２
５及び絶縁膜４２６上には、ＥＬ層４２７及び導電膜４２８が、順に積層するように設け
られている。導電膜４２４及び導電膜４２８が、ＥＬ層４２７を間に挟んで重なり合う部
分が、発光素子１４として機能する。そして、導電膜４２４及び導電膜４２８は、一方が
陽極、他方が陰極として機能する。
An insulating
5 and the insulating
また、発光装置は、発光素子１４を間に挟んで基板４００と対峙する、基板４３０を有
する。基板４３０上、すなわち、基板４３０の発光素子１４に近い側の面上には、光を遮
蔽する機能を有する遮蔽膜４３１が設けられている。そして、遮蔽膜４３１は、発光素子
１４と重なる領域に開口部を有している。発光素子１４に重なる開口部において、基板４
３０上には特定の波長範囲の可視光を透過する着色層４３２が設けられている。
Further, the light emitting device includes a
A
〈トランジスタの構造〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ７０の構成を、一例
として示す。
<Transistor structure>
Next, a structure of the
図１５（Ａ）に示すトランジスタ７０は、ゲートとして機能する導電膜８０と、導電膜
８０上の絶縁膜８１と、絶縁膜８１を間に挟んで導電膜８０と重なる酸化物半導体膜８２
と、酸化物半導体膜８２に電気的に接続された、ソース及びドレインとして機能する導電
膜８３及び導電膜８４とを有する。また、図１５（Ａ）に示すトランジスタ７０は、酸化
物半導体膜８２、導電膜８３及び導電膜８４上に、順に積層された絶縁膜８５乃至絶縁膜
８７を有する。
A
And a
なお、図１５（Ａ）では、酸化物半導体膜８２、導電膜８３及び導電膜８４上に、順に
積層された絶縁膜８５乃至絶縁膜８７が設けられている場合を例示しているが、酸化物半
導体膜８２、導電膜８３及び導電膜８４上に設けられる絶縁膜は、一層であっても良いし
、２以上の複数層であっても良い。
Note that FIG. 15A illustrates the case where insulating
絶縁膜８６は、加熱により上記酸素の一部を酸化物半導体膜８２に供給する機能を有す
る絶縁膜であることが望ましい。また、絶縁膜８６は、欠陥が少ないことが好ましく、代
表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２
．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好まし
い。ただし、絶縁膜８６を酸化物半導体膜８２上に直接設けると、絶縁膜８６の形成時に
酸化物半導体膜８２にダメージが与えられる場合、図１５（Ａ）に示すように、絶縁膜８
５を酸化物半導体膜８２と絶縁膜８６の間に設けると良い。絶縁膜８５は、その形成時に
酸化物半導体膜８２に与えるダメージが絶縁膜８６の場合よりも小さく、なおかつ、酸素
を透過する機能を有する絶縁膜であることが望ましい。ただし、酸化物半導体膜８２に与
えられるダメージを小さく抑えつつ、酸化物半導体膜８２上に絶縁膜８６を直接形成する
ことができるのであれば、絶縁膜８５は必ずしも設けなくとも良い。
The insulating
. The density of spins having 001 is preferably 1 × 10 18 spins / cm 3 or less. Note that when the insulating
5 is preferably provided between the
絶縁膜８５は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる
、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が３×１
０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜８５に含まれる欠
陥密度が多いと、当該欠陥に酸素が結合してしまい、絶縁膜８５における酸素の透過量が
減少してしまうためである。
The insulating
It is preferably at most 0 17 spins / cm 3 . This is because if the density of defects included in the insulating
また、絶縁膜８５と酸化物半導体膜８２との界面に欠陥が少ないことが好ましく、代表
的には、磁場の向きを膜面に対して平行に印加したＥＳＲ測定により、酸化物半導体膜８
２に用いられる酸化物半導体中の酸素欠損に由来するｇ値が１．８９以上１．９６以下で
あるスピンの密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、更には検出下限以下であるこ
とが好ましい。
In addition, it is preferable that the interface between the insulating
The density of spins whose g value derived from oxygen vacancies in the oxide semiconductor used in No. 2 is 1.89 or more and 1.96 or less is 1 × 10 17 spins / cm 3 or less, and furthermore, the detection limit or less. preferable.
また、絶縁膜８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、
望ましい。或いは、絶縁膜８７は、水素、水の拡散を防ぐブロッキング効果を有すること
が、望ましい。
Further, the insulating
desirable. Alternatively, it is preferable that the insulating
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、
より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す
絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化
ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニ
ウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す
絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いて形成することができる。
As the insulating film becomes denser and denser, and as it has less dangling bonds and is more chemically stable,
Shows a higher blocking effect. Oxygen, hydrogen, an insulating film having a blocking effect of preventing diffusion of water, for example, using aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, or the like , Can be formed. An insulating film having a blocking effect of preventing diffusion of hydrogen and water can be formed using, for example, silicon nitride, silicon nitride oxide, or the like.
絶縁膜８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹
脂や、パネルの外部に存在する水、水素などの不純物が、酸化物半導体膜８２に侵入する
のを防ぐことができる。酸化物半導体膜８２に酸化物半導体を用いる場合、酸化物半導体
に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効
果を有する絶縁膜８７を用いることで、トランジスタ７０の閾値電圧がドナーの生成によ
りシフトするのを防ぐことができる。
In the case where the insulating
また、酸化物半導体膜８２に酸化物半導体を用いる場合、絶縁膜８７が酸素の拡散を防
ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐ
ことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるの
で、トランジスタ７０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる
。
In the case where an oxide semiconductor is used for the
なお、図１５（Ａ）では、酸化物半導体膜８２が、３層の積層された酸化物半導体膜で
構成されている場合を、例示している。具体的に、図１５（Ａ）に示すトランジスタ７０
では、酸化物半導体膜８２として、酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃが、
絶縁膜８１側から順に積層されている。トランジスタ７０の酸化物半導体膜８２は、積層
された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成
されていても良い。
Note that FIG. 15A illustrates the case where the
Then, as the
The layers are sequentially stacked from the insulating
そして、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃは、酸化物半導体膜８２ｂを
構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが
酸化物半導体膜８２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は
０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、
真空準位に近い酸化物膜である。さらに、酸化物半導体膜８２ｂは、少なくともインジウ
ムを含むと、キャリア移動度が高くなるため好ましい。
The
The oxide film is close to a vacuum level. Further, it is preferable that the
また、図１５（Ｂ）に示すように、トランジスタ７０は、酸化物半導体膜８２ｃが導電
膜８３及び導電膜８４の上層で絶縁膜８５と重畳するように設けられている構成を、有し
ていてもよい。
As illustrated in FIG. 15B, the
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ
酸素欠損が低減されることにより高純度化された酸化物半導体は、キャリア発生源が少な
いため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純
度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著し
く小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成される
トランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）
になりやすい。
Note that an oxide semiconductor which is purified by reducing impurities such as moisture or hydrogen serving as an electron donor (donor) and reducing oxygen vacancies has a small number of carrier generation sources; (Semiconductor) or i-type. Therefore, a transistor including a channel formation region in a highly purified oxide semiconductor film has extremely low off-state current and high reliability. In addition, a transistor in which a channel formation region is formed in the oxide semiconductor film has electric characteristics with a positive threshold voltage (also referred to as normally-off characteristics).
Easy to be.
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタの
オフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×
１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電
圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータア
ナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる
。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下
であることが分かる。また、容量素子とトランジスタとを電気的に接続して、容量素子に
流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ
電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタ
のチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジ
スタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電
圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分か
った。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタ
は、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
Specifically, various experiments can prove low off-state current of a transistor including a channel formation region in a highly purified oxide semiconductor film. For example, if the channel width is 1 ×
Even when the element has a channel length of 10 6 μm and a channel length of 10 μm, when the voltage between the source electrode and the drain electrode (drain voltage) is in the range of 1 V to 10 V, the off-state current is equal to or less than the measurement limit of the semiconductor parameter analyzer, ie, A characteristic of 10 −13 A or less can be obtained. In this case, the off-state current normalized by the channel width of the transistor is 100 zA / μm or less. In addition, the off-state current was measured using a circuit in which a capacitor and a transistor were electrically connected to each other and the charge flowing into or out of the capacitor was controlled by the transistor. In the measurement, a highly purified oxide semiconductor film was used for a channel formation region of the transistor, and the off-state current of the transistor was measured from a change in the amount of charge of the capacitor per unit time. As a result, it was found that when the voltage between the source electrode and the drain electrode of the transistor was 3 V, an even smaller off-state current of several tens of yA / μm was obtained. Therefore, a transistor including a highly purified oxide semiconductor film for a channel formation region has significantly lower off-state current than a transistor including crystalline silicon.
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくと
もインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導
体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、
それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとして
スズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）
を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有するこ
とが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい
。
Note that in the case where an oxide semiconductor film is used as the semiconductor film, the oxide semiconductor preferably contains at least indium (In) or zinc (Zn). As a stabilizer for reducing variation in electrical characteristics of a transistor including the oxide semiconductor,
It is preferable to have gallium (Ga) in addition to them. Further, it is preferable that tin (Sn) is included as a stabilizer. Hafnium (Hf) as a stabilizer
It is preferable to have Further, it is preferable that aluminum (Al) is used as a stabilizer. Further, it is preferable that zirconium (Zr) is included as a stabilizer.
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、
炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式
法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れる
といった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異な
り、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジス
タを作製することが可能である。また、基板の大型化にも対応が可能である。
Among oxide semiconductors, an In—Ga—Zn-based oxide, an In—Sn—Zn-based oxide,
Unlike silicon carbide, gallium nitride, or gallium oxide, a transistor with excellent electric characteristics can be manufactured by a sputtering method or a wet method, and there is an advantage that mass productivity is excellent. Further, unlike silicon carbide, gallium nitride, or gallium oxide, with the use of the In—Ga—Zn-based oxide, a transistor with excellent electric characteristics can be manufactured over a glass substrate. In addition, it is possible to cope with an increase in the size of the substrate.
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
Other stabilizers include lanthanoids such as lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd), and terbium (Tb). , Dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb),
Any one or more of lutetium (Lu) may be included.
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、
Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、
Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸
化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物
、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉ
ｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ
−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−
Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔ
ｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ
−Ａｌ−Ｚｎ系酸化物を用いることができる。
For example, as an oxide semiconductor, indium oxide, gallium oxide, tin oxide, zinc oxide,
In-Zn-based oxide, Sn-Zn-based oxide, Al-Zn-based oxide, Zn-Mg-based oxide,
Sn-Mg based oxide, In-Mg based oxide, In-Ga based oxide, In-Ga-Zn based oxide (also referred to as IGZO), In-Al-Zn based oxide, In-Sn-Zn Oxide, Sn-Ga-Zn-based oxide, Al-Ga-Zn-based oxide, Sn-Al-Zn-based oxide,
In-Hf-Zn-based oxide, In-La-Zn-based oxide, In-Pr-Zn-based oxide, I
n-Nd-Zn-based oxide, In-Ce-Zn-based oxide, In-Sm-Zn-based oxide, In
-Eu-Zn-based oxide, In-Gd-Zn-based oxide, In-Tb-Zn-based oxide, In-
Dy-Zn-based oxide, In-Ho-Zn-based oxide, In-Er-Zn-based oxide, In-T
m-Zn-based oxide, In-Yb-Zn-based oxide, In-Lu-Zn-based oxide, In-Sn
-Ga-Zn-based oxide, In-Hf-Ga-Zn-based oxide, In-Al-Ga-Zn-based oxide, In-Sn-Al-Zn-based oxide, In-Sn-Hf-Zn-based oxide Object, In-Hf
-Al-Zn-based oxides can be used.
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という
意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元
素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ
電流を十分に小さくすることが可能であり、また、移動度も高い。
Note that, for example, an In—Ga—Zn-based oxide means an oxide containing In, Ga, and Zn, and there is no limitation on the ratio of In: Ga: Zn. Further, a metal element other than In, Ga, and Zn may be included. The In-Ga-Zn-based oxide has sufficiently high resistance in an absence of an electric field, can have sufficiently low off-state current, and has high mobility.
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
For example, high mobility can be obtained relatively easily with an In—Sn—Zn-based oxide. However, even with an In—Ga—Zn-based oxide, the mobility can be increased by reducing the defect density in the bulk.
以下では、酸化物半導体膜の構造について説明する。 The structure of the oxide semiconductor film is described below.
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
In this specification, “parallel” refers to a state where two straight lines are arranged at an angle of −10 ° or more and 10 ° or less. Therefore, a case where the angle is −5 ° or more and 5 ° or less is included. Further, “substantially parallel” refers to a state in which two straight lines are arranged at an angle of −30 ° or more and 30 ° or less.
“Vertical” means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, a case where the angle is 85 ° or more and 95 ° or less is also included. Also, “substantially vertical”
A state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
In this specification, when the crystal is a trigonal or rhombohedral, it is represented as a hexagonal system.
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。
または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けら
れる。
An oxide semiconductor film is classified into a non-single-crystal oxide semiconductor film and a single-crystal oxide semiconductor film.
Alternatively, an oxide semiconductor is classified into, for example, a crystalline oxide semiconductor and an amorphous oxide semiconductor.
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化
物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半
導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化
物半導体などがある。
Note that as a non-single-crystal oxide semiconductor, a CAAC-OS (C Axis Align) is used.
d Crystalline Oxide Semiconductor), a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, and the like. Examples of a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and the like.
まずは、ＣＡＡＣ−ＯＳ膜について説明する。 First, a CAAC-OS film is described.
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。
The CAAC-OS film is one of oxide semiconductor films including a plurality of c-axis aligned crystal parts.
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる
。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレイン
バウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、
結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
Transmission Electron Microscope (TEM: Transmission Electron Micror)
oscopy), a plurality of crystal parts can be confirmed by observing a composite analysis image (also referred to as a high-resolution TEM image) of a bright field image and a diffraction pattern of the CAAC-OS film. On the other hand, even with a high-resolution TEM image, clear boundaries between crystal parts, that is, crystal grain boundaries (also referred to as grain boundaries) cannot be confirmed. Therefore, the CAAC-OS film is
It can be said that a decrease in electron mobility due to crystal grain boundaries does not easily occur.
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
When a high-resolution TEM image of a cross section of the CAAC-OS film is observed from a direction substantially parallel to the sample surface, it can be confirmed that metal atoms are arranged in layers in the crystal part. Each layer of metal atoms has a shape on which the surface of the CAAC-OS film is formed (also referred to as a formation surface) or the shape of an upper surface and a lower surface of the CAAC-OS film, and is arranged parallel to the formation surface or the upper surface of the CAAC-OS film. .
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
On the other hand, when a high-resolution TEM image of a plane of the CAAC-OS film is observed from a direction substantially perpendicular to the sample surface, it can be confirmed that metal atoms are arranged in a triangular or hexagonal shape in the crystal part. However, there is no regularity in the arrangement of metal atoms between different crystal parts.
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることが確認できる。
X-ray diffraction (XRD: X-Ray Diffraction) of the CAAC-OS film
When a structural analysis is performed using the apparatus, for example, a CAAC-OS having a crystal of InGaZnO 4 is obtained.
In the analysis of the film by the out-of-plane method, a peak may appear at a diffraction angle (2θ) of around 31 °. Since this peak is attributed to the (009) plane of the crystal of InGaZnO 4, the crystal of the CAAC-OS film has c-axis orientation and the c-axis is oriented substantially perpendicular to the formation surface or the upper surface. Can be confirmed.
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
Note that out-of-plane of a CAAC-OS film including a crystal of InGaZnO 4 was used.
In the analysis by the method, a peak sometimes appears at 2θ near 36 ° in addition to the peak at 2θ near 31 °. A peak at 2θ of around 36 ° indicates that a crystal having no c-axis orientation is included in part of the CAAC-OS film. It is preferable that in the CAAC-OS film, a peak appear when 2θ is around 31 ° and no peak appear when 2θ is around 36 °.
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
The CAAC-OS film is an oxide semiconductor film with a low impurity concentration. The impurity is an element other than the main components of the oxide semiconductor film, such as hydrogen, carbon, silicon, or a transition metal element. In particular, an element such as silicon, which has a stronger bonding force with oxygen than a metal element included in the oxide semiconductor film, disturbs the atomic arrangement of the oxide semiconductor film by removing oxygen from the oxide semiconductor film, and Is a factor that reduces In addition, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have a large atomic radius (or molecular radius); therefore, when included in the oxide semiconductor film, the atomic arrangement of the oxide semiconductor film is disturbed, and crystallinity is reduced. Is a factor that reduces Note that an impurity contained in the oxide semiconductor film might serve as a carrier trap or a carrier generation source in some cases.
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
The CAAC-OS film is an oxide semiconductor film with a low density of defect states. For example, oxygen vacancies in the oxide semiconductor film sometimes serve as carrier traps or serve as carrier generation sources by capturing hydrogen.
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって
、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性
（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高
純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半
導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
なる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要
する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度
が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定
となる場合がある。
A low impurity concentration and a low density of defect states (less oxygen vacancies) are referred to as high-purity intrinsic or substantially high-purity intrinsic. An oxide semiconductor film having high purity or substantially high purity has a small number of carrier generation sources, so that the carrier density can be reduced. Therefore, a transistor including the oxide semiconductor film rarely has negative threshold voltage (is rarely normally on). Further, an oxide semiconductor film having high purity or substantially high purity has few carrier traps. Thus, a transistor including the oxide semiconductor film has small change in electric characteristics and high reliability. Note that the charge trapped in the carrier trap of the oxide semiconductor film takes a long time to be released, and may behave as a fixed charge. Thus, a transistor including an oxide semiconductor film with a high impurity concentration and a high density of defect states might have unstable electric characteristics in some cases.
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
In a transistor including the CAAC-OS film, change in electrical characteristics due to irradiation with visible light or ultraviolet light is small.
次に、微結晶酸化物半導体膜について説明する。 Next, a microcrystalline oxide semiconductor film is described.
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる
領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体
膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大
きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の
微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎ
ｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に
確認できない場合がある。
The microcrystalline oxide semiconductor film has a region in which a crystal part can be observed and a region in which a crystal part cannot be clearly observed in a high-resolution TEM image. A crystal part included in the microcrystalline oxide semiconductor film often has a size of 1 nm to 100 nm, or 1 nm to 10 nm. In particular, an oxide semiconductor film including nanocrystals (nc: nanocrystals), which are microcrystals of 1 nm to 10 nm or 1 nm to 3 nm, is formed using n
c-OS (nanocrystalline Oxide Semiconductor)
) Called membrane. In the nc-OS film, for example, in a high-resolution TEM image, crystal grain boundaries may not be clearly observed in some cases.
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付か
ない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸ
ＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶
面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプロー
ブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電
子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折
を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また
、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポット
が観測される場合がある。
The nc-OS film has a periodic atomic arrangement in a minute region (for example, a region with a thickness of 1 nm to 10 nm, particularly, a region with a thickness of 1 nm to 3 nm). In the nc-OS film, no regularity is observed in crystal orientation between different crystal parts. Therefore, no orientation is observed in the entire film.
Therefore, the nc-OS film cannot be distinguished from an amorphous oxide semiconductor film depending on an analysis method in some cases. For example, for an nc-OS film, an X-ray using an X-ray having a diameter larger than the crystal part is used.
When a structural analysis is performed using an RD device, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method. In addition, electron diffraction using an electron beam having a probe diameter (for example, 50 nm or more) larger than that of a crystal part with respect to the nc-OS film (also referred to as restricted area electron diffraction).
Is performed, a diffraction pattern such as a halo pattern is observed. On the other hand, when nanobeam electron diffraction using an electron beam having a probe diameter close to or smaller than the crystal part is performed on the nc-OS film, a spot is observed. In addition, when nanobeam electron diffraction is performed on the nc-OS film, a high-luminance region may be observed in a circular shape (in a ring shape). When nanobeam electron diffraction is performed on the nc-OS film, a plurality of spots may be observed in a ring-shaped region.
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
The nc-OS film is an oxide semiconductor film having higher regularity than an amorphous oxide semiconductor film. Thus, the nc-OS film has a lower density of defect states than the amorphous oxide semiconductor film. However, the nc-OS film has no regularity in crystal orientation between different crystal parts. Therefore, nc−
The OS film has a higher density of defect states than the CAAC-OS film.
次に、非晶質酸化物半導体膜について説明する。 Next, an amorphous oxide semiconductor film is described.
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸
化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
An amorphous oxide semiconductor film is an oxide semiconductor film in which the atomic arrangement in the film is irregular and has no crystal part. An example is an oxide semiconductor film having an amorphous state such as quartz.
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない
。
In an amorphous oxide semiconductor film, a crystal part cannot be confirmed in a high-resolution TEM image.
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−
ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターン
が観測される。
When structural analysis is performed on the amorphous oxide semiconductor film using an XRD apparatus, out-of-
In the analysis by the plane method, no peak indicating a crystal plane is detected. When electron diffraction is performed on the amorphous oxide semiconductor film, a halo pattern is observed. When nanobeam electron diffraction is performed on the amorphous oxide semiconductor film, no spot is observed and a halo pattern is observed.
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構
造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸
化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
Note that the oxide semiconductor film may have a structure having physical properties between the nc-OS film and the amorphous oxide semiconductor film in some cases. An oxide semiconductor film having such a structure is formed using an amorphous-like oxide semiconductor (a-like OS: amorphous-like Oxide Sem).
It is called an insulator film.
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察さ
れる場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのでき
る領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は
、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見
られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な
電子照射による結晶化はほとんど見られない。
In the a-like OS film, voids (also referred to as voids) may be observed in a high-resolution TEM image. Further, the high-resolution TEM image has a region where a crystal part can be clearly confirmed and a region where a crystal part cannot be confirmed. The a-like OS film may be crystallized by a small amount of electron irradiation as observed by TEM, and a crystal part may be grown. On the other hand, in the case of a high-quality nc-OS film, crystallization due to a small amount of electron irradiation as observed by TEM is scarcely observed.
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能
ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し
、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格
子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に
層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面
の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎ
ｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間
隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎ
ＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
Note that the size of the crystal part of the a-like OS film and the nc-OS film can be measured using a high-resolution TEM image. For example, a crystal of InGaZnO 4 has a layered structure, and has two Ga—Zn—O layers between In—O layers. Unit cell of InGaZnO 4 crystal has a has a In-O layer 3 layer, and also 6 Soyu a Ga-Zn-O layer, a total of nine layers overlap in layers in the c-axis direction structure. Therefore, the distance between these adjacent layers is about the same as the lattice plane distance (also referred to as d value) of the (009) plane, and the value is 0.29 n from crystal structure analysis.
m. Therefore, paying attention to the lattice fringes in the high-resolution TEM image, each lattice fringe is In at a portion where the interval between the lattice fringes is 0.28 nm or more and 0.30 nm or less.
It corresponds to the ab plane of the GaZnO 4 crystal.
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半
導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより
、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ
−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結
晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１
００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は
、成膜すること自体が困難である。
Further, the density of the oxide semiconductor film may be different depending on the structure. For example, when the composition of an oxide semiconductor film is known, the structure of the oxide semiconductor film can be estimated by comparing the composition with the density of a single crystal having the same composition. For example, for the density of a single crystal, a
-Like OS film has a density of 78.6% or more and less than 92.3%. Further, for example, the density of the nc-OS film and the density of the CAAC-OS film are greater than or equal to 92.3%
It becomes less than 00%. Note that it is difficult to form an oxide semiconductor film whose density is less than 78% of the density of a single crystal.
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ
４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０
ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ
−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
The above will be described using a specific example. For example, in an oxide semiconductor film satisfying In: Ga: Zn = 1: 1: 1 [atomic ratio], single crystal InGaZnO having a rhombohedral structure is used.
4 has a density of 6.357 g / cm 3 . Therefore, for example, In: Ga: Zn = 1: 1:
In an oxide semiconductor film satisfying 1 [atomic ratio], the density of the a-like OS film is 5.0.
g / cm 3 or more and less than 5.9 g / cm 3 . Also, for example, In: Ga: Zn = 1: 1
: 1 [atomic ratio], the density of the nc-OS film and the CAAC
The density of the OS film is 5.9 g / cm 3 or more and less than 6.3 g / cm 3 ;
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出すること
ができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対し
て、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶
を組み合わせて算出することが好ましい。
Note that a single crystal having the same composition may not exist. In that case, by combining single crystals having different compositions at an arbitrary ratio, a density corresponding to a single crystal having a desired composition can be calculated. The density of a single crystal having a desired composition may be calculated using a weighted average with respect to a ratio of combining single crystals having different compositions. However, it is preferable that the density is calculated by combining as few types of single crystals as possible.
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微
結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい
。
Note that the oxide semiconductor film may be a stacked film including two or more of an amorphous oxide semiconductor film, an a-like OS film, a microcrystalline oxide semiconductor film, and a CAAC-OS film, for example. .
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。 Further, in order to form the CAAC-OS film, the following conditions are preferably applied.
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
By reducing impurity contamination during film formation, the crystal state can be prevented from being broken by impurities. For example, the concentration of impurities present in the processing chamber (hydrogen, water, carbon dioxide, nitrogen, etc.)
May be reduced. Further, the concentration of impurities in the deposition gas may be reduced. Specifically, a deposition gas having a dew point of -80 ° C or lower, preferably -100 ° C or lower is used.
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイ
グレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好まし
くは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレー
ションが起こり、スパッタリング粒子の平らな面が基板に付着する。
In addition, by increasing the substrate heating temperature during film formation, migration of sputtered particles occurs after reaching the substrate. Specifically, the film is formed at a substrate heating temperature of 100 ° C. to 740 ° C., preferably 200 ° C. to 500 ° C. By increasing the substrate heating temperature during film formation,
When the flat or pellet-like sputtered particles reach the substrate, migration occurs on the substrate, and the flat surface of the sputtered particles adheres to the substrate.
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
In addition, it is preferable that plasma damage at the time of film formation be reduced by increasing the proportion of oxygen in the film formation gas and optimizing power. The proportion of oxygen in the deposition gas is 30% by volume or more, preferably 100% by volume.
% By volume.
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。 As an example of the target, an In-Ga-Zn-based oxide target is described below.
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、
所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２
：１、８：４：３、３：１：１、１：１：１、４：２：３、１：４：４または３：１：２
である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによっ
て適宜変更すればよい。
The InO X powder, the GaO Y powder, and the ZnO Z powder are mixed at a predetermined mole ratio, and after being subjected to a pressure treatment, are subjected to a heat treatment at a temperature of 1,000 ° C. or more and 1500 ° C. or less, whereby polycrystalline In-G
An a-Zn-based oxide target is used. Note that X, Y and Z are arbitrary positive numbers. here,
The predetermined molar ratio is such that, for example, InO X powder, GaO Y powder and ZnO Z powder are 2: 2
: 1, 8: 4: 3, 3: 1: 1, 1: 1: 1, 4: 2: 3, 1: 4: 4 or 3: 1: 2.
It is. Note that the kind of powder and the molar ratio for mixing powder may be changed as appropriate depending on the target to be manufactured.
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アル
カリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特
に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当
該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物
半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結
果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の
低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる
。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以
下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下と
するとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×
１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３
以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
Note that the alkali metal is an impurity because it is not an element included in the oxide semiconductor. The alkaline earth metal also becomes an impurity when it is not an element included in the oxide semiconductor. In particular, Na among alkali metals is diffused into the insulating film to become Na + when the insulating film in contact with the oxide semiconductor film is an oxide. In the oxide semiconductor film, Na cuts a bond between oxygen and a metal included in the oxide semiconductor or interrupts the bond. As a result, for example, electrical characteristics of the transistor are degraded such as a normally-on state and a decrease in mobility due to a shift of the threshold voltage in the negative direction, and in addition, characteristics are also varied. Specifically, the measured value of the Na concentration by secondary ion mass spectrometry is 5 × 10 16 / cm 3 or less, preferably 1 × 10 16 / cm 3 or less, more preferably 1 × 10 15 / cm 3 or less. Good to do. Similarly, the measured value of the Li concentration is 5 × 10 15 / cm 3 or less, preferably 1 × 10 15 / cm 3.
The density is preferably 10 15 / cm 3 or less. Similarly, the measured value of the K concentration is 5 × 10 15 / cm 3
Or less, preferably 1 × 10 15 / cm 3 or less.
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギー
がインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠
損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると
、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が
起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望
ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定
値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的
特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
In the case where a metal oxide containing indium is used, silicon or carbon whose binding energy to oxygen is higher than that of indium may cut a bond between indium and oxygen to form oxygen vacancies. Therefore, when silicon or carbon is mixed in the oxide semiconductor film, the electrical characteristics of the transistor are likely to deteriorate as in the case of an alkali metal or an alkaline earth metal. Therefore, it is desirable that the concentration of silicon or carbon in the oxide semiconductor film be low. Specifically, the measured value of the C concentration or the measured value of the Si concentration by the secondary ion mass spectrometry is preferably 1 × 10 18 / cm 3 or less. With the above structure, deterioration of electrical characteristics of the transistor can be prevented, and reliability of the semiconductor device can be improved.
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及
びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、
酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成に
よりｎ型化される。
Further, depending on a conductive material used for the source electrode and the drain electrode, a metal in the source electrode and the drain electrode may extract oxygen from the oxide semiconductor film. in this case,
In the oxide semiconductor film, a region in contact with the source electrode and the drain electrode is made n-type by formation of oxygen vacancies.
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導
体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる
。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を
高めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現する
ことができる。
Since the n-type region functions as a source region or a drain region, contact resistance between the oxide semiconductor film and the source and drain electrodes can be reduced. Therefore, by forming an n-type region, the mobility and on-state current of the transistor can be increased; thus, high-speed operation of a semiconductor device including the transistor can be realized.
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及び
ドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及び
ドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
Note that oxygen can be extracted by a metal in the source electrode and the drain electrode when the source electrode and the drain electrode are formed by a sputtering method or the like, or can be generated by heat treatment performed after the source electrode and the drain electrode are formed. .
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電
極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、
Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
The n-type region is more easily formed by using a conductive material which is easily bonded to oxygen for the source electrode and the drain electrode. As the conductive material, for example, Al,
Cr, Cu, Ta, Ti, Mo, W and the like can be mentioned.
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層され
た複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が
順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第
２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯
下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０
．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下ま
たは０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
Further, the oxide semiconductor film is not necessarily formed of a single metal oxide film, and may be formed of a plurality of stacked metal oxide films. For example, in the case of a semiconductor film in which first to third metal oxide films are sequentially stacked, the first metal oxide film and the third metal oxide film form a second metal oxide film. At least one of the metal elements is included in its constituent element, and the energy at the bottom of the conduction band is 0.05 eV or more, 0.07 eV or more than that of the second metal oxide film.
. The oxide film is 1 eV or more, or 0.15 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less, which is close to a vacuum level. Further, the second metal oxide film is
It is preferable to contain at least indium because carrier mobility is increased.
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで
、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の
金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜と
の間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している
第２の金属酸化物膜に、チャネル領域を形成することができる。
In the case where the transistor includes the semiconductor film having the above structure, when a voltage is applied to the gate electrode and an electric field is applied to the semiconductor film, a channel is formed in the second metal oxide film having lower energy in the conduction band lower end of the semiconductor film. An area is formed. That is, since the third metal oxide film is provided between the second metal oxide film and the gate insulating film, a channel is formed on the second metal oxide film separated from the gate insulating film. Regions can be formed.
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１
つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界
面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため
、トランジスタの電界効果移動度が高くなる。
Further, the third metal oxide film has at least one of the metal elements included in the second metal oxide film.
Since one of the constituent elements is included, interface scattering hardly occurs at the interface between the second metal oxide film and the third metal oxide film. Therefore, the movement of carriers is less likely to be inhibited at the interface, so that the field-effect mobility of the transistor is increased.
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界
面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動して
しまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少な
くとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面
には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等
の電気的特性のばらつきを、低減することができる。
Further, when an interface state is formed at an interface between the second metal oxide film and the first metal oxide film, a channel region is also formed in a region near the interface, so that the threshold voltage of the transistor varies. Resulting in. However, since the first metal oxide film includes at least one of the metal elements constituting the second metal oxide film in its constituent elements, the second metal oxide film and the first metal oxide film It is difficult to form an interface state at the interface. Therefore, with the above structure, variation in electrical characteristics of the transistor, such as the threshold voltage, can be reduced.
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜
間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがト
ラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物
を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜
を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間
で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
In addition, it is preferable that a plurality of oxide semiconductor films be stacked so that an interface state which inhibits carrier flow is not formed at an interface between the films due to the presence of impurities between the metal oxide films. . If impurities exist between the stacked metal oxide films, the continuity of energy at the lower end of the conduction band between the metal oxide films is lost, and carriers are trapped or regenerated near the interface. This is because they disappear due to bonding. By reducing impurities between films, a plurality of metal oxide films each having at least one metal as a main component are continuously bonded (here, the energy at the bottom of the conduction band is particularly low in each film) rather than simply stacking. (A state having a U-shaped well structure that continuously changes between them) is easily formed.
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不
純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプ
を用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ま
しい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバ
ー内に気体が逆流しないようにしておくことが好ましい。
In order to form a continuous junction, it is necessary to use a multi-chamber type film forming apparatus (sputtering apparatus) having a load lock chamber and to continuously stack the films without exposure to the atmosphere. Each chamber in the sputtering apparatus is evacuated to a high vacuum (5 × 10 −7 Pa to 1 ×) using an adsorption-type vacuum pump such as a cryopump in order to remove water and the like which are impurities in the oxide semiconductor as much as possible. To about 10 −4 Pa). Alternatively, it is preferable that a turbo molecular pump and a cold trap be combined so that gas does not flow backward from the exhaust system into the chamber.
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみな
らず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素
ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは
−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が
取り込まれることを可能な限り防ぐことができる。具体的に、第２の金属酸化物膜がＩｎ
−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第２の金
属酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ
：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上
６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが
好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、第２の金属酸化物膜としてＣ
ＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例として
は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
In order to obtain a high-purity intrinsic oxide semiconductor, it is important not only to evacuate each chamber to high vacuum but also to increase the purity of a gas used for sputtering. The dew point of oxygen gas or argon gas used as the above gas is set at -40 ° C or lower, preferably -80 ° C or lower, more preferably -100 ° C or lower, and the oxide semiconductor film is highly purified. It is possible to prevent moisture and the like from being taken into the device as much as possible. Specifically, the second metal oxide film is made of In
In the case of -M-Zn oxide (M is Ga, Y, Zr, La, Ce, or Nd), the atomic ratio of the metal element in the target used for forming the second metal oxide film is In: M
: Zn = x 1 : y 1 : z 1 , x 1 / y 1 is 1/3 or more and 6 or less, further 1 or more and 6 or less, and z 1 / y 1 is 1/3 or more and 6 Hereinafter, it is more preferably 1 or more and 6 or less. Note that by setting z 1 / y 1 to be 1 or more and 6 or less, C 2 is formed as the second metal oxide film.
An AAC-OS film is easily formed. Representative examples of the atomic ratio of the target metal element include In: M: Zn = 1: 1: 1, In: M: Zn = 3: 1: 2, and the like.
具体的に、第１の金属酸化物膜、第３の金属酸化物膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、
Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の金属酸化物膜、第３の金属酸
化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚ
ｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／
３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上
６以下とすることで、第１の金属酸化物膜、第３の金属酸化物膜としてＣＡＡＣ−ＯＳ膜
が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：
Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：
Ｍ：Ｚｎ＝１：３：８等がある。
Specifically, the first metal oxide film and the third metal oxide film are formed of In-M-Zn oxide (M is
In the case of Ga, Y, Zr, La, Ce, or Nd), in a target used for forming the first metal oxide film and the third metal oxide film, the atomic ratio of metal elements is In: M: Z
If n = x 2 : y 2 : z 2 , x 2 / y 2 <x 1 / y 1 and z 2 / y 2 is 1 /
It is preferably from 3 to 6, more preferably from 1 to 6. Note that when z 2 / y 2 is greater than or equal to 1 and less than or equal to 6, a CAAC-OS film is easily formed as the first metal oxide film and the third metal oxide film. A typical example of the atomic ratio of the target metal element is In: M:
Zn = 1: 3: 2, In: M: Zn = 1: 3: 4, In: M: Zn = 1: 3: 6, In:
M: Zn = 1: 3: 8 and the like.
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以
下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３
ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましく
は３ｎｍ以上５０ｎｍ以下である。
Note that the thickness of the first metal oxide film and the third metal oxide film is greater than or equal to 3 nm and less than or equal to 100 nm, preferably greater than or equal to 3 nm and less than or equal to 50 nm. The thickness of the second metal oxide film is 3
nm or more and 200 nm or less, preferably 3 nm or more and 100 nm or less, and more preferably 3 nm or more and 50 nm or less.
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質
または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸
化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することが
できるため、第２の金属酸化物膜は結晶質であることが好ましい。
In the three-layer semiconductor film, the first to third metal oxide films can be both amorphous and crystalline. Note that when the second metal oxide film in which the channel region is formed is crystalline, stable electrical characteristics can be given to the transistor; therefore, the second metal oxide film is crystalline. Is preferred.
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、
かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チ
ャネル形成領域において、電流が主として流れる領域をいう。
Note that a channel formation region overlaps with a gate electrode in a semiconductor film of a transistor,
In addition, it means a region between the source electrode and the drain electrode. In addition, a channel region refers to a region where current mainly flows in a channel formation region.
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により
形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属
酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子
数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとして
アルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板
温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
For example, in the case where an In—Ga—Zn-based oxide film formed by a sputtering method is used as the first metal oxide film and the third metal oxide film, the first metal oxide film and the third metal oxide film are used. A target which is an In—Ga—Zn-based oxide (In: Ga: Zn = 1: 3: 2 [atomic ratio]) can be used for forming the material film. The film forming conditions may be, for example, 30 sccm of argon gas, 15 sccm of oxygen gas, a pressure of 0.4 Pa, a substrate temperature of 200 ° C., and a DC power of 0.5 kW as a film forming gas.
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜
には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり
、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条
件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用
い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることが
できる。
In the case where the second metal oxide film is a CAAC-OS film, an In-Ga-Zn-based oxide (In: Ga: Zn = 1: 1: 1 [atomic ratio]), and a target including a polycrystalline In-Ga-Zn-based oxide is preferably used. The film forming conditions can be, for example, 30 sccm of argon gas, 15 sccm of oxygen gas, 0.4 Pa of pressure, substrate temperature of 300 ° C., and DC power of 0.5 kW as a film forming gas.
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半
導体膜の端部が丸みを帯びる構造を有していても良い。
Note that the transistor may have a structure in which the edge of the semiconductor film is inclined, or may have a structure in which the edge of the semiconductor film is rounded.
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合に
おいても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記
構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装
置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する
半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の
金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導
体装置のさらなる高速動作を実現する上で、より好ましい。
In the case where a semiconductor film including a plurality of stacked metal oxide films is used for a transistor, a region in contact with a source electrode and a drain electrode may be n-type. With the above structure, the mobility and on-state current of the transistor can be increased, and high-speed operation of a semiconductor device including the transistor can be realized. Further, in the case where a semiconductor film including a plurality of stacked metal oxide films is used for a transistor, the region to be made n-type reaches the second metal oxide film serving as a channel region. It is more preferable in order to increase the mobility and the on-state current to realize a further high-speed operation of the semiconductor device.
〈発光装置の外観〉
図１６は、本発明の一態様に係る発光装置の外観の一例を示す、斜視図である。図１６
に示す発光装置は、パネル１６０１と、コントローラ、電源回路、画像処理回路、画像メ
モリ、ＣＰＵなどが設けられた回路基板１６０２と、接続部１６０３とを有している。パ
ネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素を行ごとに選択す
る駆動回路１６０５と、選択された行内の画素への画像信号Ｓｉｇの入力を制御する駆動
回路１６０６とを有する。
<Appearance of light emitting device>
FIG. 16 is a perspective view illustrating an example of an appearance of a light-emitting device according to one embodiment of the present invention. FIG.
Includes a
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネ
ル１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ
ｅｄ Ｃｉｒｃｕｉｔ）などを用いることができる。また、接続部１６０３にＣＯＦテー
プを用いる場合、回路基板１６０２内の一部の回路、或いはパネル１６０１が有する駆動
回路１６０５や駆動回路１６０６の一部などを別途用意したチップに形成しておき、ＣＯ
Ｆ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに電気的に接続し
ておいても良い。
Various signals and a potential of a power supply are input to the
ed Circuit) can be used. In the case where a COF tape is used for the
The chip may be electrically connected to a COF tape using an F (Chip On Film) method.
〈電子機器の構成例〉
本発明の一態様に係る発光装置は、表示装置、ノート型パーソナルコンピュータ、記録
媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ
Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用
いることができる。その他に、本発明の一態様に係る発光装置を用いることができる電子
機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、
デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け
入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７
に示す。
<Example of electronic device configuration>
The light-emitting device according to one embodiment of the present invention is a display device, a notebook personal computer, and an image reproducing device including a recording medium (typically, a DVD: Digital Versatile).
Discs and the like can be used in a device having a display capable of reproducing a recording medium and displaying an image thereof. In addition, electronic devices that can use the light-emitting device of one embodiment of the present invention include a mobile phone, a portable game machine, a portable information terminal, an electronic book terminal, a video camera,
Cameras such as digital still cameras, goggle-type displays (head-mounted displays), navigation systems, sound reproducers (car audio, digital audio players, etc.), copiers, facsimile machines, printers, multifunction printers, automated teller machines (ATMs) ), Vending machines and the like. Specific examples of these electronic devices are shown in FIG.
Shown in
図１７（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を
有する。本発明の一態様に係る発光装置は、表示部５００２に用いることができる。なお
、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての
情報表示用表示装置が含まれる。
FIG. 17A illustrates a display device including a housing 5001, a display portion 5002, a support base 5003, and the like. The light-emitting device according to one embodiment of the present invention can be used for the display portion 5002. Note that the display devices include all information display devices for personal computers, TV broadcast reception, advertisement display, and the like.
図１７（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０
３等を有する。本発明の一態様に係る発光装置は、表示部５１０２に用いることができる
。
FIG. 17B illustrates a portable information terminal, which includes a housing 5101, a display portion 5102, and
3 and so on. The light-emitting device according to one embodiment of the present invention can be used for the display portion 5102.
図１７（Ｃ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有す
る。本発明の一態様に係る発光装置に可撓性を有する基板を用いることで、曲面を有する
筐体５７０１に支持された表示部５７０２に、当該発光装置を用いることができ、フレキ
シブルかつ軽くて使い勝手の良い表示装置を提供することができる。
FIG. 17C illustrates a display device including a housing 5701 having a curved surface, a display portion 5702, and the like. When a flexible substrate is used for the light-emitting device of one embodiment of the present invention, the light-emitting device can be used for the display portion 5702 supported by the housing 5701 having a curved surface, which is flexible, light, and easy to use. The display device can be provided with good quality.
図１７（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３
、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、ス
タイラス５３０８等を有する。本発明の一態様に係る発光装置は、表示部５３０３または
表示部５３０４に用いることができる。表示部５３０３または表示部５３０４に本発明の
一態様に係る発光装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりに
くい携帯型ゲーム機を提供することができる。なお、図１７（Ｄ）に示した携帯型ゲーム
機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有す
る表示部の数は、これに限定されない。
FIG. 17D illustrates a portable game machine, which includes a housing 5301, a housing 5302, and a display portion 5303.
, A display portion 5304, a microphone 5305, a speaker 5306, operation keys 5307, a stylus 5308, and the like. The light-emitting device according to one embodiment of the present invention can be used for the display portion 5303 or the display portion 5304. By using the light-emitting device according to one embodiment of the present invention for the display portion 5303 or the display portion 5304, a portable game machine which is excellent in user-friendliness and in which quality does not easily deteriorate can be provided. Note that the portable game machine illustrated in FIG. 17D includes two display portions 5303 and 5304; however, the number of display portions of the portable game machine is not limited to this.
図１７（Ｅ）は電子書籍端末であり、筐体５６０１、表示部５６０２等を有する。本発
明の一態様に係る発光装置は、表示部５６０２に用いることができる。そして、可撓性を
有する基板を用いることで、発光装置に可撓性を持たせることができるので、フレキシブ
ルかつ軽くて使い勝手の良い電子書籍端末を提供することができる。
FIG. 17E illustrates an electronic book terminal including a housing 5601, a display portion 5602, and the like. The light-emitting device according to one embodiment of the present invention can be used for the display portion 5602. In addition, since the light-emitting device can have flexibility by using a flexible substrate, a flexible, lightweight, and easy-to-use electronic book terminal can be provided.
図１７（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、
スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が
設けられている。表示部５９０２に、本発明の一態様に係る発光装置を用いることできる
。また、本発明の一態様に係る発光装置を、可撓性を有する基板に形成した場合、図１７
（Ｆ）に示すような曲面を有する表示部５９０２に当該発光装置を適用することが可能で
ある。
FIG. 17F illustrates a mobile phone, which includes a
A
The light-emitting device can be applied to the
１０ 発光装置
１１ 画素
１２ モニター回路
１３ 画像処理回路
１４ 発光素子
１５ トランジスタ
１６ 回路
１７ スイッチ
１７ｔ トランジスタ
１８ 容量素子
１９ スイッチ
２０ トランジスタ
２１ 回路
２１ｔ トランジスタ
２４ 画素部
２５ パネル
２６ コントローラ
２７ ＣＰＵ
２８ 画像メモリ
２９ メモリ
３０ 駆動回路
３１ 駆動回路
３２ 画像データ
３３ 配線
３４ トランジスタ
３５ サンプリング回路
３５ｔ トランジスタ
３６Ｂ 配線
３６Ｇ 配線
３６Ｒ 配線
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５０ トランジスタ
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ 配線
５５ 容量素子
６０ オペアンプ
６１ 容量素子
６２ スイッチ
６８ 配線
７０ トランジスタ
８０ 導電膜
８１ 絶縁膜
８２ 酸化物半導体膜
８２ａ 酸化物半導体膜
８２ｂ 酸化物半導体膜
８２ｃ 酸化物半導体膜
８３ 導電膜
８４ 導電膜
８５ 絶縁膜
８６ 絶縁膜
８７ 絶縁膜
９０ トランジスタ
９１ トランジスタ
９２ トランジスタ
９３ トランジスタ
９４ トランジスタ
９５ 配線
９６ 配線
４００ 基板
４０１ 導電膜
４０２ 絶縁膜
４０３ 半導体膜
４０４ 導電膜
４０５ 導電膜
４１１ 絶縁膜
４２０ 絶縁膜
４２４ 導電膜
４２５ 絶縁膜
４２６ 絶縁膜
４２７ ＥＬ層
４２８ 導電膜
４３０ 基板
４３１ 遮蔽膜
４３２ 着色層
５０１ 導電膜
５０２ 半導体膜
５０３ 導電膜
５０４ 導電膜
５０５ 導電膜
５０６ 半導体膜
５０７ 導電膜
５０８ 導電膜
５０９ 導電膜
５１０ 半導体膜
５１１ 導電膜
１６０１ パネル
１６０２ 回路基板
１６０３ 接続部
１６０４ 画素部
１６０５ 駆動回路
１６０６ 駆動回路
５００１ 筐体
５００２ 表示部
５００３ 支持台
５１０１ 筐体
５１０２ 表示部
５１０３ 操作キー
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス
５６０１ 筐体
５６０２ 表示部
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク
28 image memory 29 memory 30 drive circuit 31 drive circuit 32 image data 33 wiring 34 transistor 35 sampling circuit 35t transistor 36B wiring 36G wiring 36R wiring 40 transistor 41 transistor 42 transistor 43 transistor 50 transistor 51 transistor 52 transistor 53 transistor 54 wiring 55 capacitive element Reference Signs List 60 operational amplifier 61 capacitance element 62 switch 68 wiring 70 transistor 80 conductive film 81 insulating film 82 oxide semiconductor film 82a oxide semiconductor film 82b oxide semiconductor film 82c oxide semiconductor film 83 conductive film 84 conductive film 85 insulating film 86 insulating film 87 Insulating film 90 Transistor 91 Transistor 92 Transistor 93 Transistor 94 Transistor 95 Wiring 96 Wiring 400 Substrate 401 Conductive film 40 Insulating film 403 semiconductor film 404 conductive film 405 conductive film 411 insulating film 420 insulating film 424 conductive film 425 insulating film 426 insulating film 427 EL layer 428 conductive film 430 substrate 431 shielding film 432 coloring layer 501 conductive film 502 semiconductor film 503 conductive film 504 Conductive film 505 conductive film 506 semiconductor film 507 conductive film 509 conductive film 510 semiconductor film 511 conductive film 1601 panel 1602 circuit board 1603 connection portion 1604 pixel portion 1605 drive circuit 1606 drive circuit 5001 housing 5002 display portion 5003 support base 5101 Housing 5102 Display unit 5103 Operation keys 5301 Housing 5302 Housing 5303 Display unit 5304 Display unit 5305 Microphone 5306 Speaker 5307 Operation keys 5308 Stylus 5601 Housing 5602 Display unit 5701 Housing 5702 display unit 5901 housing 5902 display unit 5903 camera 5904 speaker 5905 button 5906 external connection unit 5907 microphone
Claims (1)
前記第２のトランジスタを介して取り出された前記ドレイン電流の値をデータとして含む信号を生成するモニター回路と、
前記モニター回路が生成した前記信号に従って、前記画像信号を補正する画像処理回路と、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記発光素子のアノードと電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、容量素子の一方の電極と電気的に接続され、
前記容量素子の他方の電極は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記画像信号を供給する第１の配線と電気的に接続され、
前記容量素子の他方の電極は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、
前記第１のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのゲートと前記第６のトランジスタのゲートとは、第５の配線に電気的に接続され、
前記第５のトランジスタのゲートと前記第３のトランジスタのゲートとは、第６の配線に電気的に接続され、
前記第２のトランジスタのゲートは、第７の配線に電気的に接続された発光装置。 A light-emitting element, a first transistor that controls supply of current to the light-emitting element according to an image signal, a second transistor that extracts a drain current of the first transistor, and a third to a sixth transistor. A pixel having
A monitor circuit for generating a signal including, as data, the value of the drain current extracted via the second transistor;
According to the signal generated by the monitor circuit, an image processing circuit that corrects the image signal,
One of a source and a drain of the first transistor is electrically connected to one of a source and a drain of the second transistor;
One of a source and a drain of the first transistor is electrically connected to one of a source and a drain of the third transistor;
The other of the source and the drain of the third transistor is electrically connected to an anode of the light emitting element,
One of a source and a drain of the first transistor is electrically connected to one electrode of a capacitor,
The other electrode of the capacitor is electrically connected to one of a source and a drain of the fourth transistor,
The other of the source and the drain of the fourth transistor is electrically connected to a first wiring for supplying the image signal,
The other electrode of the capacitor is electrically connected to one of a source and a drain of the fifth transistor,
The other of the source and the drain of the fifth transistor is electrically connected to one of the source and the drain of the sixth transistor,
The other of the source and the drain of the sixth transistor is electrically connected to a second wiring,
The other of the source and the drain of the second transistor is electrically connected to a third wiring,
The other of the source and the drain of the first transistor is electrically connected to a fourth wiring,
A gate of the first transistor is electrically connected to the other of a source and a drain of the fifth transistor;
A gate of the fourth transistor and a gate of the sixth transistor are electrically connected to a fifth wiring;
A gate of the fifth transistor and a gate of the third transistor are electrically connected to a sixth wiring;
A light-emitting device in which a gate of the second transistor is electrically connected to a seventh wiring.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013252765 | 2013-12-06 | ||
| JP2013252765 | 2013-12-06 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014246077A Division JP6619137B2 (en) | 2013-12-06 | 2014-12-04 | Light emitting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2020042284A true JP2020042284A (en) | 2020-03-19 |
Family
ID=53760664
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014246077A Active JP6619137B2 (en) | 2013-12-06 | 2014-12-04 | Light emitting device |
| JP2019205971A Withdrawn JP2020042284A (en) | 2013-12-06 | 2019-11-14 | Light emitting device |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014246077A Active JP6619137B2 (en) | 2013-12-06 | 2014-12-04 | Light emitting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP6619137B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6653997B2 (en) | 2014-05-09 | 2020-02-26 | 株式会社半導体エネルギー研究所 | Display correction circuit and display device |
| TWI699739B (en) * | 2014-09-05 | 2020-07-21 | 日商半導體能源研究所股份有限公司 | Semiconductor device, driver ic, display device, and electronic device |
| KR102630078B1 (en) * | 2015-12-30 | 2024-01-26 | 엘지디스플레이 주식회사 | Pixel, display device comprising the sme and driving method thereof |
| CN111406280B (en) * | 2017-12-06 | 2022-12-06 | 株式会社半导体能源研究所 | Semiconductor device, display device, electronic apparatus, and operating method |
| JP7344892B2 (en) | 2018-09-12 | 2023-09-14 | 株式会社半導体エネルギー研究所 | display device |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004004675A (en) * | 2002-03-29 | 2004-01-08 | Seiko Epson Corp | Electronic device, driving method for the same, electro-optical device, and electronic apparatus |
| JP2006113471A (en) * | 2004-10-18 | 2006-04-27 | Shimadzu Corp | Organic el panel protection circuit and organic el panel inspection instrument |
| JP2008176287A (en) * | 2006-12-20 | 2008-07-31 | Canon Inc | Light-emitting display device |
| JP2008310075A (en) * | 2007-06-15 | 2008-12-25 | Panasonic Corp | Image display device |
| JP2009265459A (en) * | 2008-04-28 | 2009-11-12 | Fujifilm Corp | Pixel circuit and display device |
| JP2010243645A (en) * | 2009-04-02 | 2010-10-28 | Sony Corp | Display device and method of driving display device |
| JP2010281872A (en) * | 2009-06-02 | 2010-12-16 | Casio Computer Co Ltd | Light emitting device and method of driving and controlling same, and electronic equipment |
| JP2012078435A (en) * | 2010-09-30 | 2012-04-19 | Casio Comput Co Ltd | Light emitting device, drive control method thereof, and electronic apparatus |
| JP2012198543A (en) * | 2006-04-05 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic apparatus |
| JP2013076994A (en) * | 2011-09-14 | 2013-04-25 | Semiconductor Energy Lab Co Ltd | Light-emitting device |
| WO2013076774A1 (en) * | 2011-11-24 | 2013-05-30 | パナソニック株式会社 | Display device and control method thereof |
| WO2013076772A1 (en) * | 2011-11-24 | 2013-05-30 | パナソニック株式会社 | Display device and control method thereof |
| JP2013225076A (en) * | 2012-04-23 | 2013-10-31 | Panasonic Corp | Active matrix substrate |
-
2014
- 2014-12-04 JP JP2014246077A patent/JP6619137B2/en active Active
-
2019
- 2019-11-14 JP JP2019205971A patent/JP2020042284A/en not_active Withdrawn
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004004675A (en) * | 2002-03-29 | 2004-01-08 | Seiko Epson Corp | Electronic device, driving method for the same, electro-optical device, and electronic apparatus |
| JP2006113471A (en) * | 2004-10-18 | 2006-04-27 | Shimadzu Corp | Organic el panel protection circuit and organic el panel inspection instrument |
| JP2012198543A (en) * | 2006-04-05 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic apparatus |
| JP2008176287A (en) * | 2006-12-20 | 2008-07-31 | Canon Inc | Light-emitting display device |
| JP2008310075A (en) * | 2007-06-15 | 2008-12-25 | Panasonic Corp | Image display device |
| JP2009265459A (en) * | 2008-04-28 | 2009-11-12 | Fujifilm Corp | Pixel circuit and display device |
| JP2010243645A (en) * | 2009-04-02 | 2010-10-28 | Sony Corp | Display device and method of driving display device |
| JP2010281872A (en) * | 2009-06-02 | 2010-12-16 | Casio Computer Co Ltd | Light emitting device and method of driving and controlling same, and electronic equipment |
| JP2012078435A (en) * | 2010-09-30 | 2012-04-19 | Casio Comput Co Ltd | Light emitting device, drive control method thereof, and electronic apparatus |
| JP2013076994A (en) * | 2011-09-14 | 2013-04-25 | Semiconductor Energy Lab Co Ltd | Light-emitting device |
| WO2013076774A1 (en) * | 2011-11-24 | 2013-05-30 | パナソニック株式会社 | Display device and control method thereof |
| WO2013076772A1 (en) * | 2011-11-24 | 2013-05-30 | パナソニック株式会社 | Display device and control method thereof |
| JP2013225076A (en) * | 2012-04-23 | 2013-10-31 | Panasonic Corp | Active matrix substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6619137B2 (en) | 2019-12-11 |
| JP2015129926A (en) | 2015-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7373025B2 (en) | light emitting device | |
| JP6907385B2 (en) | Light emitting device | |
| JP2020042284A (en) | Light emitting device | |
| US10181287B2 (en) | Light-emitting device | |
| JP7061720B2 (en) | Semiconductor devices, electronic devices | |
| US9379138B2 (en) | Imaging device with drive voltage dependent on external light intensity | |
| TW202032553A (en) | Memory device and semiconductor device | |
| US9716182B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201006 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20201207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210309 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20210510 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210622 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20211130 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20220210 |