JP2020037507A - Method for producing nitride semiconductor substrate, and nitride semiconductor substrate - Google Patents
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Abstract
Description
本発明は、窒化物からなる緩衝層を有する窒化物半導体基板の製造方法、および、窒化物半導体基板に関する。 The present invention relates to a method for manufacturing a nitride semiconductor substrate having a buffer layer made of nitride, and a nitride semiconductor substrate.
紫外光発光素子は、照明、殺菌、フォトリソグラフィ、レーザ加工機、医療機器、蛍光体用光源、分光分布分析、紫外線硬化など、次世代の光源として幅広く注目されている。この紫外光発光素子は、サファイアなどの基板上に成膜された、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）などの窒化物半導体で構成される。 Ultraviolet light-emitting devices have attracted widespread attention as next-generation light sources such as lighting, sterilization, photolithography, laser processing machines, medical equipment, phosphor light sources, spectral distribution analysis, and ultraviolet curing. This ultraviolet light emitting device is formed of a nitride semiconductor such as aluminum gallium nitride (AlGaN) or aluminum nitride (AlN) formed on a substrate such as sapphire.
例えば、ＡｌＮは、半導体材料の中で非常に大きいバンドギャップエネルギーを有しており、約２１０ｎｍよりも長波長の光に対して透明である。そのため、素子で発生した紫外光を吸収することなく効率よく外部へ取り出すことができる。また、高い熱伝導率、高い熱的および化学的安定性を有している。これらの特徴から、高効率な紫外光発光素子の基板として期待されている。 For example, AlN has a very large band gap energy among semiconductor materials, and is transparent to light having a wavelength longer than about 210 nm. Therefore, the ultraviolet light generated in the element can be efficiently extracted to the outside without being absorbed. It also has high thermal conductivity, high thermal and chemical stability. From these characteristics, it is expected as a substrate for a highly efficient ultraviolet light emitting element.
高効率の発光素子を実現するためには、高品質な窒化物半導体薄膜を結晶成長することが不可欠である。この際、高品質なバルクのＡｌＮを結晶成長の基板として用いることが望ましい。しかし、バルクのＡｌＮ単結晶基板は、高価で、かつ大面積の基板を作製することが困難なため、紫外光発光素子の基板材料にはコスト面で課題が大きい。 In order to realize a highly efficient light emitting device, it is indispensable to grow a high quality nitride semiconductor thin film on a crystal. At this time, it is desirable to use high-quality bulk AlN as a substrate for crystal growth. However, since a bulk AlN single crystal substrate is expensive and it is difficult to produce a large-area substrate, there is a great problem in terms of cost for a substrate material for an ultraviolet light emitting device.
このような状況に鑑み、安価でありかつ大面積基板を入手することが容易なサファイア基板上に高品質なＡｌＮ薄膜の層を作製することができれば、この半導体基板を用いてＡｌＧａＮを準ホモエピタキシャル成長させることにより、紫外光発光素子や受光素子を作製することができる。 In view of such a situation, if a high-quality AlN thin film layer can be formed on a sapphire substrate that is inexpensive and a large-area substrate can be easily obtained, AlGaN can be quasi-homoepitaxially grown using this semiconductor substrate. By doing so, an ultraviolet light emitting element or a light receiving element can be manufactured.
しかし、ＡｌＮはサファイアとの格子不整合と熱膨張係数差が大きく、結晶構造も異なるため、サファイア基板上に成長したＡｌＮ層には多数の貫通転位が存在する。そのため、サファイア基板上に成膜されたＡｌＮ層は、平坦な表面を得ることが困難であり、また結晶欠陥が多くなる課題がある。さらに発光層となるＡｌＧａＮの結晶性はＡｌＮの結晶性を引き継ぐため、欠陥密度の低いＡｌＮを作製する技術は極めて重要である。 However, since AlN has a large lattice mismatch with sapphire, a large difference in thermal expansion coefficient, and a different crystal structure, the AlN layer grown on the sapphire substrate has many threading dislocations. Therefore, the AlN layer formed on the sapphire substrate has a problem that it is difficult to obtain a flat surface and that the number of crystal defects increases. Further, since the crystallinity of AlGaN to be a light emitting layer inherits the crystallinity of AlN, a technique for producing AlN having a low defect density is extremely important.
ＡｌＮ結晶の欠陥密度を低く抑えた高品質な層（薄膜）を得る方法としては、例えば、特許文献１、２および非特許文献１に記載の技術がある。 As a method for obtaining a high-quality layer (thin film) in which the defect density of the AlN crystal is kept low, there are techniques described in Patent Documents 1 and 2 and Non-Patent Document 1, for example.
特許文献１は、本願発明者らが提案する方法であり、スパッタ成膜したＡｌＮ薄膜を高温でアニール処理することにより貫通転位密度を大幅に低減する方法を提案している。アニール処理により従来の有機金属気相成長法と比較して、低貫通転位密度のＡｌＮ薄膜を低コストで実現できるため、深紫外ＬＥＤを含む電子デバイスの下地基板としての利用が期待される。 Patent Document 1 is a method proposed by the inventors of the present invention, and proposes a method of significantly reducing threading dislocation density by annealing a sputtered AlN thin film at a high temperature. Since an annealing process can realize an AlN thin film having a low threading dislocation density at a low cost as compared with the conventional metal organic chemical vapor deposition method, it is expected to be used as a base substrate of an electronic device including a deep ultraviolet LED.
特許文献２は、基板とＡｌＮ薄膜との間にバッファー薄膜としてのＡｌＮ層と金属薄膜とを順に導入することにより、ｃ軸配向性を高めたＡｌＮ薄膜を短時間で製造する方法を提案している。 Patent Document 2 proposes a method of manufacturing an AlN thin film with enhanced c-axis orientation in a short time by sequentially introducing an AlN layer as a buffer thin film and a metal thin film between a substrate and an AlN thin film. I have.
非特許文献１は、ＡｌＮ層を有する結晶品質の高い窒化サファイア基板上に、パルス状の直流反応性スパッタリングによって８２３Ｋで堆積させたＡｌＮ膜の表面形態、結晶品
質、残留応力に及ぼすスパッタ圧力の影響を論じている。
Non-Patent Document 1 describes the effect of sputtering pressure on the surface morphology, crystal quality, and residual stress of an AlN film deposited at 823K by pulsed DC reactive sputtering on a high crystal quality sapphire nitride substrate having an AlN layer. Is discussed.
しかしながら、特許文献１の窒化物半導体基板によれば、ＡｌＮ薄膜の膜厚の増大に伴って、アニール処理時にＡｌＮ薄膜にクラックが発生しやすくなるという問題がある。クラックは、深紫外ＬＥＤを含む電子デバイスにおいて電流リークの原因となるため、窒化物半導体基板を用いた電子デバイスの作製時に歩留まりを低下させることが懸念される。 However, according to the nitride semiconductor substrate of Patent Literature 1, there is a problem that a crack is easily generated in the AlN thin film during annealing as the thickness of the AlN thin film increases. Since cracks cause a current leak in an electronic device including a deep ultraviolet LED, there is a concern that the yield may be reduced when an electronic device using a nitride semiconductor substrate is manufactured.
本発明は、上述した課題を解決しようとするものであり、アニール処理に起因するクラックの発生を抑制する窒化物半導体基板の製造方法、窒化物半導体基板を提供することを目的とする。 An object of the present invention is to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a nitride semiconductor substrate that suppresses generation of cracks due to annealing, and a nitride semiconductor substrate.
上記目的を達成するために、本発明の一態様に係る窒化物半導体基板の製造方法は、スパッタ装置内に基板を準備する第１工程と、前記スパッタ装置内に成膜材料であるターゲットを準備する第２工程と、０．５Ｐａよりも小さい内圧で前記ターゲットをスパッタリングすることにより、前記ターゲット材料の組成を含む窒化物層を前記基板上に成膜する第３工程と、を有する。 In order to achieve the above object, a method for manufacturing a nitride semiconductor substrate according to one embodiment of the present invention includes a first step of preparing a substrate in a sputtering apparatus and a step of preparing a target which is a film forming material in the sputtering apparatus. And a third step of forming a nitride layer containing the composition of the target material on the substrate by sputtering the target at an internal pressure smaller than 0.5 Pa.
また、本発明の他の態様に係る窒化物半導体基板の製造方法は、圧縮歪を有する窒化アルミニウム層を基板上に形成する第１ステップと、前記窒化アルミニウム層が形成された前記基板をアニールする第２ステップと、前記第２ステップの後に前記基板を冷却することにより、前記窒化アルミニウム層の歪を、圧縮歪および引っ張り歪の一方である第１の歪から、圧縮歪および引っ張り歪の他方である第２の歪に変化させる第３ステップと、を有する。 Further, in a method for manufacturing a nitride semiconductor substrate according to another aspect of the present invention, a first step of forming an aluminum nitride layer having a compressive strain on a substrate, and annealing the substrate on which the aluminum nitride layer is formed Cooling the substrate after the second step and the second step to reduce the strain of the aluminum nitride layer from the first strain, one of the compressive strain and the tensile strain, to the other of the compressive strain and the tensile strain. And a third step of changing the distortion into a certain second distortion.
また、本発明の一態様に係る窒化物半導体基板は、基板と、前記基板上に形成された窒化物層とを有し、前記窒化物層の膜厚は５６０ｎｍ以下であり、前記窒化物層の（０００２）回折におけるＸ線ロッキングカーブの半値幅が１００ａｒｃｓｅｃ以下であり、前記窒化物層の（１０−１２）回折におけるＸ線ロッキングカーブの半値幅が３００ａｒｃｓｅｃ以下である。 Further, a nitride semiconductor substrate according to one embodiment of the present invention includes a substrate and a nitride layer formed over the substrate, wherein the nitride layer has a thickness of 560 nm or less, The half-width of the X-ray rocking curve in the (0002) diffraction is not more than 100 arcsec, and the half-width of the X-ray rocking curve in the (10-12) diffraction of the nitride layer is not more than 300 arcsec.
本発明の窒化物半導体基板の製造方法および窒化物半導体基板によれば、アニール処理に起因するクラックの発生を抑制することができる。 ADVANTAGE OF THE INVENTION According to the manufacturing method of a nitride semiconductor substrate, and the nitride semiconductor substrate of this invention, generation | occurrence | production of a crack resulting from an annealing process can be suppressed.
以下、本発明の実施の形態について、図面を用いて詳細に説明する。以下の説明においては、窒化アルミニウムをＡｌＮ、窒化アルミニウムガリウムをＡｌＧａＮ、窒化アルミニウムガリウムインジウムをＡｌＧａＩｎＮ、サファイアをＡｌ２Ｏ３、炭化ケイ素をＳｉＣと示すこともある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following description, aluminum nitride may be referred to as AlN, aluminum gallium nitride as AlGaN, aluminum gallium indium as AlGaInN, sapphire as Al 2 O 3 , and silicon carbide as SiC.
なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲によって特定される。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。 It should be noted that each of the embodiments described below shows a preferred specific example of the present invention. Numerical values, shapes, materials, constituent elements, arrangement positions and connection forms of constituent elements, steps, order of steps, and the like shown in the following embodiments are merely examples, and do not limit the present invention. The present invention is specified by the claims. Therefore, among the components in the following embodiments, components not described in the independent claims are described as arbitrary components.
（実施の形態１）
［窒化物半導体基板の構成］
まず、実施の形態に係る窒化物半導体基板の構成例について説明する。図１は、本実施の形態に係る窒化物半導体基板１の構成例を示す図である。
(Embodiment 1)
[Configuration of nitride semiconductor substrate]
First, a configuration example of the nitride semiconductor substrate according to the embodiment will be described. FIG. 1 is a diagram showing a configuration example of a nitride semiconductor substrate 1 according to the present embodiment.
図１に示すように、本実施の形態に係る窒化物半導体基板１は、基板２と第１窒化物層３とを有する。 As shown in FIG. 1, a nitride semiconductor substrate 1 according to the present embodiment has a substrate 2 and a first nitride layer 3.
基板２は、例えばサファイア基板である。基板２は、サファイアに限定されず、サファイア、炭化ケイ素（ＳｉＣ）、シリコンおよび窒化アルミニウム（ＡｌＮ）の少なくとも一つからなる基板であればよい。 The substrate 2 is, for example, a sapphire substrate. The substrate 2 is not limited to sapphire, and may be a substrate made of at least one of sapphire, silicon carbide (SiC), silicon, and aluminum nitride (AlN).
第１窒化物層３は、六方晶であり、結晶粒の集合体であるIII族窒化物半導体からなる
層であり、例えば窒化アルミニウム（ＡｌＮ）層である。第１窒化物層３は、窒化アルミニウムに限定されず、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表わされる窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、または、窒化アルミニウムガリウムインジウム（ＡｌＮＧａＩｎ）であってもよい。
The first nitride layer 3 is a layer made of a group III nitride semiconductor that is hexagonal and is an aggregate of crystal grains, and is, for example, an aluminum nitride (AlN) layer. The first nitride layer 3 is not limited to aluminum nitride, Al x Ga y In (1 -x-y) N (0 ≦ x ≦ 1,0 ≦ y ≦ 1, (x + y) ≦ 1) is represented by It may be aluminum nitride (AlN), aluminum gallium nitride (AlGaN), or aluminum gallium indium nitride (AlNGaIn).
また、第１窒化物層３は、六方晶ではなく四方晶を構成する半導体であってもよい。 Further, first nitride layer 3 may be a semiconductor that forms a tetragonal crystal instead of a hexagonal crystal.
また、クラックの発生を抑制する第１窒化物層３の特性としては、例えば、第１窒化物層３の膜厚は５６０ｎｍ以下であり、第１窒化物層３の（０００２）面におけるＸ線ロッキングカーブの半値幅が１５ａｒｃｓｅｃ以下であり、第１窒化物層３の（１０−１２）面におけるＸ線ロッキングカーブの半値幅が１３０ａｒｃｓｅｃ以下であってもよい。また、第１窒化物層３の貫通転位密度が３．６×１０８ｃｍ−２以下であってもよい。 The characteristics of the first nitride layer 3 that suppress the generation of cracks include, for example, that the thickness of the first nitride layer 3 is 560 nm or less, and that the X-rays on the (0002) plane of the first nitride layer 3 The half width of the rocking curve may be 15 arcsec or less, and the half width of the X-ray rocking curve on the (10-12) plane of the first nitride layer 3 may be 130 arcsec or less. Moreover, the threading dislocation density of the first nitride layer 3 may be 3.6 × 10 8 cm −2 or less.
［窒化物半導体基板の製造方法および製造装置］
次に、実施の形態に係る窒化物半導体基板１の製造方法および製造装置について説明する。図２は、実施の形態に係るスパッタ装置１０の構成例を示す模式図である。図３は、実施の形態に係る窒化物半導体基板１の製造方法の一例を示すフローチャートである。
[Method and Apparatus for Manufacturing Nitride Semiconductor Substrate]
Next, a method and an apparatus for manufacturing nitride semiconductor substrate 1 according to the embodiment will be described. FIG. 2 is a schematic diagram illustrating a configuration example of the sputtering apparatus 10 according to the embodiment. FIG. 3 is a flowchart illustrating an example of a method for manufacturing nitride semiconductor substrate 1 according to the embodiment.
まず、図２に示すスパッタ装置１０の構成例について説明する。同図のようにスパッタ装置１０は、チェンバー１００、吸気管１０１、排気管１０２、バルブ１０３、排気ポンプ１０４、基板ホルダ１０５、永久磁石１０８、高圧電源１０９を備える。 First, a configuration example of the sputtering apparatus 10 shown in FIG. 2 will be described. As shown in FIG. 1, the sputtering apparatus 10 includes a chamber 100, an intake pipe 101, an exhaust pipe 102, a valve 103, an exhaust pump 104, a substrate holder 105, a permanent magnet 108, and a high-voltage power supply 109.
チェンバー１００は、基板２と、第１窒化物層３の原料となるターゲット１０７とを対向させて保持し、チェンバー内部の気体の圧力および温度を任意に設定可能なほぼ密閉さ
れた部屋である。以下では、スパッタを行う際のチェンバー内気体圧力をスパッタ圧力と呼ぶ。
The chamber 100 is a substantially closed room in which the substrate 2 and the target 107 as a raw material of the first nitride layer 3 are held facing each other, and the pressure and temperature of the gas inside the chamber can be arbitrarily set. Hereinafter, the gas pressure in the chamber when performing sputtering is referred to as a sputtering pressure.
吸気管１０１は、外部から供給される不活性ガスをチェンバー１００内部に導入するための吸気管である。不活性ガスは、ヘリウム（Ｈｅ）ガス、窒素（Ｎ２）ガス、アルゴン（Ａｒ）ガスなどである。吸気管１０１は、一つの吸気管から複数種類のガスを同時に供給してもよい。また、チェンバー１００に対して、複数の吸気管１０１が接続されている構成でもよい。また、吸気管１０１から不活性ガス以外のガスを導入することが可能でもよい。不活性ガス以外のガスは、例えば水素（Ｈ２）ガス、酸素（Ｏ２）ガス、アンモニア（ＮＨ３）ガスなどである。吸気管１０１は、供給するガスの流量を精密に制御する機構を備えていてもよい。 The intake pipe 101 is an intake pipe for introducing an inert gas supplied from the outside into the chamber 100. The inert gas is a helium (He) gas, a nitrogen (N 2 ) gas, an argon (Ar) gas, or the like. The intake pipe 101 may simultaneously supply a plurality of types of gases from one intake pipe. Further, a configuration in which a plurality of intake pipes 101 are connected to the chamber 100 may be employed. Further, a gas other than the inert gas may be introduced from the intake pipe 101. The gas other than the inert gas is, for example, hydrogen (H 2 ) gas, oxygen (O 2 ) gas, ammonia (NH 3 ) gas, or the like. The intake pipe 101 may include a mechanism for precisely controlling the flow rate of the supplied gas.
排気管１０２は、チェンバー１００内部のガスを外部に排気するための排気管である。 The exhaust pipe 102 is an exhaust pipe for exhausting gas inside the chamber 100 to the outside.
バルブ１０３は、排気管１０２の排気流量を調整する。 The valve 103 adjusts the exhaust flow rate of the exhaust pipe 102.
排気ポンプ１０４は、排気管１０２およびバルブ１０３を介してチェンバー１００内部のガスを外部に排気するためのポンプである。 The exhaust pump 104 is a pump for exhausting gas inside the chamber 100 to the outside via the exhaust pipe 102 and the valve 103.
基板ホルダ１０５は、ウェハ基板の状態の基板２を保持する。なお、基板ホルダ１０５は、同時に成膜される複数枚の基板２を保持してもよい。基板ホルダ１０５は加熱機構を有しており、基板２を５００〜６５０℃の範囲で、例えば６００℃で加熱保持することが可能でもよい。基板ホルダ１０５は、ターゲット１０７から基板２を見込む角度を任意に制御することができる機構を有していてもよい。スパッタ成膜中に基板を自転あるいは公転させることが可能でもよい。 The substrate holder 105 holds the substrate 2 in a state of a wafer substrate. Note that the substrate holder 105 may hold a plurality of substrates 2 on which films are formed simultaneously. The substrate holder 105 has a heating mechanism, and may be capable of heating and holding the substrate 2 in a range of 500 to 650 ° C., for example, at 600 ° C. The substrate holder 105 may have a mechanism that can arbitrarily control an angle at which the substrate 2 is viewed from the target 107. The substrate may be capable of rotating or revolving during sputter deposition.
ターゲット１０７は、ターゲットホルダに保持される。なお、ターゲットホルダは、異なる材料からなる複数種類のターゲットを保持し、スパッタリングの対象となるターゲットを切り替えることで、チェンバーを高真空に保持したまま、複数の異なる材料を連続してスパッタリングすることが可能な構成でもよい。また、複数の異なる材料を同時にスパッタリングすることが可能な構成でもよい。ターゲットの形状は、例えば直径１０ｃｍの円形である。ターゲットは、矩形あるいはそれ以外の形状であってもよい。 The target 107 is held by a target holder. Note that the target holder holds a plurality of types of targets made of different materials, and by switching the target to be sputtered, it is possible to continuously sputter a plurality of different materials while holding the chamber at a high vacuum. A possible configuration may be used. Further, a configuration in which a plurality of different materials can be simultaneously sputtered may be employed. The shape of the target is, for example, a circle having a diameter of 10 cm. The target may be rectangular or any other shape.
高圧電源１０９は、基板２とターゲット１０７との間に高周波電圧を印加する。高周波電圧は、例えば、ＲＦ（Radio Frequency）電圧である。高周波電圧のＲＦ電圧成分は、
基板２とターゲット１０７の間で吸気管１０１から供給されたガスをプラズマ化する。プラズマ化したガスは、セルフバイアスもしくは外部電源によって印加されたＤＣ電圧成分による電界によってターゲット１０７に衝突し、ターゲット１０７表面の原子を弾き出す（スパッタリングする）。弾き出された原子は、従って、スパッタリングで与えられた運動エネルギーに従って、基板２に向かって飛び、付着する。その結果、基板２上にターゲット１０７を原料とする膜、あるいはターゲット１０７を構成する材料と吸気管１０１から供給されたガスの化合物からなる膜を形成する。高周波電圧の電圧は、例えば、０〜５０００Ｖ、高周波電圧の周波数は１３．５６ＭＨｚでよい。ＤＣ電圧成分は０から２０００Ｖが設定できる。
The high-voltage power supply 109 applies a high-frequency voltage between the substrate 2 and the target 107. The high frequency voltage is, for example, an RF (Radio Frequency) voltage. The RF voltage component of the high frequency voltage is
The gas supplied from the intake pipe 101 between the substrate 2 and the target 107 is turned into plasma. The gas that has been turned into plasma collides with the target 107 by an electric field generated by a self-bias or a DC voltage component applied from an external power supply, and ejects (sputters) atoms on the surface of the target 107. The ejected atoms therefore fly toward and adhere to the substrate 2 according to the kinetic energy given by the sputtering. As a result, a film made of the target 107 as a raw material or a film made of a compound of the material constituting the target 107 and the gas supplied from the intake pipe 101 is formed on the substrate 2. The voltage of the high frequency voltage may be, for example, 0 to 5000 V, and the frequency of the high frequency voltage may be 13.56 MHz. The DC voltage component can be set from 0 to 2000V.
なお、図２のスパッタ装置１０では、高周波電圧を用いるいわゆるＲＦスパッタの例を示したが、直流電圧を用いるＤＣスパッタでもよい。また、電圧はある一定の時間幅を有するパルス状に印加されてもよい。ＤＣスパッタの場合、ターゲットには導電性を有する材料を用いる必要がある。 In the sputtering apparatus 10 of FIG. 2, an example of so-called RF sputtering using a high-frequency voltage has been described, but DC sputtering using a DC voltage may be used. Further, the voltage may be applied in a pulse shape having a certain time width. In the case of DC sputtering, it is necessary to use a conductive material for the target.
永久磁石１０８は、プラズマ中の電子をターゲット１０７の近傍に拘束するための磁界を形成する。これにより、ターゲット近傍のプラズマ密度を高めてスパッタリング速度を上昇させる。また、基板からプラズマを遠ざけることにより、基板に対して電子や荷電粒子が照射されて第１窒化物層３の結晶品質が低下することを防ぐ。永久磁石１０８を有さなくてもよい。スパッタ成膜中に永久磁石１０８を任意に動かすことが可能でもよい。ターゲット１０７および永久磁石１０８の付近は冷却水によって冷却されており、ターゲットの温度上昇が抑えられる。 The permanent magnet 108 forms a magnetic field for restraining electrons in the plasma near the target 107. This increases the plasma density near the target and increases the sputtering rate. Further, by keeping the plasma away from the substrate, it is possible to prevent the substrate from being irradiated with electrons or charged particles, thereby preventing the first nitride layer 3 from deteriorating in crystal quality. It is not necessary to have the permanent magnet 108. The permanent magnet 108 may be arbitrarily movable during the sputter deposition. The vicinity of the target 107 and the permanent magnet 108 is cooled by the cooling water, and the temperature rise of the target is suppressed.
また、図２のスパッタ装置１０では、基板２がターゲット１０７よりも上側に対向して配置されるスパッタアップ型（またはフェイスダウン型）の構成例を説明したが、基板２がターゲット１０７よりも下に対向して配置されるスパッタダウン型（ファイスアップ型）でもよいし、基板２がターゲット１０７の側方に対向して配置されサイドスパッタ型（サイドフェイス型）でもよい。 Further, in the sputtering apparatus 10 of FIG. 2, an example of a sputter-up type (or face-down type) configuration in which the substrate 2 is disposed to face above the target 107 has been described, but the substrate 2 is located below the target 107. The substrate 2 may be of a sputter-down type (face-up type) disposed opposite to the target 107, or may be of a side-sputter type (side-face type) disposed opposite the side of the target 107.
図２において、基板２とターゲット１０７の間の距離は、例えば１４ｃｍである。 In FIG. 2, the distance between the substrate 2 and the target 107 is, for example, 14 cm.
次に、図３のフローチャートを用いて、窒化物半導体基板１の製造方法について説明する。 Next, a method for manufacturing the nitride semiconductor substrate 1 will be described with reference to the flowchart in FIG.
図３に示すように、窒化物半導体基板１の製造方法は、大きく分けて、第１工程（Ｓ２１）、第２工程（Ｓ２２）、第３工程（Ｓ２３）および第４工程（Ｓ２４）を有する。 As shown in FIG. 3, the method for manufacturing the nitride semiconductor substrate 1 is roughly divided into a first step (S21), a second step (S22), a third step (S23), and a fourth step (S24). .
第１工程（Ｓ２１）では、スパッタ装置１０内の基板ホルダ１０５に基板２を準備する。この基板２は、例えば、サファイア基板である。このサファイア基板は、例えば（０００１）面からサファイアの［１−１００］方向（ｍ軸方向）に対して０．２°傾斜した面を表面として有していてもよい。このサファイア基板の表面は、単一原子層または単一分子層からなるステップテラス構造が形成されていてもよい。このサファイア基板の裏面は、光学的に鏡面になるように研磨されていてもよいし、粗面化加工が施されていてもよい。このサファイア基板の裏面に、ＡｌＮまたはＡｌＮ以外の材料からなる層が成膜されていてもよい。基板ホルダ１０５は、例えば、２インチのウェハ基板を４枚以上保持可能な構成でもよい。基板ホルダ１０５は、２インチ以上のサイズの基板を保持可能な構成でもよい。 In the first step (S21), the substrate 2 is prepared on the substrate holder 105 in the sputtering device 10. This substrate 2 is, for example, a sapphire substrate. This sapphire substrate may have, for example, a surface inclined 0.2 ° from the (0001) plane with respect to the [1-100] direction (m-axis direction) of the sapphire. On the surface of the sapphire substrate, a step terrace structure composed of a single atomic layer or a single molecular layer may be formed. The back surface of the sapphire substrate may be polished so as to be optically a mirror surface, or may be subjected to a roughening process. A layer made of AlN or a material other than AlN may be formed on the back surface of the sapphire substrate. The substrate holder 105 may have a configuration capable of holding, for example, four or more 2-inch wafer substrates. The substrate holder 105 may have a configuration capable of holding a substrate having a size of 2 inches or more.
第１工程（Ｓ２１）の前段階として、図４には示されていないがチェンバー１００と隣接して設けられ、独立して大気開放及び真空排気が可能なロードロックチェンバーに基板２を配置し、ロードロックチェンバー内で十分に高い真空度まで排気したのちに、真空下で基板２をロードロックチェンバーからスパッタチェンバーへ搬送し、基板２をチェンバー１００内の基板ホルダに設置してもよい。これにより、基板ホルダ１０５に基板２を配置する際、チェンバー１００が大気に曝露されることがなくなるため、チェンバー１００内を常に高い真空度に維持することが可能となる。これにより、スパッタ成膜されたＡｌＮの結晶品質を安定的に制御することが可能となる。基板２をチェンバー１００内に搬送するまでに、ロードロックチェンバーの圧力を、例えば１×１０−４Ｐａ以下まで低減することが望ましい。 Prior to the first step (S21), the substrate 2 is disposed on a load lock chamber (not shown in FIG. 4), which is provided adjacent to the chamber 100 and can be independently opened to the atmosphere and evacuated, After the inside of the load lock chamber is evacuated to a sufficiently high vacuum, the substrate 2 may be transferred from the load lock chamber to the sputter chamber under vacuum, and the substrate 2 may be placed on the substrate holder in the chamber 100. Accordingly, when the substrate 2 is placed on the substrate holder 105, the chamber 100 is not exposed to the atmosphere, so that the inside of the chamber 100 can be constantly maintained at a high degree of vacuum. This makes it possible to stably control the crystal quality of AlN formed by sputtering. It is desirable that the pressure of the load lock chamber be reduced to, for example, 1 × 10 −4 Pa or less before the substrate 2 is transferred into the chamber 100.
第２工程（Ｓ２２）では、スパッタ装置１０内に成膜材料であるターゲット１０７を準備する。ターゲット１０７は、例えば、窒化アルミニウム（ＡｌＮ）の焼結体である。 In the second step (S22), a target 107 which is a film forming material is prepared in the sputtering apparatus 10. The target 107 is, for example, a sintered body of aluminum nitride (AlN).
第１工程（Ｓ２１）および第２工程（Ｓ２２）おいて、基板２およびターゲット１０７を配置してから、第３工程（Ｓ２３）においてスパッタ成膜を開始するまでに、十分な時間、基板２をスパッタ成膜時と同じかそれよりも高い温度に保持した状態でチェンバー１
００を真空排気し、チェンバー１００の圧力を下げることが望ましい。これにより、チェンバー内の残留ガス濃度を低減し、スパッタ成膜されたＡｌＮの結晶品質を安定的に制御することが可能となる。また、基板２を加熱しながらチェンバー１００を真空排気することにより、基板２をチェンバー内に配置する前に基板２表面に吸着した水分を効果的に除去することができる。これにより、スパッタ成膜されたＡｌＮの結晶品質を安定的に制御することが可能となる。第３工程（Ｓ２３）を開始する前に、チェンバー１００の圧力を、例えば６×１０−５Ｐａ以下まで低減することが望ましい。
In the first step (S21) and the second step (S22), the substrate 2 is kept for a sufficient time from the arrangement of the substrate 2 and the target 107 to the start of sputtering film formation in the third step (S23). The chamber 1 is maintained at a temperature equal to or higher than that at the time of sputtering film formation.
It is desirable to evacuate 00 and reduce the pressure of the chamber 100. This makes it possible to reduce the residual gas concentration in the chamber and stably control the crystal quality of AlN formed by sputtering. By evacuating the chamber 100 while heating the substrate 2, moisture adsorbed on the surface of the substrate 2 can be effectively removed before the substrate 2 is placed in the chamber. This makes it possible to stably control the crystal quality of AlN formed by sputtering. Before starting the third step (S23), it is desirable to reduce the pressure of the chamber 100 to, for example, 6 × 10 −5 Pa or less.
第３工程（Ｓ２３）では、０．５Ｐａよりも小さいスパッタ圧力でターゲット１０７をスパッタリングすることにより、ターゲット材料の組成を含む第１窒化物層３（ここではＡｌＮ層）を基板２上に成膜する。より具体的に説明すると、チェンバー１００のスパッタ圧力は、０．５Ｐａ以下の所望の圧力になるように吸気管から供給されるガスの流量と排気ポンプ１０４の排気速度およびバルブ１０３の開度により調整される。基板ホルダ１０５の加熱機構によって、基板２の表面温度は約５００〜６５０℃の範囲内の温度で、例えば約６００℃に保たれる。吸気管１０１からは不活性ガスとして例えば窒素ガスが供給される。窒素ガスの流量は、例えば、１０〜１００ｓｃｃｍ（standard Cubic Centimeter per Minute）である。単位ｓｃｃｍは、０℃、１気圧で標準化された単位である。高圧電源１０９の高周波電圧は数百Ｖであり、高周波電圧の周波数は例えば１３．５６ＭＨｚである。高圧電源１０９からターゲット１０７に供給する電力は、例えば２００〜１０００Ｗである。スパッタリングする時間は、成膜すべき第１窒化物層３の所望する膜厚とターゲットに供給する電力に応じて定めればよい。第３工程（Ｓ２３）の一部として、基板２にＡｌＮ膜の成膜を開始する前に、基板２とターゲット１０７の間にシャッターを配置した状態でターゲット１０７とシャッターの間でプラズマを発生させ、ターゲット１０７をスパッタリングする工程が設けられてもよい。これにより、ターゲットからスパッタされた原子がシャッターにさえぎられて基板２に到達しない状態でターゲット１０７をスパッタリングし、ターゲット表面に付着した不純物を除去することが可能となる。ターゲット表面を十分な時間スパッタリングしてから基板２とターゲット１０７の間に配置したシャッターを取り除き、基板２に対するＡｌＮ成膜を開始してもよい。これにより、その後スパッタ成膜されたＡｌＮ膜の結晶品質を安定的に制御することが可能となる。 In the third step (S23), the first nitride layer 3 (here, an AlN layer) containing the composition of the target material is formed on the substrate 2 by sputtering the target 107 at a sputtering pressure lower than 0.5 Pa. I do. More specifically, the sputtering pressure of the chamber 100 is adjusted by the flow rate of the gas supplied from the intake pipe, the exhaust speed of the exhaust pump 104, and the opening of the valve 103 so that the desired pressure is 0.5 Pa or less. Is done. By the heating mechanism of the substrate holder 105, the surface temperature of the substrate 2 is kept at a temperature in the range of about 500 to 650 ° C, for example, about 600 ° C. For example, nitrogen gas is supplied from the intake pipe 101 as an inert gas. The flow rate of the nitrogen gas is, for example, 10 to 100 sccm (standard Cubic Centimeter per Minute). The unit sccm is a unit standardized at 0 ° C. and 1 atm. The high-frequency voltage of the high-voltage power supply 109 is several hundred volts, and the frequency of the high-frequency voltage is, for example, 13.56 MHz. The power supplied from the high-voltage power supply 109 to the target 107 is, for example, 200 to 1000 W. The sputtering time may be determined according to the desired thickness of the first nitride layer 3 to be formed and the power supplied to the target. As part of the third step (S23), before starting the formation of the AlN film on the substrate 2, plasma is generated between the target 107 and the shutter with the shutter disposed between the substrate 2 and the target 107. A step of sputtering the target 107 may be provided. This makes it possible to sputter the target 107 in a state where the atoms sputtered from the target are interrupted by the shutter and do not reach the substrate 2, thereby removing impurities attached to the target surface. After sputtering the target surface for a sufficient time, the shutter disposed between the substrate 2 and the target 107 may be removed, and AlN film formation on the substrate 2 may be started. This makes it possible to stably control the crystal quality of the AlN film formed by sputtering.
第１窒化物層３の膜厚について詳細は後述するが、クラック抑制の観点からは、膜厚は８５０ｎｍ以下でよい。また、窒化物層３の膜厚が大きいほどチェンバー１００のスパッタ圧力を小さくすればよい。例えば、クラック抑制のためにはチェンバー１００のスパッタ圧力をＰ（Ｐａ）以下、前記窒化物層の膜厚をＴ（ｎｍ）以下としたとき、（Ｐ、Ｔ）の組は、（０．０５、６４０）、（０．１、４８０）、（０．２、３２０）、および（０．４、２４０）の少なくとも１つを満たすようにしてもよい。あるいは、スパッタ圧力Ｐと窒化物層の膜厚Ｔが以下の範囲に含まれるように選択してもよい。すなわち、（１．１）Ｐ≦０．４かつＴ≦２４０、（１．２）Ｐ≦３１１１７×Ｔ−２．０６かつ２４０≦Ｔ≦６４０、（１．３）Ｐ≦０．０５かつＴ≧６４０の（１．１）〜（１．３）のいずれかひとつに含まれる範囲の中から選択してもよい。 The thickness of the first nitride layer 3 will be described later in detail, but from the viewpoint of suppressing cracks, the thickness may be 850 nm or less. The sputtering pressure of the chamber 100 may be reduced as the thickness of the nitride layer 3 increases. For example, when the sputtering pressure of the chamber 100 is set to P (Pa) or less and the thickness of the nitride layer is set to T (nm) or less to suppress cracks, the set of (P, T) is (0.05). , 640), (0.1, 480), (0.2, 320), and (0.4, 240). Alternatively, it may be selected so that the sputtering pressure P and the thickness T of the nitride layer are included in the following ranges. That is, (1.1) P ≦ 0.4 and T ≦ 240, (1.2) P ≦ 31117 × T− 2.06 and 240 ≦ T ≦ 640, (1.3) P ≦ 0.05 and T It may be selected from a range included in any one of (1.1) to (1.3) of ≧ 640.
より好ましくは、（Ｐ、Ｔ）の組は、（０．０５、５６０）、（０．１、４００）、および（０．２、２４０）の少なくとも１つを満たすようにしてもよい。この場合においてスパッタ圧力、膜厚が上記以外の値の場合は、スパッタ圧力Ｐと窒化物層の膜厚Ｔが以下の範囲に含まれるように選択してもよい。すなわち、（２．１）Ｐ≦０．４かつＴ≦２４０、（２．２）Ｐ≦１４３６×Ｔ−１．６１かつ２４０≦Ｔ≦５６０、（２．３）Ｐ≦０．０５かつＴ≧５６０の（２．１）〜（２．３）のいずれかひとつに含まれる範囲の中から選択してもよい。 More preferably, the set of (P, T) may satisfy at least one of (0.05, 560), (0.1, 400), and (0.2, 240). In this case, if the sputtering pressure and the film thickness are other than the above values, the sputtering pressure P and the film thickness T of the nitride layer may be selected so as to be included in the following ranges. That is, (2.1) P ≦ 0.4 and T ≦ 240, (2.2) P ≦ 1436 × T− 1.61 and 240 ≦ T ≦ 560, (2.3) P ≦ 0.05 and T It may be selected from a range included in any one of (2.1) to (2.3) of ≧ 560.
さらに好ましくは、（Ｐ、Ｔ）の組は、（０．０３、８５０）、（０．０５、４８０）
、（０．１、３２０）、および（０．２、１６０）の少なくとも１つを満たすようにしてもよい。この場合においてスパッタ圧力、膜厚が上記以外の値の場合は、スパッタ圧力Ｐと窒化物層の膜厚Ｔが以下の範囲に含まれるように選択してもよい。すなわち、（３．１）Ｐ≦０．２かつＴ≦１６０、（３．２）Ｐ≦７６．６×Ｔ−１．１７かつ１６０≦Ｔ≦８５０、（３．３）Ｐ≦０．０３かつＴ≧８５０の（３．１）〜（３．３）のいずれかひとつに含まれる範囲の中から選択してもよい。
More preferably, the set of (P, T) is (0.03, 850), (0.05, 480)
, (0.1, 320), and (0.2, 160). In this case, if the sputtering pressure and the film thickness are other than the above values, the sputtering pressure P and the film thickness T of the nitride layer may be selected so as to be included in the following ranges. That is, (3.1) P ≦ 0.2 and T ≦ 160, (3.2) P ≦ 76.6 × T− 1.17 and 160 ≦ T ≦ 850, (3.3) P ≦ 0.03 In addition, it may be selected from a range included in any one of (3.1) to (3.3) of T ≧ 850.
第４工程（Ｓ２４）では、第１窒化物層３が成膜された基板２を、１４００℃以上、好ましくは１６５０℃以上１７５０℃以下で熱処理する。第４工程をアニール処理とも呼ぶ。 In the fourth step (S24), the substrate 2 on which the first nitride layer 3 is formed is subjected to a heat treatment at 1400 ° C. or higher, preferably 1650 ° C. to 1750 ° C. The fourth step is also called an annealing process.
より具体的に説明すると、まず、第３工程によって第１窒化物層３が成膜された基板２を、アニール装置の内部に配置する。アニール装置は、アニール処理が可能な装置であればよく、スパッタ装置１０とは別の装置であってもよいし、スパッタ装置１０であってもよい。アニール装置内部での基板２の配置は次のように行う。すなわち、成膜された第１窒化物層３の主面から窒化物半導体の成分が解離するのを抑制するためのカバー部材で第１窒化物層３の主面を覆った気密状態にする。ここで、「解離」とは、第１窒化物層３の主面からその成分（窒素、アルミニウム、ガリウム、インジウム等）が離脱して抜け出すことをいい、昇華、蒸発および拡散が含まれる。また、半導体（または基板）の「主面」とは、その上に他の材料が積層（または形成）される場合における積層（形成）される側の表面をいう。 More specifically, first, the substrate 2 on which the first nitride layer 3 has been formed in the third step is disposed inside the annealing apparatus. The annealing device may be any device that can perform the annealing process, and may be a device different from the sputtering device 10 or the sputtering device 10. The arrangement of the substrate 2 inside the annealing apparatus is performed as follows. That is, an airtight state is formed in which the main surface of the first nitride layer 3 is covered with a cover member for suppressing the dissociation of the components of the nitride semiconductor from the main surface of the formed first nitride layer 3. Here, “dissociation” means that the component (nitrogen, aluminum, gallium, indium, or the like) is separated from the main surface of the first nitride layer 3 and escapes, and includes sublimation, evaporation, and diffusion. The “principal surface” of a semiconductor (or a substrate) refers to the surface on the side where the other material is laminated (or formed) when the other material is laminated (or formed) thereon.
次に、アニール装置内の不純物を排出するために排気して真空にした後に不活性ガスまたは混合ガスを流入することでガス置換を行う。その後に、気密状態に配置された第１窒化物層３をアニールする。このとき、第１窒化物層３が成膜された基板２の温度は１６５０℃以上１７５０℃以下で、かつ、窒素ガス、アルゴンガス、ヘリウムガス等の不活性ガスまたは不活性ガスにアンモニアガスを添加した混合ガスの雰囲気で、アニールする。 Next, gas is replaced by flowing an inert gas or a mixed gas after evacuating and evacuating to evacuate impurities in the annealing apparatus. Thereafter, the first nitride layer 3 arranged in the airtight state is annealed. At this time, the temperature of the substrate 2 on which the first nitride layer 3 is formed is 1650 ° C. or more and 1750 ° C. or less, and an inert gas such as a nitrogen gas, an argon gas, a helium gas, or an ammonia gas is used as an inert gas. Anneal in an atmosphere of the added mixed gas.
また、アニール装置内の不活性ガスまたは混合ガスの圧力は、０．１〜１０気圧（７６〜７６００Ｔｏｒｒ）の範囲がアニール効果を期待できる範囲であるが、高温時の防爆強度等の関係から０．５〜２気圧程度に設定される。原理的には、これらのガスに含まれるＮ２の分圧が高い方がＡｌＮ緩衝層３の結晶性および表面荒れの抑制が期待できるが、ガスの圧力は１気圧前後に設定してもよい。ここで圧力単位の関係は１気圧＝１０１，３２５Ｐａ（パスカル）＝７６０Ｔｏｒｒである。 Further, the pressure of the inert gas or the mixed gas in the annealing apparatus is in the range of 0.1 to 10 atm (76 to 7600 Torr) in which the annealing effect can be expected. It is set to about 0.5 to 2 atm. In principle, the higher the partial pressure of N 2 contained in these gases, the lower the crystallinity and surface roughness of the AlN buffer layer 3 can be expected. However, the gas pressure may be set to about 1 atm. . Here, the relationship between the pressure units is 1 atmosphere = 101,325 Pa (Pascal) = 760 Torr.
このようなアニールによって、第１窒化物層３の貫通転位密度を低下させて結晶性を向上させることができる。 By such annealing, the threading dislocation density of the first nitride layer 3 can be reduced, and the crystallinity can be improved.
なお、アニール装置は、一定の体積を持った加熱容器であって、基板温度を５００℃〜１８００℃で制御できる機能、および、装置内に導入して置換するための不活性ガスおよび混合ガスの圧力と流量とを制御できる機能を有するものであればよい。アニール装置は、装置内に配置した第１窒化物層３が成膜された基板２をカバー部材が覆い、またはカバー部材を上向きに配置し、その上に第１窒化物層３が成膜された基板２を第１窒化物層３がカバー部材に接するように伏せて配置しても良い。さらにカバー部材と基板との間に任意の圧力を印加する機構を備えていてもよい。アニール装置は、複数枚の第１窒化物層３が成膜された基板２を同時に熱処理することが可能であってもよい。 The annealing apparatus is a heating vessel having a certain volume, and has a function of controlling the substrate temperature at 500 ° C. to 1800 ° C., and an inert gas and a mixed gas for introduction and replacement in the apparatus. What is necessary is just to have the function which can control pressure and flow rate. In the annealing apparatus, the cover member covers the substrate 2 on which the first nitride layer 3 disposed on the apparatus is formed, or the cover member is disposed upward, and the first nitride layer 3 is formed thereon. The substrate 2 may be placed face down so that the first nitride layer 3 contacts the cover member. Further, a mechanism for applying an arbitrary pressure between the cover member and the substrate may be provided. The annealing apparatus may be capable of simultaneously performing heat treatment on the substrate 2 on which the plurality of first nitride layers 3 are formed.
次に、第４工程（Ｓ２４）における気密状態について説明する。 Next, the airtight state in the fourth step (S24) will be described.
気密状態とは、アニール装置内で実現される状態であり、第１窒化物層３の主面からそ
の成分（窒素、アルミニウム、ガリウム、インジウム等）が解離するのを抑制するためのカバー部材で第１窒化物層３の主面を覆った状態である。つまり、気密状態は、物理的な手法で、第１窒化物層３の主面からその成分が解離するのを抑制している。この状態では、カバー部材と第１窒化物層３の主面との間におけるガスが実質的に流れない滞留状態となる。このような気密状態で、窒化物半導体基板をアニールすることで、第１窒化物層３の主面からその成分が解離することによって主面が荒れてしまうことが抑制される。また、より高温でのアニールが可能となり、表面が平坦でかつ高品質の第１窒化物層３が形成された窒化物半導体基板１が実現される。
The hermetic state is a state realized in the annealing apparatus, and is a cover member for suppressing dissociation of components (nitrogen, aluminum, gallium, indium, and the like) from the main surface of the first nitride layer 3. This is a state where the main surface of first nitride layer 3 is covered. That is, the hermetic state suppresses the dissociation of the component from the main surface of the first nitride layer 3 by a physical method. In this state, there is a stagnant state in which gas substantially does not flow between the cover member and the main surface of first nitride layer 3. By annealing the nitride semiconductor substrate in such an airtight state, the main surface of the first nitride layer 3 is prevented from being roughened due to dissociation of the components from the main surface. Further, annealing at a higher temperature becomes possible, and a nitride semiconductor substrate 1 having a flat surface and a high-quality first nitride layer 3 is formed.
なお、上記第１工程（Ｓ２１）で準備される基板２は、サファイアに限定されず、サファイア、炭化ケイ素（ＳｉＣ）および窒化アルミニウム（ＡｌＮ）の少なくとも一つからなる基板であってもよい。 The substrate 2 prepared in the first step (S21) is not limited to sapphire, and may be a substrate made of at least one of sapphire, silicon carbide (SiC), and aluminum nitride (AlN).
また、上記第２工程（Ｓ２２）で準備されるターゲット１０７は、窒化アルミニウムの焼結体に限定されず、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表わされる窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、または、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）であってもよい。またはアルミニウムであってもよい。 Further, the target 107 to be prepared in the second step (S22) is not limited to the sintered body of aluminum nitride, Al x Ga y In (1 -x-y) N (0 ≦ x ≦ 1,0 ≦ Aluminum nitride (AlN), aluminum gallium nitride (AlGaN), or aluminum gallium indium nitride (AlGaInN) represented by y ≦ 1, (x + y) ≦ 1) may be used. Or it may be aluminum.
なお、第３工程（Ｓ２３）のスパッタリングにおける不活性ガスは、窒素ガスに限らず、アルゴンガス、ヘリウムガス、または、窒素ガスとアルゴンガス、ヘリウムガスの混合気体でもよい。 The inert gas in the sputtering in the third step (S23) is not limited to nitrogen gas, but may be argon gas, helium gas, or a mixed gas of nitrogen gas, argon gas, and helium gas.
図３に示した窒化物半導体基板１の製造方法によれば、アニール処理に起因するクラックの発生を抑制することができる。 According to the method for manufacturing the nitride semiconductor substrate 1 shown in FIG. 3, generation of cracks due to the annealing can be suppressed.
ここで、クラックの具体例を顕微鏡写真で示す。図４Ａは、クラックが生じていない窒化アルミニウム層の主面の光学顕微鏡写真を示す図である。図４Ｂは、クラックが生じている窒化アルミニウム層の主面の光学顕微鏡写真を示す図である。図４Ｂ中の複数の水平線及び斜め線が示すように、窒化アルミニウムの主面には、肉眼で目視可能な、あるいは典型的な光学顕微鏡で観察可能な窒化アルミニウム膜の破断が生じている。この膜の破断をクラックと呼ぶ。一方、図４Ａではクラックが生じていない。図４Ｂのようなクラックは、窒化物半導体基板１を含む電子デバイスにおいて電流リークの原因となる。そのため、窒化物半導体基板１を用いた電子デバイスの作製において歩留まりを低下させる要因となる。また、クラックを起点として第１窒化物半導体層３が基板２から剥離する場合がある。剥離した第１窒化物層３は電子デバイス作製工程においてパーティクルとなり、歩留まりを低下させる要因となる。 Here, a specific example of the crack is shown by a micrograph. FIG. 4A is a diagram showing an optical micrograph of a main surface of an aluminum nitride layer in which no crack has occurred. FIG. 4B is a diagram showing an optical micrograph of the main surface of the aluminum nitride layer where cracks have occurred. As shown by a plurality of horizontal lines and oblique lines in FIG. 4B, the main surface of the aluminum nitride has a fracture of the aluminum nitride film that is visible with the naked eye or that can be observed with a typical optical microscope. This film break is called a crack. On the other hand, no crack has occurred in FIG. 4A. The crack as shown in FIG. 4B causes a current leak in an electronic device including the nitride semiconductor substrate 1. Therefore, it becomes a factor that lowers the yield in manufacturing an electronic device using the nitride semiconductor substrate 1. In addition, the first nitride semiconductor layer 3 may be separated from the substrate 2 starting from a crack. The exfoliated first nitride layer 3 becomes particles in an electronic device manufacturing process, and causes a reduction in yield.
続いて、第１窒化物層３にクラックが生じるメカニズムについて説明する。アニール処理によって第１窒化物層３に生じるクラックは、第１窒化物層３に蓄積された歪が、第１窒化物層３の成膜時、アニール時、冷却時で変化することで、窒化物半導体基板に引っ張り歪が発生することが原因と考えられる。 Subsequently, a mechanism in which cracks occur in the first nitride layer 3 will be described. The cracks generated in the first nitride layer 3 by the annealing process are caused by the fact that the strain accumulated in the first nitride layer 3 changes during the formation, annealing, and cooling of the first nitride layer 3. It is considered that the tensile strain is generated in the semiconductor substrate.
まず、窒化物半導体基板に蓄積される歪について説明する。 First, the strain accumulated in the nitride semiconductor substrate will be described.
図５は、実施の形態に係る窒化物半導体基板の圧縮歪および引っ張り歪を説明するための図である。図５では、サファイア基板の上に窒化アルミニウムが成膜された窒化物半導体基板を誇張して模式的に示している。図５の（ａ）は圧縮歪に関し、（ｂ）は引っ張り歪に関する。 FIG. 5 is a diagram for explaining the compressive strain and the tensile strain of the nitride semiconductor substrate according to the embodiment. FIG. 5 schematically shows an exaggerated nitride semiconductor substrate in which aluminum nitride is formed on a sapphire substrate. 5A relates to compressive strain, and FIG. 5B relates to tensile strain.
図５の（ａ）において、窒化アルミニウム層には圧縮歪が蓄積している。より詳しくは、窒化アルミニウム層は、サファイア基板から主面と平行な方向に圧縮されるように力を受けている。この力によって、図５の（ａ）の上段に示すように、窒化アルミニウム層の結晶が主面と垂直な方向に伸びている。また、窒化アルミニウム層は、横方向に無理やり圧縮されているので主面と平行な方向に伸びようとする。その結果、図５の（ａ）の下段に示すように、窒化物半導体基板は、上に凸になるように反ることになる。 In FIG. 5A, compressive strain is accumulated in the aluminum nitride layer. More specifically, the aluminum nitride layer receives a force from the sapphire substrate to be compressed in a direction parallel to the main surface. Due to this force, as shown in the upper part of FIG. 5A, the crystal of the aluminum nitride layer extends in a direction perpendicular to the main surface. Further, since the aluminum nitride layer is forcibly compressed in the lateral direction, it tends to extend in a direction parallel to the main surface. As a result, as shown in the lower part of FIG. 5A, the nitride semiconductor substrate warps so as to protrude upward.
図５の（ｂ）において、窒化アルミニウム層には引っ張り歪が蓄積している。より詳しくは、窒化アルミニウム層は、サファイア基板から主面と平行な方向に引っ張られるように力を受けている。この力によって、図５の（ｂ）の上段に示すように、窒化アルミニウム層の結晶が主面と平行な方向に伸びている。また、窒化アルミニウム層は、主面と平行な方向に無理やり引っ張られているので主面と平行な方向に縮もうとする。その結果、図５の（ｂ）の下段に示すように、窒化物半導体基板は、下に凸になるように反ることになる。 In FIG. 5B, tensile strain is accumulated in the aluminum nitride layer. More specifically, the aluminum nitride layer is subjected to a force to be pulled from the sapphire substrate in a direction parallel to the main surface. Due to this force, as shown in the upper part of FIG. 5B, the crystal of the aluminum nitride layer extends in a direction parallel to the main surface. Further, since the aluminum nitride layer is forcibly pulled in a direction parallel to the main surface, it tends to shrink in a direction parallel to the main surface. As a result, as shown in the lower part of FIG. 5B, the nitride semiconductor substrate warps so as to project downward.
次に、製造過程における歪の変化について説明する。 Next, a change in strain during the manufacturing process will be described.
図６Ａは、窒化アルミニウム層の製造過程における歪の変化を示す説明図である。同図では、図３の第３工程のスパッタリングではなく、従来のスパッタ法、有機金属気相成長法、ハイドライド気相成長法、または分子線エピタキシー法などにより、サファイア基板上に窒化アルミニウム層を成膜したことを前提とする。図６Ａの横軸は、窒化アルミニウム層の製造における４つの状態（Ａ）〜（Ｄ）を示している。（Ａ）の状態は、サファイア基板上に窒化アルミニウム層を成膜した直後の状態である。（Ｂ）の状態は、アニール処理において最高温度（１７００℃）に到達した直後の状態である。（Ｃ）の状態は、最高温度でアニール中の状態のまま約３時間経過した状態である。（Ｄ）の状態は、アニール後に常温に到達した状態である。同図の縦軸は、窒化アルミニウム主面の格子歪率εαを示す。εαが正のときは引っ張り歪を示す。εαが負のときは圧縮歪を示す。 FIG. 6A is an explanatory diagram showing a change in strain during the manufacturing process of the aluminum nitride layer. In this figure, an aluminum nitride layer is formed on a sapphire substrate by a conventional sputtering method, a metal organic chemical vapor deposition method, a hydride vapor deposition method, or a molecular beam epitaxy method instead of the sputtering of the third step of FIG. It is assumed that the film has been formed. The horizontal axis in FIG. 6A shows four states (A) to (D) in manufacturing the aluminum nitride layer. The state (A) is a state immediately after an aluminum nitride layer is formed on a sapphire substrate. The state (B) is a state immediately after reaching the maximum temperature (1700 ° C.) in the annealing process. The state (C) is a state where about three hours have passed while the state of annealing at the highest temperature. The state (D) is a state where the temperature has reached room temperature after annealing. The vertical axis of the figure shows the lattice distortion factor epsilon alpha aluminum nitride major surface. When ε α is positive indicating a tensile strain. It indicates a compressive strain when epsilon alpha is negative.
図６Ａでは、窒化アルミニウム層の製造時に蓄積される歪の変化を模式的に表している。具体的には、（Ａ）の状態つまり成膜直後では、窒化アルミニウム層には引っ張り歪（ａ０）が生じている。（Ａ）から（Ｂ）の状態にかけて、温度上昇に伴って引っ張り歪が大きくなっている。これは、ＡｌＮの熱膨張係数に対して基板（ここではサファイア基板を前提としている）の熱膨張係数が大きいことによる。（Ｂ）から（Ｃ）の状態にかけて、アニール中の固相反応により歪が緩和され、引っ張り歪が小さくなっていく。（Ｃ）の状態つまり１７００℃の状態で約３時間経過した状態では、歪がほぼ０の状態（ｃ０）になる。（Ｃ）から（Ｄ）の状態にかけて、温度低下によって圧縮歪が生じている。（Ｄ）の状態つまりアニール後に常温に達した状態では、圧縮歪（ｄ０）になっている。このような窒化アルミニウム層に生じる歪は、サファイアと窒化アルミニウムの熱膨張係数差に起因する。図６Ａ中の実線で示した工程では、（Ｂ）の状態つまりアニール処理において１７００℃に到達した直後の状態で、引っ張り歪（ｂ０）が最大になっている。実際には、（Ａ）から（Ｂ）の状態へと昇温している過程においても、基板温度が高くなるに従い徐々に固相反応が開始し歪みが緩和されるため、窒化アルミニウム層の歪は図６Ａ中の破線で示した経路をたどると推測される。図６Ａ中、引っ張り歪は（ｂ０）のタイミングで最大値になるとは限らないので、破線で示した曲線、つまり実際の変化経路の最大値を説明の便宜上（ｅ０）とする。図６Ａの引っ張り歪（ａ０）は、温度上昇に伴って引っ張り歪（ｅ０）が大きくなっている。この引っ張り歪（ｅ０）が大きいほどクラックが生じやすくなる。また、窒化アルミニウム層の膜厚が大きいほど、主面の引っ張り歪が大きくなり、クラックが生じやすくなる。クラックを抑制するためには上記した引っ張り歪みの最大値（ｅ０）が大きくならない様にすることが重要である。 FIG. 6A schematically illustrates a change in strain accumulated during manufacturing of the aluminum nitride layer. Specifically, in the state (A), that is, immediately after film formation, tensile strain (a0) is generated in the aluminum nitride layer. From (A) to (B), the tensile strain increases as the temperature increases. This is because the coefficient of thermal expansion of the substrate (here, a sapphire substrate is assumed) is larger than the coefficient of thermal expansion of AlN. From the state (B) to the state (C), the strain is relaxed by the solid-phase reaction during the annealing, and the tensile strain is reduced. In the state of (C), that is, in a state where about 3 hours have passed at 1700 ° C., the strain becomes almost zero (c0). From the state of (C) to the state of (D), compressive strain occurs due to the temperature drop. In the state (D), that is, in the state where the room temperature has been reached after annealing, the compression strain (d0) is obtained. Such a strain generated in the aluminum nitride layer is caused by a difference in thermal expansion coefficient between sapphire and aluminum nitride. In the step indicated by the solid line in FIG. 6A, the tensile strain (b0) is maximized in the state of (B), that is, immediately after the temperature reaches 1700 ° C. in the annealing process. Actually, even during the process of raising the temperature from the state (A) to the state (B), the solid phase reaction starts gradually as the substrate temperature increases, and the strain is relaxed. Is assumed to follow the path indicated by the broken line in FIG. 6A. In FIG. 6A, since the tensile strain does not always reach the maximum value at the timing of (b0), the curve shown by the broken line, that is, the maximum value of the actual change path is (e0) for convenience of explanation. In the tensile strain (a0) in FIG. 6A, the tensile strain (e0) increases as the temperature increases. Cracks are more likely to occur as the tensile strain (e0) increases. In addition, as the thickness of the aluminum nitride layer increases, the tensile strain on the main surface increases, and cracks are more likely to occur. In order to suppress cracks, it is important that the maximum value (e0) of the tensile strain is not increased.
次に、実施の形態に係る窒化物半導体基板１の製造方法における、クラックの発生を抑制するメカニズムについて説明する。 Next, a mechanism for suppressing generation of cracks in the method for manufacturing nitride semiconductor substrate 1 according to the embodiment will be described.
図６Ｂは、実施の形態に係る窒化アルミニウム層の製造過程における歪の変化を示す説明図である。同図では、図３に示した製造方法によって、サファイア基板上に窒化アルミニウム層を成膜した場合を前提としている。図６Ｂの縦軸および横軸は図６Ａと同じである。以下、異なる点を中心に説明する。 FIG. 6B is an explanatory diagram showing a change in strain in the process of manufacturing the aluminum nitride layer according to the embodiment. This drawing assumes that an aluminum nitride layer is formed on a sapphire substrate by the manufacturing method shown in FIG. The vertical and horizontal axes in FIG. 6B are the same as those in FIG. 6A. Hereinafter, different points will be mainly described.
（Ａ）の状態つまりスパッタリングによる成膜直後では、窒化アルミニウム層には引っ張り歪ではなく、圧縮歪（ａ１）が生じている。成膜直後に図６Ａでは引っ張り歪（ａ０）が生じていたのに対して、図６Ｂでは圧縮歪（ａ１）が生じる。成膜直後に窒化アルミニウム層に圧縮歪を蓄積させるには、図３の第３工程（Ｓ２３）のスパッタ圧力を０．５Ｐａ以下に低く設定することが、効果的であると考えられる。その理由としては、スパッタ圧力を低くすることにより、スパッタされた原子または分子が基板に到達するまでに散乱することを抑制するからである。より詳しくは、散乱の抑制は、スパッタされた原子または分子を、高いエネルギーを保持したまま基板に到達させることが可能であるからと考えられる。（Ａ）成膜直後から（Ｂ）の１７００℃到達直後の状態にかけて、温度上昇に伴って圧縮歪（ａ１）から引っ張り歪（ｂ１）に変化している。（Ｂ）の状態つまりアニール処理において１７００℃に到達した直後の状態では、引っ張り歪（ｂ１）が最大になっている。しかしながら図６Ａの（Ｂ）の状態における歪み（ｂ０）よりも図６Ｂの（Ｂ）の状態における引っ張り歪み（ｂ１）の方がｅ１としてｅ０より遙かに小さくできていることが分かる。（Ｂ）から（Ｃ）の状態にかけて、アニール中の固相反応により歪が緩和され、小さくなっている。（Ｃ）の状態つまり１７００℃の状態のまま約３時間経過した状態では、歪がほぼ０の状態（ｃ１）になる。（Ｃ）から（Ｄ）の状態にかけて、温度低下によって圧縮歪が生じている。（Ｄ）の状態つまりアニール後に常温に達した状態では、圧縮歪（ｄ１）になっている。 In the state (A), that is, immediately after the film formation by sputtering, a compression strain (a1) is generated in the aluminum nitride layer instead of a tensile strain. Immediately after the film formation, tensile strain (a0) occurs in FIG. 6A, whereas compressive strain (a1) occurs in FIG. 6B. In order to accumulate compressive strain in the aluminum nitride layer immediately after the film formation, it is considered effective to set the sputtering pressure in the third step (S23) of FIG. 3 as low as 0.5 Pa or less. The reason for this is that, by lowering the sputtering pressure, scattering of the sputtered atoms or molecules before reaching the substrate is suppressed. More specifically, it is considered that the suppression of the scattering is because the sputtered atoms or molecules can reach the substrate while maintaining high energy. From (A) immediately after the film formation to (B) immediately after reaching 1700 ° C., the compressive strain (a1) changes from the tensile strain (b1) as the temperature rises. In the state (B), that is, in the state immediately after reaching 1700 ° C. in the annealing treatment, the tensile strain (b1) is maximum. However, it can be seen that the tensile strain (b1) in the state of FIG. 6B (B) is much smaller than e0 as e1 than the strain (b0) in the state of FIG. 6B (B). From the state of (B) to the state of (C), the strain is relaxed by the solid-phase reaction during the annealing, and is reduced. In the state of (C), that is, in a state where about 3 hours have passed while maintaining the state of 1700 ° C., the state becomes almost zero (c1). From the state of (C) to the state of (D), compressive strain occurs due to the temperature drop. In the state of (D), that is, in the state where the room temperature has been reached after annealing, the compression strain (d1) is obtained.
（Ｂ）の状態における図６Ｂの最大の引っ張り歪（ｅ１）が、図６Ａの最大の引っ張り歪（ｅ０）よりも小さくなること、および歪み量の変遷を表す曲線全体を圧縮歪み側に制御できていることにより、図６Ｂでは図６Ａと比べてクラックの発生を抑制することができる。図６Ｂの引っ張り歪（ｅ１）が図６Ａの引っ張り歪（ｅ０）よりも小さいのは、（Ａ）の状態で、図６Ａでは引っ張り歪（ａ０）であるのに対して、図６Ｂでは圧縮歪（ａ１）になっているからである。また、図６Ｂでの歪の変化が、図６Ａよりも小さくなっていることも、クラックの発生を抑制する要因になる。 In the state (B), the maximum tensile strain (e1) in FIG. 6B is smaller than the maximum tensile strain (e0) in FIG. 6A, and the entire curve representing the change in the amount of strain can be controlled to the compressive strain side. Accordingly, the occurrence of cracks can be suppressed in FIG. 6B as compared with FIG. 6A. In the state of FIG. 6A, the tensile strain (e1) in FIG. 6B is smaller than the tensile strain (e0) in FIG. 6A, whereas the tensile strain (a0) in FIG. This is because (a1). The fact that the change in strain in FIG. 6B is smaller than that in FIG. 6A also becomes a factor for suppressing the occurrence of cracks.
次に、基板２がサファイアでなく炭化シリコン（ＳｉＣ）である場合の歪の変化について説明する。 Next, a change in strain when the substrate 2 is not sapphire but silicon carbide (SiC) will be described.
図６Ｃは、実施の形態に係る窒化アルミニウム層の製造過程における歪の変化を示す他の説明図である。同図では、図３に示した製造方法によって、炭化シリコン（ＳｉＣ）基板上に窒化アルミニウム層を成膜した場合を前提としている。図６Ｃの縦軸および横軸は図６Ａと同じである。以下、異なる点を中心に説明する。 FIG. 6C is another explanatory diagram showing a change in strain in the process of manufacturing the aluminum nitride layer according to the embodiment. This drawing assumes that an aluminum nitride layer is formed on a silicon carbide (SiC) substrate by the manufacturing method shown in FIG. The vertical and horizontal axes in FIG. 6C are the same as those in FIG. 6A. Hereinafter, different points will be mainly described.
（Ａ）の状態つまりスパッタリングによる成膜直後では、窒化アルミニウム層には引っ張り歪ではなく、圧縮歪（ａ２）が生じている。成膜直後に図６Ａでは引っ張り歪（ａ０）が生じていたのに対して、図６Ｃでは圧縮歪（ａ２）が生じている。成膜直後に窒化アルミニウム層に圧縮歪を蓄積させるには、図３の第３工程（Ｓ２３）のスパッタリングのスパッタ圧力を０．５Ｐａ以下に低く設定することが、効果的であると考えられる。（Ａ）から（Ｂ）の状態にかけて、温度上昇に伴って圧縮歪が大きくなっている。これは、ＡｌＮの熱膨張係数に対して基板（ここではＳｉＣ基板を前提としている）の熱膨張係数が小さいことによる。（Ｂ）の状態つまりアニール処理において１７００℃に到達した直後の状態では、圧縮歪（ｅ２）が最大になっている。（Ｂ）から（Ｃ）の状態にかけて、アニール中の固相反応により歪が緩和され、小さくなっている。（Ｃ）の状態つまり１７００℃の状態のまま約３時間経過した状態では、歪がほぼ０の状態（ｃ２）になる。（Ｃ）から（Ｄ）の状態にかけて、温度低下によって引っ張り歪が生じている。（Ｄ）の状態つまりアニール後に常温に達した状態では、引っ張り歪（ｄ２）になっている。 In the state (A), that is, immediately after film formation by sputtering, a compressive strain (a2) is generated in the aluminum nitride layer instead of a tensile strain. Immediately after the film formation, tensile strain (a0) is generated in FIG. 6A, whereas compressive strain (a2) is generated in FIG. 6C. In order to accumulate compressive strain in the aluminum nitride layer immediately after the film formation, it is considered effective to set the sputtering pressure in the third step (S23) in FIG. 3 to a low sputtering pressure of 0.5 Pa or less. From (A) to (B), the compressive strain increases as the temperature increases. This is because the thermal expansion coefficient of the substrate (here, the SiC substrate is assumed) is smaller than the thermal expansion coefficient of AlN. In the state (B), that is, in the state immediately after reaching 1700 ° C. in the annealing treatment, the compressive strain (e2) is maximum. From the state of (B) to the state of (C), the strain is relaxed by the solid-phase reaction during the annealing, and is reduced. In the state of (C), that is, in a state where about 3 hours have passed while maintaining the state of 1700 ° C., the state becomes almost zero (c2). From the state of (C) to the state of (D), tensile strain occurs due to the temperature drop. In the state of (D), that is, in the state where the temperature has reached room temperature after annealing, the tensile strain (d2) is obtained.
図６Ｃの引っ張り歪は、状態Ｄにおいて最大になっている。この最大の引っ張り歪（ｄ２）は、（Ａ）の状態における歪が、圧縮歪（ａ２）であることにより、引っ張り歪（ｄ２）の大きさが抑制されていると考えられる。言い換えれば、（Ａ）の状態における歪が、引っ張り歪である場合と比べて、（Ｄ）状態における引っ張り歪が小さくなっていると考えられる。これにより、図６Ｃでもクラックの発生を抑制することができる。 The tensile strain in FIG. 6C is maximum in state D. It is considered that the maximum tensile strain (d2) is such that the magnitude of the tensile strain (d2) is suppressed because the strain in the state (A) is the compressive strain (a2). In other words, it is considered that the tensile strain in the state (D) is smaller than that in the case of the tensile strain in the state (A). Thus, the occurrence of cracks can be suppressed even in FIG. 6C.
図６Ｂ、図６Ｃによれば、図３に示した窒化物半導体基板１の製造方法は、アニール処理に起因するクラックの発生を抑制することができる。また、クラックの発生を抑制した状態で第１窒化物半導体層３の膜厚を厚くすることができる。 According to FIGS. 6B and 6C, the method for manufacturing nitride semiconductor substrate 1 shown in FIG. 3 can suppress the occurrence of cracks due to annealing. Further, the thickness of the first nitride semiconductor layer 3 can be increased in a state where the occurrence of cracks is suppressed.
次に、実施の形態に係る窒化物半導体基板１の製造方法において窒化アルミニウム層の膜厚とスパッタ圧力とを変化させて、クラックの発生の有無を評価した結果について説明する。 Next, the result of evaluating the presence or absence of cracks by changing the thickness of the aluminum nitride layer and the sputtering pressure in the method for manufacturing nitride semiconductor substrate 1 according to the embodiment will be described.
次に、窒化アルミニウム層の膜厚、スパッタ圧力およびクラックの関係について説明する。 Next, the relationship among the thickness of the aluminum nitride layer, the sputtering pressure, and the crack will be described.
図７Ａは、実施の形態に係る窒化アルミニウム層の膜厚、スパッタ圧力およびクラックの関係を示す図である。 FIG. 7A is a diagram showing a relationship among the thickness of an aluminum nitride layer, a sputtering pressure, and cracks according to the embodiment.
同図では、０．０３Ｐａ〜０．８Ｐａの範囲内の６つのスパッタ圧力と、１６０ｎｍ〜８５０ｎｍの範囲内の９つの膜厚との組み合わせで、窒化物半導体基板１を作製した結果を示している。図中の５３１−５、５３１−４等の数字は、窒化物半導体基板１の試料番号であり、ここではウェハの番号である。同図では、スパッタ条件は、次の通りである。ターゲット１０７は直径１０ｃｍのＡｌＮの焼結体である。基板温度は６００℃である。ターゲット１０７と基板２の間の距離は１４ｃｍである。高圧電源１０９の出力は７００Ｗである。不活性ガスは窒素ガスであり、アルゴンガスを含まない。窒素ガスの流量は、２４ｓｃｃｍである。スパッタ圧力の制御は、バルブ１０３の開閉度により調整した。このときの成膜レートは、約３ｎｍ／分である。アニール温度は１７００℃であり、室温から１７００℃まで１．５時間かけて昇温したのち３時間保持し、約４時間かけて室温まで降温する。 In the figure, the result of fabricating the nitride semiconductor substrate 1 with a combination of six sputtering pressures in the range of 0.03 Pa to 0.8 Pa and nine film thicknesses in the range of 160 nm to 850 nm is shown. . Numerals 531-5, 531-4 and the like in the figure are sample numbers of the nitride semiconductor substrate 1, and here are wafer numbers. In the figure, the sputtering conditions are as follows. The target 107 is a 10 cm diameter AlN sintered body. The substrate temperature is 600 ° C. The distance between the target 107 and the substrate 2 is 14 cm. The output of the high voltage power supply 109 is 700W. The inert gas is a nitrogen gas and does not include an argon gas. The flow rate of the nitrogen gas is 24 sccm. The control of the sputtering pressure was adjusted by the degree of opening and closing of the valve 103. The deposition rate at this time is about 3 nm / min. The annealing temperature is 1700 ° C. The temperature is raised from room temperature to 1700 ° C. over 1.5 hours, held for 3 hours, and lowered to room temperature over about 4 hours.
図７Ａにおいて、ハッチングのない試料番号は、対応する窒化物半導体基板１にクラックが発生していないことを示す。細かいハッチング付きの試料番号は、対応する窒化物半導体基板１の、ウェハ外周から５ｍｍの領域よりも内側にクラックが発生していたことを示す。具体的には、圧力をａ、膜厚をｂとしたとき、（ａ、ｂ）の組が、（０．０５Ｐａ、６４０ｎｍ）、（０．１Ｐａ、４８０ｎｍ）、（０．２Ｐａ、３２０ｎｍ）および（０．４Ｐａ、２４０ｎｍ）の試料ではクラックが発生していた。 In FIG. 7A, a sample number without hatching indicates that no crack has occurred in the corresponding nitride semiconductor substrate 1. The sample numbers with fine hatching indicate that cracks occurred in the corresponding nitride semiconductor substrate 1 inside a region 5 mm from the outer periphery of the wafer. Specifically, when the pressure is a and the film thickness is b, the set of (a, b) is (0.05 Pa, 640 nm), (0.1 Pa, 480 nm), (0.2 Pa, 320 nm) and (0.4 Pa, 240 nm) samples had cracks.
また、粗いハッチング付きの試料番号は、同時条件でスパッタ成膜およびアニールを施した複数枚の対応する窒化物半導体基板１において、クラックが存在しない試料とクラックが存在する試料とが混在していることを示す。典型的には、粗いハッチング付きの試料番号は、対応するウェハの中央部分にはクラックが存在しないが、ウェハの周辺部分には
クラックが生じている可能性がある場合をいう。具体的には、（０．０５Ｐａ、５６０ｎｍ）、（０．１Ｐａ、４００ｎｍ）、および（０．２Ｐａ、２４０ｎｍ）の試料番号は、対応する窒化物半導体基板１のウェハの周辺部分にクラックが生じている可能性があることを示す。
In the sample numbers with rough hatching, samples having no cracks and samples having cracks are mixed in a plurality of corresponding nitride semiconductor substrates 1 subjected to sputter deposition and annealing under the same conditions. Indicates that Typically, a sample number with rough hatching indicates a case where a crack does not exist in a central portion of a corresponding wafer, but a crack may occur in a peripheral portion of the wafer. Specifically, in the sample numbers of (0.05 Pa, 560 nm), (0.1 Pa, 400 nm), and (0.2 Pa, 240 nm), cracks occur in the peripheral portion of the corresponding nitride semiconductor substrate 1 wafer. Indicates that it may be
なお、スパッタ圧力が０．８Ｐａ以上の場合、スパッタ時に発生する引っ張り歪が小さくなるため、クラックが発生しにくくなる。しかし、０．８Ｐａ以上の場合、０．４Ｐａ以下の圧力で成膜した場合と比較して、アニールを施した後の結晶性が大幅に低下してしまうので成膜条件としては不適当である。 When the sputtering pressure is 0.8 Pa or more, the tensile strain generated at the time of sputtering becomes small, so that cracks are hardly generated. However, when the pressure is 0.8 Pa or more, the crystallinity after annealing is significantly reduced as compared with the case where the film is formed at a pressure of 0.4 Pa or less, and thus the film formation conditions are not suitable. .
図７Ａに示すように、窒化アルミニウム層の膜厚が厚いほど、クラックが発生しやすい。また、スパッタ圧力が高いほど、より薄い膜厚でもクラックが発生しやすいことがわかる。同図に示す破線はクラックの発生を抑制する境界と見ることができる。このことから、図３の第３工程（Ｓ２３）では、成膜すべき窒化アルミニウム層の膜厚が大きいほどスパッタ圧力を小さくすればよい。具体的には、スパッタ圧力をａ以下、窒化アルミニウム層の膜厚をｂ以下としたとき、（ａ、ｂ）の組は、同図の破線を境界として（０．０５Ｐａ、５６０ｎｍ）、（０．１Ｐａ、４００ｎｍ）、（０．２Ｐａ、２４０ｎｍ）の少なくとも１つを満たすようにしてもよい。ただし、（ａ、ｂ）の組が破線の境界付近であるときは、クラックが発生するかもしれないので、より確実にクラックのない窒化物半導体基板１を作製するために、対応するウェハの周辺部分を廃棄し、中央部分を窒化物半導体基板１として利用するようにしてもよい。 As shown in FIG. 7A, cracks are more likely to occur as the thickness of the aluminum nitride layer increases. Also, it can be seen that the higher the sputtering pressure, the more easily cracks are generated even with a thinner film thickness. The broken line shown in the figure can be regarded as a boundary for suppressing the occurrence of cracks. For this reason, in the third step (S23) of FIG. 3, the sputtering pressure may be reduced as the thickness of the aluminum nitride layer to be formed increases. Specifically, when the sputtering pressure is set to a or less and the thickness of the aluminum nitride layer is set to b or less, the set of (a, b) is (0.05 Pa, 560 nm) and (0 .1 Pa, 400 nm) and (0.2 Pa, 240 nm). However, when the pair (a, b) is near the boundary of the broken line, cracks may occur. Therefore, in order to more reliably manufacture the crack-free nitride semiconductor substrate 1, the periphery of the corresponding wafer The portion may be discarded, and the central portion may be used as nitride semiconductor substrate 1.
また、さらに確実にクラックの発生を抑制、または、クラックの発生を防止するために、（ａ、ｂ）の組は、同図の破線からマージンを設けて（０．０３Ｐａ、８５０ｎｍ）、（０．０５Ｐａ、４８０ｎｍ）、（０．１Ｐａ、３２０ｎｍ）および（０．２Ｐａ、１６０ｎｍ）の少なくとも１つを満たすようにしてもよい。こうすれば、ウェハの中央部分だけでなく周辺部分でもクラックの発生をさらに確実に抑制することができる。この場合においてスパッタ圧力、膜厚が上記以外の値の場合は、横軸膜厚、縦軸スパッタ圧力のグラフ上で上記点を結んだ近似曲線上から、膜厚、スパッタ圧力を選べば良い。スパッタ圧力に関しては０．４Ｐａ以下で、近似曲線から求められる値より低い値を選べば良い。 Further, in order to more reliably suppress the occurrence of cracks or prevent the occurrence of cracks, the set (a, b) is provided with a margin (0.03 Pa, 850 nm) from the broken line in FIG. 0.05 Pa, 480 nm), (0.1 Pa, 320 nm) and (0.2 Pa, 160 nm). This makes it possible to more reliably suppress the occurrence of cracks not only in the central portion of the wafer but also in the peripheral portion. In this case, when the sputtering pressure and the film thickness are other than the above values, the film thickness and the sputtering pressure may be selected from an approximate curve connecting the above points on the graph of the horizontal axis film thickness and the vertical axis sputtering pressure. The sputtering pressure is 0.4 Pa or less, and a value lower than the value obtained from the approximate curve may be selected.
より具体的に、近似曲線を用いてクラックの発生を抑制可能な膜厚およびスパッタ圧力の組を選択する第１〜第３の具体例について図７Ｂ〜図７Ｄを用いて説明する。 More specifically, first to third specific examples of selecting a set of a film thickness and a sputtering pressure capable of suppressing the occurrence of cracks using an approximate curve will be described with reference to FIGS. 7B to 7D.
まず、第１の具体例について説明する。図７Ｂは、図７Ａに基づいてクラックの発生を抑制可能な膜厚およびスパッタ圧力の組を選択する第１の具体例を示す図である。同図の横軸は膜厚を、縦軸はスパッタ圧力を示す。白色の丸印は、図７Ａの細かいハッチングの膜厚およびスパッタ圧力の組に対応する。灰色の丸印は、図７Ａの粗いハッチングの膜厚およびスパッタ圧力の組に対応する。黒色丸印は、図７Ａのハッチングのない膜厚およびスパッタ圧力の組に対応する。 First, a first specific example will be described. FIG. 7B is a diagram showing a first specific example of selecting a set of a film thickness and a sputtering pressure capable of suppressing the occurrence of cracks based on FIG. 7A. In the figure, the horizontal axis indicates the film thickness, and the vertical axis indicates the sputtering pressure. The white circles correspond to the set of fine hatching film thickness and sputtering pressure in FIG. 7A. The gray circles correspond to the set of coarse hatched film thickness and sputter pressure in FIG. 7A. The black circles correspond to the set of non-hatched film thickness and sputtering pressure in FIG. 7A.
クラックを効果的に抑制するためには、スパッタ圧力Ｐ（Ｐａ）とＡｌＮ膜厚Ｔ（ｎｍ）との組が以下の（１．１）〜（１．３）式を満たせばよい。すなわち、図７Ｂの網掛けの領域に含まれていればよい。
（１．１）Ｐ≦０．４Ｐａ （Ｔ≦２４０ｎｍ）
（１．２）Ｐ≦３１１１７×Ｔ−２．０６（Ｐａ） （２４０ｎｍ≦Ｔ≦６４０ｎｍ）
（１．３）Ｐ≦０．０５Ｐａ （Ｔ≧６４０ｎｍ）
In order to effectively suppress the crack, the combination of the sputtering pressure P (Pa) and the AlN film thickness T (nm) may satisfy the following equations (1.1) to (1.3). That is, it suffices if it is included in the shaded area in FIG. 7B.
(1.1) P ≦ 0.4 Pa (T ≦ 240 nm)
(1.2) P ≦ 31117 × T− 2.06 (Pa) (240 nm ≦ T ≦ 640 nm)
(1.3) P ≦ 0.05 Pa (T ≧ 640 nm)
上記の（１．２）式は同図中の（０．４Ｐａ、２４０ｎｍ），（０．２Ｐａ、３２０ｎ
ｍ），（０．１Ｐａ、４８０ｎｍ），（０．０５Ｐａ、６４０ｎｍ）の４点を、両対数グラフ中で直線近似した式である。
The above equation (1.2) corresponds to (0.4 Pa, 240 nm), (0.2 Pa, 320 n) in FIG.
m), (0.1 Pa, 480 nm), and (0.05 Pa, 640 nm) are linearly approximated in a log-log graph.
次に第２の具体例について説明する。図７Ｃは、図７Ａに基づいてクラックの発生を抑制可能な膜厚およびスパッタ圧力の組を選択する第２の具体例を示す図である。図７Ｃは、図７Ｂと比べて、クラック発生をさらに抑制できる範囲を示している。以下、異なる点を中心に説明する。 Next, a second specific example will be described. FIG. 7C is a diagram showing a second specific example of selecting a set of a film thickness and a sputtering pressure capable of suppressing the occurrence of cracks based on FIG. 7A. FIG. 7C shows a range in which crack generation can be further suppressed as compared with FIG. 7B. Hereinafter, different points will be mainly described.
クラックをさらに効果的に抑制するためには、スパッタ圧力Ｐ（Ｐａ）とＡｌＮ膜厚Ｔ（ｎｍ）との組が以下の（２．１）〜（２．３）式の関係を満たせばよい。すなわち、図７Ｃの網掛けの領域に含まれていればよい。
（２．１）Ｐ≦０．４Ｐａ （Ｔ ≦ １６０ ｎｍ）
（２．２）Ｐ≦１４３６×Ｔ−１．６１（Ｐａ） （１６０ｎｍ≦Ｔ≦５６０ｎｍ）
（２．３） Ｐ≦０．０５Ｐａ （Ｔ≧５６０ｎｍ）
In order to suppress cracks more effectively, the combination of the sputtering pressure P (Pa) and the AlN film thickness T (nm) should satisfy the following equations (2.1) to (2.3). . That is, it suffices if it is included in the shaded area in FIG. 7C.
(2.1) P ≦ 0.4 Pa (T ≦ 160 nm)
(2.2) P ≦ 1436 × T −1.61 (Pa) (160 nm ≦ T ≦ 560 nm)
(2.3) P ≦ 0.05 Pa (T ≧ 560 nm)
上記の（２．２）式は、（０．２Ｐａ、２４０ｎｍ），（０．１Ｐａ、４００ｎｍ），（０．０５Ｐａ、５６０ｎｍ）の３点を、両対数グラフ中で直線近似した式である。 The above equation (2.2) is an equation obtained by linearly approximating three points of (0.2 Pa, 240 nm), (0.1 Pa, 400 nm) and (0.05 Pa, 560 nm) in a log-log graph.
さらに、第３の具体例について説明する。図７Ｄは、図７Ａに基づいてクラックの発生を抑制可能な膜厚およびスパッタ圧力の組を選択する第３の具体例を示す図である。図７Ｄは、図７Ｃと比べて、クラック発生をさらに抑制できる範囲、または、クラックの発生を防止するする範囲を示している。以下、異なる点を中心に説明する。 Further, a third specific example will be described. FIG. 7D is a diagram showing a third specific example of selecting a set of a film thickness and a sputtering pressure capable of suppressing the occurrence of cracks based on FIG. 7A. FIG. 7D shows a range in which the generation of cracks can be further suppressed or a range in which the generation of cracks is prevented, as compared with FIG. 7C. Hereinafter, different points will be mainly described.
クラックをさらに効果的に抑制または防止するためには、スパッタ圧力Ｐ（Ｐａ）とＡｌＮ膜厚Ｔ（ｎｍ）との組が以下の（３．１）〜（３．３）式の関係を満たせばよい。すなわち、図７Ｄの網掛けの領域に含まれていればよい。
（３．１） Ｐ≦０．２Ｐａ （Ｔ≦１６０ｎｍ）
（３．２） Ｐ≦７６．６×Ｔ−１．１７（Ｐａ） （１６０ｎｍ≦Ｔ≦８５０ｎｍ）
（３．３） Ｐ≦０．０３Ｐａ（Ｔ≧８５０ｎｍ）
In order to more effectively suppress or prevent cracks, the combination of the sputtering pressure P (Pa) and the AlN film thickness T (nm) must satisfy the following relationships (3.1) to (3.3). I just need. That is, it suffices if it is included in the shaded area in FIG. 7D.
(3.1) P ≦ 0.2 Pa (T ≦ 160 nm)
(3.2) P ≦ 76.6 × T− 1.17 (Pa) (160 nm ≦ T ≦ 850 nm)
(3.3) P ≦ 0.03 Pa (T ≧ 850 nm)
上記の（３．２）式は、（０．２Ｐａ、１６０ｎｍ），（０．１Ｐａ、３２０ｎｍ），（０．０５Ｐａ、４８０ｎｍ），（０．０３Ｐａ、８５０ｎｍ）の４点を、両対数グラフ中で直線近似した式である。 The above equation (3.2) expresses four points of (0.2 Pa, 160 nm), (0.1 Pa, 320 nm), (0.05 Pa, 480 nm), and (0.03 Pa, 850 nm) in the log-log graph. Is a linear approximation.
図７Ａ〜図７Ｄによれば、クラック発生を抑制可能であり、しかも、抑制する程度も制御することができる。 According to FIGS. 7A to 7D, the occurrence of cracks can be suppressed, and the degree of suppression can be controlled.
続いて、実施の形態に係る窒化物半導体基板１の製造方法により作製した試料を評価した結果について説明する。 Subsequently, a result of evaluating a sample manufactured by the method for manufacturing the nitride semiconductor substrate 1 according to the embodiment will be described.
図８は、実施の形態に係るアニール前の窒化物半導体基板１のＸ線回折装置（ＸＲＤ：X-Ray Diffraction）によるＸ線回折測定結果を示す図である。同図は、Ｘ線回折装置（
ＸＲＤ）による窒化アルミニウム層の（０００２）面の２θ−ωスキャン結果を示す。同図の横軸は、2θつまり入射Ｘ線方向と回折Ｘ線方向とのなす角度を示す。縦軸は、回折
Ｘ線の強度を示す。また、同図では、ＡｌＮ膜の膜厚が１６０ｎｍで、スパッタ圧力が０．０５Ｐａ、０．１Ｐａ、０．２Ｐａの場合の２θ−ωプロファイルを示す。一般に強度ピークに対応する２θの値は、ｃ軸格子定数が大きい場合は小さくなる（ｃ軸格子定数が小さい場合は大きくなる）。同図ではスパッタ圧力が小さいほど、強度ピークの２θの値が低角側になっており、ｃ軸格子定数が増大している。ｃ軸格子定数が増大している状態は、図５の（ａ）に模式的に示した窒化物半導体基板１の状態に対応し、圧縮歪が蓄積している。言い換えれば、図８は、スパッタ圧力が小さいほど、窒化アルミニウム層には大きい圧縮歪が蓄積することを示している。
FIG. 8 is a diagram showing an X-ray diffraction measurement result of the nitride semiconductor substrate 1 before annealing according to the embodiment by an X-ray diffraction apparatus (XRD: X-Ray Diffraction). The figure shows an X-ray diffractometer (
3 shows a 2θ-ω scan result of the (0002) plane of the aluminum nitride layer by XRD). The horizontal axis in the figure indicates 2θ, that is, the angle between the incident X-ray direction and the diffraction X-ray direction. The vertical axis indicates the intensity of the diffracted X-ray. In addition, FIG. 2 shows a 2θ-ω profile when the thickness of the AlN film is 160 nm and the sputtering pressure is 0.05 Pa, 0.1 Pa, and 0.2 Pa. Generally, the value of 2θ corresponding to the intensity peak decreases when the c-axis lattice constant is large (increases when the c-axis lattice constant is small). In the figure, as the sputtering pressure is smaller, the value of the intensity peak 2θ is on the lower angle side, and the c-axis lattice constant is increased. The state where the c-axis lattice constant is increased corresponds to the state of the nitride semiconductor substrate 1 schematically shown in FIG. 5A, and the compressive strain is accumulated. In other words, FIG. 8 shows that the lower the sputtering pressure, the greater the compressive strain accumulated in the aluminum nitride layer.
図９Ａは、実施の形態に係るアニール前の窒化物半導体基板１のラマン分光測定結果を示す図である。同図の横軸はラマンシフト量と呼ばれる波数（ｃｍ−１）を示す。縦軸は、ラマン散乱光の強度を示す。同図では、５つの異なるスパッタ圧力で作製した膜厚２４０ｎｍの窒化アルミニウム層についてのラマンスペクトルを示している。図中の矢印は、窒化アルミニウム層のＥ２ ｈｉｇｈピークを示している。 FIG. 9A is a diagram showing a result of Raman spectroscopic measurement of nitride semiconductor substrate 1 before annealing according to the embodiment. The horizontal axis of the figure indicates the wave number (cm -1 ) called the Raman shift amount. The vertical axis indicates the intensity of the Raman scattered light. FIG. 3 shows Raman spectra of a 240-nm-thick aluminum nitride layer formed at five different sputtering pressures. The arrow in the figure indicates the E 2 high peak of the aluminum nitride layer.
ここで、ラマン分光法とは、試料に光を照射したときに生じるラマン散乱光から結晶構造や構造品質を評価する測定手法である。ラマン散乱光の波長は試料の結晶構造を反映して、格子振動の固有モードに対応したフォノンエネルギー分だけ入射光より長波側にシフトすることが知られており、この変化量をラマンシフト量と呼んでいる。窒化アルミニウム層のラマンスペクトル中のピークはいくつか存在するが、このうち代表的なＥ２ ｈｉｇｈピークは、結晶中の歪量に比例してラマンシフト量が変化することが知られている。 Here, the Raman spectroscopy is a measurement technique for evaluating a crystal structure and a structure quality from Raman scattered light generated when a sample is irradiated with light. It is known that the wavelength of the Raman scattered light shifts to the longer wavelength side from the incident light by the phonon energy corresponding to the eigenmode of lattice vibration, reflecting the crystal structure of the sample. Calling. Although there are several peaks in the Raman spectrum of the aluminum nitride layer, it is known that the representative E 2 high peak changes the amount of Raman shift in proportion to the amount of strain in the crystal.
図９Ａでは、０．８Ｐａを除外して、スパッタ圧力が小さいほどＥ２ ｈｉｇｈピークに対応するラマンシフト量が高波数側になっている。つまり、スパッタ圧力が小さいほど、大きい圧縮歪が蓄積されることを示している。なお、スパッタ圧力が０．８Ｐａのケースを除外しているのは、図７Ａの説明で既に述べたように、０．８Ｐａ以上の場合、結晶性が大幅に低下してしまうので成膜条件としては不適当であることによる。 In FIG. 9A, excluding 0.8 Pa, the lower the sputtering pressure, the higher the Raman shift amount corresponding to the E 2 high peak is on the higher wavenumber side. In other words, this indicates that the smaller the sputtering pressure, the greater the compression strain is accumulated. The reason why the case where the sputtering pressure is 0.8 Pa is excluded is that, as already described in the description of FIG. 7A, when the pressure is 0.8 Pa or more, the crystallinity is greatly reduced. Is inappropriate.
図９Ｂは、実施の形態に係るアニール前の窒化物半導体基板のラマン分光測定結果を示す図である。図中の矢印は、窒化アルミニウム層のＡ１（ＬＯ）モードのピークを示している。図９Ｂは、Ａ１（ＬＯ）モードのピーク値を示す点以外は、図９Ａと同じである。 FIG. 9B is a diagram showing a Raman spectroscopic measurement result of the nitride semiconductor substrate before annealing according to the embodiment. Arrows in the figure indicate the peaks of the A 1 (LO) mode of the aluminum nitride layer. FIG. 9B is the same as FIG. 9A except that it shows the peak value in the A 1 (LO) mode.
図９Ｂでは、スパッタ圧力が小さいほどＡ１（ＬＯ）ピークに対応するラマンシフト量が高波数側になっている。つまり、スパッタ圧力が小さいほど、大きい圧縮歪が蓄積されることを示している。 In FIG. 9B, the lower the sputtering pressure, the higher the Raman shift amount corresponding to the A 1 (LO) peak is on the higher wave number side. In other words, this indicates that the smaller the sputtering pressure, the greater the compression strain is accumulated.
図１０Ａは、実施の形態に係るアニール後の窒化物半導体基板の（０００２）面のＸ線ロッキングカーブ測定の結果を示す図である。図１０Ｂは、実施の形態に係るアニール後の窒化物半導体基板の（１０−１２）面のＸ線ロッキングカーブ測定の結果を示す図である。図１０Ａおよび図１０Ｂは、Ｘ線回折装置（ＸＲＤ）でＡｌＮ膜の膜厚が４８０ｎｍで、スパッタ圧力が０．０５Ｐａの場合の窒化アルミニウム層の（０００２）面におけるＸ線回折と（１０−１２）面におけるＸ線回折のロッキングカーブ（ＸＲＣ）測定を行った結果を示す。 FIG. 10A is a diagram showing a result of an X-ray rocking curve measurement of the (0002) plane of the nitride semiconductor substrate after annealing according to the embodiment. FIG. 10B is a diagram showing a result of an X-ray rocking curve measurement of the (10-12) plane of the nitride semiconductor substrate after annealing according to the embodiment. 10A and 10B show X-ray diffraction and (10-12) of the aluminum nitride layer on the (0002) plane when the thickness of the AlN film is 480 nm and the sputtering pressure is 0.05 Pa using an X-ray diffractometer (XRD). 4) shows the results of X-ray diffraction rocking curve (XRC) measurement on the () plane.
窒化アルミニウム層の結晶性は、（０００２）面および（１０−１２）面のＸ線ロッキングカーブ測定で得られる回折ピークの半値全幅（ＦＷＨＭ：Full Width at Half Maximum、以下単に半値幅と呼ぶ）の値により確認することができる。このＸＲＣ半値幅が小さいほど、つまり、得られる回折ピークがシャープなほど結晶性が良好であることを示す。なお、ＸＲＣの半値幅の単位は、角度を表わすａｒｃｓｅｃ（”）である。 The crystallinity of the aluminum nitride layer is determined by the full width at half maximum (FWHM) of the diffraction peak obtained by the X-ray rocking curve measurement of the (0002) plane and the (10-12) plane. It can be confirmed by the value. The smaller the XRC half width, that is, the sharper the obtained diffraction peak, the better the crystallinity. The unit of the half width of XRC is arcsec (") indicating an angle.
図１０Ａでは（０００２）面におけるＸＲＣ半値幅は１２．９ａｒｃｓｅｃである。また、図１０Ｂでは（１０−１２）面におけるＸＲＣ半値幅は１２２．８ａｒｃｓｅｃである。 In FIG. 10A, the XRC half-width on the (0002) plane is 12.9 arcsec. In FIG. 10B, the XRC half-width on the (10-12) plane is 122.8 arcsec.
これらの測定結果を含み、２インチウェハ形状の窒化物半導体基板１の外周から５ｍｍの範囲を除いた領域における典型的な半値幅は、以下を満たす。すなわち、窒化アルミニウム層である窒化物層の（０００２）面におけるＸ線ロッキングカーブの半値幅は１５ａｒｃｓｅｃ以下であり、（１０−１２）面におけるＸ線ロッキングカーブの半値幅が１５０ａｒｃｓｅｃ以下であり、１３０ａｒｃｓｅｃ以下のものもある。この半値幅は、窒化アルミニウム層の結晶性が非常に良好であることを示している。 A typical half width in a region including these measurement results and excluding a range of 5 mm from the outer periphery of the 2-inch wafer-shaped nitride semiconductor substrate 1 satisfies the following. That is, the half-width of the X-ray rocking curve on the (0002) plane of the nitride layer as the aluminum nitride layer is 15 arcsec or less, the half-width of the X-ray rocking curve on the (10-12) plane is 150 arcsec or less, and 130 arcsec. There are also the following: This half width indicates that the crystallinity of the aluminum nitride layer is very good.
図１１は、実施の形態に係るアニール後の窒化物半導体基板の膜厚と貫通転位密度との関係を示す図である。また、図１２は、図１１のサンプルデータに対応する窒化物半導体基板の平面ＴＥＭ像を示す図である。図１１の横軸は、窒化アルミニウム層の膜厚を示す。縦軸は、貫通転位密度（ＴＤＤｓ：Threading Dislocation Densities）を示す。図１２の平面ＴＥＭ像は、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）による平面視における画像である。図１１の４点つまり膜厚が１６０ｎｍ、１８０ｎｍ、３２０ｎｍおよび４８０ｎｍに対応する点は、図１２の４つの画像（ａ）〜（ｄ）に対応している。図１１の４点が示す貫通転位密度は、図１２の（ａ）〜（ｄ）に記載の貫通転位密度をプロットしたものであり、画像に出現する暗点（暗点は貫通転位に対応する）の個数を計数することによって導出された値である。 FIG. 11 is a diagram showing a relationship between the thickness of the nitride semiconductor substrate after annealing according to the embodiment and the threading dislocation density. FIG. 12 is a plan TEM image of the nitride semiconductor substrate corresponding to the sample data of FIG. The horizontal axis of FIG. 11 indicates the thickness of the aluminum nitride layer. The vertical axis indicates threading dislocation densities (TDDs). The planar TEM image in FIG. 12 is an image in a plan view using a transmission electron microscope (TEM). Four points in FIG. 11, that is, points corresponding to the film thicknesses of 160 nm, 180 nm, 320 nm, and 480 nm correspond to the four images (a) to (d) in FIG. The threading dislocation density indicated by four points in FIG. 11 is obtained by plotting the threading dislocation densities described in (a) to (d) of FIG. ) Is a value derived by counting the number of items.
図１２の（ａ）では、膜厚１５３ｎｍの窒化アルミニウム層の貫通転位密度は１．０５×１０９ｃｍ−２であり、（０００２）回折におけるＸ線ロッキングカーブの半値幅（ＦＷＨＭ）が３９ａｒｃｓｅｃであり、（１０−１２）回折におけるＸ線ロッキングカーブの半値幅（ＦＷＨＭ）が３３２ａｒｃｓｅｃである。 In FIG. 12A, the threading dislocation density of the 153-nm-thick aluminum nitride layer is 1.05 × 10 9 cm −2 , and the half-width (FWHM) of the X-ray rocking curve in (0002) diffraction is 39 arcsec. Yes, the full width at half maximum (FWHM) of the X-ray rocking curve in (10-12) diffraction is 332 arcsec.
図１２の（ｂ）では、膜厚１７３ｎｍの窒化アルミニウム層の貫通転位密度は８．８１×１０８ｃｍ−２であり、（０００２）回折におけるＸ線ロッキングカーブの半値幅（ＦＷＨＭ）が３３ａｒｃｓｅｃであり、（１０−１２）回折におけるＸ線ロッキングカーブの半値幅（ＦＷＨＭ）が３０２ａｒｃｓｅｃである。 In FIG. 12B, the threading dislocation density of the 173 nm-thick aluminum nitride layer is 8.81 × 10 8 cm −2 , and the half-width (FWHM) of the X-ray rocking curve in (0002) diffraction is 33 arcsec. Yes, the full width at half maximum (FWHM) of the X-ray rocking curve in (10-12) diffraction is 302 arcsec.
図１２の（ｃ）では、膜厚３１２ｎｍの窒化アルミニウム層の貫通転位密度は５．９６×１０８ｃｍ−２であり、（０００２）回折におけるＸ線ロッキングカーブの半値幅（ＦＷＨＭ）が２３ａｒｃｓｅｃであり、（１０−１２）回折におけるＸ線ロッキングカーブの半値幅（ＦＷＨＭ）が２１８ａｒｃｓｅｃである。 In FIG. 12C, the threading dislocation density of the aluminum nitride layer having a thickness of 312 nm is 5.96 × 10 8 cm −2 , and the full width at half maximum (FWHM) of the X-ray rocking curve in (0002) diffraction is 23 arcsec. Yes, the full width at half maximum (FWHM) of the X-ray rocking curve in (10-12) diffraction is 218 arcsec.
図１２の（ｄ）では、膜厚４１８ｎｍの窒化アルミニウム層の貫通転位密度は３．５９×１０８ｃｍ−２であり、（０００２）回折におけるＸ線ロッキングカーブの半値幅（ＦＷＨＭ）が１９ａｒｃｓｅｃであり、（１０−１２）回折におけるＸ線ロッキングカーブの半値幅（ＦＷＨＭ）が１９６ａｒｃｓｅｃである。 In FIG. 12D, the threading dislocation density of the 418-nm-thick aluminum nitride layer is 3.59 × 10 8 cm −2 , and the half-width (FWHM) of the X-ray rocking curve in (0002) diffraction is 19 arcsec. Yes, the full width at half maximum (FWHM) of the X-ray rocking curve in (10-12) diffraction is 196 arcsec.
図１１および図１２によれば、窒化アルミニウム層の膜厚が厚くなるほど、アニール後の貫通転位密度が減少する傾向があることがわかる。例えば、膜厚５００ｎｍ以上では、窒化アルミニウム層の貫通転位密度は３．６×１０８ｃｍ−２以下にすることができる。 According to FIGS. 11 and 12, the threading dislocation density after annealing tends to decrease as the thickness of the aluminum nitride layer increases. For example, when the film thickness is 500 nm or more, the threading dislocation density of the aluminum nitride layer can be 3.6 × 10 8 cm −2 or less.
次に、アニール温度と窒化アルミニウム層の結晶性との関係について説明する。 Next, the relationship between the annealing temperature and the crystallinity of the aluminum nitride layer will be described.
図１３Ａは、実施の形態に係る窒化物半導体基板のアニール温度と（０００２）面のＸＲＣ半値全幅との関係を示す図である。図１３Ｂは、実施の形態に係る窒化物半導体基板のアニール温度と（１０−１２）面のＸＲＣ半値全幅との関係を示す図である。 FIG. 13A is a diagram showing the relationship between the annealing temperature of the nitride semiconductor substrate according to the embodiment and the full width at half maximum of the (0002) plane of XRC. FIG. 13B is a diagram showing a relationship between the annealing temperature of the nitride semiconductor substrate according to the embodiment and the full width at half maximum of the XRC of the (10-12) plane.
図１３Ａおよび図１３Ｂにおいて横軸はアニール温度を示す。縦軸はＸＲＣの半値幅を示す。図１３Ａおよび図１３Ｂでは、縦軸のＸＲＣ半値幅は小さいほど結晶性が良いこと
を示す。
13A and 13B, the horizontal axis indicates the annealing temperature. The vertical axis indicates the half width of XRC. 13A and 13B, the smaller the XRC half-width on the vertical axis, the better the crystallinity.
図１３Ａでは、半値幅の値はアニール温度に対する依存性がない。また、図１３Ａに示す（０００２）面の半値幅は、図１３Ｂに示す（１０−１２）面の半値幅と比べて、十分に小さい値であるため、貫通転位密度には大きな影響を与えないと言える。 In FIG. 13A, the value of the half width has no dependency on the annealing temperature. Further, the half-width of the (0002) plane shown in FIG. 13A is sufficiently smaller than the half-width of the (10-12) plane shown in FIG. 13B, and thus does not significantly affect the threading dislocation density. It can be said.
図１３Ｂでは、アニール温度が高いほど、半値幅が単調に減少し、結晶性が向上している。 In FIG. 13B, as the annealing temperature increases, the half width decreases monotonously, and the crystallinity improves.
次に、アニール温度の範囲について説明する。 Next, the range of the annealing temperature will be described.
図１４は、欠陥が生じた窒化物半導体基板１の光学顕微鏡写真を示す図である。同図は、１７５０℃のアニール温度で作製した窒化アルミニウム表面の顕微鏡写真を示す。同図中の表面が荒れている不定形の複数の領域は、肉眼で確認できるような大きな欠陥を示している。この欠陥は、アニール温度が高すぎる場合に、窒化アルミニウム層とサファイア基板の界面におけるサファイア基板の分解、または、窒化アルミニウム層とサファイア基板の反応による酸窒化アルミニウム（ＡｌＯＮｘ）の形成により生じると考えられる。欠陥は、歩留まり低下の原因となる。 FIG. 14 is a diagram showing an optical microscope photograph of the nitride semiconductor substrate 1 in which a defect has occurred. The figure shows a micrograph of the aluminum nitride surface produced at an annealing temperature of 1750 ° C. In the figure, a plurality of irregular-shaped regions having rough surfaces indicate large defects that can be confirmed with the naked eye. This defect is considered to be caused by the decomposition of the sapphire substrate at the interface between the aluminum nitride layer and the sapphire substrate or the formation of aluminum oxynitride (AlON x ) by the reaction between the aluminum nitride layer and the sapphire substrate when the annealing temperature is too high. Can be Defects cause a reduction in yield.
アニール温度が１７５０℃を超えると欠陥が現れ始めることから、アニール温度は、１６５０℃〜１７５０℃の範囲内でよい。また、図１３Ａおよび図１３Ｂの結果から、結晶性を良好にするには１７２５℃程度でよい。 Since defects begin to appear when the annealing temperature exceeds 1750 ° C., the annealing temperature may be in the range of 1650 ° C. to 1750 ° C. Further, from the results of FIGS. 13A and 13B, the temperature may be about 1725 ° C. in order to improve the crystallinity.
次に、窒化アルミニウム層の膜厚と、結晶性との関係について説明する。 Next, the relationship between the thickness of the aluminum nitride layer and the crystallinity will be described.
図１５は、実施の形態に係るアニール後の窒化物半導体基板１の膜厚と（１０−１２）面のＸＲＣ半値全幅との関係を示す図である。 FIG. 15 is a diagram showing a relationship between the thickness of the nitride semiconductor substrate 1 after annealing according to the embodiment and the full width at half maximum of the XRC of the (10-12) plane.
同図の横軸は、窒化アルミニウム層の膜厚を示す。縦軸はＸＲＣの半値幅を示す。同図では、異なる５つのスパッタ圧力で成膜したアニール後の窒化アルミニウム層を測定対象としている。ＸＲＣの半値幅は、小さいほど結晶性が良いことを示している。図中で、塗りつぶしのマークはクラックが発生していない試料を、白抜きのマークはクラックが発生またはクラックがある可能性のある試料を示す。同図では、０．８Ｐａを除くスパッタ圧力で４００ｎｍから７００ｎｍの膜厚で半値幅が極小、つまり結晶性が良くなっていることがわかる。また、スパッタ圧力が低くなるにつれて、ＸＲＣの半値幅が極小値を取る膜厚が厚くなっていることがわかる。 The horizontal axis in the figure indicates the thickness of the aluminum nitride layer. The vertical axis indicates the half width of XRC. In the figure, an annealed aluminum nitride layer formed at five different sputtering pressures is a measurement target. The smaller the half width of XRC, the better the crystallinity. In the figure, solid marks indicate samples without cracks, and white marks indicate samples with a possibility of cracks or cracks. In the figure, it can be seen that the half width is minimal, that is, the crystallinity is improved at a film thickness of 400 nm to 700 nm at a sputtering pressure other than 0.8 Pa. Further, it can be seen that as the sputtering pressure decreases, the film thickness at which the half value width of XRC takes a minimum value increases.
次に、窒化アルミニウム層の表面の凹凸状態について説明する。 Next, the state of unevenness on the surface of the aluminum nitride layer will be described.
図１６は、実施の形態に係る異なるスパッタ圧力でのアニール後の窒化物半導体基板１の表面形状を示す図である。 FIG. 16 is a diagram showing the surface shape of nitride semiconductor substrate 1 after annealing at different sputtering pressures according to the embodiment.
同図の（ａ）〜（ｅ）の５つの画像は、図７Ａに示した５種類のスパッタ圧力で成膜した膜厚が２４０ｎｍの窒化アルミニウム層の表面の凹凸を示す原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）による画像である。各画像は５μｍ×５μｍに対応する。画
像の濃淡は窒化アルミニウム層表面の凹凸を示している。すなわち、図１６の（ａ）および（ｂ）では、白と黒は１ｎｍの凹凸を示す。同図の（ｃ）および（ｄ）では、白と黒は２ｎｍの凹凸を示す。同図の（ｅ）では、白と黒は１０ｎｍの凹凸を示す。各画像の表面荒さＲＭＳ（Root Mean Square）値は表面の平坦さを示し、その値が小さいほど平坦であることを意味する。
The five images (a) to (e) in the same figure are atomic force microscopes (AFM) showing the irregularities on the surface of the aluminum nitride layer having a thickness of 240 nm formed by the five types of sputtering pressures shown in FIG. 7A. : Atomic Force Microscope). Each image corresponds to 5 μm × 5 μm. The shading of the image indicates irregularities on the surface of the aluminum nitride layer. That is, in (a) and (b) of FIG. 16, white and black indicate irregularities of 1 nm. In (c) and (d) of the same figure, white and black indicate 2 nm unevenness. In (e) of the same figure, white and black indicate irregularities of 10 nm. The surface roughness RMS (Root Mean Square) value of each image indicates the flatness of the surface, and a smaller value indicates a flatter surface.
図１６では、スパッタ圧力が低いほど、窒化アルミニウムの表面がより平坦になっている。これは、スタッパ圧力を高くすれば、複数の単原子層ステップあるいは単分子層ステップが会合するステップバンチングが発生し、大きな凹凸が形成される。また、スパッタ成膜中にＡｌＮ膜中に混入した酸素不純物がアニールに伴ってＡｌＮ膜表面付近に析出し酸化物を形成することによって多数の突起が形成され、表面の平坦さが低下するからだと考えられる。 In FIG. 16, the lower the sputtering pressure, the flatter the surface of the aluminum nitride. This is because, when the pressure of the stamper is increased, step bunching in which a plurality of monoatomic layer steps or monolayer steps are associated occurs, and large irregularities are formed. It is also because oxygen impurities mixed into the AlN film during sputtering deposition precipitate near the surface of the AlN film due to annealing and form oxides, so that many projections are formed and the surface flatness decreases. Conceivable.
図１７は、実施の形態に係る異なる膜厚でのアニール後の窒化物半導体基板１の表面形状を示す図である。 FIG. 17 is a diagram showing a surface shape of nitride semiconductor substrate 1 after annealing with different film thicknesses according to the embodiment.
同図の（ａ）〜（ｇ）の７つの画像は、図７Ａに示した７種類の膜厚に対応するスパッタ圧力０．０５Ｐａで成膜した窒化アルミニウム層の表面凹凸を示すＡＦＭによる画像である。各画像は、図１６と同様に窒化アルミニウム層表面の平坦さを表わしている。 The seven images (a) to (g) in the same figure are AFM images showing the surface irregularities of the aluminum nitride layer formed at a sputtering pressure of 0.05 Pa corresponding to the seven film thicknesses shown in FIG. 7A. is there. Each image shows the flatness of the aluminum nitride layer surface as in FIG.
図１７の（ａ）〜（ｆ）は、膜厚が薄いほど平坦であることを示している。膜厚６４００ｎｍの同図の（ｇ）では、図７Ａに示したように、クラックが発生している。膜厚５６０ｎｍの同図の（ｆ）では、図７Ａに示したように、クラックが発生しているかもしれない。同図の（ａ）〜（ｅ）は良好な平坦さを示している。 FIGS. 17A to 17F show that the thinner the film thickness, the flatter it is. In FIG. 7G having a film thickness of 6400 nm, cracks have occurred as shown in FIG. 7A. In FIG. 7F having a film thickness of 560 nm, a crack may have occurred as shown in FIG. 7A. (A) to (e) in the same figure show good flatness.
以上説明してきたように、本実施の形態における窒化物半導体基板１の製造方法は、以下の結晶品質を満たす。すなわち、窒化アルミニウム層である窒化物層の（０００２）面におけるＸ線ロッキングカーブの半値幅は１５ａｒｃｓｅｃ以下であり、（１０−１２）面におけるＸ線ロッキングカーブの半値幅が１５０ａｒｃｓｅｃ以下であり、貫通転位密度が３．６×１０８ｃｍ−２以下である。そのため本発明の製造方法の実現可能範囲として、（０００２）面におけるＸ線ロッキングカーブの半値幅は１００ａｒｃｓｅｃ以下、（１０−１２）面におけるＸ線ロッキングカーブの半値幅が３００ａｒｃｓｅｃ以下、貫通転位密度が１×１０９ｃｍ−２以下とすることができる。 As described above, the method for manufacturing nitride semiconductor substrate 1 in the present embodiment satisfies the following crystal quality. That is, the half-width of the X-ray rocking curve on the (0002) plane of the nitride layer, which is an aluminum nitride layer, is 15 arcsec or less, and the half-width of the X-ray rocking curve on the (10-12) plane is 150 arcsec or less. The dislocation density is 3.6 × 10 8 cm −2 or less. Therefore, as a feasible range of the manufacturing method of the present invention, the half width of the X-ray rocking curve on the (0002) plane is 100 arcsec or less, the half width of the X-ray rocking curve on the (10-12) plane is 300 arcsec or less, and the threading dislocation density is It can be 1 × 10 9 cm −2 or less.
本実施の形態における窒化物半導体基板１の製造方法は、スパッタ装置内に基板を準備する第１工程と、前記スパッタ装置内に成膜材料であるターゲットを準備する第２工程と、０．５Ｐａよりも小さい内圧で前記ターゲットをスパッタリングすることにより、前記ターゲット材料の組成を含む窒化物層を前記基板上に成膜する第３工程と、を有する。 The method for manufacturing the nitride semiconductor substrate 1 in the present embodiment includes a first step of preparing a substrate in a sputtering apparatus, a second step of preparing a target which is a film forming material in the sputtering apparatus, A third step of forming a nitride layer containing the composition of the target material on the substrate by sputtering the target at a lower internal pressure.
これによれば、アニール処理に起因するクラックの発生を抑制することができる。なぜなら、スパッタ圧力を０．５Ｐａ以下に低くすることにより、スパッタされた原子または分子が基板に到達するまでに散乱することを抑制するからである。言い換えれば、スパッタされた原子または分子を、高いエネルギーを保持したまま基板に到達させ、基板に対して垂直に入射させるからである。 According to this, generation of cracks due to the annealing process can be suppressed. This is because, by lowering the sputtering pressure to 0.5 Pa or less, scattering of sputtered atoms or molecules before reaching the substrate is suppressed. In other words, the sputtered atoms or molecules reach the substrate while maintaining high energy, and are incident perpendicularly to the substrate.
ここで、前記窒化物層の膜厚は、５６０ｎｍ以下であってもよい。 Here, the thickness of the nitride layer may be 560 nm or less.
これによれば、５６０ｎｍ以下の膜厚でクラックの発生を効果的に抑制することができる。 According to this, generation of cracks can be effectively suppressed at a film thickness of 560 nm or less.
ここで、前記窒化物層の膜厚が大きいほど前記内圧を小さくしてもよい。 Here, the internal pressure may be reduced as the film thickness of the nitride layer increases.
これによれば、膜厚とスパッタ圧力（内圧）との組み合わせに応じて、クラックの発生を効果的に抑制することができる。 According to this, the occurrence of cracks can be effectively suppressed according to the combination of the film thickness and the sputtering pressure (internal pressure).
ここで、前記内圧をａ以下、前記窒化物層の膜厚をｂ以下としたとき、（ａ、ｂ）の組は、（０．０３Ｐａ、８５０ｎｍ）、（０．０５Ｐａ、４８０ｎｍ）、（０．１Ｐａ、３２０ｎｍ、（０．２Ｐａ、１６０ｎｍ）の少なくとも１つを満たし、または、ａ、ｂが（１）ａ≦０．２Ｐａかつｂ≦１６０ｎｍ、（２）ａ≦７６．６×Ｔ−１．１７（Ｐａ）かつ１６０ｎｍ≦ｂ≦８５０ｎｍ（３）ａ≦０．０３Ｐａかつｂ≧８５０ｎｍのいずれかひとつに含まれる範囲の中から選択されてもよい。 Here, when the internal pressure is a or less and the thickness of the nitride layer is b or less, the set of (a, b) is (0.03 Pa, 850 nm), (0.05 Pa, 480 nm), (0 .1 Pa, 320 nm, at least one of (0.2 Pa, 160 nm), or a and b are (1) a ≦ 0.2 Pa and b ≦ 160 nm, (2) a ≦ 76.6 × T −1 .17 (Pa) and 160 nm ≦ b ≦ 850 nm (3) a ≦ 0.03 Pa and b ≧ 850 nm.
これによれば、膜厚とスパッタ圧力との組み合わせを制限することにより、クラックの発生を効果的に抑制することができる。 According to this, the occurrence of cracks can be effectively suppressed by limiting the combination of the film thickness and the sputtering pressure.
ここで、前記第３工程において、前記基板と前記ターゲットとの間に高周波電圧を印加してもよい。 Here, in the third step, a high-frequency voltage may be applied between the substrate and the target.
これによれば、高周波電圧を利用するスパッタリングを利用することができる。 According to this, sputtering using a high frequency voltage can be used.
ここで、前記基板は、サファイア、炭化ケイ素、シリコンおよび窒化アルミニウムの少なくとも一つからなり、前記ターゲットは、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表される窒化アルミニウム、窒化アルミニウムガリウム、窒化アルミニウムガリウムインジウム、または、アルミニウムであってもよい。 Here, the substrate is sapphire, silicon carbide, consisting of at least one of silicon and aluminum nitride, the target, Al x Ga y In (1 -x-y) N (0 ≦ x ≦ 1,0 ≦ y ≦ 1, (x + y) ≦ 1) may be aluminum nitride, aluminum gallium nitride, aluminum gallium indium nitride, or aluminum.
これによれば、これらの基板とターゲットの組み合わせにおいてクラックの発生を抑制することができる。 According to this, it is possible to suppress the occurrence of cracks in the combination of these substrates and targets.
ここで、前記第３工程の後に、前記窒化物層が成膜された前記基板をアニールする第４工程を有していてもよい。 Here, after the third step, a fourth step of annealing the substrate on which the nitride layer is formed may be included.
これによれば、クラック発生の抑制に加えて、高温のアニール処理によって結晶性を向上させることができる。 According to this, in addition to suppressing the occurrence of cracks, the crystallinity can be improved by high-temperature annealing.
ここで、前記基板はサファイア基板であり、前記ターゲットは窒化アルミニウムの焼結体またはアルミニウムであり、前記窒化物層は窒化アルミニウムからなっていてもよい。 Here, the substrate may be a sapphire substrate, the target may be a sintered body of aluminum nitride or aluminum, and the nitride layer may be made of aluminum nitride.
ここで、前記第３工程後に、前記窒化物層が成膜された前記基板を、１４００℃以上１７５０℃以下の温度でアニールする第４工程を有していてもよい。 Here, after the third step, a fourth step of annealing the substrate on which the nitride layer is formed at a temperature of 1400 ° C. or more and 1750 ° C. or less may be included.
これによれば、クラックの発生を抑制し、かつ、結晶性を向上させることができる。 According to this, generation of cracks can be suppressed and crystallinity can be improved.
ここで、前記第４工程後における、前記窒化物層の（０００２）回折におけるＸ線ロッキングカーブの半値幅が１００ａｒｃｓｅｃ以下であり、前記窒化物層の（１０−１２）回折におけるＸ線ロッキングカーブの半値幅が３００ａｒｃｓｅｃ以下であり、前記窒化物層の貫通転位密度が１．０×１０９ｃｍ−２以下であってもよい。 Here, after the fourth step, the half width of the X-ray rocking curve in the (0002) diffraction of the nitride layer is 100 arcsec or less, and the X-ray rocking curve of the nitride layer in the (10-12) diffraction is The half width may be 300 arcsec or less, and the threading dislocation density of the nitride layer may be 1.0 × 10 9 cm −2 or less.
また、本実施の形態における窒化物半導体基板１の製造方法は、圧縮歪を有する窒化アルミニウム層を基板上に形成する第１ステップと、前記窒化アルミニウム層が形成された前記基板をアニールする第２ステップと、前記第２ステップの後に前記基板を冷却することにより、前記窒化アルミニウム層の歪を、圧縮歪および引っ張り歪の一方である第１の歪から、圧縮歪および引っ張り歪の他方である第２の歪に変化させる第３ステップと、を有する。 Further, in the method for manufacturing nitride semiconductor substrate 1 in the present embodiment, a first step of forming an aluminum nitride layer having a compressive strain on the substrate and a second step of annealing the substrate on which the aluminum nitride layer is formed are performed. And cooling the substrate after the second step to reduce the strain of the aluminum nitride layer from the first strain, one of the compressive strain and the tensile strain, to the second strain, the other of the compressive strain and the tensile strain. And a third step of changing the distortion into a second distortion.
これによれば、アニール処理に起因するクラックの発生を抑制することができる。 According to this, generation of cracks due to the annealing process can be suppressed.
ここで、前記基板はサファイア基板であり、前記第１の歪は引っ張り歪であり、前記第２の歪は圧縮歪であり、前記第２ステップにおいて、前記窒化アルミニウム層の歪を圧縮歪から引っ張り歪に変化させてもよい。 Here, the substrate is a sapphire substrate, the first strain is a tensile strain, the second strain is a compressive strain, and in the second step, the strain of the aluminum nitride layer is pulled from the compressive strain. It may be changed to distortion.
ここで、前記基板が炭化シリコン基板であり、前記アニール中の前記窒化アルミニウム層は圧縮歪を有し、前記第１の歪は圧縮歪であり、前記第２の歪は引っ張り歪であってもよい。 Here, the substrate may be a silicon carbide substrate, the aluminum nitride layer during the annealing may have a compressive strain, the first strain may be a compressive strain, and the second strain may be a tensile strain. Good.
また、本実施の形態における窒化物半導体基板１、基板と、前記基板上に形成された窒化物層とを有し、前記窒化物層の膜厚は５６０ｎｍ以下であり、前記窒化物層の（０００２）回折におけるＸ線ロッキングカーブの半値幅が１００ａｒｃｓｅｃ以下であり、前記窒化物層の（１０−１２）回折におけるＸ線ロッキングカーブの半値幅が３００ａｒｃｓｅｃ以下である。 In addition, the semiconductor device according to the present embodiment includes a nitride semiconductor substrate 1, a substrate, and a nitride layer formed on the substrate. The nitride layer has a thickness of 560 nm or less. The half-width of the X-ray rocking curve in (0002) diffraction is 100 arcsec or less, and the half-width of the X-ray rocking curve in (10-12) diffraction of the nitride layer is 300 arcsec or less.
これによれば、アニール処理に起因するクラックの発生を抑制することができる。 According to this, generation of cracks due to the annealing process can be suppressed.
ここで、前記窒化物層の膜厚は１６０ｎｍ以上であり、転位密度が１×１０９ｃｍ−２以下であってもよい。 Here, the nitride layer may have a thickness of 160 nm or more and a dislocation density of 1 × 10 9 cm −2 or less.
これによれば、窒化物層の結晶性を良好にすることができる。 According to this, the crystallinity of the nitride layer can be improved.
ここで、前記基板は、サファイア、炭化ケイ素および窒化アルミニウムの少なくとも一つからなり、前記窒化物層は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表される窒化アルミニウム、窒化アルミニウムガリウム、または、窒化アルミニウムガリウムインジウムであってもよい。 Here, the substrate is sapphire, consists of at least one of silicon carbide and aluminum nitride, the nitride layer, Al x Ga y In (1 -x-y) N (0 ≦ x ≦ 1,0 ≦ y ≦ 1, (x + y) ≦ 1) may be aluminum nitride, aluminum gallium nitride, or aluminum gallium indium nitride.
ここで、前記基板はサファイア基板であり、前記窒化物層は窒化アルミニウムからなっていてもよい。 Here, the substrate may be a sapphire substrate, and the nitride layer may be made of aluminum nitride.
上記した様に０．５Ｐａ以下という極低圧力でスパッタリングを行うことで、スパッタ成膜が完了したのち常温状態に置かれたＡｌＮに発生している引っ張り歪みを無くすか、小さくして圧縮歪み側に調整することが可能となる。これによりアニール時にＡｌＮに発生する引っ張り歪の最大値を小さくするか、アニール時にＡｌＮに引っ張り歪が発生せず常に圧縮歪みが印加された状態を保つことで、クラックを抑制できる。アニール時の引っ張り歪みの絶対値を下げることは、上記クラック抑制を実現するために重要な要素である。さらにアニール処理と併用することで、１６０ｎｍから５６０ｎｍという薄い膜厚での非常に高い結晶品質の実現ができるものである。ここで、結晶品質の数値としては、窒化物層の（０００２）回折におけるＸ線ロッキングカーブの半値幅が１５ａｒｃｓｅｃ以下、（１０−１２）回折におけるＸ線ロッキングカーブの半値幅が１３０ａｒｃｓｅｃ以下、窒化物層の貫通転位密度が３．６×１０８ｃｍ−２以下であり、今日までに、同程度の膜厚を有するＡｌＮ薄膜に関して報告されている例と比較して、非常に高品質なレベルを達成している。ここで（０００２）回折におけるＸ線ロッキングカーブの半値幅は、（０００２）面におけるＸ線ロッキングカーブの半値幅と同意義で使用しており、正確には（０００２）面からの回折におけるＸ線ロッキングカーブの半値幅のことを指している。 By performing sputtering at an extremely low pressure of 0.5 Pa or less as described above, the tensile strain generated in AlN placed at room temperature after the completion of the sputter film formation is eliminated or reduced to reduce the compressive strain. Can be adjusted. Thus, cracks can be suppressed by reducing the maximum value of tensile strain generated in AlN during annealing or by maintaining a state where compressive strain is always applied without generating tensile strain in AlN during annealing. Reducing the absolute value of the tensile strain at the time of annealing is an important factor for realizing the crack suppression. Further, by using the annealing process together, it is possible to realize very high crystal quality with a thin film thickness of 160 nm to 560 nm. Here, as the numerical value of the crystal quality, the half width of the X-ray rocking curve in the (0002) diffraction of the nitride layer is 15 arcsec or less, the half width of the X-ray rocking curve in the (10-12) diffraction is 130 arcsec or less, The threading dislocation density of the layer is less than 3.6 × 10 8 cm −2 , a very high quality level compared to the examples reported to date with AlN thin films of comparable thickness. Have achieved. Here, the half width of the X-ray rocking curve in the (0002) diffraction is used in the same meaning as the half width of the X-ray rocking curve in the (0002) plane, and more precisely, the X-ray in the diffraction from the (0002) plane. The half width of the rocking curve.
（変形例）
続いて、実施の形態で説明した窒化物半導体基板の変形例について説明する。
(Modification)
Subsequently, a modification of the nitride semiconductor substrate described in the embodiment will be described.
図１に示した、基板２と第１窒化物層３とを有する窒化物半導体１は、例えば、第１窒化物層３をＡｌＮテンプレート層として、その上に一層以上のＡｌＧａＮ層が形成され、紫外発光素子等の発光ダイオードとして利用可能である。 In the nitride semiconductor 1 having the substrate 2 and the first nitride layer 3 shown in FIG. 1, for example, one or more AlGaN layers are formed on the first nitride layer 3 as an AlN template layer, It can be used as a light emitting diode such as an ultraviolet light emitting element.
この発光ダイオードにおいて、本願発明者らは、上記のＡｌＧａＮ層にヒロックが発生することがあり、発光ダイオードの発光効率を低下させることがあるという問題を見出した。ここでヒロックとは、層表面から盛り上がった大きな錘状の凸部をいう。このヒロックは、層表面の平坦性を低下させる原因になる。 In this light-emitting diode, the inventors of the present application have found a problem that hillocks may be generated in the AlGaN layer and the luminous efficiency of the light-emitting diode may be reduced. Here, the hillock means a large cone-shaped convex portion protruding from the layer surface. This hillock causes a decrease in the flatness of the layer surface.
変形例では、上記ヒロックの発生を抑制する窒化物半導体１および発光ダイオードの構成例について説明する。 In a modified example, a configuration example of the nitride semiconductor 1 and the light emitting diode that suppress the generation of the hillock will be described.
まず、変形例の概要を説明する。変形例では、図１に示した基板２がサファイア基板であり、サファイア基板の表面のうち第１窒化物層３が形成される表面が、サファイア基板の結晶面に対して所定のオフ角を有している。所定のオフ角は、例えば、サファイア基板のｃ面に対して０．２°よりも大きく、１．０°以下である。また好ましくは０．４°より大きく１．０°以下である。基板２が所定のオフ角を有することにより、上記のヒロックの発生を抑制することができる。 First, an outline of a modified example will be described. In a modification, the substrate 2 shown in FIG. 1 is a sapphire substrate, and the surface of the sapphire substrate on which the first nitride layer 3 is formed has a predetermined off angle with respect to the crystal plane of the sapphire substrate. are doing. The predetermined off angle is, for example, greater than 0.2 ° and not more than 1.0 ° with respect to the c-plane of the sapphire substrate. Preferably, it is more than 0.4 ° and 1.0 ° or less. When the substrate 2 has a predetermined off-angle, the occurrence of the hillock can be suppressed.
次に図面を用いて変形例の詳細について説明する。 Next, the details of the modification will be described with reference to the drawings.
図１８は、実施の形態の変形例に係る窒化物半導体１を含む発光ダイオード１ａの積層構造例を示す概略図である。同図の発光ダイオード１ａは、図１に示した基板２および第１窒化物層３を有する窒化物半導体１を含み、窒化物半導体１の上に形成された複数の層を有する。 FIG. 18 is a schematic diagram illustrating a stacked structure example of a light emitting diode 1a including a nitride semiconductor 1 according to a modification of the embodiment. The light emitting diode 1a of FIG. 1 includes the nitride semiconductor 1 having the substrate 2 and the first nitride layer 3 shown in FIG. 1, and has a plurality of layers formed on the nitride semiconductor 1.
図１８の発光ダイオード１ａは、基板２と、第１窒化物層３（ここではＡｌＮテンプレート層）と、平坦化層４ｆと、緩衝層５と、電子注入層６と、発光層７と、電子ブロック層８、正孔注入層９、電極コンタクト層１０ｃとが順に形成されている。 The light emitting diode 1a shown in FIG. 18 includes a substrate 2, a first nitride layer 3 (here, an AlN template layer), a planarizing layer 4f, a buffer layer 5, an electron injection layer 6, a light emitting layer 7, and an electron emitting layer. A block layer 8, a hole injection layer 9, and an electrode contact layer 10c are sequentially formed.
基板２および第１窒化物層３（ＡｌＮテンプレート層）は、図１とほぼ同じである。ただし、図１８の基板２はサファイア基板であり、第１窒化物層３が成される基板２の表面は、ｃ面に対して０．２°よりも大きく、１．０°以下のオフ角を有する。 The substrate 2 and the first nitride layer 3 (AlN template layer) are almost the same as in FIG. However, the substrate 2 in FIG. 18 is a sapphire substrate, and the surface of the substrate 2 on which the first nitride layer 3 is formed has an off angle of more than 0.2 ° and not more than 1.0 ° with respect to the c-plane. Having.
なお、平坦化層４ｆから電極コンタクト層１０ｃまでのいずれか１層が、上記のＡｌＧａＮ層に該当し、１１５０℃以上の温度でのエピタキシャル成長により、ＡｌＮテンプレート層の上方に成膜される。 One of the layers from the flattening layer 4f to the electrode contact layer 10c corresponds to the above-mentioned AlGaN layer, and is formed above the AlN template layer by epitaxial growth at a temperature of 1150 ° C. or higher.
ＡｌＮテンプレート層３は、図３に示したように、スパッタリング法を用いて基板２上に形成されるテンプレート層である。ＡｌＮテンプレート層３は、エピタキシャル成長のテンプレートとして用いることができる。テンプレート層の材料としてＡｌＮを選定した理由は以下のとおりである。ＡｌＮの特徴は、ＡｌＮの格子定数が紫外発光ダイオードの発光層として利用されるＡｌＧａＮの格子定数と良好な整合をとり得ること、紫外光の透過率が高いこと、熱伝導率が高いこと、の３点である。これら特徴が、テンプレートとして最適であると考えられるためである。 The AlN template layer 3 is a template layer formed on the substrate 2 by using a sputtering method, as shown in FIG. The AlN template layer 3 can be used as a template for epitaxial growth. The reason for selecting AlN as the material of the template layer is as follows. The characteristics of AlN are that the lattice constant of AlN can be well matched with the lattice constant of AlGaN used as the light emitting layer of the ultraviolet light emitting diode, that the transmittance of ultraviolet light is high, and that the thermal conductivity is high. 3 points. This is because these features are considered to be optimal as templates.
平坦化層４ｆは、ＡｌＮ層であるが、これに限らない。例えば、平坦化層４ｆは、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表わされる窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、または、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）であってもよい。平坦化層４ｆは、スパッタリング法を用いて作製したＡｌＮテンプレート層３の表面を平坦化するために用いられる。さらに、平坦化層４ｆは、格子定数を整合する役割も担う。例えば、ＡｌＮ（例えばテンプレート層３）の上方へ、ＡｌＧａＮ−ＭＱＷ（例えば発光層７）を成膜する場合、ＡｌＮとＡｌＧａＮ−ＭＱＷの格子定数がそれぞれ異なるため、ＡｌＮとＡｌＧａＮ−ＭＱＷの間に格子定数を整合する層を挿入する必要がある。平坦化層４ｆは、その格子定数を整合する層として機能する。 The flattening layer 4f is an AlN layer, but is not limited to this. For example, the flattening layer 4f is made of aluminum nitride (AlN) or aluminum gallium nitride (AlGaN) represented by AlxGayIn (1-xy) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, (x + y) ≦ 1). ) Or aluminum gallium indium nitride (AlGaInN). The flattening layer 4f is used to flatten the surface of the AlN template layer 3 manufactured by using a sputtering method. Further, the flattening layer 4f also has a role of matching the lattice constant. For example, when forming an AlGaN-MQW (e.g., the light emitting layer 7) above the AlN (e.g., the template layer 3), the lattice constant between AlN and AlGaN-MQW is different from each other. It is necessary to insert a layer that matches the constant. The flattening layer 4f functions as a layer that matches its lattice constant.
緩衝層５は、ＡｌＧａＮ層であるが、これに限らない。緩衝層５は、平坦化層４ｆと同様に、例えば、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表わされるＡｌＮ、ＡｌＧａＮ、または、ＡｌＧａＩｎＮであってもよい。緩衝層５は、平坦化層４ｆと同様に格子定数を整合する層として機能する。 The buffer layer 5 is an AlGaN layer, but is not limited to this. The buffer layer 5 is made of, for example, AlN, AlGaN represented by AlxGayIn (1-xy) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, (x + y) ≦ 1) similarly to the flattening layer 4f. Alternatively, it may be AlGaInN. The buffer layer 5 functions as a layer that matches the lattice constant, similarly to the flattening layer 4f.
電子注入層６は、ｎ−ＡｌＧａＮ層であるが、これに限らない。平坦化層４ｆ、緩衝層５と同様に、例えば、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表わされるＡｌＮ、ＡｌＧａＮ、または、ＡｌＧａＩｎＮであってもよい。さらに、電子注入層６は、電子注入する機能を発揮することを目的として、ｎ型半導体であることが望ましい。また、電子注入層６は、電子輸送する機能を併せて発揮してもよい。電子注入層６は、ｎ型半導体として機能するために、ドーピング材料として、例えばＳｉ（ケイ素）、Ｇｅ（ゲルマニウム）、Ｓｎ（スズ）、Ｏ（酸素）、Ｓ（硫黄）、Ｓｅ（セレン）、Ｔｅ（テルル）を用いることができるが、実施の形態においては、Ｓｉを用いる。 The electron injection layer 6 is an n-AlGaN layer, but is not limited to this. Similarly to the planarization layer 4f and the buffer layer 5, for example, AlN, AlGaN represented by AlxGayIn (1-xy) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, (x + y) ≦ 1), or , AlGaInN. Further, the electron injection layer 6 is desirably an n-type semiconductor for the purpose of exhibiting a function of injecting electrons. Further, the electron injection layer 6 may also exert a function of transporting electrons. Since the electron injection layer 6 functions as an n-type semiconductor, as a doping material, for example, Si (silicon), Ge (germanium), Sn (tin), O (oxygen), S (sulfur), Se (selenium), Te (tellurium) can be used, but in the embodiment, Si is used.
なお、実施の形態においては、この電子注入層６を、１１５０℃以上の温度でのエピタキシャル成長により、ＡｌＮテンプレート層の上方に成膜されるＡｌＧａＮ層として取り扱う。ただし、上述したように、平坦化層４ｆから電極コンタクト層１０ｃまでのいずれか１層が、１１５０℃以上の温度でのエピタキシャル成長により、ＡｌＮテンプレート層の上方に成膜されるＡｌＧａＮ層であってもよい。 In the embodiment, the electron injection layer 6 is treated as an AlGaN layer formed above the AlN template layer by epitaxial growth at a temperature of 1150 ° C. or higher. However, as described above, even if any one layer from the planarization layer 4f to the electrode contact layer 10c is an AlGaN layer formed above the AlN template layer by epitaxial growth at a temperature of 1150 ° C. or more. Good.
また、発光層７は、異なるＡｌ組成を有する複数のＡｌＧａＮ層で形成されたＭＱＷ（ｍｕｌｔｉｐｌｅ ｑｕａｎｔｕｍ ｗｅｌｌ）層である。ＭＱＷとは、量子井戸を複数重ねた多重量子井戸の構造である。この発光層７は、電子注入層６及び正孔注入層９から、電子及び正孔が注入される。この発光層７の中で、電子と正孔が再結合し、光を発する。すなわち、この発光層７の伝導帯と価電子帯のエネルギー差であるバンドギャップが大きいほど、波長の短い光を発することができる。ＡｌＧａＮは、ＡｌとＧａとの組成比を制御することができるため、それぞれのバンドギャップである３．４ｅＶ（ＧａＮ）から６．０ｅＶ（ＡｌＮ）までの任意のバンドギャップをもつことができる。この領域は、紫外発光の領域となるため、ＡｌＧａＮは、紫外発光ダイオードの発光材料として、適している。 The light emitting layer 7 is an MQW (multiple quantum well) layer formed of a plurality of AlGaN layers having different Al compositions. MQW is a structure of a multiple quantum well in which a plurality of quantum wells are stacked. In the light emitting layer 7, electrons and holes are injected from the electron injection layer 6 and the hole injection layer 9. In the light emitting layer 7, electrons and holes are recombined to emit light. That is, light having a shorter wavelength can be emitted as the band gap, which is the energy difference between the conduction band and the valence band, of the light emitting layer 7 is larger. Since AlGaN can control the composition ratio of Al and Ga, it can have an arbitrary band gap from 3.4 eV (GaN) to 6.0 eV (AlN), which are the respective band gaps. Since this region is a region for ultraviolet light emission, AlGaN is suitable as a light emitting material of an ultraviolet light emitting diode.
電子ブロック層８は、ＡｌＮ層であるが、これに限らない。平坦化層４ｆ、緩衝層５、電子注入層６と同様に、例えば、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表わされるＡｌＮ、ＡｌＧａＮ、または、ＡｌＧａＩｎＮであってもよい。電子ブロック層８は、電子注入層６から注入された電子が、発光層７から正孔注入層９側へ漏れ出ることを防ぐために用いられる。そのため、電子注入層８は発光層７よりも大きなバンドギャップを有する材料で構成されることで効果的に機能する。電子ブロック層８は、異なるバンドギャップを有する複数の材料を積層した構造であってもよい。電子ブロック層８は、電子ブロック層８の中で、積層方向に対してバンドギャップが連続的に変化する構造であってもよい。電子ブロック層８は、ｐ型半導体化するために、Ａｌ、Ｇａ，Ｉｎ，Ｎ以外の元素が不純物としてドーピングされていてもよい。 The electron block layer 8 is an AlN layer, but is not limited to this. Similarly to the flattening layer 4f, the buffer layer 5, and the electron injection layer 6, it is represented by, for example, AlxGayIn (1-xy) N (0≤x≤1, 0≤y≤1, (x + y) ≤1). AlN, AlGaN, or AlGaInN may be used. The electron blocking layer 8 is used to prevent electrons injected from the electron injection layer 6 from leaking from the light emitting layer 7 to the hole injection layer 9 side. Therefore, the electron injection layer 8 functions effectively by being made of a material having a larger band gap than the light emitting layer 7. The electron block layer 8 may have a structure in which a plurality of materials having different band gaps are stacked. The electron block layer 8 may have a structure in which the band gap in the electron block layer 8 changes continuously in the stacking direction. The electron block layer 8 may be doped with an element other than Al, Ga, In, and N as an impurity in order to be a p-type semiconductor.
正孔注入層９は、ｐ−ＡｌＧａＮ層であるが、これに限らない。正孔注入層９は、平坦化層４ｆ、緩衝層５、電子注入層６、電子ブロック層８と同様に、例えば、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表わされるＡｌＮ、ＡｌＧａＮ、または、ＡｌＧａＩｎＮであってもよい。この正孔注入層９は、発光層へ正孔を注入する機能を持ち、さらに、正孔を輸送する機能も併せ持ってもよい。また、正孔注入層９は、ｐ型半導体化するために、ドーピング材料として、Ｍｇ（マグネシウム）、Ｂｅ（ベリリウム）、Ｃ（炭素）、Ｚｎ（亜鉛）を用いることができるが、実施の形態においては、Ｍｇを用いる。 The hole injection layer 9 is a p-AlGaN layer, but is not limited thereto. The hole injection layer 9 includes, for example, AlxGayIn (1-xy) N (0 ≦ x ≦ 1, 0 ≦ y), similarly to the planarization layer 4f, the buffer layer 5, the electron injection layer 6, and the electron block layer 8. ≦ 1, (x + y) ≦ 1) may be AlN, AlGaN, or AlGaInN. The hole injection layer 9 has a function of injecting holes into the light emitting layer, and may also have a function of transporting holes. Further, in order to make the hole injection layer 9 a p-type semiconductor, Mg (magnesium), Be (beryllium), C (carbon), and Zn (zinc) can be used as a doping material. In the above, Mg is used.
電極コンタクト層１０ｃとして正孔注入層９よりドーピング材料を増加させたｐ−ＡｌＧａＮであるが、これに限らない。電極コンタクト層１０ｃは、平坦化層４ｆ、緩衝層５、電子注入層６、電子ブロック層８、正孔注入層９と同様に、例えば、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表わされるＡｌＮ、ＡｌＧａＮ、または、ＡｌＧａＩｎＮであってもよい。電極コンタクト層１０ｃは、正孔を供給する電極と接続されている。 The electrode contact layer 10c is p-AlGaN in which the doping material is increased from the hole injection layer 9, but is not limited thereto. The electrode contact layer 10c is made of, for example, AlxGayIn (1-xy) N (0 ≦ x ≦) similarly to the flattening layer 4f, the buffer layer 5, the electron injection layer 6, the electron block layer 8, and the hole injection layer 9. AlN, AlGaN, or AlGaInN represented by 1, 0 ≦ y ≦ 1, (x + y) ≦ 1) may be used. The electrode contact layer 10c is connected to an electrode that supplies holes.
上記のＡｌＮテンプレート層（第１窒化物層３）は、図３に示したように、スパッタリング法を用いて基板２上にＡｌＮを成膜するステップ（Ｓ２１〜Ｓ２３）と、成膜されたＡｌＮを、例えば１７００℃以上の温度でアニールすることにより、テンプレート層を形成するアニール処理ステップ（Ｓ２４）によって作製される。 As shown in FIG. 3, the AlN template layer (first nitride layer 3) includes, as shown in FIG. 3, a step of forming AlN on the substrate 2 by using a sputtering method (S 21 to S 23); Is annealed at a temperature of, for example, 1700 ° C. or more, thereby forming an annealing process step (S24) of forming a template layer.
またＡｌＮテンプレート層３より上方の層については、ＭＯＶＰＥ法を用いて作製している。また、平坦化層４ｆから電極コンタクト層１０ｃまでのいずれか１層が、１１５０℃以上の温度でのエピタキシャル成長により、ＡｌＮテンプレート層の上方に成膜されるＡｌＧａＮ層である。実施の形態においては、電子注入層６を、この１１５０℃以上の温度でのエピタキシャル成長により、ＡｌＮテンプレート層の上方に成膜されるＡｌＧａＮ層として取り扱う。 The layers above the AlN template layer 3 are manufactured using the MOVPE method. One of the layers from the flattening layer 4f to the electrode contact layer 10c is an AlGaN layer formed above the AlN template layer by epitaxial growth at a temperature of 1150 ° C. or higher. In the embodiment, the electron injection layer 6 is treated as an AlGaN layer formed above the AlN template layer by epitaxial growth at a temperature of 1150 ° C. or higher.
次に、上記ヒロックの問題について詳しく説明する。ここではヒロックが発生しない例と発生する例とを対比しながら説明する。 Next, the hillock problem will be described in detail. Here, an example in which a hillock does not occur and an example in which a hillock does not occur will be described in comparison.
図２０Ａおよび図２０Ｂは、ヒロックが発生しない例を示す図である。これに対して、図２１Ａおよび図２１Ｂは、ヒロックが発生する例を示す図である。 20A and 20B are diagrams illustrating an example in which a hillock does not occur. 21A and 21B are diagrams showing examples in which a hillock occurs.
図２０Ａは、ヒロックが発生していないＡｌＧａＮ層の表面を示す微分干渉顕微鏡（Ｎｏｍａｒｓｋｉ）像を示す図である。図２０Ａの（ａ）と（ｂ）とはスケールが異なり、（ｂ）は（ａ）の拡大像である。図２０ＡのＡｌＧａＮ層は図２０Ｂの電子注入層６に該当し、Ｓｉをドーピングした電気伝導層としてのｎ型ＡｌＧａＮ層であり、Ａｌの組成比が約６０〜８０％、膜厚が約２μｍである。これに対して、図２１Ａは、ヒロックが発生しているＡｌＧａＮ層の表面を示す微分干渉顕微鏡像を示す図である。図２１Ａの（ａ）と（ｂ）とはスケールが異なり、（ｂ）は（ａ）の拡大像である。図２１Ａは、図２０Ａと比べると、層表面から盛り上がった大きな錘状の凸部つまりヒロックが発生しているのがわかる。 FIG. 20A is a diagram showing a differential interference microscope (Nomarski) image showing the surface of the AlGaN layer where no hillocks are generated. 20A and FIG. 20B are different in scale, and FIG. 20B is an enlarged image of FIG. The AlGaN layer in FIG. 20A corresponds to the electron injection layer 6 in FIG. 20B, and is an n-type AlGaN layer as an electric conduction layer doped with Si, having an Al composition ratio of about 60 to 80% and a thickness of about 2 μm. is there. On the other hand, FIG. 21A is a diagram showing a differential interference microscope image showing the surface of the AlGaN layer where a hillock has occurred. 21A and FIG. 21B have different scales, and FIG. 21B is an enlarged image of FIG. In FIG. 21A, it can be seen that large conical protrusions, ie, hillocks, protruding from the layer surface are generated as compared with FIG. 20A.
次に、ヒロックが発生しない図２０Ｂとヒロックが発生する図２１Ｂの相違点について説明する。 Next, a difference between FIG. 20B in which a hillock does not occur and FIG. 21B in which a hillock occurs will be described.
図２０Ｂは、図２０ＡのＡｌＧａＮ層を有する発光ダイオードの構成例を示す図である。また、図２１Ｂは、図２１ＡのＡｌＧａＮ層の有する発光ダイオードの構成例を示す図である。 FIG. 20B is a diagram showing a configuration example of a light emitting diode having the AlGaN layer of FIG. 20A. FIG. 21B is a diagram showing a configuration example of a light emitting diode included in the AlGaN layer of FIG. 21A.
図２０Ｂに示す発光ダイオード１ｂは、図１８の発光ダイオード１ａと類似しているが、主に次の点が異なっている。すなわち、図２０Ｂは、図１８と比べて、基板２（サファイア基板）のオフ角が小さい（オフ角が０.２°以下である）点と、第１窒化物層３（ＡｌＮテンプレート層）および平坦化層４ｆの代わりにＡｌＮテンプレート層３ｂを有する点とが異なっている。図２０ＢのＡｌＮテンプレート層３ｂは、スパッタリング法ではなく、有機金属気相成長法（ＭＯＶＰＥ法：ｍｅｔａｌ ｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）を用いて作製された点が異なる。ＡｌＮテンプレート層３ｂも含めて基板２よりも上方の各層はＭＯＶＰＥ法により形成されたものである。 The light emitting diode 1b shown in FIG. 20B is similar to the light emitting diode 1a of FIG. 18, but differs mainly in the following points. That is, FIG. 20B shows that the off angle of the substrate 2 (sapphire substrate) is smaller (off angle is 0.2 ° or less) than the first nitride layer 3 (AlN template layer) and FIG. The difference is that an AlN template layer 3b is provided instead of the flattening layer 4f. The difference is that the AlN template layer 3b in FIG. 20B is manufactured not by a sputtering method but by a metal organic vapor phase epitaxy (MOVPE method). Each layer above the substrate 2 including the AlN template layer 3b is formed by the MOVPE method.
これに対して、図２１Ｂに示す発光ダイオード１ｃは、図１８の発光ダイオード１ａと類似しているが、主に次の点が異なっている。すなわち、図２１Ｂは、図１８と比べて、基板２（サファイア基板）のオフ角が小さい（オフ角が０.２°以下である）点が異なっている。オフ角が小さい点以外は、図１８と同じである。図２１ＡのＡｌＧａＮ層は図２１Ｂの電子注入層６に該当し、ＳｉをドーピングしたＮ型ＡｌＧａＮ層であり、Ａｌの組成比が約６０〜８０％、膜厚が約２μｍである。 On the other hand, the light emitting diode 1c shown in FIG. 21B is similar to the light emitting diode 1a in FIG. 18, but mainly differs in the following points. That is, FIG. 21B is different from FIG. 18 in that the off-angle of the substrate 2 (sapphire substrate) is small (the off-angle is 0.2 ° or less). It is the same as FIG. 18 except that the off angle is small. The AlGaN layer in FIG. 21A corresponds to the electron injection layer 6 in FIG. 21B, is an N-type AlGaN layer doped with Si, and has a composition ratio of Al of about 60 to 80% and a thickness of about 2 μm.
また、図２１Ｂは、図２１ＡのＡｌＮテンプレート層３ｂの代わりに、ＡｌＮテンプレート層３と平坦化層４ｆとを有する点に主な差異がある。ＡｌＮテンプレート層３ｂがＭＯＶＰＥ法で形成されるのに対して、ＡｌＮテンプレート層３はスパッタリングと高温アニールにより形成される。図２０Ａでは観察されなかったヒロックの問題が、図２１Ａで観察されたのは、この差異によるものと考えられる。 FIG. 21B is mainly different in that an AlN template layer 3 and a planarizing layer 4f are provided instead of the AlN template layer 3b of FIG. 21A. While the AlN template layer 3b is formed by MOVPE, the AlN template layer 3 is formed by sputtering and high-temperature annealing. It is considered that the hillock problem not observed in FIG. 20A was observed in FIG. 21A due to this difference.
本変形例は、図２１Ｂのように、スパッタリングと高温アニールにより形成されたＡｌＮテンプレート層３と、平坦化層４ｆとを有する発光ダイオードにおいてヒロックの発生を抑制するものである。 In this modification, as shown in FIG. 21B, generation of hillocks is suppressed in a light-emitting diode having an AlN template layer 3 formed by sputtering and high-temperature annealing and a flattening layer 4f.
そのため、変形例における発光ダイオード１ａは、図１８の構成であり、基板２（サファイア基板）の表面のうち第１窒化物層３に接する表面が、サファイア基板のｃ面に対して０．２°よりも大きく、１．０°以下のオフ角を有する構成としている。 Therefore, the light emitting diode 1a according to the modification has the configuration shown in FIG. And an off angle of 1.0 ° or less.
続いて、図２２Ａ〜図２２Ｅ、図２３Ａ〜図２３Ｃを用いて、ヒロックの大きさとオフ角の大きさとの関係について、発光ダイオード１ａの作製例に基づいて説明する。 Subsequently, the relationship between the size of the hillock and the size of the off-angle will be described with reference to FIGS. 22A to 22E and FIGS. 23A to 23C based on a manufacturing example of the light emitting diode 1a.
図２２Ａから図２２Ｅは、サファイア基板がｍ軸方向にオフ角を有する場合の、ＡｌＧａＮ層（電子注入層６）表面の顕微鏡画像を示す図である。図２２Ａから図２２ＥのＡｌＧａＮ層（電子注入層６）は、いずれもＭＯＶＰＥ法により、成長温度１１５０℃、成長圧力２０ｋＰａ、成長速度４μｍ／ｈで膜厚約１．５μｍに成長された。また、この層のＡｌ組成比は約７５％である。また、図２２Ａから図２２Ｅのベースとなる基板２（サファイア基板）のオフ角は、サファイア基板のｍ軸に対して順に０．２°、０．４°、０．６°、０．８°、１．０°であり、オフ方向が画像の左右方向（ｍ軸の方向）である例を示す。図２２Ａから図２２Ｅまでのそれぞれにおける（ａ）と（ｂ）はスケールが異なり、（ｂ）は（ａ）の拡大像である。 FIGS. 22A to 22E are diagrams showing microscope images of the surface of the AlGaN layer (electron injection layer 6) when the sapphire substrate has an off angle in the m-axis direction. Each of the AlGaN layers (electron injection layers 6) of FIGS. 22A to 22E was grown to a thickness of about 1.5 μm by MOVPE at a growth temperature of 1150 ° C., a growth pressure of 20 kPa, and a growth rate of 4 μm / h. The Al composition ratio of this layer is about 75%. 22A to 22E, the off-angle of the substrate 2 (sapphire substrate) is 0.2 °, 0.4 °, 0.6 °, 0.8 ° with respect to the m-axis of the sapphire substrate. , 1.0 °, and the off direction is the horizontal direction of the image (m-axis direction). (A) and (b) in FIGS. 22A to 22E have different scales, and (b) is an enlarged image of (a).
図２２Ａから図２２Ｅにかけてサファイア基板のオフ角は０．２°から１．０°まで０．２°刻みで大きくなっている。ヒロックは、オフ角が０．２°の場合と比べて、０．２°から１．０°までの範囲内で、小さく抑制されているといえる。また、ヒロックの大きさは、オフ角が大きくなるにつれて、小さくなっている。つまり、オフ角は０．２°から１．０°大きくなるにつれて、ヒロックの大きさは、より小さく抑制されている。 22A to 22E, the off-angle of the sapphire substrate increases from 0.2 ° to 1.0 ° in increments of 0.2 °. It can be said that the hillock is suppressed to a small value in the range from 0.2 ° to 1.0 ° as compared with the case where the off angle is 0.2 °. The size of the hillock decreases as the off-angle increases. That is, as the off angle increases from 0.2 ° to 1.0 °, the size of the hillock is suppressed to a smaller value.
図２３Ａから図２３Ｃは、サファイア基板がａ軸方向にオフ角を有する場合のＡｌＧａＮ層（電子注入層６）表面の顕微鏡画像を示す図である。図２３Ａから図２３ＣのＡｌＧａＮ層（電子注入層６）は、いずれもＭＯＶＰＥ法により、成長温度１１５０℃、成長圧力２０ｋＰａ、成長速度４μｍ／ｈで膜厚約１．５μｍに成長された。また、この層のＡｌ組成比は約７５％である。また、図２３Ａから図２３Ｃのベースとなる基板２（サファイア基板）のオフ角は、サファイア基板のａ軸に対して順に０．２°、０．６°、１．０°であり、オフ方向が画像の上下方向（ａ軸の方向）である例を示す。図２３Ａから図２３Ｃまでのそれぞれにおける（ａ）と（ｂ）はスケールが異なり、（ｂ）は（ａ）の拡大像である。 FIGS. 23A to 23C are diagrams showing microscope images of the surface of the AlGaN layer (electron injection layer 6) when the sapphire substrate has an off-angle in the a-axis direction. Each of the AlGaN layers (electron injection layers 6) in FIGS. 23A to 23C was grown to a thickness of about 1.5 μm by MOVPE at a growth temperature of 1150 ° C., a growth pressure of 20 kPa, and a growth rate of 4 μm / h. The Al composition ratio of this layer is about 75%. Further, the off-angles of the substrate 2 (sapphire substrate) serving as a base in FIGS. 23A to 23C are 0.2 °, 0.6 °, and 1.0 ° in order with respect to the a-axis of the sapphire substrate, and Is the vertical direction of the image (the direction of the a-axis). 23A to 23C have different scales in (a) and (b), and (b) is an enlarged image of (a).
図２３Ａから図２３Ｃにかけてサファイア基板のオフ角は０．２°から１．０°まで０．４°刻みで大きくなっている。ヒロックは、オフ角が０．２°の場合と比べて、０．２°から１．０°までの範囲内で、小さく抑制されているといえる。また、ヒロックの大きさは、オフ角が大きくなるにつれて、小さくなっている。つまり、オフ角は０．２°から１．０°大きくなるにつれて、ヒロックの大きさは、より小さく抑制されている。 23A to 23C, the off angle of the sapphire substrate increases from 0.2 ° to 1.0 ° in steps of 0.4 °. It can be said that the hillock is suppressed to a small value in the range from 0.2 ° to 1.0 ° as compared with the case where the off angle is 0.2 °. The size of the hillock decreases as the off-angle increases. That is, as the off angle increases from 0.2 ° to 1.0 °, the size of the hillock is suppressed to a smaller value.
図２２Ａ〜図２２Ｅのオフ角はｍ軸を基準とし、図２３Ａ〜図２３Ｃのオフ角はａ軸を基準とするが、オフ方向はこれに限らず、ｃ面を基準としてオフ角を有していればどの方向でもヒロックを抑制する効果があると推測される。 The off angles in FIGS. 22A to 22E are based on the m axis, and the off angles in FIGS. 23A to 23C are based on the a axis, but the off direction is not limited to this, and has an off angle based on the c plane. If so, it is assumed that there is an effect of suppressing hillocks in any direction.
次に、サファイア基板のオフ角によってヒロックが抑制される現象について考察する。図２４は、ヒロックの頂上部を観察した原子間力顕微鏡（ＡＦＭ）像を示す図である。同図ではヒロックには、中心に終端部を有する渦巻き状のステップテラス構造が確認できる。このことから、オフ角が小さい基板上に形成されたヒロックは、螺旋あるいは混合転位を核としたスパイラル成長に起因するものと考えられる。オフ角の増大による成長表面のステップ密度の上昇がスパイラル成長とヒロック形成の抑制に寄与したものと推察される。 Next, the phenomenon in which hillocks are suppressed by the off-angle of the sapphire substrate will be considered. FIG. 24 is a diagram showing an atomic force microscope (AFM) image in which the top of the hillock is observed. In the figure, a spiral step terrace structure having an end portion at the center can be confirmed in the hillock. From this, it is considered that hillocks formed on a substrate having a small off-angle are caused by spiral growth with screw or mixed dislocations as nuclei. It is presumed that the increase in the step density on the growth surface due to the increase in the off-angle contributed to the suppression of spiral growth and hillock formation.
以上説明してきたように、実施形態の変形例における窒化物半導体基板の製造方法は、前記基板がサファイア基板であり、前記窒化物層または前記窒化アルミニウム層が形成される前記サファイア基板の表面は、ｃ面に対して０．２°よりも大きいオフ角を有する。 As described above, in the method for manufacturing a nitride semiconductor substrate according to a modification of the embodiment, the substrate is a sapphire substrate, and the surface of the sapphire substrate on which the nitride layer or the aluminum nitride layer is formed includes: It has an off angle greater than 0.2 ° with respect to the c-plane.
これによれば、ヒロックの発生を抑制し、窒化物半導体をベースに構成される発光ダイオードにおける発光効率の低下を抑制することができる。 According to this, generation of hillocks can be suppressed, and a decrease in luminous efficiency in a light emitting diode configured based on a nitride semiconductor can be suppressed.
ここで、前記窒化物層が成膜される前記サファイア基板の表面は、ｃ面に対して１．０°以下のオフ角を有していてもよい。 Here, the surface of the sapphire substrate on which the nitride layer is formed may have an off angle of 1.0 ° or less with respect to the c-plane.
本発明は、基板上にIII族窒化物半導体からなる緩衝層が形成された窒化物半導体基板
として、例えば、照明、殺菌、フォトリソグラフィ、レーザ加工機、医療機器、蛍光体用光源、分光分布分析、紫外線硬化などの光源として使用される紫外光発光素子に使用する
窒化物半導体基板として利用することができる。
The present invention provides a nitride semiconductor substrate in which a buffer layer made of a group III nitride semiconductor is formed on a substrate, for example, illumination, sterilization, photolithography, a laser processing machine, medical equipment, a phosphor light source, spectral distribution analysis. It can be used as a nitride semiconductor substrate used in an ultraviolet light emitting device used as a light source for ultraviolet curing or the like.
１ 窒化物半導体基板
２ 基板
３ 第１窒化物層
４ 第２窒化物層
４ｆ 平坦化層
５ 緩衝層
６ 電子注入層
７ 発光層
８ 電子ブロック層
９ 正孔注入層
１０ スパッタ装置
１０c 電極コンタクト層
１００ チェンバー
１０１ 吸気管
１０２ 排気管
１０３ バルブ
１０４ 排気ポンプ
１０５ 基板ホルダ
１０７ ターゲット
１０８ 永久磁石
１０９ 高圧電源
DESCRIPTION OF SYMBOLS 1 Nitride semiconductor substrate 2 Substrate 3 First nitride layer 4 Second nitride layer 4f Flattening layer 5 Buffer layer 6 Electron injection layer 7 Light emitting layer 8 Electron block layer 9 Hole injection layer 10 Sputtering apparatus 10c Electrode contact layer 100 Chamber 101 intake pipe 102 exhaust pipe 103 valve 104 exhaust pump 105 substrate holder 107 target 108 permanent magnet 109 high voltage power supply
Claims (20)
前記スパッタ装置内に成膜材料であるターゲットを準備する第２工程と、
０．５Ｐａよりも小さい内圧で前記ターゲットをスパッタリングすることにより、前記ターゲット材料の組成を含む窒化物層を前記基板上に成膜する第３工程と、を有する
窒化物半導体基板の製造方法。 A first step of preparing a substrate in a sputtering apparatus;
A second step of preparing a target that is a film forming material in the sputtering apparatus;
A third step of forming a nitride layer containing the composition of the target material on the substrate by sputtering the target at an internal pressure smaller than 0.5 Pa.
請求項１記載の窒化物半導体基板の製造方法。 2. The method for manufacturing a nitride semiconductor substrate according to claim 1, wherein the thickness of said nitride layer is 560 nm or less.
請求項１または２に記載の窒化物半導体基板の製造方法。 The method for manufacturing a nitride semiconductor substrate according to claim 1, wherein the internal pressure is reduced as the thickness of the nitride layer is increased.
（ａ、ｂ）の組は、（０．０３Ｐａ、８５０ｎｍ）、（０．０５Ｐａ、４８０ｎｍ）、（０．１Ｐａ、３２０ｎｍ）、（０．２Ｐａ、１６０ｎｍ）の少なくとも１つを満たし、または、
ａ、ｂが
（１）ａ≦０．２Ｐａかつｂ≦１６０ｎｍ、
（２）ａ≦７６．６×ｂ−１．１７（Ｐａ）かつ１６０ｎｍ≦ｂ≦８５０ｎｍ
（３）ａ≦０．０３Ｐａかつｂ≧８５０ｎｍ
のいずれかひとつに含まれる範囲の中から選択される
請求項１〜３のいずれか１項に記載の窒化物半導体基板の製造方法。 When the internal pressure is a or less and the thickness of the nitride layer is b or less,
The set of (a, b) satisfies at least one of (0.03 Pa, 850 nm), (0.05 Pa, 480 nm), (0.1 Pa, 320 nm), (0.2 Pa, 160 nm), or
a and b are (1) a ≦ 0.2 Pa and b ≦ 160 nm,
(2) a ≦ 76.6 × b− 1.17 (Pa) and 160 nm ≦ b ≦ 850 nm
(3) a ≦ 0.03 Pa and b ≧ 850 nm
The method for manufacturing a nitride semiconductor substrate according to any one of claims 1 to 3, wherein the method is selected from a range included in any one of the above.
請求項１〜４のいずれか１項に記載の窒化物半導体基板の製造方法。 The method for manufacturing a nitride semiconductor substrate according to claim 1, wherein in the third step, a high-frequency voltage is applied between the substrate and the target.
前記ターゲットは、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表される窒化アルミニウム、窒化アルミニウムガリウム、窒化アルミニウムガリウムインジウム、または、アルミニウムである
請求項１〜５のいずれか１項に記載の窒化物半導体基板の製造方法。 The substrate is made of at least one of sapphire, silicon carbide, silicon and aluminum nitride,
The target is, Al x Ga y In (1 -x-y) N (0 ≦ x ≦ 1,0 ≦ y ≦ 1, (x + y) ≦ 1) aluminum nitride represented by the aluminum gallium nitride, aluminum gallium nitride The method for manufacturing a nitride semiconductor substrate according to claim 1, wherein the method is indium or aluminum.
請求項１〜６のいずれか１項に記載の窒化物半導体基板の製造方法。 The method for manufacturing a nitride semiconductor substrate according to any one of claims 1 to 6, further comprising a fourth step of annealing the substrate on which the nitride layer is formed after the third step.
前記ターゲットは窒化アルミニウムの焼結体またはアルミニウムであり、
前記窒化物層は窒化アルミニウムからなる。
請求項１〜５のいずれか１項に記載の窒化物半導体基板の製造方法。 The substrate is a sapphire substrate,
The target is a sintered body of aluminum nitride or aluminum,
The nitride layer is made of aluminum nitride.
A method for manufacturing a nitride semiconductor substrate according to claim 1.
請求項８に記載の窒化物半導体基板の製造方法。 9. The method of manufacturing a nitride semiconductor substrate according to claim 8, further comprising: after the third step, annealing the substrate on which the nitride layer is formed at a temperature of 1400 ° C. or more and 1750 ° C. or less.
前記窒化物層の（１０−１２）回折におけるＸ線ロッキングカーブの半値幅が３００ａｒｃｓｅｃ以下であり、前記窒化物層の貫通転位密度が１．０×１０９ｃｍ−２以下である
請求項９に記載の窒化物半導体基板の製造方法。 A half-width of an X-ray rocking curve in (0002) diffraction of the nitride layer after the fourth step is 100 arcsec or less;
The half width of an X-ray rocking curve in (10-12) diffraction of the nitride layer is 300 arcsec or less, and the threading dislocation density of the nitride layer is 1.0 × 10 9 cm −2 or less. The method for producing a nitride semiconductor substrate according to the above.
前記窒化アルミニウム層が形成された前記基板をアニールする第２ステップと、
前記第２ステップの後に前記基板を冷却することにより、前記窒化アルミニウム層の歪を、圧縮歪および引っ張り歪の一方である第１の歪から、圧縮歪および引っ張り歪の他方である第２の歪に変化させる第３ステップと、を有する
窒化物半導体基板の製造方法。 A first step of forming a compression-strained aluminum nitride layer on the substrate;
A second step of annealing the substrate on which the aluminum nitride layer is formed;
By cooling the substrate after the second step, the strain of the aluminum nitride layer is changed from the first strain, one of the compressive strain and the tensile strain, to the second strain, the other of the compressive strain and the tensile strain. And a third step of changing the thickness of the nitride semiconductor substrate.
前記第１の歪は引っ張り歪であり、
前記第２の歪は圧縮歪であり、
前記第２ステップにおいて、前記窒化アルミニウム層の歪を圧縮歪から引っ張り歪に変化させる
請求項１１に記載の窒化物半導体基板の製造方法。 The substrate is a sapphire substrate,
The first strain is a tensile strain;
The second strain is a compression strain,
The method of manufacturing a nitride semiconductor substrate according to claim 11, wherein in the second step, a strain of the aluminum nitride layer is changed from a compressive strain to a tensile strain.
前記アニール中の前記窒化アルミニウム層は圧縮歪を有し、
前記第１の歪は圧縮歪であり、
前記第２の歪は引っ張り歪である
請求項１１に記載の窒化物半導体基板の製造方法。 The substrate is a silicon carbide substrate,
The aluminum nitride layer during the annealing has a compressive strain,
The first strain is a compression strain,
The method according to claim 11, wherein the second strain is a tensile strain.
前記窒化物層または前記窒化アルミニウム層が形成される前記サファイア基板の表面は、ｃ面に対して０．２°よりも大きいオフ角を有する
請求項１〜１２のいずれか１項に記載の窒化物半導体基板の製造方法。 The substrate is a sapphire substrate,
The nitride according to any one of claims 1 to 12, wherein a surface of the sapphire substrate on which the nitride layer or the aluminum nitride layer is formed has an off angle greater than 0.2 ° with respect to a c-plane. Of manufacturing a semiconductor substrate.
請求項１４に記載の窒化物半導体基板の製造方法。 The method of manufacturing a nitride semiconductor substrate according to claim 14, wherein a surface of the sapphire substrate on which the nitride layer is formed has an off angle of 1.0 ° or less with respect to a c-plane.
前記基板上に形成された窒化物層とを有し、
前記窒化物層の膜厚は５６０ｎｍ以下であり、
前記窒化物層の（０００２）回折におけるＸ線ロッキングカーブの半値幅が１００ａｒｃｓｅｃ以下であり、
前記窒化物層の（１０−１２）回折におけるＸ線ロッキングカーブの半値幅が３００ａｒｃｓｅｃ以下である
窒化物半導体基板。 Board and
And a nitride layer formed on the substrate,
A film thickness of the nitride layer is 560 nm or less;
A half-width of an X-ray rocking curve in (0002) diffraction of the nitride layer is 100 arcsec or less;
A nitride semiconductor substrate, wherein a half-width of an X-ray rocking curve in (10-12) diffraction of the nitride layer is 300 arcsec or less.
請求項１６に記載の窒化物半導体基板。 The nitride semiconductor substrate according to claim 16, wherein the nitride layer has a thickness of 160 nm or more and a dislocation density of 1 × 10 9 cm −2 or less.
前記窒化物層は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、（ｘ＋ｙ）≦１）で表される窒化アルミニウム、窒化アルミニウムガリウム、または、窒化アルミニウムガリウムインジウムである
請求項１６または１７に記載の窒化物半導体基板。 The substrate is made of at least one of sapphire, silicon carbide, and aluminum nitride,
The nitride layer, Al x Ga y In (1 -x-y) N (0 ≦ x ≦ 1,0 ≦ y ≦ 1, (x + y) ≦ 1) aluminum nitride represented by the aluminum gallium nitride or, 18. The nitride semiconductor substrate according to claim 16, wherein the substrate is aluminum gallium indium nitride.
前記窒化物層は窒化アルミニウムからなる
請求項１６または１７に記載の窒化物半導体基板。 The substrate is a sapphire substrate,
The nitride semiconductor substrate according to claim 16, wherein the nitride layer is made of aluminum nitride.
前記窒化物層が形成される前記サファイア基板の表面は、ｃ面に対して０．２°よりも大きく１．０°以下のオフ角を有する
請求項１６〜１９のいずれか１項に記載の窒化物半導体基板。 The substrate is a sapphire substrate,
20. The surface according to claim 16, wherein the surface of the sapphire substrate on which the nitride layer is formed has an off angle of more than 0.2 ° and not more than 1.0 ° with respect to a c-plane. Nitride semiconductor substrate.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113897678A (en) * | 2021-10-03 | 2022-01-07 | 中紫半导体科技(东莞)有限公司 | High-quality aluminum nitride template and preparation method thereof |
| CN115527837A (en) * | 2022-09-29 | 2022-12-27 | 松山湖材料实验室 | Preparation method of aluminum nitride composite substrate |
| WO2023157356A1 (en) * | 2022-02-18 | 2023-08-24 | 日本碍子株式会社 | Group 13 element nitride single crystal substrate, substrate for epitaxial growth layer formation, laminate, and epitaxial substrate for semiconductor device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010614A (en) * | 2006-06-29 | 2008-01-17 | Epson Imaging Devices Corp | Nonlinear element, its manufacturing method, electro-optic device, and reactive sputtering film-forming device |
| JP2010272887A (en) * | 2008-03-13 | 2010-12-02 | Showa Denko Kk | Method of manufacturing group iii nitride semiconductor element and method of manufacturing the group iii nitride semiconductor light-emitting device |
| JP2011061063A (en) * | 2009-09-11 | 2011-03-24 | Sharp Corp | Method of manufacturing aluminum-containing nitride intermediate layer, method of manufacturing nitride layer, and method of manufacturing nitride semiconductor element |
| JP2013143475A (en) * | 2012-01-11 | 2013-07-22 | Ulvac Japan Ltd | Manufacturing method of light-emitting device and vacuum processing apparatus |
| JP2015529009A (en) * | 2012-07-02 | 2015-10-01 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | Buffer and active layers of aluminum nitride by physical vapor deposition. |
| JP2017055116A (en) * | 2015-09-11 | 2017-03-16 | 国立大学法人三重大学 | Nitride semiconductor substrate manufacturing method, nitride semiconductor substrate and heating device of the same |
| JP2018046277A (en) * | 2016-09-13 | 2018-03-22 | 東ソー株式会社 | Gallium nitride based film and manufacturing method of the same |
-
2019
- 2019-02-22 JP JP2019030603A patent/JP7352271B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010614A (en) * | 2006-06-29 | 2008-01-17 | Epson Imaging Devices Corp | Nonlinear element, its manufacturing method, electro-optic device, and reactive sputtering film-forming device |
| JP2010272887A (en) * | 2008-03-13 | 2010-12-02 | Showa Denko Kk | Method of manufacturing group iii nitride semiconductor element and method of manufacturing the group iii nitride semiconductor light-emitting device |
| JP2011061063A (en) * | 2009-09-11 | 2011-03-24 | Sharp Corp | Method of manufacturing aluminum-containing nitride intermediate layer, method of manufacturing nitride layer, and method of manufacturing nitride semiconductor element |
| JP2013143475A (en) * | 2012-01-11 | 2013-07-22 | Ulvac Japan Ltd | Manufacturing method of light-emitting device and vacuum processing apparatus |
| JP2015529009A (en) * | 2012-07-02 | 2015-10-01 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | Buffer and active layers of aluminum nitride by physical vapor deposition. |
| JP2017055116A (en) * | 2015-09-11 | 2017-03-16 | 国立大学法人三重大学 | Nitride semiconductor substrate manufacturing method, nitride semiconductor substrate and heating device of the same |
| JP2018046277A (en) * | 2016-09-13 | 2018-03-22 | 東ソー株式会社 | Gallium nitride based film and manufacturing method of the same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113897678A (en) * | 2021-10-03 | 2022-01-07 | 中紫半导体科技(东莞)有限公司 | High-quality aluminum nitride template and preparation method thereof |
| WO2023157356A1 (en) * | 2022-02-18 | 2023-08-24 | 日本碍子株式会社 | Group 13 element nitride single crystal substrate, substrate for epitaxial growth layer formation, laminate, and epitaxial substrate for semiconductor device |
| CN115527837A (en) * | 2022-09-29 | 2022-12-27 | 松山湖材料实验室 | Preparation method of aluminum nitride composite substrate |
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