JP2020034343A - Pressure detector and processing circuit - Google Patents
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Abstract
Description
本発明は、圧力検出装置、処理回路に関する。 The present invention relates to a pressure detection device and a processing circuit.
内燃機関を有する自動車等の装置に対し、内燃機関の燃焼圧を検出する燃焼圧検出装置を搭載することが検討されている。 It has been studied to mount a combustion pressure detecting device for detecting a combustion pressure of an internal combustion engine on a device such as an automobile having an internal combustion engine.
例えば特許文献1には、演算増幅器とコンデンサとを含む積分回路で構成され、薄板状圧電変換器からの一方の出力を積分する電荷増幅器と、他の演算増幅器と他のコンデンサとを含む他の積分回路で構成され、薄板状圧電変換器からの他方の出力を積分する他の電荷増幅器と、さらに他の演算増幅器を含むとともに、入力されてくる電荷増幅器の出力および他の電荷増幅器の出力を差動増幅する差動増幅器とを備えた検出装置が記載されている。 For example, Patent Document 1 discloses a charge amplifier that includes an integrating circuit including an operational amplifier and a capacitor, and integrates one output from a thin-plate piezoelectric transducer, and another that includes another operational amplifier and another capacitor. It includes an integrating circuit, integrates the other output from the thin-plate piezoelectric transducer, and further includes another operational amplifier, and also outputs the output of the input charge amplifier and the output of the other charge amplifier. A detection device comprising a differential amplifier for performing differential amplification is described.
例えば、2つの積分回路の各出力の差分を、差動増幅器で増幅する構成を採用した場合、2つの積分回路に供給される2つの入力信号に対し、共通に重畳されるコモンモードノイズを低減することができる。ただし、このような構成を採用した場合、一方の積分回路からの出力の位相と他方の積分回路からの出力の位相とにずれが存在していると、差動増幅器からの出力に、上記位相ずれに起因する誤差が含まれることとなってしまう。
本発明は、コモンモードノイズによる影響を抑制するとともに、位相ずれに起因する出力の誤差を低減することを目的とする。
For example, when a configuration is adopted in which the difference between the outputs of the two integrating circuits is amplified by a differential amplifier, common mode noise commonly superimposed on two input signals supplied to the two integrating circuits is reduced. can do. However, when such a configuration is adopted, if there is a deviation between the phase of the output from one of the integrating circuits and the phase of the output from the other integrating circuit, the output from the differential amplifier An error resulting from the displacement will be included.
SUMMARY OF THE INVENTION It is an object of the present invention to suppress the influence of common mode noise and reduce output errors caused by phase shift.
本発明の圧力検出装置は、圧力を受けることで正の電荷信号および負の電荷信号を出力する圧電素子と、前記圧電素子の正極側と接続され、前記正の電荷信号を積分した第1積分信号を出力する第1積分回路と、演算増幅器を含み、当該演算増幅器の非反転入力端子が前記第1積分回路の出力側と接続されるとともに、当該演算増幅器の反転入力端子が前記圧電素子の負極側と接続され、前記第1積分信号と前記負の電荷信号との差分を積分した第2積分信号を、当該演算増幅器の出力端子から出力する第2積分回路と、前記演算増幅器の前記出力端子から出力される前記第2積分信号の位相を反転させた反転信号を、当該演算増幅器の前記非反転入力端子に帰還させる帰還回路とを含んでいる。
このような圧力検出装置において、前記第1積分回路は、受動素子を含み且つ演算増幅器を含まないことを特徴とすることができる。
また、前記第1積分回路は、前記受動素子としてコンデンサおよび抵抗を含むことを特徴とすることができる。
さらに、前記帰還回路は、他の演算増幅器を含む反転増幅回路で構成されることを特徴とすることができる。
さらにまた、前記反転増幅回路における電圧増幅率が1倍であることを特徴とすることができる。
また、前記第1積分回路は、前記圧電素子の前記正極側と並列に接続される第1コンデンサを備えるとともに、前記第2積分回路は、前記演算増幅器の前記反転入力端子と前記出力端子とに接続される第2コンデンサを備え、前記第1コンデンサおよび前記第2コンデンサが、同じ静電容量値であることを特徴とすることができる。
さらに、前記圧電素子と前記第1積分回路および前記第2積分回路とを電気的に接続する接続ケーブルをさらに含むことを特徴とすることができる。
また、他の観点から捉えると、本発明の処理回路は、圧力を受けることで正の電荷信号および負の電荷信号を出力する圧電素子の正極側と接続され、当該正の電荷信号を積分した第1積分信号を出力する第1積分回路と、
演算増幅器を含み、当該演算増幅器の非反転入力端子が前記第1積分回路の出力側と接続されるとともに、当該演算増幅器の反転入力端子が前記圧電素子の負極側と接続され、前記第1積分信号と前記負の電荷信号との差分を積分した第2積分信号を、当該演算増幅器の出力端子から出力する第2積分回路と、前記演算増幅器の前記出力端子から出力される前記第2積分信号の位相を反転させた反転信号を、当該演算増幅器の前記非反転入力端子に帰還させる帰還回路とを含んでいる。
The pressure detecting device according to the present invention includes a piezoelectric element that outputs a positive charge signal and a negative charge signal by receiving pressure, and a first integration that is connected to a positive electrode side of the piezoelectric element and integrates the positive charge signal. A first integrating circuit for outputting a signal; and an operational amplifier, a non-inverting input terminal of the operational amplifier is connected to an output side of the first integrating circuit, and an inverting input terminal of the operational amplifier is connected to the piezoelectric element. A second integration circuit connected to the negative electrode side for outputting a second integration signal obtained by integrating a difference between the first integration signal and the negative charge signal from an output terminal of the operational amplifier; And a feedback circuit for feeding back an inverted signal obtained by inverting the phase of the second integration signal output from the terminal to the non-inverting input terminal of the operational amplifier.
In such a pressure detecting device, the first integration circuit includes a passive element and does not include an operational amplifier.
The first integration circuit may include a capacitor and a resistor as the passive elements.
Further, the feedback circuit may be configured by an inverting amplifier circuit including another operational amplifier.
Still further, the voltage amplification rate in the inverting amplifier circuit is one.
The first integration circuit includes a first capacitor connected in parallel with the positive electrode side of the piezoelectric element, and the second integration circuit includes a first capacitor connected to the inverting input terminal and the output terminal of the operational amplifier. A second capacitor to be connected may be provided, wherein the first capacitor and the second capacitor have the same capacitance value.
Further, a connection cable for electrically connecting the piezoelectric element to the first integration circuit and the second integration circuit may be further included.
From another viewpoint, the processing circuit of the present invention is connected to the positive electrode side of a piezoelectric element that outputs a positive charge signal and a negative charge signal by receiving pressure, and integrates the positive charge signal. A first integration circuit that outputs a first integration signal;
An operational amplifier, wherein a non-inverting input terminal of the operational amplifier is connected to an output side of the first integrating circuit, and an inverting input terminal of the operational amplifier is connected to a negative side of the piezoelectric element; A second integration circuit that outputs a second integration signal obtained by integrating a difference between the signal and the negative charge signal from an output terminal of the operational amplifier; and a second integration signal that is output from the output terminal of the operation amplifier. And a feedback circuit for feeding back the inverted signal obtained by inverting the phase to the non-inverting input terminal of the operational amplifier.
本発明によれば、コモンモードノイズによる影響を抑制するとともに、位相ずれに起因する出力の誤差を低減することができる。 ADVANTAGE OF THE INVENTION According to this invention, while being able to suppress the influence by a common mode noise, the error of the output resulting from a phase shift can be reduced.
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
<実施の形態>
[圧力検出装置の構成]
図1は、実施の形態が適用された圧力検出装置1の概略構成図である。
本実施の形態の圧力検出装置1は、各種内燃機関等における圧力を検出するために用いることができる。特に、この圧力検出装置1は、圧力の検出を行うユニットと検出結果に対する処理を行うユニットとを、ある程度の距離をおいて設置せざるを得ない、船舶用エンジンや飛行機用エンジン等に適用することが可能である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<Embodiment>
[Configuration of pressure detector]
FIG. 1 is a schematic configuration diagram of a pressure detection device 1 to which an embodiment is applied.
The pressure detection device 1 according to the present embodiment can be used to detect pressure in various internal combustion engines and the like. In particular, the pressure detection device 1 is applied to a marine engine, an airplane engine, or the like, in which a unit for detecting pressure and a unit for performing processing on the detection result must be installed at a certain distance. It is possible.
この圧力検出装置1は、各種内燃機関等における圧力を検出する圧力検出ユニット2と、圧力検出ユニット2から送られてくる圧力の検出信号に処理を施す信号処理ユニット3と、圧力検出ユニット2および信号処理ユニット3を電気的に接続する接続ケーブル4とを備えている。なお、この圧力検出装置1を、上述した船舶用エンジンや飛行機用エンジン等に適用する場合、接続ケーブル4の長さが数m〜数十mとなることもあり得る。 The pressure detecting device 1 includes a pressure detecting unit 2 for detecting pressure in various internal combustion engines and the like, a signal processing unit 3 for processing a pressure detection signal sent from the pressure detecting unit 2, a pressure detecting unit 2, And a connection cable 4 for electrically connecting the signal processing unit 3. When the pressure detecting device 1 is applied to the above-described marine engine, airplane engine, or the like, the length of the connection cable 4 may be several meters to several tens of meters.
〔圧力検出ユニット〕
圧力検出ユニット2は、外部から受けた圧力に応じた電荷を、電荷信号(検出信号)として出力する圧電素子20を内蔵している。
本実施の形態の圧電素子20を構成する圧電体としては、単結晶体および多結晶体のどちらを用いてもよく、また、圧電縦効果および圧電横効果のどちらを利用してもよい。
[Pressure detection unit]
The pressure detection unit 2 has a built-in piezoelectric element 20 that outputs a charge corresponding to a pressure received from the outside as a charge signal (detection signal).
As the piezoelectric body constituting the piezoelectric element 20 of the present embodiment, either a single crystal body or a polycrystal body may be used, and either the piezoelectric longitudinal effect or the piezoelectric lateral effect may be used.
〔信号処理ユニット〕
信号処理ユニット3は、接続ケーブル4を介して圧力検出ユニット2の圧電素子20から受け取った電荷信号に各種処理を施し、出力信号として出力する処理回路30を内蔵している。なお、処理回路30の詳細については後述する。
[Signal processing unit]
The signal processing unit 3 has a built-in processing circuit 30 that performs various processes on the charge signal received from the piezoelectric element 20 of the pressure detection unit 2 via the connection cable 4 and outputs the signal as an output signal. The details of the processing circuit 30 will be described later.
〔接続ケーブル〕
接続ケーブル4は、金属導線を用いた信号用ケーブルで構成されている。この種の接続ケーブル4の具体例としては、同軸ケーブルやツイストペアケーブル等を挙げることができる。
[Connection cable]
The connection cable 4 is a signal cable using a metal conductor. Specific examples of this type of connection cable 4 include a coaxial cable and a twisted pair cable.
<実施の形態1>
[処理回路]
図2は、実施の形態1における処理回路30の構成を示す図である。
本実施の形態の処理回路30は、圧電素子20の正極20bから出力される正の電荷信号を積分する第1積分回路31と、圧電素子20の負極20aから出力される負の電荷信号を積分する第2積分回路32とを備えている。また、この処理回路30は、第2積分回路32から出力される出力信号の一部を、第1積分回路31を介して第2積分回路32に帰還させる帰還回路33をさらに備えている。なお、本実施の形態の圧電素子20は、外部から圧力を受けたときに、負極20aおよび正極20bから、受けた圧力に応じた電荷信号を出力するようになっている。
<First Embodiment>
[Processing circuit]
FIG. 2 is a diagram illustrating a configuration of the processing circuit 30 according to the first embodiment.
The processing circuit 30 of the present embodiment integrates a first integration circuit 31 for integrating a positive charge signal output from the positive electrode 20b of the piezoelectric element 20 and a negative charge signal output from the negative electrode 20a of the piezoelectric element 20. And a second integration circuit 32 that performs the operation. The processing circuit 30 further includes a feedback circuit 33 that feeds back a part of the output signal output from the second integration circuit 32 to the second integration circuit 32 via the first integration circuit 31. The piezoelectric element 20 according to the present embodiment is configured to output a charge signal according to the received pressure from the negative electrode 20a and the positive electrode 20b when receiving a pressure from the outside.
〔第1積分回路〕
まず、第1積分回路31についての説明を行う。本実施の形態の第1積分回路31は、演算増幅器等の能動素子を用いない、複数の受動素子の組み合わせによって構成されている。そして、第1積分回路31は、第1コンデンサC1と、第1抵抗R1とを備えている。
[First integration circuit]
First, the first integration circuit 31 will be described. The first integration circuit 31 of the present embodiment is configured by a combination of a plurality of passive elements without using an active element such as an operational amplifier. The first integration circuit 31 includes a first capacitor C1 and a first resistor R1.
第1コンデンサC1の一端は、圧電素子20の正極20bに接続され、その他端は、接地されている。また、第1抵抗R1の一端は、第1コンデンサC1の一端に接続され、その他端は、帰還回路33に設けられた第2演算増幅器OP2(詳細は後述する)の出力端子に接続されている。さらに、第1抵抗R1の一端は、第2積分回路32に設けられた第1演算増幅器OP1(詳細は後述する)の非反転入力端子にも接続されている。 One end of the first capacitor C1 is connected to the positive electrode 20b of the piezoelectric element 20, and the other end is grounded. One end of the first resistor R1 is connected to one end of the first capacitor C1, and the other end is connected to an output terminal of a second operational amplifier OP2 (details will be described later) provided in the feedback circuit 33. . Further, one end of the first resistor R1 is also connected to a non-inverting input terminal of a first operational amplifier OP1 (details will be described later) provided in the second integrating circuit 32.
〔第2積分回路〕
次に、第2積分回路32についての説明を行う。本実施の形態の第2積分回路32は、演算増幅器からなる能動素子と複数の受動素子との組み合わせによって構成されている。そして、第2積分回路32は、第1演算増幅器OP1と、第2コンデンサC2と、第2抵抗R2とを備えている。ここで、第1演算増幅器OP1は、例えば±5Vの両電源で動作するようになっている。
[Second integration circuit]
Next, the second integration circuit 32 will be described. The second integration circuit 32 of the present embodiment is configured by a combination of an active element including an operational amplifier and a plurality of passive elements. The second integrating circuit 32 includes a first operational amplifier OP1, a second capacitor C2, and a second resistor R2. Here, the first operational amplifier OP1 operates with a dual power supply of, for example, ± 5V.
第1演算増幅器OP1の反転入力端子は、圧電素子20の負極20aに接続されている。また、第1演算増幅器OP1の非反転入力端子は、第1積分回路31に設けられた第1抵抗R1の一端に接続されている。さらに、第1演算増幅器OP1の出力端子は、処理回路30に設けられた外部出力端子OUTに接続されるとともに、帰還回路33に設けられた第3抵抗R3(詳細は後述する)の一端に接続されている。また、第2コンデンサC2の一端は、第1演算増幅器OP1の反転入力端子に接続されており、その他端は、第1演算増幅器OP1の出力端子に接続されている。さらに、第2抵抗R2の一端は、第1演算増幅器OP1の反転入力端子に接続されており、その他端は、第1演算増幅器OP1の出力端子に接続されている。したがって、第2コンデンサC2および第2抵抗R2は、第1演算増幅器OP1の反転入力端子および出力端子に対し、並列に接続されていることになる。なお、第2積分回路32に設けられた第2抵抗R2は、第2積分回路32における発振を抑制するためのものである。 The inverting input terminal of the first operational amplifier OP1 is connected to the negative electrode 20a of the piezoelectric element 20. The non-inverting input terminal of the first operational amplifier OP1 is connected to one end of a first resistor R1 provided in the first integration circuit 31. Further, the output terminal of the first operational amplifier OP1 is connected to an external output terminal OUT provided in the processing circuit 30 and to one end of a third resistor R3 (details will be described later) provided in the feedback circuit 33. Have been. One end of the second capacitor C2 is connected to the inverting input terminal of the first operational amplifier OP1, and the other end is connected to the output terminal of the first operational amplifier OP1. Further, one end of the second resistor R2 is connected to the inverting input terminal of the first operational amplifier OP1, and the other end is connected to the output terminal of the first operational amplifier OP1. Therefore, the second capacitor C2 and the second resistor R2 are connected in parallel to the inverting input terminal and the output terminal of the first operational amplifier OP1. Note that the second resistor R2 provided in the second integration circuit 32 is for suppressing oscillation in the second integration circuit 32.
〔帰還回路〕
続いて、帰還回路33についての説明を行う。本実施の形態の帰還回路33は、演算増幅器からなる能動素子と複数の受動素子との組み合わせによって構成されている。本実施の形態における帰還回路33は、演算増幅器を用いた反転増幅回路からなる。そして、帰還回路33は、第2演算増幅器OP2と、第3抵抗R3と、第4抵抗R4と、第3コンデンサC3とを備えている。ここで、第2演算増幅器OP2は、例えば±5Vの両電源で動作するようになっている。
(Feedback circuit)
Next, the feedback circuit 33 will be described. The feedback circuit 33 according to the present embodiment is configured by a combination of an active element including an operational amplifier and a plurality of passive elements. The feedback circuit 33 according to the present embodiment includes an inverting amplifier circuit using an operational amplifier. Then, the feedback circuit 33 includes a second operational amplifier OP2, a third resistor R3, a fourth resistor R4, and a third capacitor C3. Here, the second operational amplifier OP2 operates with a dual power supply of, for example, ± 5V.
第3抵抗R3の一端は、第2積分回路32に設けられた第1演算増幅器OP1の出力端子に接続されており、その他端は、第2演算増幅器OP2の反転入力端子に接続されている。また、第2演算増幅器OP2の反転入力端子は、第3抵抗R3の他端に接続されている。さらに、第2演算増幅器OP2の非反転入力端子は、接地されている。さらにまた、第2演算増幅器OP2の出力端子は、第1積分回路31に設けられた第1抵抗R1の他端に接続されている。したがって、帰還回路33の出力は、第1積分回路31に設けられた第1抵抗R1を介して、第2積分回路32に設けられた第1演算増幅器OP1の非反転入力端子に入力されるようになっている。また、第4抵抗R4の一端は、第2演算増幅器OP2の反転入力端子に接続されており、その他端は、第2演算増幅器OP2の出力端子に接続されている。さらに、第3コンデンサC3の一端は、第2演算増幅器OP2の反転入力端子に接続されており、その他端は、第2演算増幅器OP2の出力端子に接続されている。したがって、第4抵抗R4および第3コンデンサC3は、第2演算増幅器OP2の反転入力端子および出力端子に対し、並列に接続されていることになる。なお、帰還回路33に設けられた第3コンデンサC3は、帰還回路33における発振を抑制するためのものである。 One end of the third resistor R3 is connected to the output terminal of the first operational amplifier OP1 provided in the second integration circuit 32, and the other end is connected to the inverting input terminal of the second operational amplifier OP2. The inverting input terminal of the second operational amplifier OP2 is connected to the other end of the third resistor R3. Further, the non-inverting input terminal of the second operational amplifier OP2 is grounded. Furthermore, the output terminal of the second operational amplifier OP2 is connected to the other end of the first resistor R1 provided in the first integration circuit 31. Therefore, the output of the feedback circuit 33 is input to the non-inverting input terminal of the first operational amplifier OP1 provided in the second integration circuit 32 via the first resistor R1 provided in the first integration circuit 31. It has become. Further, one end of the fourth resistor R4 is connected to the inverting input terminal of the second operational amplifier OP2, and the other end is connected to the output terminal of the second operational amplifier OP2. Further, one end of the third capacitor C3 is connected to the inverting input terminal of the second operational amplifier OP2, and the other end is connected to the output terminal of the second operational amplifier OP2. Therefore, the fourth resistor R4 and the third capacitor C3 are connected in parallel to the inverting input terminal and the output terminal of the second operational amplifier OP2. The third capacitor C3 provided in the feedback circuit 33 is for suppressing oscillation in the feedback circuit 33.
[圧力検出装置による圧力検出動作]
では、本実施の形態の圧力検出装置1による圧力検出動作について説明を行う。
圧力検出の対象となる機器(例えば内燃機関)が動作しているとき、圧力検出ユニット2に設けられた圧電素子20には、機器で発生した圧力が付与される。これに伴い、圧電素子20の負極20aおよび正極20bには、受けた圧力に応じた電荷が生じる。このようにして圧電素子20に生じた正負の電荷は、電荷信号として、接続ケーブル4を介して信号処理ユニット3の処理回路30に供給される。
[Pressure detection operation by pressure detector]
Now, a pressure detection operation by the pressure detection device 1 of the present embodiment will be described.
When a device to be subjected to pressure detection (for example, an internal combustion engine) is operating, the pressure generated by the device is applied to the piezoelectric element 20 provided in the pressure detection unit 2. Accordingly, charges corresponding to the received pressure are generated in the negative electrode 20a and the positive electrode 20b of the piezoelectric element 20. The positive and negative charges generated in the piezoelectric element 20 in this manner are supplied to the processing circuit 30 of the signal processing unit 3 via the connection cable 4 as a charge signal.
処理回路30に供給された電荷信号は、処理回路30に設けられた第1積分回路31、第2積分回路32および帰還回路33によって処理が施され、外部出力端子OUTから、圧力検出装置1の外部に設けられた機器の制御装置(図示せず)に、出力信号として出力される。そして、機器の制御装置は、受け取った出力信号に基づき、機器の動作等を制御する。 The charge signal supplied to the processing circuit 30 is processed by a first integration circuit 31, a second integration circuit 32, and a feedback circuit 33 provided in the processing circuit 30, and the charge signal of the pressure detection device 1 is output from an external output terminal OUT. The signal is output as an output signal to a control device (not shown) of a device provided outside. Then, the control device of the device controls the operation and the like of the device based on the received output signal.
[処理回路の動作]
続いて、処理回路30に設けられた各回路の動作について説明を行う。
まず、第1積分回路31には、圧電素子20の正極20bから正の電荷信号が入力される。そして、第1積分回路31は、この正の電荷信号を積分して得た正の積分信号(第1積分信号の一例)を、第2積分回路32に設けられた第1演算増幅器OP1の非反転入力端子に出力する。
[Operation of processing circuit]
Subsequently, the operation of each circuit provided in the processing circuit 30 will be described.
First, a positive charge signal is input to the first integration circuit 31 from the positive electrode 20b of the piezoelectric element 20. Then, the first integration circuit 31 outputs the positive integration signal (an example of the first integration signal) obtained by integrating the positive charge signal to the non-inverting state of the first operational amplifier OP1 provided in the second integration circuit 32. Output to the inverted input terminal.
また、第2積分回路32には、圧電素子20の負極20aから負の電荷信号が入力され、且つ、第1積分回路31から正の積分信号が入力される。より具体的に説明すると、第2積分回路32に設けられた第1演算増幅器OP1の反転入力端子には、圧電素子20の負極20aから負の電荷信号が入力され、この第1演算増幅器OP1の非反転入力端子には、第1積分回路31から正の積分信号が入力される。そして、第2積分回路32は、負の電荷信号と正の積分信号との差分を積分して得た正の積分信号(第2積分信号の一例)を、第1演算増幅器OP1の出力端子から出力する。この正の積分信号は出力信号となり、外部出力端子OUTを介して、機器の制御装置等に出力される。 Further, the second integration circuit 32 receives a negative charge signal from the negative electrode 20 a of the piezoelectric element 20 and a positive integration signal from the first integration circuit 31. More specifically, a negative charge signal is input from the negative electrode 20a of the piezoelectric element 20 to the inverting input terminal of the first operational amplifier OP1 provided in the second integrating circuit 32. The positive integration signal is input from the first integration circuit 31 to the non-inverting input terminal. Then, the second integration circuit 32 outputs a positive integration signal (an example of a second integration signal) obtained by integrating the difference between the negative charge signal and the positive integration signal from the output terminal of the first operational amplifier OP1. Output. This positive integration signal becomes an output signal, and is output to the control device of the device via the external output terminal OUT.
このとき、帰還回路33には、第1演算増幅器OP1の出力端子から出力される正の積分信号が入力される。より具体的に説明すると、帰還回路33に設けられた第2演算増幅器OP2の反転入力端子には、第3抵抗R3を介して正の積分信号が入力される。ここで、本実施の形態の帰還回路33は、増幅率が−1倍(R3=R4)となる反転増幅回路にて構成されている。このため、帰還回路33は、入力されてくる正の積分信号の正負を反転させて得た帰還信号(反転信号の一例)を、第1積分回路31に設けられた第1抵抗R1を介して、第2積分回路32に設けられた第1演算増幅器OP1の非反転入力端子に供給することになる。すなわち、第2積分回路32に対し、負の積分信号すなわち出力信号の負帰還が行われることになる。 At this time, the positive integration signal output from the output terminal of the first operational amplifier OP1 is input to the feedback circuit 33. More specifically, a positive integration signal is input to the inverting input terminal of the second operational amplifier OP2 provided in the feedback circuit 33 via the third resistor R3. Here, the feedback circuit 33 of the present embodiment is configured by an inverting amplifier circuit having an amplification factor of -1 (R3 = R4). Therefore, the feedback circuit 33 outputs a feedback signal (an example of an inverted signal) obtained by inverting the positive and negative of the input positive integration signal via the first resistor R1 provided in the first integration circuit 31. , To the non-inverting input terminal of the first operational amplifier OP1 provided in the second integrating circuit 32. That is, the negative integration signal, that is, the negative feedback of the output signal is performed on the second integration circuit 32.
[実施の形態1のまとめ]
本実施の形態の圧力検出装置1では、圧電素子20の正極20bから供給される正の電荷信号を積分するとともに、圧電素子20の負極20aから供給される負の電荷信号を積分し、これらを相殺するようにした。これにより、外部のノイズ源から接続ケーブル4に重畳されるコモンモードノイズを低減することができる。
[Summary of First Embodiment]
In the pressure detection device 1 of the present embodiment, the positive charge signal supplied from the positive electrode 20b of the piezoelectric element 20 is integrated, and the negative charge signal supplied from the negative electrode 20a of the piezoelectric element 20 is integrated. To offset each other. Thus, common mode noise superimposed on the connection cable 4 from an external noise source can be reduced.
また、本実施の形態では、処理回路30に帰還回路33を設け、第2積分回路32が出力する正の積分信号の正負を反転させた帰還信号を、第2積分回路32に帰還させるようにした。これにより、第2積分回路32において、圧電素子20から供給される負の電荷信号と第1積分回路31から供給される正の積分信号との位相ずれを抑制することが可能となり、第2積分回路32が出力する正の積分信号すなわち出力信号の波形の誤差を低減することができる。 In the present embodiment, a feedback circuit 33 is provided in the processing circuit 30, and a feedback signal obtained by inverting the positive and negative of the positive integration signal output from the second integration circuit 32 is fed back to the second integration circuit 32. did. Accordingly, in the second integration circuit 32, it is possible to suppress the phase shift between the negative charge signal supplied from the piezoelectric element 20 and the positive integration signal supplied from the first integration circuit 31, and the second integration circuit The error of the waveform of the positive integrated signal output from the circuit 32, that is, the output signal can be reduced.
さらに、本実施の形態では、第1積分回路31を演算増幅器等の能動素子を用いない、複数の受動素子の組み合わせによって構成するようにした。能動素子である演算増幅器はスルーレートと称される応答速度特性を持ち、演算増幅器に入力される信号がスルーレートの上限を超えた場合は、その出力信号に歪成分が混入することとなる。積分回路において入力信号に対して精度の高い積分波形を得るためにはスルーレートが大きな演算増幅器を利用することも考えられるが、一般的にスルーレートが大きな演算増幅器は高価であり入手性もよくない。本実施の形態では、第1積分回路31を能動素子を用いない、受動素子の組み合わせによって構成することにより、処理回路30を安価に構成することができ、かつ第1積分回路31の出力信号に歪成分の混入を抑制することができる。 Further, in the present embodiment, the first integration circuit 31 is configured by a combination of a plurality of passive elements without using an active element such as an operational amplifier. An operational amplifier that is an active element has a response speed characteristic called a slew rate. When a signal input to the operational amplifier exceeds an upper limit of the slew rate, a distortion component is mixed into an output signal. In order to obtain an integrated waveform with high accuracy with respect to an input signal in an integrating circuit, it is conceivable to use an operational amplifier having a large slew rate. However, generally, an operational amplifier having a large slew rate is expensive and easily available. Absent. In the present embodiment, the processing circuit 30 can be configured at low cost by configuring the first integration circuit 31 with a combination of passive elements without using an active element, and the output signal of the first integration circuit 31 Mixing of a distortion component can be suppressed.
ところで、本実施の形態では、第1積分回路31を演算増幅器等の能動素子を用いない、受動素子の組み合わせによる構成とし、第2積分回路32を、演算増幅器を含む構成としている。第2積分回路32を、演算増幅器を含む構成としていることにより、第2積分回路32におけるスルーレートに起因した影響が考慮されるが、本実施の形態では、帰還回路33を設けたことにより、第1積分回路31と第2積分回路32との出力信号の位相ずれを抑制し、第2積分回路32の出力信号の波形の誤差を低減可能な構成となっている。 By the way, in the present embodiment, the first integrating circuit 31 is configured by a combination of passive elements without using an active element such as an operational amplifier, and the second integrating circuit 32 is configured to include an operational amplifier. The second integration circuit 32 has a configuration including an operational amplifier, so that the effect of the second integration circuit 32 due to the slew rate is considered. In the present embodiment, however, by providing the feedback circuit 33, The configuration is such that the phase shift of the output signal of the first integration circuit 31 and the second integration circuit 32 can be suppressed, and the error of the waveform of the output signal of the second integration circuit 32 can be reduced.
<実施の形態2>
本実施の形態は、実施の形態1とほぼ同様であるが、処理回路30の一部の構成が実施の形態1とは異なる。なお、本実施の形態において、実施の形態1と同様のものについては、同じ符号を付してその詳細な説明を省略する。
<Embodiment 2>
The present embodiment is almost the same as the first embodiment, except for a part of the configuration of the processing circuit 30. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
[処理回路]
図3は、実施の形態2における処理回路30の構成を示す図である。
本実施の形態の処理回路30も、第1積分回路31と、第2積分回路32と、帰還回路33とを備えている。ここで、第2積分回路32および帰還回路33の構成は、図2に示す実施の形態1の処理回路30と同じである。また、本実施の形態の処理回路30は、第1積分回路31が、演算増幅器等の能動素子を用いない、複数の受動素子の組み合わせによって構成されている点、および、第1コンデンサC1と第1抵抗R1とを備えている点で、実施の形態1と同じであるが、これらの接続関係が実施の形態1とは異なる。
[Processing circuit]
FIG. 3 is a diagram illustrating a configuration of the processing circuit 30 according to the second embodiment.
The processing circuit 30 of the present embodiment also includes a first integration circuit 31, a second integration circuit 32, and a feedback circuit 33. Here, the configurations of the second integration circuit 32 and the feedback circuit 33 are the same as those of the processing circuit 30 of the first embodiment shown in FIG. Further, the processing circuit 30 of the present embodiment is different from the processing circuit 30 in that the first integration circuit 31 is configured by a combination of a plurality of passive elements without using an active element such as an operational amplifier. This embodiment is the same as the first embodiment in that it has one resistor R1, but is different from the first embodiment in the connection relationship therebetween.
〔第1積分回路〕
では、第1積分回路31についての説明を行う。第1積分回路31は、第1コンデンサC1と、第1抵抗R1とを備えている。
[First integration circuit]
Now, the first integration circuit 31 will be described. The first integration circuit 31 includes a first capacitor C1 and a first resistor R1.
第1コンデンサC1の一端は、圧電素子20の正極20bに接続され、その他端は、帰還回路33に設けられた第2演算増幅器OP2の出力端子に接続されている。また、第1抵抗R1の一端は、第1コンデンサC1の一端に接続され、その他端は、帰還回路33に設けられた第2演算増幅器OP2の出力端子に接続されている。さらに、第1抵抗R1の一端は、第2積分回路32に設けられた第1演算増幅器OP1の非反転入力端子に接続されている。 One end of the first capacitor C1 is connected to the positive electrode 20b of the piezoelectric element 20, and the other end is connected to the output terminal of the second operational amplifier OP2 provided in the feedback circuit 33. One end of the first resistor R1 is connected to one end of the first capacitor C1, and the other end is connected to an output terminal of the second operational amplifier OP2 provided in the feedback circuit 33. Further, one end of the first resistor R1 is connected to a non-inverting input terminal of a first operational amplifier OP1 provided in the second integrating circuit 32.
[実施の形態2のまとめ]
本実施の形態の圧力検出装置1においても、実施の形態1と同様の効果を得ることができる。特に、本実施の形態では、第1積分回路31における第1コンデンサC1および第1抵抗R1の接続手法を、実施の形態1とは異ならせたため、圧電素子20から接続ケーブル4を介して第1コンデンサC1に至るラインに乗る浮遊容量の影響を、実施の形態1よりも低減することが可能になる。
[Summary of Embodiment 2]
In the pressure detecting device 1 according to the present embodiment, the same effect as in the first embodiment can be obtained. In particular, in the present embodiment, the connection method of the first capacitor C1 and the first resistor R1 in the first integration circuit 31 is different from that of the first embodiment. The effect of the stray capacitance on the line reaching the capacitor C1 can be reduced as compared with the first embodiment.
<その他>
なお、実施の形態1、2では、内燃機関の燃焼圧を、圧力検出装置1による圧力の検出対象としていたが、これに限られない。例えば、上述した圧力検出装置1を、タイヤの空気圧センサや各種産業機器における圧力の検出に用いることもでき、また、加速度を応力として検出することでガスタービン等の加速度の検出に用いることもできる。
<Others>
In the first and second embodiments, the combustion pressure of the internal combustion engine is targeted for pressure detection by the pressure detection device 1, but the present invention is not limited to this. For example, the above-described pressure detection device 1 can be used for detecting a pressure in a tire air pressure sensor or various industrial devices, and can also be used for detecting acceleration of a gas turbine or the like by detecting acceleration as stress. .
また、実施の形態1、2の処理回路30は、圧電素子20からの電荷信号を処理していたが、これに限られるものではなく、各種入力信号を処理するために用いることができる。 Further, the processing circuit 30 of the first and second embodiments processes the charge signal from the piezoelectric element 20, but is not limited to this, and can be used to process various input signals.
以下、実施例に基づき本発明を詳細に説明する。ただし、本発明は、その要旨を超えない限り、以下の実施例に限定されるものではない。
本発明者は、処理回路30の構成を異ならせた複数の圧力検出装置1を作製し、得られた各圧力検出装置1に対し、電気的特性に基づく評価を行った。
Hereinafter, the present invention will be described in detail based on examples. However, the present invention is not limited to the following examples unless it exceeds the gist.
The present inventor produced a plurality of pressure detecting devices 1 having different configurations of the processing circuit 30, and evaluated each of the obtained pressure detecting devices 1 based on electrical characteristics.
では、実施例1、2および比較例の圧力検出装置1、より具体的には処理回路30の構成について説明を行う。 The configuration of the pressure detectors 1 of the first and second embodiments and the comparative example, more specifically, the configuration of the processing circuit 30 will be described.
[各実施例の処理回路]
実施例1では、実施の形態1で説明した、図2に示す処理回路30を用いた。また、実施例2では、実施の形態2で説明した、図3に示す処理回路30を用いた。
ここで、表1は、実施例1、2の処理回路30で用いた各素子の電気的特性を、一覧として示したものである。
[Processing circuit of each embodiment]
In Example 1, the processing circuit 30 illustrated in FIG. 2 and described in Embodiment 1 was used. In Example 2, the processing circuit 30 illustrated in FIG. 3 and described in Embodiment 2 was used.
Here, Table 1 shows a list of electrical characteristics of each element used in the processing circuits 30 of the first and second embodiments.
実施例1では、第1積分回路31を構成する、第1コンデンサC1の静電容量値を1000pFとし、第1抵抗のR1の抵抗値を10GΩとした。また、実施例1では、第2積分回路32を構成する第1演算増幅器OP1として、アナログデバイセズ社製LTC6241を用いた。さらに、実施例1では、第2積分回路32を構成する、第2コンデンサC2の静電容量値を1000pFとし、第2抵抗R2の抵抗値を10GΩとした。また、実施例1では、帰還回路33を構成する第2演算増幅器OP2として、第1演算増幅器OP1と同じ、アナログデバイセズ社製LTC6241を用いた。さらに、実施例1では、帰還回路33を構成する、第3抵抗R3および第4抵抗R4の各抵抗値を10kΩとし、第3コンデンサC3の静電容量値を200pFとした。 In the first embodiment, the capacitance value of the first capacitor C1 constituting the first integration circuit 31 is set to 1000 pF, and the resistance value of the first resistor R1 is set to 10 GΩ. In the first embodiment, LTC6241 manufactured by Analog Devices, Inc. was used as the first operational amplifier OP1 included in the second integration circuit 32. Further, in the first embodiment, the capacitance value of the second capacitor C2 constituting the second integration circuit 32 was set to 1000 pF, and the resistance value of the second resistor R2 was set to 10 GΩ. In the first embodiment, as the second operational amplifier OP2 included in the feedback circuit 33, the same LTC1241 manufactured by Analog Devices, Inc. as the first operational amplifier OP1 was used. Further, in the first embodiment, the respective resistance values of the third resistor R3 and the fourth resistor R4 constituting the feedback circuit 33 are set to 10 kΩ, and the capacitance value of the third capacitor C3 is set to 200 pF.
これに対し、実施例2では、第1積分回路31を構成する第1抵抗R1の抵抗値を5GΩとし、第2積分回路32を構成する第2抵抗R2の抵抗値を5GΩとした以外は、実施例1と同じにした。 On the other hand, in the second embodiment, the resistance value of the first resistor R1 forming the first integration circuit 31 is set to 5 GΩ, and the resistance value of the second resistor R2 forming the second integration circuit 32 is set to 5 GΩ. The same as in Example 1.
[比較例の処理回路]
図4は、比較例における処理回路30の構成を示す図である。
比較例の処理回路30は、圧電素子20の正極20bから出力される正の電荷信号を積分する正側積分回路301と、圧電素子20の負極20aから出力される負の電荷信号を積分する負側積分回路302とを備えている。また、比較例の処理回路30は、正側積分回路301が出力する正の積分信号と負側積分回路302が出力する負の積分信号との差分を増幅する差動増幅回路303をさらに備えている。このように、比較例の処理回路30は、2つの積分回路を備えている点で、実施例1、2と共通するが、その入出力の関係が、実施例1、2とは異なる。また、比較例の処理回路30は、帰還回路33ではなく差動増幅回路303を備えている点で、実施例1、2とは異なる。
[Processing circuit of comparative example]
FIG. 4 is a diagram illustrating a configuration of the processing circuit 30 in the comparative example.
The processing circuit 30 of the comparative example includes a positive integration circuit 301 that integrates a positive charge signal output from the positive electrode 20b of the piezoelectric element 20 and a negative integration circuit that integrates a negative charge signal output from the negative electrode 20a of the piezoelectric element 20. And a side integration circuit 302. The processing circuit 30 of the comparative example further includes a differential amplifier circuit 303 that amplifies the difference between the positive integration signal output from the positive integration circuit 301 and the negative integration signal output from the negative integration circuit 302. I have. As described above, the processing circuit 30 of the comparative example is common to the first and second embodiments in that it has two integration circuits, but the input / output relationship is different from the first and second embodiments. Further, the processing circuit 30 of the comparative example is different from the first and second embodiments in that the processing circuit 30 includes a differential amplifier circuit 303 instead of the feedback circuit 33.
〔正側積分回路〕
まず、正側積分回路301についての説明を行う。正側積分回路301は、演算増幅器からなる能動素子と複数の受動素子との組み合わせによって構成されている。そして、正側積分回路301は、正側演算増幅器OP01と、正側コンデンサC01と、正側抵抗R01とを備えている。ここで、正側演算増幅器OP01は、例えば±5Vの両電源で動作するようになっている。
[Positive integration circuit]
First, the positive integration circuit 301 will be described. The positive integration circuit 301 is configured by a combination of an active element including an operational amplifier and a plurality of passive elements. The positive integration circuit 301 includes a positive operational amplifier OP01, a positive capacitor C01, and a positive resistor R01. Here, the positive-side operational amplifier OP01 operates with a dual power supply of, for example, ± 5V.
正側演算増幅器OP01の反転入力端子は、圧電素子20の正極20bに接続されている。また、正側演算増幅器OP01の非反転入力端子は、接地されている。さらに、正側演算増幅器OP01の出力端子は、差動増幅回路303に設けられた差動第1抵抗R031(詳細は後述する)の一端に接続されている。また、正側コンデンサC01の一端は、正側演算増幅器OP01の反転入力端子に接続されており、その他端は、正側演算増幅器OP01の出力端子に接続されている。さらに、正側抵抗R01の一端は、正側演算増幅器OP01の反転入力端子に接続されており、その他端は、正側演算増幅器OP01の出力端子に接続されている。したがって、正側コンデンサC01および正側抵抗R01は、正側演算増幅器OP01の反転入力端子および出力端子に対し、並列に接続されていることになる。なお、正側積分回路301に設けられた正側抵抗R01は、正側積分回路301における発振を抑制するためのものである。 The inverting input terminal of the positive side operational amplifier OP01 is connected to the positive electrode 20b of the piezoelectric element 20. The non-inverting input terminal of the positive side operational amplifier OP01 is grounded. Further, the output terminal of the positive side operational amplifier OP01 is connected to one end of a differential first resistor R031 (details will be described later) provided in the differential amplifier circuit 303. One end of the positive side capacitor C01 is connected to the inverting input terminal of the positive side operational amplifier OP01, and the other end is connected to the output terminal of the positive side operational amplifier OP01. Further, one end of the positive-side resistor R01 is connected to the inverting input terminal of the positive-side operational amplifier OP01, and the other end is connected to the output terminal of the positive-side operational amplifier OP01. Therefore, the positive-side capacitor C01 and the positive-side resistor R01 are connected in parallel to the inverting input terminal and the output terminal of the positive-side operational amplifier OP01. The positive-side resistor R01 provided in the positive-side integration circuit 301 is for suppressing oscillation in the positive-side integration circuit 301.
〔負側積分回路〕
次に、負側積分回路302についての説明を行う。負側積分回路302は、演算増幅器からなる能動素子と複数の受動素子との組み合わせによって構成されている。そして、負側積分回路302は、負側演算増幅器OP02と、負側コンデンサC02と、負側抵抗R02とを備えている。ここで、負側演算増幅器OP02は、例えば±5Vの両電源で動作するようになっている。
[Negative integration circuit]
Next, the negative integration circuit 302 will be described. The negative integration circuit 302 is configured by a combination of an active element including an operational amplifier and a plurality of passive elements. The negative integration circuit 302 includes a negative operational amplifier OP02, a negative capacitor C02, and a negative resistor R02. Here, the negative-side operational amplifier OP02 operates with a dual power supply of, for example, ± 5V.
負側演算増幅器OP02の反転入力端子は、圧電素子20の負極20aに接続されている。また、負側演算増幅器OP02の非反転入力端子は、接地されている。さらに、負側演算増幅器OP02の出力端子は、差動増幅回路303に設けられた差動第2抵抗R032(詳細は後述する)の一端に接続されている。また、負側コンデンサC02の一端は、負側演算増幅器OP02の反転入力端子に接続されており、その他端は、負側演算増幅器OP02の出力端子に接続されている。さらに、負側抵抗R02の一端は、負側演算増幅器OP02の反転入力端子に接続されており、その他端は、負側演算増幅器OP02の出力端子に接続されている。したがって、負側コンデンサC02および負側抵抗R02は、負側演算増幅器OP02の反転入力端子および出力端子に対し、並列に接続されていることになる。なお、負側積分回路302に設けられた負側抵抗R02は、負側積分回路302における発振を抑制するためのものである。このように、負側積分回路302は、正側積分回路301と共通の回路構成となっている。 The inverting input terminal of the negative operational amplifier OP02 is connected to the negative electrode 20a of the piezoelectric element 20. The non-inverting input terminal of the negative operational amplifier OP02 is grounded. Further, the output terminal of the negative operational amplifier OP02 is connected to one end of a differential second resistor R032 (details will be described later) provided in the differential amplifier circuit 303. One end of the negative capacitor C02 is connected to the inverting input terminal of the negative operational amplifier OP02, and the other end is connected to the output terminal of the negative operational amplifier OP02. Further, one end of the negative resistor R02 is connected to the inverting input terminal of the negative operational amplifier OP02, and the other end is connected to the output terminal of the negative operational amplifier OP02. Therefore, the negative capacitor C02 and the negative resistor R02 are connected in parallel to the inverting input terminal and the output terminal of the negative operational amplifier OP02. The negative resistor R02 provided in the negative integration circuit 302 is for suppressing oscillation in the negative integration circuit 302. Thus, the negative integration circuit 302 has a common circuit configuration with the positive integration circuit 301.
〔差動増幅回路〕
続いて、差動増幅回路303についての説明を行う。差動増幅回路303は、演算増幅器からなる能動素子と複数の受動素子との組み合わせによって構成されている。そして、差動増幅回路303は、差動演算増幅器OP03と、差動第1抵抗R031と、差動第2抵抗R032と、差動第3抵抗R033と、差動第4抵抗R034とを備えている。ここで、差動演算増幅器OP03は、例えば±5Vの両電源で動作するようになっている。
(Differential amplifier circuit)
Subsequently, the differential amplifier circuit 303 will be described. The differential amplifier circuit 303 is configured by a combination of an active element including an operational amplifier and a plurality of passive elements. The differential amplifier circuit 303 includes a differential operational amplifier OP03, a first differential resistor R031, a second differential resistor R032, a third differential resistor R033, and a fourth differential resistor R034. I have. Here, the differential operational amplifier OP03 operates with a dual power supply of, for example, ± 5V.
差動第1抵抗R031の一端は、正側積分回路301に設けられた正側演算増幅器OP01の出力端子に接続されており、その他端は、差動演算増幅器OP03の非反転入力端子に接続されている。また、差動第2抵抗R032の一端は、負側積分回路302に設けられた負側演算増幅器OP02の出力端子に接続されており、その他端は、差動演算増幅器OP03の反転入力端子に接続されている。また、差動演算増幅器OP03の非反転入力端子は、差動第1抵抗R031の他端に接続されている。さらに、差動演算増幅器OP03の反転入力端子は、差動第2抵抗R032の他端に接続されている。さらにまた、差動演算増幅器OP03の出力端子は、処理回路30に設けられた外部出力端子OUTに接続されている。また、差動第3抵抗R033の一端は、差動第1抵抗R031の他端および差動演算増幅器OP03の非反転入力端子に接続されており、その他端は、接地されている。さらに、差動第4抵抗R034の一端は、差動第2抵抗R032の他端および差動演算増幅器OP03の反転入力端子に接続されており、その他端は、差動演算増幅器OP03の出力端子に接続されている。 One end of the differential first resistor R031 is connected to the output terminal of the positive operational amplifier OP01 provided in the positive integration circuit 301, and the other end is connected to the non-inverting input terminal of the differential operational amplifier OP03. ing. One end of the second differential resistor R032 is connected to the output terminal of the negative operational amplifier OP02 provided in the negative integration circuit 302, and the other end is connected to the inverting input terminal of the differential operational amplifier OP03. Have been. The non-inverting input terminal of the differential operational amplifier OP03 is connected to the other end of the first differential resistor R031. Further, the inverting input terminal of the differential operational amplifier OP03 is connected to the other end of the second differential resistor R032. Further, the output terminal of the differential operational amplifier OP03 is connected to an external output terminal OUT provided in the processing circuit 30. One end of the third differential resistor R033 is connected to the other end of the first differential resistor R031 and the non-inverting input terminal of the differential operational amplifier OP03, and the other end is grounded. Further, one end of the differential fourth resistor R034 is connected to the other end of the differential second resistor R032 and the inverting input terminal of the differential operational amplifier OP03, and the other end is connected to the output terminal of the differential operational amplifier OP03. It is connected.
ここで、表2は、比較例の処理回路30で用いた各素子の電気的特性を、一覧として示したものである。 Here, Table 2 shows a list of electrical characteristics of each element used in the processing circuit 30 of the comparative example.
比較例では、正側積分回路301を構成する正側演算増幅器OP01として、アナログデバイセズ社製LTC6244HVを用いた。そして、比較例では、正側積分回路301を構成する、正側抵抗R01の抵抗値を10GΩとし、正側コンデンサC01の静電容量値を1000pFとした。また、比較例では、負側積分回路302を構成する負側演算増幅器OP02として、正側演算増幅器OP01と同じ、アナログデバイセズ社製LTC6244HVを用いた。さらに、比較例では、負側積分回路302を構成する、負側抵抗R02の抵抗値を10GΩとし、負側コンデンサC02の静電容量値を1000pFとした。このように、比較例では、正側積分回路301および負側積分回路302を構成する各素子に同じものを使用した。また、比較例では、差動増幅回路303を構成する差動演算増幅器OP03として、正側演算増幅器OP01および負側演算増幅器OP02と同じ、アナログデバイセズ社製LTC6244HVを用いた。さらに、比較例では、差動増幅回路303を構成する、差動第1抵抗R031〜差動第4抵抗R034の各抵抗値を1kΩとした。 In the comparative example, LTC6244HV manufactured by Analog Devices, Inc. was used as the positive-side operational amplifier OP01 included in the positive-side integration circuit 301. In the comparative example, the resistance of the positive-side resistor R01, which constitutes the positive-side integration circuit 301, was 10 GΩ, and the capacitance of the positive-side capacitor C01 was 1,000 pF. In the comparative example, as the negative-side operational amplifier OP02 included in the negative-side integration circuit 302, the same LTC6244HV manufactured by Analog Devices as the positive-side operational amplifier OP01 was used. Further, in the comparative example, the resistance of the negative resistor R02 constituting the negative integration circuit 302 was 10 GΩ, and the capacitance of the negative capacitor C02 was 1000 pF. As described above, in the comparative example, the same element was used for each element constituting the positive integration circuit 301 and the negative integration circuit 302. In the comparative example, as the differential operational amplifier OP03 included in the differential amplifier circuit 303, the same LTC6244HV manufactured by Analog Devices as the positive operational amplifier OP01 and the negative operational amplifier OP02 was used. Furthermore, in the comparative example, each resistance value of the first differential resistor R031 to the fourth differential resistor R034 constituting the differential amplifier circuit 303 was set to 1 kΩ.
[評価方法]
続いて、電気的特性による評価方法について説明を行う。今回は、電気的特性として、各処理回路30の応答特性による評価を行った。
より具体的に説明すると、本発明者は、実施例1、2および比較例の各処理回路30に対し、電荷信号に対応する入力信号として、周波数1kHz(周期1msec)の正弦波を供給し、外部出力端子OUTに生じる、出力信号に対応する外部出力電圧VOUT等に関する測定を行った。
[Evaluation method]
Next, an evaluation method based on electrical characteristics will be described. In this case, the electrical characteristics were evaluated based on the response characteristics of each processing circuit 30.
More specifically, the inventor supplies a sine wave having a frequency of 1 kHz (period: 1 msec) as an input signal corresponding to a charge signal to each of the processing circuits 30 of the first and second embodiments and the comparative example. The measurement was performed on the external output voltage V OUT and the like corresponding to the output signal generated at the external output terminal OUT.
[実施例1の処理回路における各部の出力波形]
図5は、図2に示す実施例1の処理回路30における各部の出力波形の一例を示す図である。
ここで、図5(a)は、実施例1の処理回路30における電流の出力波形の一例を示している。より具体的に説明すると、図5(a)は、第1積分回路31に設けられた第1コンデンサC1に流れる第1コンデンサ電流IC1と、第2積分回路32に設けられた第2コンデンサC2に流れる第2コンデンサ電流IC2との関係を示している。そして、図5(a)では、第1コンデンサ電流IC1を破線で、第2コンデンサ電流IC2を実線で、それぞれ示している。なお、図5(a)において、横軸は時間であり、縦軸は電流値である。そして、これら横軸および縦軸の関係は、後述する図6(a)および図7(a)においても同様である。
[Output Waveforms of Each Unit in Processing Circuit of First Embodiment]
FIG. 5 is a diagram illustrating an example of an output waveform of each unit in the processing circuit 30 according to the first embodiment illustrated in FIG.
Here, FIG. 5A shows an example of an output waveform of a current in the processing circuit 30 of the first embodiment. More specifically, FIG. 5A illustrates a first capacitor current IC1 flowing through the first capacitor C1 provided in the first integration circuit 31 and a second capacitor C2 provided in the second integration circuit 32. And the second capacitor current IC2 flowing through the circuit. In FIG. 5A, the first capacitor current I C1 is indicated by a broken line, and the second capacitor current I C2 is indicated by a solid line. In FIG. 5A, the horizontal axis represents time, and the vertical axis represents current value. The relationship between the horizontal axis and the vertical axis is the same in FIGS. 6A and 7A described later.
また、図5(b)は、実施例1の処理回路30における電圧の出力波形の一例を示している。より具体的に説明すると、図5(b)は、外部出力端子OUTに生じる外部出力電圧VOUTと、第1積分回路31の第1コンデンサC1の一端側に設けられた内部出力端子OUTXに生じる内部出力電圧VOUTXとの関係を示している。そして、図5(b)では、外部出力電圧VOUTを実線で、内部出力電圧VOUTXを破線で、それぞれ示している。なお、図5(b)において、横軸は時間であり、縦軸は電圧値である。そして、これら横軸および縦軸の関係は、後述する図6(b)および図7(b)においても同様である。 FIG. 5B illustrates an example of a voltage output waveform in the processing circuit 30 according to the first embodiment. More specifically, FIG. 5B shows an external output voltage V OUT generated at the external output terminal OUT and an internal output terminal OUTX provided at one end of the first capacitor C1 of the first integration circuit 31. The relationship with the internal output voltage V OUTX is shown. In FIG. 5B, the external output voltage V OUT is indicated by a solid line, and the internal output voltage V OUTX is indicated by a broken line. In FIG. 5B, the horizontal axis represents time, and the vertical axis represents voltage. The relationship between the horizontal axis and the vertical axis is the same in FIGS. 6B and 7B described later.
まず、図5(a)から、実施例1の処理回路30では、第1コンデンサ電流IC1および第2コンデンサ電流IC2の位相が、反転していることがわかる。また、第1コンデンサ電流IC1および第2コンデンサ電流IC2のそれぞれの大きさ(最大値)は、±1.0μA程度となっていた。 First, FIG. 5A shows that in the processing circuit 30 of the first embodiment, the phases of the first capacitor current I C1 and the second capacitor current I C2 are inverted. Further, each of the magnitude of the first capacitor current I C1 and the second capacitor current I C2 (maximum value), was on the order of ± 1.0 .mu.A.
次に、図5(b)から、実施例1の処理回路30では、内部出力電圧VOUTXおよび外部出力電圧VOUTの位相が、揃っていることがわかる。そして、実施例1の処理回路30における外部出力電圧VOUTの大きさ(最大値)は、+630mV程度となっていた。 Next, FIG. 5B shows that in the processing circuit 30 of the first embodiment, the phases of the internal output voltage V OUTX and the external output voltage V OUT are aligned. Then, the magnitude (maximum value) of the external output voltage V OUT in the processing circuit 30 of the first embodiment was about +630 mV.
[実施例2の処理回路における各部の出力波形]
図6は、図3に示す実施例2の処理回路30における各部の出力波形の一例を示す図である。
ここで、図6(a)は、実施例2の処理回路30における電流の出力波形の一例を示している。より具体的に説明すると、図6(a)は、第1積分回路31に設けられた第1コンデンサC1に流れる第1コンデンサ電流IC1と、第2積分回路32に設けられた第2コンデンサC2に流れる第2コンデンサ電流IC2との関係を示している。そして、図6(a)では、第1コンデンサ電流IC1を破線で、第2コンデンサ電流IC2を実線で、それぞれ示している。
[Output Waveforms of Each Unit in Processing Circuit of Second Embodiment]
FIG. 6 is a diagram illustrating an example of an output waveform of each unit in the processing circuit 30 according to the second embodiment illustrated in FIG.
Here, FIG. 6A illustrates an example of an output waveform of a current in the processing circuit 30 according to the second embodiment. More specifically, FIG. 6A illustrates a first capacitor current IC1 flowing through the first capacitor C1 provided in the first integration circuit 31 and a second capacitor C2 provided in the second integration circuit 32. And the second capacitor current IC2 flowing through the circuit. In FIG. 6A, the first capacitor current I C1 is indicated by a broken line, and the second capacitor current I C2 is indicated by a solid line.
また、図6(b)は、実施例2の処理回路30における電圧の出力波形の一例を示している。より具体的に説明すると、図6(b)は、外部出力端子OUTに生じる外部出力電圧VOUTと、第1積分回路31の第1抵抗R1の一端側に設けられた第1出力端子OUT_1に生じる第1出力電圧VOUT_1と、第1積分回路31の第1抵抗R1の他端側に設けられた第2出力端子OUT_2に生じる第2出力電圧VOUT_2との関係を示している。そして、図6(b)では、外部出力電圧VOUTを実線で、第1出力電圧VOUT_1を破線で、第2出力電圧VOUT_2を二点鎖線で、それぞれ示している。 FIG. 6B illustrates an example of a voltage output waveform in the processing circuit 30 according to the second embodiment. More specifically, FIG. 6B shows that the external output voltage V OUT generated at the external output terminal OUT and the first output terminal OUT_1 provided at one end of the first resistor R1 of the first integration circuit 31 are connected to the external output voltage V OUT. a first output voltage V OUT_1 resulting shows the relationship between the second output voltage V OUT_2 generated in the second output terminal OUT_2 provided at the other end of the first resistor R1 of the first integrator 31. In FIG. 6B, the external output voltage V OUT is indicated by a solid line, the first output voltage V OUT_1 is indicated by a broken line, and the second output voltage V OUT_2 is indicated by a two-dot chain line.
まず、図6(a)から、実施例2の処理回路30では、実施例1と同じく、第1コンデンサ電流IC1および第2コンデンサ電流IC2の位相が、反転していることがわかる。また、第1コンデンサ電流IC1および第2コンデンサ電流IC2のそれぞれの大きさ(最大値)は、実施例1と同様に、±1.0μA程度となっていた。 First, FIG. 6A shows that in the processing circuit 30 of the second embodiment, as in the first embodiment, the phases of the first capacitor current I C1 and the second capacitor current I C2 are inverted. Further, each of the magnitude of the first capacitor current I C1 and the second capacitor current I C2 (maximum value), as in Example 1, was on the order of ± 1.0 .mu.A.
次に、図6(b)から、実施例2の処理回路30では、外部出力電圧VOUTおよび第2出力電圧VOUT_2の位相が、反転していることがわかる。なお、第1出力電圧VOUT_1の大きさは、わずかに脈動するものの、+10mV程度でほぼ一定となっていた。そして、実施例2の処理回路30における外部出力電圧VOUTの大きさ(最大値)は、第1抵抗R1および第2抵抗R2の各抵抗値を実施例1の半分としたことにより、実施例1のほぼ半分となる+315mV程度となっていた。 Next, FIG. 6B shows that in the processing circuit 30 of the second embodiment, the phases of the external output voltage V OUT and the second output voltage V OUT_2 are inverted. Note that the magnitude of the first output voltage V OUT_1 pulsated slightly, but was substantially constant at about +10 mV. The magnitude (maximum value) of the external output voltage V OUT in the processing circuit 30 of the second embodiment is determined by setting each of the first resistor R1 and the second resistor R2 to a half of that of the first embodiment. It was about +315 mV, which is almost half of 1.
[比較例の処理回路における各部の出力波形]
図7は、図4に示す比較例の処理回路30における各部の出力波形の一例を示す図である。
ここで、図7(a)は、比較例の処理回路30における電流の出力波形の一例を示している。より具体的に説明すると、図7(a)は、正側積分回路301に設けられた正側コンデンサC01に流れる正側コンデンサ電流IC01と、負側積分回路302に設けられた負側コンデンサC02に流れる負側コンデンサ電流IC02との関係を示している。そして、図7(a)では、正側コンデンサ電流IC01を破線で、負側コンデンサ電流IC02を実線で、それぞれ示している。
[Output Waveforms of Each Unit in Processing Circuit of Comparative Example]
FIG. 7 is a diagram illustrating an example of an output waveform of each unit in the processing circuit 30 of the comparative example illustrated in FIG.
Here, FIG. 7A shows an example of a current output waveform in the processing circuit 30 of the comparative example. More specifically, FIG. 7A shows a positive-side capacitor current IC01 flowing through the positive-side capacitor C01 provided in the positive-side integration circuit 301 and a negative-side capacitor C02 provided in the negative-side integration circuit 302. And the negative side capacitor current IC02 flowing through the circuit. Then, in FIG. 7 (a), the positive side capacitor current I C01 by a broken line, a solid line a negative side capacitor current I C02, respectively show.
また、図7(b)は、比較例の処理回路30における電圧の出力波形の一例を示している。より具体的に説明すると、図7(b)は、外部出力端子OUTに生じる外部出力電圧VOUTと、正側積分回路301の出力段に位置する正側出力端子OUT+に生じる正側出力電圧VOUT+と、負側積分回路302の出力段に位置する負側出力端子OUT−に生じる負側出力電圧VOUT−との関係を示している。そして、図7(b)では、外部出力電圧VOUTを実線で、正側出力電圧VOUT+を破線で、負側出力電圧VOUT−を二点鎖線で、それぞれ示している。 FIG. 7B shows an example of a voltage output waveform in the processing circuit 30 of the comparative example. More specifically, FIG. 7B shows the external output voltage V OUT generated at the external output terminal OUT and the positive output voltage V OUT generated at the positive output terminal OUT + located at the output stage of the positive integration circuit 301. 4 shows the relationship between OUT + and a negative output voltage V OUT− generated at a negative output terminal OUT− located at the output stage of the negative integration circuit 302. In FIG. 7B, the external output voltage V OUT is indicated by a solid line, the positive output voltage V OUT + is indicated by a broken line, and the negative output voltage V OUT− is indicated by a two-dot chain line.
図7(a)から、比較例の処理回路30では、正側コンデンサ電流IC01および負側コンデンサ電流IC02の位相が、反転していることがわかる。また、正側コンデンサ電流IC01および負側コンデンサ電流IC02のそれぞれの大きさ(最大値)は、±1.0μA程度となっていた。 FIG. 7A shows that in the processing circuit 30 of the comparative example, the phases of the positive-side capacitor current IC01 and the negative-side capacitor current IC02 are inverted. Also, the positive side capacitor current I C01 and a respective magnitude of the negative-side capacitor current I C02 (maximum value), was on the order of ± 1.0 .mu.A.
次に、図7(b)から、比較例の処理回路30では、正側出力電圧VOUT+および負側出力電圧VOUT−の位相が、反転していることがわかる。そして、比較例の処理回路30における外部出力電圧VOUTの大きさ(最大値)は、正側出力電圧VOUT+と負側出力電圧VOUT−との位相ずれに起因した誤差により、実施例1よりも小さい+600mV程度となっていた。 Next, FIG. 7B shows that in the processing circuit 30 of the comparative example, the phases of the positive output voltage V OUT + and the negative output voltage V OUT− are inverted. The magnitude (maximum value) of the external output voltage V OUT in the processing circuit 30 of the comparative example is determined by the error caused by the phase shift between the positive output voltage V OUT + and the negative output voltage V OUT− in the first embodiment. It was about +600 mV, which is smaller than that.
実施例1および実施例2は、比較例と比較して、位相ずれに起因した誤差が少ないことから、入力信号に対して精度の高い処理を行うことができる。さらに、これに起因し、実施例1、実施例2および比較例の積分回路に含まれる各抵抗値を同等とした場合、比較例より実施例1および実施例2の外部出力電圧VOUTを高くできるため、外乱ノイズに強い処理回路30を実現できる。さらにまた、実施例1および実施例2は、帰還回路33を設けていない比較例に対し、図5〜図7に示す出力波形には表現されていない、処理回路30の環境温度変化による出力波形への鈍感性や、処理回路の構成部品のばらつきによる影響を小さくする効果も得ることができる。なお、実施例1および実施例2において、さらなる良好な出力特性を得るためには、帰還回路33を第2積分回路32よりも応答性の高い回路構成とするとよい。 The first and second embodiments can perform highly accurate processing on an input signal because the error caused by the phase shift is smaller than that of the comparative example. Further, when the resistance values included in the integration circuits of the first, second, and comparative examples are made equal to each other, the external output voltage VOUT of the first and second examples is higher than that of the comparative example. Therefore, the processing circuit 30 that is resistant to disturbance noise can be realized. Furthermore, the first and second embodiments are different from the comparative example in which the feedback circuit 33 is not provided, in that the output waveform due to the environmental temperature change of the processing circuit 30 is not represented in the output waveforms shown in FIGS. And the effect of reducing the influence of variations in the components of the processing circuit. In the first and second embodiments, the feedback circuit 33 may be configured to have a higher responsiveness than the second integration circuit 32 in order to obtain further excellent output characteristics.
1…圧力検出装置、2…圧力検出ユニット、3…信号処理ユニット、4…接続ケーブル、20…圧電素子、20a…負極、20b…正極、30…処理回路、31…第1積分回路、32…第2積分回路、33…帰還回路、301…正側積分回路、302…負側積分回路、303…差動増幅回路 DESCRIPTION OF SYMBOLS 1 ... Pressure detection device, 2 ... Pressure detection unit, 3 ... Signal processing unit, 4 ... Connection cable, 20 ... Piezoelectric element, 20a ... Negative electrode, 20b ... Positive electrode, 30 ... Processing circuit, 31 ... First integration circuit, 32 ... 2nd integrating circuit, 33 feedback circuit, 301 positive integration circuit, 302 negative integration circuit, 303 differential amplifier circuit
Claims (8)
前記圧電素子の正極側と接続され、前記正の電荷信号を積分した第1積分信号を出力する第1積分回路と、
演算増幅器を含み、当該演算増幅器の非反転入力端子が前記第1積分回路の出力側と接続されるとともに、当該演算増幅器の反転入力端子が前記圧電素子の負極側と接続され、前記第1積分信号と前記負の電荷信号との差分を積分した第2積分信号を、当該演算増幅器の出力端子から出力する第2積分回路と、
前記演算増幅器の前記出力端子から出力される前記第2積分信号の位相を反転させた反転信号を、当該演算増幅器の前記非反転入力端子に帰還させる帰還回路と
を含む圧力検出装置。 A piezoelectric element that outputs a positive charge signal and a negative charge signal by receiving pressure,
A first integration circuit connected to the positive electrode side of the piezoelectric element and outputting a first integration signal obtained by integrating the positive charge signal;
An operational amplifier, wherein a non-inverting input terminal of the operational amplifier is connected to an output side of the first integrating circuit, and an inverting input terminal of the operational amplifier is connected to a negative side of the piezoelectric element; A second integration circuit that outputs a second integration signal obtained by integrating a difference between the signal and the negative charge signal from an output terminal of the operational amplifier;
A feedback circuit for feeding back an inverted signal obtained by inverting the phase of the second integration signal output from the output terminal of the operational amplifier to the non-inverted input terminal of the operational amplifier.
前記第1コンデンサおよび前記第2コンデンサが、同じ静電容量値であること
を特徴とする請求項1乃至5のいずれか1項記載の圧力検出装置。 The first integration circuit includes a first capacitor connected in parallel with the positive electrode side of the piezoelectric element, and the second integration circuit is connected to the inverting input terminal and the output terminal of the operational amplifier. A second capacitor,
The pressure detecting device according to claim 1, wherein the first capacitor and the second capacitor have the same capacitance value.
演算増幅器を含み、当該演算増幅器の非反転入力端子が前記第1積分回路の出力側と接続されるとともに、当該演算増幅器の反転入力端子が前記圧電素子の負極側と接続され、前記第1積分信号と前記負の電荷信号との差分を積分した第2積分信号を、当該演算増幅器の出力端子から出力する第2積分回路と、
前記演算増幅器の前記出力端子から出力される前記第2積分信号の位相を反転させた反転信号を、当該演算増幅器の前記非反転入力端子に帰還させる帰還回路と
を含む処理回路。 A first integration circuit that is connected to the positive electrode side of the piezoelectric element that outputs a positive charge signal and a negative charge signal by receiving pressure, and that outputs a first integration signal obtained by integrating the positive charge signal;
An operational amplifier, wherein a non-inverting input terminal of the operational amplifier is connected to an output side of the first integrating circuit, and an inverting input terminal of the operational amplifier is connected to a negative side of the piezoelectric element; A second integration circuit that outputs a second integration signal obtained by integrating a difference between the signal and the negative charge signal from an output terminal of the operational amplifier;
A processing circuit comprising: a feedback circuit that feeds back an inverted signal obtained by inverting the phase of the second integration signal output from the output terminal of the operational amplifier to the non-inverting input terminal of the operational amplifier.
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