JP2020022250A - Semiconductor device and method for generating voltage - Google Patents

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Abstract

To provide a semiconductor device that is highly efficient over a wide load range and is suppressed in influence of temperature fluctuations and manufacturing variations, and a method for generating a voltage.SOLUTION: A semiconductor device includes: a voltage control oscillator for generating a clock signal whose frequency is controlled by an output control signal; a conversion voltage generator that synchronizes with the clock signal based on a conversion control signal synchronized with the clock signal and generates a converted voltage of a power supply voltage; an output voltage generator that controls the conversion voltage based on an output control signal and a charge/discharge control signal to generate an output voltage; a reference conversion voltage generator that synchronizes with a clock signal based on a reference control signal synchronized with the clock signal to generate a reference conversion voltage that is a converted power supply voltage; a reference voltage generator that controls the reference conversion voltage based on a reference charge/discharge control signal to generate a reference voltage; and a comparing unit for comparing an output voltage and the reference voltage based on the clock signal to generate an output control signal.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置、及び電圧発生方法、特にDCDCコンバータ等に代表される電圧発生回路を含む半導体装置、及び電圧発生方法に関する。   The present invention relates to a semiconductor device and a voltage generation method, particularly to a semiconductor device including a voltage generation circuit represented by a DCDC converter and the like, and a voltage generation method.

従来電圧発生回路に関する文献として、例えば特許文献１が知られている。図３６に特許文献１に開示された電圧発生回路のブロック図を示す。特許文献１に開示された電圧発生回路は、電源電圧よりも高い高電圧に昇圧するチャージポンプ回路２と、昇圧された高電圧を所定の目標電圧になるように制御する出力電圧制御回路３−１、３−２とを備えた高電圧発生回路であって、出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路、もしくは少なくとも１つのオフセットフリーコンパレータ回路及び少なくとも１つの差動増幅器を備え、オフセットフリーコンパレータ回路は、高電圧に対応する電圧を入力するカップリングキャパシタと、カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧をチャージポンプ回路に出力する差動増幅器と、差動増幅器にそれぞれ接続され、差動増幅器のオフセットをキャンセルするための複数のスイッチとを備えている。   For example, Patent Document 1 is known as a document relating to a conventional voltage generating circuit. FIG. 36 shows a block diagram of a voltage generation circuit disclosed in Patent Document 1. The voltage generating circuit disclosed in Patent Document 1 includes a charge pump circuit 2 that boosts a high voltage higher than a power supply voltage, and an output voltage control circuit 3 that controls the boosted high voltage to a predetermined target voltage. 1, 3-2, wherein the output voltage control circuit comprises at least two offset-free comparator circuits or at least one offset-free comparator circuit and at least one differential amplifier; The free comparator circuit includes a coupling capacitor that inputs a voltage corresponding to the high voltage, a differential amplifier that compares a voltage from the coupling capacitor with a predetermined reference voltage, and outputs a comparison result voltage to the charge pump circuit. A plurality of switches each connected to the differential amplifier for canceling the offset of the differential amplifier. And a pitch.

すなわち特許文献１に係る電圧発生回路は、電源電圧よりも高い高電圧をチャージポンプ回路２で生成し、生成した電圧を所定の電圧値にレギュレートする回路である。特許文献１に開示された電圧発生回路では、R0及びR1の比に応じた出力電圧Vhvを生成する。また出力電圧Vhvを分圧した電圧Vdivとリファレンス電圧Vrefを比較するコンパレータ回路３−１、３−２は、スイッチトキャパシタを用いて自動的にオフセットをキャンセルする構成となっている。   That is, the voltage generation circuit according to Patent Document 1 is a circuit that generates a high voltage higher than a power supply voltage by the charge pump circuit 2 and regulates the generated voltage to a predetermined voltage value. The voltage generation circuit disclosed in Patent Document 1 generates an output voltage Vhv according to the ratio of R0 and R1. The comparator circuits 3-1 and 3-2 for comparing the voltage Vdiv obtained by dividing the output voltage Vhv with the reference voltage Vref are configured to automatically cancel the offset using a switched capacitor.

特開２０１６−１４６７２５号公報JP-A-2006-146725

しかしながら、特許文献１に係る電圧発生回路は、出力負荷が非常に小さい場合に効率が悪くなる。これは抵抗R1及びR0の電流パス、コンパレータ回路、及びクロック発生回路に流れる電流が支配的になるからである。また特許文献１に係る電圧発生回路は、外部からクロック信号Pclk、リファレンス電圧Vrefを供給する必要がある。Pclkはチャージポンプ回路の最大出力に関わるため、出力負荷に応じて適切な周波数を選択する必要がある。
またリファレンス電圧Vrefは出力電圧Vhvを高精度にするために、精度の良い電圧を供給する必要がある。さらに、電圧発生回路の汎用性を考慮した場合、リファレンス電圧は可変であることが好ましい。 However, the efficiency of the voltage generation circuit according to Patent Literature 1 becomes poor when the output load is very small. This is because the current flowing through the current paths of the resistors R1 and R0, the comparator circuit, and the clock generation circuit becomes dominant. Further, the voltage generation circuit according to Patent Document 1 needs to externally supply a clock signal Pclk and a reference voltage Vref. Since Pclk relates to the maximum output of the charge pump circuit, it is necessary to select an appropriate frequency according to the output load.
The reference voltage Vref needs to be supplied with an accurate voltage in order to make the output voltage Vhv highly accurate. Further, in consideration of the versatility of the voltage generation circuit, it is preferable that the reference voltage is variable.

すなわち、特許文献１に開示された電圧発生回路のような従来技術では、スイッチのオン抵抗を小さく抑えて高効率な昇圧及び降圧を行う機能、プロセス（製造）バラツキ、温度バラツキの影響が抑制されたリファレンス電圧を生成する機能、出力負荷に応じて動作周波数及び出力電圧を最適値に制御する機能、及びリファレンス電圧をトリミングできる機能等を具備することが求められていた。   That is, in the conventional technology such as the voltage generating circuit disclosed in Patent Document 1, the function of performing high-efficiency boosting and stepping-down by suppressing the ON resistance of the switch, process (manufacturing) variation, and temperature variation are suppressed. It is required to have a function of generating a reference voltage, a function of controlling an operating frequency and an output voltage to an optimum value according to an output load, a function of trimming a reference voltage, and the like.

本発明は、上述した課題を解決するためになされたものであり、広い負荷範囲で高効率であり、かつ温度変動及び製造ばらつきの影響が抑制された半導体装置、及び電圧発生方法を提供することを目的とする。   The present invention has been made in order to solve the above-described problem, and provides a semiconductor device and a voltage generation method which are highly efficient over a wide load range and in which the influence of temperature fluctuation and manufacturing variation is suppressed. With the goal.

本発明に係る半導体装置は、出力制御信号によって周波数が制御されたクロック信号を生成する電圧制御発振部と、前記クロック信号に同期した変換制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した変換電圧を生成する変換電圧生成部と、前記変換電圧を前記出力制御信号及び充放電制御信号に基づいて制御し出力電圧を生成する出力電圧生成部と、前記クロック信号に同期した参照制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した参照変換電圧を生成する参照変換電圧生成部と、前記参照変換電圧を参照充放電制御信号に基づいて制御し参照電圧を生成する参照電圧生成部と、前記クロック信号に基づいて前記出力電圧と前記参照電圧とを比較し前記出力制御信号を生成する比較部と、を含むものである。   A semiconductor device according to the present invention includes a voltage-controlled oscillator that generates a clock signal whose frequency is controlled by an output control signal, and a power supply voltage synchronized with the clock signal based on a conversion control signal synchronized with the clock signal. A conversion voltage generation unit for generating a converted voltage, an output voltage generation unit for controlling the conversion voltage based on the output control signal and the charge / discharge control signal to generate an output voltage, and a reference control synchronized with the clock signal A reference conversion voltage generation unit that generates a reference conversion voltage obtained by converting a power supply voltage while synchronizing with the clock signal based on a signal; and a reference that generates the reference voltage by controlling the reference conversion voltage based on a reference charge / discharge control signal. A voltage generation unit, and a comparison unit that compares the output voltage with the reference voltage based on the clock signal and generates the output control signal. , It is intended to include.

本発明に係る電圧発生方法は、出力制御信号によって周波数が制御されたクロック信号を生成し、前記クロック信号に同期した変換制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した変換電圧、及び前記クロック信号に同期した参照制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した参照変換電圧を生成し、前記変換電圧を前記出力制御信号及び充放電制御信号に基づいて制御しかつ出力電圧の出力インピーダンスと前記出力電圧が出力される出力端子に接続された負荷インピーダンスとが等しくなるようにして前記出力電圧を生成するとともに、前記参照変換電圧を参照充放電制御信号に基づいて制御し参照電圧を生成し、前記クロック信号に基づいて前記出力電圧と前記参照電圧とを比較し前記出力制御信号を生成するものである。   A voltage generation method according to the present invention is characterized in that a clock signal whose frequency is controlled by an output control signal is generated, and a conversion voltage synchronized with the clock signal and a power supply voltage is converted based on a conversion control signal synchronized with the clock signal. And generating a reference conversion voltage synchronized with the clock signal and converting a power supply voltage based on the reference control signal synchronized with the clock signal, and controlling the converted voltage based on the output control signal and the charge / discharge control signal. The output voltage is generated such that the output impedance of the output voltage is equal to the load impedance connected to the output terminal from which the output voltage is output, and the reference conversion voltage is based on a reference charge / discharge control signal. To generate a reference voltage, and based on the clock signal, the output voltage and the reference voltage. And generates a compare with the output control signal.

本発明によれば、広い負荷範囲で高効率であり、かつ温度変動及び製造ばらつきの影響が抑制された半導体装置、及び電圧発生方法を提供することが可能となる。   According to the present invention, it is possible to provide a semiconductor device and a voltage generation method which are highly efficient over a wide load range and in which the effects of temperature fluctuations and manufacturing variations are suppressed.

第１の実施の形態に係る半導体装置の構成の一例を示すブロック図である。FIG. 2 is a block diagram illustrating an example of a configuration of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置のVCO for UCを示す回路図である。FIG. 2 is a circuit diagram illustrating a VCO for UC of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置のCP for UCを示す回路図である。FIG. 2 is a circuit diagram illustrating a CP for UC of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置の制御部（Control Logic for UC）を示す回路図である。FIG. 3 is a circuit diagram illustrating a control unit (Control Logic for UC) of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置のSub-UCを示す回路図である。FIG. 3 is a circuit diagram illustrating a Sub-UC of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置のSub-UC for REFを示す回路図である。FIG. 3 is a circuit diagram illustrating a Sub-UC for REF of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置の、（ａ）はSub-UCの動作波形を示すタイムチャート、（ｂ）はSUB-UC for REFの動作波形を示すタイムチャートである。3A is a time chart illustrating an operation waveform of a Sub-UC, and FIG. 3B is a time chart illustrating an operation waveform of a SUB-UC for REF of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置のUC for REFを示す回路図である。FIG. 3 is a circuit diagram showing UC for REF of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置のUC for REFの動作波形を示すタイムチャートである。5 is a time chart illustrating operation waveforms of UC for REF of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置のUCを示す回路図である。FIG. 2 is a circuit diagram illustrating a UC of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置のUCの動作波形を示すタイムチャートである。5 is a time chart illustrating operation waveforms of the UC of the semiconductor device according to the first embodiment. 第１の実施の形態に係る半導体装置の比較部（Comparator for UC）を示す回路図である。FIG. 3 is a circuit diagram illustrating a comparator (Comparator for UC) of the semiconductor device according to the first embodiment. 第２の実施の形態に係る半導体装置の構成の一例を示すブロック図である。FIG. 13 is a block diagram illustrating an example of a configuration of a semiconductor device according to a second embodiment. 第２の実施の形態に係る半導体装置のVCO for DCを示す回路図である。FIG. 9 is a circuit diagram illustrating a VCO for DC of a semiconductor device according to a second embodiment. 第２の実施の形態に係る半導体装置のCP for DCを示す回路図である。FIG. 9 is a circuit diagram illustrating a CP for DC of the semiconductor device according to the second embodiment. 第２の実施の形態に係る半導体装置の制御部（Control Logic for DC）を示す回路図である。FIG. 13 is a circuit diagram illustrating a control unit (Control Logic for DC) of the semiconductor device according to the second embodiment. 第２の実施の形態に係る半導体装置のSub-DCを示す回路図である。FIG. 9 is a circuit diagram illustrating a Sub-DC of the semiconductor device according to the second embodiment. 第２の実施の形態に係る半導体装置のSub-DC for REFを示す回路図である。FIG. 9 is a circuit diagram illustrating a Sub-DC for REF of the semiconductor device according to the second embodiment. 第２の実施の形態に係る半導体装置のSub-DC及びSUB-DC for REFの動作波形を示すタイムチャートである。9 is a time chart showing operation waveforms of Sub-DC and SUB-DC for REF of the semiconductor device according to the second embodiment. 第２の実施の形態に係る半導体装置のDC for REFを示す回路図である。FIG. 9 is a circuit diagram illustrating DC for REF of the semiconductor device according to the second embodiment. 第２の実施の形態に係る半導体装置のDC for REFの動作波形を示すタイムチャートである。10 is a time chart illustrating operation waveforms of DC for REF of the semiconductor device according to the second embodiment. 第２の実施の形態に係る半導体装置のDCを示す回路図である。FIG. 9 is a circuit diagram illustrating DC of a semiconductor device according to a second embodiment. 第２の実施の形態に係る半導体装置のDCの動作波形を示すタイムチャートである。9 is a time chart illustrating DC operation waveforms of the semiconductor device according to the second embodiment. 第２の実施の形態に係る半導体装置の比較部（Comparator for DC）を示す回路図である。FIG. 13 is a circuit diagram illustrating a comparator (Comparator for DC) of the semiconductor device according to the second embodiment. 第３の実施の形態に係る昇圧型の半導体装置の構成の一例を示すブロック図である。FIG. 14 is a block diagram illustrating an example of a configuration of a boost semiconductor device according to a third embodiment. 第３の実施の形態に係る半導体装置のVCO for UCを示す回路図である。FIG. 14 is a circuit diagram illustrating a VCO for UC of a semiconductor device according to a third embodiment. 第３の実施の形態に係る降圧型の半導体装置の構成の一例を示すブロック図である。FIG. 14 is a block diagram illustrating an example of a configuration of a step-down semiconductor device according to a third embodiment. 第３の実施の形態に係る半導体装置のVCO for DCを示す回路図である。FIG. 13 is a circuit diagram illustrating a VCO for DC of a semiconductor device according to a third embodiment. 第４の実施の形態に係る、（ａ）は昇圧型の半導体装置の構成の一例を示すブロック図、（ｂ）は降圧型の半導体装置の構成の一例を示すブロック図である。FIG. 14A is a block diagram illustrating an example of a configuration of a step-up semiconductor device according to a fourth embodiment, and FIG. 13B is a block diagram illustrating an example of a configuration of a step-down semiconductor device. 第４の実施の形態に係る、（ａ）はSub-UCの回路図、（ｂ）はSub-UC for REFの回路図である。(A) is a circuit diagram of Sub-UC, and (b) is a circuit diagram of Sub-UC for REF according to the fourth embodiment. 第４の実施の形態に係る、（ａ）はSub-DCの回路図、（ｂ）はSub-DC for REFの回路図である。FIG. 9A is a circuit diagram of a Sub-DC, and FIG. 9B is a circuit diagram of a Sub-DC for REF according to the fourth embodiment. 第４の実施の形態に係る、（ａ）はDC for REFの回路図、（ｂ）はUC for REFの回路図である。FIG. 9A is a circuit diagram of DC for REF, and FIG. 9B is a circuit diagram of UC for REF according to the fourth embodiment. 第４の実施の形態に係る、（ａ）はDCの回路図、（ｂ）はUCの回路図である。(A) is a circuit diagram of DC, and (b) is a circuit diagram of UC according to the fourth embodiment. 第４の実施の形態に係るComparator for DCの回路図である。It is a circuit diagram of Comparator for DC concerning a 4th embodiment. 第４の実施の形態に係るComparator for UCの回路図である。It is a circuit diagram of Comparator for UC concerning a 4th embodiment. 従来技術に係る半導体装置の構成を示すブロック図である。FIG. 14 is a block diagram illustrating a configuration of a semiconductor device according to a conventional technique.

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。なお、以下の説明において、Out_COMP、Clk_VCO、VCO for UC(DC)、Q_1及びQb_1、Q_3及びQb_3、Sub_UC(DC)、Q_2及びQb_2、Out_UC(DC)、UC(DC)、Q_1_REF及びQb_1_REF、Q_3_REF及びQb_3_REF、Sub_UC(DC) for REF、Q_2_REF及びQb_2_REF、Out_REF、UC_for_REF、Comparator for UC(DC)、Vias_CP、CP for UC 、For Up(Down) Converter、Control_Logic_for UC(DC)、容量CREF、容量CUCの各々は、本願発明に係る「出力制御信号」、「クロック信号」、「電圧制御発振部」、「変換制御信号」、「変換電圧」、「変換電圧生成部」、「充放電制御信号」、「出力電圧」、「出力電圧生成部」、「参照制御信号」「参照変換電圧」、「参照変換電圧生成部」、「参照充放電制御信号」、「参照電圧」、「参照電圧生成部」、「比較部」、「周波数制御信号」、「電圧制御発振制御部」、「変換用信号生成部」、「生成制御部」、「参照容量」、「出力容量」の一例である。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings. In the following description, Out_COMP, Clk_VCO, VCO for UC (DC), Q_1 and Qb_1, Q_3 and Qb_3, Sub_UC (DC), Q_2 and Qb_2, Out_UC (DC), UC (DC), Q_1_REF and Qb_1_REF, Q_3_REF And Qb_3_REF, Sub_UC (DC) for REF, Q_2_REF and Qb_2_REF, Out_REF, UC_for_REF, Comparator for UC (DC), Vias_CP, CP for UC, For Up (Down) Converter, Control_Logic_for UC (DC), Capacity C REF , Capacity C each UC is according to the present invention, "output control signal", "clock signal", "the voltage controlled oscillator,""conversion control signal", "conversion voltage", "converting voltage generator", "charge-discharge control signal , Output voltage, output voltage generator, reference control signal, reference conversion voltage, reference conversion voltage generator, reference charge / discharge control signal, reference voltage, reference voltage generation Section, comparison section, frequency control signal, voltage-controlled oscillation control section, conversion signal generation section, generation control section, Illumination capacity "and" output capacity ".

［第１の実施の形態］
図１から図１２を参照して本実施の形態に係る半導体装置、及び電圧発生方法について説明する。本実施の形態は、本発明を所定の電圧を昇圧して出力電圧を生成する昇圧DCDCコンバータ（電圧発生回路）に適用した形態である。図１に示すように本実施の形態に係る半導体装置１０は、クロック生成部１１、制御部１２、昇圧部１３、参照電圧生成部１４、比較部１５を含んで構成されている。 [First Embodiment]
A semiconductor device and a voltage generation method according to the present embodiment will be described with reference to FIGS. This embodiment is an embodiment in which the present invention is applied to a boost DCDC converter (voltage generation circuit) that boosts a predetermined voltage to generate an output voltage. As shown in FIG. 1, the semiconductor device 10 according to the present embodiment includes a clock generator 11, a controller 12, a booster 13, a reference voltage generator 14, and a comparator 15.

昇圧部１３(図１では「Step Up (Boost) Converter)」と表記)は、昇圧動作により出力電圧Out_UCを生成するUC、UCのMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)を用いたスイッチ(図１０に示すＰ型ＭＯＳトランジスタp53)を制御するスイッチ駆動用信号を生成するSub-UCを備えている。参照電圧生成部１４(図１では「Reference Voltage Generator」と表記)、は、昇圧動作によりリファレンス電圧Out_REFを生成するUC for REF、UC for REFのMOSFETスイッチの駆動用信号を生成するSub-UC for REFを備えている。比較部１５(図１では「Comparator for UC」と表記)は、出力電圧Out_UCと参照（リファレンス）電圧Out_REFを比較する。制御部１２(図１では「Control Logic for UC」と表記)は、半導体装置１０の各部を制御する。クロック生成部１１(図１では「Clock Generator」と表記)は、半導体装置１０で用いるクロック信号を生成する電圧制御発信器であるVCO（Voltage Control Oscillator） for UC、及びVCOの周波数を制御するための電圧を生成するCP (Charge Pump) for UCを備えている。   The booster 13 (in FIG. 1, referred to as “Step Up (Boost) Converter)” is a switch using a UC that generates an output voltage Out_UC by a boosting operation, and a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) of the UC. (P-type MOS transistor p53 shown in FIG. 10) is provided with a Sub-UC for generating a switch drive signal. The reference voltage generator 14 (referred to as “Reference Voltage Generator” in FIG. 1) includes a UC for REF for generating a reference voltage Out_REF by a boosting operation, and a Sub-UC for generating a drive signal for driving a MOSFET switch of the UC for REF. Has REF. The comparison unit 15 (denoted as “Comparator for UC” in FIG. 1) compares the output voltage Out_UC with a reference (reference) voltage Out_REF. The control unit 12 (referred to as “Control Logic for UC” in FIG. 1) controls each unit of the semiconductor device 10. The clock generation unit 11 (indicated as “Clock Generator” in FIG. 1) controls the frequency of a VCO (Voltage Control Oscillator) for UC, which is a voltage control oscillator that generates a clock signal used in the semiconductor device 10, and the frequency of the VCO. It has a CP (Charge Pump) for UC that generates a voltage.

図２はVCO for UCの回路図を示している。図２に示すようにVCO for UCは、Vbias_CPにより周波数を制御するＰ型ＭＯＳトランジスタpb01-pb07、リング発振部を構成するインバータであるＰ型ＭＯＳトランジスタp01-p07とＮ型ＭＯＳトランジスタn01-n07、En_VCOによりVCO for UCのオンオフを制御するＮ型ＭＯＳトランジスタn011-n014とＰ型ＭＯＳトランジスタp011-p014、出力容量であるc01-c06、ダミー用のＰ型ＭＯＳトランジスタp08-p010とＮ型ＭＯＳトランジスタn08-n010、最終段のインバータであるＰ型ＭＯＳトランジスタp07とＮ型ＭＯＳトランジスタn07のゲインを向上させるＰ型ＭＯＳトランジスタp015を含んで構成されている。   FIG. 2 shows a circuit diagram of the VCO for UC. As shown in FIG. 2, the VCO for UC includes a P-type MOS transistor pb01-pb07 for controlling the frequency by Vbias_CP, a P-type MOS transistor p01-p07 and an N-type MOS transistor n01-n07 which are inverters forming a ring oscillating unit. N-type MOS transistor n011-n014 and P-type MOS transistor p011-p014 for controlling ON / OFF of VCO for UC by En_VCO, output capacitance c01-c06, dummy P-type MOS transistor p08-p010 and N-type MOS transistor n08 -n010, which includes a P-type MOS transistor p015 which improves the gain of the P-type MOS transistor p07 and the N-type MOS transistor n07 which are the final stage inverters.

VCO for UCの動作は以下のとおりである。すなわち、En_VCOがLowからHighに立ち上がると動作を開始しクロック信号出力であるClk_VCOが出力される。Clk_VCOの周波数は主にVbias_CPの電位及び容量c01-c06の容量値で決まる。VCO for UCによって生成されたクロック信号であるClk VCOは制御部１２及び比較部１５に供給される。   The operation of VCO for UC is as follows. That is, when En_VCO rises from Low to High, the operation starts and Clk_VCO which is a clock signal output is output. The frequency of Clk_VCO is mainly determined by the potential of Vbias_CP and the capacitance values of capacitors c01-c06. The Clk VCO, which is a clock signal generated by the VCO for UC, is supplied to the control unit 12 and the comparison unit 15.

図３はCP for UCの回路図を示している。図３に示すようにCP for UCは、は電流生成用のチャージポンプ部を構成するＰ型ＭＯＳトランジスタp13とＮ型ＭＯＳトランジスタn13、容量c11、カレントミラー部のＰ型ＭＯＳトランジスタp11とp12及びＮ型ＭＯＳトランジスタn11とn12、カレントミラー部の安定化容量である容量c12とc13、Vbias_CPを制御するチャージポンプ部のＰ型ＭＯＳトランジスタp14とＮ型ＭＯＳトランジスタn14、容量c14、Rst_CPによりVbias_CPをLowレベルにリセットするＮ型ＭＯＳトランジスタn15を含んで構成されている。   FIG. 3 shows a circuit diagram of CP for UC. As shown in FIG. 3, the CP for UC comprises a P-type MOS transistor p13 and an N-type MOS transistor n13, a capacitor c11, a P-type MOS transistor p11 and p12, and a N Vbias_CP is at a low level by the type MOS transistors n11 and n12, the capacitances c12 and c13, which are the stabilizing capacitances of the current mirror unit, the P-type MOS transistor p14 and the N-type MOS transistor n14 of the charge pump unit that controls Vbias_CP, the capacitance c14, and Rst_CP And an N-type MOS transistor n15 that resets the voltage to n.

CP for UCの動作は以下のとおりである。すなわち、電流生成用のチャージポンプ部はクロック信号Clk_VCOが常に入力されているため、予め定められた一定の電流が常に流れている。その電流値はクロック信号Clk_VCOの周波数と容量c11に依存する。電流生成用のチャージポンプ部に流れる電流はカレントミラーを通してVbias_CPを制御するチャージポンプ部に供給される。比較部１５の出力である比較部出力Out_COMPがLowの場合、Ｎ型ＭＯＳトランジスタn14がオンとなり、Ｎ型ＭＯＳトランジスタn12からシンク電流が流れる。この際出力容量c14が放電され、Vbias_CPの電位が下がる。一方比較部出力Out_COMPがHighの場合、Ｐ型ＭＯＳトランジスタp14がオンとなり、Ｐ型ＭＯＳトランジスタp12からソース電流が流れる。この際出力容量c14が充電され、Vbias_CPが上昇する。以上の動作によって、CP for UCは比較部１５の出力Out COMPに基づいて、VCO for UCの発振周波数を制御する。   The operation of CP for UC is as follows. That is, since the clock signal Clk_VCO is always input to the current generation charge pump unit, a predetermined constant current always flows. The current value depends on the frequency of the clock signal Clk_VCO and the capacitance c11. The current flowing in the current generating charge pump unit is supplied to a charge pump unit that controls Vbias_CP through a current mirror. When the comparison unit output Out_COMP, which is the output of the comparison unit 15, is Low, the N-type MOS transistor n14 is turned on, and a sink current flows from the N-type MOS transistor n12. At this time, the output capacitor c14 is discharged, and the potential of Vbias_CP drops. On the other hand, when the comparison unit output Out_COMP is High, the P-type MOS transistor p14 is turned on, and a source current flows from the P-type MOS transistor p12. At this time, the output capacitance c14 is charged, and Vbias_CP increases. With the above operation, the CP for UC controls the oscillation frequency of the VCO for UC based on the output Out COMP of the comparison unit 15.

図４は制御部１２（Control Logic for UC）の回路図を示している。図４に示すように制御部１２（Control Logic for UC）は、昇圧用信号生成部（図４では「For UP Converter」と表記）１６とリファレンス用信号生成部（図４では「For Reference Voltage Generator」と表記）１７を含んで構成されている。   FIG. 4 is a circuit diagram of the control unit 12 (Control Logic for UC). As shown in FIG. 4, the control unit 12 (Control Logic for UC) includes a boost signal generation unit (denoted as “For UP Converter” in FIG. 4) 16 and a reference signal generation unit (“For Reference Voltage Generator in FIG. 4”). 17).

昇圧用信号生成部１６は、１／２分周器１２０、３個のインバータと２個のＯＲ回路と２個のＮＯＲ回路で構成されたノンオーバーラップ信号生成部１２１、２個のＤラッチで拘泥されたＤラッチ部１２２、２個のインバータで構成されたインバータ部１２３を含んで構成されている。昇圧用信号生成部１６はVCO for UCからのクロック信号Clk_VCOを１／２分周器１２０で1/2に分周した信号を用い、ノンオーバーラップ信号Q_1及びQb_1、Q_2及びQb_2を生成する。ここで、Ｄラッチ部１２２の動作によって、Q_2及びQb_2は比較部出力Out_COMPがLowのときのみ出力される。   The boosting signal generator 16 is a non-overlap signal generator 121 composed of a 1/2 frequency divider 120, three inverters, two OR circuits, and two NOR circuits, and two D latches. It is configured to include a D-latch unit 122 that is bound and an inverter unit 123 that is configured by two inverters. The boosting signal generator 16 generates non-overlapping signals Q_1 and Qb_1, Q_2 and Qb_2 by using a signal obtained by dividing the clock signal Clk_VCO from the VCO for UC by 1/2 with the 分 divider 120. Here, due to the operation of the D latch unit 122, Q_2 and Qb_2 are output only when the comparison unit output Out_COMP is Low.

リファレンス用信号生成部１７は、１／４分周器１２４、３個のインバータと２個のＯＲ回路と２個のＮＯＲ回路で構成されたノンオーバーラップ信号生成部１２５、ＡＮＤ回路とＮＡＮＤ回路を１個ずつ含んで構成されたカウンタ部１２６、２個のＤラッチで構成されたＤラッチ部１２７、トリミング信号生成部（図４では、「Trimming Logic」と表記）１２８、１２９を含んで構成されている。リファレンス用信号生成部１７は、クロック信号Clk_VCOを１／２分周器１２０及び１／４分周器１２４によって1/8に分周した信号を用い、ノンオーバーラップ信号であるQ_1_REF及びQb_1_REF、Q_2_REF[6:0]及びQb_2_REF[6:0]を生成する。Q_2_REF[6:0]及びQb_2_REF[6:0]は、トリミング信号Trim_REF [6:0]によってどの信号を出力するかが選択される。選択された信号は3ビットのカウンタ部１２６が“111”となった場合にのみ出力される。選択されたQ_2_REF[6:0]及びQb_2_REF[6:0]はUC for REF（図８参照）のトリミング容量の選択に用いられる。   The reference signal generator 17 includes a 1/4 frequency divider 124, a non-overlap signal generator 125 composed of three inverters, two OR circuits, and two NOR circuits, an AND circuit and a NAND circuit. It includes a counter unit 126 including one by one, a D latch unit 127 including two D latches, and a trimming signal generation unit (in FIG. 4, denoted as “Trimming Logic”) 128 and 129. ing. The reference signal generation unit 17 uses a signal obtained by dividing the clock signal Clk_VCO to / 8 by the ２ divider 120 and the ４ divider 124, and uses non-overlapping signals Q_1_REF, Qb_1_REF, and Q_2_REF. [6: 0] and Qb_2_REF [6: 0] are generated. Which signal to output as Q_2_REF [6: 0] and Qb_2_REF [6: 0] is selected by the trimming signal Trim_REF [6: 0]. The selected signal is output only when the 3-bit counter 126 becomes "111". The selected Q_2_REF [6: 0] and Qb_2_REF [6: 0] are used for selecting the trimming capacitance of UC for REF (see FIG. 8).

図５はSub-UCの回路図を示している。図５に示すように、Sub-UCは電源電圧VDDからVDDだけ昇圧するチャージポンプ部のＮ型ＭＯＳトランジスタn23、n24、容量c21、c22、VDDから2VDDの振幅を有する信号を生成するＮ型ＭＯＳトランジスタn21、n22、Ｐ型ＭＯＳトランジスタp21、p22を含んで構成されている。Sub-UCは、制御部１２からのQ_1、Qb-1に基づいてUCで用いるQ_3、Qb_3を生成する。   FIG. 5 shows a circuit diagram of the Sub-UC. As shown in FIG. 5, the Sub-UC is an N-type MOS transistor for generating a signal having an amplitude of 2VDD from N-type MOS transistors n23 and n24, capacitors c21 and c22, and VDD of the charge pump unit which boosts the power supply voltage by VDD from VDD. It includes transistors n21 and n22 and P-type MOS transistors p21 and p22. The Sub-UC generates Q_3 and Qb_3 used in the UC based on Q_1 and Qb-1 from the control unit 12.

図６はSub-UC for REFの回路図を示している。図６に示すようにSub-UC for REFの回路構成は図５に示すSub-UCの回路構成と同様である。Sub-UC for REFは、制御部１２からのQ_1_REF、Qb-1_REFに基づいてUCで用いるQ_3_REF、Qb_3_REFを生成する。   FIG. 6 shows a circuit diagram of the Sub-UC for REF. As shown in FIG. 6, the circuit configuration of the Sub-UC for REF is the same as the circuit configuration of the Sub-UC shown in FIG. The Sub-UC for REF generates Q_3_REF and Qb_3_REF used in the UC based on Q_1_REF and Qb-1_REF from the control unit 12.

図７（ａ）はSub-UC（図５参照）のタイムチャートを、図７（ｂ）はSUB-UC for REF（図６参照）のタイムチャートを各々示している。図７（ａ）に示すようにVDDから2VDDに昇圧するチャージポンプ部は容量c21及びc22にQb_1及びQ_1の信号が入力されると、Vb_1及びV_1がQb_1及びQ_1に同期してVDDから2VDDの間を振動する。Vb_1がVDD及びV_1が2VDDの場合はQb_1がLow(=VSS)及びQ_1がHigh(=VDD)であるため、Ｐ型ＭＯＳトランジスタp21がオフ及びＮ型ＭＯＳトランジスタn21がオン、Ｐ型ＭＯＳトランジスタp22がオン及びＮ型ＭＯＳトランジスタn22がオフし、Qb_3はVSS及びQ_3は2VDDとなる。またVb_1が2VDD及びV_1がVDDのときはQb_1がHigh(=VDD)及びQ_1がLow(=VSS)であるため、Ｐ型ＭＯＳトランジスタp21がオン及びＮ型ＭＯＳトランジスタn21がオフ、Ｐ型ＭＯＳトランジスタp22がオフ及びＮ型ＭＯＳトランジスタn22がオンし、Qb_3は2VDD及びQ_3はVSSとなる。以上の動作によってSub-UCから2VDDの振幅を有するQ_3、Qb_3が出力される。   7A shows a time chart of Sub-UC (see FIG. 5), and FIG. 7B shows a time chart of SUB-UC for REF (see FIG. 6). As shown in FIG. 7A, when the charge pump section boosts the voltage from VDD to 2VDD, when the signals of Qb_1 and Q_1 are input to the capacitors c21 and c22, Vb_1 and V_1 are synchronized with Qb_1 and Q_1 to change the voltage of VDD from 2VDD. Vibrating between. When Vb_1 is VDD and V_1 is 2VDD, since Qb_1 is Low (= VSS) and Q_1 is High (= VDD), the P-type MOS transistor p21 is off, the N-type MOS transistor n21 is on, and the P-type MOS transistor p22 Is turned on and the N-type MOS transistor n22 is turned off, and Qb_3 becomes VSS and Q_3 becomes 2VDD. When Vb_1 is 2VDD and V_1 is VDD, since Qb_1 is High (= VDD) and Q_1 is Low (= VSS), the P-type MOS transistor p21 is on, the N-type MOS transistor n21 is off, and the P-type MOS transistor p22 is turned off and the N-type MOS transistor n22 is turned on, and Qb_3 becomes 2VDD and Q_3 becomes VSS. Through the above operation, Q_3 and Qb_3 having an amplitude of 2VDD are output from the Sub-UC.

図７（ｂ）に示すように、Sub-UC for REFは上記のSub-UCと同様の動作をClk_VCOの1/8分周信号で行う。なお、Sub-UC for REFで１／８分周信号を用いているのは消費電力低減のためである。   As shown in FIG. 7B, the Sub-UC for REF performs the same operation as the above-described Sub-UC with a 1/8 frequency-divided signal of Clk_VCO. The reason why the 1/8 frequency-divided signal is used in the Sub-UC for REF is to reduce power consumption.

図８はUC for REFの回路図を示している。図８に示すように、UC for REFはリファレンス用チャージポンプ部のトリミング用の容量ct（図８では「Trimming Capacitor」と表記）とＰ型ＭＯＳトランジスタp41、p42、Ｎ型ＭＯＳトランジスタn41、n42を含んで構成されている。UC for REFはQ_3_REF、Qb3_REFに基づいて比較部１５に出力する参照電圧Out_REFを生成する。   FIG. 8 shows a circuit diagram of UC for REF. As shown in FIG. 8, the UC for REF includes a trimming capacitor ct (referred to as “Trimming Capacitor” in FIG. 8) of the reference charge pump unit and P-type MOS transistors p41 and p42 and N-type MOS transistors n41 and n42. It is comprised including. The UC for REF generates a reference voltage Out_REF to be output to the comparison unit 15 based on Q_3_REF and Qb3_REF.

図９はUC for REFのタイムチャートを示している。図９に示すように、UC for REFは16パルス中14パルスだけ容量CREF（図１参照）を介して参照電圧Out_REFをチャージし、16パルス中2パルスだけ容量CREFを介してOut_REFをディスチャージする。すなわち、Out_REFは図９に示すVrefを中心としVrippleの振幅で周期的に振動する。チャージ時はQ_3_REF、Qb_3_REF及びQ_2_REF[6:0]、Qb_2_REF[6:0]が動作しており、ディスチャージ時はQ_3_REF、Qb_3_REFのみが動作している。また1パルス分のチャージ量はトリミング信号Trim_REF[6:0]のコード値が高いほど大きくなり最大でVDD×127×ct、ディスチャージ量は常にVDD×127×ctである。ここでctは図８に示すトリミング用の容量ctの容量値とする。以上より、Out_REFは以下に示す（式１）で表現される。

ここで、N0からN6はTrim_REF[6:0]のトリミングコード値を表している。本実施の形態に係る半導体装置１０では、（式１）に即して参照電圧Out_REFはVDDから1.778×VDDまでトリミングで調整できる。その結果参照電圧Out_REFの電圧値はプロセス（製造）バラつき及び温度バラツキの影響を受けにくくなっている。 FIG. 9 shows a time chart of UC for REF. As shown in FIG. 9, UC for REF charges the reference voltage Out_REF via the capacitance C REF (refer to FIG. 1) for 14 pulses out of 16 pulses, and discharges Out_REF via the capacitance C REF for only 2 pulses out of 16 pulses. I do. That is, Out_REF periodically oscillates with the amplitude of Vripple around Vref shown in FIG. During charging, Q_3_REF, Qb_3_REF and Q_2_REF [6: 0], Qb_2_REF [6: 0] are operating, and during discharging, only Q_3_REF and Qb_3_REF are operating. Also, the charge amount for one pulse increases as the code value of the trimming signal Trim_REF [6: 0] increases, and is VDD × 127 × ct at maximum, and the discharge amount is always VDD × 127 × ct. Here, ct is the capacitance value of the trimming capacitor ct shown in FIG. As described above, Out_REF is expressed by the following (Equation 1).

Here, N 6 from N 0 is Trim_REF: represents the trimming code value [6: 0]. In the semiconductor device 10 according to the present embodiment, the reference voltage Out_REF can be adjusted from VDD to 1.778 × VDD by trimming according to (Equation 1). As a result, the voltage value of the reference voltage Out_REF is less affected by process (manufacturing) variation and temperature variation.

図１０はUCの回路図を示している。図１０に示すように、UCはチャージポンプ部の容量c51、Ｐ型ＭＯＳトランジスタp51、Ｎ型ＭＯＳトランジスタn51、及び容量c52、Ｐ型ＭＯＳトランジスタp52、Ｎ型ＭＯＳトランジスタn52、チャージポンプをオン、オフするスイッチであるＰ型ＭＯＳトランジスタp53、Ｐ型ＭＯＳトランジスタp53のゲート電圧を生成するレベルシフタ回路(図１０では「Level Shifter」と表記）を含んで構成されている。   FIG. 10 shows a circuit diagram of the UC. As shown in FIG. 10, UC is a capacitor c51, a P-type MOS transistor p51, an N-type MOS transistor n51, and a capacitor c52, a P-type MOS transistor p52, an N-type MOS transistor n52, and a charge pump of a charge pump unit. It is configured to include a P-type MOS transistor p53, which is a switch to be turned on, and a level shifter circuit (denoted as “Level Shifter” in FIG. 10) that generates a gate voltage of the P-type MOS transistor p53.

図１１はUCのタイムチャートを示している。図１１に示すように、UCは出力電圧Out_UCが参照電圧Out_REF(Vref)よりも低い場合、比較部出力Out_COMPがHighとなり容量CUC（図１参照）を介してOut_UCをチャージする。また出力電圧Out_UCが参照電圧Out_REFよりも高い場合、比較部出力Out_COMPがLowとなり、容量CUC（図１参照）を介してのUCのチャージ動作を停止する。チャージ時はQ_3、Qb_3及びQ_2、Qb_2が動作しており、停止時はQ_2、Qb_2及びスイッチであるＰ型ＭＯＳトランジスタp53がオフしている。動作周波数、すなわちクロック信号Clk_VCOの周波数は出力電圧Out_UCが参照電圧Out_REFに近づくと徐々に下がり、最終的にUC（図１０参照）のチャージポンプの出力インピーダンスとOut_UCに接続された出力負荷のインピーダンスとが等しくなる動作周波数に自動的に調整される。
この際、図１１に示すように比較部出力Out_COMPのデューティは約５０％となり、均衡点に落ち着く。このことにより、本実施の形態に係る半導体装置によれば高効率の電圧発生回路が得られる。 FIG. 11 shows a time chart of the UC. As shown in FIG. 11, when the output voltage Out_UC is lower than the reference voltage Out_REF (Vref), the comparator output Out_COMP becomes High and charges Out_UC via the capacitance C UC (see FIG. 1). When the output voltage Out_UC is higher than the reference voltage Out_REF, the comparison unit output Out_COMP becomes Low, and the charging operation of the UC via the capacitor C UC (see FIG. 1) is stopped. When charging, Q_3, Qb_3 and Q_2, Qb_2 are operating, and when stopped, Q_2, Qb_2 and the P-type MOS transistor p53, which is a switch, are off. The operating frequency, that is, the frequency of the clock signal Clk_VCO gradually decreases as the output voltage Out_UC approaches the reference voltage Out_REF, and finally the output impedance of the charge pump of the UC (see FIG. 10) and the impedance of the output load connected to Out_UC. Are automatically adjusted to the operating frequency at which
At this time, as shown in FIG. 11, the duty of the comparison unit output Out_COMP becomes about 50%, and settles to the equilibrium point. Thus, according to the semiconductor device of the present embodiment, a highly efficient voltage generation circuit can be obtained.

図１２は比較部１５（Comparator for UC）の回路図を示している。比較部１５は、インバータラッチ部のＰ型ＭＯＳトランジスタp61、Ｎ型ＭＯＳトランジスタn61、Ｐ型ＭＯＳトランジスタp62、Ｎ型ＭＯＳトランジスタn62、動作とリセットを制御するスイッチであるＰ型ＭＯＳトランジスタp63、Ｎ型ＭＯＳトランジスタn63、n64、安定動作用容量である容量c61とc62、及びNOR型のRS-FFを含んで構成されている。なお比較部１５の回路構成ではトランジスタの縦積み数を3段に抑えられているので、低電圧動作に好適である。   FIG. 12 is a circuit diagram of the comparator 15 (Comparator for UC). The comparison unit 15 includes a P-type MOS transistor p61, an N-type MOS transistor n61, a P-type MOS transistor p62, an N-type MOS transistor n62 of the inverter latch unit, a P-type MOS transistor p63 which is a switch for controlling operation and reset, and an N-type It is configured to include MOS transistors n63 and n64, capacitors c61 and c62, which are capacitors for stable operation, and a NOR-type RS-FF. Note that, in the circuit configuration of the comparison unit 15, the number of vertically stacked transistors is reduced to three stages, which is suitable for low-voltage operation.

ここで本実施の形態に係る比較部１５ではＰ型ＭＯＳトランジスタp61とp62のバックゲート端子を入力端子とする構成となっている。そのため、入力電位がVDDよりも低くなると寄生ダイオードがオンし、順方向電流が流れ出すことが想定される。従って、入力電位はVDDよりも高く設定する必要があるが、本実施の形態ではVDDよりも高い電位しか扱わないため問題にはならない。   Here, the comparison unit 15 according to the present embodiment has a configuration in which the back gate terminals of the P-type MOS transistors p61 and p62 are used as input terminals. Therefore, when the input potential becomes lower than VDD, the parasitic diode is turned on, and it is assumed that a forward current starts to flow. Therefore, the input potential needs to be set higher than VDD, but this embodiment does not pose a problem because only the potential higher than VDD is handled in this embodiment.

次に比較部１５の動作を説明する。比較部１５はクロック信号Clk_VCOの立ち上がりのタイミングで出力電圧Out_UCと参照電圧Out_REFの大小判定を行い、出力電圧Out_UCが参照電圧Out_REF（＝Vref）を上回っている状態では比較部出力Out_COMPとしてHighを出力し、下回っている状態では比較部出力Out_COMPとしてLowを出力する。なお、タイムチャートに関しては図１１で説明したとおりである。   Next, the operation of the comparison unit 15 will be described. The comparison unit 15 determines the magnitude of the output voltage Out_UC and the reference voltage Out_REF at the rising timing of the clock signal Clk_VCO, and outputs High as the comparison unit output Out_COMP when the output voltage Out_UC exceeds the reference voltage Out_REF (= Vref). However, when the value is lower than the threshold value, Low is output as the comparison unit output Out_COMP. The time chart is as described in FIG.

以下、半導体装置１０の全体の動作について説明する。まず、半導体装置１０の動作が開始するとCP for UC内のRst_CPがHighからLow、VCO for UC内のEn_VCOがLowからHighとなる。このとき、CP for UCの出力Vbias_CPはVSSレベルまで電位が低下している。従って、クロック信号Clk_VCOは高い周波数のクロック信号となっている。   Hereinafter, the overall operation of the semiconductor device 10 will be described. First, when the operation of the semiconductor device 10 starts, Rst_CP in the CP for UC changes from High to Low, and En_VCO in the VCO for UC changes from Low to High. At this time, the potential of the output Vbias_CP of the CP for UC has dropped to the VSS level. Therefore, the clock signal Clk_VCO is a high frequency clock signal.

図１には以下の説明で言及する制御部１２、昇圧部１３、参照電圧生成部１４、及び比較部１５の間の主な信号が○に数字の符号で占めされている。図１に示すように、クロック信号Clk_VCOは制御部１２（Control Logic for UC）及び比較部１５（Comparator for UC）に入力される。制御部１２（Control Logic for UC）はクロック信号Clk_VCOに同期した信号Q_1、Qb_1、Q_2、Qb_2及びQ_1_REF、Qb_1_REF、Q_2_REF[6:0]、Qb_2_REF[6:0]を出力する。Q_1、Qb_1及びQ_1_REF、Qb_1_REFは各々Sub-UC及びSub-UC for REFに入力され、Q_3、Qb_3及びQ_3_REF、Qb_3_REFが生成される。Q_2_REF[6:0]、Qb_2_REF[6:0]及びQ_3_REF、Qb_3_REFはUC_for_REFに入力され、参照電圧Out_REFはトリミング信号Trim_REF[6:0]で設定した値に収束する。Q_2、Qb_2及びQ_3、Qb_3はUCに入力され、徐々に参照電圧Out_REFの値に近づいていく。通常、CUCの容量値はCREFの容量値よりも大きく設定する。その結果先に参照電圧Out_REFが収束し、それを出力電圧Out_UCが追いかける状態となる。 In FIG. 1, the main signals between the control unit 12, the boosting unit 13, the reference voltage generating unit 14, and the comparing unit 15, which will be referred to in the following description, are occupied by ○ and numerals. As shown in FIG. 1, the clock signal Clk_VCO is input to the control unit 12 (Control Logic for UC) and the comparison unit 15 (Comparator for UC). The control unit 12 (Control Logic for UC) outputs signals Q_1, Qb_1, Q_2, Qb_2 and Q_1_REF, Qb_1_REF, Q_2_REF [6: 0], Qb_2_REF [6: 0] synchronized with the clock signal Clk_VCO. Q_1, Qb_1, Q_1_REF, and Qb_1_REF are input to Sub-UC and Sub-UC for REF, respectively, and Q_3, Qb_3, Q_3_REF, and Qb_3_REF are generated. Q_2_REF [6: 0], Qb_2_REF [6: 0], Q_3_REF, and Qb_3_REF are input to UC_for_REF, and the reference voltage Out_REF converges to the value set by the trimming signal Trim_REF [6: 0]. Q_2, Qb_2 and Q_3, Qb_3 are input to the UC and gradually approach the value of the reference voltage Out_REF. Normally, the capacitance value of C UC is set to be larger than the capacitance value of C REF . As a result, the reference voltage Out_REF converges first, and the output voltage Out_UC follows it.

出力電圧Out_UCが参照電圧Out_REFを超えると、クロック信号Clk_VCOの立ち上がりのタイミングで比較部出力Out_CompがLowからHighに立ち上がる。このとき、CP for UC内の容量C14は充電状態となりVbias_CPが徐々に上がっていく。従ってClk_VCOの周波数も共に下がっていく。一方、UCではQ_2、Qb_2及びスイッチであるＰ型ＭＯＳトランジスタp53がオフとなるので、容量CUCへの充電が停止する。仮にこの状態でOut_UCに負荷が接続されていると、Out_UCは徐々に下がっていき、ある一定時間後にOut_REFを下回る。 When the output voltage Out_UC exceeds the reference voltage Out_REF, the comparison unit output Out_Comp rises from Low to High at the rising timing of the clock signal Clk_VCO. At this time, the capacity C14 in the CP for UC is charged and Vbias_CP gradually increases. Therefore, the frequency of Clk_VCO also decreases. On the other hand, in the UC, Q_2 and Qb_2 and the P-type MOS transistor p53, which is a switch, are turned off, so that charging of the capacitor C UC is stopped. If a load is connected to Out_UC in this state, Out_UC gradually decreases, and falls below Out_REF after a certain period of time.

出力電圧Out_UCが参照電圧Out_REFを下回るとクロック信号Clk_VCOの立ち上がりのタイミングで比較部出力Out_CompがHighからLowに立ち下がる。このとき、CP for UC内のC14は放電状態となりVbias_CPが徐々に下がっていく。従ってClk_VCOの周波数も共に上がっていく。   When the output voltage Out_UC falls below the reference voltage Out_REF, the comparison unit output Out_Comp falls from High to Low at the rising timing of the clock signal Clk_VCO. At this time, C14 in the CP for UC is in a discharged state, and Vbias_CP gradually decreases. Therefore, the frequency of Clk_VCO also increases.

以上の動作を繰り返すと、最終的に出力電圧Out_UCが参照電圧Out_REFの平均値に収束し、比較部出力Out_CompのLowとHighのデューティが等しくなる。この状態はCUCへの充電量とOut_UCに接続された負荷からの放電量が等しくなった場合に発生する。つまり、回路の効率が最大になる最適値にクロック信号Clk_VCOの周波数が自動的に調整される。仮にOut_UCに接続された負荷のインピーダンスが変わったとしても、その負荷のインピーダンスに追従するようにクロック信号Clk_VCOの周波数が調整され最適値に収束する。 When the above operation is repeated, the output voltage Out_UC finally converges to the average value of the reference voltage Out_REF, and the low and high duties of the comparison unit output Out_Comp become equal. This condition occurs when the discharge amount from a load connected to the charge amount and Out_UC to C UC has become equal. That is, the frequency of the clock signal Clk_VCO is automatically adjusted to an optimum value that maximizes the circuit efficiency. Even if the impedance of the load connected to Out_UC changes, the frequency of the clock signal Clk_VCO is adjusted so as to follow the impedance of the load, and converges to the optimum value.

以上のように、本実施の形態によれば、UC for REFは電源電圧よりも高い高電圧を生成することが可能となっており、さらに（式１）に示すように参照(リファレンス）電圧Out_REFをトリミングによって調整することが可能となっている。そのため参照電圧Out_REFはプロセス変動及び温度変動に対し頑健（ロバスト）である。   As described above, according to the present embodiment, UC for REF can generate a high voltage higher than the power supply voltage, and further, as shown in (Equation 1), the reference (reference) voltage Out_REF Can be adjusted by trimming. Therefore, the reference voltage Out_REF is robust against process variation and temperature variation.

さらにUCは参照電圧Out_REFの平均値と等しい電圧を、出力負荷に等しい出力インピーダンスを介して出力電圧Out_UCとして出力する。出力インピーダンスの調整は、半導体装置１０の内部に搭載されたVCO for UCの出力であるクロック信号Clk_VCOの周波数を変化させることで自動的に行われる。クロック信号Clk_VCOの周波数は出力が低負荷時には低くなり、高負荷時には高くなる。半導体装置１０に含まれる各回路ブロックはクロック信号Clk_VCOに同期して動作するので、広範囲の負荷領域で高効率な動作が期待できる。   Further, the UC outputs a voltage equal to the average value of the reference voltage Out_REF as an output voltage Out_UC via an output impedance equal to the output load. Adjustment of the output impedance is automatically performed by changing the frequency of the clock signal Clk_VCO, which is the output of the VCO for UC mounted inside the semiconductor device 10. The frequency of the clock signal Clk_VCO is low when the output is low load, and is high when the output is high load. Since each circuit block included in the semiconductor device 10 operates in synchronization with the clock signal Clk_VCO, highly efficient operation can be expected in a wide load region.

以上詳述したように、本実施の形態に係る半導体装置、及び電圧発生方法によれば、広範囲の負荷電流範囲で高効率かつ温度バラツキ、プロセスバラツキに頑健な昇圧DCDCコンバータ（電圧発生回路）を実現することができる。   As described in detail above, according to the semiconductor device and the voltage generation method according to the present embodiment, a step-up DCDC converter (voltage generation circuit) that is highly efficient over a wide range of load current, robust against temperature variations, and process variations. Can be realized.

［第２の実施の形態］
図１３から図２４を参照して本実施の形態に係る半導体装置、及び電圧発生方法について説明する。本実施の形態は、本発明を所定の電圧を降圧して出力電圧を生成する降圧DCDCコンバータ（電圧発生回路）に適用した形態である。図１３に示すように本実施の形態に係る半導体装置２０は、クロック生成部２１、制御部２２、降圧部２３、参照電圧生成部２４、比較部２５を含んで構成されている。 [Second embodiment]
The semiconductor device and the voltage generation method according to the present embodiment will be described with reference to FIGS. This embodiment is an embodiment in which the present invention is applied to a step-down DCDC converter (voltage generation circuit) that generates an output voltage by stepping down a predetermined voltage. As shown in FIG. 13, a semiconductor device 20 according to the present embodiment includes a clock generation unit 21, a control unit 22, a step-down unit 23, a reference voltage generation unit 24, and a comparison unit 25.

降圧部（図１３では「Step Down (Back) Converter」と表記）２３は、降圧動作により出力電圧Out_DCを生成するDC、及びDCのMOSFETスイッチの駆動用信号を生成するSub-DCを含んで構成されている。参照電圧生成部（図１３では「Reference Voltage Generator」と表記）２４は降圧動作により参照（リファレンス）電圧Out_REFを生成するDC for REF、DC for REFのMOSFETスイッチの駆動用信号を生成するSub-DC for REFを含んで構成されている。比較部（図１３では「Comparator for DC」と表記）２５は出力電圧Out_DCと参照電圧Out_REFとを比較する。制御部（図１３では「Control Logic for DC」と表記）２２は半導体装置２０の各回路ブロックを制御する。クロック生成部２１は、クロック信号を生成するVCO for DC、及びVCOの周波数を制御するための電圧を生成するCP for DCを含んで構成されている。   The step-down unit (referred to as “Step Down (Back) Converter” in FIG. 13) 23 includes a DC that generates an output voltage Out_DC by a step-down operation and a Sub-DC that generates a drive signal for a DC MOSFET switch. Have been. A reference voltage generator (referred to as “Reference Voltage Generator” in FIG. 13) 24 is a DC for REF that generates a reference (reference) voltage Out_REF by a step-down operation, and a Sub-DC that generates a drive signal for a DC for REF MOSFET switch. It is configured to include for REF. The comparing unit (denoted as “Comparator for DC” in FIG. 13) 25 compares the output voltage Out_DC with the reference voltage Out_REF. The control unit (described as “Control Logic for DC” in FIG. 13) 22 controls each circuit block of the semiconductor device 20. The clock generation unit 21 includes a VCO for DC that generates a clock signal, and a CP for DC that generates a voltage for controlling the frequency of the VCO.

図１４はVCO for DCの回路図を示している。図１４に示すVCO for DCの回路構成は図２に示すVCO for UCの回路構成と基本的に同じである。すなわち、Vbias_CPにより周波数を制御するＮ型ＭＯＳトランジスタnb01-nb07、リング発振部のインバータを構成するＰ型ＭＯＳトランジスタp01-p07とＮ型ＭＯＳトランジスタn01-n07、En_VCOによりVCOのオンオフを制御するＮ型ＭＯＳトランジスタn011-n014とＰ型ＭＯＳトランジスタp011-p014、出力容量である容量c01-c06、ダミー用トランジスタであるＰ型ＭＯＳトランジスタp08-p010とＮ型ＭＯＳトランジスタn08-n010、最終段のインバータを構成するＰ型ＭＯＳトランジスタp07とＮ型ＭＯＳトランジスタn07のゲインを向上させるＮ型ＭＯＳトランジスタn015で構成される。   FIG. 14 shows a circuit diagram of the VCO for DC. The circuit configuration of the VCO for DC shown in FIG. 14 is basically the same as the circuit configuration of the VCO for UC shown in FIG. That is, N-type MOS transistors nb01-nb07 that control the frequency by Vbias_CP, P-type MOS transistors p01-p07 and N-type MOS transistors n01-n07 that form the inverter of the ring oscillation unit, and N-type that controls the ON / OFF of the VCO by En_VCO A MOS transistor n011-n014 and a P-type MOS transistor p011-p014, a capacitance c01-c06 as an output capacitor, a P-type MOS transistor p08-p010 and an N-type MOS transistor n08-n010 as dummy transistors, and a final stage inverter are configured. And an N-type MOS transistor n015 for improving the gain of the P-type MOS transistor p07 and the N-type MOS transistor n07.

VCO for DCの動作は以下のとおりである。すなわち、Enb_VCOがHighからLowに立ち下がるとVCO for DCは動作を開始しクロック信号であるClk_VCOを出力する。クロック信号Clk_VCOの周波数は主にVbias_CPの電位及び容量c01-c06の容量値で決まる。図１３に示すように、VCO for DCで生成されたクロック信号Clk_VCOは制御部２２に供給される。   The operation of VCO for DC is as follows. That is, when the Enb_VCO falls from High to Low, the VCO for DC starts operation and outputs a clock signal Clk_VCO. The frequency of the clock signal Clk_VCO is mainly determined by the potential of Vbias_CP and the capacitance values of the capacitors c01-c06. As shown in FIG. 13, the clock signal Clk_VCO generated by the VCO for DC is supplied to the control unit 22.

図１５はCP for DCの回路図を示している。図１５に示すようにCP for DCは電流生成用のチャージポンプ部を構成するＰ型ＭＯＳトランジスタp13とＮ型ＭＯＳトランジスタn13、容量c11、カレントミラー部を構成するＰ型ＭＯＳトランジスタp11とp12及びＮ型ＭＯＳトランジスタn11とn12、カレントミラー部を構成する安定化のための容量c12とc13、Vbias_CPを制御するチャージポンプ部を構成するＰ型ＭＯＳトランジスタp14とＮ型ＭＯＳトランジスタn14、容量c14、Rstb_CPによりVbias_CPをHighレベルにリセットするＰ型ＭＯＳトランジスタp15を含んで構成されている。   FIG. 15 shows a circuit diagram of CP for DC. As shown in FIG. 15, the CP for DC is composed of a P-type MOS transistor p13 and an N-type MOS transistor n13, a capacitor c11 forming a charge pump unit for generating a current, a P-type MOS transistor p11, p12 and a N forming a current mirror unit. MOS transistors n11 and n12, capacitors c12 and c13 for stabilization forming a current mirror unit, a P-type MOS transistor p14 and an N-type MOS transistor n14 forming a charge pump unit for controlling Vbias_CP, and a capacitor c14 and Rstb_CP. It includes a P-type MOS transistor p15 for resetting Vbias_CP to a high level.

次にCP for DCの動作を説明する。電流生成用のチャージポンプ部はクロック信号Clk_VCOが常に入力されているため、所定の定電流が定常的に流れている。その電流値はクロック信号Clk_VCOの周波数と容量c11に依存する。該電流はカレントミラーを通してVbias_CPを制御するチャージポンプ部に供給される。そして比較部出力Out_COMPがLowの場合は、Ｎ型ＭＯＳトランジスタn14がオンし、Ｎ型ＭＯＳトランジスタn12からシンク電流が流れる。そのため出力容量c14が放電され、Vbias_CPが下がる。一方比較部出力Out_COMPがHighの場合は、Ｐ型ＭＯＳトランジスタp14がオンし、Ｐ型ＭＯＳトランジスタp12からソース電流が流れる。そのため出力容量c14が充電され、Vbias_CPが上昇する。以上の動作によってVCO for DCの周波数が制御される。   Next, the operation of CP for DC will be described. Since the clock signal Clk_VCO is always input to the current generating charge pump section, a predetermined constant current is constantly flowing. The current value depends on the frequency of the clock signal Clk_VCO and the capacitance c11. The current is supplied to a charge pump unit that controls Vbias_CP through a current mirror. When the comparison unit output Out_COMP is Low, the N-type MOS transistor n14 is turned on, and a sink current flows from the N-type MOS transistor n12. Therefore, the output capacitance c14 is discharged, and Vbias_CP decreases. On the other hand, when the comparison unit output Out_COMP is High, the P-type MOS transistor p14 is turned on, and a source current flows from the P-type MOS transistor p12. Therefore, the output capacitor c14 is charged, and Vbias_CP increases. The above operation controls the frequency of the VCO for DC.

図１６は制御部２２（Control Logic for DC）の回路図を示している。図１６に示すように制御部２２（Control Logic for DC）は、昇圧用信号生成部２６とリファレンス用信号生成部２７を備えている。   FIG. 16 shows a circuit diagram of the control unit 22 (Control Logic for DC). As shown in FIG. 16, the control unit 22 (Control Logic for DC) includes a boost signal generation unit 26 and a reference signal generation unit 27.

昇圧用信号生成部２６は１／２分周器２２０、３個のインバータ、２個ずつのＡＮＤ回路及びＮＡＮＤ回路を含んで構成されたオーバーラップ信号生成部２２１、２個のＤラッチ回路で構成されたＤラッチ部２２２、２個のインバータで構成されたインバータ部２２３を備えている。   The boosting signal generator 26 includes a 1/2 frequency divider 220, three inverters, an overlap signal generator 221 including two AND circuits and two NAND circuits, and two D latch circuits. D latch section 222 and an inverter section 223 composed of two inverters.

昇圧用信号生成部２６ではクロック信号Clk_VCOを１／２分周器２２０で1/2に分周した信号を用い、オーバーラップ信号生成部２２１でオーバーラップ信号Q_1及びQb_1、Q_2及びQb_2を生成する。Q_2及びQb_2はＤラッチ部２２２の動作によって比較部出力Out_COMPがHighのときのみ出力される。インバータ部２２３はQ_2、Qb_2の論理を変換する。   The boosting signal generation unit 26 uses a signal obtained by dividing the clock signal Clk_VCO by で by the 分 frequency divider 220, and the overlap signal generation unit 221 generates overlap signals Q_1, Qb_1, Q_2, and Qb_2. . Q_2 and Qb_2 are output only when the comparison unit output Out_COMP is High due to the operation of the D latch unit 222. The inverter unit 223 converts the logic of Q_2 and Qb_2.

リファレンス用信号生成部２７は１／４分周器２２４、３個のインバータ、２個ずつのＡＮＤ回路及びＮＡＮＤ回路を含んで構成されたオーバーラップ信号生成部２２５、１個ずつのＡＮＤ回路及びＮＡＮＤ回路を含んで構成されたカウンタ部２２６、２個のＤラッチ回路で構成されたＤラッチ部２２７、トリミング信号生成部２２８、２２９を備えている。   The reference signal generation unit 27 includes an overlap signal generation unit 225 including a ４ frequency divider 224, three inverters, two AND circuits and NAND circuits, and one AND circuit and one NAND circuit. A counter unit 226 including a circuit, a D latch unit 227 including two D latch circuits, and trimming signal generation units 228 and 229 are provided.

リファレンス用信号生成部２７ではクロック信号Clk_VCOを１／２分周器２２０及び１／４分周器２２４によって1/8に分周した信号を用い、オーバーラップ信号Q_1_REF及びQb_1_REF、Q_2_REF[6:0]及びQb_2_REF[6:0]を生成する。Q_2_REF[6:0]及びQb_2_REF[6:0]は、トリミング信号Trim_REF [6:0]によってどの信号を出力するかが選択される。その選択した信号は3ビットのカウンタ部２２６が“111”となった場合にのみ出力される。   The reference signal generation unit 27 uses a signal obtained by dividing the clock signal Clk_VCO to / 8 by the ２ divider 220 and the ４ divider 224, and uses the overlap signals Q_1_REF, Qb_1_REF, and Q_2_REF [6: 0]. ] And Qb_2_REF [6: 0] are generated. Which signal to output as Q_2_REF [6: 0] and Qb_2_REF [6: 0] is selected by the trimming signal Trim_REF [6: 0]. The selected signal is output only when the 3-bit counter 226 becomes "111".

図１７にSub-DCの回路図を示している。図１７に示すように、Sub-DCはVSSからVDDだけ降圧するチャージポンプ部を構成するＰ型ＭＯＳトランジスタp21、p22、容量c21、c22、-VDDからVDDまでの振幅の信号を生成するＮ型ＭＯＳトランジスタn21、n22、Ｐ型ＭＯＳトランジスタp23、p24を含んで構成されている。Sub-DCは入力されたQ_1、Qb_1に基づいてQ_3、Qb_3を生成し、UCに供給する（図１３参照）。   FIG. 17 shows a circuit diagram of the Sub-DC. As shown in FIG. 17, the Sub-DC is a P-type MOS transistor p21, p22, a capacitor c21, c22, which constitutes a charge pump unit for stepping down from VSS to VDD, and an N-type that generates a signal having an amplitude from -VDD to VDD. It is configured to include MOS transistors n21 and n22 and P-type MOS transistors p23 and p24. The Sub-DC generates Q_3 and Qb_3 based on the input Q_1 and Qb_1 and supplies them to the UC (see FIG. 13).

図１８はSub-DC for REFの回路図を示している。図１８に示すようにSub-DC for REFの回路構成は図１７に示すSub_DCの回路構成と同様である。Sub-DC for REFは入力されたQ__1_REF、Qb_1_REFに基づいてQ_3_REF、Qb_3_REFを生成し、UCに供給する（図１３参照）。   FIG. 18 shows a circuit diagram of the Sub-DC for REF. As shown in FIG. 18, the circuit configuration of Sub-DC for REF is the same as the circuit configuration of Sub_DC shown in FIG. The Sub-DC for REF generates Q_3_REF and Qb_3_REF based on the input Q__1_REF and Qb_1_REF, and supplies them to the UC (see FIG. 13).

図１９（ａ）はSub-DCのタイムチャートを、図１９（ｂ）はSub-DC for REFのタイムチャートを各々示している。   FIG. 19A shows a time chart of Sub-DC, and FIG. 19B shows a time chart of Sub-DC for REF.

図１９（ａ）に示すように、VSSからVDDだけ降圧するチャージポンプ部（図１７参照）は容量c21及びc22にQb_1及びQ_1の信号が入力されると、Vb_1及びV_1がQb_1及びQ_1に同期して-VDDからVSSの間で振れる。Vb_1が-VDD及びV_1がVSSの場合は、Qb_1がLow(=VSS)及びQ_1がHigh(=VDD)であるため、Ｐ型ＭＯＳトランジスタp23がオフ及びＮ型ＭＯＳトランジスタn21がオンとなり、Ｐ型ＭＯＳトランジスタp24がオン及びＮ型ＭＯＳトランジスタn22がオフし、Qb_3は-VDD及びQ_3はVDDとなる。一方Vb_1がVSS及びV_1が-VDDの場合は、Qb_1がHigh(=VDD)及びQ_1がLow(=VSS)であるため、Ｐ型ＭＯＳトランジスタp23がオン及びＮ型ＭＯＳトランジスタn21がオフとなり、Ｐ型ＭＯＳトランジスタp24がオフ及びＮ型ＭＯＳトランジスタn22がオンとなり、Qb_3はVDD及びQ_3は-VDDとなる。図１９（ｂ）に示すように、Sub-DC for REFはこれと同様の動作をクロック信号Clk_VCOの1/8分周信号で行う。   As shown in FIG. 19A, the charge pump unit (see FIG. 17) that steps down VSS from VDD by VDD is synchronized with Qb_1 and Q_1 when the signals of Qb_1 and Q_1 are input to the capacitors c21 and c22. And swing between -VDD and VSS. When Vb_1 is -VDD and V_1 is VSS, since Qb_1 is Low (= VSS) and Q_1 is High (= VDD), the P-type MOS transistor p23 is off, the N-type MOS transistor n21 is on, and the P-type The MOS transistor p24 is turned on and the N-type MOS transistor n22 is turned off, so that Qb_3 becomes -VDD and Q_3 becomes VDD. On the other hand, when Vb_1 is VSS and V_1 is −VDD, since Qb_1 is High (= VDD) and Q_1 is Low (= VSS), the P-type MOS transistor p23 is turned on, and the N-type MOS transistor n21 is turned off. The type MOS transistor p24 is turned off and the N-type MOS transistor n22 is turned on, so that Qb_3 becomes VDD and Q_3 becomes -VDD. As shown in FIG. 19B, the Sub-DC for REF performs the same operation with a 1/8 frequency-divided signal of the clock signal Clk_VCO.

図２０はDC for REFの回路図を示している。図２０に示すように、DC for REFはリファレンス用チャージポンプ部のトリミング用の容量ctとＰ型ＭＯＳトランジスタp41、p42、Ｎ型ＭＯＳトランジスタn41、n42を含んで構成されている。DC for REFはQ_2_REF[6:0]及びQb_2_REF[6:0]に基づいて参照電圧Out_REFを生成する（図１３も参照）。   FIG. 20 shows a circuit diagram of DC for REF. As shown in FIG. 20, the DC for REF includes a trimming capacitor ct of the reference charge pump unit, P-type MOS transistors p41 and p42, and N-type MOS transistors n41 and n42. DC for REF generates reference voltage Out_REF based on Q_2_REF [6: 0] and Qb_2_REF [6: 0] (see also FIG. 13).

図２１はDC for REFのタイムチャートを示している。DC for REFは16パルス中14パルスだけOut_REFをディスチャージし、16パルス中2パルスだけOut_REFをチャージする。ディスチャージ時はQ_3_REF、Qb_3_REF及びQ_2_REF[6:0]、Qb_2_REF[6:0]が動作しており、チャージ時はQ_3_REF、Qb_3_REFのみが動作している。また1パルス時のディスチャージ量はトリミング信号Trim_REF[6:0]のコード値が高いほど大きくなり最大でVDD×127ct、チャージ量は常にVDD×127ctである。ただし、ctは図２０に示す容量ctの容量値とする。以上から、参照電圧Out_REFは以下に示す（式２）で表現される。

ただしN0からN6はトリミング信号Trim_REF[6:0]のトリミングコード値を表している。（式２）から、Out_REFは-0.778×VDDからVSSまでトリミングで調整が可能である。その結果参照電圧Out REFの電圧値はプロセス（製造）バラつき及び温度バラツキの影響が抑制されている。 FIG. 21 shows a time chart of DC for REF. DC for REF discharges Out_REF for 14 pulses out of 16 pulses and charges Out_REF for 2 pulses out of 16 pulses. At the time of discharging, Q_3_REF, Qb_3_REF and Q_2_REF [6: 0] and Qb_2_REF [6: 0] are operating, and at the time of charging, only Q_3_REF and Qb_3_REF are operating. In addition, the discharge amount during one pulse increases as the code value of the trimming signal Trim_REF [6: 0] increases, and the discharge amount is VDD × 127 ct at maximum, and the charge amount is always VDD × 127 ct. Here, ct is the capacitance value of the capacitance ct shown in FIG. From the above, the reference voltage Out_REF is expressed by the following (Equation 2).

N 6 from N 0 However trimming signal Trim_REF: represents the trimming code value [6: 0]. From (Equation 2), Out_REF can be adjusted by trimming from −0.778 × VDD to VSS. As a result, the influence of process (manufacturing) variation and temperature variation on the voltage value of the reference voltage Out REF is suppressed.

図２２はDCの回路図を示している。図２２に示すように、DCはチャージポンプ部の容量c51、Ｐ型ＭＯＳトランジスタp51、Ｎ型ＭＯＳトランジスタn51、及び容量c52、Ｐ型ＭＯＳトランジスタp52、Ｎ型ＭＯＳトランジスタn52、チャージポンプをオン、オフするスイッチであるＮ型ＭＯＳトランジスタn53、該スイッチのゲート信号を生成するレベルシフタ回路（図２２では、「Level Shifter」と表記）を含んで構成されている。   FIG. 22 shows a DC circuit diagram. As shown in FIG. 22, DC is a capacitor c51, a P-type MOS transistor p51, an N-type MOS transistor n51 and a capacitor c52 of a charge pump unit, a P-type MOS transistor p52, an N-type MOS transistor n52, and a charge pump turned on and off. An N-type MOS transistor n53, which is a switch to be turned on, and a level shifter circuit (denoted as “Level Shifter” in FIG. 22) that generates a gate signal of the switch.

図２３はDCのタイムチャートを示している。図２３を参照してDCの動作を説明する。DCは出力電圧Out_DCが参照電圧Out_REF（図２３では「Vref」と表記）よりも高いと比較部出力Out_COMPがHighとなり容量CDCを介してOut_DCをディスチャージする。また出力電圧Out_DCが参照電圧Out_REFよりも低いと比較部出力Out_COMPがLowとなり、DCはディスチャージ動作を停止する。ディスチャージ時はQ_3、Qb_3及びQ_2、Qb_2が動作しており、停止時はQ_2、Qb_2及びスイッチであるN型MOSトランジスタn53がオフとなっている。動作周波数、すなわちクロック信号Clk_VCOの周波数は出力電圧Out_DCが参照電圧Out_REFに近づいていくと徐々に下がっていき、最終的にチャージポンプ部の出力インピーダンスと出力負荷のインピーダンスが等しくなる均衡点に調整される。 FIG. 23 shows a time chart of DC. The operation of the DC will be described with reference to FIG. DC to discharge the Out_DC comparing unit output Out_COMP via the High next capacitor C DC and higher than the output voltage Out_DC reference voltage Out_REF (denoted in FIG. 23, "Vref"). If the output voltage Out_DC is lower than the reference voltage Out_REF, the comparison unit output Out_COMP becomes Low, and the DC stops the discharge operation. At the time of discharging, Q_3, Qb_3 and Q_2, Qb_2 are operating, and at the time of stopping, Q_2, Qb_2 and the N-type MOS transistor n53 which is a switch are off. The operating frequency, that is, the frequency of the clock signal Clk_VCO, gradually decreases as the output voltage Out_DC approaches the reference voltage Out_REF, and is finally adjusted to an equilibrium point where the output impedance of the charge pump unit and the output load impedance become equal. You.

図２４は比較部２５（Comparator for DC）の回路図を示している。図２４に示すように比較部２５（Comparator for DC）は、インバータラッチ部のＰ型ＭＯＳトランジスタp61、Ｎ型ＭＯＳトランジスタn61、Ｐ型ＭＯＳトランジスタp62、Ｎ型ＭＯＳトランジスタn62、動作とリセットを制御するスイッチであるＮ型ＭＯＳトランジスタn63、Ｐ型ＭＯＳトランジスタp63、p64、安定動作用の容量c61とc62、NAND型のRS-FFを含んで構成されている。比較部２５（Comparator for DC）の回路はトランジスタの縦積み数を3段に抑えているため、低電圧動作に好適である。ここで本比較部２５（Comparator for DC）ではＮ型ＭＯＳトランジスタn61とn62のバックゲート端子を入力端子とする構成のため、入力電位がVSSよりも高くなると寄生ダイオードがオンとなり、順方向電流が流れ出すことも想定される。そのため、入力電位はVSSよりも低く設定する必要があるが、本実施の形態ではVSSよりも低い電位しか扱わないため上記現象が問題になることはない。   FIG. 24 shows a circuit diagram of the comparison unit 25 (Comparator for DC). As shown in FIG. 24, the comparator 25 (Comparator for DC) controls the P-type MOS transistor p61, the N-type MOS transistor n61, the P-type MOS transistor p62, the N-type MOS transistor n62, the operation and the reset of the inverter latch unit. It includes an N-type MOS transistor n63 as a switch, P-type MOS transistors p63 and p64, capacitors c61 and c62 for stable operation, and a NAND type RS-FF. The circuit of the comparison unit 25 (Comparator for DC) is suitable for low-voltage operation because the number of vertically stacked transistors is reduced to three. Since the comparator 25 has a configuration in which the back gate terminals of the N-type MOS transistors n61 and n62 are used as input terminals, when the input potential becomes higher than VSS, the parasitic diode is turned on, and the forward current is reduced. It is also expected that it will flow. Therefore, the input potential needs to be set lower than VSS. However, in the present embodiment, since only a potential lower than VSS is handled, the above phenomenon does not cause a problem.

比較部２５（Comparator for DC）の動作は以下のとおりである。すなわち比較部２５はクロック信号Clk_VCOの立ち上がりのタイミングで大小判定を行い、出力電圧Out_DCが参照電圧Out_REF（＝Vref）を上回っている状態では比較部出力Out_COMPはHighを出力し、下回っている状態ではLowを出力する。比較部２５は以上の動作によって比較結果である比較部出力Out_COMPを生成し、図１３に示すように、DC、CP for DC、及び制御部２２に出力する。タイムチャートは図２３で説明したとおりである。   The operation of the comparator 25 (Comparator for DC) is as follows. That is, the comparison unit 25 makes a magnitude determination at the rising timing of the clock signal Clk_VCO, and when the output voltage Out_DC is higher than the reference voltage Out_REF (= Vref), the comparison unit output Out_COMP outputs High, and when the output voltage Out_DC is lower than the reference voltage Out_REF (= Vref). Outputs Low. The comparison unit 25 generates a comparison unit output Out_COMP as a comparison result by the above operation, and outputs it to the DC, CP for DC, and the control unit 22, as shown in FIG. The time chart is as described in FIG.

次に半導体装置２０の全体の動作について説明する。まず、半導体装置２０が動作が開始するとCP for DC内のRstb_CPがLowからHigh、VCO for DC内のEnb_VCOがHighからLowとなる。このとき、CP for DCの出力Vbias_CPはVDDレベルまで電位が上昇している。従って、クロック信号Clk_VCOは高い周波数のクロック信号となっている。クロック信号Clk_VCOは制御部２２（Control Logic for DC）及び比較部２５（Comparator for DC）に入力される。   Next, the overall operation of the semiconductor device 20 will be described. First, when the operation of the semiconductor device 20 starts, Rstb_CP in the CP for DC changes from Low to High, and Enb_VCO in the VCO for DC changes from High to Low. At this time, the potential of the output Vbias_CP of the CP for DC has risen to the VDD level. Therefore, the clock signal Clk_VCO is a high frequency clock signal. The clock signal Clk_VCO is input to the control unit 22 (Control Logic for DC) and the comparison unit 25 (Comparator for DC).

制御部２２（Control Logic for DC）はクロック信号Clk_VCOに同期した信号Q_1、Qb_1、Q_2、Qb_2及びQ_1_REF、Qb_1_REF、Q_2_REF[6:0]、Qb_2_REF[6:0]を出力する。Q_1、Qb_1及びQ_1_REF、Qb_1_REFはSub-DC及びSub-DC for REFに入力され、Q_3、Qb_3及びQ_3_REF、Qb_3_REFを生成する。Q_2_REF[6:0]、Qb_2_REF[6:0]及びQ_3_REF、Qb_3_REFはDC_for_REFに入力され、参照電圧Out_REFはトリミング信号Trim_REF[6:0]で設定した値に収束する。Q_2、Qb_2及びQ_3、Qb_3はDCに入力され、徐々に参照電圧Out_REFの値に近づいていく。通常は、容量CUCの容量値は容量CREFの容量値よりも大きく設定されているので、先に参照電圧Out_REFが収束し、それを出力電圧Out_DCが追いかける状態となる。 The control unit 22 (Control Logic for DC) outputs signals Q_1, Qb_1, Q_2, Qb_2 and Q_1_REF, Qb_1_REF, Q_2_REF [6: 0], Qb_2_REF [6: 0] synchronized with the clock signal Clk_VCO. Q_1, Qb_1, Q_1_REF, and Qb_1_REF are input to Sub-DC and Sub-DC for REF, and generate Q_3, Qb_3, Q_3_REF, and Qb_3_REF. Q_2_REF [6: 0], Qb_2_REF [6: 0], Q_3_REF, and Qb_3_REF are input to DC_for_REF, and the reference voltage Out_REF converges to the value set by the trimming signal Trim_REF [6: 0]. Q_2, Qb_2 and Q_3, Qb_3 are input to DC, and gradually approach the value of the reference voltage Out_REF. Normally, since the capacitance value of the capacitance C UC is set to be larger than the capacitance value of the capacitance C REF , the reference voltage Out_REF converges first, and the output voltage Out_DC follows it.

出力電圧Out_DCが参照電圧Out_REFを下回ると、クロック信号Clk_VCOの立ち上がりのタイミングで比較部２５（Comparator for DC）からの比較部出力Out_COMPがHighからLowに立ち下がる。このとき、CP for DC内の容量C14（図１５参照）は放電状態となりVbias_CPが徐々に下がっていく。従ってクロック信号Clk_VCOの周波数も共に下がっていく。また、DCはQ_2、Qb_2及びスイッチであるＮ型ＭＯＳトランジスタn53がオフとなるので、容量CDCへの放電が停止する。この状態でOut_DCに負荷が接続されているとOut_DCは徐々に上昇し、一定時間の経過後に参照電圧Out_REFを上回る。出力電圧Out_DCが参照電圧Out_REFを上回るとクロック信号Clk_VCOの立ち上がりのタイミングで比較部２５（Comparator for DC）からの比較部出力Out_COMPがLowからHighに立ち上がる。このときCP for DC内の容量C14は充電状態となりVbias_CPが徐々に上昇する。従ってクロック信号Clk_VCOの周波数も共に上昇する。 When the output voltage Out_DC falls below the reference voltage Out_REF, the comparison unit output Out_COMP from the comparison unit 25 (Comparator for DC) falls from High to Low at the rising timing of the clock signal Clk_VCO. At this time, the capacity C14 (see FIG. 15) in the CP for DC is in a discharged state, and Vbias_CP gradually decreases. Therefore, the frequency of the clock signal Clk_VCO also decreases. Further, DC is Q_2, Qb_2 and N-type MOS transistor n53 is switched so turned off, the discharge of the capacitor C DC stops. In this state, if a load is connected to Out_DC, Out_DC gradually rises and exceeds reference voltage Out_REF after a certain period of time. When the output voltage Out_DC exceeds the reference voltage Out_REF, the comparison unit output Out_COMP from the comparison unit 25 (Comparator for DC) rises from Low to High at the rising timing of the clock signal Clk_VCO. At this time, the capacity C14 in the CP for DC is charged and Vbias_CP gradually increases. Therefore, the frequency of the clock signal Clk_VCO also increases.

以上の動作を繰り返すことによって最終的に出力電圧Out_DCが参照電圧Out_REFの平均値に収束し、比較部出力Out_COMPのLowとHighのデューティが等しくなる。そして、この状態では容量CDCへの放電量とOut_DCに接続された負荷からの充電量が等しくなっている。つまり、回路の効率が最大になる最適値にクロック信号Clk_VCOの周波数が自動的に調整される。仮にOut_DCに接続された負荷が変化したとしても、その負荷変動にクロック信号Clk_VCOの周波数が追従し、その結果回路の効率が最適値に調整される。 By repeating the above operation, the output voltage Out_DC finally converges to the average value of the reference voltage Out_REF, and the low and high duties of the comparison unit output Out_COMP become equal. Then, the charge amount from the load connected to the discharge amount and Out_DC to capacitance C DC are equal in this state. That is, the frequency of the clock signal Clk_VCO is automatically adjusted to an optimum value that maximizes the circuit efficiency. Even if the load connected to Out_DC changes, the frequency of the clock signal Clk_VCO follows the load change, and as a result, the efficiency of the circuit is adjusted to an optimum value.

以上詳述したように、本実施の形態に係る半導体装置、及び電圧発生方法によれば、DC for REFはVSSよりも低い低電圧を生成でき、さらに（式２）に基づいて参照（リファレンス）電圧Out_REFをトリミングによって調整可能となっている。その結果、参照電圧Out refはプロセス（製造）変動及び温度変動に対し頑健（ロバスト）である。さらにDCは参照電圧Out_REFの平均値と等しい電圧で、かつ出力負荷に等しい出力インピーダンスを介して出力電圧Out_DCを出力する。該出力インピーダンスの調整は内部に搭載されたVCO for DCの出力であるクロック信号Clk_VCOの周波数を自動的に変化させることで行われる。つまり、クロック信号Clk＿VCOの周波数は出力が低負荷時には低くなり、高負荷時には高くなる。以上のように本実施の形態に係る半導体装置に搭載されたすべての回路ブロックがクロック信号Clk_VCOに同期して動作するので、広範囲の負荷領域で高効率な動作が達成されている。   As described in detail above, according to the semiconductor device and the voltage generation method according to the present embodiment, DC for REF can generate a low voltage lower than VSS, and can be referred to based on (Equation 2) (reference). The voltage Out_REF can be adjusted by trimming. As a result, the reference voltage Out ref is robust against process (manufacturing) variations and temperature variations. Further, DC outputs an output voltage Out_DC with a voltage equal to the average value of the reference voltage Out_REF and an output impedance equal to the output load. The adjustment of the output impedance is performed by automatically changing the frequency of the clock signal Clk_VCO which is the output of the VCO for DC mounted inside. That is, the frequency of the clock signal Clk_VCO is low when the output is at a low load, and is high when the output is at a high load. As described above, since all the circuit blocks mounted on the semiconductor device according to the present embodiment operate in synchronization with the clock signal Clk_VCO, highly efficient operation is achieved in a wide load region.

以上より、本実施の形態に係る半導体装置、及び電圧発生方法を採用することにより、幅広い負荷電流範囲で高効率かつプロセス（製造）バラツキ、温度バラツキに頑健（ロバスト）な降圧型のDCDCコンバータを実現することができる。 As described above, by adopting the semiconductor device and the voltage generation method according to the present embodiment, a step-down DCDC converter that is highly efficient over a wide load current range and robust against process (manufacturing) variations and temperature variations (robust). Can be realized.

［第３の実施の形態］
図２５から図２８を参照して、本実施の形態に係る半導体装置、及び電圧発生方法について説明する。図２５及び図２６は、本発明を所定の電圧を昇圧して出力電圧を生成する昇圧DCDCコンバータ（電圧発生回路）に適用した形態である。一方、図２７及び図２８は、本発明を所定の電圧を降圧して出力電圧を生成する降圧DCDCコンバータ（電圧発生回路）に適用した形態である。 [Third Embodiment]
A semiconductor device and a voltage generation method according to the present embodiment will be described with reference to FIGS. FIGS. 25 and 26 show an embodiment in which the present invention is applied to a step-up DCDC converter (voltage generation circuit) that steps up a predetermined voltage to generate an output voltage. 27 and 28 show an embodiment in which the present invention is applied to a step-down DCDC converter (voltage generation circuit) that steps down a predetermined voltage to generate an output voltage.

図２５及び図２６を参照して本実施の形態に係る昇圧DCDCコンバータ（電圧発生回路）について説明する。図２５は本実施の形態に係る半導体装置３０を示し、図２６は半導体装置３０を構成する回路ブロックのうちのVCO for UCの回路図を示している。図２５に示すように本実施の形態に係る半導体装置３０は、クロック生成部３１、制御部３２、昇圧部３３、参照電圧生成部３４、比較部３５を含んで構成されている。クロック生成部３１、制御部３２、昇圧部３３、参照電圧生成部３４、比較部３５の各々の基本的な構成は図１に示す半導体装置１０のクロック生成部１１、制御部１２、昇圧部１３、参照電圧生成部１４、比較部１５と同様なので、以下半導体装置１０との差異点を中心に説明する。   A step-up DCDC converter (voltage generation circuit) according to the present embodiment will be described with reference to FIGS. FIG. 25 shows a semiconductor device 30 according to the present embodiment, and FIG. 26 shows a circuit diagram of a VCO for UC among circuit blocks constituting the semiconductor device 30. As shown in FIG. 25, the semiconductor device 30 according to the present embodiment includes a clock generator 31, a controller 32, a booster 33, a reference voltage generator 34, and a comparator 35. The basic configuration of each of the clock generator 31, the controller 32, the booster 33, the reference voltage generator 34, and the comparator 35 is the same as the clock generator 11, the controller 12, the booster 13 of the semiconductor device 10 shown in FIG. , The reference voltage generation unit 14 and the comparison unit 15, and the following description will focus on differences from the semiconductor device 10.

図２５に示すように、半導体装置３０ではVCO for UCに対して出力電圧Out_UCをフィードバックしている点が半導体装置１０と大きく異なる。そして、図２６に示すように出力電圧Out_UCはVCO for UCのＰ型ＭＯＳトランジスタpb01〜pb07のバックゲート端子に入力されている。   As shown in FIG. 25, the semiconductor device 30 is significantly different from the semiconductor device 10 in that the output voltage Out_UC is fed back to the VCO for UC. Then, as shown in FIG. 26, the output voltage Out_UC is input to the back gate terminals of the P-type MOS transistors pb01 to pb07 of the VCO for UC.

半導体装置１０では比較部１５（Comparator for UC）の速度が出力電圧Out_UCの電圧値に依存する。例えばOut_UCの電位がより高くなると、比較部１５（Comparator for UC）の速度がより遅くなっていく。このように比較部１５（Comparator for UC）の速度が遅い状態になると、VCO for UCの周波数に追い付けなくなり、不安定な状態に陥ることも想定される。   In the semiconductor device 10, the speed of the comparator 15 (Comparator for UC) depends on the voltage value of the output voltage Out_UC. For example, when the potential of Out_UC becomes higher, the speed of the comparator 15 (Comparator for UC) becomes lower. When the speed of the comparison unit 15 (Comparator for UC) becomes slow as described above, it is supposed that it becomes impossible to catch up with the frequency of the VCO for UC, and an unstable state occurs.

そこで本実施の形態では出力電圧Out_UCをVCO for UCのＰ型ＭＯＳトランジスタpb01〜pb07のバックゲート端子にフィードバックさせている。また、出力電圧Out_UCは比較部３５（Comparator for UC）のＰ型ＭＯＳトランジスタp61、p62のバックゲート端子に入力されている（図１２参照）。ここでＰ型ＭＯＳトランジスタpb01〜pb07及びp61、p62のバックゲートの特性が同じになるように設定する。この場合、出力電圧Out_UCが高くなることで比較部３５（Comparator for UC）の速度が低下するが、同様にVCO for UCの周波数も低下する。つまり、比較部３５（Comparator for UC）の速度の低下に比例してVCO for UCの周波数も低下する。その結果、比較部３５（Comparator for UC）がVCO for UCの周波数に追従できず、不安定な状態に陥ることが抑制される。   Therefore, in the present embodiment, the output voltage Out_UC is fed back to the back gate terminals of the P-type MOS transistors pb01 to pb07 of the VCO for UC. The output voltage Out_UC is input to the back gate terminals of the P-type MOS transistors p61 and p62 of the comparison unit 35 (Comparator for UC) (see FIG. 12). Here, the back gate characteristics of the P-type MOS transistors pb01 to pb07 and p61 and p62 are set to be the same. In this case, as the output voltage Out_UC increases, the speed of the comparator 35 (Comparator for UC) decreases, but the frequency of the VCO for UC also decreases. That is, the frequency of the VCO for UC also decreases in proportion to the decrease in the speed of the comparator 35 (Comparator for UC). As a result, it is possible to prevent the comparison unit 35 (Comparator for UC) from following the frequency of the VCO for UC and falling into an unstable state.

以上のように、本実施の形態によれば、比較部３５（Comparator for UC）の速度に比例してVCO for UCの周波数を変化させることで、昇圧レベルがより高いポイントでも安定して回路を動作させることが可能となっている。   As described above, according to the present embodiment, by changing the frequency of the VCO for UC in proportion to the speed of the comparator 35 (Comparator for UC), the circuit can be stably operated even at a point where the boosting level is higher. It is possible to operate.

以上の技術思想を降圧DCDCコンバータに採用したのが、図２７、図２８に示す半導体装置４０である。図２７は本実施の形態に係る半導体装置４０を示し、図２８は半導体装置４０を構成する回路ブロックのうちのVCO for DCの回路図を示している。図２７に示すように本実施の形態に係る半導体装置４０は、クロック生成部４１、制御部４２、降圧部４３、参照電圧生成部４４、比較部４５を含んで構成されている。クロック生成部４１、制御部４２、降圧部４３、参照電圧生成部４４、比較部４５の各々の基本的な構成は図１３に示す半導体装置２０のクロック生成部２１、制御部２２、降圧部２３、参照電圧生成部２４、比較部２５と同様なので、以下半導体装置２０との差異点を中心に説明する。   The semiconductor device 40 shown in FIGS. 27 and 28 applies the above technical idea to the step-down DCDC converter. FIG. 27 shows a semiconductor device 40 according to the present embodiment, and FIG. 28 shows a circuit diagram of a VCO for DC among circuit blocks constituting the semiconductor device 40. As shown in FIG. 27, the semiconductor device 40 according to the present embodiment includes a clock generation unit 41, a control unit 42, a step-down unit 43, a reference voltage generation unit 44, and a comparison unit 45. The basic configuration of each of the clock generation unit 41, the control unit 42, the step-down unit 43, the reference voltage generation unit 44, and the comparison unit 45 is the same as the clock generation unit 21, the control unit 22, and the step-down unit 23 of the semiconductor device 20 shown in FIG. , The reference voltage generation unit 24 and the comparison unit 25, and therefore the following description will focus on differences from the semiconductor device 20.

図２７に示すように半導体装置４０ではVCO for DCに対して出力電圧Out_DCをフィードバックしている点が半導体装置２０と異なっている。図２８に示すように半導体装置４０のVCO for DCでは、出力電圧Out_DCがＮ型ＭＯＳトランジスタnb01〜nb07のバックゲート端子に入力されている。   As shown in FIG. 27, the semiconductor device 40 differs from the semiconductor device 20 in that the output voltage Out_DC is fed back to the VCO for DC. As shown in FIG. 28, in the VCO for DC of the semiconductor device 40, the output voltage Out_DC is input to the back gate terminals of the N-type MOS transistors nb01 to nb07.

半導体装置２０では比較部２５（Comparator for DC）の速度が出力電圧Out_DCの電圧値に依存する。例えば出力電圧Out_DCがより低くなると、比較部２５（Comparator for DC）の速度がより遅くなる。このように比較部２５（Comparator for DC）の速度が遅い状態になると、VCO for DCの周波数に追い付けなくなり、不安定な状態に陥ることも想定される。   In the semiconductor device 20, the speed of the comparison unit 25 (Comparator for DC) depends on the voltage value of the output voltage Out_DC. For example, when the output voltage Out_DC becomes lower, the speed of the comparator 25 (Comparator for DC) becomes lower. When the speed of the comparison unit 25 (Comparator for DC) becomes slow as described above, it is supposed that the comparator 25 cannot keep up with the frequency of the VCO for DC and falls into an unstable state.

そこで本実施の形態では、図２８に示すように出力電圧Out_DCがVCO for DCのＮ型ＭＯＳトランジスタnb01〜nb07のバックゲート端子にフィードバックされている。また、出力電圧Out_DCは比較部４５（Comparator for DC）のＮ型ＭＯＳトランジスタn61、n62のバックゲート端子に入力されている（図２４参照）。ここでＮ型ＭＯＳトランジスタnb01〜nb07及びn61、n62のバックゲートの特性は同じになるように設定する。この場合、出力電圧Out_DCが低くなることで比較部４５（Comparator for DC）の速度が低下するが、同様にVCO for DCの周波数も低下する。その結果、比較部４５（Comparator for DC）の速度低下に比例してVCO for DCの周波数も低下するため、比較部４５（Comparator for DC）がVCO for DCの周波数に追従できず、不安定な状態に陥ることが抑制される。   Therefore, in the present embodiment, as shown in FIG. 28, the output voltage Out_DC is fed back to the back gate terminals of the N-type MOS transistors nb01 to nb07 of the VCO for DC. The output voltage Out_DC is input to the back gate terminals of the N-type MOS transistors n61 and n62 of the comparison unit 45 (Comparator for DC) (see FIG. 24). Here, the back gate characteristics of the N-type MOS transistors nb01 to nb07 and n61 and n62 are set to be the same. In this case, as the output voltage Out_DC decreases, the speed of the comparator 45 (Comparator for DC) decreases, but the frequency of the VCO for DC also decreases. As a result, the frequency of the VCO for DC also decreases in proportion to the decrease in the speed of the comparison unit 45 (Comparator for DC), so that the comparison unit 45 (Comparator for DC) cannot follow the frequency of the VCO for DC and is unstable. The state is prevented from falling.

以上のように、本実施の形態によれば、比較部４５（Comparator for DC）の速度に比例してVCO for DCの周波数を変化させている。その結果、降圧レベルがより高い状態でも安定して回路を動作させることが可能となっている。   As described above, according to the present embodiment, the frequency of the VCO for DC is changed in proportion to the speed of the comparator 45 (Comparator for DC). As a result, it is possible to operate the circuit stably even when the step-down level is higher.

［第４の実施の形態］
図２９から図３５を参照して、半導体装置、及び電圧発生方法について説明する。本実施の形態は上記実施の形態に係る半導体装置を直列に接続してさらに高い（低い）出力電圧が得られるようにした形態である。すなわち図２９（ａ）に示す半導体装置５０は上記実施の形態に係る半導体装置１０を直列に接続した形態である。一方、図２９（ｂ）に示す半導体装置６０は上記実施の形態に係る半導体装置２０を直列に接続した形態である。
半導体装置５０あるいは６０において、半導体装置１０あるいは２０の接続数は特に限定されない。また、半導体装置５０あるいは６０において、個別の半導体装置１０あるいは２０を配置する形態としてもよいし、半導体装置１０あるいは２０を集積化して１つの半導体装置とする形態としてもよい。 [Fourth Embodiment]
A semiconductor device and a voltage generation method will be described with reference to FIGS. In this embodiment, the semiconductor devices according to the above embodiments are connected in series so that a higher (lower) output voltage can be obtained. That is, the semiconductor device 50 shown in FIG. 29A is a form in which the semiconductor devices 10 according to the above embodiment are connected in series. On the other hand, a semiconductor device 60 shown in FIG. 29B is a form in which the semiconductor devices 20 according to the above embodiment are connected in series.
In the semiconductor device 50 or 60, the number of connected semiconductor devices 10 or 20 is not particularly limited. Further, the semiconductor device 50 or 60 may be configured such that individual semiconductor devices 10 or 20 are arranged, or the semiconductor device 10 or 20 may be integrated into one semiconductor device.

図２９（ａ）は半導体装置１０をＭ（Ｍは整数）段直列に接続した形態を例示しており、図２９（ａ）において出力電圧Out_UC_1、Out_UC_2、・・・Out_UC_Mは、各々半導体装置１０＿１の出力、半導体装置１０＿２の出力、・・・、半導体装置１０＿Ｍの出力を示している。以下半導体装置１０＿Ｘの出力をOut_UC_xと表記する。一方、図２９（ｂ）は半導体装置２０をＭ段直列に接続した形態を例示しており、図２９（ｂ）において出力電圧Out_DC_1、Out_DC_2、・・・Out_DC_Mは、各々半導体装置２０＿１の出力、半導体装置２０＿２の出力、・・・、半導体装置２０＿Ｍの出力を示している。以下半導体装置２０＿Ｘの出力をOut_DC_xと表記する。   FIG. 29A illustrates an example in which the semiconductor devices 10 are connected in series in M (M is an integer) stages. In FIG. 29A, the output voltages Out_UC_1, Out_UC_2,. , The output of the semiconductor device 10_2,..., The output of the semiconductor device 10_M. Hereinafter, the output of the semiconductor device 10_X is referred to as Out_UC_x. On the other hand, FIG. 29B illustrates an example in which the semiconductor devices 20 are connected in M stages in series. In FIG. 29B, the output voltages Out_DC_1, Out_DC_2,... Out_DC_M are the output of the semiconductor device 20_1, The output of the semiconductor device 20_2,..., The output of the semiconductor device 20_M are shown. Hereinafter, the output of the semiconductor device 20_X is referred to as Out_DC_x.

ここで、半導体装置１０ではVDDからの昇圧、半導体装置２０はVSSからの降圧に対応したものとなっている。そこで、図１に示す半導体装置１０の昇圧部１３（Step Up Convertor）、参照電圧生成部１４（Reference Voltage Generator）及び比較部１５（Comparator for UC）の構成を一部変更する。また、図１３に示す半導体装置２０の降圧部２３（Step Down Convertor）、参照電圧生成部２４（Reference Voltage Generator）及び比較部２５（Comparator for DC）の構成を一部変更する。   Here, the semiconductor device 10 corresponds to the step-up from VDD, and the semiconductor device 20 corresponds to the step-down from VSS. Therefore, the configurations of the booster 13 (Step Up Converter), the reference voltage generator 14 (Reference Voltage Generator), and the comparator 15 (Comparator for UC) of the semiconductor device 10 shown in FIG. 1 are partially changed. Further, the configuration of the step-down unit 23 (Step Down Converter), the reference voltage generator 24 (Reference Voltage Generator), and the comparator 25 (Comparator for DC) of the semiconductor device 20 shown in FIG. 13 is partially changed.

図３０（ａ）はSub-UCの回路図を、図３０（ｂ）はSub-UC for REFの回路図を各々示している。図３１（ａ）はSub-DCの回路図を、図３１（ｂ）はSub-DC for REFの回路図を各々示している。図３２（ａ）はDC for REFの回路図を、図３２（ｂ）はUC for REFの回路図を各々示している。図３３（ａ）はDCの回路図を、図３３（ｂ）はUCの回路図を各々示している。図３４はComparator for DCの回路図を、図３５はComparator for UCの回路図を各々示している。   FIG. 30A is a circuit diagram of Sub-UC, and FIG. 30B is a circuit diagram of Sub-UC for REF. FIG. 31A shows a circuit diagram of Sub-DC, and FIG. 31B shows a circuit diagram of Sub-DC for REF. FIG. 32A shows a circuit diagram of DC for REF, and FIG. 32B shows a circuit diagram of UC for REF. FIG. 33A shows a DC circuit diagram, and FIG. 33B shows a UC circuit diagram. FIG. 34 is a circuit diagram of Comparator for DC, and FIG. 35 is a circuit diagram of Comparator for UC.

図３０（ａ）に示すSub-UCはOut_UC_xからVDDだけ昇圧するチャージポンプ部のＮ型ＭＯＳトランジスタn23、n24、容量c23、c24、Out_UC_xからVDDだけ降圧するチャージポンプ部のＰ型ＭＯＳトランジスタp21、p22、容量c21、c22を含んで構成されている。またQ3及びQb3からはOut_UC_x−VDDからOut_UC_x＋VDDの振幅を持つ信号が出力される。以上の構成は図３０（ｂ）に示すSub-UC for REF及び図３１（ａ）に示すSub-DC、図３１（ｂ）に示すSub-DC for REFでも同様である。   The Sub-UC shown in FIG. 30A is an N-type MOS transistor n23, n24 of a charge pump unit that boosts the voltage from Out_UC_x by VDD, a capacitor c23, c24, and a P-type MOS transistor p21 of the charge pump unit that lowers the voltage from Out_UC_x by VDD. It is configured to include p22 and capacitors c21 and c22. Also, signals having amplitudes of Out_UC_x−VDD to Out_UC_x + VDD are output from Q3 and Qb3. The above configuration is the same for the Sub-UC for REF shown in FIG. 30B, the Sub-DC shown in FIG. 31A, and the Sub-DC for REF shown in FIG.

図３２（ａ）に示すDC for REFについては、図２０に示す半導体装置２０のDC for REFにおいて入力がVSSからOut_DC_xに変更されている。また図３２（ｂ）に示すUC for REFについては、図８に示す半導体装置１０のUC for REFにおいて入力がVDDからOut_UC_xに変更されている。また図３３（ａ）に示すDCについては、図２２に示す半導体装置２０のDCにおいて入力がVSSからOut_DC_xに変更され、また図３３（ｂ）に示すUCについては、図１０に示す半導体装置１０のUCにおいて入力がVSSからOut_DC_xに変更されている。さらに図３４に示すComparator for DCについては、図２４に示すComparator for DCのVSSがOut_UC_xに、図３５に示すComparator for UCについては、図１２に示すComparator for UCのVDDがOut_DC_xに変更されている。   Regarding the DC for REF shown in FIG. 32A, the input is changed from VSS to Out_DC_x in the DC for REF of the semiconductor device 20 shown in FIG. In the UC for REF shown in FIG. 32B, the input is changed from VDD to Out_UC_x in the UC for REF of the semiconductor device 10 shown in FIG. 33 (a), the input of the DC of the semiconductor device 20 shown in FIG. 22 is changed from VSS to Out_DC_x, and for the UC shown in FIG. 33 (b), the semiconductor device 10 shown in FIG. Input is changed from VSS to Out_DC_x in UC. Further, for Comparator for DC shown in FIG. 34, VSS of Comparator for DC shown in FIG. 24 is changed to Out_UC_x, and for Comparator for UC shown in FIG. 35, VDD of Comparator for UC shown in FIG. 12 is changed to Out_DC_x. .

本実施の形態に係る半導体装置５０または６０によれば、上記実施の形態に係る半導体装置１０または半導体装置２０を多段に接続し、より高い昇圧及びより低い降圧を行うことができる。半導体装置５０または６０の動作は半導体装置１０または２０の動作の組み合わせであり、差異点は最終的に出力される電圧の値となる。本実施の形態に係る半導体装置５０の出力電圧であるOut_UC_M、及び半導体装置６０の出力電圧であるOut_DC_Mは各々以下に示す（式３）、または（式４）で表すことができる。


ここで、N0からN6はトリミング信号Trim_REF[6:0]のトリミングコード値、Ｍは半導体装置１０または半導体装置２０の接続数を示している。（式３）または（式４）の場合、半導体装置１０または半導体装置２０のトリミング信号Trim_REF[6:0]は一律に制御されている。これを半導体装置１０または半導体装置２０において個別に制御すると、Out_UC_1からOut_UC_MまたはOut_DC_1からOut_DC_Mの各出力値を個別に変更できる。換言すれば、本実施の形態に係る半導体装置５０によればはOut_UC_1からOut_UC_Mの全出力を取り出し使用することができ、半導体装置６０によればOut_DC_1からOut_DC_Mまでの全出力を取り出し使用することができる。 According to the semiconductor device 50 or 60 according to the present embodiment, the semiconductor device 10 or the semiconductor device 20 according to the above embodiment can be connected in multiple stages, and higher boosting and lowering can be performed. The operation of the semiconductor device 50 or 60 is a combination of the operation of the semiconductor device 10 or 20, and the difference is the value of the finally output voltage. Out_UC_M, which is the output voltage of the semiconductor device 50 according to the present embodiment, and Out_DC_M, which is the output voltage of the semiconductor device 60, can be expressed by the following (Equation 3) or (Equation 4), respectively.


Here, N 0 N 6 from trimming signal Trim_REF [6: 0] trimming code value, M denotes the number of connections of the semiconductor device 10 or the semiconductor device 20. In the case of (Equation 3) or (Equation 4), the trimming signal Trim_REF [6: 0] of the semiconductor device 10 or the semiconductor device 20 is controlled uniformly. When this is individually controlled in the semiconductor device 10 or the semiconductor device 20, each output value of Out_UC_1 to Out_UC_M or Out_DC_1 to Out_DC_M can be individually changed. In other words, according to the semiconductor device 50 according to the present embodiment, all outputs from Out_UC_1 to Out_UC_M can be extracted and used, and according to the semiconductor device 60, all outputs from Out_DC_1 to Out_DC_M can be extracted and used. it can.

以上詳述したように、本実施の形態に係る半導体装置５０または６０によれば、半導体装置１０または２０を多段に接続することで、より高い昇圧及びより低い降圧が可能となっている。また各半導体装置１０または２０は個別に出力を変更できる。さらに各半導体装置１０または２０の出力は個別に取り出し使用することができる。   As described in detail above, according to the semiconductor device 50 or 60 according to the present embodiment, a higher boost and a lower voltage can be achieved by connecting the semiconductor devices 10 or 20 in multiple stages. The output of each semiconductor device 10 or 20 can be individually changed. Further, the output of each semiconductor device 10 or 20 can be individually taken out and used.

本実施の形態に係る半導体装置５０または６０では、図２５に示す半導体装置３０または図２７に示す半導体装置４０と同じ手法を用いることでComparator for UCまたはComparator for DCの速度に比例してVCO for UCまたはVCO for DCの周波数を変化させることも可能である。また、上記各実施の形態におけるOut_REFはリファレンス信号として取り出すことも可能である。   In the semiconductor device 50 or 60 according to the present embodiment, by using the same method as the semiconductor device 30 shown in FIG. 25 or the semiconductor device 40 shown in FIG. 27, the VCO for the comparator for UC or the comparator for DC is used in proportion to the speed of the comparator. It is also possible to change the frequency of the UC or VCO for DC. Further, Out_REF in each of the above embodiments can be extracted as a reference signal.

また以下のように接続することにより、より低しきい値のＭＯＳトランジスタを用いた設計が可能となる。すなわち、図３０（ａ）に示すSub-UCのＮ型ＭＯＳトランジスタn23のバックゲートをQ_1に、Ｎ型ＭＯＳトランジスタn24のバックゲートをQb_1に、図３０（ｂ）に示すSub-UC for REFのＮ型ＭＯＳトランジスタn33のバックゲートをQ_1_REFに、Ｎ型ＭＯＳトランジスタn34のバックゲートをQb_1_REFに接続する。図３０（ａ）に示すSub-UCのＰ型ＭＯＳトランジスタp21のバックゲートをQ_1に、Ｐ型ＭＯＳトランジスタp22のバックゲートをQb_1に、図３０（ｂ）に示すSub-UC for REFのＰ型ＭＯＳトランジスタp31のバックゲートをQ_1_REFに、Ｐ型ＭＯＳトランジスタp32のバックゲートをQb_1_REFに接続する。また、図３０（ａ）に示すSub-UCのＰ型ＭＯＳトランジスタp21のバックゲートをV_1に、Ｐ型ＭＯＳトランジスタp22のバックゲートをVb_1に、Ｎ型ＭＯＳトランジスタn23のバックゲートをVb_1’に、Ｎ型ＭＯＳトランジスタn24のバックゲートをV_1’に接続する。図３０（ｂ）に示すSub-UC for REFのＰ型ＭＯＳトランジスタp31のバックゲートをV_1に、Ｐ型ＭＯＳトランジスタp32のバックゲートをVb_1に、Ｎ型ＭＯＳトランジスタn33のバックゲートをVb_1’に、Ｎ型ＭＯＳトランジスタn34のバックゲートをV_1’に接続する。図３０（ａ）に示すSub-UCのＰ型ＭＯＳトランジスタp21のバックゲートをVb_1’に、Ｐ型ＭＯＳトランジスタp22のバックゲートをV_1’に、Ｎ型ＭＯＳトランジスタn23のバックゲートをV_1に、Ｎ型ＭＯＳトランジスタn24のバックゲートをVb_1に接続する。図３０（ｂ）に示すSub-UC for REFのＰ型ＭＯＳトランジスタp31のバックゲートをVb_1’に、Ｐ型ＭＯＳトランジスタp32のバックゲートをV_1’に、Ｎ型ＭＯＳトランジスタn33のバックゲートをV_1に、Ｎ型ＭＯＳトランジスタn34のバックゲートをVb_1に接続する。以上の接続によりＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのオフ時の抵抗値を高くする効果が期待でき、オフ時のリーク電流を抑えることができる。すなわち、より低しきい値のＭＯＳトランジスタを用いた設計が可能となる。   Further, by connecting as follows, it is possible to design using a MOS transistor having a lower threshold value. That is, the back gate of the Sub-UC N-type MOS transistor n23 shown in FIG. 30A is set to Q_1, the back gate of the N-type MOS transistor n24 is set to Qb_1, and the back gate of the Sub-UC for REF shown in FIG. The back gate of the N-type MOS transistor n33 is connected to Q_1_REF, and the back gate of the N-type MOS transistor n34 is connected to Qb_1_REF. The back gate of the P-type MOS transistor p21 of Sub-UC shown in FIG. 30A is Q_1, the back gate of the P-type MOS transistor p22 is Qb_1, and the P-type of Sub-UC for REF shown in FIG. The back gate of the MOS transistor p31 is connected to Q_1_REF, and the back gate of the P-type MOS transistor p32 is connected to Qb_1_REF. Also, the back gate of the P-type MOS transistor p21 of the Sub-UC shown in FIG. The back gate of the N-type MOS transistor n24 is connected to V_1 '. The back gate of the P-type MOS transistor p31 of the Sub-UC for REF shown in FIG. The back gate of the N-type MOS transistor n34 is connected to V_1 '. The back gate of the P-type MOS transistor p21 of the Sub-UC shown in FIG. The back gate of the type MOS transistor n24 is connected to Vb_1. The back gate of the P-type MOS transistor p31 of the Sub-UC for REF shown in FIG. , The back gate of the N-type MOS transistor n34 is connected to Vb_1. With the above connection, the effect of increasing the off-state resistance of the P-type MOS transistor and the N-type MOS transistor can be expected, and the off-state leakage current can be suppressed. That is, it is possible to design using a MOS transistor having a lower threshold.

１０、２０、３０、４０、５０、６０ 半導体装置
１１、２１、３１、４１ クロック生成部
１２、２２、３２、４２ 制御部
１３、３３ 昇圧部
１４、２４、３４、４４ 参照電圧生成部
１５、２５、３５、４５ 比較部
１６、２６ 昇圧用信号生成部
１７、２７ リファレンス用信号生成部
２３、４３ 降圧部
２６ 昇圧信号生成部
２７ リファレンス用信号生成部
１２０、２２０ １／２分周器
１２１ ノンオーバーラップ信号生成部
１２２、２２２ Ｄラッチ部
１２３、２２３ インバータ部
１２４、２２４ １／４分周器
１２５、２２５ ノンオーバーラップ信号生成部
１２６、２２６ カウンタ部
１２７、２２７ Ｄラッチ部
１２８、２２８ トリミング信号生成部
１２９、２２９ トリミング信号生成部
２２１ オーバーラップ信号生成部
Clk VCO クロック信号
Out COMP 比較部出力
Out REF 参照電圧
Out UC(DC) 出力電圧 10, 20, 30, 40, 50, 60 Semiconductor devices 11, 21, 31, 41 Clock generators 12, 22, 32, 42 Controllers 13, 33 Boosters 14, 24, 34, 44 Reference voltage generators 15, 25, 35, 45 Comparison section 16, 26 Boost signal generation section 17, 27 Reference signal generation section 23, 43 Step-down section 26 Boost signal generation section 27 Reference signal generation section 120, 220 1/2 frequency divider 121 Non Overlap signal generators 122, 222 D latch units 123, 223 Inverter units 124, 224 1/4 frequency dividers 125, 225 Non-overlap signal generator units 126, 226 Counter units 127, 227 D latch units 128, 228 Trimming signals Generators 129, 229 trimming signal generator 221 overlap signal generator
Clk VCO clock signal
Out COMP Comparison section output
Out REF reference voltage
Out UC (DC) Output voltage

Claims (13)

出力制御信号によって周波数が制御されたクロック信号を生成する電圧制御発振部と、 前記クロック信号に同期した変換制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した変換電圧を生成する変換電圧生成部と、
前記変換電圧を前記出力制御信号及び充放電制御信号に基づいて制御し出力電圧を生成する出力電圧生成部と、
前記クロック信号に同期した参照制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した参照変換電圧を生成する参照変換電圧生成部と、
前記参照変換電圧を参照充放電制御信号に基づいて制御し参照電圧を生成する参照電圧生成部と、
前記クロック信号に基づいて前記出力電圧と前記参照電圧とを比較し前記出力制御信号を生成する比較部と、
を含む半導体装置。 A voltage controlled oscillator that generates a clock signal whose frequency is controlled by an output control signal; and a converter that generates a converted voltage that is synchronized with the clock signal and converts a power supply voltage based on a conversion control signal that is synchronized with the clock signal. A voltage generator,
An output voltage generation unit that controls the conversion voltage based on the output control signal and the charge / discharge control signal to generate an output voltage;
A reference conversion voltage generation unit that generates a reference conversion voltage obtained by converting a power supply voltage while synchronizing with the clock signal based on a reference control signal synchronized with the clock signal,
A reference voltage generation unit that controls the reference conversion voltage based on a reference charge / discharge control signal and generates a reference voltage;
A comparing unit that compares the output voltage and the reference voltage based on the clock signal and generates the output control signal;
Semiconductor device including: 前記クロック信号に応じた電流を生成する電流生成部、前記出力制御信号に基づいて前記電流生成部で生成された電流を充放電させて前記電圧制御発振部の発振周波数を制御する周波数制御信号を生成する周波数制御信号生成部を備えた電圧制御発振制御部をさらに含む
請求項１に記載の半導体装置。 A current generation unit that generates a current according to the clock signal; a frequency control signal that controls an oscillation frequency of the voltage control oscillation unit by charging and discharging the current generated by the current generation unit based on the output control signal. The semiconductor device according to claim 1, further comprising a voltage-controlled oscillation control unit including a frequency control signal generation unit that generates the frequency control signal. 前記電圧制御発振部は前記周波数制御信号が入力される電界効果トランジスタを有し、前記出力電圧が該電界効果トランジスタのバックゲートを介して前記電圧制御発振部に帰還されている
請求項２に記載の半導体装置。 The voltage controlled oscillator includes a field effect transistor to which the frequency control signal is input, and the output voltage is fed back to the voltage controlled oscillator via a back gate of the field effect transistor. Semiconductor device. 前記電流生成部はチャージポンプを用いて前記クロック信号に応じた電流を生成し、
前記周波数制御信号生成部はチャージポンプを用いて前記周波数制御信号を生成する
請求項２または請求項３に記載の半導体装置。 The current generating unit generates a current according to the clock signal using a charge pump,
The semiconductor device according to claim 2, wherein the frequency control signal generator generates the frequency control signal using a charge pump. 前記クロック信号に基づいて前記変換制御信号及び前記充放電制御信号を生成する変換用信号生成部、及び前記クロック信号に基づいて前記参照制御信号及び前記参照充放電制御信号を生成する参照用信号生成部を備えた生成制御部をさらに含む
請求項１から請求項４のいずれか１項に記載の半導体装置。 A conversion signal generation unit that generates the conversion control signal and the charge / discharge control signal based on the clock signal, and a reference signal generation unit that generates the reference control signal and the reference charge / discharge control signal based on the clock signal The semiconductor device according to claim 1, further comprising a generation control unit including a unit. 前記変換用信号生成部は第１の分周比で分周された前記クロック信号を用い、
前記参照用信号生成部は前記第１の分周比よりも大きい第２の分周比で分周された前記クロック信号を用いる
請求項５に記載の半導体装置。 The conversion signal generation unit uses the clock signal divided at a first division ratio,
6. The semiconductor device according to claim 5, wherein the reference signal generation unit uses the clock signal divided at a second division ratio that is larger than the first division ratio. 7. 前記変換制御信号、前記参照制御信号、前記充放電制御信号、及び前記参照充放電制御信号の各々はノンオーバーラップ信号、またはオーバーラップ信号とされている
請求項１から請求項６のいずれか１項に記載の半導体装置。 7. The non-overlap signal or the overlap signal, wherein each of the conversion control signal, the reference control signal, the charge / discharge control signal, and the reference charge / discharge control signal is any one of claims 1 to 6. 13. The semiconductor device according to item 9. 前記変換電圧生成部は前記電源電圧を予め定められた定数倍して前記変換電圧を生成し、
前記参照変換電圧生成部は前記電源電圧を予め定められた定数倍して前記参照変換電圧を生成する
請求項１から請求項７のいずれか１項に記載の半導体装置。 The conversion voltage generation unit generates the conversion voltage by multiplying the power supply voltage by a predetermined constant,
8. The semiconductor device according to claim 1, wherein the reference conversion voltage generation unit generates the reference conversion voltage by multiplying the power supply voltage by a predetermined constant. 9. 前記参照電圧生成部はトリミングで調整可能な複数の充放電用容量を有するとともに前記参照電圧を生成するチャージポンプを備え、
前記参照充放電制御信号は前記複数の充放電用容量を選択する予め定められたビット数のトリミング信号とされている
請求項１から請求項８のいずれか１項に記載の半導体装置。 The reference voltage generator has a plurality of charge / discharge capacitors that can be adjusted by trimming and includes a charge pump that generates the reference voltage,
The semiconductor device according to any one of claims 1 to 8, wherein the reference charge / discharge control signal is a trimming signal having a predetermined number of bits for selecting the plurality of charge / discharge capacities. 前記参照電圧生成部は前記参照電圧の出力端子に接続された参照容量を備え、前記クロック信号に同期させかつ予め定められた比率の前記クロック信号のパルス数で前記参照容量を充放電させることによって前記参照電圧を生成する
請求項１から請求項９のいずれか１項に記載の半導体装置。 The reference voltage generator includes a reference capacitor connected to an output terminal of the reference voltage, and charges and discharges the reference capacitor with a pulse number of the clock signal at a predetermined ratio in synchronization with the clock signal. The semiconductor device according to claim 1, wherein the reference voltage is generated. 前記出力電圧生成部は前記出力電圧の出力端子に接続された出力容量を備え、前記クロック信号に同期させかつ前記予め定められた比率の前記クロック信号のパルス数で前記出力容量を充放電させ、前記出力電圧生成部の出力インピーダンスと前記出力端子に接続された負荷インピーダンスとが等しくなるようにして前記出力電圧を生成する
請求項１０に記載の半導体装置。 The output voltage generator includes an output capacitor connected to an output terminal of the output voltage, and charges and discharges the output capacitor with the number of pulses of the clock signal at a predetermined ratio in synchronization with the clock signal, The semiconductor device according to claim 10, wherein the output voltage is generated such that an output impedance of the output voltage generation unit is equal to a load impedance connected to the output terminal. 直列に接続された複数の請求項１から請求項１１のいずれか１項に記載の半導体装置を含む
半導体装置。 A semiconductor device comprising a plurality of the semiconductor devices according to claim 1 connected in series. 出力制御信号によって周波数が制御されたクロック信号を生成し、
前記クロック信号に同期した変換制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した変換電圧、及び前記クロック信号に同期した参照制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した参照変換電圧を生成し、
前記変換電圧を前記出力制御信号及び充放電制御信号に基づいて制御しかつ出力電圧の出力インピーダンスと前記出力電圧が出力される出力端子に接続された負荷インピーダンスとが等しくなるようにして前記出力電圧を生成するとともに、前記参照変換電圧を参照充放電制御信号に基づいて制御し参照電圧を生成し、
前記クロック信号に基づいて前記出力電圧と前記参照電圧とを比較し前記出力制御信号を生成する
電圧発生方法。 Generate a clock signal whose frequency is controlled by the output control signal,
A power supply voltage synchronized with the clock signal based on the conversion control signal synchronized with the clock signal and a converted voltage obtained by converting the power supply voltage, and a power supply voltage synchronized with the clock signal based on the reference control signal synchronized with the clock signal. Generate the converted reference conversion voltage,
The output voltage is controlled by controlling the conversion voltage based on the output control signal and the charge / discharge control signal, so that an output impedance of the output voltage is equal to a load impedance connected to an output terminal from which the output voltage is output. And generating a reference voltage by controlling the reference conversion voltage based on a reference charge / discharge control signal,
A voltage generating method for comparing the output voltage with the reference voltage based on the clock signal to generate the output control signal.
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