JP2020013148A - Liquid crystal display device - Google Patents

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Abstract

To realize a liquid crystal display device with which pixel sizes are reduced and high definition is achieved.SOLUTION: Provided is a liquid crystal display device including: a TFT substrate in which scan lines 10 extend in a first direction and are arrayed in a second direction, video signal lines 20 extend in the second direction and are arrayed in the first direction, a pixel electrode is formed in an area enclosed by the scan lines and the video signal lines, and a common electrode is formed on the pixel electrode via an insulating film; and a counter substrate facing the TFT substrate, wherein a liquid crystal is sandwiched between the TFT substrate and the counter substrate. With the liquid crystal display device, a first common electrode 109 extends in the first direction between the first and second scan lines, a second common electrode 109 extends in the first direction between the second and third scan lines, and the first and second common electrodes 109, 109 are electrically connected by a bridge 1091, the bridge covering a first video signal line 20 as viewed planarly, the bridge not covering a second video signal line 20 as viewed planarly.SELECTED DRAWING: Figure 6

Description

本発明は表示装置に係り、特に高精細の液晶表示装置に関する。   The present invention relates to a display device, and particularly to a high-definition liquid crystal display device.

液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板との間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。   2. Description of the Related Art In a liquid crystal display device, a TFT substrate in which pixels having pixel electrodes and thin film transistors (TFTs) and the like are formed in a matrix, and a counter substrate facing the TFT substrate are arranged, and liquid crystal is sandwiched between the TFT substrate and the counter substrate. Have been. An image is formed by controlling the light transmittance of the liquid crystal molecules for each pixel.

液晶表示装置は視野角特性が問題である。ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｃｈｉｎｇ）方式の液晶表示装置は液晶分子を基板と平行な方向の電界によって回転させることによって液晶の光透過率を制御するものであり、優れた視野角特性を有している。一方、液晶表示装置は、特に中小型液晶表示装置では、高精細化が進んでいる。   The liquid crystal display device has a problem of viewing angle characteristics. An IPS (In Plane Switching) type liquid crystal display device controls the light transmittance of liquid crystal by rotating liquid crystal molecules by an electric field in a direction parallel to the substrate, and has excellent viewing angle characteristics. On the other hand, the definition of liquid crystal display devices has been increasing particularly in small and medium-sized liquid crystal display devices.

高精細化が進むと、ＴＦＴ基板側に形成された、画素電極とＴＦＴのソース電極とをコンタクトするためのスルーホールの径の面積が画素内において占める面積の割合が大きくなる。特許文献１には、ＩＰＳ方式の液晶表示装置におけるスルーホールの構成について記載されている。   As the definition increases, the ratio of the area of the diameter of the through hole formed on the TFT substrate side for contacting the pixel electrode with the source electrode of the TFT in the pixel increases. Patent Literature 1 describes a configuration of a through hole in an IPS liquid crystal display device.

特開２０１４−１４６０３９号公報JP 2014-146039 A

スマートフォンやタブレットタイプ等に使用される液晶表示パネルは、高精細であることが求められている。このような製品では、１画素あたりの水平方向ピッチが３０μｍ以下となっている。なお、１画素は赤画素、緑画素、青画素等の組を指すこともあるが、本明細書では、赤画素、緑画素、青画素等の各々を画素と称する。   Liquid crystal display panels used for smartphones and tablet types are required to have high definition. In such a product, the horizontal pitch per pixel is 30 μm or less. Note that one pixel may refer to a set of a red pixel, a green pixel, a blue pixel, and the like, but in this specification, each of the red pixel, the green pixel, the blue pixel, and the like is referred to as a pixel.

一方、視野角特性を向上させるために、ＩＰＳ方式の液晶表示装置が使用される。ＩＰＳ方式は、平面状に形成したコモン電極の上に絶縁膜を挟んで、ストライプ状、あるいは櫛歯状の画素電極を配置する構造が最も多く用いられている。このようなＩＰＳでは、画素毎にＴＦＴと画素電極とを接続するために、膜厚の大きな絶縁膜にスルーホールを形成する必要があるので、このスルーホールの径が大きくなる。   On the other hand, an IPS liquid crystal display device is used to improve the viewing angle characteristics. In the IPS system, a structure in which a stripe-shaped or comb-shaped pixel electrode is arranged with an insulating film interposed therebetween over a common electrode formed in a planar shape is most often used. In such an IPS, in order to connect a TFT and a pixel electrode for each pixel, it is necessary to form a through-hole in an insulating film having a large thickness, so that the diameter of the through-hole increases.

一方、平面状に形成するコモン電極には、各画素共通の電位を印加する必要がある。画素ピッチが小さくなると、各画素におけるスルーホールの占める割合が大きくなる。一方、コモン電極はスルーホールを避けて形成する必要があり、コモン電極は、水平方向に隣接するスルーホール間は、ブリッジ状になる。このブリッジとスルーホールの存在によって、画素ピッチの縮小化に限界が生じていた。さらに、コモン電極はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）によって形成するが、ＩＴＯは比較的比抵抗が大きいので、大画面化するにしたがって、コモン電極の抵抗が問題となる。   On the other hand, it is necessary to apply a common potential to each pixel to a common electrode formed in a planar shape. As the pixel pitch becomes smaller, the proportion of the through hole in each pixel becomes larger. On the other hand, the common electrode must be formed avoiding the through-hole, and the common electrode has a bridge shape between the horizontally adjacent through-holes. Due to the existence of the bridge and the through-hole, there is a limit in reducing the pixel pitch. Further, the common electrode is formed of ITO (Indium Tin Oxide). Since ITO has a relatively large specific resistance, the resistance of the common electrode becomes a problem as the screen size increases.

本発明の課題は、大きな画面の液晶表示装置において、高精細の画素ピッチに対応可能であり、また、コモン電極の抵抗の増加を抑えた液晶表示装置を実現することである。   An object of the present invention is to realize a liquid crystal display device having a large screen, capable of supporting a high-definition pixel pitch, and suppressing an increase in resistance of a common electrode.

（１）走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記走査線と前記映像信号線に囲まれた領域に画素電極が形成され、前記画素電極に対して絶縁膜を介してコモン電極が形成されたＴＦＴ基板と、前記ＴＦＴ基板と対向して対向基板が配置され、前記ＴＦＴ基板と前記対向基板の間に液晶が挟持された液晶表示装置であって、第１のコモン電極が第１の走査線と第２の走査線の間に前記第１の方向に延在し、第２のコモン電極が第２の走査線と第３の走査線の間に前記第１の方向に延在し、前記第１のコモン電極と前記第２のコモン電極は、ブリッジによって電気的に接続され、前記ブリッジは、平面で視て、第１の映像信号線を覆っており、前記ブリッジは、平面で視て、第２の映像信号線を覆っていないことを特徴とする液晶表示装置。   (1) A scanning line extends in a first direction and is arranged in a second direction, and a video signal line extends in a second direction and is arranged in a first direction. A TFT substrate in which a pixel electrode is formed in a region surrounded by the signal line, a common electrode is formed on the pixel electrode via an insulating film, and a counter substrate is arranged to face the TFT substrate. A liquid crystal display device in which liquid crystal is sandwiched between a substrate and the counter substrate, wherein a first common electrode extends in the first direction between a first scanning line and a second scanning line, A second common electrode extends in the first direction between a second scan line and a third scan line, and the first common electrode and the second common electrode are electrically connected by a bridge. Connected, the bridge covers the first video signal line as viewed in a plane, and the bridge is viewed as a plane. The liquid crystal display device, characterized in that does not cover the second video signal line.

（２）前記ブリッジは金属配線によって形成されていることを特徴とする（１）に記載の液晶表示装置。   (2) The liquid crystal display device according to (1), wherein the bridge is formed by a metal wiring.

（３）前記第１の映像信号線と前記第２の映像信号線の間に第１の画素が形成され、前記第１の映像信号線と前記第１の映像信号線の間に第２の画素が形成され、前記第１の画素の前記第１の方向の幅は、前記第２の画素の前記第１の方向の幅よりも大きいことを特徴とする（１）に記載の液晶表示装置。   (3) A first pixel is formed between the first video signal line and the second video signal line, and a second pixel is formed between the first video signal line and the first video signal line. The liquid crystal display device according to (1), wherein a pixel is formed, and a width of the first pixel in the first direction is larger than a width of the second pixel in the first direction. .

（４）柱状スペーサが前記対向基板に形成され、前記柱状スペーサは、前記第２の映像信号線の上方において、前記ＴＦＴ基板側に接することを特徴とする（１）に記載の液晶表示装置。   (4) The liquid crystal display device according to (1), wherein a columnar spacer is formed on the counter substrate, and the columnar spacer is in contact with the TFT substrate above the second video signal line.

（５）走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記走査線と前記映像信号線に囲まれた領域に画素電極が形成され、前記画素電極に対して第２の絶縁膜を介してコモン電極が形成されたＴＦＴ基板と、前記ＴＦＴ基板と対向して柱状スペーサを有する対向基板が配置され、前記ＴＦＴ基板と前記対向基板の間に液晶が挟持された液晶表示装置であって、第１のコモン電極が第１の走査線と第２の走査線の間に前記第１の方向に延在し、第２のコモン電極が第２の走査線と第３の走査線の間に前記第１の方向に延在し、前記第１のコモン電極と前記第２のコモン電極は、ブリッジによって電気的に接続され、前記ブリッジは、平面で視て、第１の映像信号線を覆っており、前記ブリッジは、平面で視て、第２の映像信号線を覆っておらず、前記コモン電極は第１の絶縁膜の上に形成され、前記第１の絶縁膜の下には、第１の電極が形成され、前記第１の絶縁膜には、前記第１の電極に対応する部分に第１のスルーホールが形成され、前記コモン電極と同時に形成された接続ＩＴＯが前記第１のスルーホールを覆い、かつ、前記コモン電極と絶縁されて形成され、前記接続ＩＴＯに対応して前記第２の絶縁膜に第２のスルーホールが形成され、前記画素電極は前記第１の電極と電気的に接続され、前記接続ＩＴＯは、前記第１の方向に幅を持っており、前記接続ＩＴＯの前記第１の方向の中心は、前記第１の映像信号線と前記第２の映像信号線の間隔の中心よりも、前記第２の映像信号線の側に存在することを特徴とする液晶表示装置。   (5) The scanning lines extend in a first direction and are arranged in a second direction, and the video signal lines extend in a second direction and are arranged in a first direction. A TFT substrate in which a pixel electrode is formed in a region surrounded by the signal line and a common electrode is formed on the pixel electrode with a second insulating film interposed therebetween; and a counter substrate having a columnar spacer facing the TFT substrate. A liquid crystal display device having a substrate disposed thereon and a liquid crystal interposed between the TFT substrate and the counter substrate, wherein a first common electrode is provided between a first scanning line and a second scanning line. And a second common electrode extends between the second scanning line and the third scanning line in the first direction, and the first common electrode and the second common electrode Are electrically connected by a bridge, the bridge covers the first video signal line when viewed in a plane, The bridge does not cover the second video signal line when viewed in a plane, the common electrode is formed on a first insulating film, and a first electrode is formed under the first insulating film. An electrode is formed, a first through hole is formed in a portion corresponding to the first electrode in the first insulating film, and a connection ITO formed simultaneously with the common electrode is formed in the first through hole. And a second through-hole is formed in the second insulating film corresponding to the connection ITO, and the pixel electrode is electrically connected to the first electrode. And the connection ITO has a width in the first direction, and the center of the connection ITO in the first direction is connected to the first video signal line and the second video signal line. Characterized by being present on the side of the second video signal line rather than the center of the interval A liquid crystal display device.

（６）前記ブリッジは金属配線によって形成されていることを特徴とする（５）に記載の液晶表示装置。   (6) The liquid crystal display device according to (5), wherein the bridge is formed by a metal wiring.

（７）前記第１の映像信号線と前記第２の映像信号線の間に第１の画素が形成され、前記第１の映像信号線と前記第１の映像信号線の間に第２の画素が形成され、前記第１の画素の前記第１の方向の幅は、前記第２の画素の前記第１の方向の幅よりも大きいことを特徴とする請求項９に記載の液晶表示装置。   (7) A first pixel is formed between the first video signal line and the second video signal line, and a second pixel is formed between the first video signal line and the first video signal line. 10. The liquid crystal display device according to claim 9, wherein a pixel is formed, and a width of the first pixel in the first direction is larger than a width of the second pixel in the first direction. .

本発明が適用される液晶表示装置の平面図である。1 is a plan view of a liquid crystal display device to which the present invention is applied. 図１のＡ−Ａ断面図である。It is AA sectional drawing of FIG. 図１のスルーホール部付近の平面図である。FIG. 2 is a plan view of the vicinity of a through hole in FIG. 1. 実施例１の液晶表示装置の平面図である。FIG. 2 is a plan view of the liquid crystal display device according to the first embodiment. 図４のＢ−Ｂ断面図である。FIG. 5 is a sectional view taken along line BB of FIG. 4. 実施例１の特徴を示す平面図である。FIG. 3 is a plan view illustrating features of the first embodiment. 実施例１の他の形態を示す断面図である。FIG. 7 is a cross-sectional view illustrating another embodiment of the first embodiment. 実施例２の特徴を示す平面図である。FIG. 9 is a plan view illustrating features of the second embodiment. 図８のＣ−Ｃ断面図である。FIG. 9 is a sectional view taken along line CC of FIG. 8. 実施例２の特徴を示す平面図である。FIG. 9 is a plan view illustrating features of the second embodiment. 実施例３の特徴を示す平面図である。FIG. 13 is a plan view illustrating features of the third embodiment. 実施例４の断面図である。FIG. 14 is a cross-sectional view of the fourth embodiment. 配向膜削れの発生の原因の例を示す模式断面図である。FIG. 4 is a schematic cross-sectional view illustrating an example of a cause of occurrence of alignment film shaving. 実施例４の特徴を示す平面図である。FIG. 14 is a plan view illustrating features of the fourth embodiment.

以下に実施例を用いて本発明を詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to Examples.

図１は、本発明で使用されるＩＰＳ方式の液晶表示装置の画素構造を示す平面図である。ＩＰＳ方式も種々存在するが、コモン電極を平面状に形成し、その上に、絶縁膜を挟んで櫛歯状の画素電極を配置し、画素電極とコモン電極の間に発生する電界によって液晶分子を回転させる方式が、比較的透過率を大きくすることが出来るので、現在主流となっている。   FIG. 1 is a plan view showing a pixel structure of an IPS type liquid crystal display device used in the present invention. Although there are various types of IPS systems, a common electrode is formed in a planar shape, and a comb-shaped pixel electrode is disposed thereon with an insulating film interposed therebetween, and liquid crystal molecules are generated by an electric field generated between the pixel electrode and the common electrode. Is currently the mainstream because the transmittance can be relatively increased.

図１において、走査線１０が横方向に延在し、縦方向に所定のピッチで配列している。走査線１０の縦ピッチが画素の縦方向の大きさとなっている。また、映像信号線２０が縦方向に延在し、横方向に所定のピッチで配列している。映像信号線２０の横ピッチが画素の横方向の大きさになっている。   In FIG. 1, scanning lines 10 extend in the horizontal direction and are arranged at a predetermined pitch in the vertical direction. The vertical pitch of the scanning line 10 is the size of the pixel in the vertical direction. The video signal lines 20 extend in the vertical direction and are arranged at a predetermined pitch in the horizontal direction. The horizontal pitch of the video signal lines 20 is the horizontal size of the pixel.

画素内には、ストライプ状の画素電極１１１が縦方向に延在している。図１は画素ピッチが３０μｍ以下と小さいので、画素は１本のストライプ状となっているが、画素ピッチが大きくなれば、画素電極はスリットを有する櫛歯状電極となる。   Within the pixel, a striped pixel electrode 111 extends in the vertical direction. In FIG. 1, since the pixel pitch is as small as 30 μm or less, the pixel has a stripe shape. However, if the pixel pitch is large, the pixel electrode becomes a comb-shaped electrode having slits.

画素電極１１１には、映像信号線２０からスルーホール及びＴＦＴを介して映像信号が供給される。図１において、スルーホール１２０を介して映像信号線と半導体層１０３が接続している。半導体層１０３は映像信号線２０の下を延在して走査線１０の下を通過し、屈曲して、再び走査線１０の下を通過し、スルーホール１４０を介してコンタクト電極１０７と接続する。コンタクト電極１０７はスルーホール１３０および１３１を介して画素電極と接続する。半導体層１０３が走査線１０の下を通過するときにＴＦＴが形成される。この場合、走査線１０がゲート電極を兼ねる。したがって、図１では、映像信号線２０から画素電極１１まで２個のＴＦＴが形成され、いわゆるダブルゲート方式となっている。   A video signal is supplied to the pixel electrode 111 from the video signal line 20 via a through hole and a TFT. In FIG. 1, a video signal line and a semiconductor layer 103 are connected via a through hole 120. The semiconductor layer 103 extends below the video signal line 20, passes below the scanning line 10, bends, passes again below the scanning line 10, and connects to the contact electrode 107 via the through hole 140. . The contact electrode 107 is connected to the pixel electrode via through holes 130 and 131. When the semiconductor layer 103 passes below the scanning line 10, a TFT is formed. In this case, the scanning lines 10 also serve as gate electrodes. Therefore, in FIG. 1, two TFTs are formed from the video signal line 20 to the pixel electrode 11, and a so-called double gate system is used.

図１において、配向膜に形成される配向軸１１５の方向は、画素電極１１１の延在方向と角度θをなしている。角度θを形成する理由は、画素電極１１１に電界が印加されたときに、液晶分子の回転の方向を規定するためである。θは、５度から１５度程度であり、好ましくは７度から１０度である。なお、配向軸１１４の方向を図１の縦方向とし、画素電極１１１の延在方向をθ傾ける場合もある。図１は、液晶分子の誘電率異方性が正の場合である。液晶の誘電率異方性が負の場合の配向軸の角度は、図１と９０度回転した方向となる。   In FIG. 1, the direction of the alignment axis 115 formed in the alignment film forms an angle θ with the extending direction of the pixel electrode 111. The reason for forming the angle θ is to define the direction of rotation of the liquid crystal molecules when an electric field is applied to the pixel electrode 111. is about 5 to 15 degrees, preferably 7 to 10 degrees. The direction of the alignment axis 114 may be the vertical direction in FIG. 1 and the extending direction of the pixel electrode 111 may be inclined by θ. FIG. 1 shows a case where the dielectric anisotropy of the liquid crystal molecules is positive. When the dielectric anisotropy of the liquid crystal is negative, the angle of the alignment axis is a direction rotated by 90 degrees in FIG.

図１において、コモン電極はスルーホールの周辺を除き、全面に形成されている。図１において、走査線を挟んで上方向と下方向のコモン電極１０９は、コモン電極ブリッジ１０９１を介して接続している。高精細化して画素ピッチを小さくしようとすると、コモン電極ブリッジ１０９１の存在が問題となる。   In FIG. 1, the common electrode is formed on the entire surface except for the periphery of the through hole. In FIG. 1, the upper and lower common electrodes 109 across the scanning line are connected via a common electrode bridge 1091. In order to reduce the pixel pitch by increasing the definition, the existence of the common electrode bridge 1091 becomes a problem.

図２は図１のＡ−Ａ断面図である。図２におけるＴＦＴは、いわゆるトップゲートタイプのＴＦＴであり、使用される半導体としては、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｉ−Ｓｉ）が使用されている。一方、ａ−Ｓｉ半導体を使用した場合は、いわゆるボトムゲート方式のＴＦＴが多く用いられる。以後の説明では、トップゲート方式のＴＦＴを用いた場合を例にして説明するが、ボトムゲート方式のＴＦＴを用いた場合についても、本発明を適用することが出来る。   FIG. 2 is a sectional view taken along line AA of FIG. The TFT in FIG. 2 is a so-called top gate type TFT, and LTPS (Low Temperature Poly-Si) is used as a semiconductor to be used. On the other hand, when an a-Si semiconductor is used, a so-called bottom gate type TFT is often used. In the following description, a case using a top gate type TFT will be described as an example. However, the present invention can be applied to a case where a bottom gate type TFT is used.

図２において、ガラス基板１００の上にＳｉＮからなる第１下地膜１０１およびＳｉＯ２からなる第２下地膜１０２がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成される。第１下地膜１０１および第２下地膜１０２の役割はガラス基板１００からの不純物が半導体層１０３を汚染することを防止することである。 In FIG. 2, a first underlayer 101 made of SiN and a second underlayer 102 made of SiO 2 are formed on a glass substrate 100 by CVD (Chemical Vapor Deposition). The role of the first base film 101 and the second base film 102 is to prevent impurities from the glass substrate 100 from contaminating the semiconductor layer 103.

第２下地膜１０２の上には半導体層１０３が形成される。この半導体層１０３は、第２下地膜１０２に上にＣＶＤによってａ−Ｓｉ膜を形成し、これをレーザアニールすることによってｐｏｌｙ−Ｓｉ膜に変換したものである。このｐｏｌｙ−Ｓｉ膜をフォトリソグラフィによってパターニングする。   A semiconductor layer 103 is formed on the second underlayer 102. The semiconductor layer 103 is obtained by forming an a-Si film on the second base film 102 by CVD, and converting the a-Si film into a poly-Si film by laser annealing. This poly-Si film is patterned by photolithography.

半導体膜１０３の上にはゲート絶縁膜１０４が形成される。このゲート絶縁膜１０４はＴＥＯＳ（テトラエトキシシラン）によるＳｉＯ２膜である。この膜もＣＶＤによって形成される。その上にゲート電極１０５が形成される。ゲート電極１０５は走査線１０が兼ねている。ゲート電極１０５は例えば、ＭｏＷ膜によって形成される。ゲート電極１０５あるいは走査線１０の抵抗を小さくする必要があるときはＡｌ合金が使用される。 A gate insulating film 104 is formed on the semiconductor film 103. The gate insulating film 104 is a SiO 2 film made of TEOS (tetraethoxysilane). This film is also formed by CVD. A gate electrode 105 is formed thereon. The scanning line 10 also serves as the gate electrode 105. The gate electrode 105 is formed of, for example, a MoW film. When it is necessary to reduce the resistance of the gate electrode 105 or the scanning line 10, an Al alloy is used.

その後、ゲート電極１０５を覆って層間絶縁膜１０６をＳｉＯ２あるいはＳｉＮによって形成する。層間絶縁膜１０６はゲート配線１０５とコンタクト電極１０７を絶縁するためである。半導体層１０３は、ゲート絶縁膜１０４および層間絶縁膜間１０６に形成されたスルーホール１２０を介して映像信号線２０と接続している。また、層間絶縁膜１０６およびゲート絶縁膜１０４には、ＴＦＴのソース部Ｓをコンタクト電極１０７と接続するためのコンタクトホール１４０が形成される。層間絶縁膜１０６とゲート絶縁膜１０４に形成されるコンタクトホール１２０とコンタクトホール１４０は同時に形成される。 After that, an interlayer insulating film 106 is formed of SiO 2 or SiN so as to cover the gate electrode 105. The interlayer insulating film 106 is for insulating the gate wiring 105 and the contact electrode 107. The semiconductor layer 103 is connected to the video signal line 20 via a through hole 120 formed between the gate insulating film 104 and the interlayer insulating film. Further, a contact hole 140 for connecting the source portion S of the TFT to the contact electrode 107 is formed in the interlayer insulating film 106 and the gate insulating film 104. The contact holes 120 and 140 formed in the interlayer insulating film 106 and the gate insulating film 104 are formed at the same time.

層間絶縁膜１０６の上にコンタクト電極１０７が形成される。半導体層１０３は、映像信号線２０の下を延在し、図１、および図２に示すように、走査線１０すなわちゲート電極１０５の下を２回通過する。この時、ＴＦＴが形成される。すなわち、平面で視て、ゲート電極１０５を挟んでＴＦＴのソースＳとドレインＤが形成されている。コンタクト電極１０７は、層間絶縁膜１０６およびゲート絶縁膜１０４に形成されたスルーホール１４０を介して半導体層１０３と接続する。   A contact electrode 107 is formed on the interlayer insulating film 106. The semiconductor layer 103 extends below the video signal line 20, and passes twice below the scanning line 10, that is, below the gate electrode 105, as shown in FIGS. At this time, a TFT is formed. That is, the source S and the drain D of the TFT are formed with the gate electrode 105 interposed therebetween when viewed in a plane. The contact electrode 107 is connected to the semiconductor layer 103 via a through hole 140 formed in the interlayer insulating film 106 and the gate insulating film 104.

コンタクト電極１０７および映像信号線２０は、同層で、同時に形成される。コンタクト電極１０７および映像信号線２０は、抵抗を小さくするために、例えば、ＡｌＳｉ合金が使用される。ＡｌＳｉ合金はヒロックを発生したり、Ａｌが他の層に拡散したりするので、例えば、ＭｏＷによるバリア層、およびキャップ層によってＡｌＳｉをサンドイッチする構造がとられている。   The contact electrode 107 and the video signal line 20 are formed simultaneously in the same layer. The contact electrode 107 and the video signal line 20 are made of, for example, an AlSi alloy in order to reduce the resistance. Since the AlSi alloy generates hillocks and Al diffuses into other layers, for example, a structure in which AlSi is sandwiched by a barrier layer of MoW and a cap layer is adopted.

コンタクト電極１０７、映像信号線２０、層間絶縁膜１０６を覆って有機パッシベーション膜１０８が形成される。有機パッシベーション膜１０８は感光性のアクリル樹脂で形成される。有機パッシベーション膜１０８は、アクリル樹脂の他、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂等でも形成することが出来る。有機パッシベーション膜１０８は平坦化膜としての役割を持っているので、厚く形成される。有機パッシベーション膜１０８の膜厚は１〜４μｍであるが、多くの場合は２〜３μｍ程度である。   An organic passivation film 108 is formed to cover the contact electrode 107, the video signal line 20, and the interlayer insulating film 106. The organic passivation film 108 is formed of a photosensitive acrylic resin. The organic passivation film 108 can be formed of a silicone resin, an epoxy resin, a polyimide resin, or the like, in addition to an acrylic resin. The organic passivation film 108 has a role as a flattening film, and is therefore formed thick. The thickness of the organic passivation film 108 is 1 to 4 μm, but in many cases is about 2 to 3 μm.

画素電極１１１とコンタクト電極１０７との導通を取るために、有機パッシベーション膜１０８にコンタクトホール１３０、および、後で述べる容量絶縁膜１１０にコンタクトホール１３１が形成される。有機パッシベーション膜１０８は感光性の樹脂を使用している。感光性の樹脂を塗付後、この樹脂を露光すると、光が当たった部分のみが特定の現像液に溶解する。すなわち、感光性樹脂を用いることによって、フォトレジストの形成を省略することが出来る。有機パッシベーション膜１０８にコンタクトホール１３０を形成したあと、２３０℃程度で焼成することによって有機パッシベーション膜１０８が完成する。   In order to establish conduction between the pixel electrode 111 and the contact electrode 107, a contact hole 130 is formed in the organic passivation film 108 and a contact hole 131 is formed in the capacitive insulating film 110 described later. The organic passivation film 108 uses a photosensitive resin. When the photosensitive resin is exposed after the application of the photosensitive resin, only a portion irradiated with the light is dissolved in a specific developer. That is, by using a photosensitive resin, formation of a photoresist can be omitted. After forming the contact hole 130 in the organic passivation film 108, the organic passivation film 108 is baked at about 230 ° C. to complete the organic passivation film 108.

その後コモン電極１０９となる透明導電膜、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）をスパッタリングによって形成し、コンタクトホール１３０およびその周辺からＩＴＯを除去するようにパターニングする。コモン電極１０９は各画素共通に平面状に形成することが出来る。しかし、スルーホール１３０を避けて形成する必要があるので、画素ピッチを小さくする場合は、図１のおけるコモン電極ブリッジ１０９１が問題になる。   Thereafter, a transparent conductive film serving as the common electrode 109, for example, ITO (Indium Tin Oxide) is formed by sputtering, and patterning is performed so as to remove the ITO from the contact hole 130 and the periphery thereof. The common electrode 109 can be formed in a planar shape in common for each pixel. However, since it is necessary to avoid the through hole 130, the common electrode bridge 1091 shown in FIG. 1 becomes a problem when the pixel pitch is reduced.

なお、本発明の実施例２では、コモン電極１０９の形成と同時に、図９に示すように、スルーホール１３０を覆って接続ＩＴＯ４０を形成する。コンタクト電極１０７と画素電極を接触させるための裕度をとるためである。この場合、接続ＩＴＯ４０とコモン電極１０９は絶縁する必要がある。   In the second embodiment of the present invention, simultaneously with the formation of the common electrode 109, the connection ITO 40 is formed so as to cover the through hole 130 as shown in FIG. This is to allow a margin for contact between the contact electrode 107 and the pixel electrode. In this case, the connection ITO 40 and the common electrode 109 need to be insulated.

図２に戻り、容量絶縁膜１１０となるＳｉＮをＣＶＤによって全面に形成する。その後、コンタクトホール１３０内において、コンタクト電極１０７と画素電極１１１の導通をとるためのコンタクトホール１３１を容量絶縁膜１１０に形成する。   Returning to FIG. 2, SiN to be the capacitance insulating film 110 is formed on the entire surface by CVD. After that, in the contact hole 130, a contact hole 131 for establishing conduction between the contact electrode 107 and the pixel electrode 111 is formed in the capacitor insulating film 110.

その後、ＩＴＯをスパッタリングによって形成し、パターニングして画素電極１１１を形成する。図１に画素電極１１１の平面形状の例を示す。画素電極１１１の上に配向膜材料をフレキソ印刷あるいはインクジェット等によって塗布し、焼成して配向膜１１２を形成する。配向膜１１２の配向処理にはラビング法のほか偏光紫外線による光配向が用いられる。   After that, ITO is formed by sputtering and patterned to form the pixel electrode 111. FIG. 1 shows an example of the planar shape of the pixel electrode 111. An alignment film material is applied on the pixel electrode 111 by flexographic printing or ink-jet printing and baked to form an alignment film 112. For the alignment treatment of the alignment film 112, optical alignment using polarized ultraviolet light is used in addition to the rubbing method.

画素電極１１１とコモン電極１０９の間に電圧が印加されると図２に示すような電気力線が発生する。この電界によって液晶分子３０１を回転させ、液晶層３００を通過する光の量を画素毎に制御することによって画像を形成する。   When a voltage is applied between the pixel electrode 111 and the common electrode 109, lines of electric force as shown in FIG. 2 are generated. By rotating the liquid crystal molecules 301 by this electric field and controlling the amount of light passing through the liquid crystal layer 300 for each pixel, an image is formed.

図２において、液晶層３００を挟んで対向基板２００が配置されている。対向基板２００の内側には、カラーフィルタ２０１が形成されている。カラーフィルタ２０１は画素毎に、赤、緑、青のカラーフィルタが形成されており、これによってカラー画像が形成される。カラーフィルタ２０１とカラーフィルタ２０１の間にはブラックマトリクス２０２が形成され、画像のコントラストを向上させている。なお、ブラックマトリクス２０２はＴＦＴの遮光膜としての役割も有し、ＴＦＴに光電流が流れることを防止している。   In FIG. 2, a counter substrate 200 is arranged with a liquid crystal layer 300 interposed therebetween. A color filter 201 is formed inside the counter substrate 200. In the color filter 201, red, green, and blue color filters are formed for each pixel, thereby forming a color image. A black matrix 202 is formed between the color filters 201 to improve image contrast. Note that the black matrix 202 also has a role as a light-shielding film of the TFT, and prevents a photocurrent from flowing through the TFT.

カラーフィルタ２０１およびブラックマトリクス２０２を覆ってオーバーコート膜２０３が形成されている。カラーフィルタ２０１およびブラックマトリクス２０２の表面は凹凸となっているために、オーバーコート膜２０３によって表面を平らにしている。オーバーコート膜２０３の上には、液晶の初期配向を決めるための配向膜１１２が形成される。配向膜１１２の配向処理はＴＦＴ基板１００側の配向膜１１２と同様、ラビング法あるいは光配向法が用いられる。   An overcoat film 203 is formed to cover the color filter 201 and the black matrix 202. Since the surfaces of the color filter 201 and the black matrix 202 are uneven, the surfaces are flattened by the overcoat film 203. On the overcoat film 203, an alignment film 112 for determining the initial alignment of the liquid crystal is formed. A rubbing method or a photo-alignment method is used for the alignment treatment of the alignment film 112, similarly to the alignment film 112 on the TFT substrate 100 side.

なお、以上の構成は例であり、例えば、品種によってはＴＦＴ基板１００において、コンタクト電極１０７あるいは映像信号線２０との間にＳｉＮ等による無機パッシベーション膜が形成されている場合もある。   The above configuration is an example. For example, depending on the type, an inorganic passivation film made of SiN or the like may be formed between the contact electrode 107 and the video signal line 20 on the TFT substrate 100.

図３は、図１のスルーホール１３０付近の拡大平面図である。図３では、画素電極は省略されている。図３において、スルーホール１３０の周辺に、コモン電極１０９が形成されていない領域が四角いホール状に存在し、その結果、スルーホール１３０を挟んで上側のコモン電極１０９と下側のコモン電極１０９はコモン電極ブリッジ１０９１によって接続されている。画素ピッチを小さくしようとした場合、このコモン電極ブリッジ１０９１の存在が問題になる。すなわち、コモン電極１０９を構成するＩＴＯは抵抗率が大きいため、コモン電極ブリッジ１０９１の幅は、映像信号線２０や半導体層１０３の幅よりも大きくする必要があるので、特に水平方向の画素ピッチを小さくしようとした場合に問題となる。   FIG. 3 is an enlarged plan view of the vicinity of the through hole 130 in FIG. In FIG. 3, the pixel electrodes are omitted. In FIG. 3, a region where the common electrode 109 is not formed exists around the through hole 130 in a square hole shape. As a result, the upper common electrode 109 and the lower common electrode 109 sandwich the through hole 130. They are connected by a common electrode bridge 1091. When trying to reduce the pixel pitch, the existence of the common electrode bridge 1091 poses a problem. That is, since the ITO constituting the common electrode 109 has a large resistivity, the width of the common electrode bridge 1091 needs to be larger than the width of the video signal line 20 and the semiconductor layer 103. This is a problem when trying to make it smaller.

図４は本実施例を適用した場合の画素の平面図である。図４が図１と異なる点は、図４の上側のコモン電極１０９と下側のコモン電極１０９の接続方法である。図４において、コモン電極１０９は、スルーホール１３０の上側と下側において、横方向にストライプ状に延在している。コモン電極１０９の上には、映像信号線２０を覆うようにしてコモン金属配線２０が縦方向に延在している。コモン金属配線３０は、コモン電極１０９の抵抗を小さくするために使用される。   FIG. 4 is a plan view of a pixel when the present embodiment is applied. FIG. 4 differs from FIG. 1 in the method of connecting the upper common electrode 109 and the lower common electrode 109 in FIG. In FIG. 4, the common electrode 109 extends in a stripe shape in the lateral direction on the upper side and the lower side of the through hole 130. On the common electrode 109, the common metal wiring 20 extends in the vertical direction so as to cover the video signal line 20. The common metal wiring 30 is used to reduce the resistance of the common electrode 109.

図４において、上側のコモン電極１０９と下側のコモン電極１０９は、コモン金属配線３０によって電気的に接続されている。すなわち、コモン金属配線３０は、上側コモン電極１０９と下側コモン電極１０９のブリッジ１０９１となっている。コモン金属配線４０は、ＭｏＣｒ、ＭｏＷ、あるいは、Ａｌ合金等の金属で形成されているので、ＩＴＯに比べて抵抗が小さいため、配線幅を小さくすることが出来る。つまり、上側のコモン電極１０９と下側のコモン接続１０９を幅の小さいコモン金属配線３０によって接続することができる。図４におけるさらに大きな特徴は、ブリッジ１０９１のためのコモン金属配線３０は、映像信号線２０に対して１本置きに形成されている点である。これによって、画素の水平方向のピッチをさらに小さくすることが出来る。図４のその他の構成は図１と同様であるので、説明を省略する。   In FIG. 4, the upper common electrode 109 and the lower common electrode 109 are electrically connected by the common metal wiring 30. That is, the common metal wiring 30 is a bridge 1091 between the upper common electrode 109 and the lower common electrode 109. Since the common metal wiring 40 is formed of a metal such as MoCr, MoW, or Al alloy, the resistance is smaller than that of ITO, so that the wiring width can be reduced. That is, the upper common electrode 109 and the lower common connection 109 can be connected by the common metal wiring 30 having a small width. A further significant feature in FIG. 4 is that the common metal wiring 30 for the bridge 1091 is formed every other video signal line 20. Thereby, the horizontal pitch of the pixels can be further reduced. The other configuration of FIG. 4 is the same as that of FIG.

図５は図４のＢ−Ｂ断面図であり、図４において、コモン金属配線３０がコモン電極１０９間のブリッジ１０９１として役割を持っている部分の断面図を含んでいる。図５が図２と異なる点は、左側の有機パッシベーション膜１０８の上で、映像信号線２０を覆う部分は、コモン金属配線３０が延在し、コモン電極１０９と接続する点である。図５のその他の点は、図２と同様なので、説明を省略する。   FIG. 5 is a cross-sectional view taken along the line BB of FIG. 4, and includes a cross-sectional view of a portion where the common metal wiring 30 functions as a bridge 1091 between the common electrodes 109 in FIG. FIG. 5 differs from FIG. 2 in that the portion covering the video signal line 20 on the left organic passivation film 108 extends the common metal wiring 30 and connects to the common electrode 109. The other points in FIG. 5 are the same as those in FIG.

図６は図４のスルーホール１３０付近を拡大した平面図である。図６では画素電極は省略されている。図６において、スルーホール１３０の上側のコモン電極１０９とスルーホール１３０の下側のコモン電極１０９はコモン金属配線３０によって接続されている。また、コモン金属配線３０は、映像信号線２０を１本おきに覆うように形成されている。その結果、図６における画素のピッチｄ２は図３における画素のピッチｄ１に比べて小さくなっている。つまり、図６の構成では、より高精細画面に対応することが出来る。   FIG. 6 is an enlarged plan view of the vicinity of the through hole 130 in FIG. In FIG. 6, the pixel electrodes are omitted. In FIG. 6, the common electrode 109 above the through hole 130 and the common electrode 109 below the through hole 130 are connected by the common metal wiring 30. In addition, the common metal wiring 30 is formed so as to cover every other video signal line 20. As a result, the pixel pitch d2 in FIG. 6 is smaller than the pixel pitch d1 in FIG. That is, the configuration of FIG. 6 can support a higher definition screen.

図７は、本発明の他の態様を示す断面図である。図７は、図４のＢ−Ｂ断面に対応する断面図である。図７が図５と異なる点は、映像信号線２０を覆う部分において、コモン電極１０９間を接続するブリッジ１０９１は、コモン電極を形成するＩＴＯ１０９とコモン金属配線３０の積層構造となっていることである。積層となっていることによって、ブリッジ１０９１の抵抗を図５の場合よりも若干小さくすることが出来る。また、積層構造であることによって、ブリッジ１０９１の断線に対する裕度を向上させることが出来る。なお、コモン電極１０９のパターニングはフォトリソグラフィで行うので、プロセス負荷となることはない。   FIG. 7 is a sectional view showing another embodiment of the present invention. FIG. 7 is a cross-sectional view corresponding to the BB cross section of FIG. FIG. 7 differs from FIG. 5 in that the bridge 1091 connecting the common electrodes 109 has a laminated structure of the ITO 109 and the common metal wiring 30 forming the common electrode in the portion covering the video signal line 20. is there. Due to the lamination, the resistance of the bridge 1091 can be made slightly smaller than in the case of FIG. Further, with the stacked structure, the tolerance of the bridge 1091 against disconnection can be improved. Note that since the patterning of the common electrode 109 is performed by photolithography, there is no process load.

以上の本実施例では、コモン電極１０９のブリッジ１０９１はコモン金属配線３０によって接続し、かつ、映像信号線２０の１本おきに対応して形成する構成である。しかし、コモン電極１０９の抵抗が大きな問題にならないような品種では、コモン金属配線３０を使用せずに、映像信号線２０の１本おきにコモン電極１０９を形成するＩＴＯによってブリッジ１０９１を形成してもよい。この場合も、ブリッジ１０９１が無い部分が存在することによる画素ピッチの縮小は可能である。   In this embodiment described above, the bridges 1091 of the common electrode 109 are connected by the common metal wiring 30 and formed so as to correspond to every other video signal line 20. However, in a type in which the resistance of the common electrode 109 does not cause a major problem, the bridge 1091 is formed by using the ITO that forms the common electrode 109 for every other video signal line 20 without using the common metal wiring 30. Is also good. Also in this case, it is possible to reduce the pixel pitch due to the presence of a portion without the bridge 1091.

図８は本発明が適用される、画素のスルーホール１３０付近の平面図である。図８では画素電極は省略されている。本実施例の画素全体の平面図は図１と同様であり、断面図は図２と同様である。図８が図３と異なる点は、スルーホール１３０の部分に接続ＩＴＯ４０が形成される点および容量絶縁膜１１０に形成されたスルーホール１３１の径と位置である。   FIG. 8 is a plan view showing the vicinity of a through hole 130 of a pixel to which the present invention is applied. In FIG. 8, the pixel electrodes are omitted. A plan view of the whole pixel of this embodiment is the same as FIG. 1 and a cross-sectional view is the same as FIG. FIG. 8 differs from FIG. 3 in that the connection ITO 40 is formed in the portion of the through hole 130 and the diameter and the position of the through hole 131 formed in the capacitor insulating film 110.

有機パッシベーション膜１０８に形成されたスルーホール１３０の底部のみに容量絶縁膜１１０のスルーホール１３１を形成しようとすると、スルーホール１３０の径を大きくする必要があり、画素ピッチの縮小化には不利である。本実施例では、コモン電極１０９と同時に形成される接続ＩＴＯ４０を用いることによって、容量電極１１０に形成されるスルーホール１３１の位置と形に自由度を持たせ、それによって、有機パッシベーション膜１０８に形成されるスルーホール１３０の径を小さくすることが出来る。   If an attempt is made to form the through hole 131 of the capacitive insulating film 110 only at the bottom of the through hole 130 formed in the organic passivation film 108, it is necessary to increase the diameter of the through hole 130, which is disadvantageous for reducing the pixel pitch. is there. In the present embodiment, by using the connection ITO 40 formed simultaneously with the common electrode 109, the position and the shape of the through hole 131 formed in the capacitor electrode 110 are given a degree of freedom, thereby forming the organic passivation film 108. The diameter of the through hole 130 to be formed can be reduced.

図８において、スルーホール１３０を覆って接続ＩＴＯ４０を形成する。接続ＩＴＯ４０は、コモン電極１０９と同時に形成される。したがって、プロセス負荷は生じない。しかし、接続ＩＴＯ４０はコモン電極１０９とは絶縁されていなければならない。接続ＩＴＯ４０は画素電極と接続するからである。接続ＩＴＯ４０およびコモン電極１０９を覆ってＳｉＮによる容量絶縁膜１１０が形成され、容量絶縁膜１１０にスルーホール１３１を形成する。図８では、スルーホール１３１はスルーホール１３０の底部のみでなく、スルーホール１３０の側面および周辺上面の一部にも形成される。したがって、スルーホール１３０が小さい場合にも、スルーホール１３１を容易に形成することが出来る。   In FIG. 8, a connection ITO 40 is formed to cover the through hole 130. The connection ITO 40 is formed simultaneously with the common electrode 109. Therefore, no process load occurs. However, the connection ITO 40 must be insulated from the common electrode 109. This is because the connection ITO 40 is connected to the pixel electrode. A capacitor insulating film 110 made of SiN is formed to cover the connection ITO 40 and the common electrode 109, and a through hole 131 is formed in the capacitor insulating film 110. In FIG. 8, the through-hole 131 is formed not only at the bottom of the through-hole 130 but also at a part of the side surface of the through-hole 130 and a part of the peripheral upper surface. Therefore, even when the through hole 130 is small, the through hole 131 can be easily formed.

図９は、図８のＣ−Ｃ断面図である。図８において、接続ＩＴＯ４０が有機パッシベーション膜１０８のスルーホール１３０を覆って形成されている。接続ＩＴＯ４０覆って容量絶縁膜１１０が形成され、容量絶縁膜１１０にスルーホール１３１が形成される。このスルーホール１３１において、接続ＩＴＯ４０が露出し、画素電極と接続することになる。図９に示すように、本実施例では、たとえ、有機パッシベーション膜１０８に形成されるスルーホール１３０が小さくとも、容量絶縁膜１１０のスルーホール１３１を大きく形成することができるので、接続の信頼性を上げることが出来る。   FIG. 9 is a cross-sectional view taken along the line CC of FIG. 8, a connection ITO 40 is formed to cover the through hole 130 of the organic passivation film 108. A capacitor insulating film 110 is formed to cover the connection ITO 40, and a through hole 131 is formed in the capacitor insulating film 110. In this through hole 131, the connection ITO 40 is exposed and connected to the pixel electrode. As shown in FIG. 9, in this embodiment, even if the through hole 130 formed in the organic passivation film 108 is small, the through hole 131 of the capacitor insulating film 110 can be formed large, so that the reliability of the connection can be improved. Can be raised.

しかし、接続ＩＴＯ４０はコモン電極１０９と絶縁されていなければならない。接続ＩＴＯ４０とコモン電極１０９は同層で形成されるので、図８に示す、上側のコモン電極１０９と下側のコモン電極１０９を結ぶブリッジ１０９１をコモン電極１０９と同じＩＴＯで形成すると、接続ＩＴＯ４０とコモン電極１０９との間隔ｇ１を十分とる必要があるので、画素ピッチの縮小化には限界がある。   However, the connection ITO 40 must be insulated from the common electrode 109. Since the connection ITO 40 and the common electrode 109 are formed in the same layer, a bridge 1091 connecting the upper common electrode 109 and the lower common electrode 109 shown in FIG. Since it is necessary to secure a sufficient gap g1 with the common electrode 109, there is a limit in reducing the pixel pitch.

本実施例では、図１０に示すように、上側コモン電極１０９と下側コモン電極１０９の接続は、コモン金属配線３０で行う。そして、コモン金属配線３０は映像信号線対して１本置きに形成する。コモン金属配線３０が存在しない側では、接続ＩＴＯ４０とコモン電極１０９あるいはコモン金属配線３０との絶縁は問題なくなる。したがって、図１０において、この側では、間隔ｇ２のみに注意すればよい。   In this embodiment, as shown in FIG. 10, the connection between the upper common electrode 109 and the lower common electrode 109 is performed by the common metal wiring 30. Then, the common metal wiring 30 is formed every other video signal line. On the side where the common metal wiring 30 does not exist, there is no problem in insulation between the connection ITO 40 and the common electrode 109 or the common metal wiring 30. Therefore, in FIG. 10, on this side, attention must be paid only to the interval g2.

一方、図１０において、コモン金属配線３０が存在する側では、接続ＩＴＯ４０とコモン金属配線３０との間隔ｇ１を確保する必要がある。したがって、接続ＩＴＯ４０の水平方向の中心位置を画素の中心位置に対してコモン金属配線３０が無い側にずらすことによって、画素の横方向の径を小さくでき、したがって、画素ピッチを小さくすることが出来る。   On the other hand, in FIG. 10, on the side where the common metal wiring 30 exists, it is necessary to secure a gap g1 between the connection ITO 40 and the common metal wiring 30. Therefore, by shifting the horizontal center position of the connection ITO 40 to the side without the common metal wiring 30 with respect to the center position of the pixel, the diameter of the pixel in the horizontal direction can be reduced, and therefore the pixel pitch can be reduced. .

つまり、本実施例では、有機パッシベーション膜１０８に形成するスルーホール１３０の径を小さくすることが出来るのに加えて、接続ＩＴＯ４０の中心を画素の中心、すなわち、映像信号線２０間の中心からずらすことによって、さらに画素ピッチを小さくすることが出来る。   That is, in this embodiment, the diameter of the through hole 130 formed in the organic passivation film 108 can be reduced, and the center of the connection ITO 40 is shifted from the center of the pixel, that is, the center between the video signal lines 20. This can further reduce the pixel pitch.

なお、上側のコモン電極１０９と下側のコモン電極１０９とのブリッジ１０９１をコモン電極１０９を形成するＩＴＯとコモン金属配線３０の積層にする構成、あるいは、コモン電極１０９を形成するＩＴＯのみとする構成にしてもよいことは実施例１で説明したのと同じである。   Note that a bridge 1091 between the upper common electrode 109 and the lower common electrode 109 is formed by laminating an ITO forming the common electrode 109 and the common metal wiring 30, or a configuration using only the ITO forming the common electrode 109. This may be the same as described in the first embodiment.

図１１は、実施例３を示す画素のスルーホール１３０付近の平面図である。画素の基本的な構成および断面は、図１および図２の構成に準ずる。図１１の特徴は、赤画素、緑画素、青画素の内の１色の水平方向の径が他の画素の径よりも大きいことである。顧客によって要求される白画面の色調が異なることに対応するため等である。図１１では青画素の径が他の画素よりも大きい。つまり、図１１において、Ｂ＞Ｒ＝Ｇである。しかし、場合によっては、赤画素、あるいは、緑画素が大きいこともある。   FIG. 11 is a plan view of the vicinity of a through hole 130 of a pixel according to the third embodiment. The basic configuration and cross section of the pixel conform to the configurations in FIGS. The feature of FIG. 11 is that the diameter in the horizontal direction of one of the red, green, and blue pixels is larger than the diameter of the other pixels. This is to cope with a difference in the color tone of the white screen required by the customer. In FIG. 11, the diameter of the blue pixel is larger than the other pixels. That is, in FIG. 11, B> R = G. However, in some cases, a red pixel or a green pixel may be large.

図１１において、スルーホール１３０を挟んで上側と下側にストライプ状にコモン電極１０９が水平方向に延在している。上側のコモン電極１０９と下側のコモン電極１０９のブリッジ１０９１をコモン金属配線３０で接続しているが、ブリッジ１０９１用のコモン金属配線３０は、主として、画素の幅が広い青画素のみにおいて行っている。図１１のスルーホール１３０の構成は、図８乃至１０で説明したのと同様である。図１１において、コモン金属配線３０の両側に配置されたスルーホール１３０においては、接続ＩＴＯ４０の水平方向の中心は、コモン電極配線３０から遠ざかる方向に存在している。理由は、実施例２で述べたと同様である。   In FIG. 11, the common electrodes 109 extend in a horizontal direction in stripes on the upper side and the lower side with the through hole 130 interposed therebetween. Although the bridge 1091 of the upper common electrode 109 and the lower common electrode 109 is connected by the common metal wiring 30, the common metal wiring 30 for the bridge 1091 is mainly used only for blue pixels having a wide pixel width. I have. The configuration of the through hole 130 in FIG. 11 is the same as that described in FIGS. In FIG. 11, in the through holes 130 arranged on both sides of the common metal wiring 30, the horizontal center of the connection ITO 40 exists in a direction away from the common electrode wiring 30. The reason is the same as described in the second embodiment.

図１１の構成によれば、画素幅が大きい画素に対応する部分にブリッジ１０９１のコモン金属配線３０を形成し、他の部分では、ブリッジ１０９１を形成せず、かつ、接続ＩＴＯ４０を形成することによってスルーホール１３０の径を小さくすることが出来るので、画素のピッチを小さくすることが出来る。   According to the configuration of FIG. 11, the common metal wiring 30 of the bridge 1091 is formed in a portion corresponding to a pixel having a large pixel width, and in other portions, the bridge 1091 is not formed and the connection ITO 40 is formed. Since the diameter of the through hole 130 can be reduced, the pixel pitch can be reduced.

また、図１１において、画素の広い部分に形成するブリッジ１０９１をコモン金属配線３０のみでなく、コモン金属配線３０とコモン電極１０９を形成するＩＴＯとの積層にしてもよいし、コモン電極１０９を形成するＩＴＯのみによって形成してもよいことは実施例１で説明したと同様である。   In FIG. 11, the bridge 1091 formed in a wide portion of the pixel may be formed not only by the common metal wiring 30 but also by a lamination of the common metal wiring 30 and ITO forming the common electrode 109. It is the same as that described in the first embodiment that it may be formed only by ITO.

なお、図１１では、画素幅の大きい画素に対応する部分のみにブリッジ電極を形成したが、これに限らず、画素幅がＲＧＢ同じ場合であっても、映像信号線２０あたり、２本置きにブリッジ接続のためのコモン金属配線３０を形成してもよい。この場合も、接続ＩＴＯ４０の中心をブリッジ１０９１から遠ざけるように形成することによって、さらに、画素ピッチの縮小の効果を上げることが出来る。   In FIG. 11, a bridge electrode is formed only in a portion corresponding to a pixel having a large pixel width. However, the present invention is not limited to this. A common metal wiring 30 for bridge connection may be formed. Also in this case, by forming the center of the connection ITO 40 away from the bridge 1091, the effect of reducing the pixel pitch can be further improved.

以上の本実施例では、スルーホール１３０部分に接続ＩＴＯ４０が形成されている場合の構成について説明したが、本実施例は、接続ＩＴＯ４０を使用しない構成においても、幅の広い画素に主としてブリッジ１０９１を形成することによって、全体として画素ピッチを小さくすることが出来る。   In the above-described embodiment, the configuration in the case where the connection ITO 40 is formed in the through hole 130 portion has been described. However, in this embodiment, even in the configuration in which the connection ITO 40 is not used, the bridge 1091 is mainly provided for the wide pixels. By forming, the pixel pitch can be reduced as a whole.

液晶表示装置では、ＴＦＴ基板と対向電極の間隔を規定する必要がある。一般には、ＴＦＴ基板１００と対向基板２００の間隔は柱状スペーサによって規定される。図１２は、本実施例において、柱状スペーサ５０によってＴＦＴ基板１００と対向基板２００の間隔を規定した例であり、対向基板２００に形成された柱状スペーサ５０がＴＦＴ基板１００と対向基板２００の間隔を規定している。柱状スペーサ５０は、対向基板２００において、オーバーコート膜２０３と同時に形成される。図１２が図２と異なる他の点は、ＴＦＴ基板１００側において、柱状スペーサ５０が接触する部分には、コモン電極１０９あるいはブリッジ１０９１が存在していない点である。図１２のその他の構成は、図２と同様である。   In a liquid crystal display device, it is necessary to define the distance between the TFT substrate and the counter electrode. Generally, the distance between the TFT substrate 100 and the counter substrate 200 is defined by a columnar spacer. FIG. 12 is an example in which the distance between the TFT substrate 100 and the opposing substrate 200 is defined by the columnar spacer 50 in the present embodiment. Stipulates. The columnar spacer 50 is formed simultaneously with the overcoat film 203 on the counter substrate 200. FIG. 12 is different from FIG. 2 in that the common electrode 109 or the bridge 1091 does not exist in a portion where the columnar spacer 50 contacts on the TFT substrate 100 side. Other configurations in FIG. 12 are the same as those in FIG.

柱状スペーサ５０の先端は、ＴＦＴ基板１００に形成された配向膜１１２と接触するが、この接触によって配向膜１１２が削れると、この削り屑が輝点の原因になる。このような削れは、図１３に示すように、柱状スペーサ５０の先端が接する対向面が不均一な場合には、特に生じやすい。図１３は、ブリッジ１０９１の端部に柱状スペーサ５０の尖端が接触している場合を示し、ブリッジ１０９１の段差が存在する領域、すなわち、図１３の領域Ａにおいて、配向膜１１２の削れが生じやすい。このブリッジ１０９１は、コモン電極９０と同時に形成されたＩＴＯの場合もあるし、コモン金属配線３０の場合もある。   The tip of the columnar spacer 50 comes into contact with the alignment film 112 formed on the TFT substrate 100. When the alignment film 112 is shaved by this contact, the shavings cause a bright spot. Such abrasion is particularly likely to occur when the opposing surface with which the tip of the columnar spacer 50 contacts is uneven, as shown in FIG. FIG. 13 shows the case where the tip of the columnar spacer 50 is in contact with the end of the bridge 1091. In the region where the step of the bridge 1091 exists, that is, in the region A of FIG. . The bridge 1091 may be formed of ITO simultaneously with the common electrode 90, or may be formed of the common metal wiring 30.

図１４は、本実施例の特徴を示すスルーホール１３０付近の平面図である。図１４において、画素電極は省略されている。図１４において、柱状スペーサ５０は上側のコモン電極１０９と下側のコモン電極１０９を結ぶブリッジ１０９１としてのコモン金属配線３０あるいはコモン電極１０９と同時に形成されたＩＴＯが存在しない部分でＴＦＴ基板１００側と接触している。このような構成とすることによって、柱状スペーサ５０の先端において、図１３に示すような段差を排除することが出来るので、配向膜１１２の削れを防止することが出来る。図１４のその他の構成は図６と同様なので、説明は省略する。   FIG. 14 is a plan view of the vicinity of the through hole 130 showing the features of the present embodiment. In FIG. 14, pixel electrodes are omitted. In FIG. 14, the columnar spacer 50 is connected to the TFT substrate 100 at a portion where the common metal wiring 30 serving as a bridge 1091 connecting the upper common electrode 109 and the lower common electrode 109 or the ITO formed simultaneously with the common electrode 109 is not present. In contact. With such a configuration, a step as shown in FIG. 13 can be eliminated at the tip of the columnar spacer 50, so that the alignment film 112 can be prevented from being scraped. Other configurations in FIG. 14 are the same as those in FIG.

本実施例の構成は、実施例２の図１０の構成、実施例３の図１１の構成等にも適用することが出来る。すなわち、柱状スペーサ５０の先端はＴＦＴ基板１００側の映像信号線２０の上であって、コモン電極５０と同時に形成されたＩＴＯあるいはコモン金属配線３０が形成されていない部分に接触すればよい。   The configuration of the present embodiment can be applied to the configuration of FIG. 10 of the second embodiment, the configuration of FIG. 11 of the third embodiment, and the like. That is, the tip of the columnar spacer 50 may be in contact with the portion of the video signal line 20 on the TFT substrate 100 side where the ITO or the common metal wiring 30 formed simultaneously with the common electrode 50 is not formed.

１０…走査線１０、 ２０…映像信号線、 ３０…コモン金属配線、 ４０…接続ＩＴＯ、 ５０…柱状スペーサ、 １００…ＴＦＴ基板、 １０１…第１下地膜、 １０２…第２下地膜、 １０３…半導体層、 １０４…ゲート絶縁膜、 １０５…ゲート電極、 １０６…層間絶縁膜、 １０７…コンタクト電極、 １０８…有機パッシベーション膜、 １０９…コモン電極、 １１０…容量絶縁膜、 １１１…画素電極、 １１２…配向膜、 １１５…配向軸、 １２０…スルーホール、 １３０…有機パッシベーション膜のスルーホール、 １３１…容量絶縁膜のスルーホール、 １４０…スルーホール、 ２００…対向基板、 ２０１…カラーフィルタ、 ２０２…ブラックマトリクス、 ２０３…オーバーコート膜、 ３００…液晶層、 ３０１…液晶分子、 １０９１…コモン電極ブリッジ、 Ｄ…ドレイン部、Ｓ…ソース部   DESCRIPTION OF SYMBOLS 10 ... Scanning line 10, 20 ... Video signal line, 30 ... Common metal wiring, 40 ... Connection ITO, 50 ... Columnar spacer, 100 ... TFT substrate, 101 ... 1st base film, 102 ... 2nd base film, 103 ... Semiconductor Layer: 104 gate insulating film, 105: gate electrode, 106: interlayer insulating film, 107: contact electrode, 108: organic passivation film, 109: common electrode, 110: capacitive insulating film, 111: pixel electrode, 112: alignment film Reference numeral 115: Orientation axis 120: Through hole 130: Through hole of organic passivation film 131: Through hole of capacitor insulating film 140: Through hole 200: Counter substrate 201: Color filter 202: Black matrix 203 ... overcoat film 300 liquid crystal layer 301 liquid Molecules, 1091 ... common electrode bridge, D ... drain unit, S ... source unit

Claims (7)

基板と、
前記基板上の有機パッシベーション膜と、
前記有機パッシベーション膜を覆う容量絶縁膜と、
前記容量絶縁膜を覆う配向膜と、
前記基板と前記有機パッシベーション膜の間に配置される、第１映像信号線と、前記第１映像信号線と第１方向に隣り合う第２映像信号線と、前記第２映像信号線と前記第１方向に隣り合う第３映像信号線と、前記第１方向において前記第１映像信号線と前記第２映像信号線の間に位置する第１コンタクト電極と、前記第１方向において前記第２映像信号線と前記第３映像信号線の間に位置する第２コンタクト電極と、
前記有機パッシベーション膜と前記容量絶縁膜との間に配置されるコモン電極と、
前記容量絶縁膜と前記配向膜との間に配置され、前記第１方向において前記第１映像信号線と前記第２映像信号線の間に位置する第１画素電極と、前記第１方向において前記第２映像信号線と前記第３映像信号線との間に位置する第２画素電極と、を備えた液晶表示装置であって、
前記有機パッシベーション膜は、第１コンタクトホールと、第２コンタクトホールを有し、
前記第１画素電極は前記第１コンタクトホールを介して前記第１コンタクト電極と接続し、
前記第２画素電極は前記第２コンタクトホールを介して前記第２コンタクト電極と接続し、
前記コモン電極は前記第１信号線と前記第３信号線との間に、開口部を有し、
前記開口部は前記第１コンタクトホールと前記第２コンタクトホールに重なる単一の開口部である、ことを特徴とする液晶表示装置。 Board and
An organic passivation film on the substrate,
A capacitance insulating film covering the organic passivation film;
An alignment film covering the capacitance insulating film;
A first video signal line disposed between the substrate and the organic passivation film, a second video signal line adjacent to the first video signal line in a first direction, the second video signal line, and the second video signal line; A third video signal line adjacent in one direction, a first contact electrode located between the first video signal line and the second video signal line in the first direction, and a second video signal in the first direction. A second contact electrode located between a signal line and the third video signal line;
A common electrode disposed between the organic passivation film and the capacitance insulating film,
A first pixel electrode disposed between the capacitive insulating film and the alignment film and located between the first video signal line and the second video signal line in the first direction; A liquid crystal display device comprising: a second video signal line; and a second pixel electrode located between the third video signal line,
The organic passivation film has a first contact hole and a second contact hole,
The first pixel electrode is connected to the first contact electrode via the first contact hole;
The second pixel electrode is connected to the second contact electrode via the second contact hole;
The common electrode has an opening between the first signal line and the third signal line,
The liquid crystal display device according to claim 1, wherein the opening is a single opening overlapping the first contact hole and the second contact hole. 前記開口部は、前記第１コンタクトホールと前記第２コンタクトホールの間に位置する前記第２信号線に重なる、請求項１に記載の液晶表示装置。   2. The liquid crystal display device according to claim 1, wherein the opening overlaps the second signal line located between the first contact hole and the second contact hole. 3. 前記有機パッシベーション膜と前記容量絶縁膜の間にブリッジを有し、
前記ブリッジは前記コモン電極に接続されており、
前記ブリッジは、前記第１映像信号線と前記第３映像信号線に重なり、前記開口部において前記第２映像信号線には重ならない、請求項２に記載の液晶表示装置。 Having a bridge between the organic passivation film and the capacitance insulating film,
The bridge is connected to the common electrode,
3. The liquid crystal display device according to claim 2, wherein the bridge overlaps the first video signal line and the third video signal line and does not overlap the second video signal line in the opening. 前記ブリッジは複数の透明導電膜からなる、請求項３に記載の液晶表示装置。   The liquid crystal display device according to claim 3, wherein the bridge is made of a plurality of transparent conductive films. 前記ブリッジは複数の金属配線からなる、請求項４に記載の液晶表示装置。   The liquid crystal display device according to claim 4, wherein the bridge comprises a plurality of metal wires. さらにスペーサを備え、
前記スペーサは前記開口部において前記第２映像信号線に重なる、請求項４または請求項５に記載の液晶表示装置。 Also equipped with spacers,
The liquid crystal display device according to claim 4, wherein the spacer overlaps the second video signal line at the opening. 前記開口部と重なる位置において、前記容量絶縁膜は第３コンタクトホールと第４コンタクトホールを有し、
前記第１画素電極は、前記第３コンタクトホール及び前記第１コンタクトホールを介して前記第１コンタクト電極に接続されており、
前記第２画素電極は、前記第４コンタクトホール及び前記第２コンタクトホールを介して前記第２コンタクト電極に接続されており、
前記第３コンタクトホールの前記第１方向における中心は、前記１コンタクトホールの前記第１方向における中心よりも、前記第２映像信号線の側に位置し、
前記第４コンタクトホールの前記第１方向における中心は、前記第２コンタクトホールの前記第１方向における中心よりも、前記第２映像信号線の側に位置する、請求項１乃至請求項６のいずれか１項に記載の液晶表示装置。 At a position overlapping the opening, the capacitive insulating film has a third contact hole and a fourth contact hole,
The first pixel electrode is connected to the first contact electrode via the third contact hole and the first contact hole,
The second pixel electrode is connected to the second contact electrode via the fourth contact hole and the second contact hole,
A center of the third contact hole in the first direction is closer to the second video signal line than a center of the first contact hole in the first direction;
7. The device according to claim 1, wherein a center of the fourth contact hole in the first direction is closer to the second video signal line than a center of the second contact hole in the first direction. 2. The liquid crystal display device according to claim 1.
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