JP2020009798A - 半導体装置 - Google Patents

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Terukuni Kubo
輝訓 久保
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卉 高
成平 竹村
Seihei Takemura
成平 竹村
哲郎 高橋
Tetsuo Takahashi
哲郎 高橋
上田　義孝
Yoshitaka Ueda
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Abstract

【課題】半導体装置の特性の向上を図る。【解決手段】半導体チップＣＨＰ１と、インターポーザＩＰと、これらを囲む筐体と、を有する半導体装置において、半導体チップＣＨＰ１のチップ端子Ｐ１とインターポーザＩＰの基板端子Ｐ２をワイヤＷａ〜Ｗｃで接続する。そして、チップ端子Ｐ１ｂと基板端子Ｐ２ｂは、チップ端子Ｐ１ａと基板端子Ｐ２ａとの間に配置され、ワイヤＷｂは、ワイヤＷａより短く、ワイヤＷｂのワイヤ高さは、ワイヤＷａのワイヤ高さより低い。このように、パッド電極Ｐ１ｂとＰ２ｂを、パッド電極Ｐ１ａとＰ２ａの内側に配置し、ワイヤＷｂを低くしたので、ワイヤＷｂは、ワイヤＷａにシールドされ、ＥＭＩノイズを低減することができる。また、筐体（放熱板ＨＳ）に近い、上側にあるＧＮＤ用ワイヤとＶＤＤ用ワイヤの本数が同じとなるため、ワイヤバランスがよくなり、ＥＭＩノイズを低減できる。【選択図】図１

Description

本発明は、半導体装置に関し、特に、ＥＭＩノイズ低減半導体パッケージに関するものである。
近年、半導体チップの処理能力の向上を実現させるため、動作周波数が高速化しており、これに起因して、半導体チップ内部で論理値がトグルする回数が増加している問題がある。論理値がトグルする際に、論理回路素子に貫通電流が流れ、電源電圧と基準電圧とが微小に変動することが原因となり、電磁妨害（ＥＭＩ：Electro Magnetic Interference）が発生する。多くの集積回路は内部動作クロックに同期して動作しており、動作周波数およびその倍数の周波数の、ＥＭＩのレベルが高くなる特性がある。
特許文献１には、電源電圧用の第１端子、および、基準電圧用の第２端子が設けられた半導体チップを実装基板に搭載し、実装基板に、第１端子と第２端子との間に位置するように、バイパスコンデンサを設けることで、半導体チップ近傍において、半導体チップ内部で発生するＥＭＩノイズを低減させる技術などが開示されている。
特開２００３−３１８３５２号公報
本発明者は、半導体装置の研究開発に従事しており、その過程においてＥＭＩノイズが増加するという課題に直面した。
そこで、ＥＭＩノイズの低減を図ることが可能な半導体装置の構成の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、第１基板端子と、第２基板端子と、第３基板端子とを有する、チップ搭載部材と、を有する。そして、前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続されている。そして、前記第２チップ端子と前記第２基板端子は、前記第１チップ端子と前記第１基板端子との間に配置され、前記第２ワイヤは、前記第１ワイヤより短く、断面視において、前記チップ搭載部に対する前記第１ワイヤの最大高さは、前記チップ搭載部に対する前記第２ワイヤの最大高さより高い。
本願において開示される一実施の形態に示される半導体装置は、第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、第１基板端子と、第２基板端子と、第３基板端子とを有する、チップ搭載部材と、を有する。そして、前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続されている。そして、前記第３チップ端子と前記第３基板端子との間の距離は、前記第１チップ端子と前記第１基板端子との間の距離より長く、前記第３ワイヤは、前記第１ワイヤより長い。
本願において開示される一実施の形態に示される半導体装置は、第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、第１基板端子と、第２基板端子と、第３基板端子とを有する、チップ搭載部材と、を有する。そして、前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続され、前記第４チップ端子と前記第４基板端子との間は、第４ワイヤで接続されている。そして、第３チップ端子と、第４チップ端子とは、同じ配線に接続されている。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、特性の良好な半導体装置とすることができる。
実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の実装状態を示す断面図である。 実施の形態１の半導体装置と比較例の半導体装置の構造を示す図である。 ＥＭＩノイズの発生メカニズムを説明するための図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置と比較例の半導体装置の構造を示す図である。 実施の形態３の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 パッド電極と最上層配線の関係を示す平面図である。 実施の形態３の応用例２の半導体装置の構成を示す平面図である。 実施の形態３の応用例３の半導体装置の構成を示す平面図である。 実施の形態４の半導体装置の構成を示す平面図である。 実施の形態５の半導体装置の構成を示す断面図である。 モータードライバを含むソリューションキットを示すブロック図である。 応用例Ｂの半導体装置の構成を示す平面図である。 応用例Ｃの半導体装置の構成を示す平面図である。 応用例Ｃの半導体装置の他の構成を示す平面図である。 応用例Ｄの半導体装置の構成を示す平面図である。 応用例Ｅの回路を示す図である。 応用例Ｅの回路を示す図である。 応用例Ｅの回路を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
図１は、本実施の形態の半導体装置の構成を示す平面図であり、図２、図３は、断面図である。図２は、例えば、図１のＡ−Ａ断面部に対応し、図３は、図１のＢ−Ｂ断面部に対応する。
図２、図３に示すように、本実施の形態の半導体装置は、インターポーザ（配線基板）ＩＰと、その上に搭載された半導体チップＣＨＰ１とを有する。これら、即ち、インターポーザＩＰと、半導体チップＣＨＰ１との積層体を、“半導体パッケージＰＫ”と言う場合がある。
半導体チップＣＨＰ１とインターポーザＩＰとは、ワイヤＷによって電気的に接続されている。具体的には、半導体チップＣＨＰ１のパッド電極（チップ端子）Ｐ１と、インターポーザＩＰのパッド電極（基板端子）Ｐ２とは、ワイヤＷによって電気的に接続されている。ワイヤＷは、例えば、金または銅を主体とする導電体である。ワイヤの接続方法に制限はないが、例えば、ワイヤボンディング法（図１２参照）や、ボールを形成せず、熱や超音波や圧力を使い導電体とインターポーザを直接接続するウエッジボンディング法などを用いることができる。ワイヤＷの構成については、追って詳細に説明する。
半導体チップＣＨＰ１の上面上およびインターポーザＩＰの上面上には、パッド電極Ｐ１、パッド電極Ｐ２、ワイヤＷを覆うように、封止部ＭＲが形成されている（図２、図３）。封止部ＭＲは、例えば、熱硬化性樹脂材料からなり、シリカフィラーなどを含むエポキシ樹脂部である。
半導体チップＣＨＰ１を構成する半導体基板の主表面には、例えば、ＭＩＳＦＥＴやメモリ素子などよりなる集積回路が形成されている。ＭＩＳＦＥＴやメモリ素子は、例えば、ロジック回路、アナログ回路、メモリ回路または入出力回路を構成する。ＭＩＳＦＥＴやメモリ素子上には、多層配線が形成され、このうち、最上層配線の一部がパッド電極Ｐ１となる。最上層配線は、例えばアルミニウムを主体とする導電性膜よりなり、最上層配線より下層の多層配線は、例えば銅を主体とする導電性膜よりなる。
インターポーザＩＰは、半導体チップＣＨＰ１と後述する実装基板ＭＢとを電気的に接続させるための配線基板である。インターポーザＩＰの下面には半田ボールＳＢが設けられ、半田ボールＳＢ上には、多層配線が形成され、このうち、最上層配線の一部がパッド電極Ｐ２となる。最上層配線および最上層配線より下層の多層配線は、例えばアルミニウムを主体とする導電性膜よりなる。
図４は、本実施の形態の半導体装置の実装状態を示す断面図である。図４に示すように、半導体パッケージＰＫは、実装基板ＭＢ上に搭載され、さらに、金属板などからなる筐体（金属ケース）で覆われる。ここでは、半導体装置の熱破壊を防ぎ、冷却効果を高めるため、筐体として放熱板ＨＳを有する導電性の部材（導電性材料）を用いている。放熱板ＨＳは、樹脂膜ＨＲを介して、半導体パッケージＰＫの封止部ＭＲの上面上に配置されている。放熱板ＨＳは、例えば、アルミ合金（アルミダイカスト）や銅を主体する金属板、または、上記金属板が張り付けられたセラミック板である。樹脂膜ＨＲは、例えば、熱伝導性を有する絶縁シートからなり、金属が添加された有機樹脂膜である。
ここで、本実施の形態においては、半導体チップＣＨＰ１の複数のパッド電極（Ｐ１）のうちの、パッド電極Ｐ１ａ〜Ｐ１ｆと、インターポーザＩＰの複数のパッド電極（Ｐ２）のうちの、パッド電極Ｐ２ａ〜Ｐ２ｆとは、ワイヤＷａ〜Ｗｆで接続される（図１）。ワイヤＷａ、Ｗｂ、Ｗｅ、Ｗｆは、接地電圧（ＧＮＤ）用のワイヤであり、ワイヤＷｃ、Ｗｄは、電源電圧（ＶＤＤ）用のワイヤである。電源電圧（供給電圧）ＶＤＤは、例えば、５Ｖの電圧である。接地電圧（基準電圧）ＧＮＤは、電源電圧ＶＤＤと異なる電圧であり、例えば０Ｖの電圧である。電源電圧（ＶＤＤ）および接地電圧（ＧＮＤ）は、上述のロジック回路、アナログ回路、メモリ回路および入出力回路などを構成する各半導体素子を駆動させる電圧であり、各半導体素子に直接的に、または、レベルシフト回路などを介して間接的に印加される電圧である。なお、パッド電極（Ｐ１、Ｐ２）間を接続するワイヤは、上記ＧＮＤ用のワイヤやＶＤＤ用のワイヤの他、信号用のワイヤなどを含む。
具体的に、ワイヤＷａ〜Ｗｃの構成について説明する。パッド電極Ｐ１ａとＰ２ａはワイヤＷａで接続され、また、パッド電極Ｐ１ｂとＰ２ｂはワイヤＷｂで接続され、また、パッド電極Ｐ１ｃとＰ２ｃはワイヤＷｃで接続されている（図１〜図３）。
ここで、パッド電極Ｐ１ｂとＰ２ｂは、パッド電極Ｐ１ａとＰ２ａとの間に配置されている。即ち、パッド電極Ｐ１ｂとＰ２ｂは、パッド電極Ｐ１ａとＰ２ａの内側に配置されている。別の言い方をすれば、パッド電極Ｐ１ｂとＰ２ｂおよびパッド電極Ｐ１ａとＰ２ａは、パッド電極Ｐ１ａ、Ｐ１ｂ、Ｐ２ｂ、Ｐ２ａの順に、平面視において直線状に並んで配置されている。
そして、パッド電極Ｐ１ｂとＰ２ｂの間は、パッド電極Ｐ１ａとＰ２ａの間より、短い。そして、パッド電極Ｐ１ｂとＰ２ｂとを接続するワイヤＷｂは、パッド電極Ｐ１ａとＰ２ａとを接続するワイヤＷａより、低い。即ち、ワイヤＷｂの最高到達位置（ワイヤ高さ、チップ搭載部に対するワイヤの最大高さ、半導体チップとワイヤとの間の最大距離）は、ワイヤＷａの最高到達位置よりも低い。言い換えれば、ワイヤＷｂの最高到達位置と後述の封止部ＭＲの上面との距離は、ワイヤＷａの最高到達位置と後述の封止部ＭＲの上面との距離よりも大きい。
また、パッド電極Ｐ１ｂとＰ２ｂとを接続するワイヤＷｂは、パッド電極Ｐ１ａとＰ２ａとを接続するワイヤＷａより、短い。なお、パッド電極Ｐ１ｃとＰ２ｃの間は、パッド電極Ｐ１ａとＰ２ａの間と、同程度の距離である。そして、パッド電極Ｐ１ｃとＰ２ｃとを接続するワイヤＷｃは、パッド電極Ｐ１ａとＰ２ａとを接続するワイヤＷａと、同程度の高さであり、同程度の長さである。
また、ワイヤＷｄ〜Ｗｆの構成について説明する。パッド電極Ｐ１ｆとＰ２ｆは、パッド電極Ｐ１ｅとＰ２ｅとの間に配置されている。即ち、パッド電極Ｐ１ｆとＰ２ｆは、パッド電極Ｐ１ｅとＰ２ｅの内側に配置されている。別の言い方をすれば、パッド電極Ｐ１ｆとＰ２ｆおよびパッド電極Ｐ１ｅとＰ２ｅは、パッド電極Ｐ１ｅ、Ｐ１ｆ、Ｐ２ｆ、Ｐ２ｅの順に、平面視において直線状に並んで配置されている。
そして、パッド電極Ｐ１ｆとＰ２ｆの間は、パッド電極Ｐ１ｅとＰ２ｅの間より、短い。そして、パッド電極Ｐ１ｆとＰ２ｆとを接続するワイヤＷｆは、パッド電極Ｐ１ｅとＰ２ｅとを接続するワイヤＷｅより、低い。よって、パッド電極Ｐ１ｆとＰ２ｆとを接続するワイヤＷｆは、パッド電極Ｐ１ｅとＰ２ｅとを接続するワイヤＷｅより、短い。なお、パッド電極Ｐ１ｄとＰ２ｄの間は、パッド電極Ｐ１ｅとＰ２ｅの間と、同程度の距離である。そして、パッド電極Ｐ１ｄとＰ２ｄとを接続するワイヤＷｄは、パッド電極Ｐ１ｅとＰ２ｅとを接続するワイヤＷｅと、同程度の高さであり、同程度の長さである。
このように、本実施の形態によれば、パッド電極Ｐ１ｂとＰ２ｂを、パッド電極Ｐ１ａとＰ２ａの内側に配置し、ワイヤＷｂを低くしたので、ワイヤＷｂに伴うノイズは、ワイヤＷａにシールドされ、ワイヤＷｂに伴う寄生用量が低下することにより、ＥＭＩノイズを低減することができる。また、筐体（放熱板ＨＳ）に近い、上側にあるＧＮＤ用ワイヤとＶＤＤ用ワイヤの本数が同じとなるため、ワイヤバランスがよくなり、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。
なお、上述の説明では上側にあるワイヤＷａが接地電圧ＶＳＳであり、下側にあるワイヤＷｂが供給電圧ＶＤＤである例を示したが、それとは逆に、上側のワイヤＷａを供給電圧ＶＤＤに、下側のワイヤＷｂを接地電圧ＶＳＳにするようにしても良い。
図５は、本実施の形態の半導体装置と比較例の半導体装置の構造を示す図である。図５（Ａ）は、本実施の形態の半導体装置を、図５（Ｂ）および図５（Ｃ）は、比較例の半導体装置を示す。図６は、ＥＭＩノイズの発生メカニズムを説明するための図である。
図５（Ａ）の本実施の形態の半導体装置においては、前述したようにＧＮＤ用のワイヤを４本、ＶＤＤ用のワイヤを２本有する。しかしながら、ＧＮＤ用のワイヤのうち短ワイヤ２本は、長ワイヤ２本の下に配置されているため、ＧＮＤ用のワイヤ２本とＶＤＤ用のワイヤ２本が、ＥＭＩノイズに関し支配的となる。
図５（Ｂ）の比較例の半導体装置においては、ＧＮＤ用のワイヤ４本とＶＤＤ用の長ワイヤ２本となり、これらがアンバランスとなる。図５（Ｂ）に示す比較例の半導体装置において、ＣＰ１ａ〜ＣＰ１ｆは、半導体チップ側のパッド電極であり、ＣＰ２ａ〜ＣＰ２ｆは、インターポーザ側のパッド電極であり、ＣＷａ〜ＣＷｆは、ワイヤである。
ＥＭＩノイズは、Electro Magnetic Interference（電磁妨害）を意味する。一般的な電子機器は内蔵された集積回路から、何らかのＥＭＩノイズを発していることが多く、周囲の電子機器や人体に影響を与え得る。
図６には、集積回路を構成する半導体素子の論理値、電源電圧ＶＤＤの波形、基準電圧ＶＳＳの波形、および時間が示されている。ここで、図６に示すように、論理値が、「１」から「０」へ、または、「０」から「１」へトグルする際には、半導体素子に貫通電流が流れ、電源電圧ＶＤＤと基準電圧ＶＳＳとが微小に変動する。これが、ＥＭＩノイズが増加する原因となる。
また、多くの集積回路は、内部動作クロックに同期して動作するため、動作周波数およびその倍数の周波数についてＥＭＩノイズが高くなる。
特に、前述したように、半導体チップＣＨＰ１が、金属板などからなる筐体（放熱板ＨＳ）で覆われている場合には、ＥＭＩノイズは、半導体パッケージＰＫと筐体（放熱板ＨＳ）と間の寄生容量によって、筐体（放熱板ＨＳ）へ漏洩し易くなる。この寄生容量は、半導体パッケージＰＫと放熱板ＨＳと間に樹脂膜ＨＲが設けられている場合より高くなる。
半導体パッケージＰＫの上面に位置する筐体（放熱板ＨＳ）が金属の場合、半導体パッケージＰＫのワイヤと筐体（放熱板ＨＳ）との間の寄生容量Ｃは、“Ｃ＝εＳ／ｄ”の式で表される。なお、εは誘電率、Ｓは筐体（放熱板ＨＳ）とワイヤとの並走面積、ｄは筐体（放熱板ＨＳ）とワイヤとの間の距離を示す。この式に示されるとおり、ワイヤと筐体（放熱板ＨＳ）との間の寄生容量Ｃは、並走面積Ｓに比例し、距離ｄに反比例する。つまり、誘電率εは一定であり、並走面積Ｓを小さく、距離ｄを大きくすることにより、寄生容量Ｃを低減することができる。
ここで、ＥＭＩノイズは、集積回路の電源電圧ＶＤＤや基準電圧ＶＳＳのワイヤから放射されるが、電源電圧ＶＤＤと基準電圧ＶＳＳのＥＭＩノイズにおいて、電圧レベルが逆位相となるため、電源電圧ＶＤＤのワイヤと基準電圧ＶＳＳのワイヤの本数が同じ場合にはＥＭＩノイズが相殺され、筐体（放熱板ＨＳ）の上面におけるＥＭＩノイズが低減される。このような作用を、“ノイズ相殺作用”と言う。
ＢＧＡ（Ball Grid Array）パッケージでは、一般にパッド電極の数が多くＶＤＤ用のワイヤとＧＮＤ用のワイヤとがアンバランスになりやすい。このため、ＥＭＩノイズが相殺されず、半導体パッケージＰＫの上面に向かって放射されるＥＭＩのレベルが上がってしまう。
さらに、半導体パッケージＰＫの上面に向かって放射されたＥＭＩノイズは、実装基板ＭＢにも伝搬し、実装基板ＭＢに接続されたハーネス（図示せず）にも伝搬する。このため、半導体パッケージＰＫだけでなく、ハーネスも妨害電波用のアンテナとして機能してしまう場合もある。例えば、このような半導体パッケージＰＫ（図５（Ｃ））が、車載部品（例えば、ＨＥＶ車やＥＶ車の走行用のモータ制御デバイスなど）として用いられた場合、上記ＥＭＩノイズにより、カーラジオやテレビ、車載無線機などに受信妨害が発生する可能性がある。
これに対し、本実施の形態によれば、前述したように、パッド電極Ｐ１ｂとＰ２ｂを、パッド電極Ｐ１ａとＰ２ａの内側に配置し、ワイヤＷｂを低くしたので、ワイヤＷｂは、ワイヤＷａにシールドされ、ワイヤＷｂに伴う寄生用量が低下することにより、ＥＭＩノイズを低減することができる。また、筐体に近い、上側のＧＮＤ用のワイヤとＶＤＤ用のワイヤの本数が同じとなるため、ワイヤバランスがよくなり、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。その結果、例えば、本実施の形態の半導体パッケージＰＫを車載用として用いた場合においても、上記ＥＭＩノイズを低減し、その動作特性を良好にすることができる。特に、半導体チップＣＨＰ１の処理能力の向上などのため、１ＭＨｚ以上の高周波が用いられており、例えば３００ＭＨｚの動作周波数が用いられる場合であり、半導体チップＣＨＰ１内部で論理値がトグルする回数が増加してしまう場合においても、有効にＥＭＩノイズを低減することができる。
（応用例）
本実施の形態の半導体装置においては、ワイヤＷｄ〜Ｗｆの６本のワイヤについて、ワイヤバランスを調整したが、半導体チップＣＨＰ１に接続されるすべてのワイヤにおいて、そのうちのＧＮＤ用のワイヤとＶＤＤ用のワイヤとが、バランスするように、ＧＮＤ用のワイヤとＶＤＤ用のワイヤを調整することが好ましい。例えば、ＧＮＤ用のワイヤがｎ本、ＶＤＤ用のワイヤがｍ本の場合、ｎ−ｍ本のワイヤを、長ワイヤの下に配置することが最も好ましい。
但し、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差がプラスマイナス２０％以下になるように調整することにより、効果的にＥＭＩノイズを低減することができる。即ち、ＧＮＤ用のワイヤの寄生容量を１００とした場合に、ＶＤＤ用のワイヤの寄生容量は８０％から１２０％の範囲となる。
例えば、ＧＮＤ用のワイヤを、長ワイヤの下に配置し、２重ワイヤ部（２層ワイヤ部）を設けることで、半導体チップＣＨＰ１に接続されるすべてのワイヤのうちのＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整すればよい。ここでの寄生容量差は、ＧＮＤ用のワイヤと半導体パッケージＰＫの上面（放熱板ＨＳ）との間の寄生容量と、ＶＤＤ用のワイヤと半導体パッケージＰＫの上面（放熱板ＨＳ）との間の寄生容量と、の差である。
なお、半導体チップＣＨＰ１に接続されるすべてのワイヤの一部において、ワイヤ群を規定し、このワイヤ群の中で、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整してもよい。ワイヤ群の一例としては、略矩形状の半導体チップＣＨＰ１の一辺に対し、交差する方向に延在しているワイヤを一の群として、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整する。
（実施の形態２）
図７は、本実施の形態の半導体装置の構成を示す平面図であり、図８、図９は、断面図である。図８は、例えば、図７のＡ−Ａ断面部に対応し、図９は、図７のＢ−Ｂ断面部に対応する。
なお、本実施の形態の半導体装置において、ワイヤＷの構成以外は、実施の形態１（図１〜図３等）の場合と同様であるため、ワイヤＷの構成以外の詳細な説明を省略する。
図７〜図９に示すように、本実施の形態においては、半導体チップＣＨＰ１の複数のパッド電極（Ｐ１）のうちの、パッド電極Ｐ１ａ〜Ｐ１ｆと、インターポーザＩＰの複数のパッド電極（Ｐ２）のうちの、パッド電極Ｐ２ａ〜Ｐ２ｆとは、ワイヤＷａ〜Ｗｆで接続される。ワイヤＷａ、Ｗｂ、Ｗｅ、Ｗｆは、接地電圧（ＧＮＤ）用のワイヤであり、ワイヤＷｃ、Ｗｄは、電源電圧（ＶＤＤ）用のワイヤである。
具体的に、ワイヤＷａ〜Ｗｃの構成について説明する。パッド電極Ｐ１ａとＰ２ａはワイヤＷａで接続され、また、パッド電極Ｐ１ｂとＰ２ｂはワイヤＷｂで接続され、また、パッド電極Ｐ１ｃとＰ２ｃはワイヤＷｃで接続されている（図７〜図９）。
ここで、パッド電極Ｐ１ｃとＰ２ｃの間は、パッド電極Ｐ１ａとＰ２ａの間より、長い。そして、パッド電極Ｐ１ｃとＰ２ｃとを接続するワイヤＷｃは、パッド電極Ｐ１ａとＰ２ａとを接続するワイヤＷａより長い。なお、パッド電極Ｐ１ｂとＰ２ｂの間は、パッド電極Ｐ１ａとＰ２ａの間と、同程度の距離である。そして、パッド電極Ｐ１ｂとＰ２ｂとを接続するワイヤＷｂは、パッド電極Ｐ１ａとＰ２ａとを接続するワイヤＷａと、同程度の長さであり、高さである。
また、ワイヤＷｄ〜Ｗｆの構成について説明する。パッド電極Ｐ１ｆとＰ２ｆはワイヤＷｆで接続され、また、パッド電極Ｐ１ｅとＰ２ｅはワイヤＷｅで接続され、また、パッド電極Ｐ１ｄとＰ２ｄはワイヤＷｄで接続されている。
ここで、パッド電極Ｐ１ｄとＰ２ｄの間は、パッド電極Ｐ１ｆとＰ２ｆの間より、長い。そして、パッド電極Ｐ１ｄとＰ２ｄとを接続するワイヤＷｄは、パッド電極Ｐ１ｆとＰ２ｆとを接続するワイヤＷｆより長い。なお、パッド電極Ｐ１ｅとＰ２ｅの間は、パッド電極Ｐ１ｆとＰ２ｆの間と、同程度の距離である。そして、パッド電極Ｐ１ｅとＰ２ｅとを接続するワイヤＷｅは、パッド電極Ｐ１ｆとＰ２ｆとを接続するワイヤＷｆと、同程度の長さであり、高さである。
図１０は、本実施の形態の半導体装置と比較例の半導体装置の構造を示す図である。図１０（Ａ）は、本実施の形態の半導体装置を、図１０（Ｂ）は、比較例の半導体装置を示す。
図１０（Ａ）の本実施の形態の半導体装置においては、前述したようにＧＮＤ用のワイヤを４本、ＶＤＤ用のワイヤを２本有する。しかしながら、ＶＤＤ用のワイヤ２本を、ＧＮＤ用のワイヤより長くしたので、同じ長さのＧＮＤ用のワイヤ４本とＶＤＤ用の長ワイヤ２本を有する比較例（図１０（Ｂ））のと比べ、ワイヤバランスがよくなり、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。
（応用例）
本実施の形態の半導体装置においては、ワイヤＷｄ〜Ｗｆの６本のワイヤについて、ワイヤバランスを調整したが、半導体チップＣＨＰ１に接続されるすべてのワイヤにおいて、そのうちのＧＮＤ用のワイヤとＶＤＤ用のワイヤとが、バランスするように、ＧＮＤ用のワイヤとＶＤＤ用のワイヤを調整することが好ましい。例えば、ＧＮＤ用のワイヤがｎ本、ＶＤＤ用のワイヤがｍ本の場合（但し、ｎ＞ｍ）、ｎ−ｍ本のワイヤを、長くすることが最も好ましい。
但し、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整することにより、効果的にＥＭＩノイズを低減することができる。例えば、ＧＮＤ用のワイヤの一部を長くし、半導体チップＣＨＰ１に接続されるすべてのワイヤのうちのＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整すればよい。
なお、半導体チップＣＨＰ１に接続されるすべてのワイヤの一部において、ワイヤ群を規定し、このワイヤ群の中で、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整してもよい。ワイヤ群の一例としては、略矩形状の半導体チップＣＨＰ１の一辺に対し、交差する方向に延在しているワイヤを一の群として、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整する。
上記においては、ＧＮＤ用のワイヤがＶＤＤ用のワイヤより多い場合について説明したが、ＶＤＤ用のワイヤがＧＮＤ用のワイヤより多い場合についても、同様に、寄生容量を調整することができる。例えば、ＶＤＤ用のワイヤがｎ本、ＧＮＤ用のワイヤがｍ本の場合（但し、ｎ＞ｍ）、ｎ−ｍ本のワイヤを、長くする。また、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整すればよい。また、ワイヤ群を規定し、このワイヤ群の中で、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整してもよい。
（実施の形態３）
図１１は、本実施の形態の半導体装置の構成を示す平面図であり、図１２、図１３は、断面図である。図１２は、例えば、図１１のＡ−Ａ断面部に対応し、図１３は、図１１のＢ−Ｂ断面部に対応する。
なお、本実施の形態の半導体装置において、ワイヤＷの構成以外は、実施の形態１（図１〜図３等）の場合と同様であるため、ワイヤＷの構成以外の詳細な説明を省略する。
図１１〜図１３に示すように、本実施の形態においては、半導体チップＣＨＰ１の複数のパッド電極（Ｐ１）のうちの、パッド電極Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ１、Ｐ１ｃ２、Ｐ１ｄ１、Ｐ１ｄ２、Ｐ１ｅ、Ｐ１ｆと、インターポーザＩＰの複数のパッド電極（Ｐ２）のうちの、パッド電極Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ１、Ｐ２ｃ２、Ｐ２ｄ１、Ｐ２ｄ２、Ｐ２ｅ、Ｐ２ｆとは、ワイヤＷａ、Ｗｂ、Ｗｃ１、Ｗｃ２、Ｗｄ１、Ｗｄ２、Ｗｅ、Ｗｆで接続される。ワイヤＷａ、Ｗｂ、Ｗｅ、Ｗｆは、接地電圧（ＧＮＤ）用のワイヤであり、ワイヤＷｃ１、Ｗｃ２、Ｗｄ１、Ｗｄ２は、電源電圧（ＶＤＤ）用のワイヤである。
ここで、前述したように、パッド電極Ｐ１（Ｐ１ｃ１、Ｐ１ｃ２）は、最上層配線の一部である（図１２、図１３）。図１２、図１３の部分拡大図（丸で囲んだ部分）に示すように、パッド電極（Ｐ１ｃ１、Ｐ１ｃ２）には、ワイヤが接続されている。例えば、最上層配線は、所定の幅を有するライン状に延在しており、その端部に幅広部（パッド電極）を有する（図１４参照）。別の言い方をすれば、パッド電極Ｐ１（Ｐ１ｃ１、Ｐ１ｃ２）は、ライン状の最上層配線部（ＴＭｃ（Ｖ））と接続される。なお、最上層配線は、絶縁保護膜ＰＲＯで覆われ、幅広部（パッド電極）上の絶縁保護膜ＰＲＯは開口されている。なお、最上層配線の下方には、層間絶縁膜ＩＬを介して配線Ｍが配置されている。
具体的に、ワイヤＷａ、Ｗｂ、Ｗｃ１、Ｗｃ２の構成について説明する。パッド電極Ｐ１ａとＰ２ａはワイヤＷａで接続され、また、パッド電極Ｐ１ｂとＰ２ｂはワイヤＷｂで接続され、また、パッド電極Ｐ１ｃ１とＰ２ｃ１はワイヤＷｃ１で接続され、パッド電極Ｐ１ｃ２とＰ２ｃ２はワイヤＷｃ２で接続されている。
ここで、パッド電極Ｐ１ｃ１とＰ１ｃ２とは、図１４に示すように、半導体チップＣＨＰ１の複数の最上層配線のうちの同じ最上層配線ＴＭｃ（Ｖ）と接続されている。この最上層配線ＴＭｃ（Ｖ）は、電源電圧（ＶＤＤ）が印加される配線である。図１４は、パッド電極と最上層配線の関係を示す平面図である。
また、ワイヤＷｄ１、Ｗｄ２、Ｗｅ、Ｗｆの構成について説明する。パッド電極Ｐ１ｄ１とＰ２ｄ１はワイヤＷｄ１で接続され、また、パッド電極Ｐ１ｄ２とＰ２ｄ２はワイヤＷｄ２で接続され、また、パッド電極Ｐ１ｅとＰ２ｅはワイヤＷｅで接続され、また、パッド電極Ｐ１ｆとＰ２ｆはワイヤＷｆで接続されている。
ここで、パッド電極Ｐ１ｄ１とＰ１ｄ２とは、図１４に示すように、半導体チップＣＨＰ１の複数の最上層配線のうちの同じ最上層配線ＴＭｄ（Ｖ）と接続されている。この最上層配線ＴＭｄ（Ｖ）は、電源電圧（ＶＤＤ）が印加される配線である。
このように、本実施の形態の半導体装置においては、電源電圧（ＶＤＤ）が印加される最上層配線を分岐し、この最上層配線に接続されるパッド電極を複数設け、これに合わせて、パッド電極に接続されるＶＤＤ用ワイヤの本数を多くしたので、ＧＮＤ用のワイヤとＶＤＤ用のワイヤとの本数差が小さくなり、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。
（応用例１）
本実施の形態の半導体装置においては、ワイヤＷａ、Ｗｂ、Ｗｃ１、Ｗｃ２、Ｗｄ１、Ｗｄ２、Ｗｅ、Ｗｆの８本のワイヤについて、ワイヤバランスを調整したが、半導体チップＣＨＰ１に接続されるすべてのワイヤにおいて、そのうちのＧＮＤ用のワイヤとＶＤＤ用のワイヤとが、バランスするように、ＧＮＤ用のワイヤとＶＤＤ用のワイヤを調整することが好ましい。例えば、ＧＮＤ用のワイヤがｎ本、ＶＤＤ用のワイヤがｍ本の場合、ｎ−ｍ本のワイヤが、それぞれ２本となるように、最上層配線を分岐し、この最上層配線に接続されるパッド電極を増加させることが最も好ましい。
但し、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整することにより、効果的にＥＭＩノイズを低減することができる。例えば、最上層配線を分岐し、ＧＮＤ用のワイヤの本数を増加させ、半導体チップＣＨＰ１に接続されるすべてのワイヤのうちのＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整すればよい。
なお、半導体チップＣＨＰ１に接続されるすべてのワイヤの一部において、ワイヤ群を規定し、このワイヤ群の中で、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整してもよい。ワイヤ群の一例としては、略矩形状の半導体チップＣＨＰ１の一辺に対し、交差する方向に延在しているワイヤを一の群として、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が±２０％以下になるように調整する。
（応用例２）
図１１に示す半導体装置においては、Ｙ方向、即ち、ワイヤの方向と交差する方向に、パッド電極Ｐ１ｃ１、Ｐ１ｃ２を並べて配置したが、Ｘ方向、即ち、ワイヤの方向に、パッド電極Ｐ１ｃ１、Ｐ１ｃ２を並べて配置してもよい。
図１５は、本実施の形態の応用例２の半導体装置の構成を示す平面図である。なお、本応用例において、パッド電極の形成位置以外は、図１１等に示す半導体装置と同様である。
本応用例においては、図１５に示すように、パッド電極Ｐ１ｃ１とＰ２ｃ１はワイヤＷｃ１で接続され、パッド電極Ｐ１ｃ２とＰ２ｃ２はワイヤＷｃ２で接続されている。そして、パッド電極Ｐ１ｃ１とＰ２ｃ１およびパッド電極Ｐ１ｃ２とＰ２ｃ２は、パッド電極Ｐ１ｃ２、Ｐ１ｃ１、Ｐ２ｃ１、Ｐ２ｃ２の順に直線状に並んで配置されている。
また、パッド電極Ｐ１ｄ１とＰ２ｄ１はワイヤＷｄ１で接続され、パッド電極Ｐ１ｄ２とＰ２ｄ２はワイヤＷｄ２で接続されている。そして、パッド電極Ｐ１ｄ１とＰ２ｄ１およびパッド電極Ｐ１ｄ２とＰ２ｄ２は、パッド電極Ｐ１ｄ２、Ｐ１ｄ１、Ｐ２ｄ１、Ｐ２ｄ２の順に直線状に並んで配置されている。
このように、最上層配線を分岐し、この最上層配線に接続されるパッド電極を増加させつつ、２重ワイヤ部を設けてもよい。
（応用例３）
図１６は、本実施の形態の応用例３の半導体装置の構成を示す平面図である。なお、本応用例において、パッド電極の個数および形成位置以外は、図１１等に示す半導体装置と同様である。
本応用例においては、図１６に示すように、パッド電極Ｐ１ｃ１〜Ｐ１ｃ４は、Ｘ方向に２個、Ｙ方向に２個となるように、２×２で配置されている。また、パッド電極Ｐ１ｄ１〜Ｐ１ｄ４は、Ｘ方向に２個、Ｙ方向に２個となるように、２×２で配置されている。
また、パッド電極Ｐ２ｃ１〜Ｐ２ｃ４は、Ｘ方向に２個、Ｙ方向に２個となるように、２×２で配置されている。また、パッド電極Ｐ２ｄ１〜Ｐ２ｄ４は、Ｘ方向に２個、Ｙ方向に２個となるように、２×２で配置されている。なお、ここではパッド電極の個数を４個（２×２）としたが、９個（３×３）としてもよい。
このように、同じ最上層配線に接続されるパッド電極の個数を多くすることで、ＶＤＤ用ワイヤの本数を多くし、また、ＶＤＤ用ワイヤの長さを長くすることができ、高さを調整することができる。これにより、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差の調整がし易くなる。具体的には、ワイヤの本数、長さ、高さの組み合わせが多くなり、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差の調整がし易くなる。
（実施の形態４）
上記実施の形態１〜３においては、ワイヤと半導体パッケージＰＫの上面（放熱板ＨＳ）との間の寄生容量について検討したが、本実施の形態においては、最上層配線と半導体パッケージＰＫの上面（放熱板ＨＳ）との間の寄生容量について検討する。
即ち、本実施の形態においては、最上層配線と半導体パッケージＰＫの上面（放熱板ＨＳ）との間の寄生容量について、ＧＮＤ用の最上層配線とＶＤＤ用の最上層配線の寄生容量差を低減する構成について説明する。
図１７は、本実施の形態の半導体装置の構成を示す平面図である。図１７（Ａ）に示すように、パッド電極Ｐ１ａとＰ１ｂとは、半導体チップＣＨＰ１の複数の最上層配線のうちの同じ最上層配線ＴＭ（Ｇ）と接続されている。この最上層配線ＴＭ（Ｇ）は、接地電圧（ＧＮＤ）が印加される配線である。また、パッド電極Ｐ１ｃとＰ１ｄとは、半導体チップＣＨＰ１の複数の最上層配線のうちの同じ最上層配線ＴＭ（Ｖ）と接続されている。この最上層配線ＴＭ（Ｖ）は、電源電圧（ＶＤＤ）が印加される配線である。また、パッド電極Ｐ１ｅとＰ１ｆとは、半導体チップＣＨＰ１の複数の最上層配線のうちの同じ最上層配線ＴＭ（Ｖ）と接続されている。
そして、上記３つの最上層配線は、ベタパターンである。ベタパターンは、接地電圧（ＧＮＤ）用や電源電圧（ＶＤＤ）用の大電流が流れる部分に用いられる大面積のパターン（配線）である。ここでは、最上層配線ＴＭ以下の配線のうち、最小の幅の配線の配線幅の１０倍以上の幅（短辺方向の長さ）を有するパターン（配線）をベタパターンとする。
このような、ＶＤＤ用ベタパターンやＧＮＤ用ベタパターンについても、寄生容量差が小さい方が好ましい。即ち、ＶＤＤ用ベタパターンと半導体パッケージＰＫの上面（放熱板ＨＳ）との間の寄生容量と、ＧＮＤ用ベタパターンと半導体パッケージＰＫの上面（放熱板ＨＳ）との間の寄生容量との差が、より小さくなるようパターン面積を調整する。
例えば、図１７（Ｂ）に示すように、ＶＤＤ用ベタパターンの面積を低減し、ＧＮＤ用ベタパターンの面積を増加させるために、ＶＤＤ用ベタパターンの一部を後退させ、ＧＮＤ用ベタパターンの一部を突出させる（図１７（Ｂ）の矢印部参照）。
このように、本実施の形態の半導体装置においては、ＶＤＤ用ベタパターンおよびＧＮＤ用ベタパターンの形成面積を調整することで、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。
（応用例）
本実施の形態の半導体装置においては、図１７に示す３つのベタパターン（最上層配線）について、それらの面積を調整したが、半導体チップＣＨＰ１に設けられるすべてのベタパターンにおいて、そのうちのＧＮＤ用のベタパターンとＶＤＤ用のベタパターンとが、バランスするように、パターン面積を調整することが好ましい。ＧＮＤ用のベタパターンとＶＤＤ用のベタパターンの寄生容量差が±２０％以下になるように調整することにより、効果的にＥＭＩノイズを低減することができる。
なお、半導体チップＣＨＰ１に接続されるすべてのベタパターンの一部において、ベタパターン群を規定し、このベタパターン群の中で、ＧＮＤ用のベタパターンとＶＤＤ用のベタパターンの寄生容量差が±２０％以下になるように調整してもよい。ベタパターン群の一例としては、略矩形状の半導体チップＣＨＰ１の一辺に沿って設けられたパッド電極Ｐ１と接続されるベタパターンを一の群として、ＧＮＤ用のベタパターンとＶＤＤ用のベタパターンの寄生容量差が±２０％以下になるように調整する。
（実施の形態５）
上記実施の形態１〜３においては、１つの半導体パッケージＰＫに設けられるワイヤについて、ＧＮＤ用のワイヤとＶＤＤ用のワイヤの寄生容量差が小さくなるように、電極パッドの位置や個数を調整したが、同じ実装基板ＭＢに搭載される複数の半導体パッケージＰＫについて、ＧＮＤ用のワイヤとＶＤＤ用のワイヤとが、バランスするように、ＧＮＤ用のワイヤやＶＤＤ用のワイヤの両側に位置する電極パッドの位置や個数を調整してもよい。
図１８は、本実施の形態の半導体装置の構成を示す断面図である。図１８に示すように、実装基板ＭＢ上に、２つの半導体パッケージＰＫが搭載されている。この２つの半導体パッケージＰＫは、それぞれ、例えば、実施の形態１（図１〜図３）と同じ構成である。
図１８に示す２つの半導体パッケージＰＫに接続されるすべてのワイヤにおいて、そのうちのＧＮＤ用のワイヤとＶＤＤ用のワイヤとが、バランスするように、ＧＮＤ用のワイヤやＶＤＤ用のワイヤの両側に位置する電極パッドの位置や個数を調整する。
図１９は、モータードライバを含むソリューションキットを示すブロック図である。図１９に示すソリューションキットは、バッテリーマネージメント(Battery management)に接続されたＡＣ／ＤＣ変換器(AC/DC Conv.)、ＤＣ／ＤＣ変換器（AC/DC Conv.)、インバータ(inverter(DC/AC Conv.)および高電圧バッテリー(HV Battery)を有する。また、インバータ(inverter(DC/AC Conv.)は、走行用モータや発電機 (Motor/Generator)に接続され、ＤＣ／ＤＣ変換器(AC/DC Conv.)は、他のバッテリーマネージメント(Battery management)を介して低電圧バッテリー(LV Battery)に接続されている。また、ＡＣ／ＤＣ変換器(AC/DC Conv.)は、コンセントと接続され、走行用モータや発電機 (Motor/Generator)は自動車のエンジン(Engine)に接続されている。
例えば、上記ソリューションキットが有するＡＣ／ＤＣ変換器(AC/DC Conv.)およびＤＣ／ＤＣ変換器(AC/DC Conv.)は、それぞれ、１チップで構成され、これら２つの半導体チップＣＨＰ１に設けられるすべてのワイヤにおいて、そのうちのＧＮＤ用のワイヤとＶＤＤ用のワイヤとがバランスするように、ＧＮＤ用のワイヤやＶＤＤ用のワイヤの両側に位置する電極パッドの位置や個数を調整する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、次のような応用例としてもよい。
（応用例Ａ）
実施の形態１〜３においては、ＧＮＤ用のワイヤがＶＤＤ用のワイヤより多い場合について説明したが、ＶＤＤ用のワイヤがＧＮＤ用のワイヤより多い場合についても同様の寄生容量の調整が可能である。
（応用例Ｂ）
実施の形態１等においては、パッド電極（Ｐ１、Ｐ２）の間隔を同程度としワイヤを、略矩形状の半導体チップＣＨＰ１の各辺に対し、直交する方向に延在させたが、ワイヤを斜めに延在させてもよい。
図２０は、本応用例の半導体装置の構成を示す平面図である。例えば、図２０に示すように、Ｙ方向に並ぶパッド電極Ｐ１（Ｐ１ａ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ）の間隔よりＹ方向に並ぶパッド電極Ｐ２（Ｐ２ａ、Ｐ２ｃ、Ｐ２ｄ、Ｐ２ｅ）の間隔を大きくし、ワイヤＷを斜めに延在させてもよい。
（応用例Ｃ）
実施の形態１等においては、パッド電極（Ｐ１、Ｐ２）を、半導体チップＣＨＰ１の各辺に沿って配置したが、パッド電極（Ｐ１、Ｐ２）を、千鳥に配置してもよい。
図２１は、本応用例の半導体装置の構成を示す平面図である。例えば、図２１に示すように、パッド電極Ｐ１（Ｐ１ａ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ）およびパッド電極Ｐ２（Ｐ２ａ、Ｐ２ｃ、Ｐ２ｄ、Ｐ２ｅ）を、それぞれ千鳥に配置してもよい。
図２２は、本応用例の半導体装置の他の構成を示す平面図である。例えば、実施の形態３（図１０）において、パッド電極Ｐ１（Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ）を千鳥に配置する場合、ＶＤＤ用のワイヤＷｃ、Ｗｄを長くするため、パッド電極Ｐ２ｃ、Ｐ２ｄを、パッド電極Ｐ２ａより外側に配置する。即ち、ＶＤＤ用のワイヤＷｃ、Ｗｄを長くするための、パッド電極Ｐ２ｃ、Ｐ２ｄを、千鳥に規則正しく配置された最外のパッド電極Ｐ２ａより外側に配置する。これにより、ワイヤＷｃ、Ｗｄは、最長となる。
（応用例Ｄ）
実施の形態１等においては、半導体チップＣＨＰ１のパッド電極Ｐ１と、インターポーザＩＰのパッド電極Ｐ２とを結ぶワイヤＷについて説明したが、インターポーザＩＰをリードフレームとしてもよい。上記インターポーザＩＰやリードフレームＲＦなどは、チップ搭載部材である。
図２３は、本応用例の半導体装置の構成を示す平面図である。リードフレームＲＦは、ダイパッドＤＰ、リードＲ２、フレームＦＬを有し、ダイパッドＤＰ上に半導体チップＣＨＰ１が搭載されている。例えば、図２３に示すように、パッド電極Ｐ１（Ｐ１ａ〜Ｐ１ｆ）とリードフレームＲＦのリードＲ２（Ｒ２ａｂ、Ｒ２ｃ、Ｒ２ｄ、Ｒ２ｅｆ）とをワイヤＷａ〜Ｗｆで接続してもよい。なお、リードフレームＲＦにはパッド電極Ｐ２は形成されず、ワイヤの接続位置（端子部、接続部）を変えることにより、２重ワイヤ部を形成すればよい。
（応用例Ｅ）
実施の形態１等においては、ＧＮＤ用のワイヤとＶＤＤ用のワイヤ、即ち、接地電圧（基準電圧）ＧＮＤが印加されるワイヤと電源電圧（ＶＤＤ）が印加されるワイヤについて説明したが、位相が反転した相補の信号が印加されるワイヤとしてもよい。
図２４〜図２６は、本応用例の回路を示す図である。例えば、図２４（Ａ）に示すように、信号Ｓ１、信号Ｓ２が出力される回路Ｃ１において、信号Ｓ１と信号Ｓ２は、位相が反転した相補の信号（システムクロック、通信系のクロックなど）である。また、例えば、図２５（Ａ）に示すように、信号Ｄ１、信号Ｄ２が出力される回路Ｃ２において、信号Ｄ１と信号Ｄ２は、位相が反転した相補の信号である。このように、位相が反転した相補の信号であれば、パルス幅が異なる信号（Ｄ１、Ｄ２）であってもよい。また、例えば、図２６（Ａ）に示すように、信号Ｘ１が出力され、発振子ＯＳを介して信号Ｘ２が入力される回路Ｃ３において、信号Ｘ１と信号Ｘ２は、位相が反転した相補の信号である（図２６（Ｂ））。このように、位相が反転した相補の信号であれば、波形は問わない。
このような位相が反転した相補の信号用の複数のワイヤについて、ワイヤバランスを調整することにより、ＥＭＩノイズを低減することができる。
以上のとおり、上記実施の形態は、各種応用例に示すとおり種々の変更が可能であり、また、上記実施の形態および各種応用例の組み合わせも可能である。
また、上記実施の形態では、半導体パッケージＰＫをＢＧＡ（Ball Grid Array）構造を例に説明したが、半導体パッケージＰＫをＱＦＰ（Quad Flat Package）構造またはＳＯＰ（Small Outline Package）構造などとしてもよい。即ち、ＧＮＤ用のワイヤとＶＤＤ用のワイヤを有する半導体パッケージＰＫの構造であれば、各種パッケージ構造に適応可能である。
[付記１]
半導体チップと、チップ搭載部材と、前記半導体チップに設けられた複数のチップ端子と前記チップ搭載部材に設けられた複数の基板端子と、複数のチップ端子と前記複数の基板端子との間を接続する複数のワイヤと、を有し、
前記複数のワイヤは、電源電圧が印加される電源電圧用ワイヤと前記電源電圧より低い電圧である基準電圧が印加される基準電圧用ワイヤを有し、
前記電源電圧用ワイヤと前記筐体との間の寄生容量と、前記基準電圧用ワイヤと前記筐体との間の寄生容量との差が、±２０％以下である、半導体装置。
Ｃ 回路
ＣＨＰ１ 半導体チップ
ＤＰ ダイパッド
ＨＲ 樹脂膜
ＨＳ 放熱板
ＩＬ 層間絶縁膜
ＩＰ インターポーザ
Ｍ 配線
ＭＢ 実装基板
ＭＲ 封止部
Ｐ１ パッド電極（チップ端子）
Ｐ１ａ パッド電極
Ｐ１ｂ パッド電極
Ｐ１ｃ パッド電極
Ｐ１ｃ１ パッド電極
Ｐ１ｃ２ パッド電極
Ｐ１ｃ３ パッド電極
Ｐ１ｃ４ パッド電極
Ｐ１ｄ パッド電極
Ｐ１ｄ１ パッド電極
Ｐ１ｄ２ パッド電極
Ｐ１ｄ３ パッド電極
Ｐ１ｄ４ パッド電極
Ｐ１ｅ パッド電極
Ｐ１ｆ パッド電極
Ｐ２ パッド電極（基板端子）
Ｐ２ａ パッド電極
Ｐ２ｂ 基板端子
Ｐ２ｃ パッド電極
Ｐ２ｃ１ パッド電極
Ｐ２ｃ２ パッド電極
Ｐ２ｃ３ パッド電極
Ｐ２ｃ４ パッド電極
Ｐ２ｄ パッド電極
Ｐ２ｄ１ パッド電極
Ｐ２ｄ２ パッド電極
Ｐ２ｄ３ パッド電極
Ｐ２ｄ４ パッド電極
Ｐ２ｅ パッド電極
Ｐ２ｆ パッド電極
ＰＫ 半導体パッケージ
ＰＲＯ 絶縁保護膜
Ｒ２ リード
Ｒ２ａｂ リード
Ｒ２ｃ リード
Ｒ２ｄ リード
Ｒ２ｅｆ リード
ＲＦ リードフレーム
Ｓ１ 信号
Ｓ２ 信号
ＳＢ 半田ボール
ＴＭ 最上層配線
Ｗ ワイヤ
Ｗａ ワイヤ
Ｗｂ ワイヤ
Ｗｃ ワイヤ
Ｗｃ１ ワイヤ
Ｗｃ２ ワイヤ
Ｗｄ ワイヤ
Ｗｄ１ ワイヤ
Ｗｄ２ ワイヤ
Ｗｅ ワイヤ
Ｗｆ ワイヤ

Claims (16)

  1. 第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、
    第１基板端子と、第２基板端子と、第３基板端子とを有する、チップ搭載部材と、
    を有し、
    前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、
    前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、
    前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続され、
    前記第２チップ端子と前記第２基板端子は、前記第１チップ端子と前記第１基板端子との間に配置され、
    前記第２ワイヤは、前記第１ワイヤより短く、
    断面視において、前記チップ搭載部に対する前記第１ワイヤの最大高さは、前記チップ搭載部に対する前記第２ワイヤの最大高さより高い、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１チップ端子、前記第２チップ端子、前記第２基板端子および前記第１基板端子は、平面視において、前第１チップ端子から前記第１基板端子に向かう第１の方向に沿って、順に並んでいる、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第３ワイヤは、電源電圧が印加される電源電圧用ワイヤであり、
    前記第１ワイヤおよび前記第２ワイヤは、電源電圧より低い電圧である基準電圧が印加される基準電圧用ワイヤである、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記半導体チップと、前記チップ搭載部材と、を囲む筐体を有し、
    前記筐体は、導電性材料よりなる、半導体装置。
  5. 第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、
    第１基板端子と、第２基板端子と、第３基板端子とを有する、チップ搭載部材と、
    を有し、
    前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、
    前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、
    前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続され、
    前記第３チップ端子と前記第３基板端子との間の距離は、前記第１チップ端子と前記第１基板端子との間の距離より長く、
    前記第３ワイヤは、前記第１ワイヤより長い、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１チップ端子、前記第２チップ端子および前記第３チップ端子は、前記第１ワイヤと交差する方向に並んでいる、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第３ワイヤは、電源電圧が印加される電源電圧用ワイヤであり、
    前記第１ワイヤおよび前記第２ワイヤは、電源電圧より低い電圧である基準電圧が印加される基準電圧用ワイヤである、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記半導体チップと、前記チップ搭載部材と、を囲む筐体を有し、
    前記筐体は、導電性材料よりなる、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第３ワイヤは、前記半導体チップと、前記チップ搭載部材とを接続する複数のワイヤのうち、最も長い、半導体装置。
  10. 第１チップ端子と、第２チップ端子と、第３チップ端子と、第４チップ端子とを有する、半導体チップと、
    第１基板端子と、第２基板端子と、第３基板端子と、第４基板端子とを有する、チップ搭載部材と、
    を有し、
    前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、
    前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、
    前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続され、
    前記第４チップ端子と前記第４基板端子との間は、第４ワイヤで接続され、
    第３チップ端子と、第４チップ端子とは、同じ配線に接続されている、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第３ワイヤおよび前記第４ワイヤは、電源電圧が印加される電源電圧用ワイヤであり、
    前記第１ワイヤおよび前記第２ワイヤは、電源電圧より低い電圧である基準電圧が印加される基準電圧用ワイヤである、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記半導体チップと、前記チップ搭載部材と、を囲む筐体を有し、
    前記筐体は、導電性材料よりなる、半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記第３チップ端子および前記第４チップ端子は、前記第１ワイヤと交差する方向に並んでいる、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記第３チップ端子および前記第４チップ端子は、前記第１ワイヤの延在する方向に並んでいる、半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記配線に接続されている第５チップ端子と、第６チップ端子とを有する、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第３チップ端子および前記第４チップ端子は、前記第１ワイヤと交差する方向に並んでおり、
    前記第３チップ端子および前記第５チップ端子は、前記第１ワイヤの延在する方向に並んでいる、半導体装置。
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