JP2020009798A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の特性の向上を図る。【解決手段】半導体チップCHP1と、インターポーザIPと、これらを囲む筐体と、を有する半導体装置において、半導体チップCHP1のチップ端子P1とインターポーザIPの基板端子P2をワイヤWa〜Wcで接続する。そして、チップ端子P1bと基板端子P2bは、チップ端子P1aと基板端子P2aとの間に配置され、ワイヤWbは、ワイヤWaより短く、ワイヤWbのワイヤ高さは、ワイヤWaのワイヤ高さより低い。このように、パッド電極P1bとP2bを、パッド電極P1aとP2aの内側に配置し、ワイヤWbを低くしたので、ワイヤWbは、ワイヤWaにシールドされ、EMIノイズを低減することができる。また、筐体(放熱板HS)に近い、上側にあるGND用ワイヤとVDD用ワイヤの本数が同じとなるため、ワイヤバランスがよくなり、EMIノイズを低減できる。【選択図】図1
Description
本発明は、半導体装置に関し、特に、EMIノイズ低減半導体パッケージに関するものである。
近年、半導体チップの処理能力の向上を実現させるため、動作周波数が高速化しており、これに起因して、半導体チップ内部で論理値がトグルする回数が増加している問題がある。論理値がトグルする際に、論理回路素子に貫通電流が流れ、電源電圧と基準電圧とが微小に変動することが原因となり、電磁妨害(EMI:Electro Magnetic Interference)が発生する。多くの集積回路は内部動作クロックに同期して動作しており、動作周波数およびその倍数の周波数の、EMIのレベルが高くなる特性がある。
特許文献1には、電源電圧用の第1端子、および、基準電圧用の第2端子が設けられた半導体チップを実装基板に搭載し、実装基板に、第1端子と第2端子との間に位置するように、バイパスコンデンサを設けることで、半導体チップ近傍において、半導体チップ内部で発生するEMIノイズを低減させる技術などが開示されている。
本発明者は、半導体装置の研究開発に従事しており、その過程においてEMIノイズが増加するという課題に直面した。
そこで、EMIノイズの低減を図ることが可能な半導体装置の構成の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第1チップ端子と、第2チップ端子と、第3チップ端子とを有する、半導体チップと、第1基板端子と、第2基板端子と、第3基板端子とを有する、チップ搭載部材と、を有する。そして、前記第1チップ端子と前記第1基板端子との間は、第1ワイヤで接続され、前記第2チップ端子と前記第2基板端子との間は、第2ワイヤで接続され、前記第3チップ端子と前記第3基板端子との間は、第3ワイヤで接続されている。そして、前記第2チップ端子と前記第2基板端子は、前記第1チップ端子と前記第1基板端子との間に配置され、前記第2ワイヤは、前記第1ワイヤより短く、断面視において、前記チップ搭載部に対する前記第1ワイヤの最大高さは、前記チップ搭載部に対する前記第2ワイヤの最大高さより高い。
本願において開示される一実施の形態に示される半導体装置は、第1チップ端子と、第2チップ端子と、第3チップ端子とを有する、半導体チップと、第1基板端子と、第2基板端子と、第3基板端子とを有する、チップ搭載部材と、を有する。そして、前記第1チップ端子と前記第1基板端子との間は、第1ワイヤで接続され、前記第2チップ端子と前記第2基板端子との間は、第2ワイヤで接続され、前記第3チップ端子と前記第3基板端子との間は、第3ワイヤで接続されている。そして、前記第3チップ端子と前記第3基板端子との間の距離は、前記第1チップ端子と前記第1基板端子との間の距離より長く、前記第3ワイヤは、前記第1ワイヤより長い。
本願において開示される一実施の形態に示される半導体装置は、第1チップ端子と、第2チップ端子と、第3チップ端子とを有する、半導体チップと、第1基板端子と、第2基板端子と、第3基板端子とを有する、チップ搭載部材と、を有する。そして、前記第1チップ端子と前記第1基板端子との間は、第1ワイヤで接続され、前記第2チップ端子と前記第2基板端子との間は、第2ワイヤで接続され、前記第3チップ端子と前記第3基板端子との間は、第3ワイヤで接続され、前記第4チップ端子と前記第4基板端子との間は、第4ワイヤで接続されている。そして、第3チップ端子と、第4チップ端子とは、同じ配線に接続されている。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、特性の良好な半導体装置とすることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
図1は、本実施の形態の半導体装置の構成を示す平面図であり、図2、図3は、断面図である。図2は、例えば、図1のA−A断面部に対応し、図3は、図1のB−B断面部に対応する。
図2、図3に示すように、本実施の形態の半導体装置は、インターポーザ(配線基板)IPと、その上に搭載された半導体チップCHP1とを有する。これら、即ち、インターポーザIPと、半導体チップCHP1との積層体を、“半導体パッケージPK”と言う場合がある。
半導体チップCHP1とインターポーザIPとは、ワイヤWによって電気的に接続されている。具体的には、半導体チップCHP1のパッド電極(チップ端子)P1と、インターポーザIPのパッド電極(基板端子)P2とは、ワイヤWによって電気的に接続されている。ワイヤWは、例えば、金または銅を主体とする導電体である。ワイヤの接続方法に制限はないが、例えば、ワイヤボンディング法(図12参照)や、ボールを形成せず、熱や超音波や圧力を使い導電体とインターポーザを直接接続するウエッジボンディング法などを用いることができる。ワイヤWの構成については、追って詳細に説明する。
半導体チップCHP1の上面上およびインターポーザIPの上面上には、パッド電極P1、パッド電極P2、ワイヤWを覆うように、封止部MRが形成されている(図2、図3)。封止部MRは、例えば、熱硬化性樹脂材料からなり、シリカフィラーなどを含むエポキシ樹脂部である。
半導体チップCHP1を構成する半導体基板の主表面には、例えば、MISFETやメモリ素子などよりなる集積回路が形成されている。MISFETやメモリ素子は、例えば、ロジック回路、アナログ回路、メモリ回路または入出力回路を構成する。MISFETやメモリ素子上には、多層配線が形成され、このうち、最上層配線の一部がパッド電極P1となる。最上層配線は、例えばアルミニウムを主体とする導電性膜よりなり、最上層配線より下層の多層配線は、例えば銅を主体とする導電性膜よりなる。
インターポーザIPは、半導体チップCHP1と後述する実装基板MBとを電気的に接続させるための配線基板である。インターポーザIPの下面には半田ボールSBが設けられ、半田ボールSB上には、多層配線が形成され、このうち、最上層配線の一部がパッド電極P2となる。最上層配線および最上層配線より下層の多層配線は、例えばアルミニウムを主体とする導電性膜よりなる。
図4は、本実施の形態の半導体装置の実装状態を示す断面図である。図4に示すように、半導体パッケージPKは、実装基板MB上に搭載され、さらに、金属板などからなる筐体(金属ケース)で覆われる。ここでは、半導体装置の熱破壊を防ぎ、冷却効果を高めるため、筐体として放熱板HSを有する導電性の部材(導電性材料)を用いている。放熱板HSは、樹脂膜HRを介して、半導体パッケージPKの封止部MRの上面上に配置されている。放熱板HSは、例えば、アルミ合金(アルミダイカスト)や銅を主体する金属板、または、上記金属板が張り付けられたセラミック板である。樹脂膜HRは、例えば、熱伝導性を有する絶縁シートからなり、金属が添加された有機樹脂膜である。
ここで、本実施の形態においては、半導体チップCHP1の複数のパッド電極(P1)のうちの、パッド電極P1a〜P1fと、インターポーザIPの複数のパッド電極(P2)のうちの、パッド電極P2a〜P2fとは、ワイヤWa〜Wfで接続される(図1)。ワイヤWa、Wb、We、Wfは、接地電圧(GND)用のワイヤであり、ワイヤWc、Wdは、電源電圧(VDD)用のワイヤである。電源電圧(供給電圧)VDDは、例えば、5Vの電圧である。接地電圧(基準電圧)GNDは、電源電圧VDDと異なる電圧であり、例えば0Vの電圧である。電源電圧(VDD)および接地電圧(GND)は、上述のロジック回路、アナログ回路、メモリ回路および入出力回路などを構成する各半導体素子を駆動させる電圧であり、各半導体素子に直接的に、または、レベルシフト回路などを介して間接的に印加される電圧である。なお、パッド電極(P1、P2)間を接続するワイヤは、上記GND用のワイヤやVDD用のワイヤの他、信号用のワイヤなどを含む。
具体的に、ワイヤWa〜Wcの構成について説明する。パッド電極P1aとP2aはワイヤWaで接続され、また、パッド電極P1bとP2bはワイヤWbで接続され、また、パッド電極P1cとP2cはワイヤWcで接続されている(図1〜図3)。
ここで、パッド電極P1bとP2bは、パッド電極P1aとP2aとの間に配置されている。即ち、パッド電極P1bとP2bは、パッド電極P1aとP2aの内側に配置されている。別の言い方をすれば、パッド電極P1bとP2bおよびパッド電極P1aとP2aは、パッド電極P1a、P1b、P2b、P2aの順に、平面視において直線状に並んで配置されている。
そして、パッド電極P1bとP2bの間は、パッド電極P1aとP2aの間より、短い。そして、パッド電極P1bとP2bとを接続するワイヤWbは、パッド電極P1aとP2aとを接続するワイヤWaより、低い。即ち、ワイヤWbの最高到達位置(ワイヤ高さ、チップ搭載部に対するワイヤの最大高さ、半導体チップとワイヤとの間の最大距離)は、ワイヤWaの最高到達位置よりも低い。言い換えれば、ワイヤWbの最高到達位置と後述の封止部MRの上面との距離は、ワイヤWaの最高到達位置と後述の封止部MRの上面との距離よりも大きい。
また、パッド電極P1bとP2bとを接続するワイヤWbは、パッド電極P1aとP2aとを接続するワイヤWaより、短い。なお、パッド電極P1cとP2cの間は、パッド電極P1aとP2aの間と、同程度の距離である。そして、パッド電極P1cとP2cとを接続するワイヤWcは、パッド電極P1aとP2aとを接続するワイヤWaと、同程度の高さであり、同程度の長さである。
また、ワイヤWd〜Wfの構成について説明する。パッド電極P1fとP2fは、パッド電極P1eとP2eとの間に配置されている。即ち、パッド電極P1fとP2fは、パッド電極P1eとP2eの内側に配置されている。別の言い方をすれば、パッド電極P1fとP2fおよびパッド電極P1eとP2eは、パッド電極P1e、P1f、P2f、P2eの順に、平面視において直線状に並んで配置されている。
そして、パッド電極P1fとP2fの間は、パッド電極P1eとP2eの間より、短い。そして、パッド電極P1fとP2fとを接続するワイヤWfは、パッド電極P1eとP2eとを接続するワイヤWeより、低い。よって、パッド電極P1fとP2fとを接続するワイヤWfは、パッド電極P1eとP2eとを接続するワイヤWeより、短い。なお、パッド電極P1dとP2dの間は、パッド電極P1eとP2eの間と、同程度の距離である。そして、パッド電極P1dとP2dとを接続するワイヤWdは、パッド電極P1eとP2eとを接続するワイヤWeと、同程度の高さであり、同程度の長さである。
このように、本実施の形態によれば、パッド電極P1bとP2bを、パッド電極P1aとP2aの内側に配置し、ワイヤWbを低くしたので、ワイヤWbに伴うノイズは、ワイヤWaにシールドされ、ワイヤWbに伴う寄生用量が低下することにより、EMIノイズを低減することができる。また、筐体(放熱板HS)に近い、上側にあるGND用ワイヤとVDD用ワイヤの本数が同じとなるため、ワイヤバランスがよくなり、半導体パッケージPKの上面へのEMIノイズを低減できる。
なお、上述の説明では上側にあるワイヤWaが接地電圧VSSであり、下側にあるワイヤWbが供給電圧VDDである例を示したが、それとは逆に、上側のワイヤWaを供給電圧VDDに、下側のワイヤWbを接地電圧VSSにするようにしても良い。
図5は、本実施の形態の半導体装置と比較例の半導体装置の構造を示す図である。図5(A)は、本実施の形態の半導体装置を、図5(B)および図5(C)は、比較例の半導体装置を示す。図6は、EMIノイズの発生メカニズムを説明するための図である。
図5(A)の本実施の形態の半導体装置においては、前述したようにGND用のワイヤを4本、VDD用のワイヤを2本有する。しかしながら、GND用のワイヤのうち短ワイヤ2本は、長ワイヤ2本の下に配置されているため、GND用のワイヤ2本とVDD用のワイヤ2本が、EMIノイズに関し支配的となる。
図5(B)の比較例の半導体装置においては、GND用のワイヤ4本とVDD用の長ワイヤ2本となり、これらがアンバランスとなる。図5(B)に示す比較例の半導体装置において、CP1a〜CP1fは、半導体チップ側のパッド電極であり、CP2a〜CP2fは、インターポーザ側のパッド電極であり、CWa〜CWfは、ワイヤである。
EMIノイズは、Electro Magnetic Interference(電磁妨害)を意味する。一般的な電子機器は内蔵された集積回路から、何らかのEMIノイズを発していることが多く、周囲の電子機器や人体に影響を与え得る。
図6には、集積回路を構成する半導体素子の論理値、電源電圧VDDの波形、基準電圧VSSの波形、および時間が示されている。ここで、図6に示すように、論理値が、「1」から「0」へ、または、「0」から「1」へトグルする際には、半導体素子に貫通電流が流れ、電源電圧VDDと基準電圧VSSとが微小に変動する。これが、EMIノイズが増加する原因となる。
また、多くの集積回路は、内部動作クロックに同期して動作するため、動作周波数およびその倍数の周波数についてEMIノイズが高くなる。
特に、前述したように、半導体チップCHP1が、金属板などからなる筐体(放熱板HS)で覆われている場合には、EMIノイズは、半導体パッケージPKと筐体(放熱板HS)と間の寄生容量によって、筐体(放熱板HS)へ漏洩し易くなる。この寄生容量は、半導体パッケージPKと放熱板HSと間に樹脂膜HRが設けられている場合より高くなる。
半導体パッケージPKの上面に位置する筐体(放熱板HS)が金属の場合、半導体パッケージPKのワイヤと筐体(放熱板HS)との間の寄生容量Cは、“C=εS/d”の式で表される。なお、εは誘電率、Sは筐体(放熱板HS)とワイヤとの並走面積、dは筐体(放熱板HS)とワイヤとの間の距離を示す。この式に示されるとおり、ワイヤと筐体(放熱板HS)との間の寄生容量Cは、並走面積Sに比例し、距離dに反比例する。つまり、誘電率εは一定であり、並走面積Sを小さく、距離dを大きくすることにより、寄生容量Cを低減することができる。
ここで、EMIノイズは、集積回路の電源電圧VDDや基準電圧VSSのワイヤから放射されるが、電源電圧VDDと基準電圧VSSのEMIノイズにおいて、電圧レベルが逆位相となるため、電源電圧VDDのワイヤと基準電圧VSSのワイヤの本数が同じ場合にはEMIノイズが相殺され、筐体(放熱板HS)の上面におけるEMIノイズが低減される。このような作用を、“ノイズ相殺作用”と言う。
BGA(Ball Grid Array)パッケージでは、一般にパッド電極の数が多くVDD用のワイヤとGND用のワイヤとがアンバランスになりやすい。このため、EMIノイズが相殺されず、半導体パッケージPKの上面に向かって放射されるEMIのレベルが上がってしまう。
さらに、半導体パッケージPKの上面に向かって放射されたEMIノイズは、実装基板MBにも伝搬し、実装基板MBに接続されたハーネス(図示せず)にも伝搬する。このため、半導体パッケージPKだけでなく、ハーネスも妨害電波用のアンテナとして機能してしまう場合もある。例えば、このような半導体パッケージPK(図5(C))が、車載部品(例えば、HEV車やEV車の走行用のモータ制御デバイスなど)として用いられた場合、上記EMIノイズにより、カーラジオやテレビ、車載無線機などに受信妨害が発生する可能性がある。
これに対し、本実施の形態によれば、前述したように、パッド電極P1bとP2bを、パッド電極P1aとP2aの内側に配置し、ワイヤWbを低くしたので、ワイヤWbは、ワイヤWaにシールドされ、ワイヤWbに伴う寄生用量が低下することにより、EMIノイズを低減することができる。また、筐体に近い、上側のGND用のワイヤとVDD用のワイヤの本数が同じとなるため、ワイヤバランスがよくなり、半導体パッケージPKの上面へのEMIノイズを低減できる。その結果、例えば、本実施の形態の半導体パッケージPKを車載用として用いた場合においても、上記EMIノイズを低減し、その動作特性を良好にすることができる。特に、半導体チップCHP1の処理能力の向上などのため、1MHz以上の高周波が用いられており、例えば300MHzの動作周波数が用いられる場合であり、半導体チップCHP1内部で論理値がトグルする回数が増加してしまう場合においても、有効にEMIノイズを低減することができる。
(応用例)
本実施の形態の半導体装置においては、ワイヤWd〜Wfの6本のワイヤについて、ワイヤバランスを調整したが、半導体チップCHP1に接続されるすべてのワイヤにおいて、そのうちのGND用のワイヤとVDD用のワイヤとが、バランスするように、GND用のワイヤとVDD用のワイヤを調整することが好ましい。例えば、GND用のワイヤがn本、VDD用のワイヤがm本の場合、n−m本のワイヤを、長ワイヤの下に配置することが最も好ましい。
本実施の形態の半導体装置においては、ワイヤWd〜Wfの6本のワイヤについて、ワイヤバランスを調整したが、半導体チップCHP1に接続されるすべてのワイヤにおいて、そのうちのGND用のワイヤとVDD用のワイヤとが、バランスするように、GND用のワイヤとVDD用のワイヤを調整することが好ましい。例えば、GND用のワイヤがn本、VDD用のワイヤがm本の場合、n−m本のワイヤを、長ワイヤの下に配置することが最も好ましい。
但し、GND用のワイヤとVDD用のワイヤの寄生容量差がプラスマイナス20%以下になるように調整することにより、効果的にEMIノイズを低減することができる。即ち、GND用のワイヤの寄生容量を100とした場合に、VDD用のワイヤの寄生容量は80%から120%の範囲となる。
例えば、GND用のワイヤを、長ワイヤの下に配置し、2重ワイヤ部(2層ワイヤ部)を設けることで、半導体チップCHP1に接続されるすべてのワイヤのうちのGND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整すればよい。ここでの寄生容量差は、GND用のワイヤと半導体パッケージPKの上面(放熱板HS)との間の寄生容量と、VDD用のワイヤと半導体パッケージPKの上面(放熱板HS)との間の寄生容量と、の差である。
なお、半導体チップCHP1に接続されるすべてのワイヤの一部において、ワイヤ群を規定し、このワイヤ群の中で、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整してもよい。ワイヤ群の一例としては、略矩形状の半導体チップCHP1の一辺に対し、交差する方向に延在しているワイヤを一の群として、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整する。
(実施の形態2)
図7は、本実施の形態の半導体装置の構成を示す平面図であり、図8、図9は、断面図である。図8は、例えば、図7のA−A断面部に対応し、図9は、図7のB−B断面部に対応する。
図7は、本実施の形態の半導体装置の構成を示す平面図であり、図8、図9は、断面図である。図8は、例えば、図7のA−A断面部に対応し、図9は、図7のB−B断面部に対応する。
なお、本実施の形態の半導体装置において、ワイヤWの構成以外は、実施の形態1(図1〜図3等)の場合と同様であるため、ワイヤWの構成以外の詳細な説明を省略する。
図7〜図9に示すように、本実施の形態においては、半導体チップCHP1の複数のパッド電極(P1)のうちの、パッド電極P1a〜P1fと、インターポーザIPの複数のパッド電極(P2)のうちの、パッド電極P2a〜P2fとは、ワイヤWa〜Wfで接続される。ワイヤWa、Wb、We、Wfは、接地電圧(GND)用のワイヤであり、ワイヤWc、Wdは、電源電圧(VDD)用のワイヤである。
具体的に、ワイヤWa〜Wcの構成について説明する。パッド電極P1aとP2aはワイヤWaで接続され、また、パッド電極P1bとP2bはワイヤWbで接続され、また、パッド電極P1cとP2cはワイヤWcで接続されている(図7〜図9)。
ここで、パッド電極P1cとP2cの間は、パッド電極P1aとP2aの間より、長い。そして、パッド電極P1cとP2cとを接続するワイヤWcは、パッド電極P1aとP2aとを接続するワイヤWaより長い。なお、パッド電極P1bとP2bの間は、パッド電極P1aとP2aの間と、同程度の距離である。そして、パッド電極P1bとP2bとを接続するワイヤWbは、パッド電極P1aとP2aとを接続するワイヤWaと、同程度の長さであり、高さである。
また、ワイヤWd〜Wfの構成について説明する。パッド電極P1fとP2fはワイヤWfで接続され、また、パッド電極P1eとP2eはワイヤWeで接続され、また、パッド電極P1dとP2dはワイヤWdで接続されている。
ここで、パッド電極P1dとP2dの間は、パッド電極P1fとP2fの間より、長い。そして、パッド電極P1dとP2dとを接続するワイヤWdは、パッド電極P1fとP2fとを接続するワイヤWfより長い。なお、パッド電極P1eとP2eの間は、パッド電極P1fとP2fの間と、同程度の距離である。そして、パッド電極P1eとP2eとを接続するワイヤWeは、パッド電極P1fとP2fとを接続するワイヤWfと、同程度の長さであり、高さである。
図10は、本実施の形態の半導体装置と比較例の半導体装置の構造を示す図である。図10(A)は、本実施の形態の半導体装置を、図10(B)は、比較例の半導体装置を示す。
図10(A)の本実施の形態の半導体装置においては、前述したようにGND用のワイヤを4本、VDD用のワイヤを2本有する。しかしながら、VDD用のワイヤ2本を、GND用のワイヤより長くしたので、同じ長さのGND用のワイヤ4本とVDD用の長ワイヤ2本を有する比較例(図10(B))のと比べ、ワイヤバランスがよくなり、半導体パッケージPKの上面へのEMIノイズを低減できる。
(応用例)
本実施の形態の半導体装置においては、ワイヤWd〜Wfの6本のワイヤについて、ワイヤバランスを調整したが、半導体チップCHP1に接続されるすべてのワイヤにおいて、そのうちのGND用のワイヤとVDD用のワイヤとが、バランスするように、GND用のワイヤとVDD用のワイヤを調整することが好ましい。例えば、GND用のワイヤがn本、VDD用のワイヤがm本の場合(但し、n>m)、n−m本のワイヤを、長くすることが最も好ましい。
本実施の形態の半導体装置においては、ワイヤWd〜Wfの6本のワイヤについて、ワイヤバランスを調整したが、半導体チップCHP1に接続されるすべてのワイヤにおいて、そのうちのGND用のワイヤとVDD用のワイヤとが、バランスするように、GND用のワイヤとVDD用のワイヤを調整することが好ましい。例えば、GND用のワイヤがn本、VDD用のワイヤがm本の場合(但し、n>m)、n−m本のワイヤを、長くすることが最も好ましい。
但し、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整することにより、効果的にEMIノイズを低減することができる。例えば、GND用のワイヤの一部を長くし、半導体チップCHP1に接続されるすべてのワイヤのうちのGND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整すればよい。
なお、半導体チップCHP1に接続されるすべてのワイヤの一部において、ワイヤ群を規定し、このワイヤ群の中で、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整してもよい。ワイヤ群の一例としては、略矩形状の半導体チップCHP1の一辺に対し、交差する方向に延在しているワイヤを一の群として、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整する。
上記においては、GND用のワイヤがVDD用のワイヤより多い場合について説明したが、VDD用のワイヤがGND用のワイヤより多い場合についても、同様に、寄生容量を調整することができる。例えば、VDD用のワイヤがn本、GND用のワイヤがm本の場合(但し、n>m)、n−m本のワイヤを、長くする。また、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整すればよい。また、ワイヤ群を規定し、このワイヤ群の中で、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整してもよい。
(実施の形態3)
図11は、本実施の形態の半導体装置の構成を示す平面図であり、図12、図13は、断面図である。図12は、例えば、図11のA−A断面部に対応し、図13は、図11のB−B断面部に対応する。
図11は、本実施の形態の半導体装置の構成を示す平面図であり、図12、図13は、断面図である。図12は、例えば、図11のA−A断面部に対応し、図13は、図11のB−B断面部に対応する。
なお、本実施の形態の半導体装置において、ワイヤWの構成以外は、実施の形態1(図1〜図3等)の場合と同様であるため、ワイヤWの構成以外の詳細な説明を省略する。
図11〜図13に示すように、本実施の形態においては、半導体チップCHP1の複数のパッド電極(P1)のうちの、パッド電極P1a、P1b、P1c1、P1c2、P1d1、P1d2、P1e、P1fと、インターポーザIPの複数のパッド電極(P2)のうちの、パッド電極P2a、P2b、P2c1、P2c2、P2d1、P2d2、P2e、P2fとは、ワイヤWa、Wb、Wc1、Wc2、Wd1、Wd2、We、Wfで接続される。ワイヤWa、Wb、We、Wfは、接地電圧(GND)用のワイヤであり、ワイヤWc1、Wc2、Wd1、Wd2は、電源電圧(VDD)用のワイヤである。
ここで、前述したように、パッド電極P1(P1c1、P1c2)は、最上層配線の一部である(図12、図13)。図12、図13の部分拡大図(丸で囲んだ部分)に示すように、パッド電極(P1c1、P1c2)には、ワイヤが接続されている。例えば、最上層配線は、所定の幅を有するライン状に延在しており、その端部に幅広部(パッド電極)を有する(図14参照)。別の言い方をすれば、パッド電極P1(P1c1、P1c2)は、ライン状の最上層配線部(TMc(V))と接続される。なお、最上層配線は、絶縁保護膜PROで覆われ、幅広部(パッド電極)上の絶縁保護膜PROは開口されている。なお、最上層配線の下方には、層間絶縁膜ILを介して配線Mが配置されている。
具体的に、ワイヤWa、Wb、Wc1、Wc2の構成について説明する。パッド電極P1aとP2aはワイヤWaで接続され、また、パッド電極P1bとP2bはワイヤWbで接続され、また、パッド電極P1c1とP2c1はワイヤWc1で接続され、パッド電極P1c2とP2c2はワイヤWc2で接続されている。
ここで、パッド電極P1c1とP1c2とは、図14に示すように、半導体チップCHP1の複数の最上層配線のうちの同じ最上層配線TMc(V)と接続されている。この最上層配線TMc(V)は、電源電圧(VDD)が印加される配線である。図14は、パッド電極と最上層配線の関係を示す平面図である。
また、ワイヤWd1、Wd2、We、Wfの構成について説明する。パッド電極P1d1とP2d1はワイヤWd1で接続され、また、パッド電極P1d2とP2d2はワイヤWd2で接続され、また、パッド電極P1eとP2eはワイヤWeで接続され、また、パッド電極P1fとP2fはワイヤWfで接続されている。
ここで、パッド電極P1d1とP1d2とは、図14に示すように、半導体チップCHP1の複数の最上層配線のうちの同じ最上層配線TMd(V)と接続されている。この最上層配線TMd(V)は、電源電圧(VDD)が印加される配線である。
このように、本実施の形態の半導体装置においては、電源電圧(VDD)が印加される最上層配線を分岐し、この最上層配線に接続されるパッド電極を複数設け、これに合わせて、パッド電極に接続されるVDD用ワイヤの本数を多くしたので、GND用のワイヤとVDD用のワイヤとの本数差が小さくなり、半導体パッケージPKの上面へのEMIノイズを低減できる。
(応用例1)
本実施の形態の半導体装置においては、ワイヤWa、Wb、Wc1、Wc2、Wd1、Wd2、We、Wfの8本のワイヤについて、ワイヤバランスを調整したが、半導体チップCHP1に接続されるすべてのワイヤにおいて、そのうちのGND用のワイヤとVDD用のワイヤとが、バランスするように、GND用のワイヤとVDD用のワイヤを調整することが好ましい。例えば、GND用のワイヤがn本、VDD用のワイヤがm本の場合、n−m本のワイヤが、それぞれ2本となるように、最上層配線を分岐し、この最上層配線に接続されるパッド電極を増加させることが最も好ましい。
本実施の形態の半導体装置においては、ワイヤWa、Wb、Wc1、Wc2、Wd1、Wd2、We、Wfの8本のワイヤについて、ワイヤバランスを調整したが、半導体チップCHP1に接続されるすべてのワイヤにおいて、そのうちのGND用のワイヤとVDD用のワイヤとが、バランスするように、GND用のワイヤとVDD用のワイヤを調整することが好ましい。例えば、GND用のワイヤがn本、VDD用のワイヤがm本の場合、n−m本のワイヤが、それぞれ2本となるように、最上層配線を分岐し、この最上層配線に接続されるパッド電極を増加させることが最も好ましい。
但し、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整することにより、効果的にEMIノイズを低減することができる。例えば、最上層配線を分岐し、GND用のワイヤの本数を増加させ、半導体チップCHP1に接続されるすべてのワイヤのうちのGND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整すればよい。
なお、半導体チップCHP1に接続されるすべてのワイヤの一部において、ワイヤ群を規定し、このワイヤ群の中で、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整してもよい。ワイヤ群の一例としては、略矩形状の半導体チップCHP1の一辺に対し、交差する方向に延在しているワイヤを一の群として、GND用のワイヤとVDD用のワイヤの寄生容量差が±20%以下になるように調整する。
(応用例2)
図11に示す半導体装置においては、Y方向、即ち、ワイヤの方向と交差する方向に、パッド電極P1c1、P1c2を並べて配置したが、X方向、即ち、ワイヤの方向に、パッド電極P1c1、P1c2を並べて配置してもよい。
図11に示す半導体装置においては、Y方向、即ち、ワイヤの方向と交差する方向に、パッド電極P1c1、P1c2を並べて配置したが、X方向、即ち、ワイヤの方向に、パッド電極P1c1、P1c2を並べて配置してもよい。
図15は、本実施の形態の応用例2の半導体装置の構成を示す平面図である。なお、本応用例において、パッド電極の形成位置以外は、図11等に示す半導体装置と同様である。
本応用例においては、図15に示すように、パッド電極P1c1とP2c1はワイヤWc1で接続され、パッド電極P1c2とP2c2はワイヤWc2で接続されている。そして、パッド電極P1c1とP2c1およびパッド電極P1c2とP2c2は、パッド電極P1c2、P1c1、P2c1、P2c2の順に直線状に並んで配置されている。
また、パッド電極P1d1とP2d1はワイヤWd1で接続され、パッド電極P1d2とP2d2はワイヤWd2で接続されている。そして、パッド電極P1d1とP2d1およびパッド電極P1d2とP2d2は、パッド電極P1d2、P1d1、P2d1、P2d2の順に直線状に並んで配置されている。
このように、最上層配線を分岐し、この最上層配線に接続されるパッド電極を増加させつつ、2重ワイヤ部を設けてもよい。
(応用例3)
図16は、本実施の形態の応用例3の半導体装置の構成を示す平面図である。なお、本応用例において、パッド電極の個数および形成位置以外は、図11等に示す半導体装置と同様である。
図16は、本実施の形態の応用例3の半導体装置の構成を示す平面図である。なお、本応用例において、パッド電極の個数および形成位置以外は、図11等に示す半導体装置と同様である。
本応用例においては、図16に示すように、パッド電極P1c1〜P1c4は、X方向に2個、Y方向に2個となるように、2×2で配置されている。また、パッド電極P1d1〜P1d4は、X方向に2個、Y方向に2個となるように、2×2で配置されている。
また、パッド電極P2c1〜P2c4は、X方向に2個、Y方向に2個となるように、2×2で配置されている。また、パッド電極P2d1〜P2d4は、X方向に2個、Y方向に2個となるように、2×2で配置されている。なお、ここではパッド電極の個数を4個(2×2)としたが、9個(3×3)としてもよい。
このように、同じ最上層配線に接続されるパッド電極の個数を多くすることで、VDD用ワイヤの本数を多くし、また、VDD用ワイヤの長さを長くすることができ、高さを調整することができる。これにより、GND用のワイヤとVDD用のワイヤの寄生容量差の調整がし易くなる。具体的には、ワイヤの本数、長さ、高さの組み合わせが多くなり、GND用のワイヤとVDD用のワイヤの寄生容量差の調整がし易くなる。
(実施の形態4)
上記実施の形態1〜3においては、ワイヤと半導体パッケージPKの上面(放熱板HS)との間の寄生容量について検討したが、本実施の形態においては、最上層配線と半導体パッケージPKの上面(放熱板HS)との間の寄生容量について検討する。
上記実施の形態1〜3においては、ワイヤと半導体パッケージPKの上面(放熱板HS)との間の寄生容量について検討したが、本実施の形態においては、最上層配線と半導体パッケージPKの上面(放熱板HS)との間の寄生容量について検討する。
即ち、本実施の形態においては、最上層配線と半導体パッケージPKの上面(放熱板HS)との間の寄生容量について、GND用の最上層配線とVDD用の最上層配線の寄生容量差を低減する構成について説明する。
図17は、本実施の形態の半導体装置の構成を示す平面図である。図17(A)に示すように、パッド電極P1aとP1bとは、半導体チップCHP1の複数の最上層配線のうちの同じ最上層配線TM(G)と接続されている。この最上層配線TM(G)は、接地電圧(GND)が印加される配線である。また、パッド電極P1cとP1dとは、半導体チップCHP1の複数の最上層配線のうちの同じ最上層配線TM(V)と接続されている。この最上層配線TM(V)は、電源電圧(VDD)が印加される配線である。また、パッド電極P1eとP1fとは、半導体チップCHP1の複数の最上層配線のうちの同じ最上層配線TM(V)と接続されている。
そして、上記3つの最上層配線は、ベタパターンである。ベタパターンは、接地電圧(GND)用や電源電圧(VDD)用の大電流が流れる部分に用いられる大面積のパターン(配線)である。ここでは、最上層配線TM以下の配線のうち、最小の幅の配線の配線幅の10倍以上の幅(短辺方向の長さ)を有するパターン(配線)をベタパターンとする。
このような、VDD用ベタパターンやGND用ベタパターンについても、寄生容量差が小さい方が好ましい。即ち、VDD用ベタパターンと半導体パッケージPKの上面(放熱板HS)との間の寄生容量と、GND用ベタパターンと半導体パッケージPKの上面(放熱板HS)との間の寄生容量との差が、より小さくなるようパターン面積を調整する。
例えば、図17(B)に示すように、VDD用ベタパターンの面積を低減し、GND用ベタパターンの面積を増加させるために、VDD用ベタパターンの一部を後退させ、GND用ベタパターンの一部を突出させる(図17(B)の矢印部参照)。
このように、本実施の形態の半導体装置においては、VDD用ベタパターンおよびGND用ベタパターンの形成面積を調整することで、半導体パッケージPKの上面へのEMIノイズを低減できる。
(応用例)
本実施の形態の半導体装置においては、図17に示す3つのベタパターン(最上層配線)について、それらの面積を調整したが、半導体チップCHP1に設けられるすべてのベタパターンにおいて、そのうちのGND用のベタパターンとVDD用のベタパターンとが、バランスするように、パターン面積を調整することが好ましい。GND用のベタパターンとVDD用のベタパターンの寄生容量差が±20%以下になるように調整することにより、効果的にEMIノイズを低減することができる。
本実施の形態の半導体装置においては、図17に示す3つのベタパターン(最上層配線)について、それらの面積を調整したが、半導体チップCHP1に設けられるすべてのベタパターンにおいて、そのうちのGND用のベタパターンとVDD用のベタパターンとが、バランスするように、パターン面積を調整することが好ましい。GND用のベタパターンとVDD用のベタパターンの寄生容量差が±20%以下になるように調整することにより、効果的にEMIノイズを低減することができる。
なお、半導体チップCHP1に接続されるすべてのベタパターンの一部において、ベタパターン群を規定し、このベタパターン群の中で、GND用のベタパターンとVDD用のベタパターンの寄生容量差が±20%以下になるように調整してもよい。ベタパターン群の一例としては、略矩形状の半導体チップCHP1の一辺に沿って設けられたパッド電極P1と接続されるベタパターンを一の群として、GND用のベタパターンとVDD用のベタパターンの寄生容量差が±20%以下になるように調整する。
(実施の形態5)
上記実施の形態1〜3においては、1つの半導体パッケージPKに設けられるワイヤについて、GND用のワイヤとVDD用のワイヤの寄生容量差が小さくなるように、電極パッドの位置や個数を調整したが、同じ実装基板MBに搭載される複数の半導体パッケージPKについて、GND用のワイヤとVDD用のワイヤとが、バランスするように、GND用のワイヤやVDD用のワイヤの両側に位置する電極パッドの位置や個数を調整してもよい。
上記実施の形態1〜3においては、1つの半導体パッケージPKに設けられるワイヤについて、GND用のワイヤとVDD用のワイヤの寄生容量差が小さくなるように、電極パッドの位置や個数を調整したが、同じ実装基板MBに搭載される複数の半導体パッケージPKについて、GND用のワイヤとVDD用のワイヤとが、バランスするように、GND用のワイヤやVDD用のワイヤの両側に位置する電極パッドの位置や個数を調整してもよい。
図18は、本実施の形態の半導体装置の構成を示す断面図である。図18に示すように、実装基板MB上に、2つの半導体パッケージPKが搭載されている。この2つの半導体パッケージPKは、それぞれ、例えば、実施の形態1(図1〜図3)と同じ構成である。
図18に示す2つの半導体パッケージPKに接続されるすべてのワイヤにおいて、そのうちのGND用のワイヤとVDD用のワイヤとが、バランスするように、GND用のワイヤやVDD用のワイヤの両側に位置する電極パッドの位置や個数を調整する。
図19は、モータードライバを含むソリューションキットを示すブロック図である。図19に示すソリューションキットは、バッテリーマネージメント(Battery management)に接続されたAC/DC変換器(AC/DC Conv.)、DC/DC変換器(AC/DC Conv.)、インバータ(inverter(DC/AC Conv.)および高電圧バッテリー(HV Battery)を有する。また、インバータ(inverter(DC/AC Conv.)は、走行用モータや発電機 (Motor/Generator)に接続され、DC/DC変換器(AC/DC Conv.)は、他のバッテリーマネージメント(Battery management)を介して低電圧バッテリー(LV Battery)に接続されている。また、AC/DC変換器(AC/DC Conv.)は、コンセントと接続され、走行用モータや発電機 (Motor/Generator)は自動車のエンジン(Engine)に接続されている。
例えば、上記ソリューションキットが有するAC/DC変換器(AC/DC Conv.)およびDC/DC変換器(AC/DC Conv.)は、それぞれ、1チップで構成され、これら2つの半導体チップCHP1に設けられるすべてのワイヤにおいて、そのうちのGND用のワイヤとVDD用のワイヤとがバランスするように、GND用のワイヤやVDD用のワイヤの両側に位置する電極パッドの位置や個数を調整する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、次のような応用例としてもよい。
(応用例A)
実施の形態1〜3においては、GND用のワイヤがVDD用のワイヤより多い場合について説明したが、VDD用のワイヤがGND用のワイヤより多い場合についても同様の寄生容量の調整が可能である。
実施の形態1〜3においては、GND用のワイヤがVDD用のワイヤより多い場合について説明したが、VDD用のワイヤがGND用のワイヤより多い場合についても同様の寄生容量の調整が可能である。
(応用例B)
実施の形態1等においては、パッド電極(P1、P2)の間隔を同程度としワイヤを、略矩形状の半導体チップCHP1の各辺に対し、直交する方向に延在させたが、ワイヤを斜めに延在させてもよい。
実施の形態1等においては、パッド電極(P1、P2)の間隔を同程度としワイヤを、略矩形状の半導体チップCHP1の各辺に対し、直交する方向に延在させたが、ワイヤを斜めに延在させてもよい。
図20は、本応用例の半導体装置の構成を示す平面図である。例えば、図20に示すように、Y方向に並ぶパッド電極P1(P1a、P1c、P1d、P1e)の間隔よりY方向に並ぶパッド電極P2(P2a、P2c、P2d、P2e)の間隔を大きくし、ワイヤWを斜めに延在させてもよい。
(応用例C)
実施の形態1等においては、パッド電極(P1、P2)を、半導体チップCHP1の各辺に沿って配置したが、パッド電極(P1、P2)を、千鳥に配置してもよい。
実施の形態1等においては、パッド電極(P1、P2)を、半導体チップCHP1の各辺に沿って配置したが、パッド電極(P1、P2)を、千鳥に配置してもよい。
図21は、本応用例の半導体装置の構成を示す平面図である。例えば、図21に示すように、パッド電極P1(P1a、P1c、P1d、P1e)およびパッド電極P2(P2a、P2c、P2d、P2e)を、それぞれ千鳥に配置してもよい。
図22は、本応用例の半導体装置の他の構成を示す平面図である。例えば、実施の形態3(図10)において、パッド電極P1(P1a、P1b、P1c、P1d、P1e、P1f)を千鳥に配置する場合、VDD用のワイヤWc、Wdを長くするため、パッド電極P2c、P2dを、パッド電極P2aより外側に配置する。即ち、VDD用のワイヤWc、Wdを長くするための、パッド電極P2c、P2dを、千鳥に規則正しく配置された最外のパッド電極P2aより外側に配置する。これにより、ワイヤWc、Wdは、最長となる。
(応用例D)
実施の形態1等においては、半導体チップCHP1のパッド電極P1と、インターポーザIPのパッド電極P2とを結ぶワイヤWについて説明したが、インターポーザIPをリードフレームとしてもよい。上記インターポーザIPやリードフレームRFなどは、チップ搭載部材である。
実施の形態1等においては、半導体チップCHP1のパッド電極P1と、インターポーザIPのパッド電極P2とを結ぶワイヤWについて説明したが、インターポーザIPをリードフレームとしてもよい。上記インターポーザIPやリードフレームRFなどは、チップ搭載部材である。
図23は、本応用例の半導体装置の構成を示す平面図である。リードフレームRFは、ダイパッドDP、リードR2、フレームFLを有し、ダイパッドDP上に半導体チップCHP1が搭載されている。例えば、図23に示すように、パッド電極P1(P1a〜P1f)とリードフレームRFのリードR2(R2ab、R2c、R2d、R2ef)とをワイヤWa〜Wfで接続してもよい。なお、リードフレームRFにはパッド電極P2は形成されず、ワイヤの接続位置(端子部、接続部)を変えることにより、2重ワイヤ部を形成すればよい。
(応用例E)
実施の形態1等においては、GND用のワイヤとVDD用のワイヤ、即ち、接地電圧(基準電圧)GNDが印加されるワイヤと電源電圧(VDD)が印加されるワイヤについて説明したが、位相が反転した相補の信号が印加されるワイヤとしてもよい。
実施の形態1等においては、GND用のワイヤとVDD用のワイヤ、即ち、接地電圧(基準電圧)GNDが印加されるワイヤと電源電圧(VDD)が印加されるワイヤについて説明したが、位相が反転した相補の信号が印加されるワイヤとしてもよい。
図24〜図26は、本応用例の回路を示す図である。例えば、図24(A)に示すように、信号S1、信号S2が出力される回路C1において、信号S1と信号S2は、位相が反転した相補の信号(システムクロック、通信系のクロックなど)である。また、例えば、図25(A)に示すように、信号D1、信号D2が出力される回路C2において、信号D1と信号D2は、位相が反転した相補の信号である。このように、位相が反転した相補の信号であれば、パルス幅が異なる信号(D1、D2)であってもよい。また、例えば、図26(A)に示すように、信号X1が出力され、発振子OSを介して信号X2が入力される回路C3において、信号X1と信号X2は、位相が反転した相補の信号である(図26(B))。このように、位相が反転した相補の信号であれば、波形は問わない。
このような位相が反転した相補の信号用の複数のワイヤについて、ワイヤバランスを調整することにより、EMIノイズを低減することができる。
以上のとおり、上記実施の形態は、各種応用例に示すとおり種々の変更が可能であり、また、上記実施の形態および各種応用例の組み合わせも可能である。
また、上記実施の形態では、半導体パッケージPKをBGA(Ball Grid Array)構造を例に説明したが、半導体パッケージPKをQFP(Quad Flat Package)構造またはSOP(Small Outline Package)構造などとしてもよい。即ち、GND用のワイヤとVDD用のワイヤを有する半導体パッケージPKの構造であれば、各種パッケージ構造に適応可能である。
[付記1]
半導体チップと、チップ搭載部材と、前記半導体チップに設けられた複数のチップ端子と前記チップ搭載部材に設けられた複数の基板端子と、複数のチップ端子と前記複数の基板端子との間を接続する複数のワイヤと、を有し、
前記複数のワイヤは、電源電圧が印加される電源電圧用ワイヤと前記電源電圧より低い電圧である基準電圧が印加される基準電圧用ワイヤを有し、
前記電源電圧用ワイヤと前記筐体との間の寄生容量と、前記基準電圧用ワイヤと前記筐体との間の寄生容量との差が、±20%以下である、半導体装置。
半導体チップと、チップ搭載部材と、前記半導体チップに設けられた複数のチップ端子と前記チップ搭載部材に設けられた複数の基板端子と、複数のチップ端子と前記複数の基板端子との間を接続する複数のワイヤと、を有し、
前記複数のワイヤは、電源電圧が印加される電源電圧用ワイヤと前記電源電圧より低い電圧である基準電圧が印加される基準電圧用ワイヤを有し、
前記電源電圧用ワイヤと前記筐体との間の寄生容量と、前記基準電圧用ワイヤと前記筐体との間の寄生容量との差が、±20%以下である、半導体装置。
C 回路
CHP1 半導体チップ
DP ダイパッド
HR 樹脂膜
HS 放熱板
IL 層間絶縁膜
IP インターポーザ
M 配線
MB 実装基板
MR 封止部
P1 パッド電極(チップ端子)
P1a パッド電極
P1b パッド電極
P1c パッド電極
P1c1 パッド電極
P1c2 パッド電極
P1c3 パッド電極
P1c4 パッド電極
P1d パッド電極
P1d1 パッド電極
P1d2 パッド電極
P1d3 パッド電極
P1d4 パッド電極
P1e パッド電極
P1f パッド電極
P2 パッド電極(基板端子)
P2a パッド電極
P2b 基板端子
P2c パッド電極
P2c1 パッド電極
P2c2 パッド電極
P2c3 パッド電極
P2c4 パッド電極
P2d パッド電極
P2d1 パッド電極
P2d2 パッド電極
P2d3 パッド電極
P2d4 パッド電極
P2e パッド電極
P2f パッド電極
PK 半導体パッケージ
PRO 絶縁保護膜
R2 リード
R2ab リード
R2c リード
R2d リード
R2ef リード
RF リードフレーム
S1 信号
S2 信号
SB 半田ボール
TM 最上層配線
W ワイヤ
Wa ワイヤ
Wb ワイヤ
Wc ワイヤ
Wc1 ワイヤ
Wc2 ワイヤ
Wd ワイヤ
Wd1 ワイヤ
Wd2 ワイヤ
We ワイヤ
Wf ワイヤ
CHP1 半導体チップ
DP ダイパッド
HR 樹脂膜
HS 放熱板
IL 層間絶縁膜
IP インターポーザ
M 配線
MB 実装基板
MR 封止部
P1 パッド電極(チップ端子)
P1a パッド電極
P1b パッド電極
P1c パッド電極
P1c1 パッド電極
P1c2 パッド電極
P1c3 パッド電極
P1c4 パッド電極
P1d パッド電極
P1d1 パッド電極
P1d2 パッド電極
P1d3 パッド電極
P1d4 パッド電極
P1e パッド電極
P1f パッド電極
P2 パッド電極(基板端子)
P2a パッド電極
P2b 基板端子
P2c パッド電極
P2c1 パッド電極
P2c2 パッド電極
P2c3 パッド電極
P2c4 パッド電極
P2d パッド電極
P2d1 パッド電極
P2d2 パッド電極
P2d3 パッド電極
P2d4 パッド電極
P2e パッド電極
P2f パッド電極
PK 半導体パッケージ
PRO 絶縁保護膜
R2 リード
R2ab リード
R2c リード
R2d リード
R2ef リード
RF リードフレーム
S1 信号
S2 信号
SB 半田ボール
TM 最上層配線
W ワイヤ
Wa ワイヤ
Wb ワイヤ
Wc ワイヤ
Wc1 ワイヤ
Wc2 ワイヤ
Wd ワイヤ
Wd1 ワイヤ
Wd2 ワイヤ
We ワイヤ
Wf ワイヤ
Claims (16)
- 第1チップ端子と、第2チップ端子と、第3チップ端子とを有する、半導体チップと、
第1基板端子と、第2基板端子と、第3基板端子とを有する、チップ搭載部材と、
を有し、
前記第1チップ端子と前記第1基板端子との間は、第1ワイヤで接続され、
前記第2チップ端子と前記第2基板端子との間は、第2ワイヤで接続され、
前記第3チップ端子と前記第3基板端子との間は、第3ワイヤで接続され、
前記第2チップ端子と前記第2基板端子は、前記第1チップ端子と前記第1基板端子との間に配置され、
前記第2ワイヤは、前記第1ワイヤより短く、
断面視において、前記チップ搭載部に対する前記第1ワイヤの最大高さは、前記チップ搭載部に対する前記第2ワイヤの最大高さより高い、半導体装置。 - 請求項1記載の半導体装置において、
前記第1チップ端子、前記第2チップ端子、前記第2基板端子および前記第1基板端子は、平面視において、前第1チップ端子から前記第1基板端子に向かう第1の方向に沿って、順に並んでいる、半導体装置。 - 請求項2記載の半導体装置において、
前記第3ワイヤは、電源電圧が印加される電源電圧用ワイヤであり、
前記第1ワイヤおよび前記第2ワイヤは、電源電圧より低い電圧である基準電圧が印加される基準電圧用ワイヤである、半導体装置。 - 請求項3記載の半導体装置において、
前記半導体チップと、前記チップ搭載部材と、を囲む筐体を有し、
前記筐体は、導電性材料よりなる、半導体装置。 - 第1チップ端子と、第2チップ端子と、第3チップ端子とを有する、半導体チップと、
第1基板端子と、第2基板端子と、第3基板端子とを有する、チップ搭載部材と、
を有し、
前記第1チップ端子と前記第1基板端子との間は、第1ワイヤで接続され、
前記第2チップ端子と前記第2基板端子との間は、第2ワイヤで接続され、
前記第3チップ端子と前記第3基板端子との間は、第3ワイヤで接続され、
前記第3チップ端子と前記第3基板端子との間の距離は、前記第1チップ端子と前記第1基板端子との間の距離より長く、
前記第3ワイヤは、前記第1ワイヤより長い、半導体装置。 - 請求項5記載の半導体装置において、
前記第1チップ端子、前記第2チップ端子および前記第3チップ端子は、前記第1ワイヤと交差する方向に並んでいる、半導体装置。 - 請求項6記載の半導体装置において、
前記第3ワイヤは、電源電圧が印加される電源電圧用ワイヤであり、
前記第1ワイヤおよび前記第2ワイヤは、電源電圧より低い電圧である基準電圧が印加される基準電圧用ワイヤである、半導体装置。 - 請求項7記載の半導体装置において、
前記半導体チップと、前記チップ搭載部材と、を囲む筐体を有し、
前記筐体は、導電性材料よりなる、半導体装置。 - 請求項8記載の半導体装置において、
前記第3ワイヤは、前記半導体チップと、前記チップ搭載部材とを接続する複数のワイヤのうち、最も長い、半導体装置。 - 第1チップ端子と、第2チップ端子と、第3チップ端子と、第4チップ端子とを有する、半導体チップと、
第1基板端子と、第2基板端子と、第3基板端子と、第4基板端子とを有する、チップ搭載部材と、
を有し、
前記第1チップ端子と前記第1基板端子との間は、第1ワイヤで接続され、
前記第2チップ端子と前記第2基板端子との間は、第2ワイヤで接続され、
前記第3チップ端子と前記第3基板端子との間は、第3ワイヤで接続され、
前記第4チップ端子と前記第4基板端子との間は、第4ワイヤで接続され、
第3チップ端子と、第4チップ端子とは、同じ配線に接続されている、半導体装置。 - 請求項10記載の半導体装置において、
前記第3ワイヤおよび前記第4ワイヤは、電源電圧が印加される電源電圧用ワイヤであり、
前記第1ワイヤおよび前記第2ワイヤは、電源電圧より低い電圧である基準電圧が印加される基準電圧用ワイヤである、半導体装置。 - 請求項11記載の半導体装置において、
前記半導体チップと、前記チップ搭載部材と、を囲む筐体を有し、
前記筐体は、導電性材料よりなる、半導体装置。 - 請求項11記載の半導体装置において、
前記第3チップ端子および前記第4チップ端子は、前記第1ワイヤと交差する方向に並んでいる、半導体装置。 - 請求項11記載の半導体装置において、
前記第3チップ端子および前記第4チップ端子は、前記第1ワイヤの延在する方向に並んでいる、半導体装置。 - 請求項11記載の半導体装置において、
前記配線に接続されている第5チップ端子と、第6チップ端子とを有する、半導体装置。 - 請求項15記載の半導体装置において、
前記第3チップ端子および前記第4チップ端子は、前記第1ワイヤと交差する方向に並んでおり、
前記第3チップ端子および前記第5チップ端子は、前記第1ワイヤの延在する方向に並んでいる、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018126595A JP2020009798A (ja) | 2018-07-03 | 2018-07-03 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018126595A JP2020009798A (ja) | 2018-07-03 | 2018-07-03 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020009798A true JP2020009798A (ja) | 2020-01-16 |
Family
ID=69152057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018126595A Pending JP2020009798A (ja) | 2018-07-03 | 2018-07-03 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2020009798A (ja) |
-
2018
- 2018-07-03 JP JP2018126595A patent/JP2020009798A/ja active Pending
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