JP2020004903A

JP2020004903A - Semiconductor device and method for manufacturing the same

Info

Publication number: JP2020004903A
Application number: JP2018124551A
Authority: JP
Inventors: 柴田　行裕; Yukihiro Shibata; 行裕柴田; 征井上; Tadashi Inoue
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2018-06-29
Filing date: 2018-06-29
Publication date: 2020-01-09
Anticipated expiration: 2038-06-29
Also published as: JP7146488B2

Abstract

To stabilize a breakdown voltage of a semiconductor device by suppressing influence of a manufacturing process.SOLUTION: A semiconductor device 1 of an embodiment comprises: a first conductivity type semiconductor substrate 2; a second conductivity type diffusion region 3 formed on a principal surface 2a of the semiconductor substrate 2; a first conductivity type channel stopper region 4 formed so as to surround the diffusion region 3 on the principal surface 2a and having higher impurity concentration than the semiconductor substrate 2; an insulation film 5 formed on the principal surface 2a and striding across the diffusion region 3 and the channel stopper region 4; and a field plate 6 formed on the insulation film 5 and extending from the diffusion region 3 to the channel stopper region 4.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the same.

アバランシェ・ブレークダウン・ダイオード（ＡｖａｌａｎｃｈｅＢｒｅａｋｄｏｗｎＤｉｏｄｅ：ＡＢＤ）、サイリスタ、ＩＧＢＴ、パワーＭＯＳＦＥＴ等、高電圧が印加された状態で使用される半導体装置においては、高耐圧を確保することに加えて耐圧のばらつきを小さくすることが重要である。 In a semiconductor device used in a state where a high voltage is applied, such as an avalanche breakdown diode (Avalanche Breakdown Diode: ABD), a thyristor, an IGBT, or a power MOSFET, in addition to ensuring a high withstand voltage, a variation in withstand voltage It is important to reduce.

従来、半導体装置において、耐圧を高めるためにフィールドプレートを設けることや、耐圧を安定化させるためにベース領域とバルク領域間のＰＮ接合の露出部を絶縁膜で被覆することが知られている（特許文献１）。また、リーク電流を抑制するために、バルク領域よりも不純物濃度の高いチャネルストッパー領域を設けることも知られている。 2. Description of the Related Art Conventionally, in a semiconductor device, it is known to provide a field plate to increase a breakdown voltage, and to cover an exposed portion of a PN junction between a base region and a bulk region with an insulating film to stabilize the breakdown voltage ( Patent Document 1). It is also known to provide a channel stopper region having a higher impurity concentration than the bulk region in order to suppress the leakage current.

特開平１０−３３５６３１号公報JP-A-10-335631

上記のように、半導体装置の耐圧を安定化するために従来、ベース領域とバルク領域間に形成されるＰＮ接合の露出部を絶縁膜で被覆している。しかしながら、半導体装置の耐圧は、絶縁膜中の電荷や、絶縁膜と半導体基板間の界面電荷の影響を強く受ける。すなわち、従来、半導体装置の耐圧は絶縁膜の成膜条件に大きく依存する。このため、耐圧の安定化を図ることが容易ではないという課題がある。 As described above, in order to stabilize the breakdown voltage of a semiconductor device, an exposed portion of a PN junction formed between a base region and a bulk region is conventionally covered with an insulating film. However, the withstand voltage of a semiconductor device is strongly affected by charges in the insulating film and interface charges between the insulating film and the semiconductor substrate. That is, conventionally, the breakdown voltage of a semiconductor device greatly depends on the conditions for forming an insulating film. Therefore, there is a problem that it is not easy to stabilize the breakdown voltage.

また、従来、絶縁膜の影響を抑制するためにガードリングを形成することが知られている。しかし、半導体装置の耐圧は、ガードリングの形状・寸法や不純物濃度に大きく依存する。したがって、ガードリングを形成する場合であっても、耐圧はガードリングの形成工程（不純物の導入工程や拡散工程等）の影響を強く受けてしまう。 Also, conventionally, it is known to form a guard ring in order to suppress the influence of an insulating film. However, the breakdown voltage of the semiconductor device largely depends on the shape and size of the guard ring and the impurity concentration. Therefore, even when a guard ring is formed, the breakdown voltage is strongly affected by the guard ring forming process (impurity introduction process, diffusion process, and the like).

このように従来、半導体装置の製造プロセスの影響により、半導体装置の耐圧を安定化させることが困難であった。 As described above, conventionally, it has been difficult to stabilize the breakdown voltage of the semiconductor device due to the influence of the manufacturing process of the semiconductor device.

そこで、本発明は、製造プロセスの影響を抑制し、耐圧を安定化させることが可能な半導体装置およびその製造方法を提供することを目的とする。 Accordingly, it is an object of the present invention to provide a semiconductor device capable of suppressing the influence of a manufacturing process and stabilizing a breakdown voltage, and a method of manufacturing the same.

本発明に係る半導体装置は、
第１の主面および前記第１の主面と反対側の第２の主面を有する第１導電型の半導体基板と、
前記第１の主面に形成された第２導電型の拡散領域と、
前記第１の主面に前記拡散領域を取り囲むように形成され、前記半導体基板よりも不純物濃度が高い第１導電型のチャネルストッパー領域と、
前記第１の主面上に形成され、前記拡散領域および前記チャネルストッパー領域間を跨ぐ絶縁膜と、
前記絶縁膜の上に形成され、前記拡散領域から前記チャネルストッパー領域まで延在するフィールドプレートと、
を備えることを特徴とする。 The semiconductor device according to the present invention includes:
A first conductivity type semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
A second conductivity type diffusion region formed on the first main surface;
A first conductivity type channel stopper region formed on the first main surface so as to surround the diffusion region and having a higher impurity concentration than the semiconductor substrate;
An insulating film formed on the first main surface and extending between the diffusion region and the channel stopper region;
A field plate formed on the insulating film and extending from the diffusion region to the channel stopper region;
It is characterized by having.

また、前記半導体装置において、
前記拡散領域と前記チャネルストッパー領域との間の距離は、前記半導体装置の所要の耐圧に基づくようにしてもよい。 Further, in the semiconductor device,
The distance between the diffusion region and the channel stopper region may be based on a required breakdown voltage of the semiconductor device.

また、前記半導体装置において、
前記絶縁膜の厚さは、前記半導体装置の所要の耐圧に基づくようにしてもよい。 Further, in the semiconductor device,
The thickness of the insulating film may be based on a required withstand voltage of the semiconductor device.

また、前記半導体装置において、
前記フィールドプレートを埋設するように前記第１の主面側を被覆し、空気よりも絶縁破壊電界強度が大きい材料からなるパッシベーション膜をさらに備えてもよい。 Further, in the semiconductor device,
The semiconductor device may further include a passivation film that covers the first main surface side so as to bury the field plate and is made of a material having a higher breakdown electric field strength than air.

また、前記半導体装置において、
前記チャネルストッパー領域は、前記半導体基板の側面に露出しているようにしてもよい。 Further, in the semiconductor device,
The channel stopper region may be exposed on a side surface of the semiconductor substrate.

また、前記半導体装置において、
前記フィールドプレートは、前記拡散領域に電気的に接続されているようにしてもよい。 Further, in the semiconductor device,
The field plate may be electrically connected to the diffusion region.

また、前記半導体装置において、
前記チャネルストッパー領域に電気的に接続された等電位リング電極であって、前記フィールドプレートとの間で前記半導体装置の所要の耐圧に基づく距離を確保するように前記第１の主面上に形成された、等電位リング電極をさらに備えてもよい。 Further, in the semiconductor device,
An equipotential ring electrode electrically connected to the channel stopper region, formed on the first main surface so as to secure a distance based on a required breakdown voltage of the semiconductor device with the field plate. It may further include an equipotential ring electrode formed.

また、前記半導体装置において、
前記パッシベーション膜は、前記フィールドプレートと前記等電位リング電極との間隙を充填するようにしてもよい。 Further, in the semiconductor device,
The passivation film may fill a gap between the field plate and the equipotential ring electrode.

また、前記半導体装置において、
前記フィールドプレートの先端部は、前記チャネルストッパー領域の境界上に位置するようにしてもよい。 Further, in the semiconductor device,
The tip of the field plate may be located on a boundary of the channel stopper region.

また、前記半導体装置において、
前記拡散領域に電気的に接続するように前記第１の主面上に形成された第１の主電極と、
前記第２の主面に形成され、前記半導体基板よりも不純物濃度の高い第１導電型の第２の拡散領域と、
前記第２の拡散領域に電気的に接続するように前記第２の主面上に形成された第２の主電極と、
をさらに備えてもよい。 Further, in the semiconductor device,
A first main electrode formed on the first main surface so as to be electrically connected to the diffusion region;
A second diffusion region of a first conductivity type formed on the second main surface and having a higher impurity concentration than the semiconductor substrate;
A second main electrode formed on the second main surface so as to be electrically connected to the second diffusion region;
May be further provided.

また、前記半導体装置において、
前記フィールドプレートは、前記第１の主電極に電気的に接続するようにしてもよい。 Further, in the semiconductor device,
The field plate may be electrically connected to the first main electrode.

また、前記半導体装置において、
前記拡散領域に電気的に接続するように前記第１の主面上に形成されたゲート電極と、
前記拡散領域内に形成された第１導電型の第２の拡散領域と、
前記拡散領域および前記第２の拡散領域に電気的に接続するように前記第１の主面上に形成された第１の主電極と、
前記第２の主面に形成された第２導電型の第３の拡散領域と、
前記第３の拡散領域に電気的に接続するように前記半導体基板の第２の主面上に形成された第２の主電極と、
をさらに備えてもよい。 Further, in the semiconductor device,
A gate electrode formed on the first main surface so as to be electrically connected to the diffusion region;
A second diffusion region of a first conductivity type formed in the diffusion region;
A first main electrode formed on the first main surface to be electrically connected to the diffusion region and the second diffusion region;
A third diffusion region of a second conductivity type formed on the second main surface;
A second main electrode formed on a second main surface of the semiconductor substrate so as to be electrically connected to the third diffusion region;
May be further provided.

また、前記半導体装置において、
前記フィールドプレートは、前記ゲート電極または前記第１の主電極に電気的に接続するようにしてもよい。 Further, in the semiconductor device,
The field plate may be electrically connected to the gate electrode or the first main electrode.

本発明に係る半導体装置の製造方法は、
第１の主面、および前記第１の主面と反対側の第２の主面を有する第１導電型の半導体基板を用意する工程と、
前記第１の主面に第２導電型の拡散領域を形成する工程と、
前記第１の主面に前記拡散領域を取り囲むように前記半導体基板よりも不純物濃度が高い第１導電型のチャネルストッパー領域を形成する工程と、
前記第１の主面に露出した前記拡散領域と、前記第１の主面に露出した前記チャネルストッパー領域との間のバルク領域を跨ぐように、前記第１の主面上に絶縁膜を形成する工程と、
前記拡散領域から前記チャネルストッパー領域まで延在するようにフィールドプレートを前記絶縁膜の上に形成する工程と、
を備えることを特徴とする。 The method for manufacturing a semiconductor device according to the present invention includes:
Preparing a first conductivity type semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
Forming a second conductivity type diffusion region on the first main surface;
Forming a first conductivity type channel stopper region having an impurity concentration higher than that of the semiconductor substrate on the first main surface so as to surround the diffusion region;
Forming an insulating film on the first main surface so as to straddle a bulk region between the diffusion region exposed on the first main surface and the channel stopper region exposed on the first main surface; The process of
Forming a field plate on the insulating film so as to extend from the diffusion region to the channel stopper region;
It is characterized by having.

本発明に係る半導体装置では、フィールドプレートが拡散領域からチャネルストッパー領域まで延在している。このため、逆方向バイアスが印加された状態において、空乏領域は拡散領域からチャネルストッパー領域に到達するまで広がり、空乏領域の幅は逆方向バイアス印加状態においてほぼ一定となる。よって、本発明によれば、製造プロセスの影響を抑制し、耐圧を安定化させることができる。 In the semiconductor device according to the present invention, the field plate extends from the diffusion region to the channel stopper region. For this reason, in the state where the reverse bias is applied, the depletion region expands from the diffusion region to reach the channel stopper region, and the width of the depletion region becomes substantially constant in the reverse bias application state. Therefore, according to the present invention, it is possible to suppress the influence of the manufacturing process and stabilize the breakdown voltage.

第１の実施形態に係る半導体装置１の一部断面図である。FIG. 2 is a partial cross-sectional view of the semiconductor device 1 according to the first embodiment. 半導体装置の耐圧シミュレーションの結果について説明するための図である。FIG. 9 is a diagram for describing a result of a withstand voltage simulation of the semiconductor device. シミュレーション結果から得られた、フィールドプレート長さと耐圧との関係を示す図である。FIG. 9 is a diagram illustrating a relationship between a field plate length and a withstand voltage obtained from a simulation result. シミュレーション結果から得られた、ベース領域とチャネルストッパー領域との間の距離と耐圧との関係を示す図である。FIG. 9 is a diagram illustrating a relationship between a distance between a base region and a channel stopper region and a withstand voltage, obtained from a simulation result. 第１の実施形態に係る半導体装置１の製造方法を説明するためのフローチャートである。5 is a flowchart illustrating a method for manufacturing the semiconductor device 1 according to the first embodiment. 第２の実施形態に係る半導体装置１Ａの一部断面図である。It is a partial sectional view of semiconductor device 1A concerning a 2nd embodiment. 第２の実施形態の変形例１に係る半導体装置１Ｂの一部断面図である。FIG. 14 is a partial cross-sectional view of a semiconductor device 1B according to a first modification of the second embodiment. 第２の実施形態の変形例２に係る半導体装置１Ｃの一部断面図である。FIG. 15 is a partial cross-sectional view of a semiconductor device 1C according to a modification 2 of the second embodiment. 第２の実施形態の変形例３に係る半導体装置１Ｄの一部断面図である。FIG. 14 is a partial cross-sectional view of a semiconductor device 1D according to a third modification of the second embodiment.

以下、図面を参照しつつ本発明の実施形態について説明する。なお、各図においては、同等の機能を有する構成要素に同一の符号を付している。また、以下の説明で例示される半導体領域の不純物濃度の数値は、半導体基板の表面における不純物濃度を示している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the drawings, components having the same function are denoted by the same reference numerals. The numerical value of the impurity concentration of the semiconductor region exemplified in the following description indicates the impurity concentration on the surface of the semiconductor substrate.

（第１の実施形態）
図１を参照して、第１の実施形態に係る半導体装置１について説明する。本実施形態に係る半導体装置１は、アバランシェ・ブレークダウン・ダイオード（ＡＢＤ）である。 (1st Embodiment)
A semiconductor device 1 according to the first embodiment will be described with reference to FIG. The semiconductor device 1 according to the present embodiment is an avalanche breakdown diode (ABD).

半導体装置１は、図１に示すように、第１導電型の半導体基板２と、第２導電型の拡散領域（Ｐ＋領域）３と、第１導電型のチャネルストッパー領域（Ｎ＋領域）４と、絶縁膜５と、フィールドプレート６と、パッシベーション膜７と、等電位リング電極８と、アノード電極（第１の主電極）９と、第１導電型の拡散領域（Ｎ＋領域）１０と、カソード電極（第２の主電極）１１と、を備えている。なお、等電位リング電極８は必須の構成ではない。 As shown in FIG. 1, the semiconductor device 1 includes a semiconductor substrate 2 of a first conductivity type, a diffusion region (P + region) 3 of a second conductivity type, a channel stopper region (N + region) 4 of a first conductivity type, and , Insulating film 5, field plate 6, passivation film 7, equipotential ring electrode 8, anode electrode (first main electrode) 9, diffusion region (N + region) 10 of first conductivity type, cathode An electrode (second main electrode) 11. Note that the equipotential ring electrode 8 is not an essential component.

本実施形態では、第１導電型はＮ型であり、第２導電型はＰ型である。なお、これとは逆に、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。 In the present embodiment, the first conductivity type is N-type, and the second conductivity type is P-type. Conversely, the first conductivity type may be P-type and the second conductivity type may be N-type.

次に、半導体装置１の各構成について詳しく説明する。 Next, each configuration of the semiconductor device 1 will be described in detail.

半導体基板２は、主面２ａ（第１の主面）と、主面２ａと反対側の主面２ｂ（第２の主面）とを有する。図１では、主面２ａは半導体基板２の上面であり、主面２ｂは半導体基板２の下面である。なお、半導体基板２は、例えばシリコン基板であるが、その他の半導体基板（ＳｉＣ基板等）であってもよい。 The semiconductor substrate 2 has a main surface 2a (first main surface) and a main surface 2b (second main surface) opposite to the main surface 2a. In FIG. 1, the main surface 2a is the upper surface of the semiconductor substrate 2, and the main surface 2b is the lower surface of the semiconductor substrate 2. The semiconductor substrate 2 is, for example, a silicon substrate, but may be another semiconductor substrate (such as a SiC substrate).

半導体基板２には、第２導電型のバルク領域（Ｎ−領域）２０が形成されている。このバルク領域２０の不純物濃度は、例えば１×１０^１３ｃｍ^−３〜１×１０^１６ｃｍ^−３である。バルク領域２０の厚みは、例えば１２０μｍである。 A second conductivity type bulk region (N− region) 20 is formed in the semiconductor substrate 2. The impurity concentration of this bulk region 20 is, for example, 1 × 10 ¹³ cm ⁻³ to 1 × 10 ¹⁶ cm ⁻³ . The thickness of the bulk region 20 is, for example, 120 μm.

拡散領域３は、図１に示すように、半導体基板２の主面２ａに形成されている。この拡散領域は、ベース領域とも呼ばれる。この拡散領域３は、例えば、平面視で略正方形状または円状に形成される。拡散領域３の不純物濃度は、例えば１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３である。拡散領域３の厚みは、例えば３０μｍ〜５０μｍである。 The diffusion region 3 is formed on the main surface 2a of the semiconductor substrate 2, as shown in FIG. This diffusion region is also called a base region. The diffusion region 3 is formed, for example, in a substantially square or circular shape in plan view. The impurity concentration of the diffusion region 3 is, for example, 1 × 10 ¹⁷ cm ⁻³ to 1 × 10 ¹⁹ cm ⁻³ . The thickness of the diffusion region 3 is, for example, 30 μm to 50 μm.

チャネルストッパー領域４は、半導体基板２の主面２ａに拡散領域３を取り囲むように環状に形成されている。チャネルストッパー領域４は、半導体基板２（バルク領域２０）よりも不純物濃度が高く、例えば１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３である。なお、本実施形態では、チャネルストッパー領域４は、図１に示すように、半導体基板２の側面２ｓに露出している。 The channel stopper region 4 is formed in an annular shape on the main surface 2 a of the semiconductor substrate 2 so as to surround the diffusion region 3. The channel stopper region 4 has a higher impurity concentration than the semiconductor substrate 2 (bulk region 20), for example, 1 × 10 ¹⁹ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ . In this embodiment, the channel stopper region 4 is exposed on the side surface 2s of the semiconductor substrate 2, as shown in FIG.

絶縁膜５は、図１に示すように、半導体基板２の主面２ａ上に形成され、拡散領域３およびチャネルストッパー領域４間を跨ぐ。すなわち、絶縁膜５は、主面２ａに露出した、拡散領域３とチャネルストッパー領域４間のバルク領域２０を跨ぐように主面２ａ上に設けられている。絶縁膜５は、例えばシリコン酸化物（ＳｉＯ_２）からなる。 As shown in FIG. 1, the insulating film 5 is formed on the main surface 2a of the semiconductor substrate 2 and straddles between the diffusion region 3 and the channel stopper region 4. That is, the insulating film 5 is provided on the main surface 2a so as to straddle the bulk region 20 between the diffusion region 3 and the channel stopper region 4, which is exposed on the main surface 2a. The insulating film 5 is made of, for example, silicon oxide (SiO ₂ ).

フィールドプレート６は、絶縁膜５の上に形成されている。図１に示すように、フィールドプレート６は、拡散領域３からチャネルストッパー領域４まで延在する。ここで、「フィールドプレート６が拡散領域３からチャネルストッパー領域４まで延在する」とは、フィールドプレート６が少なくともチャネルストッパー領域４の境界まで延在していることをいい、半導体基板２の厚さ方向に見たときにフィールドプレート６とチャネルストッパー領域４との間にオーバーラップが生じる場合のほか、フィールドプレート６の先端部６ａがチャネルストッパー領域４の境界上に位置する場合も含まれる。 The field plate 6 is formed on the insulating film 5. As shown in FIG. 1, the field plate 6 extends from the diffusion region 3 to the channel stopper region 4. Here, “the field plate 6 extends from the diffusion region 3 to the channel stopper region 4” means that the field plate 6 extends at least to the boundary of the channel stopper region 4. In addition to the case where the field plate 6 overlaps with the channel stopper region 4 when viewed in the vertical direction, the case where the tip 6a of the field plate 6 is located on the boundary of the channel stopper region 4 is also included.

フィールドプレート６は、導電性の材料からなり、例えばアノード電極９と同じ材料（アルミニウム等）からなる。 The field plate 6 is made of a conductive material, for example, the same material (aluminum or the like) as the anode electrode 9.

本実施形態では、フィールドプレート６は、アノード電極９に電気的に接続している。より詳しくは、図１に示すように、フィールドプレート６はアノード電極９と一体的に形成されている。このように、フィールドプレート６は、アノード電極９を介して拡散領域３に電気的に接続されている。なお、フィールドプレート６は、アノード電極９以外の、固定電位を有する部材に電気的に接続されてもよい。例えば、フィールドプレート６は、他の電極（図５のゲート電極１２、図６のカソード電極１４Ｂ等）に電気的に接続されてもよいし、あるいは、拡散領域３とチャネルストッパー領域４間に形成されたガードリング（図示せず）に電気的に接続されてもよい。 In the present embodiment, the field plate 6 is electrically connected to the anode electrode 9. More specifically, as shown in FIG. 1, the field plate 6 is formed integrally with the anode electrode 9. As described above, the field plate 6 is electrically connected to the diffusion region 3 via the anode electrode 9. Note that the field plate 6 may be electrically connected to a member having a fixed potential other than the anode electrode 9. For example, the field plate 6 may be electrically connected to another electrode (the gate electrode 12 in FIG. 5, the cathode electrode 14B in FIG. 6, etc.), or may be formed between the diffusion region 3 and the channel stopper region 4. May be electrically connected to a guard ring (not shown).

パッシベーション膜７は、図１に示すように、フィールドプレート６を埋設するように主面２ａ側を被覆している。このパッシベーション膜７は、フィールドプレート６と等電位リング電極８との間隙を充填するように形成されている。 As shown in FIG. 1, the passivation film 7 covers the main surface 2a so as to bury the field plate 6. The passivation film 7 is formed so as to fill a gap between the field plate 6 and the equipotential ring electrode 8.

パッシベーション膜７は、等電位リング電極８とフィールドプレート６間の放電を防止するために、絶縁破壊電界強度の高い材料からなることが好ましい。パッシベーション膜７は、空気よりも絶縁破壊電界強度が大きい材料からなり、例えば、ポリイミド、ＰＳＧ（Ｐｈｏｓｈｏ−ＳｉｌｉｃａｔｅＧｌａｓｓ）またはシリコン窒化膜（Ｓｉ_３Ｎ_４）等からなる。 The passivation film 7 is preferably made of a material having a high breakdown electric field strength in order to prevent a discharge between the equipotential ring electrode 8 and the field plate 6. The passivation film 7 is made of a material having a higher breakdown electric field strength than air, and is made of, for example, polyimide, PSG (Phosho-Silicate Glass), or a silicon nitride film (Si ₃ N ₄ ).

等電位リング電極８は、半導体基板２の主面２ａ上に形成されたリング状の電極である。この等電位リング電極８は、ＥＱＲ（Ｅｑｕｉ−ｐｏｔｅｎｔｉａｌＲｉｎｇ）とも呼ばれる。等電位リング電極８は、チャネルストッパー領域４に電気的に接続されており、フィールドプレート６との間で半導体装置１の所要の耐圧に基づく距離を確保するように主面２ａ上に形成されている。例えば、パッシベーション膜７がポリイミド（絶縁破壊電界強度：３ＭＶ／ｃｍ）からなり、半導体装置１の耐圧が６００Ｖである場合、等電位リング電極８とフィールドプレート６間の距離は、２μｍ以上確保される必要がある。 The equipotential ring electrode 8 is a ring-shaped electrode formed on the main surface 2 a of the semiconductor substrate 2. The equipotential ring electrode 8 is also called an EQR (Equi-potential Ring). The equipotential ring electrode 8 is electrically connected to the channel stopper region 4, and is formed on the main surface 2 a so as to secure a distance from the field plate 6 based on a required breakdown voltage of the semiconductor device 1. I have. For example, when the passivation film 7 is made of polyimide (dielectric breakdown field strength: 3 MV / cm) and the withstand voltage of the semiconductor device 1 is 600 V, the distance between the equipotential ring electrode 8 and the field plate 6 is 2 μm or more. There is a need.

アノード電極９は、拡散領域３に電気的に接続するように半導体基板２の主面２ａ上に形成されている。 Anode electrode 9 is formed on main surface 2 a of semiconductor substrate 2 so as to be electrically connected to diffusion region 3.

拡散領域１０は、半導体基板２の主面２ｂに形成されている。この拡散領域１０は、半導体基板２よりも不純物濃度の高く、例えば１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３である。 Diffusion region 10 is formed on main surface 2 b of semiconductor substrate 2. The diffusion region 10 has a higher impurity concentration than the semiconductor substrate 2, for example, 1 × 10 ¹⁹ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ .

カソード電極１１は、拡散領域１０に電気的に接続するように半導体基板２の主面２ｂ上に形成されている。 Cathode electrode 11 is formed on main surface 2 b of semiconductor substrate 2 so as to be electrically connected to diffusion region 10.

なお、半導体装置１は、上記構成に加えて、チャネルストッパー領域４の内側に、拡散領域３を取り囲むように形成されたガードリング（図示せず）を備えてもよい。 Note that, in addition to the above configuration, the semiconductor device 1 may include a guard ring (not shown) formed so as to surround the diffusion region 3 inside the channel stopper region 4.

上記のように、本実施形態に係る半導体装置１では、フィールドプレート６が拡散領域３からチャネルストッパー領域４まで延在している。これにより、半導体装置１に係るアバランシェ・ブレークダウン・ダイオードに逆方向バイアスを印加した状態、すなわち、拡散領域３とバルク領域２０間のＰＮ接合に逆方向バイアスが印加された状態において、当該ＰＮ接合の空乏領域は、拡散領域３の内側および外側に広がる。図１において、符号Ｂ１の破線は拡散領域３の内側に広がった空乏領域の境界を示し、符号Ｂ２の境界は拡散領域３の外側に広がった空乏領域の境界を示している。実際には、拡散領域３の不純物濃度はバルク領域２０よりも高いため、空乏領域は主としてバルク領域２０に向かって広がる。フィールドプレート６が拡散領域３からチャネルストッパー領域４まで延在しているため、図１に示すように、空乏領域はチャネルストッパー領域４に到達するまで広がる。このため、空乏領域の幅Ｗは逆方向バイアス印加状態において印加電圧にかかわらず、ほぼ一定となる。一般に半導体装置の耐圧は空乏領域の幅Ｗによって決まることから、本実施形態に係る半導体装置１の耐圧は安定化する。 As described above, in the semiconductor device 1 according to the present embodiment, the field plate 6 extends from the diffusion region 3 to the channel stopper region 4. Thus, in a state where a reverse bias is applied to the avalanche breakdown diode according to the semiconductor device 1, that is, in a state where a reverse bias is applied to the PN junction between the diffusion region 3 and the bulk region 20, the PN junction is Depletion region spreads inside and outside the diffusion region 3. In FIG. 1, the dashed line B1 indicates the boundary of the depletion region extending inside the diffusion region 3, and the boundary B2 indicates the boundary of the depletion region extending outside the diffusion region 3. Actually, since the impurity concentration of the diffusion region 3 is higher than that of the bulk region 20, the depletion region mainly spreads toward the bulk region 20. Since the field plate 6 extends from the diffusion region 3 to the channel stopper region 4, the depletion region expands until reaching the channel stopper region 4, as shown in FIG. For this reason, the width W of the depletion region is substantially constant in the reverse bias application state regardless of the applied voltage. Since the breakdown voltage of the semiconductor device is generally determined by the width W of the depletion region, the breakdown voltage of the semiconductor device 1 according to the present embodiment is stabilized.

したがって、本実施形態によれば、絶縁膜５の成膜工程等の製造プロセスの影響を抑制し、半導体装置１の耐圧を安定化させることができる。すなわち、絶縁膜５内の電荷や、絶縁膜５と半導体基板２間の界面電荷等が半導体装置１の耐圧に及ぼす影響を抑制することができる。また、ガードリングを設ける場合においても、その形状、寸法、不純物濃度が耐圧に与える影響を抑制することができる。 Therefore, according to the present embodiment, it is possible to suppress the influence of the manufacturing process such as the step of forming the insulating film 5 and to stabilize the breakdown voltage of the semiconductor device 1. That is, it is possible to suppress the influence of the charge in the insulating film 5 and the interface charge between the insulating film 5 and the semiconductor substrate 2 on the breakdown voltage of the semiconductor device 1. In addition, even when a guard ring is provided, the influence of the shape, size, and impurity concentration on the withstand voltage can be suppressed.

なお、正確を期して付言すれば、半導体基板２の臨界電界強度を超えるような非常に高い電圧が印加された場合には、空乏領域がチャネルストッパー領域４に到達するまで広がらず、半導体装置１の耐圧は拡散領域３とチャネルストッパー領域４間の距離に基づく値よりも低くなる。 In addition, for the sake of accuracy, when a very high voltage exceeding the critical electric field strength of the semiconductor substrate 2 is applied, the depletion region does not spread until it reaches the channel stopper region 4 and the semiconductor device 1 Is lower than a value based on the distance between the diffusion region 3 and the channel stopper region 4.

ここで、本発明に係るフィールドプレートがその技術的思想おいて本質的に従来のフィールドプレートと異なることについて説明する。従来のフィールドプレートは耐圧を上げるために設けられていたところ、フィールドプレートをチャネルストッパー領域まで伸ばした場合、耐圧が低下してしまう（後述の図３Ａ参照）。したがって、耐圧を向上させる観点からは、フィールドプレートをチャネルストッパー領域４まで伸ばすとフィールドプレートを設けた意味がなくなってしまう。本発明では、耐圧を向上させるためにフィールドプレートを設けるのではなく、（耐圧の確保は後述のようにベース領域とチャネルストッパー領域間の距離を確保することで行う。）、逆方向バイアス印加時の空乏領域の幅を印加電圧にかかわらずほぼ一定にすることで耐圧を安定化させるためにフィールドプレートを設けている。このように本発明に係るフィールドプレートは、従来のものと技術的思想が全く異なる。 Here, the fact that the field plate according to the present invention is essentially different from the conventional field plate in its technical concept will be described. The conventional field plate is provided to increase the breakdown voltage. However, when the field plate is extended to the channel stopper region, the breakdown voltage is reduced (see FIG. 3A described later). Therefore, from the viewpoint of improving the breakdown voltage, if the field plate is extended to the channel stopper region 4, the meaning of providing the field plate is lost. In the present invention, instead of providing a field plate in order to improve the breakdown voltage (the breakdown voltage is secured by securing the distance between the base region and the channel stopper region as described later), the reverse bias is applied. The field plate is provided to stabilize the breakdown voltage by making the width of the depletion region substantially constant regardless of the applied voltage. Thus, the technical concept of the field plate according to the present invention is completely different from that of the conventional one.

＜耐圧シミュレーション＞
次に、半導体装置１の耐圧シミュレーション結果について、図２、図３Ａおよび図３Ｂを参照して説明する。 <Withstand voltage simulation>
Next, the results of the withstand voltage simulation of the semiconductor device 1 will be described with reference to FIGS. 2, 3A and 3B.

図２に示すように、フィールドプレート６の長さＬ_ＦＰを拡散領域３の境界からチャネルストッパー領域４方向への距離と定義する。シミュレーションでは、拡散領域３とチャネルストッパー領域４間の距離Ｄを１５０μｍ固定とした。よって、Ｌ_ＦＰ＝１５０μｍのときに、フィールドプレート６はチャネルストッパー領域４の境界まで延在し（すなわち、フィールドプレート６の先端部６ａが境界上に位置し）、Ｌ_ＦＰ＞１５０μｍのときに、半導体基板２の厚さ方向に見たときにフィールドプレート６とチャネルストッパー領域４との間にオーバーラップが生じる。 As shown in FIG. 2, the length _LFP of the field plate 6 is defined as the distance from the boundary of the diffusion region 3 to the channel stopper region 4. In the simulation, the distance D between the diffusion region 3 and the channel stopper region 4 was fixed at 150 μm. Therefore, when L _FP = 150 μm, the field plate 6 extends to the boundary of the channel stopper region 4 (that is, the tip 6a of the field plate 6 is located on the boundary), and when L _FP > 150 μm, When viewed in the thickness direction of the semiconductor substrate 2, an overlap occurs between the field plate 6 and the channel stopper region 4.

図３Ａのグラフは、シミュレーション結果に基づいて作成されたものであり、半導体装置１の耐圧と、フィールドプレート６の長さＬ_ＦＰとの関係を示している。この結果によれば、Ｌ_ＦＰ≦７５μｍの範囲では、フィールドプレート６が長くなるにつれて耐圧が向上する。これは、従来、高耐圧化のためにフィールドプレートが使用されることを示している。７５μｍ＜Ｌ_ＦＰ＜１００μｍの範囲では耐圧は増加しなくなり、１００μｍ＜Ｌ_ＦＰ＜１５０μｍの範囲では耐圧が減少に転じる。Ｌ_ＦＰ≧１５０μｍの範囲では耐圧が一定（Ｖ_１）となる。この結果から、フィールドプレート６がチャネルストッパー領域４まで延在していれば、半導体装置１の耐圧は一定値に固定されることが分かる。また、フィールドプレート６の先端部６ａがチャネルストッパー領域４の境界上に位置していれば、半導体装置１の耐圧は当該一定値となる。フィールドプレート６とチャネルストッパー領域４とのオーバーラップ長さは耐圧に影響を与えない。 Graph of Figure 3A has been created based on the simulation results show the breakdown voltage of the semiconductor device 1, the relationship between the length L _FP field plate 6. According to this result, in the range of L _FP ≦ 75 μm, the withstand voltage improves as the field plate 6 becomes longer. This indicates that a field plate is conventionally used for increasing the breakdown voltage. In the range of 75 μm <L _FP <100 μm, the breakdown voltage does not increase, and in the range of 100 μm <L _FP <150 μm, the breakdown voltage starts decreasing. The withstand voltage is constant (V ₁ ) in the range of L _FP ≧ 150 μm. From this result, it can be seen that if the field plate 6 extends to the channel stopper region 4, the breakdown voltage of the semiconductor device 1 is fixed at a constant value. Further, if the tip 6a of the field plate 6 is located on the boundary of the channel stopper region 4, the breakdown voltage of the semiconductor device 1 becomes the constant value. The overlap length between the field plate 6 and the channel stopper region 4 does not affect the breakdown voltage.

図３Ｂのグラフは、シミュレーション結果に基づいて作成されたものであり、半導体装置１の耐圧と、拡散領域３とチャネルストッパー領域４間の距離Ｄとの関係を示している。フィールドプレート６はチャネルストッパー領域４まで延在する条件でシミュレーションを行った。この結果から、距離Ｄが長くなるにつれて、耐圧は高くなることが分かる。 The graph of FIG. 3B is created based on the simulation result, and shows the relationship between the breakdown voltage of the semiconductor device 1 and the distance D between the diffusion region 3 and the channel stopper region 4. The simulation was performed under the condition that the field plate 6 extends to the channel stopper region 4. From this result, it can be understood that the withstand voltage increases as the distance D increases.

上記のシミュレーション結果から、仕様を満たす安定した耐圧を有する半導体装置を得るためには、チャネルストッパー領域４まで延在するようにフィールドプレート６を形成し、かつ、固定される耐圧Ｖ_１が仕様値よりも高くなるように距離Ｄを設計すればよい。 From the above simulation results, in order to obtain a semiconductor device having a stable breakdown voltage that meets the specifications is to form a field plate 6 so as to extend to the channel stopper region 4, and fixed by the breakdown voltage V ₁ is a specification value What is necessary is just to design distance D so that it may become higher.

すなわち、拡散領域３とチャネルストッパー領域４との間の距離Ｄは、半導体装置の耐圧に基づいており、より詳しくは、半導体装置１に要求される耐圧（所要の耐圧）に対応する距離以上である。 That is, the distance D between the diffusion region 3 and the channel stopper region 4 is based on the breakdown voltage of the semiconductor device, and more specifically, is equal to or greater than the distance corresponding to the breakdown voltage required for the semiconductor device 1 (required breakdown voltage). is there.

ところで、上記のようにフィールドプレート６がチャネルストッパー領域４まで延在することから、両者の距離は従来の半導体装置よりも短くなる。また、半導体装置１の耐圧が高くなるにつれて、フィールドプレート６とチャネルストッパー領域４間の電圧が高くなる。そこで、フィールドプレート６とチャネルストッパー領域４間の絶縁耐圧を確保することが望ましい。 By the way, since the field plate 6 extends to the channel stopper region 4 as described above, the distance between the two is shorter than that of the conventional semiconductor device. Further, as the breakdown voltage of the semiconductor device 1 increases, the voltage between the field plate 6 and the channel stopper region 4 increases. Therefore, it is desirable to secure the dielectric strength between the field plate 6 and the channel stopper region 4.

フィールドプレート６とチャネルストッパー領域４間の絶縁耐圧を確保するために、絶縁膜５の厚さを十分に確保することが考えられる。この場合、絶縁膜５の厚さは、半導体装置１の所要の耐圧（仕様上の耐圧など）に基づく値をとる。例えば、半導体装置１の耐圧が６００Ｖで、絶縁膜５がＳｉＯ_２（２×１０^６Ｖ／ｃｍ）からなる場合、絶縁膜５の厚さは３μｍ以上とする。なお、拡散領域３とチャネルストッパー領域４間の距離が長くなるほど半導体装置１の耐圧が高くなることから、これに応じて絶縁膜５を厚くする必要がある。すなわち、絶縁膜５の厚さは、拡散領域３とチャネルストッパー領域４間の距離に基づく値をとる。 In order to ensure the withstand voltage between the field plate 6 and the channel stopper region 4, it is conceivable to secure a sufficient thickness of the insulating film 5. In this case, the thickness of the insulating film 5 takes a value based on a required breakdown voltage of the semiconductor device 1 (such as a breakdown voltage in specifications). For example, when the withstand voltage of the semiconductor device 1 is 600 V and the insulating film 5 is made of SiO ₂ (2 × 10 ⁶ V / cm), the thickness of the insulating film 5 is 3 μm or more. Since the withstand voltage of the semiconductor device 1 increases as the distance between the diffusion region 3 and the channel stopper region 4 increases, it is necessary to increase the thickness of the insulating film 5 accordingly. That is, the thickness of the insulating film 5 takes a value based on the distance between the diffusion region 3 and the channel stopper region 4.

なお、絶縁膜５の材料として、絶縁破壊電界強度の高い材料（例えばシリコン窒化膜（Ｓｉ_３Ｎ_４））を用いてもよい。 In addition, as the material of the insulating film 5, a material having a high dielectric breakdown electric field strength (for example, a silicon nitride film (Si ₃ N ₄ )) may be used.

また、等電位リング電極８が設けられる場合は、等電位リング電極８とフィールドプレート６間の放電を防止するため、パッシベーション膜７を設けることが望ましい。 When the equipotential ring electrode 8 is provided, it is desirable to provide the passivation film 7 in order to prevent a discharge between the equipotential ring electrode 8 and the field plate 6.

＜半導体装置の製造方法＞
次に、上記の半導体装置１の製造方法について、図４のフローチャートに沿って説明する。 <Semiconductor device manufacturing method>
Next, a method for manufacturing the above-described semiconductor device 1 will be described with reference to the flowchart of FIG.

まず、第１導電型の半導体基板２を用意する（ステップＳ１）。半導体基板２は、主面２ａ（第１の主面）、および主面２ａと反対側の主面２ｂ（第２の主面）を有する。 First, a semiconductor substrate 2 of the first conductivity type is prepared (Step S1). Semiconductor substrate 2 has a main surface 2a (first main surface) and a main surface 2b (second main surface) opposite to main surface 2a.

次に、半導体基板２の主面２ａに第２導電型の拡散領域３を形成する（ステップＳ２）。拡散領域３の形成工程は、主面２ａ上へのレジスト膜の形成工程と、当該レジスト膜の露光・現像処理工程と、デポジション処理工程とを含む。デポジション処理工程では、半導体基板２に導入する不純物として、例えばアルミニウムまたはボロン等が用いられる。なお、ステップＳ２において、拡散領域３とともに、拡散領域３を取り囲むようにガードリング（図示せず）を形成してもよい。 Next, the diffusion region 3 of the second conductivity type is formed on the main surface 2a of the semiconductor substrate 2 (Step S2). The step of forming the diffusion region 3 includes a step of forming a resist film on the main surface 2a, a step of exposing and developing the resist film, and a step of depositing the resist film. In the deposition process, for example, aluminum or boron is used as an impurity to be introduced into the semiconductor substrate 2. In step S2, a guard ring (not shown) may be formed together with the diffusion region 3 so as to surround the diffusion region 3.

次に、主面２ａに第１導電型のチャネルストッパー領域４を形成する（ステップＳ３）。チャネルストッパー領域４の形成工程は、主面２ａ上へのレジスト膜の形成工程と、当該レジスト膜の露光・現像処理工程と、デポジション処理工程とを含む。デポジション処理工程では、半導体基板２に導入する不純物として、例えばリンまたはヒ素等が用いられる。なお、ステップＳ３において、主面２ｂにも不純物を導入して拡散領域１０を形成してもよい。 Next, a channel stopper region 4 of the first conductivity type is formed on the main surface 2a (Step S3). The step of forming the channel stopper region 4 includes a step of forming a resist film on the main surface 2a, a step of exposing and developing the resist film, and a step of depositing. In the deposition process, for example, phosphorus or arsenic is used as an impurity to be introduced into the semiconductor substrate 2. In step S3, the diffusion region 10 may be formed by introducing impurities into the main surface 2b.

次に、半導体基板２の主面２ａ上に絶縁膜５を形成する（ステップＳ４）。より詳しくは、主面２ａに露出した拡散領域３と、主面２ａに露出したチャネルストッパー領域４との間のバルク領域２０を跨ぐように、主面２ａ上に絶縁膜５を形成する。絶縁膜５の形成工程は、主面２ａを全面的に覆う絶縁膜の形成工程と、当該絶縁膜上へのレジスト膜の形成工程と、当該レジスト膜の露光・現像処理工程と、現像されたレジスト膜の開口部に露出した絶縁膜のエッチング工程とを含む。なお、主面２ａを全面的に覆う絶縁膜は、例えば熱酸化膜（ＳｉＯ_２）であり、半導体基板２を酸化雰囲気中で加熱することにより形成される。 Next, the insulating film 5 is formed on the main surface 2a of the semiconductor substrate 2 (Step S4). More specifically, the insulating film 5 is formed on the main surface 2a so as to straddle the bulk region 20 between the diffusion region 3 exposed on the main surface 2a and the channel stopper region 4 exposed on the main surface 2a. The step of forming the insulating film 5 includes a step of forming an insulating film that covers the entire main surface 2a, a step of forming a resist film on the insulating film, a step of exposing and developing the resist film, and a step of developing the resist film. Etching the insulating film exposed at the opening of the resist film. The insulating film that covers the entire main surface 2a is, for example, a thermal oxide film (SiO ₂ ), and is formed by heating the semiconductor substrate 2 in an oxidizing atmosphere.

次に、絶縁膜５の上に、拡散領域３からチャネルストッパー領域４まで延在するようにフィールドプレート６を形成する（ステップＳ５）。より詳しくは、主面２ａ上にレジスト膜を形成し、このレジスト膜を露光・現像することによりレジスト膜にフィールドプレート６の形状に対応した開口を形成する。この開口は、拡散領域３からチャネルストッパー領域４まで延在する。そして、開口内にスパッタリングまたは蒸着等により導電材料を充填することによりフィールドプレート６を形成する。なお、ステップＳ５において、フィールドプレート６とともにアノード電極９を形成してもよい。 Next, a field plate 6 is formed on the insulating film 5 so as to extend from the diffusion region 3 to the channel stopper region 4 (Step S5). More specifically, a resist film is formed on the main surface 2a, and an opening corresponding to the shape of the field plate 6 is formed in the resist film by exposing and developing the resist film. This opening extends from the diffusion region 3 to the channel stopper region 4. Then, the field plate 6 is formed by filling the opening with a conductive material by sputtering or vapor deposition. In step S5, the anode electrode 9 may be formed together with the field plate 6.

次に、フィールドプレート６を埋設するように主面２ａ側を被覆するパッシベーション膜７を形成する（ステップＳ６）。 Next, a passivation film 7 covering the main surface 2a side is formed so as to bury the field plate 6 (step S6).

次に、半導体基板２の主面２ａ上にアノード電極９を形成する（ステップＳ７）。なお、ステップＳ５でフィールドプレート６とともにアノード電極９を形成する場合は、本ステップＳ７は省略される。 Next, the anode electrode 9 is formed on the main surface 2a of the semiconductor substrate 2 (Step S7). When the anode electrode 9 is formed together with the field plate 6 in Step S5, Step S7 is omitted.

次に、半導体基板２の主面２ｂ上にカソード電極１１を形成する（ステップＳ８）。なお、ステップＳ３において拡散領域１０を形成していない場合は、主面２ｂに拡散領域１０を形成してからカソード電極１１を形成する。 Next, the cathode electrode 11 is formed on the main surface 2b of the semiconductor substrate 2 (Step S8). If the diffusion region 10 is not formed in Step S3, the cathode electrode 11 is formed after forming the diffusion region 10 on the main surface 2b.

上記の工程を経て、図１に示す半導体装置１が製造される。ステップＳ２（拡散領域３の形成工程）およびステップＳ３（チャネルストッパー領域４の形成工程）においては、拡散領域３とチャネルストッパー領域４間の距離Ｄが半導体装置１の所要の耐圧に基づく値以上となるように、拡散領域３およびチャネルストッパー領域４の形成位置や大きさ等を決定する。また、ステップＳ５（フィールドプレート６の形成工程）においては、フィールドプレート６がチャネルストッパー領域４まで延在するようにレジスト膜の開口を形成する。 Through the above steps, the semiconductor device 1 shown in FIG. 1 is manufactured. In step S2 (the process of forming the diffusion region 3) and step S3 (the process of forming the channel stopper region 4), the distance D between the diffusion region 3 and the channel stopper region 4 is set to a value based on the required breakdown voltage of the semiconductor device 1 or more. The position and size of the diffusion region 3 and the channel stopper region 4 are determined so that the diffusion region 3 and the channel stopper region 4 are formed. In step S5 (the step of forming the field plate 6), openings in the resist film are formed so that the field plate 6 extends to the channel stopper region 4.

このように本実施形態に係る半導体装置１は、従来の工程と基本的には同じ工程で製造することができる。すなわち、既存の製造工程や製造装置を大きく変更することなく、所要の値以上の安定した耐圧を有するアバランシェ・ブレークダウン・ダイオードを製造することができる。 As described above, the semiconductor device 1 according to the present embodiment can be manufactured by basically the same process as the conventional process. That is, an avalanche breakdown diode having a stable withstand voltage equal to or higher than a required value can be manufactured without largely changing existing manufacturing processes and manufacturing apparatuses.

（第２の実施形態）
次に、図５を参照して、第２の実施形態に係る半導体装置１Ａについて説明する。本実施形態に係る半導体装置１Ａは、３端子型のサイリスタである。 (Second embodiment)
Next, a semiconductor device 1A according to a second embodiment will be described with reference to FIG. The semiconductor device 1A according to the present embodiment is a three-terminal thyristor.

半導体装置１Ａは、図５に示すように、第１導電型の半導体基板２と、第２導電型の拡散領域３と、第１導電型のチャネルストッパー領域４と、絶縁膜５と、フィールドプレート６と、等電位リング電極８と、ゲート電極１２と、第１導電型の拡散領域（Ｎ＋領域）１３と、カソード電極１４と、第２導電型の拡散領域（Ｐ＋領域）１５と、アノード電極１６と、を備えている。なお、図５では図示していないが、半導体装置１Ａは、フィールドプレート６を埋設するように主面２ａ側を被覆するパッシベーション膜を備えてもよい。 As shown in FIG. 5, the semiconductor device 1A includes a semiconductor substrate 2 of a first conductivity type, a diffusion region 3 of a second conductivity type, a channel stopper region 4 of a first conductivity type, an insulating film 5, and a field plate. 6, an equipotential ring electrode 8, a gate electrode 12, a first conductivity type diffusion region (N + region) 13, a cathode electrode 14, a second conductivity type diffusion region (P + region) 15, and an anode electrode. And 16. Although not shown in FIG. 5, the semiconductor device 1A may include a passivation film that covers the main surface 2a so as to bury the field plate 6.

半導体装置１は、図５に示すように、半導体基板２内に形成されたＰ型の拡散領域１５、Ｎ型のバルク領域２０、Ｐ型の拡散領域３およびＮ型の拡散領域１３からなるＰ−Ｎ−Ｐ−Ｎ構造を有している。カソード電極１４とアノード電極１６との間に逆方向バイアスが印加された状態でゲート電極１２に閾値（ゲートトリガ電流）以上の電流を流すことにより、カソード電極１４とアノード電極１６間が導通し、半導体基板２の厚さ方向に主電流が流れる。 As shown in FIG. 5, the semiconductor device 1 includes a P-type diffusion region 15, an N-type bulk region 20, a P-type diffusion region 3, and an N-type diffusion region 13 formed in a semiconductor substrate 2. -NPN structure. When a current equal to or more than a threshold value (gate trigger current) flows through the gate electrode 12 in a state where a reverse bias is applied between the cathode electrode 14 and the anode electrode 16, conduction between the cathode electrode 14 and the anode electrode 16 occurs, A main current flows in the thickness direction of the semiconductor substrate 2.

以下、半導体装置１Ａの各構成要素について説明する。ただし、第１の実施形態で説明した構成要素については説明を省略する。 Hereinafter, each component of the semiconductor device 1A will be described. However, description of the components described in the first embodiment will be omitted.

ゲート電極１２は、拡散領域３に電気的に接続するように主面２ａ上に形成されている。本実施形態では、ゲート電極１２はフィールドプレート６と一体的に形成されている。 Gate electrode 12 is formed on main surface 2 a so as to be electrically connected to diffusion region 3. In the present embodiment, the gate electrode 12 is formed integrally with the field plate 6.

拡散領域１３は、図５に示すように、拡散領域３内に形成されている。この拡散領域１３はエミッタ領域とも呼ばれる。拡散領域１３の不純物濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３である。拡散領域１３の厚みは、例えば２０μｍである。拡散領域３のうち拡散領域１３で挟まれた領域は、エミッタ領域を貫通する領域であり、ショートゲートとも呼ばれる。ショートゲートを設けることにより、ｄｖ／ｄｔ耐量が向上する。 The diffusion region 13 is formed in the diffusion region 3 as shown in FIG. This diffusion region 13 is also called an emitter region. The impurity concentration of the diffusion region 13 is, for example, 1 × 10 ¹⁹ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ . The thickness of the diffusion region 13 is, for example, 20 μm. The region sandwiched between the diffusion regions 13 in the diffusion region 3 is a region penetrating the emitter region, and is also called a short gate. By providing the short gate, the dv / dt resistance is improved.

カソード電極１４は、図５に示すように、拡散領域３および拡散領域１３に電気的に接続するように主面２ａ上に形成されている。 Cathode electrode 14 is formed on main surface 2a so as to be electrically connected to diffusion region 3 and diffusion region 13, as shown in FIG.

拡散領域１５は、半導体基板２の主面２ｂに形成されている。この拡散領域１５は、拡散領域３と同じ工程で形成されてもよい。 Diffusion region 15 is formed on main surface 2 b of semiconductor substrate 2. This diffusion region 15 may be formed in the same step as the diffusion region 3.

アノード電極１６は、拡散領域１５に電気的に接続するように半導体基板２の主面２ｂ上に形成されている。 The anode electrode 16 is formed on the main surface 2b of the semiconductor substrate 2 so as to be electrically connected to the diffusion region 15.

なお、半導体装置１Ａは、上記構成に加えて、チャネルストッパー領域４の内側に、拡散領域３を取り囲むように形成されたガードリング（図示せず）を備えてもよい。また、半導体装置１Ａは、チャネルストッパー領域４の外側に第２導電型のアイソレーション領域（図示せず）を備えてもよい。 Note that, in addition to the above configuration, the semiconductor device 1A may include a guard ring (not shown) formed around the diffusion region 3 inside the channel stopper region 4. The semiconductor device 1A may include a second conductivity type isolation region (not shown) outside the channel stopper region 4.

本実施形態に係る半導体装置１Ａでは、第１の実施形態で説明した半導体装置１と同様に、フィールドプレート６が拡散領域３からチャネルストッパー領域４まで延在している。これにより、カソード電極１４とアノード電極１６間に電圧が印加され、拡散領域３とバルク領域２０間のＰＮ接合に逆方向バイアスが印加された状態において、当該ＰＮ接合の空乏領域がチャネルストッパー領域４まで広がるため、空乏領域の幅はほぼ一定となる。よって、本実施形態によれば、製造プロセスの影響を抑制し、半導体装置１Ａの耐圧を安定化させることができる。 In the semiconductor device 1A according to the present embodiment, the field plate 6 extends from the diffusion region 3 to the channel stopper region 4, as in the semiconductor device 1 described in the first embodiment. As a result, when a voltage is applied between the cathode electrode 14 and the anode electrode 16 and a reverse bias is applied to the PN junction between the diffusion region 3 and the bulk region 20, the depletion region of the PN junction becomes the channel stopper region 4 Therefore, the width of the depletion region becomes substantially constant. Therefore, according to the present embodiment, the influence of the manufacturing process can be suppressed, and the breakdown voltage of the semiconductor device 1A can be stabilized.

なお、半導体装置１Ａは、第１の実施形態の場合と同様に、従来のサイリスタとほぼ同じ工程により製造することができる。すなわち、拡散領域３とチャネルストッパー領域４間の距離およびフィールドプレート６の長さの変更に伴う露光マスク（フォトマスク）の変更等を除き、基本的な工程は従来のサイリスタと同様である。したがって、既存の製造工程や製造装置に大きく変更することなく、所要の値以上の安定した耐圧を有するサイリスタを製造することができる。 The semiconductor device 1A can be manufactured by substantially the same process as that of the conventional thyristor, as in the case of the first embodiment. That is, the basic steps are the same as those of the conventional thyristor, except for the change of the exposure mask (photomask) accompanying the change of the distance between the diffusion region 3 and the channel stopper region 4 and the length of the field plate 6. Therefore, a thyristor having a stable withstand voltage equal to or higher than a required value can be manufactured without largely changing an existing manufacturing process or manufacturing apparatus.

次に、第２の実施形態の３つの変形例について説明する。いずれの変形例によっても、上記と同様の作用効果を得ることが可能である。 Next, three modified examples of the second embodiment will be described. According to any of the modifications, the same operation and effect as described above can be obtained.

＜変形例１＞
図６を参照して変形例１に係る半導体装置１Ｂについて説明する。本変形例に係る半導体装置１Ｂは、半導体装置１Ａと同じ３端子型のサイリスタであるが、ゲート電極とカソード電極の配置が異なっている。 <Modification 1>
A semiconductor device 1B according to the first modification will be described with reference to FIG. The semiconductor device 1B according to this modification is the same three-terminal thyristor as the semiconductor device 1A, but the arrangement of the gate electrode and the cathode electrode is different.

本変形例に係る半導体装置１Ｂでは、図６に示すように、カソード電極１４Ｂは、拡散領域３および拡散領域１３に電気的に接続するように主面２ａ上に形成されている。このカソード電極１４Ｂは、フィールドプレート６に電気的に接続している。本実施形態では、カソード電極１４Ｂはフィールドプレート６と一体的に形成されている。ゲート電極１２Ｂは、拡散領域３に電気的に接続するように主面２ａ上に形成されている。 In the semiconductor device 1B according to the present modification, as shown in FIG. 6, the cathode electrode 14B is formed on the main surface 2a so as to be electrically connected to the diffusion region 3 and the diffusion region 13. The cathode electrode 14B is electrically connected to the field plate 6. In the present embodiment, the cathode electrode 14B is formed integrally with the field plate 6. Gate electrode 12B is formed on main surface 2a so as to be electrically connected to diffusion region 3.

＜変形例２＞
次に、図７を参照して変形例２に係る半導体装置１Ｃについて説明する。本変形例に係る半導体装置１Ｃは、２端子型の片方向サイリスタである。 <Modification 2>
Next, a semiconductor device 1C according to a modification 2 will be described with reference to FIG. The semiconductor device 1C according to the present modification is a two-terminal type one-way thyristor.

本変形例に係る半導体装置１Ｃでは、ゲート電極は設けられず、カソード電極１４Ｃが拡散領域３および拡散領域１３に電気的に接続するように主面２ａ上に形成される。カソード電極１４Ｃは、フィールドプレート６に電気的に接続されている。 In the semiconductor device 1C according to the present modification, the gate electrode is not provided, and the cathode electrode 14C is formed on the main surface 2a so as to be electrically connected to the diffusion region 3 and the diffusion region 13. The cathode electrode 14C is electrically connected to the field plate 6.

＜変形例３＞
次に、図８を参照して変形例３に係る半導体装置１Ｄについて説明する。本変形例に係る半導体装置１Ｄは、２端子型の双方向サイリスタである。 <Modification 3>
Next, a semiconductor device 1D according to Modification 3 will be described with reference to FIG. The semiconductor device 1D according to the present modification is a two-terminal type bidirectional thyristor.

本変形例に係る半導体装置１Ｄでは、ゲート電極は設けられず、電極１７，１８が半導体基板２の主面２ａ，２ｂにそれぞれ設けられている。電極１７は、拡散領域３および拡散領域１３に電気的に接続するように主面２ａ上に形成されている。この電極１７は、主面２ａ上に設けられたフィールドプレート６に電気的に接続されている。電極１８は、拡散領域３および拡散領域１３に電気的に接続するように主面２ｂ上に形成されている。この電極１８は、主面２ｂ上に設けられたフィールドプレート６に電気的に接続されている。 In the semiconductor device 1D according to this modification, the gate electrodes are not provided, and the electrodes 17 and 18 are provided on the main surfaces 2a and 2b of the semiconductor substrate 2, respectively. Electrode 17 is formed on main surface 2a so as to be electrically connected to diffusion region 3 and diffusion region 13. The electrode 17 is electrically connected to the field plate 6 provided on the main surface 2a. Electrode 18 is formed on main surface 2b so as to be electrically connected to diffusion region 3 and diffusion region 13. This electrode 18 is electrically connected to the field plate 6 provided on the main surface 2b.

以上、本発明に係る２つの実施形態について説明した。第１の実施形態ではアバランシェ・ブレークダウン・ダイオードについて説明し、第２の実施形態ではサイリスタについて説明したが、本発明は、拡散領域３、チャネルストッパー領域４およびフィールドプレート６を有する半導体装置に広く適用可能である。例えば、パワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ゲートターンオフサイリスタ（ＧＴＯ）等にも適用可能である。 As above, two embodiments according to the present invention have been described. Although the first embodiment has described the avalanche breakdown diode and the second embodiment has described the thyristor, the present invention is widely applied to a semiconductor device having the diffusion region 3, the channel stopper region 4, and the field plate 6. Applicable. For example, the present invention can be applied to a power MOSFET, an insulated gate bipolar transistor (IGBT), a gate turn-off thyristor (GTO), and the like.

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。 Based on the above description, those skilled in the art may be able to conceive additional effects and various modifications of the present invention, but aspects of the present invention are not limited to the individual embodiments described above. . Components of different embodiments may be appropriately combined. Various additions, changes, and partial deletions can be made without departing from the concept and spirit of the present invention derived from the contents defined in the claims and equivalents thereof.

１，１Ａ，１Ｂ，１Ｃ，１Ｄ半導体装置
２半導体基板
２ａ，２ｂ主面
２ｓ側面
３拡散領域（ベース領域）
４チャネルストッパー領域
５絶縁膜
６フィールドプレート
６ａ先端部
７パッシベーション膜
８等電位リング電極
９，１６アノード電極
１０，１５拡散領域
１１，１４，１４Ｂ，１４Ｃカソード電極
１２，１２Ｂゲート電極
１３拡散領域（エミッタ領域）
１７，１８電極
２０バルク領域
Ｂ１，Ｂ２空乏領域の境界
Ｄ（ベース領域とチャネルストッパー領域間の）距離
Ｗ（空乏領域の）幅 1, 1A, 1B, 1C, 1D Semiconductor device 2 Semiconductor substrate 2a, 2b Main surface 2s Side surface 3 Diffusion region (base region)
4 Channel stopper region 5 Insulating film 6 Field plate 6a Tip 7 Passivation film 8 Equipotential ring electrode 9, 16 Anode electrode 10, 15 Diffusion region 11, 14, 14B, 14C Cathode electrode 12, 12B Gate electrode 13 Diffusion region (emitter region)
17, 18 electrode 20 Bulk region B1, B2 Boundary D of depletion region Distance W (between base region and channel stopper region) Width (of depletion region)

Claims

第１の主面および前記第１の主面と反対側の第２の主面を有する第１導電型の半導体基板と、
前記第１の主面に形成された第２導電型の拡散領域と、
前記第１の主面に前記拡散領域を取り囲むように形成され、前記半導体基板よりも不純物濃度が高い第１導電型のチャネルストッパー領域と、
前記第１の主面上に形成され、前記拡散領域および前記チャネルストッパー領域間を跨ぐ絶縁膜と、
前記絶縁膜の上に形成され、前記拡散領域から前記チャネルストッパー領域まで延在するフィールドプレートと、
を備えることを特徴とする半導体装置。 A first conductivity type semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
A second conductivity type diffusion region formed on the first main surface;
A first conductivity type channel stopper region formed on the first main surface so as to surround the diffusion region and having a higher impurity concentration than the semiconductor substrate;
An insulating film formed on the first main surface and extending between the diffusion region and the channel stopper region;
A field plate formed on the insulating film and extending from the diffusion region to the channel stopper region;
A semiconductor device comprising:

前記拡散領域と前記チャネルストッパー領域との間の距離は、前記半導体装置の所要の耐圧に基づくことを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein a distance between the diffusion region and the channel stopper region is based on a required breakdown voltage of the semiconductor device.

前記絶縁膜の厚さは、前記半導体装置の所要の耐圧に基づくことを特徴とする請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the thickness of the insulating film is based on a required withstand voltage of the semiconductor device.

前記フィールドプレートを埋設するように前記第１の主面側を被覆し、空気よりも絶縁破壊電界強度が大きい材料からなるパッシベーション膜をさらに備えることを特徴とする請求項１〜３のいずれかに記載の半導体装置。 4. The device according to claim 1, further comprising a passivation film that covers the first main surface side so as to bury the field plate and is made of a material having a higher breakdown electric field strength than air. 5. 13. The semiconductor device according to claim 1.

前記チャネルストッパー領域は、前記半導体基板の側面に露出していることを特徴とする請求項１〜４のいずれかに記載の半導体装置。 The semiconductor device according to claim 1, wherein the channel stopper region is exposed on a side surface of the semiconductor substrate.

前記フィールドプレートは、前記拡散領域に電気的に接続されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。 The semiconductor device according to claim 1, wherein the field plate is electrically connected to the diffusion region.

前記チャネルストッパー領域に電気的に接続された等電位リング電極であって、前記フィールドプレートとの間で前記半導体装置の所要の耐圧に基づく距離を確保するように前記第１の主面上に形成された、等電位リング電極をさらに備えることを特徴とする請求項１〜６のいずれかに記載の半導体装置。 An equipotential ring electrode electrically connected to the channel stopper region, formed on the first main surface so as to secure a distance based on a required breakdown voltage of the semiconductor device with the field plate. The semiconductor device according to claim 1, further comprising an equipotential ring electrode.

前記パッシベーション膜は、前記フィールドプレートと前記等電位リング電極との間隙を充填することを特徴とする請求項４を引用する請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein the passivation film fills a gap between the field plate and the equipotential ring electrode.

前記フィールドプレートの先端部は、前記チャネルストッパー領域の境界上に位置することを特徴とする請求項１〜８のいずれかに記載の半導体装置。 The semiconductor device according to claim 1, wherein a tip of the field plate is located on a boundary of the channel stopper region.

前記拡散領域に電気的に接続するように前記第１の主面上に形成された第１の主電極と、
前記第２の主面に形成され、前記半導体基板よりも不純物濃度の高い第１導電型の第２の拡散領域と、
前記第２の拡散領域に電気的に接続するように前記第２の主面上に形成された第２の主電極と、
をさらに備えることを特徴とする請求項１〜９のいずれかに記載の半導体装置。 A first main electrode formed on the first main surface so as to be electrically connected to the diffusion region;
A second diffusion region of a first conductivity type formed on the second main surface and having a higher impurity concentration than the semiconductor substrate;
A second main electrode formed on the second main surface so as to be electrically connected to the second diffusion region;
The semiconductor device according to claim 1, further comprising:

前記フィールドプレートは、前記第１の主電極に電気的に接続することを特徴とする請求項１０に記載の半導体装置。 The semiconductor device according to claim 10, wherein the field plate is electrically connected to the first main electrode.

前記拡散領域に電気的に接続するように前記第１の主面上に形成されたゲート電極と、
前記拡散領域内に形成された第１導電型の第２の拡散領域と、
前記拡散領域および前記第２の拡散領域に電気的に接続するように前記第１の主面上に形成された第１の主電極と、
前記第２の主面に形成された第２導電型の第３の拡散領域と、
前記第３の拡散領域に電気的に接続するように前記半導体基板の第２の主面上に形成された第２の主電極と、
をさらに備えることを特徴とする請求項１〜９のいずれかに記載の半導体装置。 A gate electrode formed on the first main surface so as to be electrically connected to the diffusion region;
A second diffusion region of a first conductivity type formed in the diffusion region;
A first main electrode formed on the first main surface to be electrically connected to the diffusion region and the second diffusion region;
A third diffusion region of a second conductivity type formed on the second main surface;
A second main electrode formed on a second main surface of the semiconductor substrate so as to be electrically connected to the third diffusion region;
The semiconductor device according to claim 1, further comprising:

前記フィールドプレートは、前記ゲート電極または前記第１の主電極に電気的に接続することを特徴とする請求項１２に記載の半導体装置。 13. The semiconductor device according to claim 12, wherein the field plate is electrically connected to the gate electrode or the first main electrode.

第１の主面、および前記第１の主面と反対側の第２の主面を有する第１導電型の半導体基板を用意する工程と、
前記第１の主面に第２導電型の拡散領域を形成する工程と、
前記第１の主面に前記拡散領域を取り囲むように前記半導体基板よりも不純物濃度が高い第１導電型のチャネルストッパー領域を形成する工程と、
前記第１の主面に露出した前記拡散領域と、前記第１の主面に露出した前記チャネルストッパー領域との間のバルク領域を跨ぐように、前記第１の主面上に絶縁膜を形成する工程と、
前記拡散領域から前記チャネルストッパー領域まで延在するようにフィールドプレートを前記絶縁膜の上に形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 Preparing a first conductivity type semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
Forming a second conductivity type diffusion region on the first main surface;
Forming a first conductivity type channel stopper region having an impurity concentration higher than that of the semiconductor substrate on the first main surface so as to surround the diffusion region;
Forming an insulating film on the first main surface so as to straddle a bulk region between the diffusion region exposed on the first main surface and the channel stopper region exposed on the first main surface; The process of
Forming a field plate on the insulating film so as to extend from the diffusion region to the channel stopper region;
A method for manufacturing a semiconductor device, comprising: