JP2019219629A - 表示装置 - Google Patents

Abstract

【課題】複数のＴＦＴアレイを含む表示装置において、複数のＴＦＴアレイ間における、境界の視認性を下げ、デザイン性を向上させる。【解決手段】本開示の表示装置は、第１の基板と、前記第１の基板に形成された第１のＴＦＴアレイ、及び第２のＴＦＴアレイと、を含み、前記第１のＴＦＴアレイは、第１の方向に延伸する複数の第１のゲート線と、前記第１の方向に交差する第２の方向に延伸する複数の第１のソース線と、を含み、前記第２のＴＦＴアレイは、前記第１の方向と前記第２の方向のいずれか一方に延伸する複数の第２のゲート線と、前記第１の方向と前記第２の方向のいずれか他方に延伸する複数の第２のソース線と、を含み、前記第１のＴＦＴアレイ、及び前記第２のＴＦＴアレイは、互いに電気的に絶縁されており、前記第１の方向に互いに隣接して配置されている。【選択図】図１

Description

本発明は、表示装置に関する。

下記特許文献１においては、それぞれ別の基板に形成された複数の表示パネルを含む表示装置が開示されている。各表示パネルは、ＴＦＴアレイを含む表示領域と、当該表示領域の周囲に形成された額縁領域と、を有し、複数の表示パネルの額縁領域を重畳させて配置することにより一つの表示装置を構成している。

特開２０１５−１８０９２４号公報

上記構成においては、複数の表示パネル間に額縁領域が存在するため、複数のＴＦＴアレイ間の境界が目立ち、デザイン性が悪くなってしまうことが課題となっていた。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、複数のＴＦＴアレイを含む表示装置において、複数のＴＦＴアレイ間の境界の視認性を下げ、デザイン性を向上させることにある。

上記課題を解決するために、本開示に係る表示装置は、第１の基板と、前記第１の基板に形成された第１のＴＦＴアレイ、及び第２のＴＦＴアレイと、を含み、前記第１のＴＦＴアレイは、第１の方向に延伸する複数の第１のゲート線と、前記第１の方向に交差する第２の方向に延伸する複数の第１のソース線と、を含み、前記第２のＴＦＴアレイは、前記第１の方向と前記第２の方向のいずれか一方に延伸する複数の第２のゲート線と、前記第１の方向と前記第２の方向のいずれか他方に延伸する複数の第２のソース線と、を含み、前記第１のＴＦＴアレイ、及び前記第２のＴＦＴアレイは、互いに電気的に絶縁されており、前記第１の方向に互いに隣接して配置されている。

本開示に係る表示装置によれば、複数のＴＦＴアレイを含む表示装置において、複数のＴＦＴアレイ間の境界の視認性を下げ、デザイン性を向上させることができる。

図１は第１の実施形態に係る表示装置の構成を示す模式図である。 図２は図１における第１のＴＦＴアレイと第２のＴＦＴアレイとの境界部分を拡大した模式図である。 図３は第１の実施形態の他の実施例に係る表示装置の構成を示す模式図である。 図４は図３における第１のゲート線に沿った第１の基板の垂直断面の一部を示す断面図である。 図５は図３における第１のＴＦＴアレイと第２のＴＦＴアレイとの境界部分を拡大した模式図である。 図６は第１の実施形態の他の実施例に係る表示装置の構成を示す模式図である。 図７は第１の実施形態の他の実施例に係る表示装置の構成を示す模式図である。 図８は第１の実施形態に係る第１の基板における第２の方向に延伸する端辺が湾曲している例を示す模式図である。 図９は図７における第１のＴＦＴアレイと第３のＴＦＴアレイとの境界部分を拡大した模式図である。 図１０は第１の実施形態の他の実施例に係る表示装置の構成を示す模式図である。 図１１は第１の実施形態に係る第１の基板における第１の方向に延伸する端辺が湾曲している例を示す模式図である。 図１２は図１０における第１のＴＦＴアレイと第３のＴＦＴアレイとの境界部分を拡大した模式図である。 図１３はドライブレートの説明をするための模式図である。 図１４はドライブレートの説明をするための模式図である。 図１５は第１の実施形態の他の実施例に係る表示装置の構成を示す模式図である。 図１６は第１の実施形態に係る表示装置のコモン電極の配置を示す模式図である。 図１７は第１の実施形態に係る表示装置における階調特性を示す概念図である。 図１８は第１の実施形態に係る表示装置におけるゲートドライバからの出力電圧と時間との関係を示す概念図である。 図１９は第１の実施形態に係る液晶層とシール部材との配置例を示す模式図である。 図２０は第１の実施形態の他の実施例に係る液晶層とシール部材との配置例を示す模式図である。 図２１は第１の実施形態の他の実施例に係る液晶層とシール部材との配置例を示す模式図である。

［第１の実施形態］
以下、本開示の第１の実施形態に係る表示装置１について、図面を用いて説明する。なお、本実施形態においては、表示装置１が液晶表示装置である例を説明するが、本発明に係る表示装置１は、液晶表示装置に限定されるものではなく、例えば、有機ＥＬ（エレクトロルミネッセンス）表示装置であってもよい。

図１は、本開示の第１の実施形態に係る表示装置１の構成を示す模式図である。図１に示すように、本実施形態に係る表示装置１は、薄膜トランジスタ基板である第１の基板ＳＵＢと、この第１の基板ＳＵＢ内に形成された第１のＴＦＴアレイＡＲ１、及び第２のＴＦＴアレイＡＲ２と、を含む。第１のＴＦＴアレイＡＲ１は、第１の方向に延伸する複数の第１のゲート線ＧＬ１と、第１の方向に交差する第２の方向に延伸する複数の第１のソース線ＳＬ１と、を含む。第２のＴＦＴアレイＡＲ２は、第１の方向に延伸する複数の第２のゲート線ＧＬ２と、第２の方向に延伸する複数の第２のソース線ＳＬ２と、を含む。なお、表示装置１は、第１の基板ＳＵＢと対向して配置され、カラーフィルタなどを含む対向基板と、対向基板と第１の基板ＳＵＢとの間に配置された液晶層と、を含む。液晶層の配置例については、図１９、２０、及び図２１を用いて後述する。

第１のＴＦＴアレイＡＲ１、及び第２のＴＦＴアレイＡＲ２は、第１の方向に互いに隣接して配置されている。また、第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２とは、互いに電気的に絶縁されている。即ち、第１のＴＦＴアレイＡＲ１にソース信号を供給する第１のソースドライバＳＤＲ１、及びゲート信号を供給する第１のゲートドライバＧＤＲ１は、第２のＴＦＴアレイＡＲ２にソース信号を供給する第２のソースドライバＳＤＲ２、及びゲート信号を供給する第２のゲートドライバＧＤＲ２と電気的に接続されていない。

このように、第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２とを第１の基板ＳＵＢ内に形成する構成としているため、第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２との間において境界が視認し難くなる構成を実現することができる。

また、各ＴＦＴアレイ（図１に示す例においては、第１のＴＦＴアレイＡＲ１、及び第２のＴＦＴアレイＡＲ２）がそれぞれ別の駆動回路（図１に示す例においては、第１のソースドライバＳＤＲ１、第１のゲートドライバＧＤＲ１、第２のソースドライバＳＤＲ２、及び第２のゲートドライバＧＤＲ２）に接続される構成としているため、各駆動回路における画素数の制約を越えて、表示装置１全体としての画素数を増加できる。また、第１のソースドライバＳＤＲ１、及び第１のゲートドライバＧＤＲ１の駆動を制御する第１のタイミングコントローラＴＣＯＮ１と、第２のソースドライバＳＤＲ２、及び第２のゲートドライバＧＤＲ２の駆動を制御する第２のタイミングコントローラＴＣＯＮ２とを同期させるために、両者を配線でつなぐ必要がなく、第１のタイミングコントローラＴＣＯＮ１、及び第２のタイミングコントローラＴＣＯＮ２として、汎用のタイミングコントローラを使用することも可能である。

さらに、第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２とが相互に電気的に絶縁されているため、第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２との内の一方に何らかの不具合（例えば、駆動回路の故障等）が生じたような場合においても、他方への影響（例えば、不表示状態となること）を抑制することが可能となる。

なお、図１に示す例においては、第１の基板ＳＵＢが、第１の方向に延伸する第１の端辺ＥＤ１、および第２の端辺ＥＤ２と、第２の方向に延伸する第３の端辺ＥＤ３、及び第４の端辺ＥＤ４と、を有する。第１の端辺ＥＤ１と第２の端辺ＥＤ２は互いに対向して配置されており、第３の端辺ＥＤ３と第４の端辺ＥＤ４は互いに対向して配置されている。

第１のソース線ＳＬ１にソース信号を供給する第１のソースドライバＳＤＲ１は、第１の端辺ＥＤ１に沿って配置されている。第１のゲート線ＧＬ１にゲート信号を供給する第１のゲートドライバＧＤＲ１は、第３の端辺ＥＤ３に沿って配置されている。第２のソース線ＳＬ２にソース信号を供給する第２のソースドライバＳＤＲ２は、第１の端辺ＥＤ１に沿って配置されている。第２のゲート線ＧＬ２にゲート信号を供給する第２のゲートドライバＧＤＲ２は、第４の端辺ＥＤ４に沿って配置されている。

本実施形態に示す表示装置１の構成によれば、画像表示を行うための各駆動回路（第１のソースドライバＳＤＲ１、第１のゲートドライバＧＤＲ１、第２のソースドライバＳＤＲ２、及び第２のゲートドライバＧＤＲ２）を、第１の基板ＳＵＢにおけるいずれかの端辺に沿うように配置することにより、第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２との間において、各駆動回路を配置しない構成を実現することができる。

なお、図１に示す例においては、各駆動回路が第１の基板ＳＵＢとは別体のフィルム上に形成された、所謂ＣＯＦ（Chip on Film）の構成を例に挙げて説明したが、本発明はこの構成に限定されない。例えば、第１の基板ＳＵＢがガラス基板を含み、第１の基板ＳＵＢ上に各駆動回路が形成される所謂ＣＯＧ（Chip on Glass）の構成を採用してもよい。ＣＯＦの構成の場合、各駆動回路は、第１の基板ＳＵＢにおけるいずれかの端辺の外側に配置され、ＣＯＧの構成の場合、各駆動回路は第１の基板ＳＵＢにおけるいずれかの端辺の内側に配置される。ＣＯＦ、ＣＯＧ、いずれの構成においても、各駆動回路は、第１の基板ＳＵＢにおけるいずれかの端辺に沿うように配置されている。また、図３以降に示す例においても同様に、ＣＯＦ、ＣＯＧ、いずれの構成を採用してもよい。

図２は、図１に示した第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２との境界部分を拡大した模式図である。図２に示すように、複数の第１のゲート線ＧＬ１と、複数の第２のゲート線ＧＬ２とは、それぞれ第１の方向に延伸しており、双方同じ間隔で配置されている。即ち、画素電極ＰＩＴを挟んで隣り合う２つの第１のゲート線ＧＬ１間の第２の方向の距離が、画素電極ＰＩＴを挟んで隣り合う２つの第２のゲート線ＧＬ２間の第２の方向の距離と等しい構成としている。また、図１及び図２に示す例においては、第１のＴＦＴアレイＡＲ１において画素電極ＰＩＴを挟んで隣り合う２つの第１のソース線ＳＬ１間の第１の方向の距離が、第２のＴＦＴアレイＡＲ２において画素電極ＰＩＴを挟んで隣り合う２つの第２のソース線ＳＬ２間の第１の方向の距離と等しい構成としている。また、複数の第１のソース線ＳＬ１の内、最も第２のＴＦＴアレイＡＲ２に近い第１のソース線ＳＬ１と、複数の第２のソース線ＳＬ２の内、最も第１のＴＦＴアレイＡＲ１に近い第２のソース線ＳＬ２との第１の方向の距離が、第１のＴＦＴアレイＡＲ１において画素電極ＰＩＴを挟んで隣り合う２つの第１のソース線ＳＬ１間の第１の方向の距離と等しい構成としている。このような構成とすることにより、第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２との境界の視認性を更に下げることが可能となる。なお、図１においては、図示の便宜上、限られた本数のソース線、ゲート線を図示しているが、実際には、表示装置１は、さらに多くの本数のソース線、ゲート線を有していてもよい。

なお、図１に示す例においては、第１の端辺ＥＤ１に沿うように、第１のソースドライバＳＤＲ１、及び第２のソースドライバＳＤＲ２を配置する例を示したが、第１のソースドライバＳＤＲ１、第２のソースドライバＳＤＲ２の内の少なくとも一方を第２の端辺ＥＤ２に沿うように配置する構成としても構わない。ただし、第１のソースドライバＳＤＲ１、及び第２のソースドライバＳＤＲ２を、共通の端辺（第１の端辺ＥＤ１又は第２の端辺ＥＤ２）に沿う構成とすることにより、額縁領域の省スペース化が可能となり望ましい。

なお、図３に示すように、第１のＴＦＴアレイＡＲ１が、第２の方向に延伸し、複数の第１のゲート線ＧＬ１と接続された複数の第１のゲート引出線ＧＤ１を更に含む構成としてもよい。第１のゲート引出線ＧＤ１は、隣り合う２つの第１のソース線ＳＬ１間を延伸する。複数の第１のゲート引出線ＧＤ１には、第１のゲートドライバＧＤＲ１が接続されている。

図４は、図３における第１のゲート線ＧＬ１に沿った、第１の基板ＳＵＢの垂直断面の一部を示す断面図である。図４に示すように、第１のガラス基板ＧＳ１上に形成された複数の第１のゲート線ＧＬ１と、複数の第１のゲート引出線ＧＤ１と、の間には、第１の絶縁膜ＩＦ１が介在している。この第１の絶縁膜ＩＦ１に形成されたコンタクトホールＣＨを介して１つの第１のゲート引出線ＧＤ１と１つの第１のゲート線ＧＬ１とが電気的に接続されている。第１のゲートドライバＧＤＲ１から出力されたゲート信号は、複数の第１のゲート引出線ＧＤ１を介して、複数の第１のゲート線ＧＬ１に供給される。本実施形態においては、複数の第１のソース線ＳＬ１が、複数の第１のゲート引出線ＧＤ１と同層に形成されており、複数の第１のソース線ＳＬ１と、複数の第１のゲート引出線ＧＤ１と、を覆うように、第２の絶縁膜ＩＦ２を形成している。第２の絶縁膜ＩＦ２の表示面側にはコモン電極ＣＩＴが形成され、コモン電極ＣＩＴの表示面側には、画素電極ＰＩＴが形成されている。コモン電極ＣＩＴと画素電極ＰＩＴとの間には第３の絶縁膜ＩＦ３が介在している。第３の絶縁膜ＩＦ３の表示面側においては、第１の配向膜ＡＦ１が、画素電極ＰＩＴを覆うように形成されている。第１の配向膜ＡＦ１の表示面側には液晶層ＬＣが配置されている。液晶層ＬＣの表示面側には、第２の配向膜ＡＦ２と、第２のガラス基板ＧＳ２とを含む対向基板ＳＵＢ２が配置されている。なお、第２のガラス基板ＧＳ２と第２の配向膜ＡＦ２との間に、カラーフィルタやブラックマトリクスが配置された構成としてもよい。

上記図３に示したように、第１のＴＦＴアレイＡＲ１が、複数の第１のゲート引出線ＧＤ１を含む構成とすることにより、第１のゲートドライバＧＤＲ１を、第１の方向に延伸する第１の端辺ＥＤ１、又は第２の端辺ＥＤ２に沿って配置することが可能となる。その結果として、第２の方向に延伸する端辺（図３に示す例においては、第３の端辺ＥＤ３）に沿って各駆動回路が配置されない構成を実現することができ、この第２の方向に延伸する端辺に沿った額縁領域の更なる省スペース化が可能となり望ましい。

ただし、図１に示したように、各ＴＦＴアレイが、ゲート引出線を有さない構成とする方が、配線容量を低減することができるため、高速駆動の観点からは望ましい。

なお、この図３に示す例においては、第２のゲートドライバＧＤＲ２は、第２の方向に延伸する第４の端辺ＥＤ４に沿って配置され、第２のソースドライバＳＤＲ２は、第１の方向に延伸する端辺（図３に示す例においては、第１の端辺ＥＤ１）に沿って配置される例を示したが、第１のソースドライバＳＤＲ１、第１のゲートドライバＧＤＲ１、及び第２のソースドライバＳＤＲ２の内の少なくとも一つを第２の端辺ＥＤ２に沿うように配置する構成としても構わない。ただし、第１のソースドライバＳＤＲ１、第１のゲートドライバＧＤＲ１、及び第２のソースドライバＳＤＲ２を、共通の端辺（第１の端辺ＥＤ１又は第２の端辺ＥＤ２）に沿う構成とすることにより、額縁領域の省スペース化が可能となり望ましい。

図５は、図３に示した第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２との境界部分を拡大した模式図である。図５に示す例では、第１のＴＦＴアレイＡＲ１において、第１の方向に配列された３つの画素電極ＰＩＴに一本の割合で第１のゲート引出線ＧＤ１が配置される構成としている。第１のゲート引出線ＧＤ１は、コンタクトホールＣＨを介して第１のゲート線ＧＬ１と電気的に接続されている。また、図５に示す例においては、画素電極ＰＩＴを挟んで隣り合う２つの第１のゲート線ＧＬ１間の第２の方向の距離が、画素電極ＰＩＴを挟んで隣り合う２つの第２のゲート線ＧＬ２間の第２の方向の距離と等しい構成としている。また、第１のＴＦＴアレイＡＲ１において第１の方向に配列された３つの画素電極ＰＩＴを挟む２つの第１のソース線ＳＬ１の第１の方向の距離が、第２のＴＦＴアレイＡＲ２において第１の方向に配列された３つの画素電極ＰＩＴを挟む２つの第２のソース線ＳＬ２の第１の方向の距離と等しい構成としている。境界部分においても同様に、第１の方向に配列された３つの画素電極ＰＩＴを挟む１つの第１のソース線ＳＬ１と、１つの第２のソース線ＳＬ２と、の間の第１の方向の距離が、第１方向に配列された３つの画素電極ＰＩＴを挟む２つの第２のソース線ＳＬ２間の第１の方向の距離と等しい構成としている。例えば、複数の第２のソース線ＳＬ２の内、第１のＴＦＴアレイＡＲ１に最も近い第２のソース線ＳＬ２と、この第２のソース線ＳＬ２と第１の方向に配列された３つの画素電極を挟むよう配置された第１のソース線ＳＬ１と、の間の第１の方向の距離が、第１のＴＦＴアレイＡＲ１に最も近い第２のソース線ＳＬ２と、この第２のソース線ＳＬ２と第１の方向に配列された３つの画素電極を挟むように配置された他の第２のソース線ＳＬ２と、の間の第１の方向の距離が等しい構成としている。第１のＴＦＴアレイＡＲ１は、第１のゲート引出線ＧＤ１を含んでいる。一方、第２のＴＦＴアレイＡＲ１は、ゲート引出線を含んでいない。その結果、第１のＴＦＴアレイＡＲ１における画素電極ＰＩＴの第１の方向の幅は、第２のＴＦＴアレイＡＲ２における画素電極ＰＩＴの第１の方向の幅と等しい構成となる。なお、図３においては、図示の便宜上、限られた本数のソース線、ゲート線を図示しているが、実際には、表示装置１は、さらに多くの本数のソース線、ゲート線を有していてもよい。

さらに、図６に示すように、表示装置１が、第１のＴＦＴアレイＡＲ１に隣接し、第１のＴＦＴアレイＡＲ１に対して第２のＴＦＴアレイＡＲ２の反対側に配置された第３のＴＦＴアレイＡＲ３を更に含む構成としてもよい。図６に示す例においては、第３のＴＦＴアレイＡＲ３は、第１の方向に延伸する複数の第３のゲート線ＧＬ３と、第２の方向に延伸する複数の第３のソース線ＳＬ３と、を含む。このように、本実施形態においては、ＴＦＴアレイとは、複数のソース線と複数のゲート線と、これらに接続された複数の薄膜トランジスタとを含む構成を言い、また、ＴＦＴアレイが、複数のゲート引出線を更に含んでもよい。

第３のＴＦＴアレイＡＲ３は、第１のＴＦＴアレイＡＲ１、第２のＴＦＴアレイＡＲ２と共通の第１の基板ＳＵＢ内に形成されており、且つ第１のＴＦＴアレイＡＲ１、及び第２のＴＦＴアレイＡＲ２と電気的に絶縁されている。即ち、第３のＴＦＴアレイＡＲ３に含まれる第３のソースドライバＳＤＲ３、及び第３のゲートドライバＧＤＲ３は、第１のＴＦＴアレイＡＲ１に含まれる第１のソースドライバＳＤＲ１、第１のゲートドライバＧＤＲ１、及び第２のＴＦＴアレイＡＲ２に含まれる第２のソースドライバＳＤＲ２、第２のゲートドライバＧＤＲ２と接続されていない。

このように、第１のＴＦＴアレイＡＲ１、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３を第１の基板ＳＵＢ内に形成する構成としているため、３つのＴＦＴアレイ間において境界が視認し難い構成を実現することができる。

また、各ＴＦＴアレイがそれぞれ別の駆動回路に接続される構成としているため、各駆動回路における画素数の制約を越えて、表示装置１全体としての画素数を増加させることができる。

さらに、第１のＴＦＴアレイＡＲ１、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３が互いに電気的に絶縁されているため、第１のＴＦＴアレイＡＲ１、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３の内のいずれかに、何らかの不具合が生じたような場合においても、他のＴＦＴアレイへの影響を抑制することが可能となる。

図６に示す例においては、複数の第３のゲート線ＧＬ３にゲート信号を供給する第３のゲートドライバＧＤＲ３が、第１の基板ＳＵＢにおける端辺の内、第２のゲートドライバＧＤＲ２が沿うように配置された端辺（図６に示す例においては第４の端辺ＥＤ４）と対向する端辺（図６に示す例においては第３の端辺ＥＤ３）に沿って配置されている。また、複数の第３のソース線ＳＬ３にソース信号を供給する第３のソースドライバＳＤＲ３が、第１の基板ＳＵＢにおける端辺の内、第１の方向に延伸する端辺（図６に示す例においては第１の端辺ＥＤ１）に沿って配置されている。

このように本実施形態に示す表示装置１の構成によれば、画像表示を行うための各駆動回路（第１のソースドライバＳＤＲ１、第１のゲートドライバＧＤＲ１、第２のソースドライバＳＤＲ２、第２のゲートドライバＧＤＲ２、第３のソースドライバＳＤＲ３、及び第３のゲートドライバＧＤＲ３）を、第１の基板ＳＵＢにおけるいずれかの端辺に沿うように配置することにより、第１のＴＦＴアレイＡＲ１、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３の間において、各駆動回路を配置しない構成を実現することができる。

なお、図７に示すように、第２のＴＦＴアレイＡＲ２が、第２の方向に延伸し、複数の第２のゲート線ＧＬ２と接続された複数の第２のゲート引出線ＧＤ２を更に含む構成としてもよい。第２のゲート引出線ＧＤ２は、隣り合う２つの第２のソース線ＳＬ２間を延伸する。複数の第２のゲート引出線ＧＤ２には、第２のゲートドライバＧＤＲ２が接続されており、第２のゲートドライバＧＤＲ２から出力されたゲート信号は、複数の第２のゲート引出線ＧＤ２を介して、複数の第２のゲート線ＧＬ２に供給される。

このような構成とすることにより、第２のゲートドライバＧＤＲ２を、第１の方向に延伸する第１の端辺ＥＤ１、又は第２の端辺ＥＤ２に沿って配置することが可能となる。その結果として、第２の方向に延伸する端辺（図７に示す例においては、第４の端辺ＥＤ４）に沿って各駆動回路が配置されない構成を実現することができ、額縁領域の更なる省スペース化が可能となり望ましい。

同様に、図７に示すように、第３のＴＦＴアレイＡＲ３が、第２の方向に延伸し、複数の第３のゲート線ＧＬ３と接続された複数の第３のゲート引出線ＧＤ３を更に含む構成としてもよい。第３のゲート引出線ＧＤ３は、隣り合う２つの第３のソース線ＳＬ３間を延伸する。複数の第３のゲート引出線ＧＤ３には、第３のゲートドライバＧＤＲ３が接続されており、第３のゲートドライバＧＤＲ３から出力されたゲート信号は、複数の第３のゲート引出線ＧＤ３を介して、複数の第３のゲート線ＧＬ３に供給される。

このような構成とすることにより、第３のゲートドライバＧＤＲ３を、第１の方向に延伸する第１の端辺ＥＤ１、又は第２の端辺ＥＤ２に沿って配置することが可能となる。その結果として、第２の方向に延伸する端辺（図７に示す例においては、第３の端辺ＥＤ３）に沿って各駆動回路が配置されない構成を実現することができ、額縁領域の更なる省スペース化が可能となり望ましい。

また、各駆動回路を第１の方向に延伸する端辺のみに沿うように配置し、第２の方向に延伸する端辺に沿って各駆動回路が配置されない構成とすることにより、表示装置１が取り得る形状の適用可能範囲を広げることが可能となる。例えば、図８に示すように、第１の基板ＳＵＢにおいて、第２の方向に延伸する端辺（第３の端辺ＥＤ３、第４の端辺ＥＤ４）が、第１の方向と第２の方向に交差する第３の方向に湾曲しているような構成においては、第２の方向に延伸する端辺に沿うように各駆動回路を配置することは困難である。しかし、図７に示したように、第２の方向に延伸する端辺に沿って各駆動回路が配置されない構成とすることにより、各駆動回路を、湾曲する端辺を避けて配置することができるため、第１の基板ＳＵＢにおいて、第２の方向に延伸する端辺が、第３の方向に湾曲しているような構成に適用することが可能となる。

なお、図７に示す例においては、各駆動回路が第１の端辺ＥＤ１に沿って配置される例を示したが、各駆動回路の内の少なくとも一つを第２の端辺ＥＤ２に沿うように配置する構成としても構わない。ただし、各駆動回路を、共通の端辺（第１の端辺ＥＤ１又は第２の端辺ＥＤ２）に沿う構成とすることにより、額縁領域の省スペース化が可能となり望ましい。

ただし、図６に示したように、第２のＴＦＴアレイＡＲ２、第３のＴＦＴアレイＡＲ３が、第２のゲート引出線ＧＤ２、第３のゲート引出線ＧＤ３を有さない構成とする方が、配線容量を低減することができるため、高速駆動の観点からは望ましい。従って、第２のＴＦＴアレイＡＲ２、第３のＴＦＴアレイＡＲ３を高速駆動する必要がある場合には、図６に示したように、以下のような構成とすることが望ましい。まず、他の２以上のＴＦＴアレイ間に配置された第１のＴＦＴアレイＡＲ１（更に他のＴＦＴアレイが含まれてもよい）については、第２の方向に延伸する第１のゲート引出線ＧＤ１を設ける。次に、第１のソースドライバＳＤＲ１、第１のゲートドライバＧＤＲ１を第１の方向に延伸する端辺（第１の端辺ＥＤ１又は第２の端辺ＥＤ２）に沿うように配置させる。そして、第１の基板ＳＵＢにおける第２の方向に延伸する端辺（第３の端辺ＥＤ３又は第４の端辺ＥＤ４）に隣接して配置された第２のＴＦＴアレイＡＲ２、第３のＴＦＴアレイＡＲ３については、隣り合う２本の第２のソース線ＳＬ２間を延伸する第２のゲート引出線ＧＤ２、隣り合う２本の第３のソース線ＳＬ３間を延伸する第３のゲート引出線ＧＤ３を設けない。そして、各駆動回路（第２のゲートドライバＧＤＲ２、第２のソースドライバＳＤＲ２、第３のゲートドライバＧＤＲ３、及び第３のソースドライバＳＤＲ３）を第１の基板ＳＵＢのいずれかの端辺に沿うように配置する。このような構成とすることにより、各ＴＦＴアレイ間に各駆動回路を配置しない構成と、第１の基板ＳＵＢにおける第２の方向に延伸する端辺に隣接して配置されたＴＦＴアレイにおける配線容量を低減する構成とを両立することができる。

図９は、図７に示した第１のＴＦＴアレイＡＲ１と第３のＴＦＴアレイＡＲ３との境界部分を拡大した模式図である。図９に示す例では、第１のＴＦＴアレイＡＲ１において、第１の方向に配列された３つの画素電極ＰＩＴに２本の割合で第１のゲート引出線ＧＤ１が配置され、第３のＴＦＴアレイＡＲ３においては、第１の方向に配列された３つの画素電極ＰＩＴに１本の割合で第３のゲート引出線ＧＤ３が配置される構成としている。第１のＴＦＴアレイＡＲ１において、第１の方向に配列された複数の画素電極ＰＩＴの内の隣接する二つの画素電極ＰＩＴの間には、第１のソース線ＳＬ１と、第１の第１のゲート引出線ＧＤ１と、が交互に配列されている。第３のＴＦＴアレイＡＲ３において、第１の方向に配列された複数の画素電極ＰＩＴの内の隣接する二つの画素電極ＰＩＴの間には、１本の第３のソース線ＳＬ３、１本の第３のソース線ＳＬ３、１本の第３のソース線ＳＬ３および１本の第３のゲート引出線ＧＤ３が、順番に繰り返し配列されている。第１のゲート引出線ＧＤ１は、コンタクトホールＣＨを介して第１のゲート線ＧＬ１と電気的に接続され、第３のゲート引出線ＧＤ３は、コンタクトホールＣＨを介して第３のゲート線ＧＬ３と電気的に接続されている。図９に示す例においては、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のゲート線ＧＬ１の本数が、第３のＴＦＴアレイＡＲ３が配置された領域における単位面積当たりの第３のゲート線ＧＬ３の本数よりも多い構成としている。同様に、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のゲート線ＧＬ１の本数が、第２のＴＦＴアレイＡＲ２が配置された領域における単位面積当たりの第２のゲート線ＧＬ２の本数よりも多い構成としている。また、図９に示す例においては、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のソース線ＳＬ１の本数が、第３のＴＦＴアレイＡＲ３が配置された領域における単位面積当たりの第３のソース線ＳＬ３の本数よりも少ない構成としている。同様に、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のソース線ＳＬ１の本数が、第２のＴＦＴアレイＡＲ２が配置された領域における単位面積当たりの第２のソース線ＳＬ２の本数よりも少ない構成としている。また、図９に示す例においては、第１のＴＦＴアレイＡＲ１において１つの画素電極ＰＩＴを挟む２つの第１のゲート線ＧＬ１の第２の方向の距離が、第３のＴＦＴアレイＡＲ３において１つの画素電極ＰＩＴを挟む２つの第３のゲート線ＧＬ３の第２の方向の距離よりも小さい構成となっている。同様に、第１のＴＦＴアレイＡＲ１において１つの画素電極ＰＩＴを挟む２つの第１のゲート線ＧＬ１の第２の方向の距離が、第２のＴＦＴアレイＡＲ２において１つの画素電極ＰＩＴを挟む２つの第２のゲート線ＧＬ２の第２の方向の距離よりも小さい構成となっている。なお、図７においては、図示の便宜上、限られた本数のソース線、ゲート線を図示しているが、実際には、表示装置１は、さらに多くの本数のソース線、ゲート線を有していてもよい。

なお、図１０に示すように、第２のＴＦＴアレイＡＲ２において、複数の第２のソース線ＳＬ２が第１の方向に延伸し、複数の第２のゲート線ＧＬ２が第２の方向に延伸し、複数の第２のゲート引出線ＧＤ２が第１の方向に延伸する構成としてもよい。

このような構成とすることにより、第２のソースドライバＳＤＲ２、及び第２のゲートドライバＧＤＲ２を、第２の方向に延伸する端辺（図１０に示す例においては、第４の端辺ＥＤ４）に沿って配置することが可能となる。

同様に、図１０に示すように、第３のＴＦＴアレイＡＲ３おいて、複数の第３のソース線ＳＬ３が第１の方向に延伸し、複数の第３のゲート線ＧＬ３が第２の方向に延伸し、複数の第３のゲート引出線ＧＤ３が第１の方向に延伸する構成としてもよい。

このような構成とすることにより、第３のソースドライバＳＤＲ３、及び第３のゲートドライバＧＤＲ３を、第２の方向に延伸する端辺（図１０に示す例においては、第３の端辺ＥＤ３）に沿って配置することが可能となる。

このように、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３に接続される各駆動回路（第２のソースドライバＳＤＲ２、第２のゲートドライバＧＤＲ２、第３のソースドライバＳＤＲ３、及び第３のゲートドライバＧＤＲ３）を第２の方向に延伸する端辺のみに沿うように配置し、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３が形成された領域において、第１の方向に延伸する端辺に沿って各駆動回路が配置されない構成とすることにより、表示装置１が取り得る形状の適用可能範囲を広げることが可能となる。例えば、図１１に示すように、第１の方向に延伸する端辺（第１の端辺ＥＤ１、第２の端辺ＥＤ２）が、第１の方向と第２の方向に交差する第３の方向に湾曲し、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３が形成された領域においてその曲率が大きくなるような構成においては、当該領域における第１の方向に延伸する端辺に沿うように各駆動回路を配置すると接続不良などの不具合が起こりやすくなる。しかし、図１０に示した構成のように、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３に接続される各駆動回路を第２の方向に延伸する端辺のみに沿うように配置することにより、各駆動回路を、湾曲する端辺（第１の端辺ＥＤ１、第２の端辺ＥＤ２）における曲率の高い領域を避けて配置することができる。

図１２は、図１０に示した第１のＴＦＴアレイＡＲ１と第３のＴＦＴアレイＡＲ３との境界部分を拡大した模式図である。図１２に示す例では、第１のＴＦＴアレイＡＲ１において、第１の方向に配列された３つの画素電極ＰＩＴに２本の割合で第１のゲート引出線ＧＤ１が配置され、第３のＴＦＴアレイＡＲ３においては、第２の方向に配列された３つの画素電極ＰＩＴに１本の割合で第３のゲート引出線ＧＤ３が配置される構成としている。第１のゲート引出線ＧＤ１は、コンタクトホールＣＨを介して第１のゲート線ＧＬ１と電気的に接続され、第３のゲート引出線ＧＤ３は、コンタクトホールＣＨを介して第３のゲート線ＧＬ３と電気的に接続されている。図１２に示す例においては、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のゲート線ＧＬ１の本数が、第３のＴＦＴアレイＡＲ３が配置された領域における単位面積当たりの第３のゲート線ＧＬ３の本数よりも多い構成としている。同様に、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のゲート線ＧＬ１の本数が、第２のＴＦＴアレイＡＲ２が配置された領域における単位面積当たりの第２のゲート線ＧＬ２の本数よりも多い構成としている。また、図１２に示す例においては、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のソース線ＳＬ１の本数が、第３のＴＦＴアレイＡＲ３が配置された領域における単位面積当たりの第３のソース線ＳＬ３の本数よりも少ない構成としている。同様に、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のソース線ＳＬ１の本数が、第２のＴＦＴアレイＡＲ２が配置された領域における単位面積当たりの第２のソース線ＳＬ２の本数よりも少ない構成としている。また、図１２に示す例においては、第１のＴＦＴアレイＡＲ１において１つの画素電極ＰＩＴを挟む２つの第１のゲート線ＧＬ１の第２の方向の距離が、第３のＴＦＴアレイＡＲ３において３つの画素電極ＰＩＴを挟む２つの第３のソース線ＳＬ３の第２の方向の距離と等しい構成となっている。同様に、第１のＴＦＴアレイＡＲ１において１つの画素電極ＰＩＴを挟む２つの第１のゲート線ＧＬ１の第２の方向の距離が、第２のＴＦＴアレイＡＲ２において３つの画素電極ＰＩＴを挟む２つの第２のソース線ＳＬ２の第２の方向の距離と等しい構成となっている。なお、図１０においては、図示の便宜上、限られた本数のソース線、ゲート線を図示しているが、実際には、表示装置１は、さらに多くの本数のソース線、ゲート線を有していてもよい。

なお、図１乃至図１２を用いて上述した例において、各ＴＦＴアレイが異なる駆動回路に接続されているため、各ＴＦＴアレイのリフレッシュレート（単位時間当たりの画像書換え頻度）を異ならせる構成とすることが可能となる。例えば、第１のＴＦＴアレイＡＲ１が形成された領域においてカーナビゲーションシステムとしての表示を行い、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３が形成された領域においてカメラモニターシステムとしての表示を行うような場合、第２のＴＦＴアレイＡＲ２、及び第３のＴＦＴアレイＡＲ３において求められる駆動速度は、第１のＴＦＴアレイＡＲ１において求められる駆動速度よりも高くなる。そのため、第２のＴＦＴアレイ、第３のＴＦＴアレイＡＲ３におけるリフレッシュレート（例えば、１２０Ｈｚ）が、第１のＴＦＴアレイＡＲ１におけるリフレッシュレート（例えば、６０Ｈｚ）よりも高い構成を採用してもよい。

なお、各ＴＦＴアレイのドライブレートを異なる構成としてもよい。以下、図１３、１４を用いて、ドライブレートの概念について説明する。

図１３に示す例においては、各画素電極ＰＩＴが、薄膜トランジスタＴＦＴを介して、それぞれ一本のソース線ＳＬに接続されている。そのため、ゲート線ＧＬからゲート信号が供給され、各薄膜トランジスタＴＦＴがオン状態となるタイミングにおいて、各画素電極ＰＩＴには、各ソース線ＳＬからのソース信号が、時分割されることなく供給される。

一方、図１４に示す例においては、隣り合う２つの画素電極ＰＩＴが、薄膜トランジスタＴＦＴを介して、共通の一本のソース線ＳＬに接続されている。また、この隣り合う２つの画素電極ＰＩＴは、それぞれ異なるゲート線ＧＬに接続されており、ゲート信号の伝達に応じて、異なるタイミングでオン状態となる。そして、共通の一本のソース線ＳＬに伝達されたソース信号が時分割されて、隣り合う２つの画素電極ＰＩＴに供給される。

このように、一つのソース信号を時分割して、ｎ個の画素電極ＰＩＴに供給する構成を、時分割せずにソース信号を画素電極ＰＩＴに供給する構成と比較して、ｎ倍のドライブレートを有する構成であると定義する。即ち、図１４に示した構成は、図１３に示した構成と比較して、２倍のドライブレートを有することになる。別の言い方をすると、複数のゲート線の延伸方向に並んだ各画素電極ＰＩＴに接続されるゲート線の本数が多い程、ドライブレートは高くなる。例えば、図１３に示す例においては、第１の方向に１列に配列された画素電極ＰＩＴは１本のゲート線ＧＬと接続されている。一方、図１４に示す例においては、第１の方向に１列に配列された画素電極ＰＩＴは２本のゲート線ＧＬと接続されている。そのため、図１３に示す例のドライブレートを１とすると、、図１４に示す例のドライブレートは２となる。従って、図１４に示す例のドライブレートは、図１３に示す例のドライブレートと比較して高い。

このドライブレートが高ければ高いほど、ソース線ＳＬの本数を減らすことができるため、ソースドライバの数、又はソースドライバに設けられた端子の数を削減することができ、コスト削減を図ることが可能となる。

一方で、ドライブレートが高ければ高いほど、一つの画素電極ＰＩＴにソース信号を書き込める時間が短くなる。即ち、ｎ倍のドライブレートの構成においては、一つの画素電極ＰＩＴにソース信号を書き込める時間は、１/ｎ倍となる。そのため、薄膜トランジスタＴＦＴの性能に応じて、ドライブレートの上限が存在する。特に、リフレッシュレートが高い領域においては、同じドライブレートであっても一つの画素電極ＰＩＴに書き込める時間が短くなるため、リフレッシュレートが低い領域と比較して、ドライブレートの上限は低くなる。そのため、例えば第１のＴＦＴアレイＡＲ１におけるリフレッシュレートが、第２のＴＦＴアレイＡＲ２におけるリフレッシュレートよりも低いような場合には、第１のＴＦＴアレイＡＲ１におけるドライブレートを第２のＴＦＴアレイＡＲ２のドライブレートよりも高く設定する構成とすることが望ましい。このような構成とすることにより、高速駆動が必要な第２のＴＦＴアレイＡＲ２においてはリフレッシュレートを優先すると共に、高速駆動が不要な第１のＴＦＴアレイＡＲ１においては、コスト削減を優先する構成を実現することができる。

なお、図６、７、及び図１０に示したような、第１のＴＦＴアレイＡＲ１におけるドライブレートが、第２のＴＦＴアレイＡＲ２のドライブレートよりも高い構成の場合、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のゲート線ＧＬ１の本数が、第２のＴＦＴアレイＡＲ２が配置された領域における単位面積当たりの第２のゲート線ＧＬ２の本数よりも多い構成となる。また、第１のＴＦＴアレイＡＲ１が配置された領域における単位面積当たりの第１のソース線ＳＬ１の本数が、第２のＴＦＴアレイＡＲ２が配置された領域における単位面積当たりの第２のソース線ＳＬ２の本数よりも少ない構成となる。

図１５に示す例においては、第１のＴＦＴアレイＡＲ１が配置された領域における第２の方向の幅が、第２のＴＦＴアレイＡＲ２が配置された領域における第２の方向の幅よりも小さい構成としている。そのため、第１のＴＦＴアレイＡＲ１が配置された領域におけるゲートスキャン方向（第２の方向）の画素数が、第２のＴＦＴアレイＡＲ２が配置された領域におけるゲートスキャン方向（第２の方向）の画素数よりも少ない。その結果、各ＴＦＴアレイで、同じ性能の薄膜トランジスタＴＦＴを用いていた場合であっても、第１のＴＦＴアレイＡＲ１におけるリフレッシュレートを、第２のＴＦＴアレイＡＲ２におけるリフレッシュレートよりも高く設定することが可能となる。また、第１のＴＦＴアレイＡＲ１におけるドライブレートを、第２のＴＦＴアレイＡＲ２におけるドライブレートよりも高く設定することが可能となる。なお、図１５に示す例においては、第１のＴＦＴアレイＡＲ１が配置された領域における第２の方向の幅が、第２のＴＦＴアレイＡＲ２が配置された領域における第２の方向の幅よりも小さい構成としたが、第２のＴＦＴアレイＡＲ２が配置された領域における第２の方向の幅が、第１のＴＦＴアレイＡＲ１が配置された領域における第２の方向の幅よりも小さい構成としてもよい。そのような構成の場合、第２のＴＦＴアレイＡＲ２におけるリフレッシュレートを、第１のＴＦＴアレイＡＲ１におけるリフレッシュレートよりも高く設定してもよい。また、第２のＴＦＴアレイＡＲ２におけるドライブレートを、第１のＴＦＴアレイＡＲ１におけるドライブレートよりも高く設定してもよい。

なお、図１乃至図１５を用いて上述した例において、各ＴＦＴアレイが互いに絶縁状態にあるため、各ＴＦＴアレイが配置された領域における単位面積当たりの画素数を異ならせる構成とすることも可能である。例えば、第２のＴＦＴアレイＡＲ２において、第１のＴＦＴアレイＡＲ１の解像度よりも高い解像度が要求される場合、第２のＴＦＴアレイＡＲ２が配置された領域における単位面積当たりの画素数を、第２のＴＦＴアレイＡＲ２が配置された領域における単位面積当たりの画素数よりも多い構成としてもよい。

なお、本実施形態における表示装置１は、第１の基板ＳＵＢ内において、複数の画素電極と対向するように配置されたコモン電極を有している。コモン電極の配置例を示す模式図である図１６に示すように、第１のＴＦＴアレイＡＲ１と対向する第１のコモン電極ＣＩＴ１と、第２のＴＦＴアレイと対向する第２のコモン電極ＣＩＴ２とを別々に設け、相互に離間して配置することにより電気的に絶縁するとともに、第１のコモン電極ＣＩＴ１に印加する電圧と、第２のコモン電極ＣＩＴ２に印加する電圧とを異ならせる構成としてもよい。例えば、上述したドライブレート、及びリフレッシュレートの兼ね合いで、第２のＴＦＴアレイＡＲ２の画素電極ＰＩＴに対するソース信号の書き込み時間が、第１のＴＦＴアレイＡＲ１の画素電極ＰＩＴに対するソース信号の書き込み時間よりも短くなる場合がある。そのような場合、第２のＴＦＴアレイＡＲ２において用いる薄膜トランジスタＴＦＴとして、第１のＴＦＴアレイＡＲ１において用いる薄膜トランジスタＴＦＴよりも大きい面積を有するものを使用することが考えられる。薄膜トランジスタＴＦＴの面積が大きくなると、薄膜トランジスタＴＦＴとゲート線ＧＬとの容量結合が大きくなるため、最適なコモン電圧が低くなる。そのため、第２のＴＦＴアレイＡＲ２において用いる薄膜トランジスタＴＦＴとして、第１のＴＦＴアレイＡＲ１において用いる薄膜トランジスタＴＦＴよりも大きい面積を有するものを使用する場合においては、第１のＴＦＴアレイＡＲ１と対向する第１のコモン電極ＣＩＴ１に印加する電圧よりも、第２のＴＦＴアレイＡＲ２と対向する第２のコモン電極ＣＩＴ２に印加する電圧を低く設定することが望ましい。同様に、第３のＴＦＴアレイＡＲ３と対向する第３のコモン電極ＣＩＴ３を、第１のコモン電極ＣＩＴ１、第２のコモン電極ＣＩＴ２とは別に設けるとともに、第３のコモン電極ＣＩＴ３に印加する電圧と、第１のコモン電極ＣＩＴ１、第２のコモン電極ＣＩＴ２に印加する電圧とを異ならせる構成としてもよい。

また、各ＴＦＴアレイにおける薄膜トランジスタＴＦＴの大きさが異なる場合、所望の明るさを出すのに必要な電圧が変わる。そのため、各ＴＦＴアレイに供給するソース信号の階調特性を異ならせる構成としてもよい。図１７は、第１のＴＦＴアレイＡＲ１に供給する第１のソース信号の階調特性と、第２のＴＦＴアレイＡＲ２に供給する第２のソース信号の階調特性とを異ならせる例を示す概念図である。図１７おいて、実線は、第１のソースドライバＳＤＲ１からの出力電圧と階調との関係（第１の階調特性）を示し、破線は、第２のソースドライバＳＤＲ２からの出力電圧と階調との関係（第２の階調特性）を示す。例えば、第２のＴＦＴアレイＡＲ２において用いる薄膜トランジスタＴＦＴとして、第１のＴＦＴアレイＡＲ１において用いる薄膜トランジスタＴＦＴよりも大きい面積を有するものを使用する場合、所望の明るさを出すのに必要な電圧値は高くなる。従って、図１７に示すように、同じ階調で比較した場合に、第２のソースドライバＳＤＲ２からの出力電圧を、第１のソースドライバＳＤＲ１からの出力電圧よりも高く設定することが望ましい。

また、各ＴＦＴアレイにおけるリフレッシュレートに応じて、各ＴＦＴアレイに供給するゲート信号の振幅を異ならせる構成としてもよい。図１８において、実線は、第１のゲートドライバＧＤＲ１からの出力電圧と時間との関係を示し、破線は、第２のゲートドライバＧＤＲ２からの出力電圧と時間との関係を示す。例えば、第２のＴＦＴアレイＡＲ２のリフレッシュレートが、第１のＴＦＴアレイＡＲ１のリフレッシュレートよりも高い場合、第２のゲートドライバＧＤＲ２からの出力電圧を、第１のゲートドライバＧＤＲ１からの出力電圧よりも大きくすることが望ましい。このような構成とすることにより、第２のゲート線ＧＬ２に供給される第２のゲート信号の振幅を、第１のゲート線ＧＬ１に供給される第１のゲート信号の振幅よりも大きくすることができ、第２のＴＦＴアレイＡＲ２において、高い応答速度を得ることができる。

また、第１のＴＦＴアレイＡＲ１が形成された領域においてカーナビゲーションシステムのような静止画を表示する場合は、表示画像におけるムラの発生を抑制すべく、第１のゲート線ＧＬ１に供給される第１のゲート信号の振幅を、第２のゲート線ＧＬ２に供給される第２のゲート信号の振幅よりも小さくすることが望ましい。

図１９は、本実施形態における液晶層ＬＣと、液晶層ＬＣの周囲に配置され、第１の基板ＳＵＢと、第１の基板ＳＵＢと対向して配置される対向基板とを接着するシール部材Ｌとの配置例を示す模式図である。図１９に示す例においては、第１の基板ＳＵＢ内に複数のＴＦＴアレイが形成されていたとしても、それらの境界位置に関わらず、一つの液晶層ＬＣが、平面視で第１の基板ＳＵＢ全体に形成されている。このような構成とすることにより、各ＴＦＴアレイ間にシール部材が配置されないため、複数のＴＦＴアレイ間における境界の視認性をより下げることが可能となる。

ただし、図２０に示すように、ＴＦＴアレイ毎に液晶層を分離して設ける構成としてもよい。具体的には、第１のＴＦＴアレイＡＲ１が形成された領域には第１の液晶層ＬＣ１を形成し、この第１の液晶層ＬＣ１の周囲に第１のシール部材Ｌ１を形成する構成としてもよい。同様に、第２のＴＦＴアレイＡＲ２が形成された領域に、第２の液晶層ＬＣ２と、第２の液晶層ＬＣ２の周囲に配置された第２のシール部材Ｌ２と、を形成し、第３のＴＦＴアレイＡＲ３が形成された領域に、第３の液晶層ＬＣ３と、第３の液晶層ＬＣ３の周囲に配置された第３のシール部材Ｌ３と、を形成する構成としてもよい。図２０に示した構成であれば、第１の液晶層ＬＣ１に用いる液晶材料と、第２の液晶層ＬＣ２に用いる液晶材料と、を異ならせることが可能となる。そのため、例えば第２のＴＦＴアレイＡＲ２におけるリフレッシュレートが、第１のＴＦＴアレイＡＲ１におけるリフレッシュレートよりも高い場合には、高速駆動に適した液晶材料を第２の液晶層ＬＣ２に用い、通常の液晶材料を第１の液晶層ＬＣ１に用いるような構成とすることが望ましい。例えば、第２の液晶層ＬＣ２に用いる液晶材料を、第１の液晶層ＬＣ１に用いる液晶材料よりも低粘度の材料を用いることが可能である。

さらに、図２１に示すように、第１のＴＦＴアレイＡＲ１と第３のＴＦＴアレイＡＲ３との間には第１のシール部材Ｌ１の一辺のみを配置し、第１のＴＦＴアレイＡＲ１と第２のＴＦＴアレイＡＲ２との間には第２のシール部材Ｌ２の一辺のみを配置する構成としてもよい。このような構成とすることにより、各ＴＦＴアレイ間の第１の方向の距離を、その間に配置される一つのシール部材の幅とすることができるため、図２０に示した構成と比較して、複数のＴＦＴアレイ間における境界の視認性を下げることが可能となる。

以上、本開示の第１の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。

１ 表示装置、ＳＵＢ 第１の基板、ＡＲ１ 第１のＴＦＴアレイ、ＡＲ２ 第２のＴＦＴアレイ、ＡＲ３ 第３のＴＦＴアレイ、ＧＬ ゲート線、ＳＬ ソース線、ＴＦＴ 薄膜トランジスタ、ＰＩＴ 画素電極、ＧＬ１ 第１のゲート線、ＳＬ１ 第１のソース線、ＧＤ１ 第１のゲート引出線、ＧＬ２ 第２のゲート線、ＳＬ２ 第２のソース線、ＧＤ２ 第２のゲート引出線、ＧＬ３ 第３のゲート線、ＳＬ３ 第３のソース線、ＧＤ３ 第３のゲート引出線、ＳＤＲ１ 第１のソースドライバ、ＧＤＲ１ 第１のゲートドライバ、ＳＤＲ２ 第２のソースドライバ、ＧＤＲ２ 第２のゲートドライバ、ＳＤＲ３ 第３のソースドライバ、ＧＤＲ３ 第３のゲートドライバ、ＣＩＴ コモン電極、ＣＩＴ１ 第１のコモン電極、ＣＩＴ２ 第２のコモン電極、ＣＩＴ３ 第３のコモン電極、ＥＤ１ 第１の端辺、ＥＤ２ 第２の端辺、ＥＤ３ 第３の端辺、ＥＤ４ 第４の端辺、ＧＳ１ 第１のガラス基板、ＩＦ１ 第１の絶縁膜、ＩＦ２ 第２の絶縁膜、ＩＦ３ 第３の絶縁膜、ＣＨ コンタクトホール、ＡＦ１ 第１の配向膜、ＧＳ２ 第２のガラス基板、ＡＦ２ 第２の配向膜、ＳＵＢ２ 対向基板、ＬＣ 液晶層、ＬＣ１ 第１の液晶層、ＬＣ２ 第２の液晶層、ＬＣ３ 第３の液晶層、Ｌ シール部材、Ｌ１ 第１のシール部材、Ｌ２ 第２のシール部材、Ｌ３ 第３のシール部材、ＴＣＯＮ１ 第１のタイミングコントローラ、ＴＣＯＮ２ 第２のタイミングコントローラ。

Claims (20)

1. 第１の基板と、
   前記第１の基板に形成された第１のＴＦＴアレイ、及び第２のＴＦＴアレイと、を含み、
   前記第１のＴＦＴアレイは、
   第１の方向に延伸する複数の第１のゲート線と、
   前記第１の方向に交差する第２の方向に延伸する複数の第１のソース線と、を含み、
   前記第２のＴＦＴアレイは、
   前記第１の方向と前記第２の方向のいずれか一方に延伸する複数の第２のゲート線と、
   前記第１の方向と前記第２の方向のいずれか他方に延伸する複数の第２のソース線と、を含み、
   前記第１のＴＦＴアレイ、及び前記第２のＴＦＴアレイは、互いに電気的に絶縁されており、前記第１の方向に互いに隣接して配置された、
   表示装置。
2. 前記第１のＴＦＴアレイは、前記第２の方向に延伸し、前記複数の第１のゲート線と接続された複数の第１のゲート引出線を更に含む、
   請求項１に記載の表示装置。
3. 前記複数の第１のゲート線にゲート信号を供給する第１のゲートドライバと、
   前記複数の第１のソース線にソース信号を供給する第１のソースドライバと、
   を更に含み、
   前記第１のゲートドライバ、及び前記第１のソースドライバは、前記第１の基板における端辺の内、前記第１の方向に延伸する端辺に沿って配置された、
   請求項２に記載の表示装置。
4. 前記複数の第２のゲート線が前記第１の方向に延伸し、
   前記複数の第２のソース線が前記第２の方向に延伸し、
   前記複数の第２のゲート線にゲート信号を供給する第２のゲートドライバと、
   前記複数の第２のソース線にソース信号を供給する第２のソースドライバと、
   を更に含み、
   前記第２のゲートドライバは、前記第１の基板における端辺の内、前記第２の方向に延伸する端辺に沿って配置され、
   前記第２のソースドライバは、前記第１の基板における端辺の内、前記第１の方向に延伸する端辺に沿って配置された、
   請求項３に記載の表示装置。
5. 前記第１の方向に延伸する複数の第３のゲート線と、前記第２の方向に延伸する複数の第３のソース線と、を含む第３のＴＦＴアレイと、
   前記複数の第３のゲート線にゲート信号を供給する第３のゲートドライバと、
   前記複数の第３のソース線にソース信号を供給する第３のソースドライバと、を更に含み、
   前記第３のＴＦＴアレイが、前記第１の基板上に形成され、前記第１のＴＦＴアレイ、及び前記第２のＴＦＴアレイと電気的に絶縁されており、
   前記第３のＴＦＴアレイが、前記第１のＴＦＴアレイに隣接し、前記第１のＴＦＴアレイに対して前記第２のＴＦＴアレイの反対側に配置され、
   前記第３のゲートドライバは、前記第１の基板における端辺の内、前記第２のゲートドライバが沿って配置された端辺と対向する端辺に沿って配置され、
   前記第３のソースドライバは、前記第１の基板における端辺の内、前記第１の方向に延伸する端辺に沿って配置された、
   請求項４に記載の表示装置。
6. 前記複数の第２のゲート線にゲート信号を供給する第２のゲートドライバと、
   前記複数の第２のソース線にソース信号を供給する第２のソースドライバと、
   を更に含み、
   前記複数の第２のゲート線が前記第１の方向に延伸し、
   前記複数の第２のソース線が前記第２の方向に延伸し、
   前記第２のＴＦＴアレイが、前記第２の方向に延伸し、前記複数の第２のゲート線と接続された複数の第２のゲート引出線を更に含み、
   前記第２のゲートドライバ、及び前記第２のソースドライバは、前記第１の基板における端辺の内、前記第１の方向に延伸する端辺に沿って配置された、
   請求項１に記載の表示装置。
7. 前記第１の基板は、前記第２の方向に延伸する端辺が湾曲している、
   請求項６に記載の表示装置。
8. 前記複数の第２のゲート線にゲート信号を供給する第２のゲートドライバと、
   前記複数の第２のソース線にソース信号を供給する第２のソースドライバと、
   を更に含み、
   前記複数の第２のソース線が前記第１の方向に延伸し、
   前記複数の第２のゲート線が前記第２の方向に延伸し、
   前記第２のＴＦＴアレイが、前記第１の方向に延伸し、前記複数の第２のゲート線と接続された複数の第２のゲート引出線を更に含み、
   前記第２のゲートドライバ、及び前記第２のソースドライバは、前記第１の基板における端辺の内、前記第２の方向に延伸する端辺に沿って配置された、
   請求項１に記載の表示装置。
9. 前記第１の基板は、前記第１の方向に延伸する端辺が湾曲している、
   請求項８に記載の表示装置。
10. 前記第１のＴＦＴアレイにおけるリフレッシュレートが、前記第２のＴＦＴアレイにおけるリフレッシュレートよりも低い、
    請求項１に記載の表示装置。
11. 前記第１のＴＦＴアレイにおけるドライブレートが、前記第２のＴＦＴアレイにおけるドライブレートよりも高い、
    請求項１０に記載の表示装置。
12. 前記第１のＴＦＴアレイが配置された領域における前記第２の方向の幅が、前記第２のＴＦＴアレイが配置された領域における前記第２の方向の幅よりも小さい、
    請求項１に記載の表示装置。
13. 前記第１のＴＦＴアレイにおけるリフレッシュレートが、前記第２のＴＦＴアレイにおけるリフレッシュレートよりも高い、
    請求項１２に記載の表示装置。
14. 前記第１のＴＦＴアレイにおけるドライブレートが、前記第２のＴＦＴアレイにおけるドライブレートよりも高い、
    請求項１２に記載の表示装置。
15. 前記第１のＴＦＴアレイが配置された領域における単位面積当たりの前記第１のゲート線の本数が、前記第２のＴＦＴアレイが配置された領域における単位面積当たりの前記第２のゲート線の本数よりも多く、
    前記第１のＴＦＴアレイが配置された領域における単位面積当たりの前記第１のソース線の本数が、前記第２のＴＦＴアレイが配置された領域における単位面積当たりの前記第２のソース線の本数よりも少ない、
    請求項１に記載の表示装置。
16. 前記第１のＴＦＴアレイが配置された領域における単位面積当たりの画素数が、前記第２のＴＦＴアレイが配置された領域における単位面積当たりの画素数よりも少ない、
    請求項１に記載の表示装置。
17. 前記第１のＴＦＴアレイと対向する第１のコモン電極と、
    前記第２のＴＦＴアレイと対向する第２のコモン電極と、を更に含み、
    前記第１のコモン電極に印加される電圧と、前記第２のコモン電極に印加される電圧と、が異なる、
    請求項１に記載の表示装置。
18. 前記複数の第１のソース線に第１のソース信号を供給する第１のソースドライバと、
    前記複数の第２のソース線に第２のソース信号を供給する第２のソースドライバと、
    を更に含み、
    前記第１のソースドライバは、第１の階調特性に基づき前記第１のソース信号を供給し、
    前記第２のソースドライバは、前記第１の階調特性とは異なる第２の階調特性に基づき前記第２のソース信号を供給する、
    請求項１に記載の表示装置。
19. 前記複数の第１のゲート線に第１のゲート信号を供給する第１のゲートドライバと、
    前記複数の第２のゲート線に第２のゲート信号を供給する第２のゲートドライバと、
    を更に含み、
    前記第２のゲート信号の振幅が、前記第１のゲート信号の振幅より大きい、
    請求項１に記載の表示装置。
20. 前記第２のＴＦＴアレイにおけるリフレッシュレートが、前記第１のＴＦＴアレイにおけるリフレッシュレートよりも高い、
    請求項１９に記載の表示装置。
    
    

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