JP2019205000A

JP2019205000A - Charge detection circuit and piezoelectric microphone

Info

Publication number: JP2019205000A
Application number: JP2018097120A
Authority: JP
Inventors: 雅信野村; Masanobu Nomura; 永純安達; Nobuyoshi Adachi
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2018-05-21
Filing date: 2018-05-21
Publication date: 2019-11-28

Abstract

To realize a charge detection circuit with improved S/N ratio and a piezoelectric microphone.SOLUTION: A piezoelectric microphone M1 includes a charge detection circuit D1, a first charge generation source 1, and a second charge generation source 11. Both the first charge generation source 1 and the second charge generation source 11 are membrane bodies using a piezoelectric thin film, and the second charge generation source 11 is connected to a gate of a second field effect transistor 14 such that the first charge generation source 1 outputs a signal output to a gate of a first field effect transistor 4 and an inverted signal to the gate of the second field effect transistor 14 when the second charge generation source 11 detects the same sound.SELECTED DRAWING: Figure 1

Description

この発明は、電荷検知回路およびそれを備える圧電マイクロフォンに関する。 The present invention relates to a charge detection circuit and a piezoelectric microphone including the same.

近年、センサの微小信号を、消費電力を抑えながらより高Ｓ／Ｎ比で検出することが求められている。たとえば高感度マイクロフォンなどでは、音を検出するセンサの微小信号を高Ｓ／Ｎ比で増幅する必要がある。 In recent years, it has been required to detect a minute signal of a sensor with a higher S / N ratio while suppressing power consumption. For example, in a high-sensitivity microphone or the like, it is necessary to amplify a minute signal of a sensor that detects sound with a high S / N ratio.

一般に、後段の増幅素子が低ノイズでかつダイナミックレンジが大きい前提においては、増幅回路のＳ／Ｎ比は、入力初段の増幅素子の性能に基づき決まる。 In general, on the assumption that the subsequent stage amplification element has low noise and a large dynamic range, the S / N ratio of the amplification circuit is determined based on the performance of the first stage amplification element.

従来は、このような用途ではしばしば入力初段に電界効果型トランジスタ（ＦＥＴ）が用いられ、なかでもＪＦＥＴ（Junction Field-Effect Transistor：接合型電界効果トランジスタ）が用いられる場合がある。 Conventionally, in such applications, a field effect transistor (FET) is often used at the input first stage, and in particular, a JFET (Junction Field-Effect Transistor) may be used.

図１２は、圧電マイクの論文（非特許文献１）に記載された電荷検知回路の回路図である。図１２において、Sensorと表記された電荷発生素子の一方端子はアースに接続され、他方端子はＪＦＥＴのゲートに接続されている。ＪＦＥＴのソースはアースに接続され、ＪＦＥＴのドレインは抵抗ＲＬを介して電源ＶＤＤに接続されている。ＪＦＥＴのソースと抵抗ＲＬの接続ノードとアースとの間の電位差として出力電圧Ｖｏｕｔが得られる。この検知回路はソース接地増幅回路となっている。 FIG. 12 is a circuit diagram of a charge detection circuit described in a piezoelectric microphone paper (Non-Patent Document 1). In FIG. 12, one terminal of the charge generation element represented as Sensor is connected to the ground, and the other terminal is connected to the gate of the JFET. The source of the JFET is connected to the ground, and the drain of the JFET is connected to the power supply VDD via the resistor RL. The output voltage Vout is obtained as a potential difference between the source of the JFET, the connection node of the resistor RL, and the ground. This detection circuit is a grounded source amplifier circuit.

Robert John Littrell, High Performance Piezoelectric MEMS Microphones, 2010, Figure 2.4，[2017年12月21日検索]，インターネット，<ＵＲＬ，https://deepblue.lib.umich.edu/bitstream/handle/2027.42/75833/rlittrel_1.pdf>Robert John Littrell, High Performance Piezoelectric MEMS Microphones, 2010, Figure 2.4, [Search December 21, 2017], Internet, <URL, https://deepblue.lib.umich.edu/bitstream/handle/2027.42/75833/ rlittrel_1.pdf>

一般に、ＦＥＴはＶｇｓ−Ｖｔｈ＞０（ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより高い）のＯＮ領域を用いて信号を検知するように使用する。しかし、このような使い方ではＳ／Ｎ比を向上させることに限界があり、さらにＳ／Ｎ比を向上させることが望まれている。 In general, the FET is used to detect a signal using an ON region where Vgs−Vth> 0 (the gate-source voltage Vgs is higher than the threshold voltage Vth). However, there is a limit to improving the S / N ratio in such usage, and further improvement of the S / N ratio is desired.

この発明は、上記の課題を解決するためになされたものであり、その目的は、高Ｓ／Ｎ比の信号検知が可能な電荷検知回路およびそれを備える圧電マイクロフォンを提供することである。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a charge detection circuit capable of detecting a signal with a high S / N ratio and a piezoelectric microphone including the same.

本開示は、第１電荷発生源および第２電荷発生源において発生する電荷を検知する電荷検知回路に関する。電荷検知回路は、第１電界効果トランジスタと、第１抵抗と、第２電界効果トランジスタと、第２抵抗と、第１コンデンサと、第２コンデンサとを備える。第１電界効果トランジスタは、第１電荷発生源に接続されるゲートと、第１電圧に固定された第１ノードに接続されるソースと、第１出力ノードに接続されるドレインとを有する。第１抵抗は、第１出力ノードと第２電圧に固定された第２ノードとの間に接続される。第２電界効果トランジスタは、第２電荷発生源に接続されるゲートと、第１ノードに接続されるソースと、第２出力ノードに接続されるドレインとを有する。第２抵抗は、第２出力ノードと第２ノードとの間に接続される。第１コンデンサは、第２電界効果トランジスタのゲートと第１出力ノードとの間に接続される。第２コンデンサは、第１電界効果トランジスタのゲートと第２出力ノードとの間に接続される。 The present disclosure relates to a charge detection circuit that detects charges generated in a first charge generation source and a second charge generation source. The charge detection circuit includes a first field effect transistor, a first resistor, a second field effect transistor, a second resistor, a first capacitor, and a second capacitor. The first field effect transistor has a gate connected to the first charge generation source, a source connected to the first node fixed to the first voltage, and a drain connected to the first output node. The first resistor is connected between the first output node and a second node fixed at the second voltage. The second field effect transistor has a gate connected to the second charge generation source, a source connected to the first node, and a drain connected to the second output node. The second resistor is connected between the second output node and the second node. The first capacitor is connected between the gate of the second field effect transistor and the first output node. The second capacitor is connected between the gate of the first field effect transistor and the second output node.

本発明によれば、第１コンデンサおよび第２コンデンサで形成される電荷検知回路中の帰還回路によって、出力信号が増大し、感度が向上するとともにＳ／Ｎ比も改善される。 According to the present invention, the output signal is increased by the feedback circuit in the charge detection circuit formed by the first capacitor and the second capacitor, so that the sensitivity is improved and the S / N ratio is also improved.

実施の形態１の圧電マイクロフォンおよび電荷検知回路の構成を示す回路図である。FIG. 3 is a circuit diagram illustrating configurations of a piezoelectric microphone and a charge detection circuit according to the first embodiment. 実施の形態１の電荷発生源の構造を示す平面図である。2 is a plan view showing a structure of a charge generation source according to Embodiment 1. FIG. 実施の形態１の電荷発生源の構造を示す断面図である。FIG. 3 is a cross-sectional view showing the structure of the charge generation source according to the first embodiment. 図１の第１抵抗、第２抵抗の具体例である。It is a specific example of the 1st resistance of FIG. 1, and a 2nd resistance. 第１および第２電界効果トランジスタのＩｄ−Ｖｇｓ特性を示す図である。It is a figure which shows the Id-Vgs characteristic of a 1st and 2nd field effect transistor. 感度およびノイズのシミュレーション結果と実験結果を示す図である。It is a figure which shows the simulation result and experimental result of a sensitivity and noise. Ｓ／Ｎ比のシミュレーション結果と実験結果を示す図である。It is a figure which shows the simulation result and experiment result of S / N ratio. 実施の形態２の圧電マイクロフォンの構成を示す回路図である。FIG. 6 is a circuit diagram illustrating a configuration of a piezoelectric microphone according to a second embodiment. 実施の形態２の電荷発生源の構造を示す平面図である。6 is a plan view showing a structure of a charge generation source according to Embodiment 2. FIG. 実施の形態２の電荷発生源の構造を示す断面図である。6 is a cross-sectional view showing a structure of a charge generation source according to Embodiment 2. FIG. 実施の形態３の圧電マイクロフォンＭ３の構成を示す回路図である。6 is a circuit diagram illustrating a configuration of a piezoelectric microphone M3 according to Embodiment 3. FIG. 圧電マイクの論文（非特許文献１）に記載された電荷検知回路の回路図である。It is a circuit diagram of the electric charge detection circuit described in the paper (nonpatent literature 1) of a piezoelectric microphone.

以下、本発明の実施の形態とについて、図面を参照しつつ比較しながら説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰り返さない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, about the same or equivalent part in a figure, the same code | symbol is attached | subjected and the description is not repeated.

［実施の形態１］
図１は、実施の形態１の圧電マイクロフォンおよび電荷検知回路の構成を示す回路図である。図１を参照して、圧電マイクロフォンＭ１は、第１電荷発生源１および第２電荷発生源１１と、電荷検知回路Ｄ１とを備える。 [Embodiment 1]
FIG. 1 is a circuit diagram showing the configuration of the piezoelectric microphone and the charge detection circuit of the first embodiment. Referring to FIG. 1, the piezoelectric microphone M1 includes a first charge generation source 1, a second charge generation source 11, and a charge detection circuit D1.

電荷検知回路Ｄ１は、第１電荷発生源１および第２電荷発生源１１において発生する電荷を検知するように構成される。電荷検知回路Ｄ１は、第１電界効果トランジスタ４と、第１抵抗２と、第２電界効果トランジスタ１４と、第２抵抗１２と、第１コンデンサ８と、第２コンデンサ１８とを備える。 The charge detection circuit D1 is configured to detect charges generated in the first charge generation source 1 and the second charge generation source 11. The charge detection circuit D1 includes a first field effect transistor 4, a first resistor 2, a second field effect transistor 14, a second resistor 12, a first capacitor 8, and a second capacitor 18.

第１電界効果トランジスタ４は、第１電荷発生源１に接続されるゲートと、第１電圧に固定された第１ノードＧＮＤに接続されるソースと、第１出力ノードＮｏｕｔ１に接続されるドレインとを有する。第１抵抗２は、第１出力ノードＮｏｕｔ１と第２電圧ＶＤＤに固定された第２ノードとの間に接続される。 The first field effect transistor 4 includes a gate connected to the first charge generation source 1, a source connected to the first node GND fixed to the first voltage, and a drain connected to the first output node Nout1. Have The first resistor 2 is connected between the first output node Nout1 and the second node fixed to the second voltage VDD.

第２電界効果トランジスタ１４は、第２電荷発生源１１に接続されるゲートと、第１ノードＧＮＤに接続されるソースと、第２出力ノードＮｏｕｔ２に接続されるドレインとを有する。第２抵抗１２は、第２出力ノードＮｏｕｔ２と第２電圧ＶＤＤに固定された第２ノードとの間に接続される。 The second field effect transistor 14 has a gate connected to the second charge generation source 11, a source connected to the first node GND, and a drain connected to the second output node Nout2. The second resistor 12 is connected between the second output node Nout2 and the second node fixed to the second voltage VDD.

電荷検知回路Ｄ１は、第１コンデンサ８および第２コンデンサ１８からなる帰還回路を含む。第１コンデンサ８は、第２電界効果トランジスタ１４のゲートと第１出力ノードＮｏｕｔ１との間に接続される。第２コンデンサ１８は、第１電界効果トランジスタ４のゲートと第２出力ノードＮｏｕｔ２との間に接続される。 The charge detection circuit D1 includes a feedback circuit including a first capacitor 8 and a second capacitor 18. The first capacitor 8 is connected between the gate of the second field effect transistor 14 and the first output node Nout1. The second capacitor 18 is connected between the gate of the first field effect transistor 4 and the second output node Nout2.

電荷検知回路Ｄ１は、さらに、第１電界効果トランジスタ４のゲート電圧を安定化させる抵抗６と、第２電界効果トランジスタ１４のゲート電圧を安定化させる抵抗１６とを含む。 The charge detection circuit D1 further includes a resistor 6 that stabilizes the gate voltage of the first field effect transistor 4 and a resistor 16 that stabilizes the gate voltage of the second field effect transistor 14.

好ましくは、電荷検知回路Ｄ１は、第１電荷発生源１と第２電荷発生源１１から、互いに反転した信号を受ける。これらの電圧発生源からの信号は微弱な信号であり、第１電界効果トランジスタ４および第２電界効果トランジスタ１４はゲート電圧がしきい値電圧より低い領域で検知することが好ましい。そのため、好ましくは、第１電界効果トランジスタ４および第２電界効果トランジスタ１４は、サブスレッショルド領域で動作する。 Preferably, the charge detection circuit D1 receives signals inverted from each other from the first charge generation source 1 and the second charge generation source 11. Signals from these voltage generation sources are weak signals, and the first field effect transistor 4 and the second field effect transistor 14 are preferably detected in a region where the gate voltage is lower than the threshold voltage. Therefore, preferably, the first field effect transistor 4 and the second field effect transistor 14 operate in the subthreshold region.

図２は、実施の形態１の電荷発生源の構造を示す平面図である。図３は実施の形態１の電荷発生源の構造を示す断面図である。 FIG. 2 is a plan view showing the structure of the charge generation source according to the first embodiment. FIG. 3 is a sectional view showing the structure of the charge generation source according to the first embodiment.

第１電荷発生源１および第２電荷発生源１１は、図２、図３に示すような圧電薄膜メンブレンを有する素子で構成される。 The first charge generation source 1 and the second charge generation source 11 are composed of elements having piezoelectric thin film membranes as shown in FIGS.

第１電荷発生源１は、中央部に貫通孔が設けられたシリコン基板３１と、シリコン基板３１の貫通孔を覆うように形成された下地薄膜層３２と、下地薄膜層３２の上に交互に積層された円環状の電極薄膜層３５，３６，３７と、円板状の圧電体薄膜層３３，３４とを含む。 The first charge generation source 1 includes a silicon substrate 31 having a through hole in the center, a base thin film layer 32 formed so as to cover the through hole of the silicon substrate 31, and a base thin film layer 32 alternately. It includes laminated electrode thin film layers 35, 36, and 37 and disk-shaped piezoelectric thin film layers 33 and 34.

電極薄膜層３５および３７は、図示しない導電体によって電気的に接続され、図１の端子Ｔ１ａに接続される。電極薄膜層３６は、図１の端子Ｔ１ｂに接続される。 The electrode thin film layers 35 and 37 are electrically connected by a conductor (not shown) and connected to the terminal T1a in FIG. The electrode thin film layer 36 is connected to the terminal T1b in FIG.

第２電荷発生源１１は、中央部に貫通孔が設けられたシリコン基板４１と、シリコン基板４１の貫通孔を覆うように形成された下地薄膜層４２と、下地薄膜層４２の上に交互に積層された円環状の電極薄膜層４５，４６，４７と、円板状の圧電体薄膜層４３，４４とを含む。なお、シリコン基板４１は、シリコン基板３１と同じシリコン基板であっても別のシリコン基板であっても良い。 The second charge generation source 11 is alternately formed on the silicon substrate 41 provided with a through hole in the center, the base thin film layer 42 formed so as to cover the through hole of the silicon substrate 41, and the base thin film layer 42. It includes laminated annular electrode thin film layers 45, 46, and 47 and disk-shaped piezoelectric thin film layers 43 and 44. The silicon substrate 41 may be the same silicon substrate as the silicon substrate 31 or a different silicon substrate.

電極薄膜層４５および４７は、図示しない導電体によって電気的に接続され、図１の端子Ｔ２ｂに接続される。電極薄膜層４６は、図１の端子Ｔ２ａに接続される。 The electrode thin film layers 45 and 47 are electrically connected by a conductor (not shown) and connected to the terminal T2b in FIG. The electrode thin film layer 46 is connected to the terminal T2a of FIG.

第１電荷発生源１と、第２電荷発生源１１は、電極薄膜層と端子の関係が互いに逆極性になるように電極薄膜層と端子とが接続されている。第１電荷発生源１が音源に対して下地薄膜層３２が対向し、第２電荷発生源１１が、同じ音源に対して下地薄膜層４２が対向するように設置された場合、同じ音波が圧電体薄膜層に入射されると、第１電荷発生源１と第２電荷発生源１１の各々は、互いに反転した信号を電荷検知回路Ｄ１に出力する。 In the first charge generation source 1 and the second charge generation source 11, the electrode thin film layer and the terminal are connected so that the relationship between the electrode thin film layer and the terminal is opposite to each other. When the first charge generation source 1 is installed so that the base thin film layer 32 faces the sound source and the second charge generation source 11 is set so that the base thin film layer 42 faces the same sound source, the same sound wave is piezoelectric. When incident on the thin body film layer, each of the first charge generation source 1 and the second charge generation source 11 outputs inverted signals to the charge detection circuit D1.

第１電荷発生源１，第２電荷発生源１１の各容量値は、たとえば１．９ｐＦ、音圧１Ｐａ入力時の電荷発生量は、たとえば１．３Ｅ−１４Ｃである。 The capacitance values of the first charge generation source 1 and the second charge generation source 11 are, for example, 1.9 pF, and the charge generation amount when the sound pressure is 1 Pa is, for example, 1.3E-14C.

図４は、図１の第１抵抗、第２抵抗の具体例である。第１抵抗２、第２抵抗１２を、ポリシリコンなどの薄膜抵抗や不純物拡散層を用いた抵抗で実現してもよい。しかし、高抵抗を半導体チップに集積する場合、これらの抵抗では面積が大きくなる。したがって、図４に示すように、第１抵抗２は、固定電圧に結合されたゲートを有する第３電界効果トランジスタ５３を備え、第２抵抗１２は、固定電圧に結合されたゲートを有する第４電界効果トランジスタ５４を備えることが好ましい。ポリシリコンなどの薄膜抵抗や不純物拡散層を用いた抵抗よりも、電界効果トランジスタの導通抵抗を利用する抵抗の方が、高抵抗を少ない面積で形成することが可能である。 FIG. 4 is a specific example of the first resistor and the second resistor in FIG. The first resistor 2 and the second resistor 12 may be realized by a thin film resistor such as polysilicon or a resistor using an impurity diffusion layer. However, when high resistances are integrated on a semiconductor chip, these resistors have a large area. Accordingly, as shown in FIG. 4, the first resistor 2 includes a third field effect transistor 53 having a gate coupled to a fixed voltage, and the second resistor 12 includes a fourth gate having a gate coupled to a fixed voltage. A field effect transistor 54 is preferably provided. A resistor using the conduction resistance of a field effect transistor can be formed with a smaller area than a resistor using a thin film resistor such as polysilicon or an impurity diffusion layer.

このように、抵抗を電界効果トランジスタで形成することによって、検知回路全体を小型化できる。なお、抵抗６，１６も同様に電界効果トランジスタで形成しても良い。第１抵抗２および第２抵抗１２の各抵抗値は、例えば７５ｋΩである。また、ゲート電圧安定化用の抵抗６，１６の各抵抗値は、例えば１０ＧΩである。 Thus, the entire sensing circuit can be reduced in size by forming the resistor with a field effect transistor. Similarly, the resistors 6 and 16 may be formed of field effect transistors. Each resistance value of the first resistor 2 and the second resistor 12 is, for example, 75 kΩ. The resistance values of the gate voltage stabilizing resistors 6 and 16 are, for example, 10 GΩ.

また、第１抵抗２、第２抵抗１２、抵抗６，１６として、逆方向ツェナダーオードの抵抗成分を用いてもよい。 Further, as the first resistor 2, the second resistor 12, and the resistors 6 and 16, a resistance component of a reverse zener diode may be used.

図５は、第１および第２電界効果トランジスタのＩｄ−Ｖｇｓ特性を示す図である。第１電界効果トランジスタ４，第２電界効果トランジスタ１４の各々は、入力容量Ｃｉｓｓ＝１５ｐＦ、帰還容量Ｃｒｓｓ＝１ｐＦであり、Ｉｄ−Ｖｇｓ特性は図５に示す通りの特性である。第１電荷発生源１および第２電荷発生源１１が出力する信号は、第１電界効果トランジスタ４および第２電界効果トランジスタ１４において、ゲート電圧０Ｖ付近のサブスレッショルド領域を用いて増幅される。 FIG. 5 is a diagram showing Id-Vgs characteristics of the first and second field effect transistors. Each of the first field effect transistor 4 and the second field effect transistor 14 has an input capacitance Ciss = 15 pF and a feedback capacitance Crss = 1 pF, and the Id-Vgs characteristics are as shown in FIG. Signals output from the first charge generation source 1 and the second charge generation source 11 are amplified in the first field effect transistor 4 and the second field effect transistor 14 using a subthreshold region near a gate voltage of 0V.

また、図１の第１コンデンサ８および第２コンデンサ１８の容量値は、増幅帰還回路において増幅率Ａ（＞１）、帰還率Ｈ（＜１）としたときに、増幅帰還回路のループゲインＡ×Ｈ≦１の条件を満たす容量値に設定する。 Further, when the capacitance values of the first capacitor 8 and the second capacitor 18 in FIG. 1 are the amplification factor A (> 1) and the feedback factor H (<1) in the amplification feedback circuit, the loop gain A of the amplification feedback circuit is shown. The capacitance value satisfying the condition of xH ≦ 1 is set.

次に、図１の電荷増幅回路の動作の概略を説明する。まず、第１電荷発生源１から発生した交流信号（正転位相）は、第１電界効果トランジスタ４で反転増幅され出力ノードＮｏｕｔ１に反転位相で出力される。 Next, an outline of the operation of the charge amplifier circuit of FIG. 1 will be described. First, the AC signal (forward rotation phase) generated from the first charge generation source 1 is inverted and amplified by the first field effect transistor 4 and output to the output node Nout1 in the inverted phase.

また、第２電荷発生源１１から発生した交流信号（反転位相）は、第２電界効果トランジスタ１４で反転増幅され出力ノードＮｏｕｔ２に正転位相で出力される。 The AC signal (inverted phase) generated from the second charge generation source 11 is inverted and amplified by the second field effect transistor 14 and output to the output node Nout2 in the normal phase.

出力ノードＮｏｕｔ１からは第１コンデンサ８を介して信号の一部が第２電界効果トランジスタ１４のゲートに帰還され（反転位相）、第２電荷発生源１１から発生した交流信号（反転位相）と加算され、さらに第２電界効果トランジスタ１４で反転増幅され出力ノードＮｏｕｔ２に正転位相で出力される。 A part of the signal is fed back from the output node Nout1 to the gate of the second field effect transistor 14 via the first capacitor 8 (inverted phase) and added to the AC signal (inverted phase) generated from the second charge generation source 11. Further, it is inverted and amplified by the second field effect transistor 14 and outputted to the output node Nout2 in the normal rotation phase.

出力ノードＮｏｕｔ２からは第２コンデンサ１８を介して信号の一部が第１電界効果トランジスタ４のゲートに正転位相で帰還され、第１電荷発生源１から発生した交流信号（正転位相）と加算され、第１電界効果トランジスタ４で反転増幅され出力ノードＮｏｕｔ１に反転位相で出力される。 A part of the signal is fed back from the output node Nout2 via the second capacitor 18 to the gate of the first field effect transistor 4 in the normal rotation phase, and the AC signal (normal rotation phase) generated from the first charge generation source 1 The signals are added, inverted and amplified by the first field effect transistor 4, and output to the output node Nout1 with the inverted phase.

上記のように帰還回路により電荷検知回路からの出力信号が増大し、感度が向上する。
一方、ノイズは帰還回路で帰還されるため、帰還しない場合に比べて増大するが、第１電荷発生源１と第２電荷発生源に発生するノイズが熱電子雑音などのように相互に関連が無い場合、ノイズは２乗平均化加算されることになるため、信号の感度の上昇度よりもノイズの上昇度は小さくなる。したがって、総合的には電荷検知回路のＳ／Ｎ比が向上する。 As described above, the feedback circuit increases the output signal from the charge detection circuit, improving the sensitivity.
On the other hand, since the noise is fed back by the feedback circuit, the noise is increased as compared with the case where the feedback is not performed. When there is no noise, the noise is square-averaged and added, so the degree of increase in noise is smaller than the degree of increase in signal sensitivity. Therefore, the S / N ratio of the charge detection circuit is improved overall.

次に、本実施の形態の電荷検知回路のシミュレーションおよび実験結果について説明する。図６は、感度およびノイズのシミュレーション結果と実験結果を示す図である。図７は、Ｓ／Ｎ比のシミュレーション結果と実験結果を示す図である。なお、図６、図７には、帰還用のコンデンサを含まない参考実験の結果も、コンデンサ容量０ｐＦとして記載した。 Next, simulation and experimental results of the charge detection circuit of this embodiment will be described. FIG. 6 is a diagram showing sensitivity and noise simulation results and experimental results. FIG. 7 is a diagram illustrating simulation results and experimental results of the S / N ratio. In FIG. 6 and FIG. 7, the result of a reference experiment not including a feedback capacitor is also shown as a capacitor capacitance of 0 pF.

図６のように、横軸に示した第１コンデンサ８および第２コンデンサ１８の容量値を大きくすると、感度もノイズも大きくなる。このとき、「感度増加度＞ノイズ増加度」の関係となるため、図７に示すように横軸に示した第１コンデンサ８および第２コンデンサ１８の容量値を大きくすると、Ｓ／Ｎ比も大きくなる。 As shown in FIG. 6, when the capacitance values of the first capacitor 8 and the second capacitor 18 shown on the horizontal axis are increased, both sensitivity and noise increase. At this time, since the relationship “sensitivity increase degree> noise increase degree” is established, when the capacitance values of the first capacitor 8 and the second capacitor 18 shown on the horizontal axis are increased as shown in FIG. 7, the S / N ratio is also increased. growing.

図６および図７において、感度実験値、ノイズ実験値、Ｓ／Ｎ比実験値は、それぞれシミュレーションで検証した値と良い一致を示しており、本実施の形態の回路を採用することによってＳ／Ｎ比が向上することを実験面でも確認できた。 6 and 7, the sensitivity experimental value, the noise experimental value, and the S / N ratio experimental value are in good agreement with the values verified by the simulation, and by adopting the circuit of this embodiment, the S / It was also confirmed experimentally that the N ratio was improved.

以上説明したように、実施の形態１の圧電マイクロフォンＭ１は、電荷検知回路Ｄ１と、第１電荷発生源１および第２電荷発生源１１とを備える。第１電荷発生源１および第２電荷発生源１１は、ともに圧電体薄膜を用いたメンブレン体であり、第２電荷発生源１１は、同じ音を検知した際に第１電荷発生源１が第１電界効果トランジスタ４のゲートに出力する信号と反転した信号を第２電界効果トランジスタ１４のゲートに出力するように、第２電界効果トランジスタ１４のゲートに接続される。 As described above, the piezoelectric microphone M1 of the first embodiment includes the charge detection circuit D1, the first charge generation source 1, and the second charge generation source 11. Both the first charge generation source 1 and the second charge generation source 11 are membrane bodies using a piezoelectric thin film, and the second charge generation source 11 detects that the first charge generation source 1 is the first when the same sound is detected. The signal output to the gate of the first field effect transistor 4 and the inverted signal are connected to the gate of the second field effect transistor 14 so as to output to the gate of the second field effect transistor 14.

このように、図１に示した電荷検知回路Ｄ１の構成とすることによって、従来に比べて高Ｓ／Ｎ比での電荷検知が可能になる。この電荷検知回路Ｄ１を用いれば、小型、低消費電力、高Ｓ／Ｎ比の圧電マイクロフォンが実現できる。 As described above, the configuration of the charge detection circuit D1 shown in FIG. 1 enables charge detection at a higher S / N ratio than in the prior art. By using this charge detection circuit D1, a piezoelectric microphone having a small size, low power consumption, and a high S / N ratio can be realized.

［実施の形態２］
実施の形態１では、第１電圧発生源および第２電荷発生源として圧電メンブレン素子を２素子使用した。実施の形態２では、１素子のメンブレンの電極配置を分割して第１電圧発生源および第２電荷発生源として適用する。 [Embodiment 2]
In the first embodiment, two piezoelectric membrane elements are used as the first voltage generation source and the second charge generation source. In the second embodiment, the electrode arrangement of the membrane of one element is divided and applied as the first voltage generation source and the second charge generation source.

図８は、実施の形態２の圧電マイクロフォンの構成を示す回路図である。図８を参照して、圧電マイクロフォンＭ２は、第１電荷発生源２０１および第２電荷発生源２１１と、電荷検知回路Ｄ１とを備える。電荷検知回路Ｄ１の構成は、図１に示した構成と同様であるので、ここでは説明は繰り返さない。 FIG. 8 is a circuit diagram showing a configuration of the piezoelectric microphone according to the second embodiment. Referring to FIG. 8, the piezoelectric microphone M2 includes a first charge generation source 201, a second charge generation source 211, and a charge detection circuit D1. Since the configuration of charge detection circuit D1 is the same as the configuration shown in FIG. 1, description thereof will not be repeated here.

図９は、実施の形態２の電荷発生源の構造を示す平面図である。図１０は実施の形態２の電荷発生源の構造を示す断面図である。 FIG. 9 is a plan view showing the structure of the charge generation source according to the second embodiment. FIG. 10 is a sectional view showing the structure of the charge generation source according to the second embodiment.

第１電荷発生源２０１および第２電荷発生源２１１は、図９、図１０に示すような圧電薄膜メンブレンを有する素子で構成される。 The first charge generation source 201 and the second charge generation source 211 are composed of elements having piezoelectric thin film membranes as shown in FIGS.

第１電荷発生源２０１は、中央部に貫通孔が設けられたシリコン基板２３１と、シリコン基板３１の貫通孔を覆うように形成された下地薄膜層２３２と、下地薄膜層２３２の上に交互に積層された半円環状の電極薄膜層２３５，２３６，２３７で形成された端子Ｔ１ａ，Ｔ１ｂと、円板状の圧電体薄膜層２３３，２３４とを含む。 The first charge generation source 201 is alternately formed on the silicon substrate 231 provided with a through hole in the center, the base thin film layer 232 formed so as to cover the through hole of the silicon substrate 31, and the base thin film layer 232. Terminals T1a and T1b formed by the laminated semi-annular electrode thin film layers 235, 236 and 237 and disk-shaped piezoelectric thin film layers 233 and 234 are included.

電極薄膜層２３５および２３７の左半分は、図示しない導電体によって電気的に接続され、図８の端子Ｔ１ａに接続される。電極薄膜層２３６の左半分は、図８の端子Ｔ１ｂに接続される。 The left halves of the electrode thin film layers 235 and 237 are electrically connected by a conductor (not shown) and connected to a terminal T1a in FIG. The left half of the electrode thin film layer 236 is connected to the terminal T1b in FIG.

第２電荷発生源１１は、中央部に貫通孔が設けられたシリコン基板２３１と、シリコン基板２３１の貫通孔を覆うように形成された下地薄膜層２３２と、下地薄膜層２３２の上に交互に積層された半円環状の電極薄膜層２３５，２３６，２３７で形成された端子Ｔ２ａ，Ｔ２ｂと、円板状の圧電体薄膜層２３３，２３４とを含む。 The second charge generation source 11 includes a silicon substrate 231 provided with a through hole in the center, a base thin film layer 232 formed so as to cover the through hole of the silicon substrate 231, and a base thin film layer 232 alternately. Terminals T2a and T2b formed of laminated semi-annular electrode thin film layers 235, 236 and 237 and disk-shaped piezoelectric thin film layers 233 and 234 are included.

電極薄膜層２３５および２３７の右半分は、図示しない導電体によって電気的に接続され、図８の端子Ｔ２ｂに接続される。電極薄膜層２３６の右半分は、図８の端子Ｔ２ａに接続される。 The right halves of the electrode thin film layers 235 and 237 are electrically connected by a conductor (not shown) and connected to a terminal T2b in FIG. The right half of the electrode thin film layer 236 is connected to the terminal T2a in FIG.

なお、下地薄膜層２３２およびメンブレン体である圧電体薄膜層２３３，２３４は、第１電荷発生源２０１および第２電荷発生源２１１で共有されている。 The base thin film layer 232 and the piezoelectric thin film layers 233 and 234 which are membrane bodies are shared by the first charge generation source 201 and the second charge generation source 211.

第１電荷発生源２０１と、第２電荷発生源２１１では、電極薄膜層と端子の関係が互いに逆極性になるように電極薄膜層と端子とが接続されている。第１電荷発生源２０１と、第２電荷発生源２１１は、メンブレン体を共有する。 In the first charge generation source 201 and the second charge generation source 211, the electrode thin film layer and the terminal are connected so that the relationship between the electrode thin film layer and the terminal is opposite to each other. The first charge generation source 201 and the second charge generation source 211 share a membrane body.

共有したメンブレン体から電荷を取り出す信号が第１電荷発生源２０１と第２電荷発生源２１１とで互いに逆極性となるように、端子Ｔ１ａ、Ｔ１ｂと端子Ｔ２ａ，Ｔ２ｂとがメンブレン体に形成された電極に接続されている。このため、共有するメンブレン体に音波が入射されると、第１電荷発生源２０１と第２電荷発生源２１１の各々は、互いに反転した信号を電荷検知回路Ｄ１に出力する。 Terminals T1a and T1b and terminals T2a and T2b are formed on the membrane body so that the signals for extracting charges from the shared membrane body have opposite polarities in the first charge generation source 201 and the second charge generation source 211. Connected to the electrode. Therefore, when a sound wave is incident on the shared membrane body, each of the first charge generation source 201 and the second charge generation source 211 outputs inverted signals to the charge detection circuit D1.

実施の形態２に示した圧電マイクロフォンＭ２は、同一メンブレンに２つの電荷発生源を形成できるため、電荷発生源の特性ばらつきが小さくなって、実施の形態１に示した圧電マイクロフォンＭ１よりもさらに安定した動作が可能になる。また、電荷発生源の実装面積が小さい圧電マイクロフォンを実現できる。 Since the piezoelectric microphone M2 shown in the second embodiment can form two charge generation sources on the same membrane, the characteristic variation of the charge generation source is reduced and is more stable than the piezoelectric microphone M1 shown in the first embodiment. Will be possible. In addition, a piezoelectric microphone with a small mounting area of the charge generation source can be realized.

［実施の形態３］
実施の形態３では、実施の形態１または２の電荷検知回路Ｄ１の出力を差動増幅して出力する構成を説明する。 [Embodiment 3]
In the third embodiment, a configuration will be described in which the output of the charge detection circuit D1 of the first or second embodiment is differentially amplified and output.

図１１は、実施の形態３の圧電マイクロフォンＭ３の構成を示す回路図である。図１１を参照して、圧電マイクロフォンＭ３は、第１電荷発生源１および第２電荷発生源１１と、電荷検知回路Ｄ２とを備える。なお、第１電荷発生源１および第２電荷発生源１１に代えて、実施の形態２に示した第１電荷発生源２０１および第２電荷発生源２１１を圧電マイクロフォンＭ３に採用しても良い。 FIG. 11 is a circuit diagram showing a configuration of the piezoelectric microphone M3 of the third embodiment. Referring to FIG. 11, the piezoelectric microphone M3 includes a first charge generation source 1, a second charge generation source 11, and a charge detection circuit D2. Instead of the first charge generation source 1 and the second charge generation source 11, the first charge generation source 201 and the second charge generation source 211 shown in the second embodiment may be adopted for the piezoelectric microphone M3.

電荷検知回路Ｄ２は、第１電荷発生源１および第２電荷発生源１１において発生する電荷を検知するように構成される。電荷検知回路Ｄ２は、図１に示した電荷検知回路Ｄ１の構成に加えて、さらに、第１出力ノードＮｏｕｔ１から出力された信号と第２出力ノードＮｏｕｔ２から出力された信号とを受け、差動増幅する差動増幅回路３００を備える。電荷検知回路Ｄ１の構成については、実施の形態１で説明しているので、説明は繰り返さない。 The charge detection circuit D2 is configured to detect charges generated in the first charge generation source 1 and the second charge generation source 11. In addition to the configuration of the charge detection circuit D1 shown in FIG. 1, the charge detection circuit D2 further receives a signal output from the first output node Nout1 and a signal output from the second output node Nout2, A differential amplifier circuit 300 for amplification is provided. Since the configuration of charge detection circuit D1 has been described in the first embodiment, description thereof will not be repeated.

差動増幅回路３００は、コンデンサ３０１と、抵抗３０２〜３０５と、演算増幅器（オペアンプ）３０６とを含む。コンデンサ３０１の一方端は、第１出力ノードＮｏｕｔ１に接続される。抵抗３０２は、コンデンサ３０１の他方端と演算増幅器３０６の負入力ノードとの間に接続される。抵抗３０３は、第２出力ノードＮｏｕｔ２と演算増幅器３０６の正入力ノードとの間に接続される。抵抗３０４は、第１ノードＧＮＤと演算増幅器３０６の正入力ノードとの間に接続される。抵抗３０５は、演算増幅器３０６の出力ノードＮｏｕｔ３と負入力ノードとの間に接続される。演算増幅器３０６の出力ノードＮｏｕｔ３からは、出力電圧Ｖｏｕｔ１とＶｏｕｔ２が差動増幅された出力電圧Ｖｏｕｔ３が出力される。 The differential amplifier circuit 300 includes a capacitor 301, resistors 302 to 305, and an operational amplifier (op amp) 306. One end of the capacitor 301 is connected to the first output node Nout1. The resistor 302 is connected between the other end of the capacitor 301 and the negative input node of the operational amplifier 306. The resistor 303 is connected between the second output node Nout2 and the positive input node of the operational amplifier 306. The resistor 304 is connected between the first node GND and the positive input node of the operational amplifier 306. The resistor 305 is connected between the output node Nout3 of the operational amplifier 306 and the negative input node. An output voltage Vout3 obtained by differentially amplifying the output voltages Vout1 and Vout2 is output from the output node Nout3 of the operational amplifier 306.

コンデンサ３０１の容量値を調整することによって、第１出力ノードＮｏｕｔ１のＤＣレベルをシフトさせ、第２出力ノードＮｏｕｔ２との差動出力を適正化するとともに、差動増幅回路３００の出力電圧Ｖｏｕｔ３のＤＣレベルを調整することができる。たとえば、コンデンサ３０１の容量値として２００ｎＦを使用することができる。 By adjusting the capacitance value of the capacitor 301, the DC level of the first output node Nout1 is shifted, the differential output with the second output node Nout2 is optimized, and the DC of the output voltage Vout3 of the differential amplifier circuit 300 is adjusted. The level can be adjusted. For example, 200 nF can be used as the capacitance value of the capacitor 301.

抵抗３０２と抵抗３０３の抵抗値は、同じ抵抗値ＲＡに設定する。抵抗３０４と抵抗３０５の抵抗値は同じ抵抗値ＲＢに設定する。抵抗値ＲＡ，ＲＢの値を調整して差動増幅回路３００の増幅度を調整する。たとえば、これらの抵抗値は、ＲＡ＝１００ｋΩ、ＲＢ＝１００ｋΩとし増幅度を１とすることができる。 The resistance values of the resistors 302 and 303 are set to the same resistance value RA. The resistance values of the resistors 304 and 305 are set to the same resistance value RB. The amplification values of the differential amplifier circuit 300 are adjusted by adjusting the resistance values RA and RB. For example, these resistance values can be RA = 100 kΩ, RB = 100 kΩ, and the amplification degree can be 1.

実施の形態３の電荷検知回路Ｄ２によれば、差動増幅回路３００によって、出力電圧Ｖｏｕｔ１とＶｏｕｔ２の振幅が加算される。一方で、出力電圧Ｖｏｕｔ１とＶｏｕｔ２のノイズは２乗平均加算されるため、ノイズの振幅の増加よりも電荷検出信号の振幅の増加が大きくなるのでＳ／Ｎ比が更に向上する。また差動増幅回路３００は出力インピーダンスを下げる効果もある。 According to the charge detection circuit D2 of the third embodiment, the differential amplifier circuit 300 adds the amplitudes of the output voltages Vout1 and Vout2. On the other hand, since the noises of the output voltages Vout1 and Vout2 are square-average added, the increase in the amplitude of the charge detection signal is larger than the increase in the amplitude of the noise, so that the S / N ratio is further improved. The differential amplifier circuit 300 also has an effect of lowering the output impedance.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１，１１，２０１，２１１電荷発生源、２，６，１２，１６，３０２，３０３，３０４，３０５，ＲＬ抵抗、４，１４，５３，５４電界効果トランジスタ、８，１８コンデンサ、３１，４１，２３１シリコン基板、３２，４２，２３２下地薄膜層、３３，３４，４３，４４，２３３，２３４圧電体薄膜層、３５，３６，３７，４５，４６，４７，２３５，２３６，２３７電極薄膜層、３００差動増幅回路、３０１コンデンサ、３０６演算増幅器、Ｄ１，Ｄ２電荷検知回路、Ｍ１，Ｍ３圧電マイクロフォン、Ｎｏｕｔ１，Ｎｏｕｔ２，Ｎｏｕｔ３出力ノード、Ｔ１ｂ，Ｔ１ａ，Ｔ２ａ，Ｔ２ｂ端子。 1, 11, 201, 211 Charge generation source, 2, 6, 12, 16, 302, 303, 304, 305, RL resistance, 4, 14, 53, 54 Field effect transistor, 8, 18 capacitor, 31, 41, 231 Silicon substrate, 32, 42, 232 Base thin film layer, 33, 34, 43, 44, 233, 234 Piezoelectric thin film layer, 35, 36, 37, 45, 46, 47, 235, 236, 237 Electrode thin film layer, 300 differential amplifier circuit, 301 capacitor, 306 operational amplifier, D1, D2 charge detection circuit, M1, M3 piezoelectric microphone, Nout1, Nout2, Nout3 output node, T1b, T1a, T2a, T2b terminals.

Claims

第１電荷発生源および第２電荷発生源において発生する電荷を検知する電荷検知回路であって、
前記第１電荷発生源に接続されるゲートと、第１電圧に固定された第１ノードに接続されるソースと、第１出力ノードに接続されるドレインとを有する第１電界効果トランジスタと、
前記第１出力ノードと第２電圧に固定された第２ノードとの間に接続される第１抵抗と、
前記第２電荷発生源に接続されるゲートと、前記第１ノードに接続されるソースと、第２出力ノードに接続されるドレインとを有する第２電界効果トランジスタと、
前記第２出力ノードと前記第２ノードとの間に接続される第２抵抗と、
前記第２電界効果トランジスタのゲートと前記第１出力ノードとの間に接続される第１コンデンサと、
前記第１電界効果トランジスタのゲートと前記第２出力ノードとの間に接続される第２コンデンサとを備える、電荷検知回路。 A charge detection circuit for detecting charges generated in the first charge generation source and the second charge generation source,
A first field effect transistor having a gate connected to the first charge generation source, a source connected to a first node fixed to a first voltage, and a drain connected to a first output node;
A first resistor connected between the first output node and a second node fixed at a second voltage;
A second field effect transistor having a gate connected to the second charge generation source, a source connected to the first node, and a drain connected to a second output node;
A second resistor connected between the second output node and the second node;
A first capacitor connected between a gate of the second field effect transistor and the first output node;
A charge detection circuit comprising: a second capacitor connected between a gate of the first field effect transistor and the second output node.

前記電荷検知回路は、前記第１電荷発生源と前記第２電荷発生源から、互いに反転した信号を受ける、請求項１に記載の電荷検知回路。 The charge detection circuit according to claim 1, wherein the charge detection circuit receives signals inverted from each other from the first charge generation source and the second charge generation source.

前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、サブスレッショルド領域で動作する、請求項１または２に記載の電荷検知回路。 The charge detection circuit according to claim 1, wherein the first field effect transistor and the second field effect transistor operate in a subthreshold region.

前記第１出力ノードから出力された信号と前記第２出力ノードから出力された信号とを受け、差動増幅する差動増幅回路をさらに備える、請求項１〜３のいずれか１項に記載の電荷検知回路。 The differential amplification circuit according to any one of claims 1 to 3, further comprising a differential amplifier circuit that receives and differentially amplifies a signal output from the first output node and a signal output from the second output node. Charge detection circuit.

前記第１抵抗は、固定電圧に結合されたゲートを有する第３電界効果トランジスタを備え、
前記第２抵抗は、前記固定電圧に結合されたゲートを有する第４電界効果トランジスタを備える、請求項１〜４のいずれか１項に記載の電荷検知回路。 The first resistor comprises a third field effect transistor having a gate coupled to a fixed voltage,
5. The charge sensing circuit according to claim 1, wherein the second resistor comprises a fourth field effect transistor having a gate coupled to the fixed voltage.

前記第１電荷発生源と前記第２電荷発生源の各々は、圧電体を含み、互いに反転した信号を前記電荷検知回路に出力する、請求項１に記載の電荷検知回路。 2. The charge detection circuit according to claim 1, wherein each of the first charge generation source and the second charge generation source includes a piezoelectric body and outputs mutually inverted signals to the charge detection circuit.

請求項１〜６のいずれか１項に記載の電荷検知回路と、
前記第１電荷発生源および前記第２電荷発生源とを備え、
前記第１電荷発生源および前記第２電荷発生源は、ともに圧電体薄膜を用いたメンブレン体であり、
前記第２電荷発生源は、同じ音を検知した際に前記第１電荷発生源が前記第１電界効果トランジスタのゲートに出力する信号と反転した信号を前記第２電界効果トランジスタのゲートに出力するように、前記第２電界効果トランジスタのゲートに接続される、圧電マイクロフォン。 The charge detection circuit according to any one of claims 1 to 6,
The first charge generation source and the second charge generation source;
The first charge generation source and the second charge generation source are both membrane bodies using a piezoelectric thin film,
The second charge generation source outputs, to the gate of the second field effect transistor, a signal inverted from the signal output from the first charge generation source to the gate of the first field effect transistor when the same sound is detected. Thus, a piezoelectric microphone connected to the gate of the second field effect transistor.

前記第１電荷発生源と前記第２電荷発生源は、前記メンブレン体を共有し、前記メンブレン体から電荷を取り出す電極が互いに逆極性となるように前記メンブレン体に形成されている、請求項７に記載の圧電マイクロフォン。 The first charge generation source and the second charge generation source share the membrane body, and are formed on the membrane body such that electrodes for taking out charges from the membrane body have opposite polarities. A piezoelectric microphone as described in 1.