JP2019193347A

JP2019193347A - Power conversion device and method

Info

Publication number: JP2019193347A
Application number: JP2018080636A
Authority: JP
Inventors: 繁之稲垣; Shigeyuki Inagaki
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2018-04-19
Filing date: 2018-04-19
Publication date: 2019-10-31

Abstract

To further improve a problem of complications in a circuit configuration and an increase in the cost.SOLUTION: A chopper type power conversion device for switching and converting input power, includes: a first switching element that performs ON/OFF switching of input power; a second switching element that is connected in parallel with the first switching element and performs ON/OFF switching of input power; and a control circuit that controls the ON/OFF of the first switching element and the ON/OFF of the second switching element by outputting an ON signal and an OFF signal to each of the first switching element and the second switching element. The control circuit delays a second ON time at which the ON signal is output to the second switching element behind a first ON time at which the ON signal is output to the first switching element, by a prescribed time period that is shorter than the rise time of the first switching element.SELECTED DRAWING: Figure 1

Description

本開示は、入力電力をスイッチングして変換するチョッパ型の電力変換装置及び方法に関する。 The present disclosure relates to a chopper type power conversion device and method for switching and converting input power.

従来、スイッチング素子を用いて入力電力をスイッチングして、例えば電圧を上昇又は降下させて出力するチョッパ型の電力変換装置が知られている。このような電力変換装置は、小型化のために、例えば１００ｋＨｚ以上の高いスイッチング周波数で用いられている。しかし、スイッチング周波数が高くなると、スイッチング損失が増大するという問題がある。そこで、従来、ＬＬＣ共振回路を用いて、スイッチング損失を低減するようにした電力変換装置が提案されている（例えば特許文献１参照）。特許文献１に記載の技術では、ＬＬＣ共振回路を共振させることにより、スイッチング素子に流れる電流が小さくなるタイミングでスイッチング素子のオンオフを切り替えることにより、スイッチング損失を低減させている。 2. Description of the Related Art Conventionally, a chopper type power conversion device that switches input power using a switching element and outputs, for example, a voltage is increased or decreased is known. Such a power converter is used at a high switching frequency of, for example, 100 kHz or more for miniaturization. However, there is a problem that switching loss increases as the switching frequency increases. Therefore, conventionally, a power conversion device that uses an LLC resonance circuit to reduce switching loss has been proposed (see, for example, Patent Document 1). In the technique described in Patent Document 1, switching loss is reduced by switching on and off the switching element at a timing when the current flowing through the switching element becomes small by resonating the LLC resonance circuit.

特開２０１７−１４７８９３号公報JP 2017-147893 A

しかしながら、上記特許文献１に記載の電力変換装置では、ＬＬＣ共振回路を用いているため、回路構成が複雑となり、コストが上昇するという問題があるので、さらに改善することが望まれている。 However, since the power conversion device described in Patent Document 1 uses an LLC resonant circuit, there is a problem that the circuit configuration becomes complicated and the cost increases, so further improvement is desired.

本開示の一態様の電力変換装置は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オン信号を出力する第１オン時刻に比べて、前記第２スイッチング素子に前記オン信号を出力する第２オン時刻を、前記第１スイッチング素子の立上り時間以下に定められた時間遅延させるものである。 A power conversion device according to an aspect of the present disclosure is provided.
A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit has a second on time at which the on signal is output to the second switching element compared to a first on time at which the on signal is output to the first switching element. This is to delay the time set to be less than the time.

本開示によれば、さらなる改善を実現できる。 According to the present disclosure, further improvements can be realized.

第１実施形態の降圧チョッパ回路を概略的に示す回路図である。1 is a circuit diagram schematically showing a step-down chopper circuit according to a first embodiment. FIG. 図１に示される降圧チョッパ回路におけるトランジスタオンオフ制御の第１例を概略的に示すタイミングチャートである。3 is a timing chart schematically showing a first example of transistor on / off control in the step-down chopper circuit shown in FIG. 1. 図１に示される降圧チョッパ回路におけるトランジスタオンオフ制御の第２例を概略的に示すタイミングチャートである。6 is a timing chart schematically showing a second example of transistor on / off control in the step-down chopper circuit shown in FIG. 1. 図１に示される降圧チョッパ回路におけるトランジスタオンオフ制御の第３例を概略的に示すタイミングチャートである。6 is a timing chart schematically showing a third example of transistor on / off control in the step-down chopper circuit shown in FIG. 1. 図１に示される降圧チョッパ回路におけるトランジスタオンオフ制御の第４例を概略的に示すタイミングチャートである。6 is a timing chart schematically showing a fourth example of transistor on / off control in the step-down chopper circuit shown in FIG. 1. トランジスタオンオフ制御の第４例における各トランジスタの配置例を概略的に示す斜視図である。It is a perspective view which shows roughly the example of arrangement | positioning of each transistor in the 4th example of transistor on-off control. 第２実施形態の降圧チョッパ回路を概略的に示す回路図である。It is a circuit diagram which shows roughly the step-down chopper circuit of 2nd Embodiment. 第３実施形態の昇圧チョッパ回路を概略的に示す回路図である。It is a circuit diagram which shows roughly the step-up chopper circuit of 3rd Embodiment. 第４実施形態の昇圧チョッパ回路を概略的に示す回路図である。It is a circuit diagram which shows roughly the step-up chopper circuit of 4th Embodiment. 第５実施形態の双方向チョッパ回路を概略的に示す回路図である。It is a circuit diagram which shows roughly the bidirectional chopper circuit of 5th Embodiment. 図１０に示される双方向チョッパ回路におけるトランジスタオンオフ制御の一例を概略的に示すタイミングチャートである。11 is a timing chart schematically showing an example of transistor on / off control in the bidirectional chopper circuit shown in FIG. 10. 第６実施形態の双方向チョッパ回路を概略的に示す回路図である。It is a circuit diagram which shows roughly the bidirectional chopper circuit of 6th Embodiment. 第７実施形態の双方向チョッパ回路を概略的に示す回路図である。It is a circuit diagram which shows roughly the bidirectional chopper circuit of 7th Embodiment. 第８実施形態の双方向チョッパ回路を概略的に示す回路図である。It is a circuit diagram which shows roughly the bidirectional chopper circuit of 8th Embodiment. 大電流用チョッパ型電力変換装置の一例を概略的に示す回路図である。It is a circuit diagram which shows roughly an example of the chopper type power converter device for large currents. 図１５の各スイッチング素子における電流及び電圧の推移を概略的に示すタイミングチャートである。16 is a timing chart schematically showing changes in current and voltage in each switching element of FIG.

（本開示に至った経緯）
まず、本開示に係る一態様の着眼点が説明される。上述のように、上記従来の特許文献１に記載の電力変換装置では、ＬＬＣ共振回路が用いられているため、回路構成が複雑となる。そこで、ＬＬＣ共振回路を用いることなく、簡素な回路構成で、スイッチング損失を低減することが望まれている。 (Background to the disclosure)
First, an aspect of one aspect according to the present disclosure will be described. As described above, in the power conversion device described in Patent Document 1 described above, an LLC resonant circuit is used, so that the circuit configuration is complicated. Therefore, it is desired to reduce the switching loss with a simple circuit configuration without using an LLC resonant circuit.

図１５は、大電流用チョッパ型電力変換装置の一例を概略的に示す回路図である。図１６は、図１５の各スイッチング素子における電流及び電圧の推移を概略的に示すタイミングチャートである。 FIG. 15 is a circuit diagram schematically showing an example of a chopper type power converter for large current. FIG. 16 is a timing chart schematically showing transition of current and voltage in each switching element of FIG.

例えば、入力電圧がＤＣ１２［Ｖ］で負荷が２［ｋＷ］の回路に電力変換装置を適用すると、スイッチング素子には２００［Ａ］程度の大電流が流れる。このような大電流に耐えるスイッチング素子は、大型化するため、コストが上昇する。また、そのようなスイッチング素子は発熱量も大きくなるので、スイッチング素子の冷却性能及び配置を詳細に検討して、他の回路素子への悪影響を抑制する必要がある。 For example, when the power converter is applied to a circuit having an input voltage of DC 12 [V] and a load of 2 [kW], a large current of about 200 [A] flows through the switching element. Since the switching element that can withstand such a large current is increased in size, the cost increases. In addition, since such a switching element generates a large amount of heat, it is necessary to examine the cooling performance and arrangement of the switching element in detail to suppress adverse effects on other circuit elements.

そこで、図１５のチョッパ型電力変換装置１００は、スイッチング素子として、互いに並列接続されたトランジスタＱ１１，Ｑ１２を用いている。トランジスタＱ１１，Ｑ１２は、図１５では、Ｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、互いに同じ特性を有する。このような回路構成によって、各トランジスタＱ１１，Ｑ１２に流れる電流は、１００［Ａ］程度と１個の場合に比べて半分になるので、発熱量は４分の１となる。その結果、他の回路素子への悪影響を抑制することが容易に可能となる。 Therefore, the chopper type power conversion device 100 of FIG. 15 uses transistors Q11 and Q12 connected in parallel as switching elements. In FIG. 15, the transistors Q11 and Q12 are N-channel metal oxide semiconductor field effect transistors (MOSFETs) and have the same characteristics. With such a circuit configuration, the current flowing through each of the transistors Q11 and Q12 is about 100 [A], which is half that of the single transistor, and the amount of heat generation is ¼. As a result, it is possible to easily suppress adverse effects on other circuit elements.

トランジスタＱ１１，Ｑ１２のオンオフは、制御回路２００によって制御される。制御回路２００の出力ポート２０１に接続された信号線は、途中で分岐して、それぞれトランジスタＱ１１，Ｑ１２のゲートに接続されている。制御回路２００の出力ポート２０１から、駆動信号Ｓ１１，Ｓ１２が、それぞれ、トランジスタＱ１１，Ｑ１２のゲートに出力される。駆動信号Ｓ１１，Ｓ１２は、いずれも制御回路２００の出力ポート２０１から出力されているので、互いに同一のオンオフタイミングになっている。 On / off of the transistors Q11 and Q12 is controlled by the control circuit 200. The signal line connected to the output port 201 of the control circuit 200 branches in the middle and is connected to the gates of the transistors Q11 and Q12, respectively. Drive signals S11 and S12 are output from the output port 201 of the control circuit 200 to the gates of the transistors Q11 and Q12, respectively. Since the drive signals S11 and S12 are both output from the output port 201 of the control circuit 200, they have the same on / off timing.

図１６に示されるように、トランジスタＱ１１，Ｑ１２がオンのときは、それぞれ、ドレイン−ソース間に電流Ｉ１１，Ｉ１２が流れる。一方、トランジスタＱ１１，Ｑ１２がオフのときは、それぞれ、ドレイン−ソース間に電圧Ｖ１１，Ｖ１２が発生する。 As shown in FIG. 16, when the transistors Q11 and Q12 are on, currents I11 and I12 flow between the drain and the source, respectively. On the other hand, when the transistors Q11 and Q12 are off, voltages V11 and V12 are generated between the drain and the source, respectively.

時刻ｔａにトランジスタＱ１１，Ｑ１２をオフからオンに切り替える駆動信号Ｓ１１，Ｓ１２が出力されると、それぞれ、電流Ｉ１１，Ｉ１２は、急激に上昇した後、徐々に上昇し、電圧Ｖ１１，Ｖ１２は、立上り時間Ｔｕ１１でゼロに低下する。なお、トランジスタＱ１１，Ｑ１２のドレイン−ソース間には、微小なオン抵抗が存在するため、電圧Ｖ１１，Ｖ１２は、厳密にはゼロでなくて僅かに正の値になっている。時刻ｔｂにトランジスタＱ１１，Ｑ１２をオンからオフに切り替える駆動信号Ｓ１１，Ｓ１２が出力されると、それぞれ、電流Ｉ１１，Ｉ１２は、立下り時間Ｔｄ１１で低下し、電圧Ｖ１１，Ｖ１２は、立下り時間Ｔｄ１１で上昇する。 When the drive signals S11 and S12 for switching the transistors Q11 and Q12 from off to on are output at time ta, the currents I11 and I12 rise rapidly and then gradually rise, and the voltages V11 and V12 rise. It drops to zero at time Tu11. Note that, since minute ON resistance exists between the drain and source of the transistors Q11 and Q12, the voltages V11 and V12 are not strictly zero but slightly positive values. When drive signals S11 and S12 for switching the transistors Q11 and Q12 from on to off are output at time tb, the currents I11 and I12 decrease at the fall time Td11, and the voltages V11 and V12 fall at the fall time Td11. To rise.

図１５のチョッパ型電力変換装置１００は、ＬＬＣ共振回路を備えていないので、トランジスタＱ１１，Ｑ１２のオンオフは、ハードスイッチングとなっている。このため、図１６に示されるように、トランジスタＱ１１，Ｑ１２がオフからオンに切り替えられたときは、それぞれ、電流Ｉ１１と電圧Ｖ１１とが重なる面積に相当する損失Ｌｕａと、電流Ｉ１２と電圧Ｖ１２とが重なる面積に相当する損失Ｌｕｂとが発生する。これらの損失Ｌｕａ，Ｌｕｂは、互いに同じ大きさになっている。また、トランジスタＱ１１，Ｑ１２がオンからオフに切り替えられたときは、それぞれ、電流Ｉ１１と電圧Ｖ１１とが重なる面積に相当する損失Ｌｄａと、電流Ｉ１２と電圧Ｖ１２とが重なる面積に相当する損失Ｌｄｂとが発生する。これらの損失Ｌｄａ，Ｌｄｂは、互いに同じ大きさになっている。このため、ＬＬＣ共振回路を用いることなく、簡素な回路構成で、上述の損失を低減することが望まれている。 Since the chopper type power conversion device 100 of FIG. 15 does not include an LLC resonance circuit, the transistors Q11 and Q12 are turned on and off by hard switching. Therefore, as shown in FIG. 16, when the transistors Q11 and Q12 are switched from OFF to ON, the loss Lua corresponding to the area where the current I11 and the voltage V11 overlap, the current I12 and the voltage V12, respectively, A loss Lu corresponding to the area where the two overlap. These losses Lua and Lub have the same magnitude. When the transistors Q11 and Q12 are switched from on to off, the loss Lda corresponding to the area where the current I11 and the voltage V11 overlap, and the loss Ldb corresponding to the area where the current I12 and the voltage V12 overlap, respectively. Will occur. These losses Lda and Ldb have the same magnitude. For this reason, it is desired to reduce the above-mentioned loss with a simple circuit configuration without using an LLC resonant circuit.

そこで、種々の構成を検討した結果、本発明者は、２個のトランジスタのオンタイミング及びオフタイミングの少なくとも一方を他方に対して遅延させることにより、電流と電圧とが重なる面積に相当する損失を低減することが可能になることを見出した。以上の考察によって、本発明者は、以下の本開示の各態様を想到するに至った。 Therefore, as a result of studying various configurations, the present inventor delays at least one of the on timing and the off timing of the two transistors with respect to the other, thereby causing a loss corresponding to the area where the current and voltage overlap. It has been found that this can be reduced. Based on the above considerations, the present inventor has come up with the following aspects of the present disclosure.

本開示の第１態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オン信号を出力する第１オン時刻に比べて、前記第２スイッチング素子に前記オン信号を出力する第２オン時刻を、前記第１スイッチング素子の立上り時間以下に定められた時間遅延させるものである。 The first aspect of the present disclosure is:
A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit has a second on time at which the on signal is output to the second switching element compared to a first on time at which the on signal is output to the first switching element. This is to delay the time set to be less than the time.

本開示の第２態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第１オン時刻に前記第１スイッチング素子に前記オン信号を前記制御回路から出力する第１オンステップと、
前記第１スイッチング素子の立上り時間以下に定められた時間遅延した第２オン時刻に、前記第２スイッチング素子に前記オン信号を前記制御回路から出力する第２オンステップと、
を備えるものである。 The second aspect of the present disclosure is:
A power conversion method in a chopper type power conversion device that converts input power by switching,
The power converter is
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The power conversion method includes:
A first on step of outputting the on signal from the control circuit to the first switching element at a first on time;
A second on step of outputting the on signal from the control circuit to the second switching element at a second on time delayed by a time set to be equal to or less than a rise time of the first switching element;
Is provided.

第１及び第２態様によれば、第１スイッチング素子にオン信号を出力する第１オン時刻に比べて、第２スイッチング素子にオン信号を出力する第２オン時刻が、第１スイッチング素子の立上り時間以下に定められた時間遅延する。第１オン時刻では、第２スイッチング素子にオン信号が出力されていないが、第１スイッチング素子と第２スイッチング素子とは並列に接続されているため、第１オン時刻から、第１スイッチング素子及び第２スイッチング素子の両端電圧は低下し始める。一方、第１オン時刻において第１スイッチング素子に流れる電流が上昇を開始し、遅延した時間後の第２オン時刻において第２スイッチング素子に流れる電流が上昇を開始する。 According to the first and second aspects, the second on time at which the on signal is output to the second switching element is higher than the first on time at which the on signal is output to the first switching element. Delay for a set time less than the time. At the first on time, no on signal is output to the second switching element, but since the first switching element and the second switching element are connected in parallel, from the first on time, the first switching element and The voltage across the second switching element begins to drop. On the other hand, the current flowing through the first switching element starts increasing at the first ON time, and the current flowing through the second switching element starts increasing at the second ON time after the delayed time.

したがって、第１スイッチング素子のオン時において電圧と電流とが重なる面積に相当する損失に比べて、第２スイッチング素子のオン時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第１オン時刻に比べて第２オン時刻を遅延させるだけの簡素な構成で、第２スイッチング素子のオン時における損失を低減することが可能になる。この場合において、遅延する時間は、第１スイッチング素子の立上り時間以下に定められている。このため、第１スイッチング素子と第２スイッチング素子とに分けて流れる筈の全電流が第１スイッチング素子のみに流れるという事態を避けることができ、第１スイッチング素子の破損を未然に防止することができる。 Therefore, the loss corresponding to the area where the voltage and current overlap when the second switching element is on is smaller than the loss corresponding to the area where the voltage and current overlap when the first switching element is on. As a result, it is possible to reduce the loss when the second switching element is on with a simple configuration that only delays the second on-time compared to the first on-time. In this case, the delay time is set to be equal to or shorter than the rise time of the first switching element. For this reason, it is possible to avoid a situation in which the entire current of the soot that flows separately between the first switching element and the second switching element flows only to the first switching element, and to prevent damage to the first switching element. it can.

また、上記第１態様において、例えば、
前記制御回路は、更に、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻に比べて、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻を、前記第１スイッチング素子の立下り時間以下に定められた時間遅延させてもよい。 In the first aspect, for example,
The control circuit further includes a second off time for outputting the off signal to the second switching element as compared to a first off time for outputting the off signal to the first switching element. You may delay for the time defined below the fall time.

本態様によれば、第１スイッチング素子にオフ信号を出力する第１オフ時刻に比べて、第２スイッチング素子にオフ信号を出力する第２オフ時刻が、第１スイッチング素子の立下り時間以下に定められた時間遅延する。第１オフ時刻では、第１スイッチング素子に流れる電流が低下し始める。しかし、第２スイッチング素子にオフ信号が出力されておらず、第１スイッチング素子と第２スイッチング素子とは並列に接続されているため、第１オフ時刻では、第１スイッチング素子の両端電圧は上昇しない。一方、第２オフ時刻において、第１スイッチング素子の両端電圧及び第２スイッチング素子の両端電圧が上昇を開始する。 According to this aspect, the second off time for outputting the off signal to the second switching element is equal to or less than the fall time of the first switching element as compared to the first off time for outputting the off signal to the first switching element. Delay for a specified time. At the first off time, the current flowing through the first switching element starts to decrease. However, since the off signal is not output to the second switching element and the first switching element and the second switching element are connected in parallel, the voltage across the first switching element rises at the first off time. do not do. On the other hand, at the second off time, the voltage across the first switching element and the voltage across the second switching element start to rise.

したがって、第２スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失に比べて、第１スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第１オフ時刻に比べて第２オフ時刻を遅延させるだけの簡素な構成で、第１スイッチング素子のオフ時における損失を低減することが可能になる。この場合において、遅延する時間は、第１スイッチング素子の立下り時間以下に定められている。このため、第１スイッチング素子と第２スイッチング素子とに分けて流れる筈の全電流が第２スイッチング素子のみに流れるという事態を避けることができ、第２スイッチング素子の破損を未然に防止することができる。 Therefore, the loss corresponding to the area where the voltage and current overlap when the first switching element is off is smaller than the loss corresponding to the area where the voltage and current overlap when the second switching element is off. As a result, it is possible to reduce the loss when the first switching element is off with a simple configuration that only delays the second off time compared to the first off time. In this case, the delay time is set to be equal to or less than the fall time of the first switching element. For this reason, it is possible to avoid a situation in which the total current of the soot that flows separately between the first switching element and the second switching element flows only to the second switching element, and to prevent damage to the second switching element. it can.

また、上記第１態様において、例えば、
前記制御回路は、更に、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻を、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻に比べて、前記第２スイッチング素子の立下り時間以下に定められた時間遅延させてもよい。 In the first aspect, for example,
The control circuit further compares the second switching element with a first off time at which the off signal is output to the first switching element, compared with a second off time at which the off signal is output to the second switching element. You may delay for the time defined below the fall time.

本態様によれば、第１スイッチング素子にオフ信号を出力する第１オフ時刻が、第２スイッチング素子にオフ信号を出力する第２オフ時刻に比べて、第２スイッチング素子の立下り時間以下に定められた時間遅延する。第２オフ時刻では、第２スイッチング素子に流れる電流が低下し始める。しかし、第１スイッチング素子にオフ信号が出力されておらず、第１スイッチング素子と第２スイッチング素子とは並列に接続されているため、第２オフ時刻では、第２スイッチング素子の両端電圧は上昇しない。一方、第１オフ時刻において、第１スイッチング素子の両端電圧及び第２スイッチング素子の両端電圧が上昇を開始する。 According to this aspect, the first off time at which the off signal is output to the first switching element is less than the fall time of the second switching element than the second off time at which the off signal is output to the second switching element. Delay for a specified time. At the second off time, the current flowing through the second switching element starts to decrease. However, since the off signal is not output to the first switching element and the first switching element and the second switching element are connected in parallel, the voltage across the second switching element rises at the second off time. do not do. On the other hand, at the first off time, the voltage across the first switching element and the voltage across the second switching element start to rise.

したがって、第１スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失に比べて、第２スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第２オフ時刻に比べて第１オフ時刻を遅延させるだけの簡素な構成で、第２スイッチング素子のオフ時における損失を低減することが可能になる。また、この態様によれば、第２スイッチング素子のオン時とオフ時とにおける損失を低減することが可能になるため、第１スイッチング素子に比べて、第２スイッチング素子の損失を大きく低減することができる。 Accordingly, the loss corresponding to the area where the voltage and current overlap when the second switching element is off is smaller than the loss corresponding to the area where the voltage and current overlap when the first switching element is off. As a result, it is possible to reduce the loss when the second switching element is off with a simple configuration that only delays the first off time compared to the second off time. In addition, according to this aspect, since it is possible to reduce the loss when the second switching element is on and off, the loss of the second switching element can be greatly reduced as compared to the first switching element. Can do.

この場合において、遅延する時間は、第２スイッチング素子の立下り時間以下に定められている。このため、第１スイッチング素子と第２スイッチング素子とに分けて流れる筈の全電流が第１スイッチング素子のみに流れるという事態を避けることができ、第１スイッチング素子の破損を未然に防止することができる。 In this case, the delay time is set to be equal to or shorter than the fall time of the second switching element. For this reason, it is possible to avoid a situation in which the entire current of the soot that flows separately between the first switching element and the second switching element flows only to the first switching element, and to prevent damage to the first switching element. it can.

また、上記態様において、例えば、
前記第１スイッチング素子及び前記第２スイッチング素子に送風する冷却ファンと、
前記冷却ファンによる送風方向において、前記第１スイッチング素子が前記第２スイッチング素子より上流側に配置された放熱板と、
をさらに備えてもよい。 In the above aspect, for example,
A cooling fan for blowing air to the first switching element and the second switching element;
In the air blowing direction by the cooling fan, the first switching element is disposed on the upstream side of the second switching element; and
May be further provided.

本態様では、第２スイッチング素子のオン時とオフ時とにおける損失を低減することが可能になっており、第１スイッチング素子に比べて、第２スイッチング素子の損失を大きく低減することができる。言い換えると、第２スイッチング素子に比べて、第１スイッチング素子の損失が大きい。そこで、本態様では、冷却ファンによる送風方向において、第１スイッチング素子が第２スイッチング素子より上流側に配置されている。その結果、第２スイッチング素子より損失の大きい第１スイッチング素子に対して、第２スイッチング素子より先に、冷却ファンによる風を当てることが可能になっている。 In this aspect, it is possible to reduce the loss when the second switching element is on and off, and the loss of the second switching element can be greatly reduced as compared to the first switching element. In other words, the loss of the first switching element is larger than that of the second switching element. Therefore, in this aspect, the first switching element is disposed upstream of the second switching element in the air blowing direction by the cooling fan. As a result, it is possible to apply wind from the cooling fan to the first switching element having a larger loss than the second switching element before the second switching element.

本開示の第３態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻に比べて、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻を、前記第１スイッチング素子の立下り時間以下に定められた時間遅延させるものである。 The third aspect of the present disclosure is:
A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit sets a second off time at which the off signal is output to the second switching element compared to a first off time at which the off signal is output to the first switching element. This is to delay the time determined below the down time.

本開示の第４態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第１オフ時刻に前記第１スイッチング素子に前記オフ信号を前記制御回路から出力する第１オフステップと、
前記第１スイッチング素子の立下り時間以下に定められた時間遅延した第２オフ時刻に、前記第２スイッチング素子に前記オフ信号を前記制御回路から出力する第２オフステップと、
を備えるものである。 The fourth aspect of the present disclosure is:
A power conversion method in a chopper type power conversion device that converts input power by switching,
The power converter is
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The power conversion method includes:
A first off step of outputting the off signal from the control circuit to the first switching element at a first off time;
A second off step of outputting the off signal from the control circuit to the second switching element at a second off time delayed by a time set to be equal to or less than a fall time of the first switching element;
Is provided.

第３及び第４態様によれば、第１スイッチング素子にオフ信号を出力する第１オフ時刻に比べて、第２スイッチング素子にオフ信号を出力する第２オフ時刻が、第１スイッチング素子の立下り時間以下に定められた時間遅延する。第１オフ時刻では、第１スイッチング素子に流れる電流が低下し始める。しかし、第２スイッチング素子にオフ信号が出力されておらず、第１スイッチング素子と第２スイッチング素子とは並列に接続されているため、第１オフ時刻では、第１スイッチング素子の両端電圧は上昇しない。一方、第２オフ時刻において、第１スイッチング素子の両端電圧及び第２スイッチング素子の両端電圧が上昇を開始する。 According to the third and fourth aspects, the second off time for outputting the off signal to the second switching element is higher than the first off time for outputting the off signal to the first switching element. Delays for the time set below the downtime. At the first off time, the current flowing through the first switching element starts to decrease. However, since the off signal is not output to the second switching element and the first switching element and the second switching element are connected in parallel, the voltage across the first switching element rises at the first off time. do not do. On the other hand, at the second off time, the voltage across the first switching element and the voltage across the second switching element start to rise.

（実施の形態）
以下、本開示の実施の形態について、図面を参照しながら説明する。なお、各図面において、同じ構成要素については同じ符号が用いられ、適宜、詳細な説明は省略される。 (Embodiment)
Hereinafter, embodiments of the present disclosure will be described with reference to the drawings. In each drawing, the same numerals are used about the same component, and detailed explanation is omitted suitably.

（第１実施形態）
図１は、電力変換装置の第１実施形態である降圧チョッパ回路１０を概略的に示す回路図である。図１に示されるように、降圧チョッパ回路１０は、入力負荷Ｒｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１，Ｑ２、ダイオードＤ１、インダクタＬｃ、制御回路２０、出力負荷Ｒｏを備える。制御回路２０は、メモリ３０、中央演算処理装置（ＣＰＵ）４０、駆動回路５０，６０を含む。 (First embodiment)
FIG. 1 is a circuit diagram schematically showing a step-down chopper circuit 10 which is a first embodiment of a power converter. As shown in FIG. 1, the step-down chopper circuit 10 includes an input load Ri, capacitors C1 and C2, transistors Q1 and Q2, a diode D1, an inductor Lc, a control circuit 20, and an output load Ro. The control circuit 20 includes a memory 30, a central processing unit (CPU) 40, and drive circuits 50 and 60.

入力負荷Ｒｉは、例えば交流電源を整流する整流回路を含む。コンデンサＣ１は、電源ライン１０ａとアースライン１０ｂとの間に接続されている。コンデンサＣ１は、入力負荷Ｒｉから入力される電圧を平滑する。 The input load Ri includes, for example, a rectifier circuit that rectifies an AC power supply. The capacitor C1 is connected between the power supply line 10a and the earth line 10b. The capacitor C1 smoothes the voltage input from the input load Ri.

トランジスタＱ１（第１スイッチング素子の一例に相当）とトランジスタＱ２（第２スイッチング素子の一例に相当）とは、同じ特性を有し、互いに並列に接続されている。トランジスタＱ１，Ｑ２は、本実施形態では例えば、ＭＯＳＦＥＴである。トランジスタＱ１，Ｑ２の、ドレインが電源ライン１０ａに接続され、ソースがダイオードＤ１のカソードとインダクタＬｃの一端との接続点に接続され、ゲートが、それぞれ、駆動回路５０，６０に接続されている。 The transistor Q1 (corresponding to an example of a first switching element) and the transistor Q2 (corresponding to an example of a second switching element) have the same characteristics and are connected in parallel to each other. The transistors Q1 and Q2 are, for example, MOSFETs in this embodiment. Transistors Q1 and Q2 have drains connected to power supply line 10a, sources connected to a connection point between the cathode of diode D1 and one end of inductor Lc, and gates connected to drive circuits 50 and 60, respectively.

ダイオードＤ１のアノードは、アースライン１０ｂに接続されている。インダクタＬｃの他端は、出力負荷Ｒｏの電源ライン１０ｃに接続されている。コンデンサＣ２は、出力負荷Ｒｏの電源ライン１０ｃとアースライン１０ｂとの間に接続されている。コンデンサＣ２は、出力負荷Ｒｏに出力される電圧を平滑する。 The anode of the diode D1 is connected to the earth line 10b. The other end of the inductor Lc is connected to the power supply line 10c of the output load Ro. The capacitor C2 is connected between the power supply line 10c of the output load Ro and the earth line 10b. The capacitor C2 smoothes the voltage output to the output load Ro.

メモリ３０は、例えば半導体メモリ等により構成される。メモリ３０は、例えばリードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、電気的に消去書き換え可能なＲＯＭ（ＥＥＰＲＯＭ）などを含む。メモリ３０は、ＣＰＵ４０を動作させる本実施形態の制御プログラムを記憶する。 The memory 30 is composed of, for example, a semiconductor memory. The memory 30 includes, for example, a read only memory (ROM), a random access memory (RAM), an electrically erasable / rewritable ROM (EEPROM), and the like. The memory 30 stores the control program of the present embodiment that causes the CPU 40 to operate.

ＣＰＵ４０は、メモリ３０に記憶されている本実施形態の制御プログラムに従って動作することにより、トランジスタＱ１，Ｑ２のオンオフを制御する。ＣＰＵ４０の出力ポート４１は駆動回路５０に接続され、出力ポート４２は駆動回路６０に接続されている。駆動回路５０は、ＣＰＵ４０の出力ポート４１から出力される制御信号に従って、トランジスタＱ１のゲートに駆動信号Ｓ１を出力する。駆動回路６０は、ＣＰＵ４０の出力ポート４２から出力される制御信号に従って、トランジスタＱ２のゲートに駆動信号Ｓ２を出力する。駆動回路５０，６０は、それぞれ、トランジスタＱ１，Ｑ２を駆動する公知の駆動回路であり、絶縁型の駆動回路であってもよく、非絶縁型の駆動回路であってもよい。 The CPU 40 controls on / off of the transistors Q1 and Q2 by operating according to the control program of the present embodiment stored in the memory 30. The output port 41 of the CPU 40 is connected to the drive circuit 50, and the output port 42 is connected to the drive circuit 60. The drive circuit 50 outputs a drive signal S1 to the gate of the transistor Q1 in accordance with a control signal output from the output port 41 of the CPU 40. The drive circuit 60 outputs a drive signal S2 to the gate of the transistor Q2 in accordance with a control signal output from the output port 42 of the CPU 40. The drive circuits 50 and 60 are known drive circuits that drive the transistors Q1 and Q2, respectively. The drive circuits 50 and 60 may be insulated drive circuits or non-insulated drive circuits.

図１と図１５とを比較すると分かるように、図１の降圧チョッパ回路１０と、図１５のチョッパ型電力変換装置１００とは、同一の回路構成になっている。但し、降圧チョッパ回路１０（図１）では、制御回路２０から２本の信号線が、それぞれトランジスタＱ１，Ｑ２のゲートに接続されている。一方、チョッパ型電力変換装置１００（図１５）では、制御回路２００から１本の信号線がトランジスタＱ１１，Ｑ１２のゲートに接続されている。 As can be seen by comparing FIG. 1 and FIG. 15, the step-down chopper circuit 10 of FIG. 1 and the chopper type power conversion device 100 of FIG. 15 have the same circuit configuration. However, in the step-down chopper circuit 10 (FIG. 1), two signal lines from the control circuit 20 are connected to the gates of the transistors Q1 and Q2, respectively. On the other hand, in the chopper type power converter 100 (FIG. 15), one signal line from the control circuit 200 is connected to the gates of the transistors Q11 and Q12.

以下では、降圧チョッパ回路１０（図１）の各回路素子の定数と、チョッパ型電力変換装置１００（図１５）の各回路素子の定数とは、それぞれ互いに同じであるとする。また、トランジスタＱ１，Ｑ２（図１）の特性と、トランジスタＱ１１，Ｑ１２の特性とは、互いに同じであるとする。これによって、各トランジスタに発生する損失の比較を可能にしている。 In the following, it is assumed that the constants of the circuit elements of the step-down chopper circuit 10 (FIG. 1) and the constants of the circuit elements of the chopper type power converter 100 (FIG. 15) are the same. Further, it is assumed that the characteristics of the transistors Q1 and Q2 (FIG. 1) and the characteristics of the transistors Q11 and Q12 are the same. This makes it possible to compare the loss generated in each transistor.

（トランジスタオンオフ制御の第１例）
図２は、図１に示される降圧チョッパ回路１０におけるトランジスタオンオフ制御の第１例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第１例では、トランジスタＱ２のオン時刻（第２オン時刻の一例に相当）が、トランジスタＱ１のオン時刻（第１オン時刻の一例に相当）に比べて、遅延している。 (First example of transistor on / off control)
FIG. 2 is a timing chart schematically showing a first example of transistor on / off control in the step-down chopper circuit 10 shown in FIG. In the first example of the transistor on / off control, the on time of the transistor Q2 (corresponding to an example of the second on time) is delayed compared to the on time of the transistor Q1 (corresponding to an example of the first on time).

図２に示されるように、トランジスタＱ１，Ｑ２がオンのときは、それぞれ、ドレイン−ソース間に電流Ｉ１，Ｉ２が流れる。一方、トランジスタＱ１，Ｑ２がオフのときは、それぞれ、ドレイン−ソース間に電圧Ｖ１，Ｖ２が発生する。 As shown in FIG. 2, when the transistors Q1 and Q2 are on, currents I1 and I2 flow between the drain and the source, respectively. On the other hand, when the transistors Q1 and Q2 are off, voltages V1 and V2 are generated between the drain and the source, respectively.

図２において、時刻ｔ１にトランジスタＱ１をオフからオンに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロに低下する。なお、トランジスタＱ２は、オフのままであるが、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２も、電圧Ｖ１と同様に、立上り時間Ｔｕ０でゼロに低下する。ここで、トランジスタＱ１，Ｑ２のドレイン−ソース間には、微小なオン抵抗が存在するため、電圧Ｖ１，Ｖ２は、厳密にはゼロでなくて僅かに正の値になっている。後述のトランジスタＱ３，Ｑ４等でも同様である。そこで、以下では、「ゼロ近傍に低下する」と記載される。 In FIG. 2, when the drive signal S1 for switching the transistor Q1 from OFF to ON is output at time t1, the current I1 increases rapidly and then gradually increases, and the voltage V1 decreases to zero at the rise time Tu0. To do. Note that the transistor Q2 remains off, but is connected in parallel with the transistor Q1, so that the drain-source voltage V2 of the transistor Q2 also drops to zero at the rise time Tu0, similar to the voltage V1. . Here, since minute ON-resistance exists between the drains and the sources of the transistors Q1 and Q2, the voltages V1 and V2 are not strictly zero but slightly positive values. The same applies to transistors Q3 and Q4, which will be described later. Therefore, in the following, it is described as “decreasing to near zero”.

時刻ｔ１から所定の遅延時間Ｔｕ１後の時刻ｔ２に、トランジスタＱ２をオフからオンに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、急激に上昇した後、徐々に上昇する。したがって、図２に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ１に比べて、減少する。ここで、損失Ｌｕ１（図２）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ２（図２）は、損失Ｌｕｂ（図１６）に比べて減少している。 When a drive signal S2 for switching the transistor Q2 from OFF to ON is output at time t2 after a predetermined delay time Tu1 from time t1, the current I2 increases rapidly and then gradually increases. Therefore, as shown in FIG. 2, the loss Lu2 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. It decreases compared to the corresponding loss Lu1. Here, the loss Lu1 (FIG. 2) is the same size as the loss Lua (FIG. 16), but the loss Lu2 (FIG. 2) is smaller than the loss Lu (FIG. 16).

時刻ｔ３にトランジスタＱ１，Ｑ２をオンからオフに切り替える駆動信号Ｓ１，Ｓ２がそれぞれ出力されると、電流Ｉ１，Ｉ２は、立下り時間Ｔｄ０で低下し、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で上昇する。したがって、図２に示されるように、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ２は、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ１に等しくなる。ここで、損失Ｌｄ１（図２）は、損失Ｌｄａ（図１６）と同じ大きさであり、損失Ｌｄ２（図２）は、損失Ｌｄｂ（図１６）と同じ大きさである。 When the drive signals S1 and S2 for switching the transistors Q1 and Q2 from on to off are output at time t3, the currents I1 and I2 are decreased at the fall time Td0, and the voltages V1 and V2 are at the fall time Td0. To rise. Therefore, as shown in FIG. 2, the loss Ld2 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is off is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is off. It becomes equal to the corresponding loss Ld1. Here, the loss Ld1 (FIG. 2) is the same size as the loss Lda (FIG. 16), and the loss Ld2 (FIG. 2) is the same size as the loss Ldb (FIG. 16).

このように、トランジスタオンオフ制御の第１例では、トランジスタＱ２のオン時刻をトランジスタＱ１のオン時刻に比べて遅延時間Ｔｕ１だけ遅延させている。このため、トランジスタオンオフ制御の第１例によれば、トランジスタＱ２のオン時の損失Ｌｕ２（図２）を、トランジスタＱ１２のオン時の損失Ｌｕｂ（図１６）に比べて減少させることができる。 Thus, in the first example of transistor on / off control, the on time of the transistor Q2 is delayed by the delay time Tu1 compared to the on time of the transistor Q1. For this reason, according to the first example of the transistor on / off control, the loss Lu2 (FIG. 2) when the transistor Q2 is on can be reduced compared to the loss Lu (FIG. 16) when the transistor Q12 is on.

なお、遅延時間Ｔｕ１が立上り時間Ｔｕ０を超える値になると、トランジスタＱ１に全電流が流れることになるので、トランジスタＱ１が破損する可能性がある。このため、遅延時間Ｔｕ１は、立上り時間Ｔｕ０以下であることが必要となる。但し、遅延時間Ｔｕ１が立上り時間Ｔｕ０を超えていても、トランジスタＱ１が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｕ１が立上り時間Ｔｕ０を超えていても、立上り時間Ｔｕ０以下として取り扱ってもよい。遅延時間Ｔｕ１は、トランジスタＱ１，Ｑ２の立上り時間Ｔｕ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。 Note that if the delay time Tu1 exceeds the rise time Tu0, the entire current flows through the transistor Q1, so that the transistor Q1 may be damaged. For this reason, the delay time Tu1 needs to be equal to or shorter than the rise time Tu0. However, even if the delay time Tu1 exceeds the rise time Tu0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q1 is acceptable. Within such an allowable range, even if the delay time Tu1 exceeds the rise time Tu0, it may be handled as the rise time Tu0 or less. The delay time Tu1 is determined in advance in consideration of variations in the rise time Tu0 of the transistors Q1 and Q2, and is stored in the memory 30.

（トランジスタオンオフ制御の第２例）
図３は、図１に示される降圧チョッパ回路１０におけるトランジスタオンオフ制御の第２例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第２例では、トランジスタＱ２のオフ時刻（第２オフ時刻の一例に相当）が、トランジスタＱ１のオフ時刻（第１オフ時刻の一例に相当）に比べて、遅延している。 (Second example of transistor on / off control)
FIG. 3 is a timing chart schematically showing a second example of transistor on / off control in the step-down chopper circuit 10 shown in FIG. In the second example of the transistor on / off control, the off time of the transistor Q2 (corresponding to an example of the second off time) is delayed compared to the off time of the transistor Q1 (corresponding to an example of the first off time).

図３において、時刻ｔ１１にトランジスタＱ１，Ｑ２をオフからオンに切り替える駆動信号Ｓ１，Ｓ２が出力されると、電流Ｉ１，Ｉ２は、急激に上昇した後、徐々に上昇し、電圧Ｖ１，Ｖ２は、立上り時間Ｔｕ０でゼロ近傍に低下する。したがって、図３に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ１２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ１１に等しくなる。ここで、損失Ｌｕ１１（図２）は、損失Ｌｕａ（図１６）と同じ大きさであり、損失Ｌｕ１２（図２）は、損失Ｌｕｂ（図１６）と同じ大きさである。 In FIG. 3, when drive signals S1 and S2 for switching the transistors Q1 and Q2 from off to on are output at time t11, the currents I1 and I2 rise rapidly and then gradually rise, and the voltages V1 and V2 are , It decreases to near zero at the rise time Tu0. Therefore, as shown in FIG. 3, the loss Lu12 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. It becomes equal to the corresponding loss Lu11. Here, the loss Lu11 (FIG. 2) is the same size as the loss Lua (FIG. 16), and the loss Lu12 (FIG. 2) is the same size as the loss Lub (FIG. 16).

時刻ｔ１２にトランジスタＱ１をオンからオフに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ１がオフになっているが、トランジスタＱ２がオンのままである。トランジスタＱ１は、トランジスタＱ２と並列に接続されているので、トランジスタＱ１のドレイン−ソース間の電圧Ｖ１は、電圧Ｖ２と同様に、ゼロ近傍の状態が維持される。 When the drive signal S1 for switching the transistor Q1 from on to off is output at time t12, the current I1 drops to zero at the fall time Td0. Note that the transistor Q1 is off, but the transistor Q2 remains on. Since the transistor Q1 is connected in parallel with the transistor Q2, the voltage V1 between the drain and the source of the transistor Q1 is maintained in the vicinity of zero, like the voltage V2.

時刻ｔ１２から所定の遅延時間Ｔｄ１後の時刻ｔ１３に、トランジスタＱ２をオンからオフに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図３に示されるように、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ１１は、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ１２に比べて、減少する。ここで、損失Ｌｄ１２（図３）は、損失Ｌｄｂ（図１６）と同じ大きさであるが、損失Ｌｄ１１（図３）は、損失Ｌｄａ（図１６）に比べて減少している。 When the drive signal S2 for switching the transistor Q2 from on to off is output at time t13 after a predetermined delay time Td1 from time t12, the current I2 drops to zero at the fall time Td0. On the other hand, the voltages V1 and V2 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 3, the loss Ld11 corresponding to the area where the current I1 and the voltage V1 overlap when the transistor Q1 is off is the area where the current I2 and the voltage V2 overlap when the transistor Q2 is off. It decreases compared to the corresponding loss Ld12. Here, the loss Ld12 (FIG. 3) is the same size as the loss Ldb (FIG. 16), but the loss Ld11 (FIG. 3) is smaller than the loss Lda (FIG. 16).

このように、トランジスタオンオフ制御の第２例では、トランジスタＱ２のオフ時刻をトランジスタＱ１のオフ時刻に比べて遅延時間Ｔｄ１だけ遅延させている。このため、トランジスタオンオフ制御の第２例によれば、トランジスタＱ１のオフ時の損失Ｌｄ１１（図３）を、トランジスタＱ１１のオフ時の損失Ｌｄａ（図１６）に比べて減少させることができる。 Thus, in the second example of the transistor on / off control, the off time of the transistor Q2 is delayed by the delay time Td1 compared to the off time of the transistor Q1. Therefore, according to the second example of the transistor on / off control, the loss Ld11 (FIG. 3) when the transistor Q1 is off can be reduced compared to the loss Lda (FIG. 16) when the transistor Q11 is off.

なお、遅延時間Ｔｄ１が立下り時間Ｔｄ０を超える値になると、トランジスタＱ２に全電流が流れることになるので、トランジスタＱ２が破損する可能性がある。このため、遅延時間Ｔｄ１は、立下り時間Ｔｄ０以下であることが必要となる。但し、遅延時間Ｔｄ１が立下り時間Ｔｄ０を超えていても、トランジスタＱ２が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｄ１が立下り時間Ｔｄ０を超えていても、立下り時間Ｔｄ０以下として取り扱ってもよい。遅延時間Ｔｄ１は、トランジスタＱ１，Ｑ２の立下り時間Ｔｄ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。 Note that if the delay time Td1 exceeds the fall time Td0, the entire current flows through the transistor Q2, which may damage the transistor Q2. For this reason, the delay time Td1 needs to be equal to or less than the fall time Td0. However, even if the delay time Td1 exceeds the fall time Td0, it is possible to allow a deviation within a range where a loss that does not damage the transistor Q2 can be tolerated. Within such an allowable range, even if the delay time Td1 exceeds the fall time Td0, it may be handled as the fall time Td0 or less. The delay time Td1 is determined in advance in consideration of variations in the fall times Td0 of the transistors Q1 and Q2, and is stored in the memory 30.

（トランジスタオンオフ制御の第３例）
図４は、図１に示される降圧チョッパ回路１０におけるトランジスタオンオフ制御の第３例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第３例では、トランジスタＱ２のオン時刻（第２オン時刻の一例に相当）及びオフ時刻（第２オフ時刻の一例に相当）が、トランジスタＱ１のオン時刻（第１オン時刻の一例に相当）及びオフ時刻（第１オフ時刻の一例に相当）に比べて、それぞれ遅延している。 (Third example of transistor on / off control)
FIG. 4 is a timing chart schematically showing a third example of transistor on / off control in the step-down chopper circuit 10 shown in FIG. In the third example of the transistor on / off control, the on time (corresponding to an example of the second on time) and the off time (corresponding to an example of the second off time) of the transistor Q2 are the same as the on time (corresponding to the first on time) of the transistor Q1. 1) and an off time (corresponding to an example of the first off time).

図４において、時刻ｔ２１にトランジスタＱ１をオフからオンに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロ近傍に低下する。なお、トランジスタＱ２は、オフのままであるが、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２も、電圧Ｖ１と同様に、立上り時間Ｔｕ０でゼロ近傍に低下する。 In FIG. 4, when the drive signal S1 for switching the transistor Q1 from OFF to ON is output at time t21, the current I1 rises rapidly and then gradually rises, and the voltage V1 approaches zero at the rise time Tu0. descend. Note that the transistor Q2 remains off, but is connected in parallel with the transistor Q1, so that the drain-source voltage V2 of the transistor Q2 also drops to near zero at the rise time Tu0, similar to the voltage V1. To do.

時刻ｔ２１から所定の遅延時間Ｔｕ２後の時刻ｔ２２に、トランジスタＱ２をオフからオンに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、急激に上昇した後、徐々に上昇する。したがって、図４に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ２２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ２１に比べて、減少する。ここで、損失Ｌｕ２１（図４）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ２２（図４）は、損失Ｌｕｂ（図１６）に比べて減少している。 When the drive signal S2 for switching the transistor Q2 from OFF to ON is output at time t22 after a predetermined delay time Tu2 from time t21, the current I2 increases rapidly and then gradually increases. Therefore, as shown in FIG. 4, the loss Lu22 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. Compared to the corresponding loss Lu21. Here, the loss Lu21 (FIG. 4) is the same size as the loss Lua (FIG. 16), but the loss Lu22 (FIG. 4) is smaller than the loss Lu (FIG. 16).

時刻ｔ２３にトランジスタＱ１をオンからオフに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ１がオフになっているが、トランジスタＱ２はオンのままである。トランジスタＱ１は、トランジスタＱ２と並列に接続されているので、トランジスタＱ１のドレイン−ソース間の電圧Ｖ１は、電圧Ｖ２と同様に、ゼロ近傍の状態が維持される。 When the drive signal S1 for switching the transistor Q1 from on to off is output at time t23, the current I1 drops to zero at the fall time Td0. Note that the transistor Q1 is off, but the transistor Q2 remains on. Since the transistor Q1 is connected in parallel with the transistor Q2, the voltage V1 between the drain and the source of the transistor Q1 is maintained in the vicinity of zero, like the voltage V2.

時刻ｔ２３から所定の遅延時間Ｔｄ２後の時刻ｔ２４に、トランジスタＱ２をオンからオフに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図４に示されるように、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ２１は、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ２２に比べて、減少する。ここで、損失Ｌｄ２２（図４）は、損失Ｌｄｂ（図１６）と同じ大きさであるが、損失Ｌｄ２１（図４）は、損失Ｌｄａ（図１６）に比べて減少している。 When the drive signal S2 for switching the transistor Q2 from on to off is output at time t24 after a predetermined delay time Td2 from time t23, the current I2 drops to zero at the fall time Td0. On the other hand, the voltages V1 and V2 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 4, the loss Ld21 corresponding to the area where the current I1 and the voltage V1 overlap when the transistor Q1 is off is the area where the current I2 and the voltage V2 overlap when the transistor Q2 is off. It decreases compared to the corresponding loss Ld22. Here, the loss Ld22 (FIG. 4) is the same size as the loss Ldb (FIG. 16), but the loss Ld21 (FIG. 4) is smaller than the loss Lda (FIG. 16).

このように、トランジスタオンオフ制御の第３例では、トランジスタＱ２のオン時刻をトランジスタＱ１のオン時刻に比べて遅延時間Ｔｕ２だけ遅延させている。このため、トランジスタオンオフ制御の第３例によれば、トランジスタＱ２のオン時の損失Ｌｕ２２（図４）を、トランジスタＱ１２のオン時の損失Ｌｕｂ（図１６）に比べて減少させることができる。 Thus, in the third example of the transistor on / off control, the on time of the transistor Q2 is delayed by the delay time Tu2 compared to the on time of the transistor Q1. Therefore, according to the third example of the transistor on / off control, the loss Lu22 (FIG. 4) when the transistor Q2 is on can be reduced compared to the loss Lu (FIG. 16) when the transistor Q12 is on.

また、トランジスタオンオフ制御の第３例では、トランジスタＱ２のオフ時刻をトランジスタＱ１のオフ時刻に比べて遅延時間Ｔｄ２だけ遅延させている。このため、トランジスタオンオフ制御の第３例によれば、トランジスタＱ１のオフ時の損失Ｌｄ２１（図４）を、トランジスタＱ１１のオフ時の損失Ｌｄａ（図１６）に比べて減少させることができる。 In the third example of transistor on / off control, the off time of the transistor Q2 is delayed by a delay time Td2 compared to the off time of the transistor Q1. For this reason, according to the third example of the transistor on / off control, the loss Ld21 (FIG. 4) when the transistor Q1 is OFF can be reduced compared to the loss Lda (FIG. 16) when the transistor Q11 is OFF.

したがって、トランジスタオンオフ制御の第３例によれば、トランジスタオンオフ制御の第１例による損失低減と、トランジスタオンオフ制御の第２例による損失低減とを合わせた損失低減を実現することができる。言い換えると、トランジスタオンオフ制御の第３例によれば、トランジスタＱ２のオン時の、トランジスタＱ２の損失を低減することができ、トランジスタＱ１のオフ時の、トランジスタＱ１の損失を低減することができる。その結果、トランジスタＱ１，Ｑ２の両方とも、それぞれ、損失を低減することができる。 Therefore, according to the third example of transistor on / off control, it is possible to realize loss reduction that combines the loss reduction by the first example of transistor on / off control and the loss reduction by the second example of transistor on / off control. In other words, according to the third example of the transistor on / off control, the loss of the transistor Q2 can be reduced when the transistor Q2 is on, and the loss of the transistor Q1 can be reduced when the transistor Q1 is off. As a result, both the transistors Q1 and Q2 can reduce the loss.

なお、遅延時間Ｔｕ２が立上り時間Ｔｕ０を超える値になると、トランジスタＱ１に全電流が流れることになるので、トランジスタＱ１が破損する可能性がある。このため、遅延時間Ｔｕ２は、立上り時間Ｔｕ０以下であることが必要となる。但し、遅延時間Ｔｕ２が立上り時間Ｔｕ０を超えていても、トランジスタＱ１が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｕ２が立上り時間Ｔｕ０を超えていても、立上り時間Ｔｕ０以下として取り扱ってもよい。遅延時間Ｔｕ２は、トランジスタＱ１，Ｑ２の立上り時間Ｔｕ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。 Note that if the delay time Tu2 exceeds the rise time Tu0, the entire current flows through the transistor Q1, so that the transistor Q1 may be damaged. For this reason, the delay time Tu2 needs to be equal to or shorter than the rise time Tu0. However, even if the delay time Tu2 exceeds the rise time Tu0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q1 is acceptable. Within such an allowable range, even if the delay time Tu2 exceeds the rise time Tu0, it may be handled as the rise time Tu0 or less. The delay time Tu2 is determined in advance in consideration of variations in the rise time Tu0 of the transistors Q1 and Q2, and is stored in the memory 30.

また、遅延時間Ｔｄ２が立下り時間Ｔｄ０を超える値になると、トランジスタＱ２に全電流が流れることになるので、トランジスタＱ２が破損する可能性がある。このため、遅延時間Ｔｄ２は、立下り時間Ｔｄ０以下であることが必要となる。但し、遅延時間Ｔｄ２が立下り時間Ｔｄ０を超えていても、トランジスタＱ２が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｄ２が立下り時間Ｔｄ０を超えていても、立下り時間Ｔｄ０以下として取り扱ってもよい。遅延時間Ｔｄ２は、トランジスタＱ１，Ｑ２の立下り時間Ｔｄ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。 Further, when the delay time Td2 exceeds the fall time Td0, the entire current flows through the transistor Q2, so that the transistor Q2 may be damaged. For this reason, the delay time Td2 needs to be equal to or less than the fall time Td0. However, even if the delay time Td2 exceeds the fall time Td0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q2 is acceptable. Within such an allowable range, even if the delay time Td2 exceeds the fall time Td0, it may be handled as the fall time Td0 or less. The delay time Td2 is determined in advance in consideration of variations in the fall time Td0 of the transistors Q1 and Q2, and is stored in the memory 30.

（トランジスタオンオフ制御の第４例）
図５は、図１に示される降圧チョッパ回路１０におけるトランジスタオンオフ制御の第４例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第４例では、トランジスタＱ２のオン時刻（第２オン時刻の一例に相当）が、トランジスタＱ１のオン時刻（第１オン時刻の一例に相当）に比べて遅延し、トランジスタＱ１のオフ時刻（第１オフ時刻の一例に相当）が、トランジスタＱ２のオフ時刻（第２オフ時刻の一例に相当）に比べて、遅延している。 (Fourth example of transistor on / off control)
FIG. 5 is a timing chart schematically showing a fourth example of transistor on / off control in the step-down chopper circuit 10 shown in FIG. In the fourth example of the transistor on / off control, the on time of the transistor Q2 (corresponding to an example of the second on time) is delayed compared to the on time of the transistor Q1 (corresponding to an example of the first on time). The off time (corresponding to an example of the first off time) is delayed compared to the off time of the transistor Q2 (corresponding to an example of the second off time).

図５において、時刻ｔ３１にトランジスタＱ１をオフからオンに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロ近傍に低下する。なお、トランジスタＱ２は、オフのままであるが、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２も、電圧Ｖ１と同様に、立上り時間Ｔｕ０でゼロ近傍に低下する。 In FIG. 5, when the drive signal S1 for switching the transistor Q1 from OFF to ON is output at time t31, the current I1 rises rapidly and then gradually rises, and the voltage V1 approaches zero at the rise time Tu0. descend. Note that the transistor Q2 remains off, but is connected in parallel with the transistor Q1, so that the drain-source voltage V2 of the transistor Q2 also drops to near zero at the rise time Tu0, similar to the voltage V1. To do.

時刻ｔ３１から所定の遅延時間Ｔｕ３後の時刻ｔ３２に、トランジスタＱ２をオフからオンに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、急激に上昇した後、徐々に上昇する。したがって、図５に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ３２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ３１に比べて、減少する。ここで、損失Ｌｕ３１（図５）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ３２（図５）は、損失Ｌｕｂ（図１６）に比べて減少している。 When the drive signal S2 for switching the transistor Q2 from OFF to ON is output at time t32 after a predetermined delay time Tu3 from time t31, the current I2 increases rapidly and then gradually increases. Therefore, as shown in FIG. 5, the loss Lu32 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. Compared with the corresponding loss Lu31. Here, the loss Lu31 (FIG. 5) is the same size as the loss Lua (FIG. 16), but the loss Lu32 (FIG. 5) is smaller than the loss Lu (FIG. 16).

時刻ｔ３３にトランジスタＱ２をオンからオフに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ２がオフになっているが、トランジスタＱ１はオンのままである。トランジスタＱ２は、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２は、電圧Ｖ１と同様に、ゼロ近傍の状態が維持される。 When the drive signal S2 for switching the transistor Q2 from on to off is output at time t33, the current I2 drops to zero at the fall time Td0. Note that the transistor Q2 is off, but the transistor Q1 remains on. Since the transistor Q2 is connected in parallel with the transistor Q1, the voltage V2 between the drain and source of the transistor Q2 is maintained in the vicinity of zero, like the voltage V1.

時刻ｔ３３から所定の遅延時間Ｔｄ３後の時刻ｔ３４に、トランジスタＱ１をオンからオフに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図５に示されるように、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ３２は、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ３１に比べて、減少する。ここで、損失Ｌｄ３１（図５）は、損失Ｌｄａ（図１６）と同じ大きさであるが、損失Ｌｄ３２（図５）は、損失Ｌｄｂ（図１６）に比べて減少している。 When a drive signal S1 for switching the transistor Q1 from on to off is output at time t34 after a predetermined delay time Td3 from time t33, the current I1 drops to zero at the fall time Td0. On the other hand, the voltages V1 and V2 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 5, the loss Ld32 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is off is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is off. It decreases compared to the corresponding loss Ld31. Here, the loss Ld31 (FIG. 5) is the same size as the loss Lda (FIG. 16), but the loss Ld32 (FIG. 5) is smaller than the loss Ldb (FIG. 16).

このように、トランジスタオンオフ制御の第４例では、トランジスタＱ２のオン時刻をトランジスタＱ１のオン時刻に比べて遅延時間Ｔｕ３だけ遅延させている。このため、トランジスタオンオフ制御の第４例によれば、トランジスタＱ２のオン時の損失Ｌｕ３２（図５）を、トランジスタＱ１２のオン時の損失Ｌｕｂ（図１６）に比べて減少させることができる。 Thus, in the fourth example of transistor on / off control, the on time of the transistor Q2 is delayed by the delay time Tu3 compared to the on time of the transistor Q1. Therefore, according to the fourth example of the transistor on / off control, the loss Lu32 (FIG. 5) when the transistor Q2 is on can be reduced as compared with the loss Lu (FIG. 16) when the transistor Q12 is on.

また、トランジスタオンオフ制御の第４例では、トランジスタＱ１のオフ時刻をトランジスタＱ２のオフ時刻に比べて遅延時間Ｔｄ３だけ遅延している。このため、トランジスタオンオフ制御の第４例によれば、トランジスタＱ２のオフ時の損失Ｌｄ３２（図５）を、トランジスタＱ１２のオフ時の損失Ｌｄｂ（図１６）に比べて減少させることができる。 In the fourth example of transistor on / off control, the off time of the transistor Q1 is delayed by a delay time Td3 compared to the off time of the transistor Q2. Therefore, according to the fourth example of the transistor on / off control, the loss Ld32 (FIG. 5) when the transistor Q2 is off can be reduced compared to the loss Ldb (FIG. 16) when the transistor Q12 is off.

したがって、トランジスタオンオフ制御の第４例によれば、トランジスタＱ２のオン時及びオフ時に、トランジスタＱ２の損失を低減することができる。その結果、トランジスタＱ１の損失は低減しないものの、トランジスタＱ２の損失のみを、トランジスタＱ１に比べて大幅に低減することができる。 Therefore, according to the fourth example of the transistor on / off control, the loss of the transistor Q2 can be reduced when the transistor Q2 is on and off. As a result, although the loss of the transistor Q1 is not reduced, only the loss of the transistor Q2 can be significantly reduced as compared with the transistor Q1.

なお、遅延時間Ｔｕ３が立上り時間Ｔｕ０を超える値になると、トランジスタＱ１に全電流が流れることになるので、トランジスタＱ１が破損する可能性がある。このため、遅延時間Ｔｕ３は、立上り時間Ｔｕ０以下であることが必要となる。但し、遅延時間Ｔｕ３が立上り時間Ｔｕ０を超えていても、トランジスタＱ１が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｕ３が立上り時間Ｔｕ０を超えていても、立上り時間Ｔｕ０以下として取り扱ってもよい。遅延時間Ｔｕ３は、トランジスタＱ１，Ｑ２の立上り時間Ｔｕ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。 Note that if the delay time Tu3 exceeds the rise time Tu0, the entire current flows through the transistor Q1, so that the transistor Q1 may be damaged. For this reason, the delay time Tu3 needs to be equal to or shorter than the rise time Tu0. However, even if the delay time Tu3 exceeds the rise time Tu0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q1 is acceptable. Within such an allowable range, even if the delay time Tu3 exceeds the rise time Tu0, it may be handled as the rise time Tu0 or less. The delay time Tu3 is determined in advance in consideration of variations in the rise time Tu0 of the transistors Q1 and Q2, and is stored in the memory 30.

また、遅延時間Ｔｄ３が立下り時間Ｔｄ０を超える値になると、トランジスタＱ１に全電流が流れることになるので、トランジスタＱ１が破損する可能性がある。このため、遅延時間Ｔｄ３は、立下り時間Ｔｄ０以下であることが必要となる。但し、遅延時間Ｔｄ３が立下り時間Ｔｄ０を超えていても、トランジスタＱ１が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Ｔｄ３が立下り時間Ｔｄ０を超えていても、立下り時間Ｔｄ０以下として取り扱ってもよい。遅延時間Ｔｄ３は、トランジスタＱ１，Ｑ２の立下り時間Ｔｄ０のばらつき等を考慮して予め決定されて、メモリ３０に記憶されている。 When the delay time Td3 exceeds the fall time Td0, the entire current flows through the transistor Q1, so that the transistor Q1 may be damaged. For this reason, the delay time Td3 needs to be equal to or less than the fall time Td0. However, even if the delay time Td3 exceeds the fall time Td0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q1 is acceptable. Within such an allowable range, even if the delay time Td3 exceeds the fall time Td0, it may be handled as the fall time Td0 or less. The delay time Td3 is determined in advance in consideration of variations in the falling times Td0 of the transistors Q1 and Q2, and is stored in the memory 30.

図６は、トランジスタオンオフ制御の第４例における各トランジスタの配置例を概略的に示す斜視図である。上述のように、トランジスタオンオフ制御の第４例によれば、トランジスタＱ１の損失は低減しないものの、トランジスタＱ２の損失のみを、トランジスタＱ１に比べて大幅に低減することができる。言い換えると、トランジスタＱ２の発熱量より、トランジスタＱ１の発熱量の方が大きい。 FIG. 6 is a perspective view schematically showing an arrangement example of each transistor in the fourth example of transistor on / off control. As described above, according to the fourth example of the transistor on / off control, although the loss of the transistor Q1 is not reduced, only the loss of the transistor Q2 can be significantly reduced as compared with the transistor Q1. In other words, the amount of heat generated by the transistor Q1 is greater than the amount of heat generated by the transistor Q2.

そこで、図６では、冷却ファン７０から送られる冷却風の方向７２の下流側に配置された放熱板７４において、トランジスタＱ１が、トランジスタＱ２よりも、冷却風の方向７２において上流側に配置されている。すなわち、冷却ファン７０から送られる冷却風は、まずトランジスタＱ１を冷却した後、トランジスタＱ２を冷却する。このような配置によって、トランジスタＱ２に比べて発熱量が大きいトランジスタＱ１を、良好に冷却することができる。 Therefore, in FIG. 6, in the heat dissipation plate 74 disposed on the downstream side in the direction 72 of the cooling air sent from the cooling fan 70, the transistor Q1 is disposed on the upstream side in the direction 72 of the cooling air from the transistor Q2. Yes. That is, the cooling air sent from the cooling fan 70 first cools the transistor Q1, and then cools the transistor Q2. With such an arrangement, the transistor Q1 that generates a larger amount of heat than the transistor Q2 can be cooled well.

（第２実施形態）
図７は、電力変換装置の第２実施形態である降圧チョッパ回路１０Ａを概略的に示す回路図である。図７に示されるように、降圧チョッパ回路１０Ａは、入力負荷Ｒｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１，Ｑ２、ダイオードＤ１、インダクタＬｃ、制御回路２０Ａ、出力負荷Ｒｏを備える。制御回路２０Ａは、メモリ３０Ａ、ＣＰＵ４０Ａ、駆動回路５０、遅延回路８０を含む。すなわち、降圧チョッパ回路１０Ａは、第１実施形態の降圧チョッパ回路１０（図１）に対して、制御回路２０Ａのみが異なる。また、制御回路２０Ａは、第１実施形態の制御回路２０（図１）に対して、メモリ３０に代えてメモリ３０Ａを含み、ＣＰＵ４０に代えてＣＰＵ４０Ａを含み、駆動回路６０に代えて遅延回路８０を含む点が異なる。 (Second Embodiment)
FIG. 7 is a circuit diagram schematically showing a step-down chopper circuit 10A that is the second embodiment of the power converter. As shown in FIG. 7, the step-down chopper circuit 10A includes an input load Ri, capacitors C1 and C2, transistors Q1 and Q2, a diode D1, an inductor Lc, a control circuit 20A, and an output load Ro. The control circuit 20A includes a memory 30A, a CPU 40A, a drive circuit 50, and a delay circuit 80. That is, the step-down chopper circuit 10A is different from the step-down chopper circuit 10 (FIG. 1) of the first embodiment only in the control circuit 20A. Further, the control circuit 20A includes a memory 30A instead of the memory 30, a CPU 40A instead of the CPU 40, and a delay circuit 80 instead of the drive circuit 60 with respect to the control circuit 20 (FIG. 1) of the first embodiment. Is different.

遅延回路８０の入力端子は、トランジスタＱ１のゲートに接続されている駆動回路５０の出力端子に接続され、遅延回路８０の出力端子は、トランジスタＱ２のゲートに接続されている。遅延回路８０は、入力された信号を所定時間遅延して出力する、公知の遅延回路である。この第２実施形態では、遅延回路８０は、駆動回路５０から出力される駆動信号Ｓ１を所定時間遅延した駆動信号Ｓ２を、トランジスタＱ２のゲートに出力する。 The input terminal of the delay circuit 80 is connected to the output terminal of the drive circuit 50 connected to the gate of the transistor Q1, and the output terminal of the delay circuit 80 is connected to the gate of the transistor Q2. The delay circuit 80 is a known delay circuit that outputs an input signal with a predetermined time delay. In the second embodiment, the delay circuit 80 outputs a drive signal S2 obtained by delaying the drive signal S1 output from the drive circuit 50 for a predetermined time to the gate of the transistor Q2.

図７に示される第２実施形態の降圧チョッパ回路１０Ａでは、図４に示されるトランジスタオンオフ制御の第３例のみが実行可能になっている。この場合において、遅延時間Ｔｕ２と遅延時間Ｔｄ２とは、同じ値になる。 In the step-down chopper circuit 10A of the second embodiment shown in FIG. 7, only the third example of the transistor on / off control shown in FIG. 4 can be executed. In this case, the delay time Tu2 and the delay time Td2 have the same value.

第２実施形態によれば、メモリ３０Ａに遅延時間Ｔｕ２，Ｔｄ２を記憶させておく必要がなく、ＣＰＵ４０Ａは、出力ポート４１のみから制御信号を出力すればよいので、メモリ３０Ａに記憶させておく第２実施形態の制御プログラムは、第１実施形態の制御プログラムに比べて、簡素化することができる。また、遅延回路８０に比べて駆動回路６０の回路構成が複雑で大規模である場合には、第２実施形態の制御回路２０Ａは、第１実施形態の制御回路２０に比べて、回路構成を簡素化することができる。 According to the second embodiment, there is no need to store the delay times Tu2 and Td2 in the memory 30A, and the CPU 40A only needs to output a control signal from the output port 41. The control program of the second embodiment can be simplified compared to the control program of the first embodiment. In addition, when the circuit configuration of the drive circuit 60 is more complicated and larger than that of the delay circuit 80, the control circuit 20A of the second embodiment has a circuit configuration of that of the control circuit 20 of the first embodiment. It can be simplified.

（第３実施形態）
図８は、電力変換装置の第３実施形態である昇圧チョッパ回路１１を概略的に示す回路図である。図８に示されるように、昇圧チョッパ回路１１は、入力負荷Ｒｉ、コンデンサＣ１，Ｃ２、トランジスタＱ３，Ｑ４、ダイオードＤ１、インダクタＬｃ、制御回路２０、出力負荷Ｒｏを備える。制御回路２０は、第１実施形態の制御回路２０（図１）と同一構成である。 (Third embodiment)
FIG. 8 is a circuit diagram schematically showing a boost chopper circuit 11 which is the third embodiment of the power conversion device. As shown in FIG. 8, the step-up chopper circuit 11 includes an input load Ri, capacitors C1 and C2, transistors Q3 and Q4, a diode D1, an inductor Lc, a control circuit 20, and an output load Ro. The control circuit 20 has the same configuration as the control circuit 20 (FIG. 1) of the first embodiment.

入力負荷Ｒｉは、例えば交流電源を整流する整流回路を含む。コンデンサＣ１は、電源ライン１０ａとアースライン１０ｂとの間に接続されている。コンデンサＣ１は、入力負荷Ｒｉから入力される電圧を平滑する。インダクタＬｃの一端は、電源ライン１０ａに接続され、インダクタＬｃの他端は、ダイオードＤ１のアノードに接続されている。 The input load Ri includes, for example, a rectifier circuit that rectifies an AC power supply. The capacitor C1 is connected between the power supply line 10a and the earth line 10b. The capacitor C1 smoothes the voltage input from the input load Ri. One end of the inductor Lc is connected to the power supply line 10a, and the other end of the inductor Lc is connected to the anode of the diode D1.

トランジスタＱ３（第１スイッチング素子の一例に相当）とトランジスタＱ４（第２スイッチング素子の一例に相当）とは、互いに並列に接続されている。トランジスタＱ３，Ｑ４は、本実施形態では例えば、ＮチャネルＭＯＳＦＥＴである。トランジスタＱ３，Ｑ４の、ドレインがインダクタＬｃの他端とダイオードＤ１のアノードとの間に接続され、ソースがアースライン１０ｂに接続され、ゲートが、それぞれ、制御回路２０の駆動回路５０，６０（図１）に接続されている。すなわち、駆動回路５０（図１）から出力される駆動信号Ｓ１は、トランジスタＱ３のゲートに入力され、駆動回路６０（図１）から出力される駆動信号Ｓ２は、トランジスタＱ４のゲートに入力される。 The transistor Q3 (corresponding to an example of a first switching element) and the transistor Q4 (corresponding to an example of a second switching element) are connected in parallel to each other. In the present embodiment, the transistors Q3 and Q4 are, for example, N-channel MOSFETs. The drains of the transistors Q3 and Q4 are connected between the other end of the inductor Lc and the anode of the diode D1, the source is connected to the ground line 10b, and the gates are driving circuits 50 and 60 of the control circuit 20, respectively (see FIG. 1). That is, the drive signal S1 output from the drive circuit 50 (FIG. 1) is input to the gate of the transistor Q3, and the drive signal S2 output from the drive circuit 60 (FIG. 1) is input to the gate of the transistor Q4. .

ダイオードＤ１のカソードは、出力負荷Ｒｏの電源ライン１０ｃに接続されている。コンデンサＣ２は、出力負荷Ｒｏの電源ライン１０ｃとアースライン１０ｂとの間に接続されている。コンデンサＣ２は、出力負荷Ｒｏに出力される電圧を平滑する。 The cathode of the diode D1 is connected to the power supply line 10c of the output load Ro. The capacitor C2 is connected between the power supply line 10c of the output load Ro and the earth line 10b. The capacitor C2 smoothes the voltage output to the output load Ro.

第３実施形態では、制御回路２０は、トランジスタＱ３，Ｑ４のオンオフを、それぞれ、トランジスタＱ１，Ｑ２のオンオフと同様に制御する。すなわち、制御回路２０は、第１実施形態におけるトランジスタオンオフ制御の第１例〜第４例を、それぞれ実行することが可能である。したがって、第３実施形態によれば、第１実施形態と同様の効果を得ることができる。 In the third embodiment, the control circuit 20 controls the on / off of the transistors Q3 and Q4 in the same manner as the on / off of the transistors Q1 and Q2, respectively. That is, the control circuit 20 can execute each of the first to fourth examples of transistor on / off control in the first embodiment. Therefore, according to the third embodiment, the same effect as that of the first embodiment can be obtained.

（第４実施形態）
図９は、電力変換装置の第４実施形態である昇圧チョッパ回路１１Ａを概略的に示す回路図である。図９に示されるように、昇圧チョッパ回路１１Ａは、入力負荷Ｒｉ、コンデンサＣ１，Ｃ２、トランジスタＱ３，Ｑ４、ダイオードＤ１、インダクタＬｃ、制御回路２０Ａ、出力負荷Ｒｏを備える。すなわち、昇圧チョッパ回路１１Ａは、第３実施形態の昇圧チョッパ回路１１（図８）に対して、制御回路２０Ａのみが異なる。また、制御回路２０Ａは、第２実施形態の制御回路２０Ａと同一構成である。 (Fourth embodiment)
FIG. 9 is a circuit diagram schematically showing a step-up chopper circuit 11A that is the fourth embodiment of the power conversion device. As shown in FIG. 9, the step-up chopper circuit 11A includes an input load Ri, capacitors C1 and C2, transistors Q3 and Q4, a diode D1, an inductor Lc, a control circuit 20A, and an output load Ro. That is, the boost chopper circuit 11A is different from the boost chopper circuit 11 (FIG. 8) of the third embodiment only in the control circuit 20A. Further, the control circuit 20A has the same configuration as the control circuit 20A of the second embodiment.

第４実施形態では、制御回路２０Ａは、トランジスタＱ３，Ｑ４のオンオフを、それぞれ、第２実施形態におけるトランジスタＱ１，Ｑ２のオンオフと同様に制御する。すなわち、制御回路２０Ａは、第２実施形態と同様に、第１実施形態におけるトランジスタオンオフ制御の第３例のみを実行することが可能である。したがって、第４実施形態によれば、第２実施形態と同様の効果を得ることができる。 In the fourth embodiment, the control circuit 20A controls the on / off of the transistors Q3 and Q4 in the same manner as the on / off of the transistors Q1 and Q2 in the second embodiment. That is, the control circuit 20A can execute only the third example of the transistor on / off control in the first embodiment, similarly to the second embodiment. Therefore, according to the fourth embodiment, the same effect as that of the second embodiment can be obtained.

（第５実施形態）
図１０は、電力変換装置の第５実施形態である双方向チョッパ回路１２を概略的に示す回路図である。図１０に示されるように、双方向チョッパ回路１２は、負荷Ｒｉｏ，Ｒｏｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４、インダクタＬｃ、制御回路２１を備える。制御回路２１は、メモリ３０Ｂ、ＣＰＵ４０Ｂ、駆動回路５０，５１，６０，６１を含む。双方向チョッパ回路１２は、負荷Ｒｉｏを入力側、負荷Ｒｏｉを出力側として用いることができ、逆に、負荷Ｒｉｏを出力側、負荷Ｒｏｉを入力側として用いることもできるチョッパ回路である。 (Fifth embodiment)
FIG. 10 is a circuit diagram schematically showing a bidirectional chopper circuit 12 which is the fifth embodiment of the power conversion device. As shown in FIG. 10, the bidirectional chopper circuit 12 includes loads Rio and Roi, capacitors C1 and C2, transistors Q1, Q2, Q3, and Q4, an inductor Lc, and a control circuit 21. The control circuit 21 includes a memory 30B, a CPU 40B, and drive circuits 50, 51, 60, and 61. The bidirectional chopper circuit 12 is a chopper circuit that can use the load Rio as an input side and the load Roi as an output side, and conversely, can use the load Rio as an output side and the load Roi as an input side.

コンデンサＣ１は、電源ライン１０ａとアースライン１０ｂとの間に接続されている。コンデンサＣ１は、負荷Ｒｉｏから入力される電圧、又は負荷Ｒｉｏに出力される電圧を平滑する。 The capacitor C1 is connected between the power supply line 10a and the earth line 10b. The capacitor C1 smoothes the voltage input from the load Rio or the voltage output to the load Rio.

トランジスタＱ１（第１スイッチング素子の一例に相当）とトランジスタＱ２（第２スイッチング素子の一例に相当）とは、互いに並列に接続されている。トランジスタＱ３（第１スイッチング素子の一例に相当）とトランジスタＱ４（第２スイッチング素子の一例に相当）とは、互いに並列に接続されている。トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、本実施形態では例えば、ＮチャネルＭＯＳＦＥＴであり、互いに同じ特性を有する。 The transistor Q1 (corresponding to an example of a first switching element) and the transistor Q2 (corresponding to an example of a second switching element) are connected in parallel to each other. The transistor Q3 (corresponding to an example of a first switching element) and the transistor Q4 (corresponding to an example of a second switching element) are connected in parallel to each other. The transistors Q1, Q2, Q3, and Q4 are, for example, N-channel MOSFETs in the present embodiment, and have the same characteristics.

トランジスタＱ１，Ｑ２の、ドレインが電源ライン１０ａに接続され、ソースがインダクタＬｃの一端に接続され、ゲートが、それぞれ、制御回路２０Ａの駆動回路５０，６０に接続されている。すなわち、駆動回路５０から出力される駆動信号Ｓ１は、トランジスタＱ１のゲートに入力され、駆動回路６０から出力される駆動信号Ｓ２は、トランジスタＱ２のゲートに入力される。 Transistors Q1 and Q2 have drains connected to power supply line 10a, sources connected to one end of inductor Lc, and gates connected to drive circuits 50 and 60 of control circuit 20A, respectively. That is, the drive signal S1 output from the drive circuit 50 is input to the gate of the transistor Q1, and the drive signal S2 output from the drive circuit 60 is input to the gate of the transistor Q2.

トランジスタＱ３，Ｑ４の、ドレインがトランジスタＱ１のソースとインダクタＬｃの一端との間に接続され、ソースがアースライン１０ｂに接続され、ゲートが、それぞれ、制御回路２０の駆動回路５１，６１に接続されている。すなわち、駆動回路５１から出力される駆動信号Ｓ３は、トランジスタＱ３のゲートに入力され、駆動回路６１から出力される駆動信号Ｓ４は、トランジスタＱ４のゲートに入力される。 The drains of the transistors Q3 and Q4 are connected between the source of the transistor Q1 and one end of the inductor Lc, the source is connected to the ground line 10b, and the gates are connected to the drive circuits 51 and 61 of the control circuit 20, respectively. ing. That is, the drive signal S3 output from the drive circuit 51 is input to the gate of the transistor Q3, and the drive signal S4 output from the drive circuit 61 is input to the gate of the transistor Q4.

インダクタＬｃの他端は、負荷Ｒｏｉの電源ライン１０ｃに接続されている。コンデンサＣ２は、負荷Ｒｏｉの電源ライン１０ｃとアースライン１０ｂとの間に接続されている。コンデンサＣ２は、負荷Ｒｏｉに出力される電圧、又は負荷Ｒｏｉから入力される電圧を平滑する。 The other end of the inductor Lc is connected to the power line 10c of the load Roi. The capacitor C2 is connected between the power line 10c of the load Roi and the earth line 10b. The capacitor C2 smoothes the voltage output to the load Roi or the voltage input from the load Roi.

メモリ３０Ｂは、例えば半導体メモリ等により構成される。メモリ３０Ｂは、例えばＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭなどを含む。メモリ３０Ｂは、ＣＰＵ４０Ｂを動作させる本実施形態の制御プログラムを記憶する。 The memory 30B is configured by, for example, a semiconductor memory. The memory 30B includes, for example, a ROM, a RAM, an EEPROM, and the like. The memory 30B stores the control program of the present embodiment for operating the CPU 40B.

ＣＰＵ４０Ｂは、メモリ３０Ｂに記憶されている本実施形態の制御プログラムに従って動作することにより、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のオンオフを制御する。ＣＰＵ４０の出力ポート４１は駆動回路５０に接続され、出力ポート４２は駆動回路６０に接続され、出力ポート４３は駆動回路５１に接続され、出力ポート４４は駆動回路６１に接続されている。駆動回路５０，６０，５１，６１は、それぞれ、ＣＰＵ４０Ｂの出力ポート４１，４２，４３，４４から出力される制御信号に従って、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のゲートに駆動信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を出力する。駆動回路５０，６０，５１，６１は、それぞれ、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を駆動する公知の駆動回路であり、絶縁型の駆動回路であってもよく、非絶縁型の駆動回路であってもよい。 The CPU 40B controls the on / off of the transistors Q1, Q2, Q3, and Q4 by operating according to the control program of the present embodiment stored in the memory 30B. The output port 41 of the CPU 40 is connected to the drive circuit 50, the output port 42 is connected to the drive circuit 60, the output port 43 is connected to the drive circuit 51, and the output port 44 is connected to the drive circuit 61. The drive circuits 50, 60, 51, and 61 respectively drive the drive signals S1, S2, and S3 to the gates of the transistors Q1, Q2, Q3, and Q4 according to control signals output from the output ports 41, 42, 43, and 44 of the CPU 40B. , S4 are output. The drive circuits 50, 60, 51, and 61 are known drive circuits that drive the transistors Q1, Q2, Q3, and Q4, respectively, and may be insulated drive circuits or non-insulated drive circuits. May be.

（トランジスタオンオフ制御の一例）
図１１は、図１０に示される双方向チョッパ回路１２におけるトランジスタオンオフ制御の一例を概略的に示すタイミングチャートである。このトランジスタオンオフ制御の一例では、トランジスタＱ２のオン時刻（第２オン時刻の一例に相当）及びオフ時刻（第２オフ時刻の一例に相当）が、トランジスタＱ１のオン時刻（第１オン時刻の一例に相当）及びオフ時刻（第１オフ時刻の一例に相当）に比べて、それぞれ遅延している。また、トランジスタＱ４のオン時刻（第２オン時刻の一例に相当）及びオフ時刻（第２オフ時刻の一例に相当）が、トランジスタＱ３のオン時刻（第１オン時刻の一例に相当）及びオフ時刻（第１オフ時刻の一例に相当）に比べて、それぞれ遅延している。すなわち、図１１に示されるオンオフ制御では、上記第１実施形態におけるトランジスタオンオフ制御の第３例（図４）と同様の制御が行われている。 (Example of transistor on / off control)
FIG. 11 is a timing chart schematically showing an example of transistor on / off control in the bidirectional chopper circuit 12 shown in FIG. In an example of this transistor on / off control, the on time (corresponding to an example of the second on time) and the off time (corresponding to an example of the second off time) of the transistor Q2 are the on time (an example of the first on time) of the transistor Q1. And the off time (corresponding to an example of the first off time). The on time (corresponding to an example of the second on time) and the off time (corresponding to an example of the second off time) of the transistor Q4 are the on time (corresponding to an example of the first on time) and the off time of the transistor Q3. Compared to (corresponding to an example of the first off time), each is delayed. That is, in the on / off control shown in FIG. 11, the same control as the third example (FIG. 4) of the transistor on / off control in the first embodiment is performed.

図１１に示されるオンオフ制御では、トランジスタＱ１をオフからオンに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロ近傍に低下する。なお、トランジスタＱ２は、オフのままであるが、トランジスタＱ１と並列に接続されているので、トランジスタＱ２のドレイン−ソース間の電圧Ｖ２も、電圧Ｖ１と同様に、立上り時間Ｔｕ０でゼロ近傍に低下する。 In the on / off control shown in FIG. 11, when the drive signal S1 for switching the transistor Q1 from off to on is output, the current I1 rises rapidly and then gradually rises, and the voltage V1 is zero at the rise time Tu0. It drops to the vicinity. Note that the transistor Q2 remains off, but is connected in parallel with the transistor Q1, so that the drain-source voltage V2 of the transistor Q2 also drops to near zero at the rise time Tu0, similar to the voltage V1. To do.

所定の遅延時間Ｔｕ２後に、トランジスタＱ２をオフからオンに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、急激に上昇した後、徐々に上昇する。したがって、図１１に示されるように、トランジスタＱ２のオン時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｕ２２は、トランジスタＱ１のオン時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｕ２１に比べて、減少する。ここで、損失Ｌｕ２１（図１１）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ２２（図１１）は、損失Ｌｕｂ（図１６）に比べて減少している。 When a drive signal S2 for switching the transistor Q2 from OFF to ON is output after a predetermined delay time Tu2, the current I2 increases rapidly and then gradually increases. Therefore, as shown in FIG. 11, the loss Lu22 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. Compared to the corresponding loss Lu21. Here, the loss Lu21 (FIG. 11) is the same size as the loss Lua (FIG. 16), but the loss Lu22 (FIG. 11) is smaller than the loss Lu (FIG. 16).

その後、トランジスタＱ１をオンからオフに切り替える駆動信号Ｓ１が出力されると、電流Ｉ１は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ１がオフになっているが、トランジスタＱ２はオンのままである。トランジスタＱ１は、トランジスタＱ２と並列に接続されているので、トランジスタＱ１のドレイン−ソース間の電圧Ｖ１は、電圧Ｖ２と同様に、ゼロ近傍の状態が維持される。 Thereafter, when the drive signal S1 for switching the transistor Q1 from on to off is output, the current I1 drops to zero at the fall time Td0. Note that the transistor Q1 is off, but the transistor Q2 remains on. Since the transistor Q1 is connected in parallel with the transistor Q2, the voltage V1 between the drain and the source of the transistor Q1 is maintained in the vicinity of zero, like the voltage V2.

所定の遅延時間Ｔｄ２後に、トランジスタＱ２をオンからオフに切り替える駆動信号Ｓ２が出力されると、電流Ｉ２は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ１，Ｖ２は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図１１に示されるように、トランジスタＱ１のオフ時の、電流Ｉ１と電圧Ｖ１とが重なる面積に相当する損失Ｌｄ２１は、トランジスタＱ２のオフ時の、電流Ｉ２と電圧Ｖ２とが重なる面積に相当する損失Ｌｄ２２に比べて、減少する。ここで、損失Ｌｄ２２（図１１）は、損失Ｌｄｂ（図１６）と同じ大きさであるが、損失Ｌｄ２１（図１１）は、損失Ｌｄａ（図１６）に比べて減少している。 When a drive signal S2 for switching the transistor Q2 from on to off is output after a predetermined delay time Td2, the current I2 drops to zero at the fall time Td0. On the other hand, the voltages V1 and V2 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 11, the loss Ld21 corresponding to the area where the current I1 and the voltage V1 overlap when the transistor Q1 is OFF is the area where the current I2 and the voltage V2 overlap when the transistor Q2 is OFF. It decreases compared to the corresponding loss Ld22. Here, the loss Ld22 (FIG. 11) is the same size as the loss Ldb (FIG. 16), but the loss Ld21 (FIG. 11) is smaller than the loss Lda (FIG. 16).

次に、トランジスタＱ３をオフからオンに切り替える駆動信号Ｓ３が出力されると、電流Ｉ３は、急激に上昇した後、徐々に上昇し、電圧Ｖ１は、立上り時間Ｔｕ０でゼロ近傍に低下する。なお、トランジスタＱ４は、オフのままであるが、トランジスタＱ３と並列に接続されているので、トランジスタＱ４のドレイン−ソース間の電圧Ｖ４も、電圧Ｖ３と同様に、立上り時間Ｔｕ０でゼロ近傍に低下する。 Next, when the drive signal S3 for switching the transistor Q3 from OFF to ON is output, the current I3 increases rapidly and then gradually increases, and the voltage V1 decreases to near zero at the rise time Tu0. Although the transistor Q4 remains off, it is connected in parallel with the transistor Q3, so that the drain-source voltage V4 of the transistor Q4 also decreases to near zero at the rise time Tu0, similar to the voltage V3. To do.

所定の遅延時間Ｔｄ２後に、トランジスタＱ４をオフからオンに切り替える駆動信号Ｓ４が出力されると、電流Ｉ４は、急激に上昇した後、徐々に上昇する。したがって、図１１に示されるように、トランジスタＱ４のオン時の、電流Ｉ４と電圧Ｖ４とが重なる面積に相当する損失Ｌｕ２４は、トランジスタＱ３のオン時の、電流Ｉ３と電圧Ｖ３とが重なる面積に相当する損失Ｌｕ２３に比べて、減少する。ここで、損失Ｌｕ２３（図１１）は、損失Ｌｕａ（図１６）と同じ大きさであるが、損失Ｌｕ２４（図１１）は、損失Ｌｕｂ（図１６）に比べて減少している。 When a drive signal S4 for switching the transistor Q4 from OFF to ON is output after a predetermined delay time Td2, the current I4 increases rapidly and then gradually increases. Therefore, as shown in FIG. 11, the loss Lu24 corresponding to the area where the current I4 and the voltage V4 overlap when the transistor Q4 is on is the area where the current I3 and the voltage V3 overlap when the transistor Q3 is on. Compared to the corresponding loss Lu23. Here, the loss Lu23 (FIG. 11) is the same size as the loss Lua (FIG. 16), but the loss Lu24 (FIG. 11) is smaller than the loss Lu (FIG. 16).

その後、トランジスタＱ３をオンからオフに切り替える駆動信号Ｓ３が出力されると、電流Ｉ３は、立下り時間Ｔｄ０でゼロに低下する。なお、トランジスタＱ３がオフになっているが、トランジスタＱ４はオンのままである。トランジスタＱ３は、トランジスタＱ４と並列に接続されているので、トランジスタＱ３のドレイン−ソース間の電圧Ｖ３は、電圧Ｖ４と同様に、ゼロ近傍の状態が維持される。 Thereafter, when a drive signal S3 for switching the transistor Q3 from on to off is output, the current I3 drops to zero at the fall time Td0. Note that the transistor Q3 is off, but the transistor Q4 remains on. Since the transistor Q3 is connected in parallel with the transistor Q4, the voltage V3 between the drain and the source of the transistor Q3 is maintained in the vicinity of zero similarly to the voltage V4.

所定の遅延時間Ｔｄ２後に、トランジスタＱ４をオンからオフに切り替える駆動信号Ｓ４が出力されると、電流Ｉ４は、立下り時間Ｔｄ０でゼロに低下する。一方、電圧Ｖ３，Ｖ４は、立下り時間Ｔｄ０で所定値まで上昇する。したがって、図１１に示されるように、トランジスタＱ３のオフ時の、電流Ｉ３と電圧Ｖ３とが重なる面積に相当する損失Ｌｄ２３は、トランジスタＱ４のオフ時の、電流Ｉ４と電圧Ｖ４とが重なる面積に相当する損失Ｌｄ２４に比べて、減少する。ここで、損失Ｌｄ２４（図１１）は、損失Ｌｄｂ（図１６）と同じ大きさであるが、損失Ｌｄ２３（図１１）は、損失Ｌｄａ（図１６）に比べて減少している。 When the drive signal S4 for switching the transistor Q4 from on to off is output after the predetermined delay time Td2, the current I4 drops to zero at the fall time Td0. On the other hand, the voltages V3 and V4 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 11, the loss Ld23 corresponding to the area where the current I3 and the voltage V3 overlap when the transistor Q3 is OFF is the area where the current I4 and the voltage V4 overlap when the transistor Q4 is OFF. It decreases compared to the corresponding loss Ld24. Here, the loss Ld24 (FIG. 11) is the same size as the loss Ldb (FIG. 16), but the loss Ld23 (FIG. 11) is smaller than the loss Lda (FIG. 16).

このように、図１１に示されるトランジスタオンオフ制御では、トランジスタＱ２，Ｑ４のオン時刻を、それぞれ、トランジスタＱ１，Ｑ３のオン時刻に比べて遅延時間Ｔｕ２だけ遅延させている。このため、このトランジスタオンオフ制御によれば、トランジスタＱ２，Ｑ４のオン時の損失Ｌｕ２２，Ｌｕ２４を、それぞれ、トランジスタＱ１２のオン時の損失Ｌｕｂ（図１６）に比べて減少させることができる。 Thus, in the transistor on / off control shown in FIG. 11, the on times of the transistors Q2 and Q4 are delayed by the delay time Tu2 as compared with the on times of the transistors Q1 and Q3, respectively. Therefore, according to this transistor on / off control, the losses Lu22 and Lu24 when the transistors Q2 and Q4 are turned on can be reduced compared to the loss Lu when the transistor Q12 is turned on (FIG. 16), respectively.

また、このトランジスタオンオフ制御では、トランジスタＱ２，Ｑ４のオフ時刻を、それぞれ、トランジスタＱ１，Ｑ３のオフ時刻に比べて遅延時間Ｔｄ２だけ遅延させている。このため、このトランジスタオンオフ制御によれば、トランジスタＱ１，Ｑ３のオフ時の損失Ｌｄ２１，Ｌｄ２３を、それぞれ、トランジスタＱ１１のオフ時の損失Ｌｄａ（図１６）に比べて減少させることができる。 In this transistor on / off control, the off times of the transistors Q2 and Q4 are delayed by a delay time Td2 compared to the off times of the transistors Q1 and Q3, respectively. Therefore, according to this transistor on / off control, the losses Ld21 and Ld23 when the transistors Q1 and Q3 are off can be reduced compared to the losses Lda when the transistor Q11 is off (FIG. 16), respectively.

したがって、図１１に示されるトランジスタオンオフ制御によれば、トランジスタＱ２，Ｑ４のオン時の、トランジスタＱ２，Ｑ４の損失を低減することができ、トランジスタＱ１，Ｑ３のオフ時の、トランジスタＱ１，Ｑ３の損失を低減することができる。その結果、トランジスタＱ１〜Ｑ４の損失を、それぞれ低減することができる。 Therefore, according to the transistor on / off control shown in FIG. 11, the loss of the transistors Q2 and Q4 when the transistors Q2 and Q4 are on can be reduced, and the transistors Q1 and Q3 are turned off when the transistors Q1 and Q3 are off. Loss can be reduced. As a result, the loss of transistors Q1 to Q4 can be reduced.

なお、上述のように、遅延時間Ｔｕ２は、立上り時間Ｔｕ０以下であることが必要となり、遅延時間Ｔｄ２は、立下り時間Ｔｄ０以下であることが必要となる。また、上述のように、遅延時間Ｔｕ２は、トランジスタＱ１〜Ｑ４の立上り時間Ｔｕ０のばらつき等を考慮して予め決定されて、メモリ３０Ｂに記憶されている。また、遅延時間Ｔｄ２は、トランジスタＱ１〜Ｑ４の立下り時間Ｔｄ０のばらつき等を考慮して予め決定されて、メモリ３０Ｂに記憶されている。 As described above, the delay time Tu2 needs to be equal to or less than the rise time Tu0, and the delay time Td2 needs to be equal to or less than the fall time Td0. Further, as described above, the delay time Tu2 is determined in advance in consideration of variations in the rise time Tu0 of the transistors Q1 to Q4 and stored in the memory 30B. The delay time Td2 is determined in advance in consideration of variations in the fall time Td0 of the transistors Q1 to Q4 and stored in the memory 30B.

また、第５実施形態では、図１１に示されるトランジスタオンオフ制御に限られず、上記トランジスタオンオフ制御の第１例（図２）、上記トランジスタオンオフ制御の第２例（図３）、上記トランジスタオンオフ制御の第４例（図５）と同様の制御を実行することが可能である。 Further, the fifth embodiment is not limited to the transistor on / off control shown in FIG. 11, but the first example of the transistor on / off control (FIG. 2), the second example of the transistor on / off control (FIG. 3), and the transistor on / off control. It is possible to execute the same control as in the fourth example (FIG. 5).

（第６実施形態）
図１２は、電力変換装置の第６実施形態である双方向チョッパ回路１２Ａを概略的に示す回路図である。図１２に示されるように、双方向チョッパ回路１２Ａは、負荷Ｒｉｏ，Ｒｏｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４、インダクタＬｃ、制御回路２１Ａを備える。制御回路２１Ａは、メモリ３０Ｃ、ＣＰＵ４０Ｃ、駆動回路５０，５１、遅延回路８０，８１を含む。 (Sixth embodiment)
FIG. 12 is a circuit diagram schematically showing a bidirectional chopper circuit 12A that is a sixth embodiment of the power conversion device. As shown in FIG. 12, the bidirectional chopper circuit 12A includes loads Rio and Roi, capacitors C1 and C2, transistors Q1, Q2, Q3, and Q4, an inductor Lc, and a control circuit 21A. The control circuit 21A includes a memory 30C, a CPU 40C, drive circuits 50 and 51, and delay circuits 80 and 81.

すなわち、双方向チョッパ回路１２Ａは、第５実施形態の双方向チョッパ回路１２（図１０）に対して、制御回路２１Ａのみが異なる。また、制御回路２１Ａは、第５実施形態の制御回路２１（図１０）に対して、メモリ３０Ｂに代えてメモリ３０Ｃを含み、ＣＰＵ４０Ｂに代えてＣＰＵ４０Ｃを含み、駆動回路６０，６１に代えて、それぞれ遅延回路８０，８１を含む点が異なる。 That is, the bidirectional chopper circuit 12A is different from the bidirectional chopper circuit 12 (FIG. 10) of the fifth embodiment only in the control circuit 21A. Further, the control circuit 21A includes a memory 30C instead of the memory 30B, a CPU 40C instead of the CPU 40B, and a drive circuit 60, 61 as compared with the control circuit 21 (FIG. 10) of the fifth embodiment. The difference is that each includes delay circuits 80 and 81.

遅延回路８０の入力端子は、トランジスタＱ１のゲートに接続されている駆動回路５０の出力端子に接続され、遅延回路８０の出力端子は、トランジスタＱ２のゲートに接続されている。遅延回路８１の入力端子は、トランジスタＱ３のゲートに接続されている駆動回路５１の出力端子に接続され、遅延回路８１の出力端子は、トランジスタＱ４のゲートに接続されている。遅延回路８０，８１は、それぞれ、入力された信号を所定時間遅延して出力する、公知の遅延回路である。この第６実施形態では、遅延回路８０は、駆動回路５０から出力される駆動信号Ｓ１を所定時間遅延した駆動信号Ｓ２を、トランジスタＱ２のゲートに出力する。遅延回路８１は、駆動回路５１から出力される駆動信号Ｓ３を所定時間遅延した駆動信号Ｓ４を、トランジスタＱ４のゲートに出力する。 The input terminal of the delay circuit 80 is connected to the output terminal of the drive circuit 50 connected to the gate of the transistor Q1, and the output terminal of the delay circuit 80 is connected to the gate of the transistor Q2. The input terminal of the delay circuit 81 is connected to the output terminal of the drive circuit 51 connected to the gate of the transistor Q3, and the output terminal of the delay circuit 81 is connected to the gate of the transistor Q4. Each of the delay circuits 80 and 81 is a known delay circuit that outputs an input signal with a predetermined time delay. In the sixth embodiment, the delay circuit 80 outputs a drive signal S2 obtained by delaying the drive signal S1 output from the drive circuit 50 for a predetermined time to the gate of the transistor Q2. The delay circuit 81 outputs a drive signal S4 obtained by delaying the drive signal S3 output from the drive circuit 51 by a predetermined time to the gate of the transistor Q4.

図１２に示される第６実施形態の双方向チョッパ回路１２Ａでは、図１１に示されるトランジスタオンオフ制御が実行可能になっている。この場合において、遅延時間Ｔｕ２と遅延時間Ｔｄ２とは、同じ値になる。 In the bidirectional chopper circuit 12A of the sixth embodiment shown in FIG. 12, the transistor on / off control shown in FIG. 11 can be executed. In this case, the delay time Tu2 and the delay time Td2 have the same value.

第６実施形態によれば、メモリ３０Ｃに遅延時間Ｔｕ２，Ｔｄ２を記憶させておく必要がなく、ＣＰＵ４０Ｃは、出力ポート４１，４３のみから制御信号を出力すればよいので、メモリ３０Ｃに記憶させておく第６実施形態の制御プログラムは、第５実施形態の制御プログラムに比べて、簡素化することができる。また、遅延回路８０，８１に比べて駆動回路６０，６１の回路構成が複雑で大規模である場合には、第６実施形態の制御回路２１Ａは、第５実施形態の制御回路２１に比べて、回路構成を簡素化することができる。 According to the sixth embodiment, there is no need to store the delay times Tu2 and Td2 in the memory 30C, and the CPU 40C only needs to output control signals from the output ports 41 and 43. The control program according to the sixth embodiment can be simplified as compared with the control program according to the fifth embodiment. In addition, when the circuit configuration of the drive circuits 60 and 61 is more complicated and larger than that of the delay circuits 80 and 81, the control circuit 21A of the sixth embodiment is compared with the control circuit 21 of the fifth embodiment. The circuit configuration can be simplified.

（第７実施形態）
図１３は、電力変換装置の第７実施形態である双方向チョッパ回路１３を概略的に示す回路図である。双方向チョッパ回路１３は、多相インターリーブ方式のチョッパ回路であり、図１３に示されるように、負荷Ｒｉｏ，Ｒｏｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１〜Ｑ８、インダクタＬ１，Ｌ２、制御回路２１Ｂ，２１Ｃを備える。 (Seventh embodiment)
FIG. 13 is a circuit diagram schematically showing a bidirectional chopper circuit 13 which is the seventh embodiment of the power conversion device. The bi-directional chopper circuit 13 is a multiphase interleave type chopper circuit, and as shown in FIG. 13, loads Rio, Roi, capacitors C1, C2, transistors Q1-Q8, inductors L1, L2, control circuits 21B, 21C. Is provided.

インダクタＬ１とインダクタＬ２とは、互いに共通のコアに巻かれており、逆極性となるように磁気結合した結合インダクタを構成している。制御回路２１Ｂ，２１Ｃは、それぞれ、図１０に示される制御回路２１と同じ構成を有する。双方向チョッパ回路１３は、負荷Ｒｉｏを入力側、負荷Ｒｏｉを出力側として用いることができ、逆に、負荷Ｒｉｏを出力側、負荷Ｒｏｉを入力側として用いることもできるチョッパ回路である。 The inductor L1 and the inductor L2 are wound around a common core and constitute a coupled inductor that is magnetically coupled so as to have opposite polarities. Control circuits 21B and 21C each have the same configuration as control circuit 21 shown in FIG. The bidirectional chopper circuit 13 is a chopper circuit that can use the load Rio as an input side and the load Roi as an output side, and conversely, can use the load Rio as an output side and the load Roi as an input side.

負荷Ｒｉｏ，Ｒｏｉ、コンデンサＣ１，Ｃ２、トランジスタＱ１〜Ｑ４、インダクタＬ１、制御回路２１Ｂは、インダクタＬｃがインダクタＬ１に置き換えられ、制御回路２１が制御回路２１Ｂに置き換えられた点以外は、図１０の双方向チョッパ回路１２と同様に接続されている。トランジスタＱ５〜Ｑ８、制御回路２１Ｃ、インダクタＬ２は、トランジスタＱ１〜Ｑ４がトランジスタＱ５〜Ｑ８に置き換えられ、インダクタＬ１がインダクタＬ２に置き換えられ、制御回路２１Ｂが制御回路２１Ｃに置き換えられた点以外は、トランジスタＱ１〜Ｑ４、インダクタＬ１、制御回路２１Ｂと同様に接続されている。 Loads Rio, Roi, capacitors C1, C2, transistors Q1-Q4, inductor L1, and control circuit 21B are the same as those in FIG. 10 except that inductor Lc is replaced by inductor L1 and control circuit 21 is replaced by control circuit 21B. The connection is the same as that of the bidirectional chopper circuit 12. The transistors Q5 to Q8, the control circuit 21C, and the inductor L2, except that the transistors Q1 to Q4 are replaced with transistors Q5 to Q8, the inductor L1 is replaced with an inductor L2, and the control circuit 21B is replaced with a control circuit 21C. The transistors Q1 to Q4, the inductor L1, and the control circuit 21B are connected in the same manner.

なお、本実施形態では、インダクタＬ１，Ｌ２のインダクタンスは、インダクタＬｃのインダクタンスと同じである。また、トランジスタＱ５〜Ｑ８は、トランジスタＱ１と同じ特性を有する。 In the present embodiment, the inductances of the inductors L1 and L2 are the same as the inductance of the inductor Lc. Transistors Q5 to Q8 have the same characteristics as transistor Q1.

第７実施形態の双方向チョッパ回路１３において、トランジスタＱ１〜Ｑ４と、トランジスタＱ５〜Ｑ８とを、それぞれ、第５実施形態の双方向チョッパ回路１２（図１０）のトランジスタＱ１〜Ｑ４と同様に動作させることができる。その結果、第７実施形態の双方向チョッパ回路１３は、第５実施形態の双方向チョッパ回路１２（図１０）と同様の効果を得ることができる。 In the bidirectional chopper circuit 13 of the seventh embodiment, the transistors Q1 to Q4 and the transistors Q5 to Q8 operate in the same manner as the transistors Q1 to Q4 of the bidirectional chopper circuit 12 (FIG. 10) of the fifth embodiment, respectively. Can be made. As a result, the bidirectional chopper circuit 13 of the seventh embodiment can obtain the same effect as the bidirectional chopper circuit 12 (FIG. 10) of the fifth embodiment.

（第８実施形態）
図１４は、電力変換装置の第８実施形態である双方向チョッパ回路１３Ａを概略的に示す回路図である。図１４に示されるように、双方向チョッパ回路１３Ａは、制御回路２１Ｂが制御回路２１Ｄに置き換えられ、制御回路２１Ｃが制御回路２１Ｅに置き換えられた点以外は、図１３の双方向チョッパ回路１３と同様に構成されている。制御回路２１Ｄ，２１Ｅは、それぞれ、制御回路２１Ａ（図１２）と同じ構成を有している。 (Eighth embodiment)
FIG. 14 is a circuit diagram schematically showing a bidirectional chopper circuit 13A that is an eighth embodiment of the power conversion device. As shown in FIG. 14, the bidirectional chopper circuit 13A is identical to the bidirectional chopper circuit 13 of FIG. 13 except that the control circuit 21B is replaced by a control circuit 21D and the control circuit 21C is replaced by a control circuit 21E. It is constituted similarly. Each of the control circuits 21D and 21E has the same configuration as the control circuit 21A (FIG. 12).

第８実施形態の双方向チョッパ回路１３Ａにおいて、トランジスタＱ１〜Ｑ４と、トランジスタＱ５〜Ｑ８とを、それぞれ、第６実施形態の双方向チョッパ回路１２Ａ（図１２）のトランジスタＱ１〜Ｑ４と同様に動作させることができる。その結果、第８実施形態の双方向チョッパ回路１３Ａは、第６実施形態の双方向チョッパ回路１２Ａ（図１２）と同様の効果を得ることができる。 In the bidirectional chopper circuit 13A of the eighth embodiment, the transistors Q1 to Q4 and the transistors Q5 to Q8 operate in the same manner as the transistors Q1 to Q4 of the bidirectional chopper circuit 12A (FIG. 12) of the sixth embodiment, respectively. Can be made. As a result, the bidirectional chopper circuit 13A of the eighth embodiment can obtain the same effects as the bidirectional chopper circuit 12A (FIG. 12) of the sixth embodiment.

（変形された実施形態）
上記降圧チョッパ回路１０（図１）、降圧チョッパ回路１０Ａ（図７）、昇圧チョッパ回路１１（図８）、昇圧チョッパ回路１１Ａ（図９）では、ＭＯＳＦＥＴが用いられているが、これに限られず、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が用いられてもよい。 (Modified embodiment)
In the step-down chopper circuit 10 (FIG. 1), the step-down chopper circuit 10A (FIG. 7), the step-up chopper circuit 11 (FIG. 8), and the step-up chopper circuit 11A (FIG. 9), MOSFETs are used. An insulated gate bipolar transistor (IGBT) may be used.

本開示は、例えば、種々の用途に使用されるチョッパ回路を含む電力変換装置に利用可能である。 The present disclosure is applicable to, for example, a power conversion device including a chopper circuit used for various applications.

Ｑ１〜Ｑ８トランジスタ
２０，２０Ａ，２１，２１Ａ〜２１Ｅ制御回路
Q1-Q8 transistor 20, 20A, 21, 21A-21E control circuit

Claims

入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オン信号を出力する第１オン時刻に比べて、前記第２スイッチング素子に前記オン信号を出力する第２オン時刻を、前記第１スイッチング素子の立上り時間以下に定められた時間遅延させる、
電力変換装置。 A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit has a second on time at which the on signal is output to the second switching element compared to a first on time at which the on signal is output to the first switching element. Delay for a set amount of time,
Power conversion device.

前記制御回路は、更に、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻に比べて、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻を、前記第１スイッチング素子の立下り時間以下に定められた時間遅延させる、
請求項１に記載の電力変換装置。 The control circuit further includes a second off time for outputting the off signal to the second switching element as compared to a first off time for outputting the off signal to the first switching element. Delay for a set time below the fall time of
The power conversion device according to claim 1.

前記制御回路は、更に、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻を、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻に比べて、前記第２スイッチング素子の立下り時間以下に定められた時間遅延させる、
請求項１に記載の電力変換装置。 The control circuit further compares the second switching element with a first off time at which the off signal is output to the first switching element, compared with a second off time at which the off signal is output to the second switching element. Delay for a set time below the fall time of
The power conversion device according to claim 1.

前記第１スイッチング素子及び前記第２スイッチング素子に送風する冷却ファンと、
前記冷却ファンによる送風方向において、前記第１スイッチング素子が前記第２スイッチング素子より上流側に配置された放熱板と、
をさらに備える請求項３に記載の電力変換装置。 A cooling fan for blowing air to the first switching element and the second switching element;
In the air blowing direction by the cooling fan, the first switching element is disposed on the upstream side of the second switching element; and
The power converter according to claim 3 further provided.

入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第１スイッチング素子に前記オフ信号を出力する第１オフ時刻に比べて、前記第２スイッチング素子に前記オフ信号を出力する第２オフ時刻を、前記第１スイッチング素子の立下り時間以下に定められた時間遅延させる、
電力変換装置。 A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit sets a second off time at which the off signal is output to the second switching element compared to a first off time at which the off signal is output to the first switching element. Delay the time below the downtime,
Power conversion device.

入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第１オン時刻に前記第１スイッチング素子に前記オン信号を前記制御回路から出力する第１オンステップと、
前記第１スイッチング素子の立上り時間以下に定められた時間遅延した第２オン時刻に、前記第２スイッチング素子に前記オン信号を前記制御回路から出力する第２オンステップと、
を備える電力変換方法。 A power conversion method in a chopper type power conversion device that converts input power by switching,
The power converter is
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The power conversion method includes:
A first on step of outputting the on signal from the control circuit to the first switching element at a first on time;
A second on step of outputting the on signal from the control circuit to the second switching element at a second on time delayed by a time set to be equal to or less than a rise time of the first switching element;
A power conversion method comprising:

入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第１スイッチング素子と、
前記第１スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第１スイッチング素子及び前記第２スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第１オフ時刻に前記第１スイッチング素子に前記オフ信号を前記制御回路から出力する第１オフステップと、
前記第１スイッチング素子の立下り時間以下に定められた時間遅延した第２オフ時刻に、前記第２スイッチング素子に前記オフ信号を前記制御回路から出力する第２オフステップと、
を備える電力変換方法。 A power conversion method in a chopper type power conversion device that converts input power by switching,
The power converter is
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The power conversion method includes:
A first off step of outputting the off signal from the control circuit to the first switching element at a first off time;
A second off step of outputting the off signal from the control circuit to the second switching element at a second off time delayed by a time set to be equal to or less than a falling time of the first switching element;
A power conversion method comprising: