JP2019193347A - Power conversion device and method - Google Patents
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Abstract
Description
本開示は、入力電力をスイッチングして変換するチョッパ型の電力変換装置及び方法に関する。 The present disclosure relates to a chopper type power conversion device and method for switching and converting input power.
従来、スイッチング素子を用いて入力電力をスイッチングして、例えば電圧を上昇又は降下させて出力するチョッパ型の電力変換装置が知られている。このような電力変換装置は、小型化のために、例えば100kHz以上の高いスイッチング周波数で用いられている。しかし、スイッチング周波数が高くなると、スイッチング損失が増大するという問題がある。そこで、従来、LLC共振回路を用いて、スイッチング損失を低減するようにした電力変換装置が提案されている(例えば特許文献1参照)。特許文献1に記載の技術では、LLC共振回路を共振させることにより、スイッチング素子に流れる電流が小さくなるタイミングでスイッチング素子のオンオフを切り替えることにより、スイッチング損失を低減させている。
2. Description of the Related Art Conventionally, a chopper type power conversion device that switches input power using a switching element and outputs, for example, a voltage is increased or decreased is known. Such a power converter is used at a high switching frequency of, for example, 100 kHz or more for miniaturization. However, there is a problem that switching loss increases as the switching frequency increases. Therefore, conventionally, a power conversion device that uses an LLC resonance circuit to reduce switching loss has been proposed (see, for example, Patent Document 1). In the technique described in
しかしながら、上記特許文献1に記載の電力変換装置では、LLC共振回路を用いているため、回路構成が複雑となり、コストが上昇するという問題があるので、さらに改善することが望まれている。
However, since the power conversion device described in
本開示の一態様の電力変換装置は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第1スイッチング素子と、
前記第1スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第2スイッチング素子と、
前記第1スイッチング素子及び前記第2スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第1スイッチング素子に前記オン信号を出力する第1オン時刻に比べて、前記第2スイッチング素子に前記オン信号を出力する第2オン時刻を、前記第1スイッチング素子の立上り時間以下に定められた時間遅延させるものである。
A power conversion device according to an aspect of the present disclosure is provided.
A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit has a second on time at which the on signal is output to the second switching element compared to a first on time at which the on signal is output to the first switching element. This is to delay the time set to be less than the time.
本開示によれば、さらなる改善を実現できる。 According to the present disclosure, further improvements can be realized.
(本開示に至った経緯)
まず、本開示に係る一態様の着眼点が説明される。上述のように、上記従来の特許文献1に記載の電力変換装置では、LLC共振回路が用いられているため、回路構成が複雑となる。そこで、LLC共振回路を用いることなく、簡素な回路構成で、スイッチング損失を低減することが望まれている。
(Background to the disclosure)
First, an aspect of one aspect according to the present disclosure will be described. As described above, in the power conversion device described in
図15は、大電流用チョッパ型電力変換装置の一例を概略的に示す回路図である。図16は、図15の各スイッチング素子における電流及び電圧の推移を概略的に示すタイミングチャートである。 FIG. 15 is a circuit diagram schematically showing an example of a chopper type power converter for large current. FIG. 16 is a timing chart schematically showing transition of current and voltage in each switching element of FIG.
例えば、入力電圧がDC12[V]で負荷が2[kW]の回路に電力変換装置を適用すると、スイッチング素子には200[A]程度の大電流が流れる。このような大電流に耐えるスイッチング素子は、大型化するため、コストが上昇する。また、そのようなスイッチング素子は発熱量も大きくなるので、スイッチング素子の冷却性能及び配置を詳細に検討して、他の回路素子への悪影響を抑制する必要がある。 For example, when the power converter is applied to a circuit having an input voltage of DC 12 [V] and a load of 2 [kW], a large current of about 200 [A] flows through the switching element. Since the switching element that can withstand such a large current is increased in size, the cost increases. In addition, since such a switching element generates a large amount of heat, it is necessary to examine the cooling performance and arrangement of the switching element in detail to suppress adverse effects on other circuit elements.
そこで、図15のチョッパ型電力変換装置100は、スイッチング素子として、互いに並列接続されたトランジスタQ11,Q12を用いている。トランジスタQ11,Q12は、図15では、Nチャネル金属酸化物半導体電界効果トランジスタ(MOSFET)であり、互いに同じ特性を有する。このような回路構成によって、各トランジスタQ11,Q12に流れる電流は、100[A]程度と1個の場合に比べて半分になるので、発熱量は4分の1となる。その結果、他の回路素子への悪影響を抑制することが容易に可能となる。
Therefore, the chopper type
トランジスタQ11,Q12のオンオフは、制御回路200によって制御される。制御回路200の出力ポート201に接続された信号線は、途中で分岐して、それぞれトランジスタQ11,Q12のゲートに接続されている。制御回路200の出力ポート201から、駆動信号S11,S12が、それぞれ、トランジスタQ11,Q12のゲートに出力される。駆動信号S11,S12は、いずれも制御回路200の出力ポート201から出力されているので、互いに同一のオンオフタイミングになっている。
On / off of the transistors Q11 and Q12 is controlled by the
図16に示されるように、トランジスタQ11,Q12がオンのときは、それぞれ、ドレイン−ソース間に電流I11,I12が流れる。一方、トランジスタQ11,Q12がオフのときは、それぞれ、ドレイン−ソース間に電圧V11,V12が発生する。 As shown in FIG. 16, when the transistors Q11 and Q12 are on, currents I11 and I12 flow between the drain and the source, respectively. On the other hand, when the transistors Q11 and Q12 are off, voltages V11 and V12 are generated between the drain and the source, respectively.
時刻taにトランジスタQ11,Q12をオフからオンに切り替える駆動信号S11,S12が出力されると、それぞれ、電流I11,I12は、急激に上昇した後、徐々に上昇し、電圧V11,V12は、立上り時間Tu11でゼロに低下する。なお、トランジスタQ11,Q12のドレイン−ソース間には、微小なオン抵抗が存在するため、電圧V11,V12は、厳密にはゼロでなくて僅かに正の値になっている。時刻tbにトランジスタQ11,Q12をオンからオフに切り替える駆動信号S11,S12が出力されると、それぞれ、電流I11,I12は、立下り時間Td11で低下し、電圧V11,V12は、立下り時間Td11で上昇する。 When the drive signals S11 and S12 for switching the transistors Q11 and Q12 from off to on are output at time ta, the currents I11 and I12 rise rapidly and then gradually rise, and the voltages V11 and V12 rise. It drops to zero at time Tu11. Note that, since minute ON resistance exists between the drain and source of the transistors Q11 and Q12, the voltages V11 and V12 are not strictly zero but slightly positive values. When drive signals S11 and S12 for switching the transistors Q11 and Q12 from on to off are output at time tb, the currents I11 and I12 decrease at the fall time Td11, and the voltages V11 and V12 fall at the fall time Td11. To rise.
図15のチョッパ型電力変換装置100は、LLC共振回路を備えていないので、トランジスタQ11,Q12のオンオフは、ハードスイッチングとなっている。このため、図16に示されるように、トランジスタQ11,Q12がオフからオンに切り替えられたときは、それぞれ、電流I11と電圧V11とが重なる面積に相当する損失Luaと、電流I12と電圧V12とが重なる面積に相当する損失Lubとが発生する。これらの損失Lua,Lubは、互いに同じ大きさになっている。また、トランジスタQ11,Q12がオンからオフに切り替えられたときは、それぞれ、電流I11と電圧V11とが重なる面積に相当する損失Ldaと、電流I12と電圧V12とが重なる面積に相当する損失Ldbとが発生する。これらの損失Lda,Ldbは、互いに同じ大きさになっている。このため、LLC共振回路を用いることなく、簡素な回路構成で、上述の損失を低減することが望まれている。
Since the chopper type
そこで、種々の構成を検討した結果、本発明者は、2個のトランジスタのオンタイミング及びオフタイミングの少なくとも一方を他方に対して遅延させることにより、電流と電圧とが重なる面積に相当する損失を低減することが可能になることを見出した。以上の考察によって、本発明者は、以下の本開示の各態様を想到するに至った。 Therefore, as a result of studying various configurations, the present inventor delays at least one of the on timing and the off timing of the two transistors with respect to the other, thereby causing a loss corresponding to the area where the current and voltage overlap. It has been found that this can be reduced. Based on the above considerations, the present inventor has come up with the following aspects of the present disclosure.
本開示の第1態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第1スイッチング素子と、
前記第1スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第2スイッチング素子と、
前記第1スイッチング素子及び前記第2スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第1スイッチング素子に前記オン信号を出力する第1オン時刻に比べて、前記第2スイッチング素子に前記オン信号を出力する第2オン時刻を、前記第1スイッチング素子の立上り時間以下に定められた時間遅延させるものである。
The first aspect of the present disclosure is:
A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit has a second on time at which the on signal is output to the second switching element compared to a first on time at which the on signal is output to the first switching element. This is to delay the time set to be less than the time.
本開示の第2態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第1スイッチング素子と、
前記第1スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第2スイッチング素子と、
前記第1スイッチング素子及び前記第2スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第1オン時刻に前記第1スイッチング素子に前記オン信号を前記制御回路から出力する第1オンステップと、
前記第1スイッチング素子の立上り時間以下に定められた時間遅延した第2オン時刻に、前記第2スイッチング素子に前記オン信号を前記制御回路から出力する第2オンステップと、
を備えるものである。
The second aspect of the present disclosure is:
A power conversion method in a chopper type power conversion device that converts input power by switching,
The power converter is
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The power conversion method includes:
A first on step of outputting the on signal from the control circuit to the first switching element at a first on time;
A second on step of outputting the on signal from the control circuit to the second switching element at a second on time delayed by a time set to be equal to or less than a rise time of the first switching element;
Is provided.
第1及び第2態様によれば、第1スイッチング素子にオン信号を出力する第1オン時刻に比べて、第2スイッチング素子にオン信号を出力する第2オン時刻が、第1スイッチング素子の立上り時間以下に定められた時間遅延する。第1オン時刻では、第2スイッチング素子にオン信号が出力されていないが、第1スイッチング素子と第2スイッチング素子とは並列に接続されているため、第1オン時刻から、第1スイッチング素子及び第2スイッチング素子の両端電圧は低下し始める。一方、第1オン時刻において第1スイッチング素子に流れる電流が上昇を開始し、遅延した時間後の第2オン時刻において第2スイッチング素子に流れる電流が上昇を開始する。 According to the first and second aspects, the second on time at which the on signal is output to the second switching element is higher than the first on time at which the on signal is output to the first switching element. Delay for a set time less than the time. At the first on time, no on signal is output to the second switching element, but since the first switching element and the second switching element are connected in parallel, from the first on time, the first switching element and The voltage across the second switching element begins to drop. On the other hand, the current flowing through the first switching element starts increasing at the first ON time, and the current flowing through the second switching element starts increasing at the second ON time after the delayed time.
したがって、第1スイッチング素子のオン時において電圧と電流とが重なる面積に相当する損失に比べて、第2スイッチング素子のオン時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第1オン時刻に比べて第2オン時刻を遅延させるだけの簡素な構成で、第2スイッチング素子のオン時における損失を低減することが可能になる。この場合において、遅延する時間は、第1スイッチング素子の立上り時間以下に定められている。このため、第1スイッチング素子と第2スイッチング素子とに分けて流れる筈の全電流が第1スイッチング素子のみに流れるという事態を避けることができ、第1スイッチング素子の破損を未然に防止することができる。 Therefore, the loss corresponding to the area where the voltage and current overlap when the second switching element is on is smaller than the loss corresponding to the area where the voltage and current overlap when the first switching element is on. As a result, it is possible to reduce the loss when the second switching element is on with a simple configuration that only delays the second on-time compared to the first on-time. In this case, the delay time is set to be equal to or shorter than the rise time of the first switching element. For this reason, it is possible to avoid a situation in which the entire current of the soot that flows separately between the first switching element and the second switching element flows only to the first switching element, and to prevent damage to the first switching element. it can.
また、上記第1態様において、例えば、
前記制御回路は、更に、前記第1スイッチング素子に前記オフ信号を出力する第1オフ時刻に比べて、前記第2スイッチング素子に前記オフ信号を出力する第2オフ時刻を、前記第1スイッチング素子の立下り時間以下に定められた時間遅延させてもよい。
In the first aspect, for example,
The control circuit further includes a second off time for outputting the off signal to the second switching element as compared to a first off time for outputting the off signal to the first switching element. You may delay for the time defined below the fall time.
本態様によれば、第1スイッチング素子にオフ信号を出力する第1オフ時刻に比べて、第2スイッチング素子にオフ信号を出力する第2オフ時刻が、第1スイッチング素子の立下り時間以下に定められた時間遅延する。第1オフ時刻では、第1スイッチング素子に流れる電流が低下し始める。しかし、第2スイッチング素子にオフ信号が出力されておらず、第1スイッチング素子と第2スイッチング素子とは並列に接続されているため、第1オフ時刻では、第1スイッチング素子の両端電圧は上昇しない。一方、第2オフ時刻において、第1スイッチング素子の両端電圧及び第2スイッチング素子の両端電圧が上昇を開始する。 According to this aspect, the second off time for outputting the off signal to the second switching element is equal to or less than the fall time of the first switching element as compared to the first off time for outputting the off signal to the first switching element. Delay for a specified time. At the first off time, the current flowing through the first switching element starts to decrease. However, since the off signal is not output to the second switching element and the first switching element and the second switching element are connected in parallel, the voltage across the first switching element rises at the first off time. do not do. On the other hand, at the second off time, the voltage across the first switching element and the voltage across the second switching element start to rise.
したがって、第2スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失に比べて、第1スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第1オフ時刻に比べて第2オフ時刻を遅延させるだけの簡素な構成で、第1スイッチング素子のオフ時における損失を低減することが可能になる。この場合において、遅延する時間は、第1スイッチング素子の立下り時間以下に定められている。このため、第1スイッチング素子と第2スイッチング素子とに分けて流れる筈の全電流が第2スイッチング素子のみに流れるという事態を避けることができ、第2スイッチング素子の破損を未然に防止することができる。 Therefore, the loss corresponding to the area where the voltage and current overlap when the first switching element is off is smaller than the loss corresponding to the area where the voltage and current overlap when the second switching element is off. As a result, it is possible to reduce the loss when the first switching element is off with a simple configuration that only delays the second off time compared to the first off time. In this case, the delay time is set to be equal to or less than the fall time of the first switching element. For this reason, it is possible to avoid a situation in which the total current of the soot that flows separately between the first switching element and the second switching element flows only to the second switching element, and to prevent damage to the second switching element. it can.
また、上記第1態様において、例えば、
前記制御回路は、更に、前記第1スイッチング素子に前記オフ信号を出力する第1オフ時刻を、前記第2スイッチング素子に前記オフ信号を出力する第2オフ時刻に比べて、前記第2スイッチング素子の立下り時間以下に定められた時間遅延させてもよい。
In the first aspect, for example,
The control circuit further compares the second switching element with a first off time at which the off signal is output to the first switching element, compared with a second off time at which the off signal is output to the second switching element. You may delay for the time defined below the fall time.
本態様によれば、第1スイッチング素子にオフ信号を出力する第1オフ時刻が、第2スイッチング素子にオフ信号を出力する第2オフ時刻に比べて、第2スイッチング素子の立下り時間以下に定められた時間遅延する。第2オフ時刻では、第2スイッチング素子に流れる電流が低下し始める。しかし、第1スイッチング素子にオフ信号が出力されておらず、第1スイッチング素子と第2スイッチング素子とは並列に接続されているため、第2オフ時刻では、第2スイッチング素子の両端電圧は上昇しない。一方、第1オフ時刻において、第1スイッチング素子の両端電圧及び第2スイッチング素子の両端電圧が上昇を開始する。 According to this aspect, the first off time at which the off signal is output to the first switching element is less than the fall time of the second switching element than the second off time at which the off signal is output to the second switching element. Delay for a specified time. At the second off time, the current flowing through the second switching element starts to decrease. However, since the off signal is not output to the first switching element and the first switching element and the second switching element are connected in parallel, the voltage across the second switching element rises at the second off time. do not do. On the other hand, at the first off time, the voltage across the first switching element and the voltage across the second switching element start to rise.
したがって、第1スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失に比べて、第2スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第2オフ時刻に比べて第1オフ時刻を遅延させるだけの簡素な構成で、第2スイッチング素子のオフ時における損失を低減することが可能になる。また、この態様によれば、第2スイッチング素子のオン時とオフ時とにおける損失を低減することが可能になるため、第1スイッチング素子に比べて、第2スイッチング素子の損失を大きく低減することができる。 Accordingly, the loss corresponding to the area where the voltage and current overlap when the second switching element is off is smaller than the loss corresponding to the area where the voltage and current overlap when the first switching element is off. As a result, it is possible to reduce the loss when the second switching element is off with a simple configuration that only delays the first off time compared to the second off time. In addition, according to this aspect, since it is possible to reduce the loss when the second switching element is on and off, the loss of the second switching element can be greatly reduced as compared to the first switching element. Can do.
この場合において、遅延する時間は、第2スイッチング素子の立下り時間以下に定められている。このため、第1スイッチング素子と第2スイッチング素子とに分けて流れる筈の全電流が第1スイッチング素子のみに流れるという事態を避けることができ、第1スイッチング素子の破損を未然に防止することができる。 In this case, the delay time is set to be equal to or shorter than the fall time of the second switching element. For this reason, it is possible to avoid a situation in which the entire current of the soot that flows separately between the first switching element and the second switching element flows only to the first switching element, and to prevent damage to the first switching element. it can.
また、上記態様において、例えば、
前記第1スイッチング素子及び前記第2スイッチング素子に送風する冷却ファンと、
前記冷却ファンによる送風方向において、前記第1スイッチング素子が前記第2スイッチング素子より上流側に配置された放熱板と、
をさらに備えてもよい。
In the above aspect, for example,
A cooling fan for blowing air to the first switching element and the second switching element;
In the air blowing direction by the cooling fan, the first switching element is disposed on the upstream side of the second switching element; and
May be further provided.
本態様では、第2スイッチング素子のオン時とオフ時とにおける損失を低減することが可能になっており、第1スイッチング素子に比べて、第2スイッチング素子の損失を大きく低減することができる。言い換えると、第2スイッチング素子に比べて、第1スイッチング素子の損失が大きい。そこで、本態様では、冷却ファンによる送風方向において、第1スイッチング素子が第2スイッチング素子より上流側に配置されている。その結果、第2スイッチング素子より損失の大きい第1スイッチング素子に対して、第2スイッチング素子より先に、冷却ファンによる風を当てることが可能になっている。 In this aspect, it is possible to reduce the loss when the second switching element is on and off, and the loss of the second switching element can be greatly reduced as compared to the first switching element. In other words, the loss of the first switching element is larger than that of the second switching element. Therefore, in this aspect, the first switching element is disposed upstream of the second switching element in the air blowing direction by the cooling fan. As a result, it is possible to apply wind from the cooling fan to the first switching element having a larger loss than the second switching element before the second switching element.
本開示の第3態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置であって、
前記入力電力をオンオフスイッチングする第1スイッチング素子と、
前記第1スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第2スイッチング素子と、
前記第1スイッチング素子及び前記第2スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第1スイッチング素子に前記オフ信号を出力する第1オフ時刻に比べて、前記第2スイッチング素子に前記オフ信号を出力する第2オフ時刻を、前記第1スイッチング素子の立下り時間以下に定められた時間遅延させるものである。
The third aspect of the present disclosure is:
A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit sets a second off time at which the off signal is output to the second switching element compared to a first off time at which the off signal is output to the first switching element. This is to delay the time determined below the down time.
本開示の第4態様は、
入力電力をスイッチングして変換するチョッパ型の電力変換装置における電力変換方法であって、
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第1スイッチング素子と、
前記第1スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第2スイッチング素子と、
前記第1スイッチング素子及び前記第2スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第1オフ時刻に前記第1スイッチング素子に前記オフ信号を前記制御回路から出力する第1オフステップと、
前記第1スイッチング素子の立下り時間以下に定められた時間遅延した第2オフ時刻に、前記第2スイッチング素子に前記オフ信号を前記制御回路から出力する第2オフステップと、
を備えるものである。
The fourth aspect of the present disclosure is:
A power conversion method in a chopper type power conversion device that converts input power by switching,
The power converter is
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The power conversion method includes:
A first off step of outputting the off signal from the control circuit to the first switching element at a first off time;
A second off step of outputting the off signal from the control circuit to the second switching element at a second off time delayed by a time set to be equal to or less than a fall time of the first switching element;
Is provided.
第3及び第4態様によれば、第1スイッチング素子にオフ信号を出力する第1オフ時刻に比べて、第2スイッチング素子にオフ信号を出力する第2オフ時刻が、第1スイッチング素子の立下り時間以下に定められた時間遅延する。第1オフ時刻では、第1スイッチング素子に流れる電流が低下し始める。しかし、第2スイッチング素子にオフ信号が出力されておらず、第1スイッチング素子と第2スイッチング素子とは並列に接続されているため、第1オフ時刻では、第1スイッチング素子の両端電圧は上昇しない。一方、第2オフ時刻において、第1スイッチング素子の両端電圧及び第2スイッチング素子の両端電圧が上昇を開始する。 According to the third and fourth aspects, the second off time for outputting the off signal to the second switching element is higher than the first off time for outputting the off signal to the first switching element. Delays for the time set below the downtime. At the first off time, the current flowing through the first switching element starts to decrease. However, since the off signal is not output to the second switching element and the first switching element and the second switching element are connected in parallel, the voltage across the first switching element rises at the first off time. do not do. On the other hand, at the second off time, the voltage across the first switching element and the voltage across the second switching element start to rise.
したがって、第2スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失に比べて、第1スイッチング素子のオフ時において電圧と電流とが重なる面積に相当する損失は小さくなる。その結果、第1オフ時刻に比べて第2オフ時刻を遅延させるだけの簡素な構成で、第1スイッチング素子のオフ時における損失を低減することが可能になる。この場合において、遅延する時間は、第1スイッチング素子の立下り時間以下に定められている。このため、第1スイッチング素子と第2スイッチング素子とに分けて流れる筈の全電流が第2スイッチング素子のみに流れるという事態を避けることができ、第2スイッチング素子の破損を未然に防止することができる。 Therefore, the loss corresponding to the area where the voltage and current overlap when the first switching element is off is smaller than the loss corresponding to the area where the voltage and current overlap when the second switching element is off. As a result, it is possible to reduce the loss when the first switching element is off with a simple configuration that only delays the second off time compared to the first off time. In this case, the delay time is set to be equal to or less than the fall time of the first switching element. For this reason, it is possible to avoid a situation in which the total current of the soot that flows separately between the first switching element and the second switching element flows only to the second switching element, and to prevent damage to the second switching element. it can.
(実施の形態)
以下、本開示の実施の形態について、図面を参照しながら説明する。なお、各図面において、同じ構成要素については同じ符号が用いられ、適宜、詳細な説明は省略される。
(Embodiment)
Hereinafter, embodiments of the present disclosure will be described with reference to the drawings. In each drawing, the same numerals are used about the same component, and detailed explanation is omitted suitably.
(第1実施形態)
図1は、電力変換装置の第1実施形態である降圧チョッパ回路10を概略的に示す回路図である。図1に示されるように、降圧チョッパ回路10は、入力負荷Ri、コンデンサC1,C2、トランジスタQ1,Q2、ダイオードD1、インダクタLc、制御回路20、出力負荷Roを備える。制御回路20は、メモリ30、中央演算処理装置(CPU)40、駆動回路50,60を含む。
(First embodiment)
FIG. 1 is a circuit diagram schematically showing a step-down
入力負荷Riは、例えば交流電源を整流する整流回路を含む。コンデンサC1は、電源ライン10aとアースライン10bとの間に接続されている。コンデンサC1は、入力負荷Riから入力される電圧を平滑する。
The input load Ri includes, for example, a rectifier circuit that rectifies an AC power supply. The capacitor C1 is connected between the
トランジスタQ1(第1スイッチング素子の一例に相当)とトランジスタQ2(第2スイッチング素子の一例に相当)とは、同じ特性を有し、互いに並列に接続されている。トランジスタQ1,Q2は、本実施形態では例えば、MOSFETである。トランジスタQ1,Q2の、ドレインが電源ライン10aに接続され、ソースがダイオードD1のカソードとインダクタLcの一端との接続点に接続され、ゲートが、それぞれ、駆動回路50,60に接続されている。
The transistor Q1 (corresponding to an example of a first switching element) and the transistor Q2 (corresponding to an example of a second switching element) have the same characteristics and are connected in parallel to each other. The transistors Q1 and Q2 are, for example, MOSFETs in this embodiment. Transistors Q1 and Q2 have drains connected to
ダイオードD1のアノードは、アースライン10bに接続されている。インダクタLcの他端は、出力負荷Roの電源ライン10cに接続されている。コンデンサC2は、出力負荷Roの電源ライン10cとアースライン10bとの間に接続されている。コンデンサC2は、出力負荷Roに出力される電圧を平滑する。
The anode of the diode D1 is connected to the
メモリ30は、例えば半導体メモリ等により構成される。メモリ30は、例えばリードオンリーメモリ(ROM)、ランダムアクセスメモリ(RAM)、電気的に消去書き換え可能なROM(EEPROM)などを含む。メモリ30は、CPU40を動作させる本実施形態の制御プログラムを記憶する。
The
CPU40は、メモリ30に記憶されている本実施形態の制御プログラムに従って動作することにより、トランジスタQ1,Q2のオンオフを制御する。CPU40の出力ポート41は駆動回路50に接続され、出力ポート42は駆動回路60に接続されている。駆動回路50は、CPU40の出力ポート41から出力される制御信号に従って、トランジスタQ1のゲートに駆動信号S1を出力する。駆動回路60は、CPU40の出力ポート42から出力される制御信号に従って、トランジスタQ2のゲートに駆動信号S2を出力する。駆動回路50,60は、それぞれ、トランジスタQ1,Q2を駆動する公知の駆動回路であり、絶縁型の駆動回路であってもよく、非絶縁型の駆動回路であってもよい。
The
図1と図15とを比較すると分かるように、図1の降圧チョッパ回路10と、図15のチョッパ型電力変換装置100とは、同一の回路構成になっている。但し、降圧チョッパ回路10(図1)では、制御回路20から2本の信号線が、それぞれトランジスタQ1,Q2のゲートに接続されている。一方、チョッパ型電力変換装置100(図15)では、制御回路200から1本の信号線がトランジスタQ11,Q12のゲートに接続されている。
As can be seen by comparing FIG. 1 and FIG. 15, the step-down
以下では、降圧チョッパ回路10(図1)の各回路素子の定数と、チョッパ型電力変換装置100(図15)の各回路素子の定数とは、それぞれ互いに同じであるとする。また、トランジスタQ1,Q2(図1)の特性と、トランジスタQ11,Q12の特性とは、互いに同じであるとする。これによって、各トランジスタに発生する損失の比較を可能にしている。 In the following, it is assumed that the constants of the circuit elements of the step-down chopper circuit 10 (FIG. 1) and the constants of the circuit elements of the chopper type power converter 100 (FIG. 15) are the same. Further, it is assumed that the characteristics of the transistors Q1 and Q2 (FIG. 1) and the characteristics of the transistors Q11 and Q12 are the same. This makes it possible to compare the loss generated in each transistor.
(トランジスタオンオフ制御の第1例)
図2は、図1に示される降圧チョッパ回路10におけるトランジスタオンオフ制御の第1例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第1例では、トランジスタQ2のオン時刻(第2オン時刻の一例に相当)が、トランジスタQ1のオン時刻(第1オン時刻の一例に相当)に比べて、遅延している。
(First example of transistor on / off control)
FIG. 2 is a timing chart schematically showing a first example of transistor on / off control in the step-down
図2に示されるように、トランジスタQ1,Q2がオンのときは、それぞれ、ドレイン−ソース間に電流I1,I2が流れる。一方、トランジスタQ1,Q2がオフのときは、それぞれ、ドレイン−ソース間に電圧V1,V2が発生する。 As shown in FIG. 2, when the transistors Q1 and Q2 are on, currents I1 and I2 flow between the drain and the source, respectively. On the other hand, when the transistors Q1 and Q2 are off, voltages V1 and V2 are generated between the drain and the source, respectively.
図2において、時刻t1にトランジスタQ1をオフからオンに切り替える駆動信号S1が出力されると、電流I1は、急激に上昇した後、徐々に上昇し、電圧V1は、立上り時間Tu0でゼロに低下する。なお、トランジスタQ2は、オフのままであるが、トランジスタQ1と並列に接続されているので、トランジスタQ2のドレイン−ソース間の電圧V2も、電圧V1と同様に、立上り時間Tu0でゼロに低下する。ここで、トランジスタQ1,Q2のドレイン−ソース間には、微小なオン抵抗が存在するため、電圧V1,V2は、厳密にはゼロでなくて僅かに正の値になっている。後述のトランジスタQ3,Q4等でも同様である。そこで、以下では、「ゼロ近傍に低下する」と記載される。 In FIG. 2, when the drive signal S1 for switching the transistor Q1 from OFF to ON is output at time t1, the current I1 increases rapidly and then gradually increases, and the voltage V1 decreases to zero at the rise time Tu0. To do. Note that the transistor Q2 remains off, but is connected in parallel with the transistor Q1, so that the drain-source voltage V2 of the transistor Q2 also drops to zero at the rise time Tu0, similar to the voltage V1. . Here, since minute ON-resistance exists between the drains and the sources of the transistors Q1 and Q2, the voltages V1 and V2 are not strictly zero but slightly positive values. The same applies to transistors Q3 and Q4, which will be described later. Therefore, in the following, it is described as “decreasing to near zero”.
時刻t1から所定の遅延時間Tu1後の時刻t2に、トランジスタQ2をオフからオンに切り替える駆動信号S2が出力されると、電流I2は、急激に上昇した後、徐々に上昇する。したがって、図2に示されるように、トランジスタQ2のオン時の、電流I2と電圧V2とが重なる面積に相当する損失Lu2は、トランジスタQ1のオン時の、電流I1と電圧V1とが重なる面積に相当する損失Lu1に比べて、減少する。ここで、損失Lu1(図2)は、損失Lua(図16)と同じ大きさであるが、損失Lu2(図2)は、損失Lub(図16)に比べて減少している。 When a drive signal S2 for switching the transistor Q2 from OFF to ON is output at time t2 after a predetermined delay time Tu1 from time t1, the current I2 increases rapidly and then gradually increases. Therefore, as shown in FIG. 2, the loss Lu2 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. It decreases compared to the corresponding loss Lu1. Here, the loss Lu1 (FIG. 2) is the same size as the loss Lua (FIG. 16), but the loss Lu2 (FIG. 2) is smaller than the loss Lu (FIG. 16).
時刻t3にトランジスタQ1,Q2をオンからオフに切り替える駆動信号S1,S2がそれぞれ出力されると、電流I1,I2は、立下り時間Td0で低下し、電圧V1,V2は、立下り時間Td0で上昇する。したがって、図2に示されるように、トランジスタQ2のオフ時の、電流I2と電圧V2とが重なる面積に相当する損失Ld2は、トランジスタQ1のオフ時の、電流I1と電圧V1とが重なる面積に相当する損失Ld1に等しくなる。ここで、損失Ld1(図2)は、損失Lda(図16)と同じ大きさであり、損失Ld2(図2)は、損失Ldb(図16)と同じ大きさである。 When the drive signals S1 and S2 for switching the transistors Q1 and Q2 from on to off are output at time t3, the currents I1 and I2 are decreased at the fall time Td0, and the voltages V1 and V2 are at the fall time Td0. To rise. Therefore, as shown in FIG. 2, the loss Ld2 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is off is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is off. It becomes equal to the corresponding loss Ld1. Here, the loss Ld1 (FIG. 2) is the same size as the loss Lda (FIG. 16), and the loss Ld2 (FIG. 2) is the same size as the loss Ldb (FIG. 16).
このように、トランジスタオンオフ制御の第1例では、トランジスタQ2のオン時刻をトランジスタQ1のオン時刻に比べて遅延時間Tu1だけ遅延させている。このため、トランジスタオンオフ制御の第1例によれば、トランジスタQ2のオン時の損失Lu2(図2)を、トランジスタQ12のオン時の損失Lub(図16)に比べて減少させることができる。 Thus, in the first example of transistor on / off control, the on time of the transistor Q2 is delayed by the delay time Tu1 compared to the on time of the transistor Q1. For this reason, according to the first example of the transistor on / off control, the loss Lu2 (FIG. 2) when the transistor Q2 is on can be reduced compared to the loss Lu (FIG. 16) when the transistor Q12 is on.
なお、遅延時間Tu1が立上り時間Tu0を超える値になると、トランジスタQ1に全電流が流れることになるので、トランジスタQ1が破損する可能性がある。このため、遅延時間Tu1は、立上り時間Tu0以下であることが必要となる。但し、遅延時間Tu1が立上り時間Tu0を超えていても、トランジスタQ1が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Tu1が立上り時間Tu0を超えていても、立上り時間Tu0以下として取り扱ってもよい。遅延時間Tu1は、トランジスタQ1,Q2の立上り時間Tu0のばらつき等を考慮して予め決定されて、メモリ30に記憶されている。
Note that if the delay time Tu1 exceeds the rise time Tu0, the entire current flows through the transistor Q1, so that the transistor Q1 may be damaged. For this reason, the delay time Tu1 needs to be equal to or shorter than the rise time Tu0. However, even if the delay time Tu1 exceeds the rise time Tu0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q1 is acceptable. Within such an allowable range, even if the delay time Tu1 exceeds the rise time Tu0, it may be handled as the rise time Tu0 or less. The delay time Tu1 is determined in advance in consideration of variations in the rise time Tu0 of the transistors Q1 and Q2, and is stored in the
(トランジスタオンオフ制御の第2例)
図3は、図1に示される降圧チョッパ回路10におけるトランジスタオンオフ制御の第2例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第2例では、トランジスタQ2のオフ時刻(第2オフ時刻の一例に相当)が、トランジスタQ1のオフ時刻(第1オフ時刻の一例に相当)に比べて、遅延している。
(Second example of transistor on / off control)
FIG. 3 is a timing chart schematically showing a second example of transistor on / off control in the step-down
図3において、時刻t11にトランジスタQ1,Q2をオフからオンに切り替える駆動信号S1,S2が出力されると、電流I1,I2は、急激に上昇した後、徐々に上昇し、電圧V1,V2は、立上り時間Tu0でゼロ近傍に低下する。したがって、図3に示されるように、トランジスタQ2のオン時の、電流I2と電圧V2とが重なる面積に相当する損失Lu12は、トランジスタQ1のオン時の、電流I1と電圧V1とが重なる面積に相当する損失Lu11に等しくなる。ここで、損失Lu11(図2)は、損失Lua(図16)と同じ大きさであり、損失Lu12(図2)は、損失Lub(図16)と同じ大きさである。 In FIG. 3, when drive signals S1 and S2 for switching the transistors Q1 and Q2 from off to on are output at time t11, the currents I1 and I2 rise rapidly and then gradually rise, and the voltages V1 and V2 are , It decreases to near zero at the rise time Tu0. Therefore, as shown in FIG. 3, the loss Lu12 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. It becomes equal to the corresponding loss Lu11. Here, the loss Lu11 (FIG. 2) is the same size as the loss Lua (FIG. 16), and the loss Lu12 (FIG. 2) is the same size as the loss Lub (FIG. 16).
時刻t12にトランジスタQ1をオンからオフに切り替える駆動信号S1が出力されると、電流I1は、立下り時間Td0でゼロに低下する。なお、トランジスタQ1がオフになっているが、トランジスタQ2がオンのままである。トランジスタQ1は、トランジスタQ2と並列に接続されているので、トランジスタQ1のドレイン−ソース間の電圧V1は、電圧V2と同様に、ゼロ近傍の状態が維持される。 When the drive signal S1 for switching the transistor Q1 from on to off is output at time t12, the current I1 drops to zero at the fall time Td0. Note that the transistor Q1 is off, but the transistor Q2 remains on. Since the transistor Q1 is connected in parallel with the transistor Q2, the voltage V1 between the drain and the source of the transistor Q1 is maintained in the vicinity of zero, like the voltage V2.
時刻t12から所定の遅延時間Td1後の時刻t13に、トランジスタQ2をオンからオフに切り替える駆動信号S2が出力されると、電流I2は、立下り時間Td0でゼロに低下する。一方、電圧V1,V2は、立下り時間Td0で所定値まで上昇する。したがって、図3に示されるように、トランジスタQ1のオフ時の、電流I1と電圧V1とが重なる面積に相当する損失Ld11は、トランジスタQ2のオフ時の、電流I2と電圧V2とが重なる面積に相当する損失Ld12に比べて、減少する。ここで、損失Ld12(図3)は、損失Ldb(図16)と同じ大きさであるが、損失Ld11(図3)は、損失Lda(図16)に比べて減少している。 When the drive signal S2 for switching the transistor Q2 from on to off is output at time t13 after a predetermined delay time Td1 from time t12, the current I2 drops to zero at the fall time Td0. On the other hand, the voltages V1 and V2 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 3, the loss Ld11 corresponding to the area where the current I1 and the voltage V1 overlap when the transistor Q1 is off is the area where the current I2 and the voltage V2 overlap when the transistor Q2 is off. It decreases compared to the corresponding loss Ld12. Here, the loss Ld12 (FIG. 3) is the same size as the loss Ldb (FIG. 16), but the loss Ld11 (FIG. 3) is smaller than the loss Lda (FIG. 16).
このように、トランジスタオンオフ制御の第2例では、トランジスタQ2のオフ時刻をトランジスタQ1のオフ時刻に比べて遅延時間Td1だけ遅延させている。このため、トランジスタオンオフ制御の第2例によれば、トランジスタQ1のオフ時の損失Ld11(図3)を、トランジスタQ11のオフ時の損失Lda(図16)に比べて減少させることができる。 Thus, in the second example of the transistor on / off control, the off time of the transistor Q2 is delayed by the delay time Td1 compared to the off time of the transistor Q1. Therefore, according to the second example of the transistor on / off control, the loss Ld11 (FIG. 3) when the transistor Q1 is off can be reduced compared to the loss Lda (FIG. 16) when the transistor Q11 is off.
なお、遅延時間Td1が立下り時間Td0を超える値になると、トランジスタQ2に全電流が流れることになるので、トランジスタQ2が破損する可能性がある。このため、遅延時間Td1は、立下り時間Td0以下であることが必要となる。但し、遅延時間Td1が立下り時間Td0を超えていても、トランジスタQ2が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Td1が立下り時間Td0を超えていても、立下り時間Td0以下として取り扱ってもよい。遅延時間Td1は、トランジスタQ1,Q2の立下り時間Td0のばらつき等を考慮して予め決定されて、メモリ30に記憶されている。
Note that if the delay time Td1 exceeds the fall time Td0, the entire current flows through the transistor Q2, which may damage the transistor Q2. For this reason, the delay time Td1 needs to be equal to or less than the fall time Td0. However, even if the delay time Td1 exceeds the fall time Td0, it is possible to allow a deviation within a range where a loss that does not damage the transistor Q2 can be tolerated. Within such an allowable range, even if the delay time Td1 exceeds the fall time Td0, it may be handled as the fall time Td0 or less. The delay time Td1 is determined in advance in consideration of variations in the fall times Td0 of the transistors Q1 and Q2, and is stored in the
(トランジスタオンオフ制御の第3例)
図4は、図1に示される降圧チョッパ回路10におけるトランジスタオンオフ制御の第3例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第3例では、トランジスタQ2のオン時刻(第2オン時刻の一例に相当)及びオフ時刻(第2オフ時刻の一例に相当)が、トランジスタQ1のオン時刻(第1オン時刻の一例に相当)及びオフ時刻(第1オフ時刻の一例に相当)に比べて、それぞれ遅延している。
(Third example of transistor on / off control)
FIG. 4 is a timing chart schematically showing a third example of transistor on / off control in the step-down
図4において、時刻t21にトランジスタQ1をオフからオンに切り替える駆動信号S1が出力されると、電流I1は、急激に上昇した後、徐々に上昇し、電圧V1は、立上り時間Tu0でゼロ近傍に低下する。なお、トランジスタQ2は、オフのままであるが、トランジスタQ1と並列に接続されているので、トランジスタQ2のドレイン−ソース間の電圧V2も、電圧V1と同様に、立上り時間Tu0でゼロ近傍に低下する。 In FIG. 4, when the drive signal S1 for switching the transistor Q1 from OFF to ON is output at time t21, the current I1 rises rapidly and then gradually rises, and the voltage V1 approaches zero at the rise time Tu0. descend. Note that the transistor Q2 remains off, but is connected in parallel with the transistor Q1, so that the drain-source voltage V2 of the transistor Q2 also drops to near zero at the rise time Tu0, similar to the voltage V1. To do.
時刻t21から所定の遅延時間Tu2後の時刻t22に、トランジスタQ2をオフからオンに切り替える駆動信号S2が出力されると、電流I2は、急激に上昇した後、徐々に上昇する。したがって、図4に示されるように、トランジスタQ2のオン時の、電流I2と電圧V2とが重なる面積に相当する損失Lu22は、トランジスタQ1のオン時の、電流I1と電圧V1とが重なる面積に相当する損失Lu21に比べて、減少する。ここで、損失Lu21(図4)は、損失Lua(図16)と同じ大きさであるが、損失Lu22(図4)は、損失Lub(図16)に比べて減少している。 When the drive signal S2 for switching the transistor Q2 from OFF to ON is output at time t22 after a predetermined delay time Tu2 from time t21, the current I2 increases rapidly and then gradually increases. Therefore, as shown in FIG. 4, the loss Lu22 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. Compared to the corresponding loss Lu21. Here, the loss Lu21 (FIG. 4) is the same size as the loss Lua (FIG. 16), but the loss Lu22 (FIG. 4) is smaller than the loss Lu (FIG. 16).
時刻t23にトランジスタQ1をオンからオフに切り替える駆動信号S1が出力されると、電流I1は、立下り時間Td0でゼロに低下する。なお、トランジスタQ1がオフになっているが、トランジスタQ2はオンのままである。トランジスタQ1は、トランジスタQ2と並列に接続されているので、トランジスタQ1のドレイン−ソース間の電圧V1は、電圧V2と同様に、ゼロ近傍の状態が維持される。 When the drive signal S1 for switching the transistor Q1 from on to off is output at time t23, the current I1 drops to zero at the fall time Td0. Note that the transistor Q1 is off, but the transistor Q2 remains on. Since the transistor Q1 is connected in parallel with the transistor Q2, the voltage V1 between the drain and the source of the transistor Q1 is maintained in the vicinity of zero, like the voltage V2.
時刻t23から所定の遅延時間Td2後の時刻t24に、トランジスタQ2をオンからオフに切り替える駆動信号S2が出力されると、電流I2は、立下り時間Td0でゼロに低下する。一方、電圧V1,V2は、立下り時間Td0で所定値まで上昇する。したがって、図4に示されるように、トランジスタQ1のオフ時の、電流I1と電圧V1とが重なる面積に相当する損失Ld21は、トランジスタQ2のオフ時の、電流I2と電圧V2とが重なる面積に相当する損失Ld22に比べて、減少する。ここで、損失Ld22(図4)は、損失Ldb(図16)と同じ大きさであるが、損失Ld21(図4)は、損失Lda(図16)に比べて減少している。 When the drive signal S2 for switching the transistor Q2 from on to off is output at time t24 after a predetermined delay time Td2 from time t23, the current I2 drops to zero at the fall time Td0. On the other hand, the voltages V1 and V2 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 4, the loss Ld21 corresponding to the area where the current I1 and the voltage V1 overlap when the transistor Q1 is off is the area where the current I2 and the voltage V2 overlap when the transistor Q2 is off. It decreases compared to the corresponding loss Ld22. Here, the loss Ld22 (FIG. 4) is the same size as the loss Ldb (FIG. 16), but the loss Ld21 (FIG. 4) is smaller than the loss Lda (FIG. 16).
このように、トランジスタオンオフ制御の第3例では、トランジスタQ2のオン時刻をトランジスタQ1のオン時刻に比べて遅延時間Tu2だけ遅延させている。このため、トランジスタオンオフ制御の第3例によれば、トランジスタQ2のオン時の損失Lu22(図4)を、トランジスタQ12のオン時の損失Lub(図16)に比べて減少させることができる。 Thus, in the third example of the transistor on / off control, the on time of the transistor Q2 is delayed by the delay time Tu2 compared to the on time of the transistor Q1. Therefore, according to the third example of the transistor on / off control, the loss Lu22 (FIG. 4) when the transistor Q2 is on can be reduced compared to the loss Lu (FIG. 16) when the transistor Q12 is on.
また、トランジスタオンオフ制御の第3例では、トランジスタQ2のオフ時刻をトランジスタQ1のオフ時刻に比べて遅延時間Td2だけ遅延させている。このため、トランジスタオンオフ制御の第3例によれば、トランジスタQ1のオフ時の損失Ld21(図4)を、トランジスタQ11のオフ時の損失Lda(図16)に比べて減少させることができる。 In the third example of transistor on / off control, the off time of the transistor Q2 is delayed by a delay time Td2 compared to the off time of the transistor Q1. For this reason, according to the third example of the transistor on / off control, the loss Ld21 (FIG. 4) when the transistor Q1 is OFF can be reduced compared to the loss Lda (FIG. 16) when the transistor Q11 is OFF.
したがって、トランジスタオンオフ制御の第3例によれば、トランジスタオンオフ制御の第1例による損失低減と、トランジスタオンオフ制御の第2例による損失低減とを合わせた損失低減を実現することができる。言い換えると、トランジスタオンオフ制御の第3例によれば、トランジスタQ2のオン時の、トランジスタQ2の損失を低減することができ、トランジスタQ1のオフ時の、トランジスタQ1の損失を低減することができる。その結果、トランジスタQ1,Q2の両方とも、それぞれ、損失を低減することができる。 Therefore, according to the third example of transistor on / off control, it is possible to realize loss reduction that combines the loss reduction by the first example of transistor on / off control and the loss reduction by the second example of transistor on / off control. In other words, according to the third example of the transistor on / off control, the loss of the transistor Q2 can be reduced when the transistor Q2 is on, and the loss of the transistor Q1 can be reduced when the transistor Q1 is off. As a result, both the transistors Q1 and Q2 can reduce the loss.
なお、遅延時間Tu2が立上り時間Tu0を超える値になると、トランジスタQ1に全電流が流れることになるので、トランジスタQ1が破損する可能性がある。このため、遅延時間Tu2は、立上り時間Tu0以下であることが必要となる。但し、遅延時間Tu2が立上り時間Tu0を超えていても、トランジスタQ1が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Tu2が立上り時間Tu0を超えていても、立上り時間Tu0以下として取り扱ってもよい。遅延時間Tu2は、トランジスタQ1,Q2の立上り時間Tu0のばらつき等を考慮して予め決定されて、メモリ30に記憶されている。
Note that if the delay time Tu2 exceeds the rise time Tu0, the entire current flows through the transistor Q1, so that the transistor Q1 may be damaged. For this reason, the delay time Tu2 needs to be equal to or shorter than the rise time Tu0. However, even if the delay time Tu2 exceeds the rise time Tu0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q1 is acceptable. Within such an allowable range, even if the delay time Tu2 exceeds the rise time Tu0, it may be handled as the rise time Tu0 or less. The delay time Tu2 is determined in advance in consideration of variations in the rise time Tu0 of the transistors Q1 and Q2, and is stored in the
また、遅延時間Td2が立下り時間Td0を超える値になると、トランジスタQ2に全電流が流れることになるので、トランジスタQ2が破損する可能性がある。このため、遅延時間Td2は、立下り時間Td0以下であることが必要となる。但し、遅延時間Td2が立下り時間Td0を超えていても、トランジスタQ2が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Td2が立下り時間Td0を超えていても、立下り時間Td0以下として取り扱ってもよい。遅延時間Td2は、トランジスタQ1,Q2の立下り時間Td0のばらつき等を考慮して予め決定されて、メモリ30に記憶されている。
Further, when the delay time Td2 exceeds the fall time Td0, the entire current flows through the transistor Q2, so that the transistor Q2 may be damaged. For this reason, the delay time Td2 needs to be equal to or less than the fall time Td0. However, even if the delay time Td2 exceeds the fall time Td0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q2 is acceptable. Within such an allowable range, even if the delay time Td2 exceeds the fall time Td0, it may be handled as the fall time Td0 or less. The delay time Td2 is determined in advance in consideration of variations in the fall time Td0 of the transistors Q1 and Q2, and is stored in the
(トランジスタオンオフ制御の第4例)
図5は、図1に示される降圧チョッパ回路10におけるトランジスタオンオフ制御の第4例を概略的に示すタイミングチャートである。トランジスタオンオフ制御の第4例では、トランジスタQ2のオン時刻(第2オン時刻の一例に相当)が、トランジスタQ1のオン時刻(第1オン時刻の一例に相当)に比べて遅延し、トランジスタQ1のオフ時刻(第1オフ時刻の一例に相当)が、トランジスタQ2のオフ時刻(第2オフ時刻の一例に相当)に比べて、遅延している。
(Fourth example of transistor on / off control)
FIG. 5 is a timing chart schematically showing a fourth example of transistor on / off control in the step-down
図5において、時刻t31にトランジスタQ1をオフからオンに切り替える駆動信号S1が出力されると、電流I1は、急激に上昇した後、徐々に上昇し、電圧V1は、立上り時間Tu0でゼロ近傍に低下する。なお、トランジスタQ2は、オフのままであるが、トランジスタQ1と並列に接続されているので、トランジスタQ2のドレイン−ソース間の電圧V2も、電圧V1と同様に、立上り時間Tu0でゼロ近傍に低下する。 In FIG. 5, when the drive signal S1 for switching the transistor Q1 from OFF to ON is output at time t31, the current I1 rises rapidly and then gradually rises, and the voltage V1 approaches zero at the rise time Tu0. descend. Note that the transistor Q2 remains off, but is connected in parallel with the transistor Q1, so that the drain-source voltage V2 of the transistor Q2 also drops to near zero at the rise time Tu0, similar to the voltage V1. To do.
時刻t31から所定の遅延時間Tu3後の時刻t32に、トランジスタQ2をオフからオンに切り替える駆動信号S2が出力されると、電流I2は、急激に上昇した後、徐々に上昇する。したがって、図5に示されるように、トランジスタQ2のオン時の、電流I2と電圧V2とが重なる面積に相当する損失Lu32は、トランジスタQ1のオン時の、電流I1と電圧V1とが重なる面積に相当する損失Lu31に比べて、減少する。ここで、損失Lu31(図5)は、損失Lua(図16)と同じ大きさであるが、損失Lu32(図5)は、損失Lub(図16)に比べて減少している。 When the drive signal S2 for switching the transistor Q2 from OFF to ON is output at time t32 after a predetermined delay time Tu3 from time t31, the current I2 increases rapidly and then gradually increases. Therefore, as shown in FIG. 5, the loss Lu32 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. Compared with the corresponding loss Lu31. Here, the loss Lu31 (FIG. 5) is the same size as the loss Lua (FIG. 16), but the loss Lu32 (FIG. 5) is smaller than the loss Lu (FIG. 16).
時刻t33にトランジスタQ2をオンからオフに切り替える駆動信号S2が出力されると、電流I2は、立下り時間Td0でゼロに低下する。なお、トランジスタQ2がオフになっているが、トランジスタQ1はオンのままである。トランジスタQ2は、トランジスタQ1と並列に接続されているので、トランジスタQ2のドレイン−ソース間の電圧V2は、電圧V1と同様に、ゼロ近傍の状態が維持される。 When the drive signal S2 for switching the transistor Q2 from on to off is output at time t33, the current I2 drops to zero at the fall time Td0. Note that the transistor Q2 is off, but the transistor Q1 remains on. Since the transistor Q2 is connected in parallel with the transistor Q1, the voltage V2 between the drain and source of the transistor Q2 is maintained in the vicinity of zero, like the voltage V1.
時刻t33から所定の遅延時間Td3後の時刻t34に、トランジスタQ1をオンからオフに切り替える駆動信号S1が出力されると、電流I1は、立下り時間Td0でゼロに低下する。一方、電圧V1,V2は、立下り時間Td0で所定値まで上昇する。したがって、図5に示されるように、トランジスタQ2のオフ時の、電流I2と電圧V2とが重なる面積に相当する損失Ld32は、トランジスタQ1のオフ時の、電流I1と電圧V1とが重なる面積に相当する損失Ld31に比べて、減少する。ここで、損失Ld31(図5)は、損失Lda(図16)と同じ大きさであるが、損失Ld32(図5)は、損失Ldb(図16)に比べて減少している。 When a drive signal S1 for switching the transistor Q1 from on to off is output at time t34 after a predetermined delay time Td3 from time t33, the current I1 drops to zero at the fall time Td0. On the other hand, the voltages V1 and V2 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 5, the loss Ld32 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is off is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is off. It decreases compared to the corresponding loss Ld31. Here, the loss Ld31 (FIG. 5) is the same size as the loss Lda (FIG. 16), but the loss Ld32 (FIG. 5) is smaller than the loss Ldb (FIG. 16).
このように、トランジスタオンオフ制御の第4例では、トランジスタQ2のオン時刻をトランジスタQ1のオン時刻に比べて遅延時間Tu3だけ遅延させている。このため、トランジスタオンオフ制御の第4例によれば、トランジスタQ2のオン時の損失Lu32(図5)を、トランジスタQ12のオン時の損失Lub(図16)に比べて減少させることができる。 Thus, in the fourth example of transistor on / off control, the on time of the transistor Q2 is delayed by the delay time Tu3 compared to the on time of the transistor Q1. Therefore, according to the fourth example of the transistor on / off control, the loss Lu32 (FIG. 5) when the transistor Q2 is on can be reduced as compared with the loss Lu (FIG. 16) when the transistor Q12 is on.
また、トランジスタオンオフ制御の第4例では、トランジスタQ1のオフ時刻をトランジスタQ2のオフ時刻に比べて遅延時間Td3だけ遅延している。このため、トランジスタオンオフ制御の第4例によれば、トランジスタQ2のオフ時の損失Ld32(図5)を、トランジスタQ12のオフ時の損失Ldb(図16)に比べて減少させることができる。 In the fourth example of transistor on / off control, the off time of the transistor Q1 is delayed by a delay time Td3 compared to the off time of the transistor Q2. Therefore, according to the fourth example of the transistor on / off control, the loss Ld32 (FIG. 5) when the transistor Q2 is off can be reduced compared to the loss Ldb (FIG. 16) when the transistor Q12 is off.
したがって、トランジスタオンオフ制御の第4例によれば、トランジスタQ2のオン時及びオフ時に、トランジスタQ2の損失を低減することができる。その結果、トランジスタQ1の損失は低減しないものの、トランジスタQ2の損失のみを、トランジスタQ1に比べて大幅に低減することができる。 Therefore, according to the fourth example of the transistor on / off control, the loss of the transistor Q2 can be reduced when the transistor Q2 is on and off. As a result, although the loss of the transistor Q1 is not reduced, only the loss of the transistor Q2 can be significantly reduced as compared with the transistor Q1.
なお、遅延時間Tu3が立上り時間Tu0を超える値になると、トランジスタQ1に全電流が流れることになるので、トランジスタQ1が破損する可能性がある。このため、遅延時間Tu3は、立上り時間Tu0以下であることが必要となる。但し、遅延時間Tu3が立上り時間Tu0を超えていても、トランジスタQ1が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Tu3が立上り時間Tu0を超えていても、立上り時間Tu0以下として取り扱ってもよい。遅延時間Tu3は、トランジスタQ1,Q2の立上り時間Tu0のばらつき等を考慮して予め決定されて、メモリ30に記憶されている。
Note that if the delay time Tu3 exceeds the rise time Tu0, the entire current flows through the transistor Q1, so that the transistor Q1 may be damaged. For this reason, the delay time Tu3 needs to be equal to or shorter than the rise time Tu0. However, even if the delay time Tu3 exceeds the rise time Tu0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q1 is acceptable. Within such an allowable range, even if the delay time Tu3 exceeds the rise time Tu0, it may be handled as the rise time Tu0 or less. The delay time Tu3 is determined in advance in consideration of variations in the rise time Tu0 of the transistors Q1 and Q2, and is stored in the
また、遅延時間Td3が立下り時間Td0を超える値になると、トランジスタQ1に全電流が流れることになるので、トランジスタQ1が破損する可能性がある。このため、遅延時間Td3は、立下り時間Td0以下であることが必要となる。但し、遅延時間Td3が立下り時間Td0を超えていても、トランジスタQ1が破損しない程度の損失が許容できる範囲内のずれは許すことができる。このような許容範囲内であれば、遅延時間Td3が立下り時間Td0を超えていても、立下り時間Td0以下として取り扱ってもよい。遅延時間Td3は、トランジスタQ1,Q2の立下り時間Td0のばらつき等を考慮して予め決定されて、メモリ30に記憶されている。
When the delay time Td3 exceeds the fall time Td0, the entire current flows through the transistor Q1, so that the transistor Q1 may be damaged. For this reason, the delay time Td3 needs to be equal to or less than the fall time Td0. However, even if the delay time Td3 exceeds the fall time Td0, it is possible to allow a deviation within a range in which a loss that does not damage the transistor Q1 is acceptable. Within such an allowable range, even if the delay time Td3 exceeds the fall time Td0, it may be handled as the fall time Td0 or less. The delay time Td3 is determined in advance in consideration of variations in the falling times Td0 of the transistors Q1 and Q2, and is stored in the
図6は、トランジスタオンオフ制御の第4例における各トランジスタの配置例を概略的に示す斜視図である。上述のように、トランジスタオンオフ制御の第4例によれば、トランジスタQ1の損失は低減しないものの、トランジスタQ2の損失のみを、トランジスタQ1に比べて大幅に低減することができる。言い換えると、トランジスタQ2の発熱量より、トランジスタQ1の発熱量の方が大きい。 FIG. 6 is a perspective view schematically showing an arrangement example of each transistor in the fourth example of transistor on / off control. As described above, according to the fourth example of the transistor on / off control, although the loss of the transistor Q1 is not reduced, only the loss of the transistor Q2 can be significantly reduced as compared with the transistor Q1. In other words, the amount of heat generated by the transistor Q1 is greater than the amount of heat generated by the transistor Q2.
そこで、図6では、冷却ファン70から送られる冷却風の方向72の下流側に配置された放熱板74において、トランジスタQ1が、トランジスタQ2よりも、冷却風の方向72において上流側に配置されている。すなわち、冷却ファン70から送られる冷却風は、まずトランジスタQ1を冷却した後、トランジスタQ2を冷却する。このような配置によって、トランジスタQ2に比べて発熱量が大きいトランジスタQ1を、良好に冷却することができる。
Therefore, in FIG. 6, in the
(第2実施形態)
図7は、電力変換装置の第2実施形態である降圧チョッパ回路10Aを概略的に示す回路図である。図7に示されるように、降圧チョッパ回路10Aは、入力負荷Ri、コンデンサC1,C2、トランジスタQ1,Q2、ダイオードD1、インダクタLc、制御回路20A、出力負荷Roを備える。制御回路20Aは、メモリ30A、CPU40A、駆動回路50、遅延回路80を含む。すなわち、降圧チョッパ回路10Aは、第1実施形態の降圧チョッパ回路10(図1)に対して、制御回路20Aのみが異なる。また、制御回路20Aは、第1実施形態の制御回路20(図1)に対して、メモリ30に代えてメモリ30Aを含み、CPU40に代えてCPU40Aを含み、駆動回路60に代えて遅延回路80を含む点が異なる。
(Second Embodiment)
FIG. 7 is a circuit diagram schematically showing a step-down
遅延回路80の入力端子は、トランジスタQ1のゲートに接続されている駆動回路50の出力端子に接続され、遅延回路80の出力端子は、トランジスタQ2のゲートに接続されている。遅延回路80は、入力された信号を所定時間遅延して出力する、公知の遅延回路である。この第2実施形態では、遅延回路80は、駆動回路50から出力される駆動信号S1を所定時間遅延した駆動信号S2を、トランジスタQ2のゲートに出力する。
The input terminal of the
図7に示される第2実施形態の降圧チョッパ回路10Aでは、図4に示されるトランジスタオンオフ制御の第3例のみが実行可能になっている。この場合において、遅延時間Tu2と遅延時間Td2とは、同じ値になる。
In the step-down
第2実施形態によれば、メモリ30Aに遅延時間Tu2,Td2を記憶させておく必要がなく、CPU40Aは、出力ポート41のみから制御信号を出力すればよいので、メモリ30Aに記憶させておく第2実施形態の制御プログラムは、第1実施形態の制御プログラムに比べて、簡素化することができる。また、遅延回路80に比べて駆動回路60の回路構成が複雑で大規模である場合には、第2実施形態の制御回路20Aは、第1実施形態の制御回路20に比べて、回路構成を簡素化することができる。
According to the second embodiment, there is no need to store the delay times Tu2 and Td2 in the
(第3実施形態)
図8は、電力変換装置の第3実施形態である昇圧チョッパ回路11を概略的に示す回路図である。図8に示されるように、昇圧チョッパ回路11は、入力負荷Ri、コンデンサC1,C2、トランジスタQ3,Q4、ダイオードD1、インダクタLc、制御回路20、出力負荷Roを備える。制御回路20は、第1実施形態の制御回路20(図1)と同一構成である。
(Third embodiment)
FIG. 8 is a circuit diagram schematically showing a
入力負荷Riは、例えば交流電源を整流する整流回路を含む。コンデンサC1は、電源ライン10aとアースライン10bとの間に接続されている。コンデンサC1は、入力負荷Riから入力される電圧を平滑する。インダクタLcの一端は、電源ライン10aに接続され、インダクタLcの他端は、ダイオードD1のアノードに接続されている。
The input load Ri includes, for example, a rectifier circuit that rectifies an AC power supply. The capacitor C1 is connected between the
トランジスタQ3(第1スイッチング素子の一例に相当)とトランジスタQ4(第2スイッチング素子の一例に相当)とは、互いに並列に接続されている。トランジスタQ3,Q4は、本実施形態では例えば、NチャネルMOSFETである。トランジスタQ3,Q4の、ドレインがインダクタLcの他端とダイオードD1のアノードとの間に接続され、ソースがアースライン10bに接続され、ゲートが、それぞれ、制御回路20の駆動回路50,60(図1)に接続されている。すなわち、駆動回路50(図1)から出力される駆動信号S1は、トランジスタQ3のゲートに入力され、駆動回路60(図1)から出力される駆動信号S2は、トランジスタQ4のゲートに入力される。
The transistor Q3 (corresponding to an example of a first switching element) and the transistor Q4 (corresponding to an example of a second switching element) are connected in parallel to each other. In the present embodiment, the transistors Q3 and Q4 are, for example, N-channel MOSFETs. The drains of the transistors Q3 and Q4 are connected between the other end of the inductor Lc and the anode of the diode D1, the source is connected to the
ダイオードD1のカソードは、出力負荷Roの電源ライン10cに接続されている。コンデンサC2は、出力負荷Roの電源ライン10cとアースライン10bとの間に接続されている。コンデンサC2は、出力負荷Roに出力される電圧を平滑する。
The cathode of the diode D1 is connected to the
第3実施形態では、制御回路20は、トランジスタQ3,Q4のオンオフを、それぞれ、トランジスタQ1,Q2のオンオフと同様に制御する。すなわち、制御回路20は、第1実施形態におけるトランジスタオンオフ制御の第1例〜第4例を、それぞれ実行することが可能である。したがって、第3実施形態によれば、第1実施形態と同様の効果を得ることができる。
In the third embodiment, the
(第4実施形態)
図9は、電力変換装置の第4実施形態である昇圧チョッパ回路11Aを概略的に示す回路図である。図9に示されるように、昇圧チョッパ回路11Aは、入力負荷Ri、コンデンサC1,C2、トランジスタQ3,Q4、ダイオードD1、インダクタLc、制御回路20A、出力負荷Roを備える。すなわち、昇圧チョッパ回路11Aは、第3実施形態の昇圧チョッパ回路11(図8)に対して、制御回路20Aのみが異なる。また、制御回路20Aは、第2実施形態の制御回路20Aと同一構成である。
(Fourth embodiment)
FIG. 9 is a circuit diagram schematically showing a step-up
第4実施形態では、制御回路20Aは、トランジスタQ3,Q4のオンオフを、それぞれ、第2実施形態におけるトランジスタQ1,Q2のオンオフと同様に制御する。すなわち、制御回路20Aは、第2実施形態と同様に、第1実施形態におけるトランジスタオンオフ制御の第3例のみを実行することが可能である。したがって、第4実施形態によれば、第2実施形態と同様の効果を得ることができる。
In the fourth embodiment, the
(第5実施形態)
図10は、電力変換装置の第5実施形態である双方向チョッパ回路12を概略的に示す回路図である。図10に示されるように、双方向チョッパ回路12は、負荷Rio,Roi、コンデンサC1,C2、トランジスタQ1,Q2,Q3,Q4、インダクタLc、制御回路21を備える。制御回路21は、メモリ30B、CPU40B、駆動回路50,51,60,61を含む。双方向チョッパ回路12は、負荷Rioを入力側、負荷Roiを出力側として用いることができ、逆に、負荷Rioを出力側、負荷Roiを入力側として用いることもできるチョッパ回路である。
(Fifth embodiment)
FIG. 10 is a circuit diagram schematically showing a
コンデンサC1は、電源ライン10aとアースライン10bとの間に接続されている。コンデンサC1は、負荷Rioから入力される電圧、又は負荷Rioに出力される電圧を平滑する。
The capacitor C1 is connected between the
トランジスタQ1(第1スイッチング素子の一例に相当)とトランジスタQ2(第2スイッチング素子の一例に相当)とは、互いに並列に接続されている。トランジスタQ3(第1スイッチング素子の一例に相当)とトランジスタQ4(第2スイッチング素子の一例に相当)とは、互いに並列に接続されている。トランジスタQ1,Q2,Q3,Q4は、本実施形態では例えば、NチャネルMOSFETであり、互いに同じ特性を有する。 The transistor Q1 (corresponding to an example of a first switching element) and the transistor Q2 (corresponding to an example of a second switching element) are connected in parallel to each other. The transistor Q3 (corresponding to an example of a first switching element) and the transistor Q4 (corresponding to an example of a second switching element) are connected in parallel to each other. The transistors Q1, Q2, Q3, and Q4 are, for example, N-channel MOSFETs in the present embodiment, and have the same characteristics.
トランジスタQ1,Q2の、ドレインが電源ライン10aに接続され、ソースがインダクタLcの一端に接続され、ゲートが、それぞれ、制御回路20Aの駆動回路50,60に接続されている。すなわち、駆動回路50から出力される駆動信号S1は、トランジスタQ1のゲートに入力され、駆動回路60から出力される駆動信号S2は、トランジスタQ2のゲートに入力される。
Transistors Q1 and Q2 have drains connected to
トランジスタQ3,Q4の、ドレインがトランジスタQ1のソースとインダクタLcの一端との間に接続され、ソースがアースライン10bに接続され、ゲートが、それぞれ、制御回路20の駆動回路51,61に接続されている。すなわち、駆動回路51から出力される駆動信号S3は、トランジスタQ3のゲートに入力され、駆動回路61から出力される駆動信号S4は、トランジスタQ4のゲートに入力される。
The drains of the transistors Q3 and Q4 are connected between the source of the transistor Q1 and one end of the inductor Lc, the source is connected to the
インダクタLcの他端は、負荷Roiの電源ライン10cに接続されている。コンデンサC2は、負荷Roiの電源ライン10cとアースライン10bとの間に接続されている。コンデンサC2は、負荷Roiに出力される電圧、又は負荷Roiから入力される電圧を平滑する。
The other end of the inductor Lc is connected to the
メモリ30Bは、例えば半導体メモリ等により構成される。メモリ30Bは、例えばROM、RAM、EEPROMなどを含む。メモリ30Bは、CPU40Bを動作させる本実施形態の制御プログラムを記憶する。
The
CPU40Bは、メモリ30Bに記憶されている本実施形態の制御プログラムに従って動作することにより、トランジスタQ1,Q2,Q3,Q4のオンオフを制御する。CPU40の出力ポート41は駆動回路50に接続され、出力ポート42は駆動回路60に接続され、出力ポート43は駆動回路51に接続され、出力ポート44は駆動回路61に接続されている。駆動回路50,60,51,61は、それぞれ、CPU40Bの出力ポート41,42,43,44から出力される制御信号に従って、トランジスタQ1,Q2,Q3,Q4のゲートに駆動信号S1,S2,S3,S4を出力する。駆動回路50,60,51,61は、それぞれ、トランジスタQ1,Q2,Q3,Q4を駆動する公知の駆動回路であり、絶縁型の駆動回路であってもよく、非絶縁型の駆動回路であってもよい。
The
(トランジスタオンオフ制御の一例)
図11は、図10に示される双方向チョッパ回路12におけるトランジスタオンオフ制御の一例を概略的に示すタイミングチャートである。このトランジスタオンオフ制御の一例では、トランジスタQ2のオン時刻(第2オン時刻の一例に相当)及びオフ時刻(第2オフ時刻の一例に相当)が、トランジスタQ1のオン時刻(第1オン時刻の一例に相当)及びオフ時刻(第1オフ時刻の一例に相当)に比べて、それぞれ遅延している。また、トランジスタQ4のオン時刻(第2オン時刻の一例に相当)及びオフ時刻(第2オフ時刻の一例に相当)が、トランジスタQ3のオン時刻(第1オン時刻の一例に相当)及びオフ時刻(第1オフ時刻の一例に相当)に比べて、それぞれ遅延している。すなわち、図11に示されるオンオフ制御では、上記第1実施形態におけるトランジスタオンオフ制御の第3例(図4)と同様の制御が行われている。
(Example of transistor on / off control)
FIG. 11 is a timing chart schematically showing an example of transistor on / off control in the
図11に示されるオンオフ制御では、トランジスタQ1をオフからオンに切り替える駆動信号S1が出力されると、電流I1は、急激に上昇した後、徐々に上昇し、電圧V1は、立上り時間Tu0でゼロ近傍に低下する。なお、トランジスタQ2は、オフのままであるが、トランジスタQ1と並列に接続されているので、トランジスタQ2のドレイン−ソース間の電圧V2も、電圧V1と同様に、立上り時間Tu0でゼロ近傍に低下する。 In the on / off control shown in FIG. 11, when the drive signal S1 for switching the transistor Q1 from off to on is output, the current I1 rises rapidly and then gradually rises, and the voltage V1 is zero at the rise time Tu0. It drops to the vicinity. Note that the transistor Q2 remains off, but is connected in parallel with the transistor Q1, so that the drain-source voltage V2 of the transistor Q2 also drops to near zero at the rise time Tu0, similar to the voltage V1. To do.
所定の遅延時間Tu2後に、トランジスタQ2をオフからオンに切り替える駆動信号S2が出力されると、電流I2は、急激に上昇した後、徐々に上昇する。したがって、図11に示されるように、トランジスタQ2のオン時の、電流I2と電圧V2とが重なる面積に相当する損失Lu22は、トランジスタQ1のオン時の、電流I1と電圧V1とが重なる面積に相当する損失Lu21に比べて、減少する。ここで、損失Lu21(図11)は、損失Lua(図16)と同じ大きさであるが、損失Lu22(図11)は、損失Lub(図16)に比べて減少している。 When a drive signal S2 for switching the transistor Q2 from OFF to ON is output after a predetermined delay time Tu2, the current I2 increases rapidly and then gradually increases. Therefore, as shown in FIG. 11, the loss Lu22 corresponding to the area where the current I2 and the voltage V2 overlap when the transistor Q2 is on is the area where the current I1 and the voltage V1 overlap when the transistor Q1 is on. Compared to the corresponding loss Lu21. Here, the loss Lu21 (FIG. 11) is the same size as the loss Lua (FIG. 16), but the loss Lu22 (FIG. 11) is smaller than the loss Lu (FIG. 16).
その後、トランジスタQ1をオンからオフに切り替える駆動信号S1が出力されると、電流I1は、立下り時間Td0でゼロに低下する。なお、トランジスタQ1がオフになっているが、トランジスタQ2はオンのままである。トランジスタQ1は、トランジスタQ2と並列に接続されているので、トランジスタQ1のドレイン−ソース間の電圧V1は、電圧V2と同様に、ゼロ近傍の状態が維持される。 Thereafter, when the drive signal S1 for switching the transistor Q1 from on to off is output, the current I1 drops to zero at the fall time Td0. Note that the transistor Q1 is off, but the transistor Q2 remains on. Since the transistor Q1 is connected in parallel with the transistor Q2, the voltage V1 between the drain and the source of the transistor Q1 is maintained in the vicinity of zero, like the voltage V2.
所定の遅延時間Td2後に、トランジスタQ2をオンからオフに切り替える駆動信号S2が出力されると、電流I2は、立下り時間Td0でゼロに低下する。一方、電圧V1,V2は、立下り時間Td0で所定値まで上昇する。したがって、図11に示されるように、トランジスタQ1のオフ時の、電流I1と電圧V1とが重なる面積に相当する損失Ld21は、トランジスタQ2のオフ時の、電流I2と電圧V2とが重なる面積に相当する損失Ld22に比べて、減少する。ここで、損失Ld22(図11)は、損失Ldb(図16)と同じ大きさであるが、損失Ld21(図11)は、損失Lda(図16)に比べて減少している。 When a drive signal S2 for switching the transistor Q2 from on to off is output after a predetermined delay time Td2, the current I2 drops to zero at the fall time Td0. On the other hand, the voltages V1 and V2 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 11, the loss Ld21 corresponding to the area where the current I1 and the voltage V1 overlap when the transistor Q1 is OFF is the area where the current I2 and the voltage V2 overlap when the transistor Q2 is OFF. It decreases compared to the corresponding loss Ld22. Here, the loss Ld22 (FIG. 11) is the same size as the loss Ldb (FIG. 16), but the loss Ld21 (FIG. 11) is smaller than the loss Lda (FIG. 16).
次に、トランジスタQ3をオフからオンに切り替える駆動信号S3が出力されると、電流I3は、急激に上昇した後、徐々に上昇し、電圧V1は、立上り時間Tu0でゼロ近傍に低下する。なお、トランジスタQ4は、オフのままであるが、トランジスタQ3と並列に接続されているので、トランジスタQ4のドレイン−ソース間の電圧V4も、電圧V3と同様に、立上り時間Tu0でゼロ近傍に低下する。 Next, when the drive signal S3 for switching the transistor Q3 from OFF to ON is output, the current I3 increases rapidly and then gradually increases, and the voltage V1 decreases to near zero at the rise time Tu0. Although the transistor Q4 remains off, it is connected in parallel with the transistor Q3, so that the drain-source voltage V4 of the transistor Q4 also decreases to near zero at the rise time Tu0, similar to the voltage V3. To do.
所定の遅延時間Td2後に、トランジスタQ4をオフからオンに切り替える駆動信号S4が出力されると、電流I4は、急激に上昇した後、徐々に上昇する。したがって、図11に示されるように、トランジスタQ4のオン時の、電流I4と電圧V4とが重なる面積に相当する損失Lu24は、トランジスタQ3のオン時の、電流I3と電圧V3とが重なる面積に相当する損失Lu23に比べて、減少する。ここで、損失Lu23(図11)は、損失Lua(図16)と同じ大きさであるが、損失Lu24(図11)は、損失Lub(図16)に比べて減少している。 When a drive signal S4 for switching the transistor Q4 from OFF to ON is output after a predetermined delay time Td2, the current I4 increases rapidly and then gradually increases. Therefore, as shown in FIG. 11, the loss Lu24 corresponding to the area where the current I4 and the voltage V4 overlap when the transistor Q4 is on is the area where the current I3 and the voltage V3 overlap when the transistor Q3 is on. Compared to the corresponding loss Lu23. Here, the loss Lu23 (FIG. 11) is the same size as the loss Lua (FIG. 16), but the loss Lu24 (FIG. 11) is smaller than the loss Lu (FIG. 16).
その後、トランジスタQ3をオンからオフに切り替える駆動信号S3が出力されると、電流I3は、立下り時間Td0でゼロに低下する。なお、トランジスタQ3がオフになっているが、トランジスタQ4はオンのままである。トランジスタQ3は、トランジスタQ4と並列に接続されているので、トランジスタQ3のドレイン−ソース間の電圧V3は、電圧V4と同様に、ゼロ近傍の状態が維持される。 Thereafter, when a drive signal S3 for switching the transistor Q3 from on to off is output, the current I3 drops to zero at the fall time Td0. Note that the transistor Q3 is off, but the transistor Q4 remains on. Since the transistor Q3 is connected in parallel with the transistor Q4, the voltage V3 between the drain and the source of the transistor Q3 is maintained in the vicinity of zero similarly to the voltage V4.
所定の遅延時間Td2後に、トランジスタQ4をオンからオフに切り替える駆動信号S4が出力されると、電流I4は、立下り時間Td0でゼロに低下する。一方、電圧V3,V4は、立下り時間Td0で所定値まで上昇する。したがって、図11に示されるように、トランジスタQ3のオフ時の、電流I3と電圧V3とが重なる面積に相当する損失Ld23は、トランジスタQ4のオフ時の、電流I4と電圧V4とが重なる面積に相当する損失Ld24に比べて、減少する。ここで、損失Ld24(図11)は、損失Ldb(図16)と同じ大きさであるが、損失Ld23(図11)は、損失Lda(図16)に比べて減少している。 When the drive signal S4 for switching the transistor Q4 from on to off is output after the predetermined delay time Td2, the current I4 drops to zero at the fall time Td0. On the other hand, the voltages V3 and V4 rise to a predetermined value at the fall time Td0. Therefore, as shown in FIG. 11, the loss Ld23 corresponding to the area where the current I3 and the voltage V3 overlap when the transistor Q3 is OFF is the area where the current I4 and the voltage V4 overlap when the transistor Q4 is OFF. It decreases compared to the corresponding loss Ld24. Here, the loss Ld24 (FIG. 11) is the same size as the loss Ldb (FIG. 16), but the loss Ld23 (FIG. 11) is smaller than the loss Lda (FIG. 16).
このように、図11に示されるトランジスタオンオフ制御では、トランジスタQ2,Q4のオン時刻を、それぞれ、トランジスタQ1,Q3のオン時刻に比べて遅延時間Tu2だけ遅延させている。このため、このトランジスタオンオフ制御によれば、トランジスタQ2,Q4のオン時の損失Lu22,Lu24を、それぞれ、トランジスタQ12のオン時の損失Lub(図16)に比べて減少させることができる。 Thus, in the transistor on / off control shown in FIG. 11, the on times of the transistors Q2 and Q4 are delayed by the delay time Tu2 as compared with the on times of the transistors Q1 and Q3, respectively. Therefore, according to this transistor on / off control, the losses Lu22 and Lu24 when the transistors Q2 and Q4 are turned on can be reduced compared to the loss Lu when the transistor Q12 is turned on (FIG. 16), respectively.
また、このトランジスタオンオフ制御では、トランジスタQ2,Q4のオフ時刻を、それぞれ、トランジスタQ1,Q3のオフ時刻に比べて遅延時間Td2だけ遅延させている。このため、このトランジスタオンオフ制御によれば、トランジスタQ1,Q3のオフ時の損失Ld21,Ld23を、それぞれ、トランジスタQ11のオフ時の損失Lda(図16)に比べて減少させることができる。 In this transistor on / off control, the off times of the transistors Q2 and Q4 are delayed by a delay time Td2 compared to the off times of the transistors Q1 and Q3, respectively. Therefore, according to this transistor on / off control, the losses Ld21 and Ld23 when the transistors Q1 and Q3 are off can be reduced compared to the losses Lda when the transistor Q11 is off (FIG. 16), respectively.
したがって、図11に示されるトランジスタオンオフ制御によれば、トランジスタQ2,Q4のオン時の、トランジスタQ2,Q4の損失を低減することができ、トランジスタQ1,Q3のオフ時の、トランジスタQ1,Q3の損失を低減することができる。その結果、トランジスタQ1〜Q4の損失を、それぞれ低減することができる。 Therefore, according to the transistor on / off control shown in FIG. 11, the loss of the transistors Q2 and Q4 when the transistors Q2 and Q4 are on can be reduced, and the transistors Q1 and Q3 are turned off when the transistors Q1 and Q3 are off. Loss can be reduced. As a result, the loss of transistors Q1 to Q4 can be reduced.
なお、上述のように、遅延時間Tu2は、立上り時間Tu0以下であることが必要となり、遅延時間Td2は、立下り時間Td0以下であることが必要となる。また、上述のように、遅延時間Tu2は、トランジスタQ1〜Q4の立上り時間Tu0のばらつき等を考慮して予め決定されて、メモリ30Bに記憶されている。また、遅延時間Td2は、トランジスタQ1〜Q4の立下り時間Td0のばらつき等を考慮して予め決定されて、メモリ30Bに記憶されている。
As described above, the delay time Tu2 needs to be equal to or less than the rise time Tu0, and the delay time Td2 needs to be equal to or less than the fall time Td0. Further, as described above, the delay time Tu2 is determined in advance in consideration of variations in the rise time Tu0 of the transistors Q1 to Q4 and stored in the
また、第5実施形態では、図11に示されるトランジスタオンオフ制御に限られず、上記トランジスタオンオフ制御の第1例(図2)、上記トランジスタオンオフ制御の第2例(図3)、上記トランジスタオンオフ制御の第4例(図5)と同様の制御を実行することが可能である。 Further, the fifth embodiment is not limited to the transistor on / off control shown in FIG. 11, but the first example of the transistor on / off control (FIG. 2), the second example of the transistor on / off control (FIG. 3), and the transistor on / off control. It is possible to execute the same control as in the fourth example (FIG. 5).
(第6実施形態)
図12は、電力変換装置の第6実施形態である双方向チョッパ回路12Aを概略的に示す回路図である。図12に示されるように、双方向チョッパ回路12Aは、負荷Rio,Roi、コンデンサC1,C2、トランジスタQ1,Q2,Q3,Q4、インダクタLc、制御回路21Aを備える。制御回路21Aは、メモリ30C、CPU40C、駆動回路50,51、遅延回路80,81を含む。
(Sixth embodiment)
FIG. 12 is a circuit diagram schematically showing a
すなわち、双方向チョッパ回路12Aは、第5実施形態の双方向チョッパ回路12(図10)に対して、制御回路21Aのみが異なる。また、制御回路21Aは、第5実施形態の制御回路21(図10)に対して、メモリ30Bに代えてメモリ30Cを含み、CPU40Bに代えてCPU40Cを含み、駆動回路60,61に代えて、それぞれ遅延回路80,81を含む点が異なる。
That is, the
遅延回路80の入力端子は、トランジスタQ1のゲートに接続されている駆動回路50の出力端子に接続され、遅延回路80の出力端子は、トランジスタQ2のゲートに接続されている。遅延回路81の入力端子は、トランジスタQ3のゲートに接続されている駆動回路51の出力端子に接続され、遅延回路81の出力端子は、トランジスタQ4のゲートに接続されている。遅延回路80,81は、それぞれ、入力された信号を所定時間遅延して出力する、公知の遅延回路である。この第6実施形態では、遅延回路80は、駆動回路50から出力される駆動信号S1を所定時間遅延した駆動信号S2を、トランジスタQ2のゲートに出力する。遅延回路81は、駆動回路51から出力される駆動信号S3を所定時間遅延した駆動信号S4を、トランジスタQ4のゲートに出力する。
The input terminal of the
図12に示される第6実施形態の双方向チョッパ回路12Aでは、図11に示されるトランジスタオンオフ制御が実行可能になっている。この場合において、遅延時間Tu2と遅延時間Td2とは、同じ値になる。
In the
第6実施形態によれば、メモリ30Cに遅延時間Tu2,Td2を記憶させておく必要がなく、CPU40Cは、出力ポート41,43のみから制御信号を出力すればよいので、メモリ30Cに記憶させておく第6実施形態の制御プログラムは、第5実施形態の制御プログラムに比べて、簡素化することができる。また、遅延回路80,81に比べて駆動回路60,61の回路構成が複雑で大規模である場合には、第6実施形態の制御回路21Aは、第5実施形態の制御回路21に比べて、回路構成を簡素化することができる。
According to the sixth embodiment, there is no need to store the delay times Tu2 and Td2 in the
(第7実施形態)
図13は、電力変換装置の第7実施形態である双方向チョッパ回路13を概略的に示す回路図である。双方向チョッパ回路13は、多相インターリーブ方式のチョッパ回路であり、図13に示されるように、負荷Rio,Roi、コンデンサC1,C2、トランジスタQ1〜Q8、インダクタL1,L2、制御回路21B,21Cを備える。
(Seventh embodiment)
FIG. 13 is a circuit diagram schematically showing a
インダクタL1とインダクタL2とは、互いに共通のコアに巻かれており、逆極性となるように磁気結合した結合インダクタを構成している。制御回路21B,21Cは、それぞれ、図10に示される制御回路21と同じ構成を有する。双方向チョッパ回路13は、負荷Rioを入力側、負荷Roiを出力側として用いることができ、逆に、負荷Rioを出力側、負荷Roiを入力側として用いることもできるチョッパ回路である。
The inductor L1 and the inductor L2 are wound around a common core and constitute a coupled inductor that is magnetically coupled so as to have opposite polarities.
負荷Rio,Roi、コンデンサC1,C2、トランジスタQ1〜Q4、インダクタL1、制御回路21Bは、インダクタLcがインダクタL1に置き換えられ、制御回路21が制御回路21Bに置き換えられた点以外は、図10の双方向チョッパ回路12と同様に接続されている。トランジスタQ5〜Q8、制御回路21C、インダクタL2は、トランジスタQ1〜Q4がトランジスタQ5〜Q8に置き換えられ、インダクタL1がインダクタL2に置き換えられ、制御回路21Bが制御回路21Cに置き換えられた点以外は、トランジスタQ1〜Q4、インダクタL1、制御回路21Bと同様に接続されている。
Loads Rio, Roi, capacitors C1, C2, transistors Q1-Q4, inductor L1, and control circuit 21B are the same as those in FIG. 10 except that inductor Lc is replaced by inductor L1 and
なお、本実施形態では、インダクタL1,L2のインダクタンスは、インダクタLcのインダクタンスと同じである。また、トランジスタQ5〜Q8は、トランジスタQ1と同じ特性を有する。 In the present embodiment, the inductances of the inductors L1 and L2 are the same as the inductance of the inductor Lc. Transistors Q5 to Q8 have the same characteristics as transistor Q1.
第7実施形態の双方向チョッパ回路13において、トランジスタQ1〜Q4と、トランジスタQ5〜Q8とを、それぞれ、第5実施形態の双方向チョッパ回路12(図10)のトランジスタQ1〜Q4と同様に動作させることができる。その結果、第7実施形態の双方向チョッパ回路13は、第5実施形態の双方向チョッパ回路12(図10)と同様の効果を得ることができる。
In the
(第8実施形態)
図14は、電力変換装置の第8実施形態である双方向チョッパ回路13Aを概略的に示す回路図である。図14に示されるように、双方向チョッパ回路13Aは、制御回路21Bが制御回路21Dに置き換えられ、制御回路21Cが制御回路21Eに置き換えられた点以外は、図13の双方向チョッパ回路13と同様に構成されている。制御回路21D,21Eは、それぞれ、制御回路21A(図12)と同じ構成を有している。
(Eighth embodiment)
FIG. 14 is a circuit diagram schematically showing a
第8実施形態の双方向チョッパ回路13Aにおいて、トランジスタQ1〜Q4と、トランジスタQ5〜Q8とを、それぞれ、第6実施形態の双方向チョッパ回路12A(図12)のトランジスタQ1〜Q4と同様に動作させることができる。その結果、第8実施形態の双方向チョッパ回路13Aは、第6実施形態の双方向チョッパ回路12A(図12)と同様の効果を得ることができる。
In the
(変形された実施形態)
上記降圧チョッパ回路10(図1)、降圧チョッパ回路10A(図7)、昇圧チョッパ回路11(図8)、昇圧チョッパ回路11A(図9)では、MOSFETが用いられているが、これに限られず、絶縁ゲート型バイポーラトランジスタ(IGBT)が用いられてもよい。
(Modified embodiment)
In the step-down chopper circuit 10 (FIG. 1), the step-down
本開示は、例えば、種々の用途に使用されるチョッパ回路を含む電力変換装置に利用可能である。 The present disclosure is applicable to, for example, a power conversion device including a chopper circuit used for various applications.
Q1〜Q8 トランジスタ
20,20A,21,21A〜21E 制御回路
Q1-
Claims (7)
前記入力電力をオンオフスイッチングする第1スイッチング素子と、
前記第1スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第2スイッチング素子と、
前記第1スイッチング素子及び前記第2スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第1スイッチング素子に前記オン信号を出力する第1オン時刻に比べて、前記第2スイッチング素子に前記オン信号を出力する第2オン時刻を、前記第1スイッチング素子の立上り時間以下に定められた時間遅延させる、
電力変換装置。 A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit has a second on time at which the on signal is output to the second switching element compared to a first on time at which the on signal is output to the first switching element. Delay for a set amount of time,
Power conversion device.
請求項1に記載の電力変換装置。 The control circuit further includes a second off time for outputting the off signal to the second switching element as compared to a first off time for outputting the off signal to the first switching element. Delay for a set time below the fall time of
The power conversion device according to claim 1.
請求項1に記載の電力変換装置。 The control circuit further compares the second switching element with a first off time at which the off signal is output to the first switching element, compared with a second off time at which the off signal is output to the second switching element. Delay for a set time below the fall time of
The power conversion device according to claim 1.
前記冷却ファンによる送風方向において、前記第1スイッチング素子が前記第2スイッチング素子より上流側に配置された放熱板と、
をさらに備える請求項3に記載の電力変換装置。 A cooling fan for blowing air to the first switching element and the second switching element;
In the air blowing direction by the cooling fan, the first switching element is disposed on the upstream side of the second switching element; and
The power converter according to claim 3 further provided.
前記入力電力をオンオフスイッチングする第1スイッチング素子と、
前記第1スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第2スイッチング素子と、
前記第1スイッチング素子及び前記第2スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記制御回路は、前記第1スイッチング素子に前記オフ信号を出力する第1オフ時刻に比べて、前記第2スイッチング素子に前記オフ信号を出力する第2オフ時刻を、前記第1スイッチング素子の立下り時間以下に定められた時間遅延させる、
電力変換装置。 A chopper type power conversion device that converts input power by switching,
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The control circuit sets a second off time at which the off signal is output to the second switching element compared to a first off time at which the off signal is output to the first switching element. Delay the time below the downtime,
Power conversion device.
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第1スイッチング素子と、
前記第1スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第2スイッチング素子と、
前記第1スイッチング素子及び前記第2スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第1オン時刻に前記第1スイッチング素子に前記オン信号を前記制御回路から出力する第1オンステップと、
前記第1スイッチング素子の立上り時間以下に定められた時間遅延した第2オン時刻に、前記第2スイッチング素子に前記オン信号を前記制御回路から出力する第2オンステップと、
を備える電力変換方法。 A power conversion method in a chopper type power conversion device that converts input power by switching,
The power converter is
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The power conversion method includes:
A first on step of outputting the on signal from the control circuit to the first switching element at a first on time;
A second on step of outputting the on signal from the control circuit to the second switching element at a second on time delayed by a time set to be equal to or less than a rise time of the first switching element;
A power conversion method comprising:
前記電力変換装置は、
前記入力電力をオンオフスイッチングする第1スイッチング素子と、
前記第1スイッチング素子に並列に接続され、前記入力電力をオンオフスイッチングする第2スイッチング素子と、
前記第1スイッチング素子及び前記第2スイッチング素子にそれぞれオン信号及びオフ信号を出力して、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフを制御する制御回路と、
を備え、
前記電力変換方法は、
第1オフ時刻に前記第1スイッチング素子に前記オフ信号を前記制御回路から出力する第1オフステップと、
前記第1スイッチング素子の立下り時間以下に定められた時間遅延した第2オフ時刻に、前記第2スイッチング素子に前記オフ信号を前記制御回路から出力する第2オフステップと、
を備える電力変換方法。 A power conversion method in a chopper type power conversion device that converts input power by switching,
The power converter is
A first switching element that switches on and off the input power;
A second switching element connected in parallel to the first switching element for switching on and off the input power;
A control circuit that outputs an on signal and an off signal to the first switching element and the second switching element, respectively, and controls on / off of the first switching element and the second switching element;
With
The power conversion method includes:
A first off step of outputting the off signal from the control circuit to the first switching element at a first off time;
A second off step of outputting the off signal from the control circuit to the second switching element at a second off time delayed by a time set to be equal to or less than a falling time of the first switching element;
A power conversion method comprising:
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