JP2019185350A - メモリシステム及びメモリシステムの制御方法 - Google Patents

Abstract

【課題】不正電源断後の起動処理時間を短縮すること。【解決手段】実施形態のメモリシステムは、第１の書き込み領域および第２の書き込み領域を有する不揮発性の半導体メモリと、メモリコントローラと、を備え、メモリコントローラは、書き込み命令を受信したときに、半導体メモリにおいて、所定の電源遮断手順を経ない電源断後、電源断前に書き込みが完了していたデータを保全する処理が実行中であるか否かを確認し、処理が実行中でない場合は半導体メモリに第１の書き込み領域へのデータの書き込みを行わせ、処理が実行中である場合は半導体メモリに第２の書き込み領域へのデータの書き込みを行わせる。【選択図】図１

Description

本発明の実施形態は、メモリシステム及びメモリシステムの制御方法に関する。

近年、不揮発性メモリの大容量化が進行し、この不揮発性メモリを搭載したメモリシステムとして、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）が注目されている。

メモリシステムにおいて不正電源断が生じると、不正電源断後の起動処理において書き込み途中だったブロックのデータの移動を行う。その間、不揮発性メモリへの書き込みは禁止される。このため、データ移動律速による起動処理時間の長期化が問題となっている。

特開２０１０−１５７１３９号公報 特開２０１２−１２８６４３号公報

一つの実施形態は、不正電源断後の起動処理時間を短縮することができるメモリシステム及びメモリシステムの制御方法を提供することを目的とする。

実施形態のメモリシステムは、第１の書き込み領域および第２の書き込み領域を有する不揮発性の半導体メモリと、メモリコントローラと、を備え、メモリコントローラは、書き込み命令を受信したときに、半導体メモリにおいて、所定の電源遮断手順を経ない電源断後、電源断前に書き込みが完了していたデータを保全する処理が実行中であるか否かを確認し、処理が実行中でない場合は半導体メモリに第１の書き込み領域へのデータの書き込みを行わせ、処理が実行中である場合は半導体メモリに第２の書き込み領域へのデータの書き込みを行わせる。

実施形態にかかるメモリシステムの構成例を示す図である。 実施形態にかかる不揮発性メモリの第１の書き込み領域の構成例を示す図である。 実施形態にかかる不揮発性メモリの第２の書き込み領域の構成例を示す図である。 実施形態にかかるメモリシステムの起動処理からコマンド待ち状態への移行までの動作の一例を示すフローチャートである。 実施形態にかかるメモリシステムのアクセスコマンド処理動作の一例を示すフローチャートである。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

図１〜図５を用いて、実施形態のメモリシステム及びメモリシステムの制御処理について説明する。

［メモリシステムの構成例］
図１は、実施形態にかかるメモリシステム１の構成例を示す図である。図１に示すように、メモリシステム１は、第１の書き込み領域２１および第２の書き込み領域２２を有する不揮発性の半導体メモリとしての不揮発性メモリ２０と、メモリコントローラ１０とを備える。以下に、かかるメモリシステム１の詳細について説明する。

メモリシステム１は、ホスト２と所定の通信インタフェースで接続される。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバ等である。メモリシステム１は、ホスト２からアクセスコマンドを受け付けることができる。アクセスコマンドは、リード（読み出し）コマンド、ライト（書き込み）コマンド、及びフラッシュコマンド等である。フラッシュコマンドは、遅滞しているデータのライトを不揮発性メモリ２０に強制的に完遂させるコマンドである。各アクセスコマンドは、アクセス先を示す論理アドレスを含んでいる。論理アドレスは、メモリシステム１がホスト２に提供する論理アドレス空間内の位置を示す。メモリシステム１は、例えば、ライトコマンドとともに、書き込み対象のデータを受け付ける。

なお、メモリシステム１は、不揮発性メモリ２０として任意の不揮発性の半導体メモリを備えることができる。例えば、メモリシステム１は、不揮発性メモリ２０としてＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリを備えることができる。

不揮発性メモリ２０は、第１の書き込み領域２１及び第２の書き込み領域２２を有する。第１の書き込み領域２１は並列処理が可能なブロック群からなる。第２の書き込み領域２２は並列処理が可能な他のブロック群からなる。また、第２の書き込み領域２２は、第１の書き込み領域２１より小さいサイズのブロック群からなることが好ましい。

メモリコントローラ１０は、ホスト２と不揮発性メモリ２０との間のデータ転送を実行する回路である。メモリコントローラ１０は、メモリシステム１の起動時に、今回の起動が、不正電源断後の起動であるか、つまり、前回の電源断が不正電源断であったか否かを判定する。不正電源断とは、所定の終了コマンドが発行されることなくメモリシステム１の電源が遮断されてしまうことである。

また、メモリコントローラ１０は、不正電源断後の起動であった場合、不揮発性メモリ２０が不正電源断時に書き込み途中だったブロックのクリーンアップ（データの保全の処理）を、不揮発性メモリ２０に行わせる。クリーンアップ（データの保全の処理）とは、１つの書き込み領域内でデータを移動させることである。不正電源断時に、或るブロックに書き込み途中だったデータは損傷している恐れがある。そこで、かかるブロック内の他のデータの保全を図るため、それら他のデータを別のブロックに移動させる。

不揮発性メモリ２０が１つの書き込み領域に対してクリーンアップを行っているときは、不揮発性メモリ２０にその書き込み領域に対してライトコマンド、フラッシュコマンド等の各アクセスコマンドを処理させることができない。そこで、メモリコントローラ１０は、不揮発性メモリ２０が第１の書き込み領域２１内のクリーンアップを行っているときは、不揮発性メモリ２０に第２の書き込み領域２２に対して各アクセスコマンドを処理させる。

メモリコントローラ１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１と、ホストインタフェース（ホストＩ／Ｆ）１２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３と、ＮＡＮＤコントローラ１４と、を備える。

ＣＰＵ１１は、ファームウェアプログラムに基づいてメモリコントローラ１０が備える他の機能部の制御を実行する。ファームウェアプログラムは、例えば不揮発性メモリ２０などの不揮発性の半導体メモリに予め格納されており、起動時に読み出されてＣＰＵ１１によって実行される。

ＣＰＵ１１は、ホスト２から受け取った書き込み対象のデータを不揮発性メモリ２０に書き込む際には、不揮発性メモリ２０の空き領域の中からそのデータの書き込み領域を決定し、その物理的位置を特定する。物理的位置は、物理アドレスによって表記される。空き領域とは、いずれのデータも格納されていない領域であり、新たなデータのライトが可能な領域である。ＣＰＵ１１は、当該データの位置を示す論理アドレスに、決定された書き込み領域の物理的位置をマッピングする。

ＲＡＭ１３は、一時記憶領域を提供するメモリである。ＲＡＭ１３を構成するメモリの種類は、特定の種類に限定されない。例えば、ＲＡＭ１３は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、またはこれらの組み合わせによって構成される。ＲＡＭ１３には、管理情報１３ａが格納される。管理情報１３ａは、不揮発性メモリ２０に記憶されている管理情報が起動処理時などに展開されたマスタ情報である。管理情報１３ａは、ホスト２から指定された論理アドレスと物理的なデータの記憶位置とを対応付ける情報である。

ホストインタフェース１２は、メモリコントローラ１０とホスト２との間の通信インタフェースである。ホストインタフェース１２は、ＣＰＵ１１による制御の下で、ホスト２とＲＡＭ１３との間のデータ転送を実行する。

ＮＡＮＤコントローラ１４は、ＣＰＵ１１による制御の下で、不揮発性メモリ２０とＲＡＭ１３との間のデータ転送を実行する。即ち、ＣＰＵ１１による制御の下で、ホスト２と不揮発性メモリ２０との間のデータ転送は、ＲＡＭ１３を介して実行される。

［第１、第２の書き込み領域の構成例］
次に、図２および図３を用い、不揮発性メモリ２０の第１の書き込み領域２１及び第２の書き込み領域２２の構成例について説明する。図２は、実施形態にかかる不揮発性メモリ２０の第１の書き込み領域２１の構成例を示す図である。

図２に示すように、第１の書き込み領域２１を構成するブロック群は、１つの論理的なブロック（論理ブロック）を構成する。

具体的には、ブロック群に含まれる各ブロック（物理ブロック）は、例えばデータの消去が実行され得る最小の記憶領域である。ブロックは、複数のページを備える。ページは、例えばデータのリードまたはデータのライトが実行され得る最小の記憶領域である。

各ブロックには、１ページより小さい単位に対して物理アドレスが割り当てられる。これをクラスタという。１クラスタのサイズは、ホスト２からの最小のアクセス単位と等しくてもよいし異なっていてもよい。図２の例では、１ページは４個のクラスタで構成されている。

このようなブロックを複数含むブロック群は、１つの論理ブロックを構成する。この論理ブロックを構成する複数のブロックに格納されているデータは、一括して消去される。図２の例では、並列にほぼ一括して消去可能な１６個のブロックが１つの論理ブロックを構成している。

第１の書き込み領域２１を構成するブロック群が有する複数のページ（物理ページ）は、１つの論理的なページ（論理ページ）を構成する。１つの論理ページは、１つの論理ブロックを構成する複数のブロックのうちのそれぞれ異なるブロックの同一のページ番号のページによって構成される。１つの論理ページを構成する複数のページには、データのリードまたはデータのライトが並列に実行される。図２の例では、並列にほぼ一括してライト及びリードが可能な１６個のページが１つの論理ページを構成している。

上記のような、複数のブロックの並列消去、複数のページの並列書き込み及び並列読み出しは、以下の構成により可能となる。

すなわち、第１の書き込み領域２１を構成するブロック群とＮＡＮＤコントローラ１４との間にはそれぞれチャネルが設けられ、ブロック群内で並列動作を行うことが可能に構成される。図２の例では、８個のチャネル（ｃｈ０〜ｃｈ７）が設けられ、８並列動作を行うことが可能である。さらに、各チャネル内には、それぞれ複数のバンクが設けられ、バンクインターリーブによる並列動作が可能に構成される。図２の例では、２つのバンク（Ｂａｎｋ０，１）が設けられ、２並列動作を行うことが可能である。

さらに、各バンクは、複数のプレーンに分割されている。各プレーンは、それぞれ独立した周辺回路を備えており、プレーン倍速モードを使用することで、同時に消去／ライト／リードを行うことが可能である。周辺回路とは、例えば、ロウデコーダ、カラムデコーダ、ページバッファ、データキャッシュ等である。

このように、第１の書き込み領域２１を構成するブロック群の各ブロックは、複数のチャネルによる並列動作、複数のバンクによる並列動作、複数のプレーンを用いた並列動作が可能である。図２の例のように、チャネル数を８、バンク数を２とし、プレーン数を例えば２とした場合、最大３２個のブロックを並列動作させることが可能となる。

次に、図３を用い、第２の書き込み領域２２の構成例について説明する。

図３は、実施形態にかかる不揮発性メモリ２０の第２の書き込み領域２２の構成例を示す図である。第２の書き込み領域２２のサイズは、第１の書き込み領域２１のサイズより小さいことが好ましい。第２の書き込み領域２２は、不正電源断後に第２の書き込み領域２２内でクリーンアップが発生した場合でも、第１の書き込み領域２１内のクリーンアップが終了する前に第２の書き込み領域２２内のクリーンアップを終了可能なサイズであることが、より好ましい。

具体的には、図３に示すように、第２の書き込み領域２２を構成するブロック群は、１つの論理ブロックを構成する。第２の書き込み領域２２においては、第１の書き込み領域２１よりもチャネル数、バンク数、プレーン数が少なく、ブロックの並列度が落とされていることが好ましい。これにより、第２の書き込み領域２２内のブロックを、第１の書き込み領域２１内のブロックに比べて小さいサイズとすることができる。

また、第２の書き込み領域２２を構成するブロックにおいては、２値データが記憶可能なシングルレベルセル（ＳＬＣ）のトランジスタが用いられることが好ましい。または、多値データが記憶可能なセルに２値データを記憶させる擬似シングルレベルセル（ｐＳＬＣ）のトランジスタが用いられてもよい。これらによっても、第２の書き込み領域２２内のブロックを、より小さいサイズとすることができる。第１の書き込み領域２１を構成するブロックにおいては、ＳＬＣまたは３値以上の多値データが記憶可能なマルチレベルセル（ＭＬＣ）のいずれのタイプのトランジスタが用いられてもよい。

以上のように、第２の書き込み領域２２を充分に小さいサイズとすることで、不正電源断後に、第２の書き込み領域２２内においてクリーンアップが発生した場合でも、第１の書き込み領域２１内のクリーンアップが終了する前に第２の書き込み領域２２内のクリーンアップが終了する。

［メモリシステムの動作例］
次に、図４を用い、メモリシステム１における制御動作の例について説明する。図４は、実施形態にかかるメモリシステム１の起動処理からコマンド待ち状態への移行までの動作の一例を示すフローチャートである。

メモリシステム１が起動されると（図４ ｓｔａｒｔ）、メモリシステム１は、起動処理を行う（ステップＳ１０）。起動処理においては、ファームウェアプログラムの読み出し、不揮発性メモリ２０に記憶される管理情報の展開等が行われる。起動処理は、ファームウェアプログラムの読み出し及び管理情報の展開等が終了することで完了する。メモリコントローラ１０は、起動処理完了後、直ちに、ホスト２へ起動処理の完了通知を送信する。あるいは、メモリコントローラ１０は、起動処理完了後、所定時間経過してから、ホスト２へ起動処理の完了通知を送信してもよい。また、メモリコントローラ１０は、コマンド待ち状態へ移行する前は、不揮発性メモリ２０にライトコマンド、フラッシュコマンド等の各アクセスコマンドを処理させない（第１のモード）。ここで、コマンド待ち状態とは、クリーンアップが実行中でないことを確認する前でなおかつメモリシステム１が受け付けた各アクセスコマンドを処理可能な状態のことである。

また、起動処理完了後、メモリコントローラ１０は、今回の起動が、不正電源断後の起動であるか、つまり、前回の電源断が不正電源断であったか否かを判定する（ステップＳ２０）。より具体的には、メモリコントローラ１０は、電源断前に所定の電源遮断手順を経ていたか否かを示すフラグの有無を確認する。

ステップＳ２０の判定の結果、不正電源断後の起動ではない場合（ステップＳ２０ Ｎｏ）、メモリコントローラ１０は、直ちにコマンド待ち状態へ移行し（ステップＳ４０）、一連の処理を終了する（図４ ｅｎｄ）。

ステップＳ２０の判定の結果、不正電源断後の起動である場合（ステップＳ２０ Ｙｅｓ）、メモリコントローラ１０は、クリーンアップを開始する（ステップＳ３０）。クリーンアップを開始した後、メモリコントローラ１０は、クリーンアップ完了を待つことなくコマンド待ち状態へ移行し（ステップＳ４０）、一連の処理を終了する（図４ ｅｎｄ）。つまり、メモリコントローラ１０は、クリーンアップをバックグラウンドで行う（バックグラウンド処理）。

次に、図５を用い、メモリシステム１のコマンド待ち状態における動作について説明する。図５は、実施形態にかかるメモリシステムの１アクセスコマンド処理動作の一例を示すフローチャートである。

コマンド待ち状態において、ライトコマンドまたはフラッシュコマンドを受信すると（図５ ｓｔａｒｔ）、メモリコントローラ１０は、不揮発性メモリ２０が第１の書き込み領域２１内でクリーンアップを行っている最中（実行中）か否かを確認する（ステップＳ５０）。

クリーンアップが実行中である場合（ステップＳ５０ Ｙｅｓ）、メモリコントローラ１０は、不揮発性メモリ２０に第２の書き込み領域２２へのライトを実行させる（ステップＳ６０ａ）。ステップＳ６０ａにかかるライトは、並列度の低いライト動作となる。また、クリーンアップ中である場合の第２の書き込み領域２２へのライトの際、ライト動作のスループットが制限されてもよい。すなわち、クリーンアップ中である場合の第２の書き込み領域２２へのライトの際、メモリコントローラ１０は、不揮発性メモリ２０に処理速度を制限した書き込みを行わせることができる（第２のモード）。ステップＳ６０ａにかかるライトが完了後、メモリコントローラ１０は、ただちにコマンド待ち状態へ移行し（ステップＳ７０）、一連の処理を終了する（図５ ｅｎｄ）。

クリーンアップが実行中でない場合（クリーンアップが終了している場合も含む）（ステップＳ５０ Ｎｏ）、メモリコントローラ１０は、不揮発性メモリ２０が通常稼動しているものと判定する。そして、メモリコントローラ１０は、不揮発性メモリ２０に第１の書き込み領域２１へのライトを実行させる（ステップＳ６０ｂ）。すなわち、クリーンアップ中でない場合（クリーンアップが終了している場合も含む）の第１の書き込み領域２１へのライトの際、メモリコントローラ１０は、不揮発性メモリ２０に処理速度を制限しない書き込みを行わせることができる（第３のモード）。ステップＳ６０ｂにかかるライトでは、並列度の高いライト動作が可能である。ステップＳ６０ｂにかかるライトが完了後、メモリコントローラ１０は、一連の処理を終了する（図５ ｅｎｄ）。

メモリコントローラ１０は、不揮発性メモリ２０が通常稼働しているものと判定した後でライトコマンドまたはフラッシュコマンドを受信した場合は、不揮発性メモリ２０に第１の書き込み領域２１に対して各アクセスコマンドを処理させる。また、メモリコントローラ１０は、第１の書き込み領域２１内のクリーンアップ終了後（通常稼動時）、第２の書き込み領域２２に書き込まれたデータを、順次、第１の書き込み領域２１へと移動させる。これにより、第２の書き込み領域２２の容量を空けておくことができるので、次の不正電源断が発生したときに、再び第２の書き込み領域２２を使用することができる。

［比較例］
比較例のメモリシステムにおいては、不揮発性メモリは第２の書き込み領域を有さない。また、クリーンアップは起動処理の一環として行われ、クリーンアップ中は、不揮発性メモリへのアクセスコマンドの受け付けは一切できない。不揮発性メモリの大容量化を受け、比較例のメモリシステムでは、不正電源断後の、クリーンアップ律速による起動処理時間の長期化が問題となってしまう。

実施形態のメモリシステム１においては、不揮発性メモリは２つの書き込み領域を有する。このため、クリーンアップを待たずに起動処理を完了させ、バックグラウンドでクリーンアップを行いながら、アクセスコマンドに対する対応を第２の書き込み領域２２に行わせることができる。これにより、不正電源断後の起動処理時間を短縮することができる。また、クリーンアップをバックグラウンド処理とすることで、第１の書き込み領域２１へのリードコマンドの受け付けが可能となる。

また、第２の書き込み領域２２は、例えば、小さいサイズのブロック群により構成される。これにより、例えば、連続的に不正電源断が発生し、第２の書き込み領域２２においてもクリーンアップの必要性が生じた場合であっても、通常の起動処理時間内にクリーンアップを終えることができる。

また、第２の書き込み領域２２のサイズが小さいことを受けて、実施形態のメモリシステム１においては、例えば、第２の書き込み領域２２へのライト動作を制限している。これにより、クリーンアップ終了までに、第２の書き込み領域２２の容量がいっぱいになってしまうことを抑制することができる。また、実施形態のメモリシステム１においては、例えば、起動処理完了後、所定時間遅らせてホスト２に完了通知を送信することとする。これにより、起動処理完了後にスループット制限を受ける時間を短くすることができる。このように、起動処理の完了通知の送信タイミングを調整することで、見かけ上の起動処理時間の長短を任意に制御することができる。

［変形例］
第１の書き込み領域は複数あってもよい。第２の書き込み領域は複数あってもよい。

第１の書き込み領域の一部が、第２の書き込み領域を兼ねていてもよい。つまり、第１の書き込み領域内に第２の書き込み領域を設け、通常稼動時にも、第２の書き込み領域にライトしてもよい。この場合であっても、第２の書き込み領域を充分小さいサイズとすることで、不正電源断後、他の領域（第１の書き込み領域）がクリーンアップ中である場合にも、素早くクリーンアップを終えて、ホストからのアクセスコマンドに対応することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例示であり、発明の範囲はそれらに限定されない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、２…ホスト、１０…メモリコントローラ、１１…ＣＰＵ、１２…ホストインタフェース、１３…ＲＡＭ、１４…ＮＡＮＤコントローラ、２０…不揮発性メモリ、２１…第１の書き込み領域、２２…第２の書き込み領域。

Claims (8)

1. 第１の書き込み領域および第２の書き込み領域を有する不揮発性の半導体メモリと、
   メモリコントローラと、を備え、
   前記メモリコントローラは、
   書き込み命令を受信したときに、前記半導体メモリにおいて、所定の電源遮断手順を経ない電源断後、前記電源断前に書き込みが完了していたデータを保全する処理が実行中であるか否かを確認し、
   前記処理が実行中でない場合は前記半導体メモリに前記第１の書き込み領域へのデータの書き込みを行わせ、
   前記処理が実行中である場合は前記半導体メモリに前記第２の書き込み領域へのデータの書き込みを行わせる、
   メモリシステム。
2. 前記第２の書き込み領域のサイズは、前記第１の書き込み領域のサイズより小さい、
   請求項１に記載のメモリシステム。
3. 前記第２の書き込み領域は、
   前記第１の書き込み領域への前記処理が終了する前に前記第２の書き込み領域への前記処理を終了可能なサイズである、
   請求項２に記載のメモリシステム。
4. 前記メモリコントローラは、
   前記処理を行っているときに、前記半導体メモリの書き込み動作におけるスループットを制限する、
   請求項３に記載のメモリシステム。
5. 前記メモリコントローラは、
   前記半導体メモリが起動処理を完了後、所定時間経過してから、前記ホストへの前記起動処理の完了通知を送信する、
   請求項４に記載のメモリシステム。
6. 前記第２の書き込み領域は多値データが記憶可能なセルを含み、
   前記セルは擬似シングルレベルセルとして使用される、
   請求項２乃至請求項５のいずれか１項に記載のメモリシステム。
7. 不揮発性の半導体メモリと、
   メモリコントローラと、を備え、
   前記メモリコントローラは、
   所定の電源遮断手順を経ない電源断である不正電源断の後の起動時において、前記半導体メモリにデータの書き込みを行わせない第１のモードから、前記半導体メモリに処理速度を制限した書き込みを行わせる第２のモードまたは前記半導体メモリに処理速度を制限しない書き込みを行わせる第３のモードへと移行させながら前記半導体メモリを動作させる、
   メモリシステム。
8. 書き込み命令を受信したときに、半導体メモリにおいて、所定の電源遮断手順を経ない電源断後、前記電源断前に書き込みが完了していたデータを保全する処理が実行中であるか否かを確認し、
   前記処理が実行中でない場合は、前記半導体メモリに前記半導体メモリが有する第１の書き込み領域へのデータの書き込みを行わせ、
   前記処理が実行中である場合は、前記半導体メモリに前記半導体メモリが有する第２の書き込み領域へのデータの書き込みを行わせる、
   メモリシステムの制御方法。

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