JP2019176639A - Power conversion device - Google Patents
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Abstract
Description
本発明は、直流電力を交流電力に変換する電力変換装置に関する。 The present invention relates to a power conversion device that converts DC power into AC power.
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の1つに、フライングキャパシタを用いたマルチレベル電力変換装置がある(例えば、特許文献1参照)。マルチレベル電力変換装置では、多数のスイッチング素子が必要となる。 Power conditioners connected to solar cells, storage batteries, fuel cells, and the like are required to have high-efficiency power conversion and a compact design. One of the power converters that realize this is a multi-level power converter using a flying capacitor (see, for example, Patent Document 1). In a multilevel power converter, a large number of switching elements are required.
ディスクリートで構成された多数のスイッチング素子を基板に実装すると、基板内の電流経路の配線が長くなる。基板内の配線が長くなると、配線のインピーダンスが大きくなり、抵抗損失による発熱が大きくなる。また基板内の配線が長くなると、配線のインダクタンスも大きくなり、大きなサージ電圧が発生しやすくなる。これに対して、高耐圧デバイスを使用するとコストが増大する。 When a large number of discrete switching elements are mounted on a substrate, the current path wiring in the substrate becomes long. As the wiring in the substrate becomes longer, the impedance of the wiring increases and heat generation due to resistance loss increases. Further, when the wiring in the substrate becomes long, the inductance of the wiring also increases, and a large surge voltage is likely to occur. On the other hand, when a high voltage device is used, the cost increases.
本発明はこうした状況に鑑みなされたものであり、その目的は、高効率で低ノイズなマルチレベル電力変換装置を提供することにある。 This invention is made | formed in view of such a condition, The objective is to provide the multilevel power converter device which is highly efficient and low noise.
上記課題を解決するために、本発明のある態様の電力変換装置は、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第1キャパシタを有する第1フライングキャパシタ回路と、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第2キャパシタを有する第2フライングキャパシタ回路と、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第3キャパシタを有する第3フライングキャパシタ回路と、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第4キャパシタを有する第4フライングキャパシタ回路と、直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の一端に前記第1フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の他端に前記第2フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の中点を出力とする第1出力回路と、直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の一端に前記第3フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の他端に前記第4フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の中点を出力とする第2出力回路と、を備える。前記第1フライングキャパシタ回路、前記第2フライングキャパシタ回路、前記第3フライングキャパシタ回路、前記第4フライングキャパシタ回路、前記第1出力回路、及び前記第2出力回路にそれぞれ含まれる複数のスイッチング素子が、1つのパッケージ内に配置されている。 In order to solve the above problems, a power conversion device according to an aspect of the present invention includes a first flying capacitor circuit having a plurality of switching elements connected in series and a first capacitor charged and discharged by the plurality of switching elements. A plurality of switching elements connected in series, a second flying capacitor circuit having a second capacitor charged and discharged by the plurality of switching elements, a plurality of switching elements connected in series, and the plurality of switching elements A third flying capacitor circuit having a third capacitor charged and discharged by the element; a plurality of switching elements connected in series; a fourth flying capacitor circuit having a fourth capacitor charged and discharged by the plurality of switching elements; A plurality of switching elements connected in series; The output terminal of the first flying capacitor circuit is connected to one end of the plurality of switching elements, and the output terminal of the second flying capacitor circuit is connected to the other end of the plurality of switching elements. A first output circuit having a point as an output; and a plurality of switching elements connected in series, and an output end of the third flying capacitor circuit is connected to one end of the plurality of switching elements, and the plurality of switching elements An output terminal of the fourth flying capacitor circuit is connected to the other end of the second output circuit, and a second output circuit that outputs a midpoint of the plurality of switching elements is provided. A plurality of switching elements included in each of the first flying capacitor circuit, the second flying capacitor circuit, the third flying capacitor circuit, the fourth flying capacitor circuit, the first output circuit, and the second output circuit, Arranged in one package.
本発明によれば、高効率で低ノイズなマルチレベル電力変換装置を実現することができる。 ADVANTAGE OF THE INVENTION According to this invention, a highly efficient and low noise multilevel power converter device is realizable.
図1は、本発明の実施の形態に係る電力変換装置1の回路構成を説明するための図である。電力変換装置1は、直流電源2から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統(以下、単に系統3という)又は交流負荷に出力する。直流電源2は例えば、分散型電源(太陽電池、蓄電池、燃料電池など)と、当該分散型電源の出力を制御可能なDC/DCコンバータにより構成される。当該DC/DCコンバータと電力変換装置1間は、直流バスで接続される。なお直流電源2は、分散型電源とDC/DCコンバータの組が複数、並列接続されて構成されてもよい。
FIG. 1 is a diagram for explaining a circuit configuration of a
電力変換装置1は、インバータ回路10、フィルタ回路20及び制御回路30を備える。インバータ回路10は、直流電源2から供給される直流電力を、マルチレベル(本実施の形態では5レベル)の電圧を有する疑似正弦波に変換する。インバータ回路10、第1フライングキャパシタ回路11、第2フライングキャパシタ回路12、第3フライングキャパシタ回路13、第4フライングキャパシタ回路14、第1出力回路15及び第2出力回路16を含む。
The
第1フライングキャパシタ回路11及び第2フライングキャパシタ回路12は直流電源2の両端間に直列に接続される。第3フライングキャパシタ回路13及び第4フライングキャパシタ回路14は直流電源2の両端間に直列に接続される。第1フライングキャパシタ回路11と第2フライングキャパシタ回路12との接続点と、第3フライングキャパシタ回路13と第4フライングキャパシタ回路14との接続点との間が中間配線で接続される。
The first
第1フライングキャパシタ回路11は、第1スイッチング素子Q1、第2スイッチング素子Q2、第3スイッチング素子Q3、第4スイッチング素子Q4及び第1キャパシタC1を含む。第1スイッチング素子Q1、第2スイッチング素子Q2、第3スイッチング素子Q3及び第4スイッチング素子Q4は直列に接続され、直流電源2の正極に接続されたハイサイド配線と中間配線の間に接続される。第1キャパシタC1は、第1スイッチング素子Q1と第2スイッチング素子Q2との接続点と、第3スイッチング素子Q3と第4スイッチング素子Q4との接続点との間に接続され、第1スイッチング素子Q1−第4スイッチング素子Q4により充放電される。
The first
第2フライングキャパシタ回路12は、第5スイッチング素子Q5、第6スイッチング素子Q6、第7スイッチング素子Q7、第8スイッチング素子Q8及び第2キャパシタC2を含む。第5スイッチング素子Q5、第6スイッチング素子Q6、第7スイッチング素子Q7及び第8スイッチング素子Q8は直列に接続され、中間配線と、直流電源2の負極に接続されたローサイド配線の間に接続される。第2キャパシタC2は、第5スイッチング素子Q5と第6スイッチング素子Q6との接続点と、第7スイッチング素子Q7と第8スイッチング素子Q8との接続点との間に接続され、第5スイッチング素子Q5−第8スイッチング素子Q8により充放電される。
The second
第3フライングキャパシタ回路13は、第9スイッチング素子Q9、第10スイッチング素子Q10、第11スイッチング素子Q11、第12スイッチング素子Q12及び第3キャパシタC3を含む。第9スイッチング素子Q9、第10スイッチング素子Q10、第11スイッチング素子Q11及び第12スイッチング素子Q12は直列に接続され、ハイサイド配線と中間配線の間に接続される。第3キャパシタC3は、第9スイッチング素子Q9と第10スイッチング素子Q10との接続点と、第11スイッチング素子Q11と第12スイッチング素子Q12との接続点との間に接続され、第9スイッチング素子Q9−第12スイッチング素子Q12により充放電される。
The third
第4フライングキャパシタ回路14は、第13スイッチング素子Q13、第14スイッチング素子Q14、第15スイッチング素子Q15、第16スイッチング素子Q16及び第4キャパシタC4を含む。第13スイッチング素子Q13、第14スイッチング素子Q14、第15スイッチング素子Q15及び第16スイッチング素子Q16は直列に接続され、中間配線とローサイド配線の間に接続される。第4キャパシタC4は、第13スイッチング素子Q13と第14スイッチング素子Q14との接続点と、第15スイッチング素子Q15と第16スイッチング素子Q16との接続点との間に接続され、第13スイッチング素子Q13−第16スイッチング素子Q16により充放電される。
The fourth
第1出力回路15は、第1フライングキャパシタ回路11の出力端(具体的には、第2スイッチング素子Q2と第3スイッチング素子Q3との接続点)と、第2フライングキャパシタ回路12の出力端(具体的には、第6スイッチング素子Q6と第7スイッチング素子Q7との接続点)との間に接続される。第1出力回路15は、直列に接続された第17スイッチング素子Q17、第18スイッチング素子Q18、第19スイッチング素子Q19及び第20スイッチング素子Q20を含む。
The
第2出力回路16は、第3フライングキャパシタ回路13の出力端(具体的には、第10スイッチング素子Q10と第11スイッチング素子Q11との接続点)と、第4フライングキャパシタ回路14の出力端(具体的には、第14スイッチング素子Q14と第15スイッチング素子Q15との接続点)との間に接続される。第2出力回路16は、直列に接続された第21スイッチング素子Q21、第22スイッチング素子Q22、第23スイッチング素子Q23及び第24スイッチング素子Q24を含む。
The
第1フライングキャパシタ回路11の出力端からは、第1スイッチング素子Q1の上側端子に印加される直流電源の電位Vdc[V]と、第4スイッチング素子Q4の下側端子に印加される電位Vdc/2[V]の間の範囲の電位が出力される。第1キャパシタC1はVdc/4[V]の電圧になるように初期充電(プリチャージ)され、Vdc/4[V]の電圧を中心として充放電が繰り返される。従って、第1フライングキャパシタ回路11からは、概ね、Vdc[V]、3Vdc/4[V]、Vdc/2[V]の3レベルの電位が出力される。
From the output terminal of the first
第2フライングキャパシタ回路12の出力端からは、第5スイッチング素子Q5の上側端子に印加される電位Vdc/2[V]と、第8スイッチング素子Q8の下側端子に印加される電位0[V]の間の範囲の電位が出力される。第2キャパシタC2はVdc/4[V]の電圧になるように初期充電され、Vdc/4[V]の電圧を中心として充放電が繰り返される。従って、第2フライングキャパシタ回路12からは、概ね、Vdc/2[V]、Vdc/4[V]、0[V]の3レベルの電位が出力される。
From the output terminal of the second
第3フライングキャパシタ回路13の出力端からは、第9スイッチング素子Q9の上側端子に印加される直流電源の電位Vdc[V]と、第12スイッチング素子Q12の下側端子に印加される電位Vdc/2[V]の間の範囲の電位が出力される。第3キャパシタC3はVdc/4[V]の電圧になるように初期充電され、Vdc/4[V]の電圧を中心として充放電が繰り返される。従って、第3フライングキャパシタ回路13からは、概ね、Vdc[V]、3Vdc/4[V]、Vdc/2[V]の3レベルの電位が出力される。
From the output terminal of the third
第4フライングキャパシタ回路14の出力端からは、第13スイッチング素子Q13の上側端子に印加される電位Vdc/2[V]と、第16スイッチング素子Q16の下側端子に印加される電位0[V]の間の範囲の電位が出力される。第4キャパシタC4はVdc/4[V]の電圧になるように初期充電され、Vdc/4[V]の電圧を中心として充放電が繰り返される。従って、第4フライングキャパシタ回路14からは、概ね、Vdc/2[V]、Vdc/4[V]、0[V]の3レベルの電位が出力される。
From the output terminal of the fourth flying
ハイサイド配線と中間配線の間に第5キャパシタC5が接続され、中間配線とローサイド配線の間に第6キャパシタC6が接続される。第5キャパシタC5及び第6キャパシタC6は、インバータ回路10内で発生するサージ電圧を抑制するためのスナバコンデンサとして機能する。
The fifth capacitor C5 is connected between the high side wiring and the intermediate wiring, and the sixth capacitor C6 is connected between the intermediate wiring and the low side wiring. The fifth capacitor C5 and the sixth capacitor C6 function as a snubber capacitor for suppressing a surge voltage generated in the
上記の第1スイッチング素子Q1−第24スイッチング素子Q24にはそれぞれ、第1ダイオードD1−第24ダイオードD24が逆並列に形成/接続される。以下、本実施の形態では第1スイッチング素子Q1−第24スイッチング素子Q24に、150V耐圧のNチャネルMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)を使用する例を想定する。NチャネルMOSFETでは、寄生ダイオードが逆並列に形成される。 A first diode D1 to a 24th diode D24 are formed / connected in antiparallel to the first switching element Q1 to the 24th switching element Q24, respectively. Hereinafter, in the present embodiment, it is assumed that a 150-V breakdown voltage N-channel MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) is used for the first switching element Q1 to the 24th switching element Q24. In the N-channel MOSFET, parasitic diodes are formed in antiparallel.
なお、第1スイッチング素子Q1−第24スイッチング素子Q24に、IGBT(Insulated Gate Bipolar Transistor)を使用することもできる。その場合、第1スイッチング素子Q1−第24スイッチング素子Q24にはそれぞれ、ダイオード素子が逆並列に接続される。 An IGBT (Insulated Gate Bipolar Transistor) can be used for the first switching element Q1 to the 24th switching element Q24. In that case, a diode element is connected in antiparallel to each of the first switching element Q1 to the 24th switching element Q24.
第1出力回路15の出力端(具体的には、第18スイッチング素子Q18と第19スイッチング素子Q19間の接続点)と、第2出力回路16の出力端(具体的には、第22スイッチング素子Q22と第23スイッチング素子Q23間の接続点)から、マルチレベルの電圧(本実施の形態では5レベルの電圧)がフィルタ回路20に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第1出力回路15の出力端からU相の電力を出力し、第2出力回路16の出力端からW相の電力を出力する。
The output terminal of the first output circuit 15 (specifically, the connection point between the eighteenth switching element Q18 and the nineteenth switching element Q19) and the output terminal of the second output circuit 16 (specifically, the twenty-second switching element) A multi-level voltage (a 5-level voltage in the present embodiment) is output to the
フィルタ回路20は、第1リアクトルL1、第2リアクトルL2及び第7キャパシタC7を含み、第1出力回路15及び第2出力回路16から出力される電圧及び電流の高調波成分を減衰させて、系統3の正弦波と同期した正弦波に近づける。
The
制御回路30は、第1スイッチング素子Q1−第24スイッチング素子Q24のオン/オフを制御して、直流電源2から供給される直流電力を交流電力に変換する。制御回路30は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、DSP、ROM、RAM、FPGA、その他のLSIを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
The
図2(a)、(b)は、実施の形態に係る電力変換装置1の状態1及び状態2の電流経路を示す図である。図3(a)、(b)は、実施の形態に係る電力変換装置1の状態3及び状態4の電流経路を示す図である。図4(a)、(b)は、実施の形態に係る電力変換装置1の状態5及び状態6の電流経路を示す図である。図5(a)、(b)は、実施の形態に係る電力変換装置1の状態7及び状態8の電流経路を示す図である。図6は、実施の形態に係る状態1−状態8に対応する、第1スイッチング素子Q1−第24スイッチング素子Q24のスイッチングパターンを示す図である。スイッチングパターン1−4は、U相が+でW相が−である極性の出力電圧を出力する時のスイッチングパターンであり、スイッチングパターン5−8は、U相が−でW相が+である極性の出力電圧を出力する時のスイッチングパターンである。
FIGS. 2A and 2B are diagrams showing current paths in
図2(a)に示すようにスイッチングパターン1は、+Vdc[V]の電圧を出力するためのスイッチングパターンである。スイッチングパターン1では、制御回路30は、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態、並びに第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する。
As shown in FIG. 2A, the
スイッチングパターン1では、第1キャパシタC1−第4キャパシタC4は充放電されず、電荷が維持される。第1フライングキャパシタ回路11の出力端及び第1出力回路15の出力端の電位はVdc[V]になり、第2出力回路16の出力端及び第4フライングキャパシタ回路14の出力端の電位は0[V]になり、電力変換装置1の出力電圧は+Vdc[V]になる。
In the
図2(b)に示すようにスイッチングパターン2は、+Vdc/2[V]の電圧を出力するためのスイッチングパターンである。スイッチングパターン2では、制御回路30は、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態、並びに第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する。
As shown in FIG. 2B, the
スイッチングパターン2では、第1キャパシタC1及び第4キャパシタC4が充電され、第2キャパシタC2及び第3キャパシタC3は充放電されない。第1フライングキャパシタ回路11の出力端及び第1出力回路15の出力端の電位は3Vdc/4[V]になり、第2出力回路16の出力端及び第4フライングキャパシタ回路14の出力端の電位はVdc/4[V]になり、電力変換装置1の出力電圧は+Vdc/2[V]になる。
In the
図3(a)に示すようにスイッチングパターン3は、+Vdc/2[V]の電圧を出力するためのスイッチングパターンである。スイッチングパターン3では、制御回路30は、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態、並びに第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する。
As shown in FIG. 3A, the
スイッチングパターン3では、第1キャパシタC1及び第4キャパシタC4が放電され、第2キャパシタC2及び第3キャパシタC3は充放電されない。第1フライングキャパシタ回路11の出力端及び第1出力回路15の出力端の電位は3Vdc/4[V]を維持し、第2出力回路16の出力端及び第4フライングキャパシタ回路14の出力端の電位はVdc/4[V]を維持し、電力変換装置1の出力電圧は+Vdc/2[V]を維持する。
In the
図3(b)に示すようにスイッチングパターン4は、+0[V]の電圧を出力するためのスイッチングパターンである。スイッチングパターン4では、制御回路30は、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態、並びに第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する。
As shown in FIG. 3B, the
スイッチングパターン4では、第1キャパシタC1−第4キャパシタC4は充放電されず、電荷が維持される。第1フライングキャパシタ回路11の出力端及び第1出力回路15の出力端の電位はVdc/2[V]になり、第2出力回路16の出力端及び第4フライングキャパシタ回路14の出力端の電位もVdc/2[V]になり、電力変換装置1の出力電圧は+0[V]になる。
In the
図4(a)に示すようにスイッチングパターン5は、−Vdc[V]の電圧を出力するためのスイッチングパターンである。スイッチングパターン5では、制御回路30は、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態、並びに第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する。
As shown in FIG. 4A, the
スイッチングパターン5では、第1キャパシタC1−第4キャパシタC4は充放電されず、電荷が維持される。第1フライングキャパシタ回路11の出力端及び第1出力回路15の出力端の電位は0[V]になり、第2出力回路16の出力端及び第4フライングキャパシタ回路14の出力端の電位はVdc[V]になり、電力変換装置1の出力電圧は−Vdc[V]になる。
In the
図4(b)に示すようにスイッチングパターン6は、−Vdc/2[V]の電圧を出力するためのスイッチングパターンである。スイッチングパターン6では、制御回路30は、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態、並びに第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する。
As shown in FIG. 4B, the
スイッチングパターン6では、第2キャパシタC2及び第3キャパシタC3が充電され、第1キャパシタC1及び第4キャパシタC4は充放電されない。第1フライングキャパシタ回路11の出力端及び第1出力回路15の出力端の電位はVdc/4[V]になり、第2出力回路16の出力端及び第4フライングキャパシタ回路14の出力端の電位は3Vdc/4[V]になり、電力変換装置1の出力電圧は−Vdc/2[V]になる。
In the
図5(a)に示すようにスイッチングパターン7は、−Vdc/2[V]の電圧を出力するためのスイッチングパターンである。スイッチングパターン7では、制御回路30は、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態、並びに第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する。
As shown in FIG. 5A, the
スイッチングパターン7では、第2キャパシタC2及び第3キャパシタC3が放電され、第1キャパシタC1及び第4キャパシタC4は充放電されない。第1フライングキャパシタ回路11の出力端及び第1出力回路15の出力端の電位はVdc/4[V]を維持し、第2出力回路16の出力端及び第4フライングキャパシタ回路14の出力端の電位は3Vdc/4[V]を維持し、電力変換装置1の出力電圧は−Vdc/2[V]を維持する。
In the
図5(b)に示すようにスイッチングパターン8は、−0[V]の電圧を出力するためのスイッチングパターンである。スイッチングパターン8では、制御回路30は、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態、並びに第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する。
As shown in FIG. 5B, the
スイッチングパターン8では、第1キャパシタC1−第4キャパシタC4は充放電されず、電荷が維持される。第1フライングキャパシタ回路11の出力端及び第1出力回路15の出力端の電位はVdc/2[V]になり、第2出力回路16の出力端及び第4フライングキャパシタ回路14の出力端の電位もVdc/2[V]になり、電力変換装置1の出力電圧は−0[V]になる。
In the
以上のように、本実施の形態に係る電力変換装置1は、−Vdc、−Vdc/2、0、+Vdc/2、+Vdcの5レベルの電圧を出力することができ、5レベルの電圧により擬似正弦波が生成される。
As described above, the
図7は、本発明の実施の形態に係る電力変換装置1の実装例1を説明するための図である。実装例1では、第1フライングキャパシタ回路11(第1スイッチング素子Q1−第4スイッチング素子Q4、第1キャパシタC1)、第2フライングキャパシタ回路12(第5スイッチング素子Q5−第8スイッチング素子Q8、第2キャパシタC2)、第3フライングキャパシタ回路13(第9スイッチング素子Q9−第12スイッチング素子Q12、第3キャパシタC3)、第4フライングキャパシタ回路14(第13スイッチング素子Q13−第16スイッチング素子Q16)、第1出力回路15(第17スイッチング素子Q17−第20スイッチング素子Q20)、第2出力回路16(第21スイッチング素子Q21−第24スイッチング素子Q24)、第5キャパシタC5及び第6キャパシタC6を、1つのパッケージP1内に収めてパワー半導体モジュールを生成する。その他の構成要素は、パッケージP1の外に配置される。
FIG. 7 is a diagram for explaining an implementation example 1 of the
図8は、本発明の実施の形態に係る電力変換装置1の実装例2を説明するための図である。実装例2では、図7に示したパッケージP1内から、第1キャパシタC1−第6キャパシタC6が取り出され、パッケージP1の外に配置される。
FIG. 8 is a diagram for explaining a mounting example 2 of the
図9は、本発明の実施の形態に係る電力変換装置1の実装例3を説明するための図である。実装例3では、図7に示したパッケージP1内に、少なくとも1つの温度検出素子が追加される。図9に示す例では、4つのサーミスタT1−T4を追加している。サーミスタT1−T4は温度に応じて抵抗値が変化する素子である。各サーミスタT1−T4は、パッケージP1の外の固定抵抗とそれぞれ接続される。制御回路30は、直列に接続されたサーミスタと固定抵抗に電流を流し、その分圧電圧を取得する。制御回路30は取得した分圧電圧に応じて、各サーミスタT1−T4の近傍の温度を推定する。
FIG. 9 is a diagram for explaining a mounting example 3 of the
図10は、本発明の実施の形態に係る電力変換装置1の実装例4を説明するための図である。実装例4では、図7に示したパッケージP1内に、第1スイッチング素子Q1−第24スイッチング素子Q24のそれぞれに対して並列に、第1抵抗R1−第24抵抗R24が追加で接続される。第1抵抗R1−第8抵抗R8は、直流電源2から供給される直流電圧Vdcを均等に分圧するバランス作用を有し、第1スイッチング素子Q1−第8スイッチング素子Q8のいずれかに耐圧オーバが発生することを抑制する。同様に第9抵抗R9−第16抵抗R16は、直流電源2から供給される直流電圧Vdcを均等に分圧するバランス作用を有し、第9スイッチング素子Q9−第16スイッチング素子Q16のいずれかに耐圧オーバが発生することを抑制する。
FIG. 10 is a diagram for explaining a mounting example 4 of the
第17抵抗R17−第20抵抗R20は、第1出力回路15の両端電圧を均等に分圧するバランス作用を有し、第17スイッチング素子Q17−第20スイッチング素子Q20のいずれかに耐圧オーバが発生することを抑制する。同様に第21抵抗R21−第24抵抗R24は、第2出力回路16の両端電圧を均等に分圧するバランス作用を有し、第21スイッチング素子Q21−第24スイッチング素子Q24のいずれかに耐圧オーバが発生することを抑制する。
The seventeenth resistor R17 to the twentieth resistor R20 have a balance function of equally dividing the voltage across the
なお、図10に示したパッケージP1内に、図9に示した4つのサーミスタT1−T4を追加してもよい。 In addition, you may add four thermistors T1-T4 shown in FIG. 9 in the package P1 shown in FIG.
図11は、図7に示した実装例1のパターン配置例1を示す図である。パッケージP1の基板には、セラミック基板などを使用することができる。第1スイッチング素子Q1−第24スイッチング素子Q24はそれぞれ、MOSFETのチップで構成される。本例で使用するチップは、チップの裏面がドレインになり、表面がソースになり、表面にゲート端子が設置される。第1スイッチング素子Q1−第24スイッチング素子Q24は、基板上に形成された導電パターン(例えば、銅箔パターン)Pc上にそれぞれ設置される。各導電パターンPcの電位は、設置されているスイッチング素子のドレイン電位となる。 FIG. 11 is a diagram illustrating a pattern arrangement example 1 of the mounting example 1 illustrated in FIG. 7. A ceramic substrate or the like can be used as the substrate of the package P1. Each of the first switching element Q1 to the 24th switching element Q24 is configured by a MOSFET chip. In the chip used in this example, the back surface of the chip is a drain, the front surface is a source, and a gate terminal is installed on the front surface. The first switching element Q1 to the 24th switching element Q24 are respectively installed on a conductive pattern (for example, a copper foil pattern) Pc formed on the substrate. The potential of each conductive pattern Pc becomes the drain potential of the installed switching element.
パッケージP1の基板上に、第1スイッチング素子Q1−第8スイッチング素子Q8の各チップが基板の長手方向に直列状に配置され、第9スイッチング素子Q9−第16スイッチング素子Q16のチップが基板の長手方向に直列状に配置される。第1スイッチング素子Q1−第8スイッチング素子Q8の外側に、第17スイッチング素子Q17−第20スイッチング素子Q20の各チップが基板の長手方向に直列状に配置される。第9スイッチング素子Q9−第16スイッチング素子Q16の外側に、第21スイッチング素子Q21−第24スイッチング素子Q24の各チップが基板の長手方向に直列状に配置される。 On the substrate of the package P1, the chips of the first switching element Q1 to the eighth switching element Q8 are arranged in series in the longitudinal direction of the substrate, and the chips of the ninth switching element Q9 to the sixteenth switching element Q16 are arranged in the longitudinal direction of the substrate. Arranged in series in the direction. Outside the first switching element Q1 to the eighth switching element Q8, chips of the seventeenth switching element Q17 to the twentieth switching element Q20 are arranged in series in the longitudinal direction of the substrate. Outside the ninth switching element Q9 to the sixteenth switching element Q16, the twenty-first switching element Q21 to the twenty-fourth switching element Q24 are arranged in series in the longitudinal direction of the substrate.
ドレインが共通している複数のスイッチング素子は、共通の導電パターン上に設置される。ソースとドレインが接続されるスイッチング素子間では、一方のスイッチング素子のチップの表面と、他方のスイッチング素子が設置された導電パターンがボンディングワイヤBWで接続される。 A plurality of switching elements having a common drain are installed on a common conductive pattern. Between the switching elements to which the source and drain are connected, the surface of the chip of one switching element and the conductive pattern provided with the other switching element are connected by a bonding wire BW.
ソースとドレインが接続されるスイッチング素子間では、一方のスイッチング素子のチップの表面と、他方のスイッチング素子が設置された導電パターンがボンディングワイヤBWで接続される。第2スイッチング素子Q2が設置された導電パターンと、第4スイッチング素子Q4が設置された導電パターン間に、ジャンパ線を用いて第1キャパシタC1が接続される。第6スイッチング素子Q6が設置された導電パターンと、第8スイッチング素子Q8が設置された導電パターン間に、ジャンパ線を用いて第2キャパシタC2が接続される。第10スイッチング素子Q10が設置された導電パターンと、第12スイッチング素子Q12が設置された導電パターン間に、ジャンパ線を用いて第3キャパシタC3が接続される。第14スイッチング素子Q14が設置された導電パターンと、第16スイッチング素子Q16が設置された導電パターン間に、ジャンパ線を用いて第4キャパシタC4が接続される。 Between the switching elements to which the source and drain are connected, the surface of the chip of one switching element and the conductive pattern provided with the other switching element are connected by a bonding wire BW. The first capacitor C1 is connected using a jumper wire between the conductive pattern in which the second switching element Q2 is installed and the conductive pattern in which the fourth switching element Q4 is installed. A second capacitor C2 is connected using a jumper wire between the conductive pattern in which the sixth switching element Q6 is installed and the conductive pattern in which the eighth switching element Q8 is installed. The third capacitor C3 is connected using a jumper wire between the conductive pattern in which the tenth switching element Q10 is installed and the conductive pattern in which the twelfth switching element Q12 is installed. The fourth capacitor C4 is connected using a jumper wire between the conductive pattern in which the fourteenth switching element Q14 is installed and the conductive pattern in which the sixteenth switching element Q16 is installed.
第1スイッチング素子Q1及び第9スイッチング素子Q9が設置された導電パターンと、第5スイッチング素子Q5及び第13スイッチング素子Q13が設置された導電パターン間に、ジャンパ線を用いて第5キャパシタC5が接続される。第5スイッチング素子Q5及び第13スイッチング素子Q13が設置された導電パターンと、第8スイッチング素子Q8及び第16スイッチング素子Q16とボンディングワイヤBWで接続された導電パターン間に、ジャンパ線を用いて第6キャパシタC6が接続される。 A fifth capacitor C5 is connected using a jumper wire between the conductive pattern in which the first switching element Q1 and the ninth switching element Q9 are installed and the conductive pattern in which the fifth switching element Q5 and the thirteenth switching element Q13 are installed. Is done. A jumper wire is used between the conductive pattern in which the fifth switching element Q5 and the thirteenth switching element Q13 are installed and the conductive pattern connected to the eighth switching element Q8 and the sixteenth switching element Q16 by the bonding wire BW. Capacitor C6 is connected.
なお図面を簡略化するため、図11では、外部接続用のピンや、ゲート配線を省略して描いている。 In order to simplify the drawing, the external connection pins and the gate wiring are omitted in FIG.
図12は、図7に示した実装例1のパターン配置例2を示す図である。配置例2では、第1フライングキャパシタ回路11を構成する4つの第1スイッチング素子Q1−第4スイッチング素子Q4、第2フライングキャパシタ回路12を構成する4つの第5スイッチング素子Q5−第8スイッチング素子Q8、第3フライングキャパシタ回路13を構成する4つの第9スイッチング素子Q9−第12スイッチング素子Q12、第4フライングキャパシタ回路14を構成する4つの第13スイッチング素子Q13−第16スイッチング素子Q16、第1出力回路15を構成する4つの第17スイッチング素子Q17−第20スイッチング素子Q20、及び第2出力回路16を構成する4つの第21スイッチング素子Q21−第24スイッチング素子Q24がそれぞれ、パッケージP1の基板上に、2×2のマトリクス状に配置される。各々の、2×2のマトリクス状に配置された4つのスイッチング素子は、U字状(コの字型)に導電路が形成されるように配置される。
FIG. 12 is a diagram illustrating a pattern arrangement example 2 of the mounting example 1 illustrated in FIG. 7. In the arrangement example 2, four first switching elements Q1 to fourth switching elements Q4 constituting the first flying
第1フライングキャパシタ回路11、第2フライングキャパシタ回路12、第3フライングキャパシタ回路13、第4フライングキャパシタ回路14において、2×2のマトリクス状に配置された4つのスイッチング素子で形成される矩形領域の範囲内に、第1キャパシタC1−第4キャパシタC4がそれぞれ配置される。パターン配置例2では、U字状(コの字型)に導電路が形成されるため、第1キャパシタC1−第4キャパシタC4はそれぞれ、矩形領域内において斜め接続で配置される。
In the first flying
なお、2×2のマトリクス状に配置された4つのスイッチング素子が、Z字状に導電路が形成されるように配置されてもよい。その場合、第1キャパシタC1−第4キャパシタC4はそれぞれ、矩形領域内において縦/横接続で配置される。 Note that four switching elements arranged in a 2 × 2 matrix may be arranged such that a conductive path is formed in a Z shape. In this case, the first capacitor C1 to the fourth capacitor C4 are arranged in a vertical / horizontal connection in the rectangular area.
図13は、図11に示した実装例1のパターン配置例1をディスクリートデバイスで構成する場合のパターン配置例を示す図である。図14は、図12に示した実装例1のパターン配置例2をディスクリートデバイスで構成する場合のパターン配置例を示す図である。図13、図14に示す例では、基板B1にアルミ基板を用いている。第1スイッチング素子Q1−第24スイッチング素子Q24はそれぞれ、MOSFETのディスクリートデバイスで構成される。ディスクリートデバイスは、1つのMOSFETをパッケージングした半導体デバイスであり、具体的にはMOSFETのチップを、端子が露出した状態で樹脂で封止することにより生成される。 FIG. 13 is a diagram illustrating a pattern arrangement example when the pattern arrangement example 1 of the mounting example 1 illustrated in FIG. 11 is configured by a discrete device. FIG. 14 is a diagram illustrating a pattern arrangement example when the pattern arrangement example 2 of the mounting example 1 illustrated in FIG. 12 is configured by a discrete device. In the example shown in FIGS. 13 and 14, an aluminum substrate is used as the substrate B1. Each of the first switching element Q1 to the 24th switching element Q24 is configured by a MOSFET discrete device. The discrete device is a semiconductor device in which one MOSFET is packaged. Specifically, the discrete device is generated by sealing a MOSFET chip with a resin in a state where terminals are exposed.
以上説明したように本実施の形態によれば、第1フライングキャパシタ回路11、第2フライングキャパシタ回路12、第3フライングキャパシタ回路13、第4フライングキャパシタ回路14、第1出力回路15及び第2出力回路16を、1つのパッケージP1内にモジュール化することにより、電流経路のインピーダンス及びインダクタンスを低減することができる。インピーダンスの低減は、抵抗損失及び発熱の低減に繋がる。インダクタンスの低減は、ノイズとなるサージ電圧の抑制に繋がる。従って、高効率で低ノイズな電力変換装置1を実現できる。またサージ電圧の抑制は、低耐圧のスイッチング素子の採用を可能とし、電力変換装置1の低コスト化、小型化にも寄与する。
As described above, according to the present embodiment, the first flying
第1スイッチング素子Q1−第24スイッチング素子Q24のチップと、第1キャパシタC1−第6キャパシタC6を1つのパッケージP1にモジュール化する場合(図11、図12参照)、第1スイッチング素子Q1−第24スイッチング素子Q24のディスクリートデバイスと、第1キャパシタC1−第6キャパシタC6を1つの基板に実装する場合(図13、図14参照)と比較して、回路面積を大幅に縮小することができる。特に、マルチレベル方式の電力変換装置1ではスイッチング素子の数が多くなるため、その縮小効果が大きくなる。またモジュール化することにより、素子間の配線距離が短くなるため、電流経路のインピーダンス及びインダクタンスを低減することができる。
In the case where the chip of the first switching element Q1 to the 24th switching element Q24 and the first capacitor C1 to the sixth capacitor C6 are modularized in one package P1 (see FIGS. 11 and 12), the first switching element Q1 to the first Compared with the case where the discrete device of the 24 switching element Q24 and the first capacitor C1 to the sixth capacitor C6 are mounted on one substrate (see FIGS. 13 and 14), the circuit area can be greatly reduced. In particular, since the number of switching elements is increased in the
図11に示したパターン配置例1は、直列に接続された第1スイッチング素子Q1−第8スイッチング素子Q8、及び直列に接続された第9スイッチング素子Q9−第16スイッチング素子Q16の電流経路の最短化を図った構成である。即ち、図7に示した回路図に近いレイアウトの構成である。この構成では、隣接するフライングキャパシタ回路の接続点間の電流経路が最短化され、隣接するフライングキャパシタ回路の接続点と出力回路の接続点間の電流経路も最短化される。 The pattern arrangement example 1 shown in FIG. 11 is the shortest current path of the first switching element Q1 to the eighth switching element Q8 connected in series and the ninth switching element Q9 to the sixteenth switching element Q16 connected in series. It is the structure which aimed at conversion. That is, the layout is similar to the circuit diagram shown in FIG. In this configuration, the current path between the connection points of adjacent flying capacitor circuits is minimized, and the current path between the connection point of adjacent flying capacitor circuits and the connection point of the output circuit is also minimized.
図12に示したパターン配置例2は、4つのスイッチング素子をU字状(コの字型)に導電路が形成されるように配置することにより、第1キャパシタC1−第4キャパシタC4の各リード線の最短化を図った構成である。 In the pattern arrangement example 2 shown in FIG. 12, each of the first capacitor C <b> 1 to the fourth capacitor C <b> 4 is arranged by arranging four switching elements so that a conductive path is formed in a U shape (U shape). In this configuration, the lead wire is minimized.
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described based on the embodiments. The embodiments are exemplifications, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are within the scope of the present invention. .
例えば、パッケージP1内に制御回路30も含めて、インテリジェントパワーモジュール(IPM)を作成することも可能である。
For example, an intelligent power module (IPM) can be created by including the
なお、実施の形態は、以下の項目によって特定されてもよい。 The embodiment may be specified by the following items.
[項目1]
直列に接続される複数のスイッチング素子(Q1−Q4)と、当該複数のスイッチング素子(Q1−Q4)により充放電される第1キャパシタ(C1)を有する第1フライングキャパシタ回路(11)と、
直列に接続される複数のスイッチング素子(Q5−Q8)と、当該複数のスイッチング素子(Q5−Q8)により充放電される第2キャパシタ(C2)を有する第2フライングキャパシタ回路(12)と、
直列に接続される複数のスイッチング素子(Q9−Q12)と、当該複数のスイッチング素子(Q9−Q12)により充放電される第3キャパシタ(C3)を有する第3フライングキャパシタ回路(13)と、
直列に接続される複数のスイッチング素子(Q13−Q16)と、当該複数のスイッチング素子(Q13−Q16)により充放電される第4キャパシタ(C4)を有する第4フライングキャパシタ回路(14)と、
直列に接続される複数のスイッチング素子(Q17−Q20)を有し、当該複数のスイッチング素子(Q17−Q20)の一端に前記第1フライングキャパシタ回路(11)の出力端が接続され、当該複数のスイッチング素子(Q17−Q20)の他端に前記第2フライングキャパシタ回路(12)の出力端が接続され、当該複数のスイッチング素子(Q17−Q20)の中点を出力とする第1出力回路(15)と、
直列に接続される複数のスイッチング素子(Q21−Q24)を有し、当該複数のスイッチング素子(Q21−Q24)の一端に前記第3フライングキャパシタ回路(13)の出力端が接続され、当該複数のスイッチング素子(Q21−Q24)の他端に前記第4フライングキャパシタ回路(14)の出力端が接続され、当該複数のスイッチング素子(Q21−Q24)の中点を出力とする第2出力回路(16)と、を備え、
前記第1フライングキャパシタ回路(11)、前記第2フライングキャパシタ回路(12)、前記第3フライングキャパシタ回路(13)、前記第4フライングキャパシタ回路(14)、前記第1出力回路(15)、及び前記第2出力回路(16)にそれぞれ含まれる複数のスイッチング素子(Q1−Q24)が、1つのパッケージ(P1)内に配置されていることを特徴とする電力変換装置(1)。
これによれば、電流経路のインピーダンス及びインダクタンスを低減することができる。
[項目2]
前記パッケージ(P1)内に、前記第1キャパシタ(C1)、前記第2キャパシタ(C2)、前記第3キャパシタ(C3)、及び前記第4キャパシタ(C4)がさらに配置されていることを特徴とする項目1に記載の電力変換装置(1)。
これによれば、キャパシタ(C1−C4)のリード線を短くすることができ、特にインダクタンスを低減することができる。
[項目3]
前記パッケージ(P1)内の温度を検出するための少なくとも1つの温度検出素子(T1−T4)をさらに備え、
前記パッケージ(P1)内に、前記少なくとも1つの温度検出素子(T1−T4)がさらに配置されていることを特徴とする項目1または2に記載の電力変換装置(1)。
これによれば、パッケージ(P1)内の温度を監視することができ、パッケージ(P1)内の温度異常を防止することができる。
[項目4]
前記第1フライングキャパシタ回路(11)、前記第2フライングキャパシタ回路(12)、前記第3フライングキャパシタ回路(13)、前記第4フライングキャパシタ回路(14)、前記第1出力回路(15)、及び前記第2出力回路(16)にそれぞれ含まれる複数のスイッチング素子(Q1−Q24)に、それぞれ並列に接続される複数の抵抗(R1−R24)をさらに備え、
前記パッケージ(P1)内に、前記複数の抵抗(R1−R24)がさらに配置されていることを特徴とする項目1から3のいずれか1項に記載の電力変換装置(1)。
これによれば、スイッチング素子(Q1−Q24)の耐圧オーバの発生を抑制することができる。
[項目5]
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)は直流電源(2)の両端間に直列に接続され、前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)は前記直流電源(2)の両端間に直列に接続され、前記第1フライングキャパシタ回路(11)と前記第2フライングキャパシタ回路(12)との接続点と前記第3フライングキャパシタ回路(13)と前記第4フライングキャパシタ回路(14)との接続点との間が接続されていることを特徴とする項目1から4のいずれか1項に記載の電力変換装置(1)。
これによれば、5レベルの電圧を出力することができる。
[項目6]
前記第1フライングキャパシタ回路(11)及び前記第2フライングキャパシタ回路(12)が有する複数のスイッチング素子(Q1−Q8)は、前記パッケージ(P1)内において、直線状に並べて配置され、
前記第3フライングキャパシタ回路(13)及び前記第4フライングキャパシタ回路(14)が有する複数のスイッチング素子(Q9−Q16)は、前記パッケージ(P1)内において、直線状に並べて配置される、
ことを特徴とする項目1から5のいずれか1項に記載の電力変換装置(1)。
これによれば、複数のスイッチング素子(Q1−Q8)と、複数のスイッチング素子(Q9−Q16)の電流経路を最短化することができる。
[項目7]
前記第1フライングキャパシタ回路(11)は、電気的に直列に接続される4つのスイッチング素子(Q1−Q4)を有し、当該4つのスイッチング素子(Q1−Q4)は2×2のマトリクス状に配置され、当該4つのスイッチング素子(Q1−Q4)で形成される矩形領域の範囲内に前記第1キャパシタ(C1)が配置され、
前記第2フライングキャパシタ回路(12)は、電気的に直列に接続される4つのスイッチング素子(Q5−Q8)を有し、当該4つのスイッチング素子(Q5−Q8)は2×2のマトリクス状に配置され、当該4つのスイッチング素子(Q5−Q8)で形成される矩形領域の範囲内に前記第2キャパシタ(C2)が配置され、
前記第3フライングキャパシタ回路(13)は、電気的に直列に接続される4つのスイッチング素子(Q9−Q12)を有し、当該4つのスイッチング素子(Q9−Q12)は2×2のマトリクス状に配置され、当該4つのスイッチング素子(Q9−Q12)で形成される矩形領域の範囲内に前記第3キャパシタ(C3)が配置され、
前記第4フライングキャパシタ回路(14)は、電気的に直列に接続される4つのスイッチング素子(Q13−Q16)を有し、当該4つのスイッチング素子(Q13−Q16)は2×2のマトリクス状に配置され、当該4つのスイッチング素子(Q13−Q16)で形成される矩形領域の範囲内に前記第4キャパシタ(C4)が配置される、
ことを特徴とする項目1から5のいずれか1項に記載の電力変換装置(1)。
これによれば、キャパシタ(C1−C4)のリード線を最短化することができる。
[項目8]
前記2×2のマトリクス状に配置された4つのスイッチング素子(Q1−Q4、Q5−Q8、Q9−Q12、Q13−Q16)は、U字状に導電路が形成さるように配置されることを特徴とする項目1から7のいずれか1項に記載の電力変換装置(1)。
これによれば、電気的に直列に接続された4つのスイッチング素子(Q1−Q4、Q5−Q8、Q9−Q12、Q13−Q16)を、2×2のマトリクス状に配置することができる。
[Item 1]
A first flying capacitor circuit (11) having a plurality of switching elements (Q1-Q4) connected in series and a first capacitor (C1) charged and discharged by the plurality of switching elements (Q1-Q4);
A second flying capacitor circuit (12) having a plurality of switching elements (Q5-Q8) connected in series and a second capacitor (C2) charged and discharged by the plurality of switching elements (Q5-Q8);
A third flying capacitor circuit (13) having a plurality of switching elements (Q9-Q12) connected in series and a third capacitor (C3) charged and discharged by the plurality of switching elements (Q9-Q12);
A fourth flying capacitor circuit (14) having a plurality of switching elements (Q13-Q16) connected in series and a fourth capacitor (C4) charged and discharged by the plurality of switching elements (Q13-Q16);
A plurality of switching elements (Q17-Q20) connected in series, and an output terminal of the first flying capacitor circuit (11) is connected to one end of the plurality of switching elements (Q17-Q20); The output terminal of the second flying capacitor circuit (12) is connected to the other end of the switching element (Q17-Q20), and the first output circuit (15 )When,
A plurality of switching elements (Q21-Q24) connected in series, and an output terminal of the third flying capacitor circuit (13) is connected to one end of the plurality of switching elements (Q21-Q24); The output terminal of the fourth flying capacitor circuit (14) is connected to the other end of the switching element (Q21-Q24), and the second output circuit (16) outputs the midpoint of the plurality of switching elements (Q21-Q24). ) And
The first flying capacitor circuit (11), the second flying capacitor circuit (12), the third flying capacitor circuit (13), the fourth flying capacitor circuit (14), the first output circuit (15), and The power converter (1), wherein a plurality of switching elements (Q1-Q24) included in the second output circuit (16) are arranged in one package (P1).
According to this, the impedance and inductance of the current path can be reduced.
[Item 2]
The first capacitor (C1), the second capacitor (C2), the third capacitor (C3), and the fourth capacitor (C4) are further arranged in the package (P1). The power converter device (1) according to
According to this, the lead wires of the capacitors (C1-C4) can be shortened, and in particular, the inductance can be reduced.
[Item 3]
At least one temperature detecting element (T1-T4) for detecting the temperature in the package (P1);
The power converter (1) according to
According to this, the temperature in the package (P1) can be monitored, and the temperature abnormality in the package (P1) can be prevented.
[Item 4]
The first flying capacitor circuit (11), the second flying capacitor circuit (12), the third flying capacitor circuit (13), the fourth flying capacitor circuit (14), the first output circuit (15), and A plurality of switching elements (Q1-Q24) included in the second output circuit (16), respectively, further comprising a plurality of resistors (R1-R24) connected in parallel;
The power converter (1) according to any one of
According to this, it is possible to suppress the occurrence of overvoltage resistance of the switching elements (Q1-Q24).
[Item 5]
The first flying capacitor circuit (11) and the second flying capacitor circuit (12) are connected in series between both ends of a DC power supply (2), and the third flying capacitor circuit (13) and the fourth flying capacitor circuit are connected. (14) is connected in series between both ends of the DC power source (2), and a connection point between the first flying capacitor circuit (11) and the second flying capacitor circuit (12) and the third flying capacitor circuit ( 13. The power conversion device (1) according to any one of
According to this, a voltage of 5 levels can be output.
[Item 6]
The plurality of switching elements (Q1-Q8) included in the first flying capacitor circuit (11) and the second flying capacitor circuit (12) are arranged in a straight line in the package (P1),
The plurality of switching elements (Q9 to Q16) included in the third flying capacitor circuit (13) and the fourth flying capacitor circuit (14) are arranged in a straight line in the package (P1).
The power conversion device (1) according to any one of
According to this, the current paths of the plurality of switching elements (Q1-Q8) and the plurality of switching elements (Q9-Q16) can be minimized.
[Item 7]
The first flying capacitor circuit (11) has four switching elements (Q1-Q4) electrically connected in series, and the four switching elements (Q1-Q4) are arranged in a 2 × 2 matrix. The first capacitor (C1) is disposed within a rectangular region formed by the four switching elements (Q1-Q4),
The second flying capacitor circuit (12) has four switching elements (Q5-Q8) electrically connected in series, and the four switching elements (Q5-Q8) are in a 2 × 2 matrix. The second capacitor (C2) is disposed within a rectangular region formed by the four switching elements (Q5-Q8),
The third flying capacitor circuit (13) has four switching elements (Q9-Q12) electrically connected in series, and the four switching elements (Q9-Q12) are arranged in a 2 × 2 matrix. The third capacitor (C3) is disposed within a rectangular region formed by the four switching elements (Q9 to Q12),
The fourth flying capacitor circuit (14) has four switching elements (Q13-Q16) electrically connected in series, and the four switching elements (Q13-Q16) are in a 2 × 2 matrix. The fourth capacitor (C4) is disposed within a rectangular area formed by the four switching elements (Q13 to Q16).
The power conversion device (1) according to any one of
According to this, the lead wires of the capacitors (C1-C4) can be shortened.
[Item 8]
The four switching elements (Q1-Q4, Q5-Q8, Q9-Q12, Q13-Q16) arranged in a 2 × 2 matrix are arranged so that a conductive path is formed in a U shape. The power conversion device (1) according to any one of
According to this, four switching elements (Q1-Q4, Q5-Q8, Q9-Q12, Q13-Q16) electrically connected in series can be arranged in a 2 × 2 matrix.
1 電力変換装置、 2 直流電源、 3 系統、 10 インバータ回路、 11 第1フライングキャパシタ回路、 12 第2フライングキャパシタ回路、 13 第3フライングキャパシタ回路、 14 第4フライングキャパシタ回路、 15 第1出力回路、 16 第2出力回路、 20 フィルタ回路、 30 制御回路、 Q1−Q24 スイッチング素子、 D1−D24 ダイオード、 C1−C7 キャパシタ、 L1−L2 リアクトル、 P1 パッケージ、 T1−T4 サーミスタ、 R1−R24 抵抗、 Pc 導電パターン、 BW ボンディングワイヤ。
DESCRIPTION OF
Claims (8)
直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第2キャパシタを有する第2フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第3キャパシタを有する第3フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第4キャパシタを有する第4フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の一端に前記第1フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の他端に前記第2フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の中点を出力とする第1出力回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の一端に前記第3フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の他端に前記第4フライングキャパシタ回路の出力端が接続され、当該複数のスイッチング素子の中点を出力とする第2出力回路と、を備え、
前記第1フライングキャパシタ回路、前記第2フライングキャパシタ回路、前記第3フライングキャパシタ回路、前記第4フライングキャパシタ回路、前記第1出力回路、及び前記第2出力回路にそれぞれ含まれる複数のスイッチング素子が、1つのパッケージ内に配置されていることを特徴とする電力変換装置。 A first flying capacitor circuit having a plurality of switching elements connected in series and a first capacitor charged and discharged by the plurality of switching elements;
A plurality of switching elements connected in series; a second flying capacitor circuit having a second capacitor charged and discharged by the plurality of switching elements;
A third flying capacitor circuit having a plurality of switching elements connected in series and a third capacitor charged and discharged by the plurality of switching elements;
A fourth flying capacitor circuit having a plurality of switching elements connected in series and a fourth capacitor charged and discharged by the plurality of switching elements;
A plurality of switching elements connected in series; an output terminal of the first flying capacitor circuit is connected to one end of the plurality of switching elements; and the other terminal of the second flying capacitor circuit is connected to the other end of the plurality of switching elements. A first output circuit to which an output end is connected and which outputs an intermediate point of the plurality of switching elements;
A plurality of switching elements connected in series; an output end of the third flying capacitor circuit is connected to one end of the plurality of switching elements; and the other end of the plurality of switching elements is connected to the fourth flying capacitor circuit. A second output circuit to which an output end is connected and which outputs an intermediate point of the plurality of switching elements,
A plurality of switching elements included in each of the first flying capacitor circuit, the second flying capacitor circuit, the third flying capacitor circuit, the fourth flying capacitor circuit, the first output circuit, and the second output circuit, A power conversion device, wherein the power conversion device is arranged in one package.
前記パッケージ内に、前記少なくとも1つの温度検出素子がさらに配置されていることを特徴とする請求項1または2に記載の電力変換装置。 Further comprising at least one temperature detecting element for detecting a temperature in the package;
The power conversion device according to claim 1, wherein the at least one temperature detection element is further arranged in the package.
前記パッケージ内に、前記複数の抵抗がさらに配置されていることを特徴とする請求項1から3のいずれか1項に記載の電力変換装置。 A plurality of switching elements included in each of the first flying capacitor circuit, the second flying capacitor circuit, the third flying capacitor circuit, the fourth flying capacitor circuit, the first output circuit, and the second output circuit, Further comprising a plurality of resistors each connected in parallel,
The power converter according to any one of claims 1 to 3, wherein the plurality of resistors are further arranged in the package.
前記第3フライングキャパシタ回路及び前記第4フライングキャパシタ回路が有する複数のスイッチング素子は、前記パッケージ内において、直線状に並べて配置される、
ことを特徴とする請求項1から5のいずれか1項に記載の電力変換装置。 The plurality of switching elements included in the first flying capacitor circuit and the second flying capacitor circuit are arranged in a straight line in the package,
The plurality of switching elements included in the third flying capacitor circuit and the fourth flying capacitor circuit are arranged in a straight line in the package.
The power conversion device according to any one of claims 1 to 5, wherein:
前記第2フライングキャパシタ回路は、電気的に直列に接続される4つのスイッチング素子を有し、当該4つのスイッチング素子は2×2のマトリクス状に配置され、当該4つのスイッチング素子で形成される矩形領域の範囲内に前記第2キャパシタが配置され、
前記第3フライングキャパシタ回路は、電気的に直列に接続される4つのスイッチング素子を有し、当該4つのスイッチング素子は2×2のマトリクス状に配置され、当該4つのスイッチング素子で形成される矩形領域の範囲内に前記第3キャパシタが配置され、
前記第4フライングキャパシタ回路は、電気的に直列に接続される4つのスイッチング素子を有し、当該4つのスイッチング素子は2×2のマトリクス状に配置され、当該4つのスイッチング素子で形成される矩形領域の範囲内に前記第4キャパシタが配置される、
ことを特徴とする請求項1から5のいずれか1項に記載の電力変換装置。 The first flying capacitor circuit has four switching elements that are electrically connected in series, and the four switching elements are arranged in a 2 × 2 matrix and are formed by the four switching elements. The first capacitor is disposed within a region;
The second flying capacitor circuit has four switching elements that are electrically connected in series, and the four switching elements are arranged in a 2 × 2 matrix, and are formed by the four switching elements. The second capacitor is disposed within a region;
The third flying capacitor circuit has four switching elements that are electrically connected in series, and the four switching elements are arranged in a 2 × 2 matrix, and are formed by the four switching elements. The third capacitor is disposed within a region;
The fourth flying capacitor circuit includes four switching elements that are electrically connected in series, and the four switching elements are arranged in a 2 × 2 matrix, and are formed by the four switching elements. The fourth capacitor is disposed within a region;
The power conversion device according to any one of claims 1 to 5, wherein:
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