JP2019176194A - Semiconductor device - Google Patents

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啓樹 奥村
Keiki Okumura
啓樹 奥村
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Abstract

To provide a semiconductor device capable of suppressing a rise in on-resistance even when a voltage is applied for a long time between a source and a drain in a gate-off state.SOLUTION: A semiconductor device 1 comprises: a substrate 7 made of an ntype SiC having a predetermined off angle; a drift layer 8 formed on the substrate 7 and made of an ntype SiC; a plurality of unit cells 10 sectionalized by an ntype epitaxial line 13 that includes a first line 11 parallel to an off direction of the substrate 7 in the drift layer 8, and a second line 12 crossing the first line 11; a gate insulating film 17 formed on the drift layer 8; a gate electrode 18 formed on the gate insulating film 17; and a ptype alleviation layer 24 formed on the first line 11 in the drift layer 8, and that alleviates an electric field generated at the gate insulating film 17.SELECTED DRAWING: Figure 1

Description

この発明は、半導体装置、詳しくは、パワーエレクトロニクス分野に用いられるＳｉＣパワーデバイスに関する。   The present invention relates to a semiconductor device, and more particularly to a SiC power device used in the field of power electronics.

たとえば、特許文献１に記載のＳｉＣ半導体装置が公知である。特許文献１のＳｉＣ半導体装置は、ｎ＋型ＳｉＣ基板と、ｎ＋型ＳｉＣ基板上に形成されたｎ−型ドリフト層と、ｎ−型ドリフト層の表面に形成されたｐ型ベース領域と、ｐ型ベース領域の内部の表面に形成されたｎ＋型ソース領域とを含む。ｎ−型ドリフト層の表面およびｐ型ベース領域の表面には、ゲート絶縁膜を介してゲート電極が形成されている。 For example, a SiC semiconductor device described in Patent Document 1 is known. The SiC semiconductor device of Patent Document 1 includes an n + type SiC substrate, an n − type drift layer formed on the n + type SiC substrate, a p type base region formed on the surface of the n − type drift layer, and an n + type source region formed on the inner surface of the p type base region. A gate electrode is formed on the surface of the n − -type drift layer and the surface of the p-type base region via a gate insulating film.

ｎ＋型ソース領域の表面の一部は、ソース電極に接続されている。一方、ｎ＋型ＳｉＣ基板の裏面側には、ドレイン電極が形成されている。これにより、このＳｉＣ半導体装置は、ｎ−型ドリフト層の表面で、ｐ型ベース領域の内部のｎ＋型ソース領域から、隣り合うｐ型ベース領域のｎ＋型ソース領域に繋がるように、ｎ型チャネル領域が形成される縦型のパワーＭＯＳＦＥＴになっている。 A part of the surface of the n + type source region is connected to the source electrode. On the other hand, a drain electrode is formed on the back side of the n + type SiC substrate. Thus, the SiC semiconductor device, n - the surface of the type drift layer, from the inside of the n + -type source region of the p-type base region, leading to the n + -type source regions adjacent p-type base region, n This is a vertical power MOSFET in which a type channel region is formed.

特開２００３−３４７５４８号公報JP 2003-347548 A

この発明の目的は、耐圧性に優れ、歩留まりよく製造できる半導体装置を提供することである。
また、この発明の他の目的は、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができる半導体装置を提供することである。 An object of the present invention is to provide a semiconductor device which has excellent pressure resistance and can be manufactured with a high yield.
Another object of the present invention is to provide a semiconductor device capable of suppressing an increase in on-resistance even when a voltage is continuously applied between a source and a drain in a gate-off state for a long time.

この発明の一実施形態は、主面を有し、オフ方向が＜１１−２０＞方向である第１導電型のＳｉＣ半導体層と、前記ＳｉＣ半導体層の前記主面の表層部に形成され、前記オフ方向および前記オフ方向に交差する方向に沿って連続的に延び、前記ＳｉＣ半導体層にアクティブ領域を区画する第２導電型のガードリング領域と、前記アクティブ領域における前記ＳｉＣ半導体層の前記主面の表層部において、前記オフ方向に沿って延びる第１ラインおよび前記オフ方向に交差する方向に沿って延びる第２ラインを含む第１導電型の半導体ラインによって区画された複数の単位セルであって、前記ＳｉＣ半導体層の前記主面の表層部に形成された第２導電型のチャネル領域、および、前記チャネル領域の表層部に形成された第１導電型のソース領域をそれぞれ含む複数の単位セルと、前記アクティブ領域においてゲート絶縁膜を挟んで前記チャネル領域に対向するように前記ＳｉＣ半導体層の前記主面の上に形成されたゲート電極と、前記第１ラインの表層部に形成され、前記ゲート絶縁膜に対する電界を緩和する電界緩和部と、を含み、前記複数の単位セルは、櫛歯状に一体的に結合された複数の単位セルを含む第１櫛型ユニット、および、前記第１櫛型ユニットに噛み合うように櫛歯状に一体的に結合された複数の単位セルを含む第２櫛型ユニットを含み、前記半導体ラインは、前記第１櫛型ユニットおよび前記第２櫛型ユニットの間を縫う葛折状に形成されている、半導体装置を提供する。   One embodiment of the present invention is formed in a first conductivity type SiC semiconductor layer having a main surface and the off direction being the <11-20> direction, and a surface layer portion of the main surface of the SiC semiconductor layer, A second conductivity type guard ring region that continuously extends along the off direction and a direction intersecting the off direction and defines an active region in the SiC semiconductor layer, and the main semiconductor layer of the SiC semiconductor layer in the active region A plurality of unit cells defined by a first conductivity type semiconductor line including a first line extending along the off direction and a second line extending along a direction intersecting the off direction in a surface layer portion of the surface. A second conductivity type channel region formed in a surface layer portion of the main surface of the SiC semiconductor layer, and a first conductivity type source region formed in a surface layer portion of the channel region. A plurality of unit cells each including a gate electrode formed on the main surface of the SiC semiconductor layer so as to face the channel region across the gate insulating film in the active region; and a surface layer of the first line A first comb-type unit including a plurality of unit cells integrally connected in a comb-tooth shape. And a second comb unit including a plurality of unit cells integrally connected in a comb shape so as to mesh with the first comb unit, and the semiconductor line includes the first comb unit and the Provided is a semiconductor device which is formed in a twisted shape for sewing between second comb units.

この出願の発明者は、従来の縦型のパワーＭＯＳＦＥＴでは、耐圧に優れるデバイスを歩留まりよく製造することが困難であることを見出した。たとえば、品質保証試験の一つである高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験の後、互いに
隣り合う単位セル間に配置されたゲート絶縁膜が絶縁破壊するケースが非常に多い。その結果、多くの製品が良品としての耐圧基準を満たすことができず、不良品と判定される場合がある。 The inventor of this application has found that it is difficult to manufacture a device having a high breakdown voltage with a high yield with the conventional vertical power MOSFET. For example, after a high temperature reverse bias (HTRB) test, which is one of quality assurance tests, there are many cases in which a gate insulating film disposed between adjacent unit cells breaks down. As a result, many products cannot satisfy the pressure resistance standard as a non-defective product, and may be determined as defective products.

そこで、この出願の発明者は、ＨＴＲＢ試験や実使用等におけるゲート絶縁膜の絶縁破壊の要因について、鋭意検討した。そして、その要因が、ゲート絶縁膜に対する電界集中であることを見出した。なお、ＨＴＲＢ試験とは、ゲートオフの状態において、高温下、ソース−ドレイン間にデバイス耐圧ほどの電圧を長時間印加し続けることによってデバイスの耐圧を確認する試験である。   Therefore, the inventor of this application diligently studied the cause of the dielectric breakdown of the gate insulating film in the HTRB test and actual use. And it discovered that the factor was electric field concentration with respect to a gate insulating film. Note that the HTRB test is a test for confirming the breakdown voltage of a device by continuously applying a voltage about the device breakdown voltage between a source and a drain at a high temperature in a gate-off state.

そこで、上記の実施形態に係る半導体装置では、第１導電型のソース領域と第１導電型の基板（ドレイン）が第２導電型のチャネル領域を挟んで縦方向に配置された縦型構造において、ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されている。そのため、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、ゲート絶縁膜の絶縁破壊を防止することができる。したがって、この発明の構成であれば、耐圧に優れる半導体装置を歩留まりよく製造することができる。   Therefore, in the semiconductor device according to the above embodiment, in the vertical structure in which the first conductivity type source region and the first conductivity type substrate (drain) are arranged in the vertical direction with the second conductivity type channel region interposed therebetween. In addition, an electric field relaxation portion that relaxes the electric field generated in the gate insulating film is formed. Therefore, even when a voltage is continuously applied between the source and the drain in a gate-off state, the dielectric breakdown of the gate insulating film can be prevented. Therefore, according to the configuration of the present invention, a semiconductor device with excellent breakdown voltage can be manufactured with a high yield.

しかも、電界緩和部が、基板のオフ方向に平行な第１ラインに形成されている。この場合に、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。したがって、前記電界緩和部を、抵抗上昇防止部と呼ぶこともできる。
この発明の一実施形態は、主面を有する第１導電型のＳｉＣ半導体層と、前記ＳｉＣ半導体層の前記主面の表層部において、前記ＳｉＣ半導体層のオフ方向に沿って延びる第１ラインおよび前記オフ方向に交差する方向に沿って延びる第２ラインを含む第１導電型の半導体ラインによって区画された単位セルであって、前記ＳｉＣ半導体層の前記主面の表層部に形成された第２導電型のチャネル領域、および、前記チャネル領域の表層部に形成された第１導電型のソース領域を含む単位セルと、ゲート絶縁膜を挟んで前記チャネル領域に対向するように前記ＳｉＣ半導体層の前記主面の上に形成されたゲート電極と、前記第１ラインの表層部に形成され、前記第１ラインの他の部分とは異なる性質を有するダメージ層とを含む、半導体装置を提供する。 And the electric field relaxation part is formed in the 1st line parallel to the off direction of a board | substrate. In this case, it has been found that an increase in on-resistance can be suppressed even when a voltage is continuously applied between the source and the drain in a gate-off state. Therefore, the electric field relaxation part can also be called a resistance rise prevention part.
An embodiment of the present invention includes a first conductivity type SiC semiconductor layer having a main surface, a first line extending along an off direction of the SiC semiconductor layer in a surface layer portion of the main surface of the SiC semiconductor layer, and A unit cell defined by a first conductivity type semiconductor line including a second line extending along a direction intersecting the off direction, and is formed on a surface layer portion of the main surface of the SiC semiconductor layer. A unit cell including a conductivity type channel region and a first conductivity type source region formed in a surface layer portion of the channel region; and the SiC semiconductor layer facing the channel region with a gate insulating film interposed therebetween. A semiconductor device comprising: a gate electrode formed on the main surface; and a damage layer formed on a surface layer portion of the first line and having a property different from that of other portions of the first line. Subjected to.

この半導体装置のように、電界緩和部に代えてダメージ層が形成された構造によっても、オン抵抗の上昇を抑えることができる。   An increase in on-resistance can also be suppressed by a structure in which a damage layer is formed instead of the electric field relaxation portion as in this semiconductor device.

図１（ａ）（ｂ）は、この発明の第１の実施形態に係る半導体装置の模式平面図であって、図１（ａ）は全体図、図１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。1A and 1B are schematic plan views of a semiconductor device according to the first embodiment of the present invention. FIG. 1A is an overall view, and FIG. 1B is a diagram of a plurality of unit cells. Each layout diagram is shown. 図２（ａ）（ｂ）はそれぞれ、図１（ｂ）の切断面線Ａ−Ａおよび切断面線Ｂ−Ｂから見た断面図である。2 (a) and 2 (b) are cross-sectional views taken along section line AA and section line BB in FIG. 1 (b), respectively. 図３は、ウエハ状態における前記基板および前記ドリフト層（エピタキシャル層）の概略図である。FIG. 3 is a schematic view of the substrate and the drift layer (epitaxial layer) in a wafer state. 図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。FIG. 4 is a schematic diagram showing a unit cell having a crystal structure of 4H—SiC. 図５は、前記ユニットセルを（０００１）面の真上から見た図である。FIG. 5 is a view of the unit cell as viewed from directly above the (0001) plane. 図６は、前記基板および前記ドリフト層の要部拡大図であり、図６（ａ）は平面図、図６（ｂ）は図６（ａ）の切断面線Ｃ−Ｃから見た断面図である。6 is an enlarged view of a main part of the substrate and the drift layer, FIG. 6 (a) is a plan view, and FIG. 6 (b) is a cross-sectional view taken along the section line CC in FIG. 6 (a). It is. 図７は、前記複数の単位セルの他のレイアウト図である。FIG. 7 is another layout diagram of the plurality of unit cells. 図８は、前記複数の単位セルの他のレイアウト図である。FIG. 8 is another layout diagram of the plurality of unit cells. 図９は、前記複数の単位セルの他のレイアウト図である。FIG. 9 is another layout diagram of the plurality of unit cells. 図１０は、前記複数の単位セルの他のレイアウト図である。FIG. 10 is another layout diagram of the plurality of unit cells. 図１１は、前記複数の単位セルの他のレイアウト図である。FIG. 11 is another layout diagram of the plurality of unit cells. 図１２は、前記複数の単位セルの他のレイアウト図である。FIG. 12 is another layout diagram of the plurality of unit cells. 図１３（ａ）（ｂ）は、参考例に係る半導体装置の模式平面図であって、図１３（ａ）は全体図、図１３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。FIGS. 13A and 13B are schematic plan views of a semiconductor device according to a reference example. FIG. 13A is an overall view, and FIG. 13B is a layout diagram of a plurality of unit cells. 図１４は、図１３（ｂ）の切断面線Ｄ−Ｄから見た断面図である。FIG. 14 is a cross-sectional view taken along the section line DD in FIG. 図１５は、前記複数の単位セルの他のレイアウト図である。FIG. 15 is another layout diagram of the plurality of unit cells. 図１６は、前記複数の単位セルの他のレイアウト図である。FIG. 16 is another layout diagram of the plurality of unit cells. 図１７は、前記複数の単位セルの他のレイアウト図である。FIG. 17 is another layout diagram of the plurality of unit cells. 図１８は、前記複数の単位セルの他のレイアウト図である。FIG. 18 is another layout diagram of the plurality of unit cells. 図１９は、前記複数の単位セルの他のレイアウト図である。FIG. 19 is another layout diagram of the plurality of unit cells. 図２０は、前記複数の単位セルの他のレイアウト図である。FIG. 20 is another layout diagram of the plurality of unit cells. 図２１（ａ）（ｂ）は、この発明の第２の実施形態に係る半導体装置の模式平面図であって、図２１（ａ）は全体図、図２１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。FIGS. 21A and 21B are schematic plan views of a semiconductor device according to the second embodiment of the present invention. FIG. 21A is an overall view, and FIG. 21B is a diagram of a plurality of unit cells. Each layout diagram is shown. 図２２（ａ）（ｂ）はそれぞれ、図２１（ｂ）の切断面線Ｅ−Ｅおよび切断面線Ｆ−Ｆから見た断面図である。22 (a) and 22 (b) are cross-sectional views taken along section line EE and section surface FF in FIG. 21 (b), respectively. 図２３（ａ）（ｂ）は、この発明の第３の実施形態に係る半導体装置の模式平面図であって、図２３（ａ）は全体図、図２３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。23 (a) and 23 (b) are schematic plan views of a semiconductor device according to the third embodiment of the present invention. FIG. 23 (a) is an overall view, and FIG. 23 (b) is a diagram of a plurality of unit cells. Each layout diagram is shown. 図２４（ａ）（ｂ）はそれぞれ、図２３（ｂ）の切断面線Ｇ−Ｇおよび切断面線Ｈ−Ｈから見た断面図である。24 (a) and 24 (b) are cross-sectional views taken along the cutting plane line GG and the cutting plane line HH in FIG. 23 (b), respectively.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１の実施形態＞
図１（ａ）（ｂ）は、この発明の第１の実施形態に係る半導体装置の模式平面図であって、図１（ａ）は全体図、図１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。図２（ａ）（ｂ）はそれぞれ、図１（ｂ）の切断面線Ａ−Ａおよび切断面線Ｂ−Ｂから見た断面図である。なお、図１（ｂ）では、明瞭化のため、半導体装置１の一部を透視して表している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<First Embodiment>
1A and 1B are schematic plan views of a semiconductor device according to the first embodiment of the present invention. FIG. 1A is an overall view, and FIG. 1B is a diagram of a plurality of unit cells. Each layout diagram is shown. 2 (a) and 2 (b) are cross-sectional views taken along section line AA and section line BB in FIG. 1 (b), respectively. In FIG. 1B, a part of the semiconductor device 1 is seen through for clarity.

半導体装置１は、ＳｉＣが採用されたプレーナゲート型ＶＤＭＩＳＦＥＴ（vertical double-diffused Metal Insulator Field Effect Transistor）を含む。半導体装置１の外形は、たとえば、図１（ａ）に示すように、平面視正方形のチップ状である。チップ状の半導体装置１のサイズは、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。半導体装置１の表面には、アクティブ領域２が設定されている。アクティブ領域２は、ガードリング３に取り囲まれることによって区画された領域である。   The semiconductor device 1 includes a planar gate type VAMISFET (vertical double-diffused metal insulator field effect transistor) employing SiC. The outer shape of the semiconductor device 1 is, for example, a chip having a square shape in plan view, as shown in FIG. As for the size of the chip-like semiconductor device 1, the length in the vertical and horizontal directions on the paper surface of FIG. An active region 2 is set on the surface of the semiconductor device 1. The active region 2 is a region partitioned by being surrounded by the guard ring 3.

また、半導体装置１の表面には、ソースパッド４が形成されている。ソースパッド４は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置１の表面のほぼ全域を覆うように形成されている。このソースパッド４には、その一辺の中央付近に除去領域５が形成されている。除去領域５は、ソースパッド４が形成されていない領域である。
除去領域５には、ゲートパッド６が配置されている。ゲートパッド６とソースパッド４との間には間隔が設けられており、これらは互いに絶縁されている。 A source pad 4 is formed on the surface of the semiconductor device 1. The source pad 4 has a substantially square shape in plan view with four corners curved outward, and is formed so as to cover almost the entire surface of the semiconductor device 1. The source pad 4 has a removal region 5 near the center of one side. The removal region 5 is a region where the source pad 4 is not formed.
A gate pad 6 is disposed in the removal region 5. A gap is provided between the gate pad 6 and the source pad 4, and these are insulated from each other.

次に、半導体装置１の内部構造について説明する。
半導体装置１は、ｎ＋型ＳｉＣからなる基板７と、基板７の表面７Ａに積層されたｎ−型ＳｉＣからなるドリフト層８（ドレイン層）とを含む。ドリフト層８は、基板７の表面７ＡにＳｉＣをエピタキシャル成長させることによって形成されたエピタキシャル層である。また、基板７の裏面７Ｂには、その全域を覆うようにドレイン電極９が形成されている。 Next, the internal structure of the semiconductor device 1 will be described.
Semiconductor device 1 includes a substrate 7 made of n + -type SiC, and a drift layer 8 (drain layer) made of n − -type SiC stacked on surface 7A of substrate 7. The drift layer 8 is an epitaxial layer formed by epitaxially growing SiC on the surface 7A of the substrate 7. A drain electrode 9 is formed on the back surface 7B of the substrate 7 so as to cover the entire area.

ドリフト層８の表面８Ａ付近（表面部）には、複数の単位セル１０が配列されている。複数の単位セル１０は、互いに交差した第１ライン１１および第２ライン１２を含むｎ−型エピライン１３によって区画されている。ｎ−型エピライン１３は、ドリフト層８のｎ−型の部分が表面８Ａにおいてライン状に選択的に露出した部分である。この実施形態では、ｎ−型エピライン１３は、第１ライン１１および第２ライン１２が互いに直交することによって形成された格子状であり、互いに隣り合う単位セル１０の境界は、ｎ−型エピライン１３の幅方向中央に沿って設定されている。これにより、複数の単位セル１０は、行列状に配列されている。また、ｎ−型エピライン１３は、互いに隣り合う単位セル１０間に跨っている。また、この実施形態では、ｎ−型エピライン１３によって区画された格子の窓部分が正方形状に形成されることによって、各単位セル１０は、正方形状に形成されている。 A plurality of unit cells 10 are arranged near the surface 8 </ b> A (surface portion) of the drift layer 8. The plurality of unit cells 10 are partitioned by an n − type epiline 13 including a first line 11 and a second line 12 that intersect each other. The n − type epiline 13 is a portion where the n − type portion of the drift layer 8 is selectively exposed in a line shape on the surface 8A. In this embodiment, the n − type epiline 13 has a lattice shape formed by the first line 11 and the second line 12 being orthogonal to each other, and the boundary between adjacent unit cells 10 is the n − type epiline 13. It is set along the center of the width direction. Thereby, the plurality of unit cells 10 are arranged in a matrix. Further, the n − type epiline 13 straddles between the unit cells 10 adjacent to each other. Further, in this embodiment, each unit cell 10 is formed in a square shape by forming the window portion of the lattice partitioned by the n − type epiline 13 in a square shape.

各単位セル１０は、ｎ＋型のソース領域１４と、ｐ型のチャネル領域（ウェル領域）１５と、ｐ＋型のチャネルコンタクト領域１６とを含む。半導体装置１のドレインは、ドリフト層８において複数の単位セル１０の下方に広がる部分からなり、複数の単位セル１０によって共有されている。この実施形態では、ソース領域１４は、ドリフト層８の表面８Ａの一部を形成するように形成され、チャネル領域１５は、ソース領域１４の下方および側方を取り囲むように形成されている。これによりチャネル領域１５は、ソース領域１４に対してドリフト層８の裏面８Ｂ側にソース領域１４に接するとともに、ドリフト層８の表面８Ａの一部を形成している。チャネルコンタクト領域１６は、ソース領域１４の一部（たとえば中央部）を貫通してチャネル領域１５に接している。 Each unit cell 10 includes an n + -type source region 14, a p-type channel region (well region) 15, and a p + -type channel contact region 16. The drain of the semiconductor device 1 is composed of a portion extending below the plurality of unit cells 10 in the drift layer 8 and is shared by the plurality of unit cells 10. In this embodiment, the source region 14 is formed so as to form a part of the surface 8 A of the drift layer 8, and the channel region 15 is formed so as to surround the lower side and the side of the source region 14. Thus, the channel region 15 is in contact with the source region 14 on the back surface 8B side of the drift layer 8 with respect to the source region 14 and forms a part of the surface 8A of the drift layer 8. The channel contact region 16 is in contact with the channel region 15 through a part (for example, the central portion) of the source region 14.

また、チャネル領域１５の側方に、第１ライン１１および第２ライン１２を含むｎ−型エピライン１３が配置されている。そして、ソース領域１４とチャネル領域１５とを有する単位セル１０の一辺が第１ライン１１となり、他辺が第２ライン１２となっている。第１ライン１１、第２ライン１２に沿って単位分移動すると、隣の単位セル１０となる。また、第１ライン１１、第２ライン１２に沿って単位分の整数倍移動した場合も、隣の単位セル１０となる。 In addition, an n − type epiline 13 including the first line 11 and the second line 12 is arranged on the side of the channel region 15. One side of the unit cell 10 having the source region 14 and the channel region 15 is the first line 11 and the other side is the second line 12. When the unit moves along the first line 11 and the second line 12, the adjacent unit cell 10 is obtained. Further, the unit cell 10 is also adjacent when moved by an integral multiple of the unit along the first line 11 and the second line 12.

ドリフト層８の表面８Ａには、ｎ−型エピライン１３に沿ってゲート絶縁膜１７が形成されている。ゲート絶縁膜１７は、隣り合う単位セル１０間に跨っていて、チャネル領域１５におけるソース領域１４を取り囲む部分（チャネル領域１５の周縁部）およびソース領域１４の外周縁を覆っている。ゲート絶縁膜１７上には、ゲート電極１８が形成されている。 A gate insulating film 17 is formed along the n − -type epiline 13 on the surface 8A of the drift layer 8. The gate insulating film 17 straddles between the adjacent unit cells 10 and covers a portion surrounding the source region 14 in the channel region 15 (peripheral portion of the channel region 15) and an outer peripheral edge of the source region 14. A gate electrode 18 is formed on the gate insulating film 17.

ゲート電極１８は、ゲート絶縁膜１７を介してチャネル領域１５の周縁部に対向している。各単位セル１０では、ゲート電極１８に印加する電圧を制御することによって、チャネル領域１５の周縁部に環状のチャネルが形成される。これにより、チャネル領域１５の側面に沿ってｎ−型エピライン１３を表面８Ａへ向かって流れるドレイン電流を、このチャネルを介してソース領域１４に流すことができる。 The gate electrode 18 faces the periphery of the channel region 15 with the gate insulating film 17 interposed therebetween. In each unit cell 10, an annular channel is formed in the peripheral portion of the channel region 15 by controlling the voltage applied to the gate electrode 18. Thereby, a drain current flowing along the side surface of the channel region 15 through the n − -type epiline 13 toward the surface 8A can flow to the source region 14 through this channel.

また、ドリフト層８の表面８Ａには、ゲート電極１８を覆うように層間絶縁膜１９が形成されている。層間絶縁膜１９には、ソース領域１４およびチャネルコンタクト領域１６を選択的に露出させるコンタクトホール２０が形成されている。
層間絶縁膜１９上には、ソース電極２１が形成されている。ソース電極２１は、各コンタクトホール２０を介して、すべての単位セル１０のチャネルコンタクト領域１６およびソース領域１４に一括して接触している。つまり、ソース電極２１は、すべての単位セル１０に対して共通の電極となっている。そして、ソース電極２１は、図示しないソース配線等を介してソースパッド４（図１（ａ）参照）に電気的に接続されている。一方、ゲートパッド６（図１（ａ）参照）は、図示しないゲート配線等を介してゲート電極１８に電気的に接続されている。 An interlayer insulating film 19 is formed on the surface 8A of the drift layer 8 so as to cover the gate electrode 18. The interlayer insulating film 19 is formed with a contact hole 20 that selectively exposes the source region 14 and the channel contact region 16.
A source electrode 21 is formed on the interlayer insulating film 19. The source electrode 21 is in contact with the channel contact regions 16 and the source regions 14 of all the unit cells 10 through the contact holes 20 at a time. That is, the source electrode 21 is a common electrode for all the unit cells 10. The source electrode 21 is electrically connected to the source pad 4 (see FIG. 1A) via a source wiring or the like (not shown). On the other hand, the gate pad 6 (see FIG. 1A) is electrically connected to the gate electrode 18 via a gate wiring (not shown).

ソース電極２１は、ドリフト層８との接触側から順にコンタクトメタル２２と、表面メタル２３とが積層された構造を有している。
半導体装置１においてｎ−型エピライン１３には、電界緩和部（第２導電型緩和層）としてのｐ−型緩和層２４が形成されている。ｐ−型緩和層２４は、第１ライン１１と第２ライン１２との交差部分２７に配置された第１部分２５と、第１ライン１１および第２ライン１２の線状部分（交差部分２７以外の部分）に配置された第２部分２６とを一体的に含む。 The source electrode 21 has a structure in which a contact metal 22 and a surface metal 23 are laminated in order from the contact side with the drift layer 8.
In the semiconductor device 1, a p − type relaxation layer 24 is formed on the n − type epiline 13 as an electric field relaxation portion (second conductivity type relaxation layer). The p − type relaxation layer 24 includes a first portion 25 arranged at an intersection portion 27 between the first line 11 and the second line 12, and linear portions (other than the intersection portion 27) of the first line 11 and the second line 12. And the second portion 26 disposed in the first portion.

ｐ−型緩和層２４の第１部分２５は、第１ライン１１および第２ライン１２の幅よりも広い幅で、第１ライン１１および第２ライン１２を幅方向に横切るように形成されている。この実施形態では、第１部分２５は、平面視において、当該交差部分２７を取り囲む単位セル１０（チャネル領域１５）と重なるように、交差部分２７よりも大きい形状に形成されている。これにより、複数の単位セル１０に跨る第１ライン１１は、各交差部分２７を境にして、それぞれの長さが全体の長さよりも短くなるように複数本に分割されている。 The first portion 25 of the p − type relaxation layer 24 is wider than the first line 11 and the second line 12 and is formed so as to cross the first line 11 and the second line 12 in the width direction. . In this embodiment, the first portion 25 is formed in a shape larger than the intersecting portion 27 so as to overlap the unit cell 10 (channel region 15) surrounding the intersecting portion 27 in plan view. Thus, the first line 11 straddling the plurality of unit cells 10 is divided into a plurality of lines so that each length is shorter than the entire length, with each intersection 27 being a boundary.

一方、複数の単位セル１０に跨る第２ライン１２も同様に、各交差部分２７を境にして、それぞれの長さが全体の長さよりも短くなるように複数本に分割されている。この実施形態では、単位セル１０が正方形状に形成されているので、分割された第１ライン１１の各長さＬ１は、分割された第２ライン１２の各長さＬ２と等しくなっているが、単位セル１０を、第２ライン１２に沿う長辺と第１ライン１１に沿う短辺を有する長方形状にすることによって、Ｌ１＜Ｌ２としてもよい。   On the other hand, the second line 12 straddling the plurality of unit cells 10 is similarly divided into a plurality of lines so that each length is shorter than the entire length, with each crossing portion 27 as a boundary. In this embodiment, since the unit cell 10 is formed in a square shape, each length L1 of the divided first line 11 is equal to each length L2 of the divided second line 12. The unit cell 10 may have a rectangular shape having a long side along the second line 12 and a short side along the first line 11, so that L1 <L2.

ｐ−型緩和層２４の第２部分２６は、第１ライン１１および第２ライン１２の幅よりも狭い幅で、第１ライン１１および第２ライン１２に沿って形成されている。この実施形態では、第２部分２６は、互いに隣り合う複数の単位セル１０の各チャネル領域１５に対して間隔を隔てて形成されている。第２部分２６とチャネル領域１５との間に間隔を設けることによって、半導体装置１のオン時に各チャネル領域１５の側面に沿ってｎ−型エピライン１３を流れるドレイン電流の経路を確保することができる。よって、オン抵抗の増加を抑制でき、良好なトランジスタ動作を行うことができる。 The second portion 26 of the p − type relaxation layer 24 is formed along the first line 11 and the second line 12 with a width narrower than the width of the first line 11 and the second line 12. In this embodiment, the second portion 26 is formed at an interval from each channel region 15 of the plurality of unit cells 10 adjacent to each other. By providing a gap between the second portion 26 and the channel region 15, it is possible to secure a path for drain current flowing through the n − type epiline 13 along the side surface of each channel region 15 when the semiconductor device 1 is turned on. . Therefore, an increase in on-resistance can be suppressed and a favorable transistor operation can be performed.

なお、ドレイン電流の経路を確保できる構成であれば、第１部分２５が第１ライン１１および第２ライン１２の幅よりも狭い幅で形成され、第２部分２６が第１ライン１１および第２ライン１２の幅よりも広い幅で形成されていてもよい。また、第１部分２５および第２部分２６の両方が、第１ライン１１および第２ライン１２の幅よりも狭い幅もしくは広い幅で形成されていてもよい。さらに、第１部分２５と第２部分２６とは、一体的に形成されている必要はなく、たとえば、互いに離れて形成されていてもよい。   If the drain current path can be secured, the first portion 25 is formed with a width narrower than the width of the first line 11 and the second line 12, and the second portion 26 is formed with the first line 11 and the second line 12. It may be formed with a width wider than the width of the line 12. Further, both the first portion 25 and the second portion 26 may be formed with a width that is narrower or wider than the width of the first line 11 and the second line 12. Further, the first portion 25 and the second portion 26 do not need to be formed integrally, and may be formed apart from each other, for example.

半導体装置１の各部の詳細について以下に説明を加える。
半導体装置１において各導電型の不純物濃度は、以下の通りである。具体的には、ｎ＋型ＳｉＣの濃度は１×１０１８〜１×１０２１ｃｍ−３であり、ｎ−型ＳｉＣの濃度は１×１０１５〜１×１０１７ｃｍ−３である。また、ｐ＋型ＳｉＣの濃度は１×１０１８〜１×１０２１ｃｍ−３であり、ｐ型ＳｉＣの濃度は１×１０１６〜１×１０１９ｃｍ−３であり、ｐ−型ＳｉＣの濃度は、１×１０１３〜１×１０１８ｃｍ−３である。 Details of each part of the semiconductor device 1 will be described below.
The impurity concentration of each conductivity type in the semiconductor device 1 is as follows. Specifically, the concentration of n + -type SiC is 1 × 10 18 to 1 × 10 21 cm −3 , and the concentration of n − -type SiC is 1 × 10 15 to 1 × 10 17 cm −3 . The concentration of the p + -type SiC is 1 × 10 18 ~1 × 10 21 cm -3, the concentration of p-type SiC is 1 × 10 16 ~1 × 10 19 cm -3, p - type SiC The concentration is 1 × 10 13 to 1 × 10 18 cm −3 .

各単位セル１０の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞれ１０μｍ程度である。
ｎ−型エピライン１３の幅は、第１ライン１１および第２ライン１２ともに、２．８μｍ程度で一定である。
ソース領域１４の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞれ５．７μｍ程度であり、コンタクト部分の大きさ（コンタクトホール２０の開口幅）が４．５μｍ程度である。また、ソース領域１４の深さは、たとえば、０．２５μｍ程度である。 The size of each unit cell 10 is, for example, about 10 μm in length in the vertical and horizontal directions on the paper surface of FIG.
The width of the n − -type epiline 13 is constant at about 2.8 μm for both the first line 11 and the second line 12.
The size of the source region 14 is, for example, about 5.7 μm in the vertical and horizontal directions in FIG. 1B, and the size of the contact portion (opening width of the contact hole 20) is about 4.5 μm. It is. Further, the depth of the source region 14 is, for example, about 0.25 μm.

チャネル領域１５の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞれ７．２μｍ程度である。また、チャネル領域１５の深さは、たとえば、０．６５μｍ程度である。
チャネルコンタクト領域１６の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞれ２．２μｍ程度である。また、チャネルコンタクト領域１６の深さは、たとえば、０．３５μｍ程度である。 The size of the channel region 15 is, for example, about 7.2 μm in length in the vertical and horizontal directions on the paper surface of FIG. The depth of the channel region 15 is, for example, about 0.65 μm.
The size of the channel contact region 16 is, for example, about 2.2 μm in the vertical and horizontal directions of FIG. The depth of the channel contact region 16 is, for example, about 0.35 μm.

ゲート絶縁膜１７は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）等の絶縁物からなる。また、ゲート絶縁膜１７の暑さは、たとえば、４００Å程度である。
ゲート電極１８は、ポリシリコン等の導電物からなる。その場合、当該ポリシリコンには、不純物イオンが高濃度に導入されていることが好ましい。また、ゲート電極１８の厚さは、たとえば、６０００Å程度である。 The gate insulating film 17 is made of an insulator such as silicon oxide (SiO 2 ), silicon nitride (SiN), or silicon nitride oxide (SiON). Further, the heat of the gate insulating film 17 is, for example, about 400 mm.
The gate electrode 18 is made of a conductive material such as polysilicon. In that case, it is preferable that impurity ions are introduced into the polysilicon at a high concentration. The thickness of the gate electrode 18 is about 6000 mm, for example.

層間絶縁膜１９は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁物からなる。
ソース電極２１のコンタクトメタル２２は、たとえば、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層構造（Ｔｉ／ＴｉＮ）からなり、表面メタル２３は、たとえば、アルミニウム（Ａｌ）からなる。
ドレイン電極９は、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）および銀（Ａｇ）の積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）からなる。 The interlayer insulating film 19 is made of an insulator such as silicon oxide (SiO 2 ).
The contact metal 22 of the source electrode 21 is made of, for example, a laminated structure (Ti / TiN) of titanium (Ti) and titanium nitride (TiN), and the surface metal 23 is made of, for example, aluminum (Al).
The drain electrode 9 is made of, for example, a laminated structure (Ti / Ni / Au / Ag) of titanium (Ti), nickel (Ni), gold (Au), and silver (Ag).

ｐ−型緩和層２４の深さは、チャネル領域１５よりも浅く、たとえば、０．６μｍ程度である。また、ｐ−型緩和層２４は、この実施形態では、ｐ型の不純物イオンをｎ−型エピライン１３に導入することによって形成されている。ｐ型の不純物イオンとしては、アルミニウム（Ａｌ）またはホウ素（Ｂ）を適用できる。なお、ｎ−型エピライン１３における電界を緩和するための層として、１×１０−１６ｃｍ−３以下の濃度を有するｉ型（真性半導体）緩和層や、１００ＭΩ／□以上のシート抵抗を有する高抵抗緩和層を、ｐ−型緩和層２４に代えて設けてもよい。高抵抗緩和層を設ける場合、不純物としては、アルミニウム（Ａｌ）、ホウ素（Ｂ）、アルゴン（Ａｒ）またはバナジウム（Ｖ）を適用できる。また、電界緩和部としてのｐ−型緩和層２４によって、オン抵抗の上昇を抑えることができるため、ｐ−型緩和層２４を抵抗上昇防止部と呼ぶこともできる。 The depth of the p − type relaxation layer 24 is shallower than the channel region 15 and is, for example, about 0.6 μm. In this embodiment, the p − type relaxation layer 24 is formed by introducing p type impurity ions into the n − type epiline 13. Aluminum (Al) or boron (B) can be applied as the p-type impurity ions. In addition, as a layer for relaxing the electric field in the n − type epiline 13, an i type (intrinsic semiconductor) relaxation layer having a concentration of 1 × 10 −16 cm −3 or less or a high resistance having a sheet resistance of 100 MΩ / □ or more. A resistance relaxation layer may be provided in place of the p − type relaxation layer 24. In the case of providing the high resistance relaxation layer, aluminum (Al), boron (B), argon (Ar), or vanadium (V) can be used as the impurity. Also, p in the electric field relaxation section - by type relaxation layer 24, it is possible to suppress an increase in on-resistance, p - may be the type relaxation layer 24 is referred to as a resistance increase prevention portion.

次に、図３〜図６を参照して、基板７のオフ方向とｎ−型エピライン１３との関係について説明する。図３は、ウエハ状態における前記基板および前記ドリフト層（エピタキシャル層）の概略図である。
半導体装置１の基板７およびドリフト層８（エピタキシャル層）を構成するＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。ポリタイプとして、たとえば、４Ｈ−ＳｉＣ、３ＣＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等が存在する。これらの中では、４Ｈ−ＳｉＣが好ましい。以下の説明では、基板７およびドリフト層８が４Ｈ−ＳｉＣであることを前提に説明する。 Next, the relationship between the off direction of the substrate 7 and the n − type epiline 13 will be described with reference to FIGS. FIG. 3 is a schematic view of the substrate and the drift layer (epitaxial layer) in a wafer state.
SiC constituting the substrate 7 and the drift layer 8 (epitaxial layer) of the semiconductor device 1 is a material showing crystal polymorphism (polytype) having various laminated structures with the same composition, and several hundred or more polytypes. Exists. Examples of the polytype include 4H—SiC, 3CSiC, 6H—SiC, and 15R—SiC. Among these, 4H—SiC is preferable. The following description will be made on the assumption that the substrate 7 and the drift layer 8 are 4H—SiC.

基板７の厚さｔ１は、たとえば、２００μｍ〜５００μｍであり、ドリフト層８の厚さｔ２は、基板７よりも薄く、たとえば、５μｍ〜１００μｍ（一例として１０μｍ程度）である。
基板７は、この実施形態では、２°〜８°（好ましくは、４°程度）のオフ角θを有している。たとえば、基板７の表面７Ａ（基板主面）は、（０００１）面に対して＜１１−２０＞方向（オフ方向）にオフ角θで傾斜した面となっている。 The thickness t 1 of the substrate 7 is, for example, 200 μm to 500 μm, and the thickness t 2 of the drift layer 8 is thinner than the substrate 7, for example, 5 μm to 100 μm (for example, about 10 μm).
In this embodiment, the substrate 7 has an off angle θ of 2 ° to 8 ° (preferably about 4 °). For example, the surface 7A (substrate main surface) of the substrate 7 is a surface inclined with an off angle θ in the <11-20> direction (off direction) with respect to the (0001) plane.

（０００１）、＜１１−２０＞などの表現は、いわゆるミラー指数であり、ＳｉＣ結晶の格子面および格子方向を記述する際に用いられる。ミラー指数については、図４および図５を参照して説明することができる。また、この実施形態では、オフ方向の一例として＜１１−２０＞方向を挙げて説明するが、オフ方向は、半導体装置１に要求される機能に応じて適宜変更することができる。   Expressions such as (0001) and <11-20> are so-called Miller indices, and are used when describing the lattice plane and lattice direction of an SiC crystal. The Miller index can be described with reference to FIGS. In this embodiment, the <11-20> direction will be described as an example of the off direction. However, the off direction can be appropriately changed according to the function required for the semiconductor device 1.

図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図５は、前記ユニットセルを（０００１）面の真上から見た図である。なお、図４の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図４に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して＜０００１＞方向に位置し、他の３つの炭素原子がシリコン原子に対して＜０００−１＞側に位置している。 FIG. 4 is a schematic diagram showing a unit cell having a crystal structure of 4H—SiC. FIG. 5 is a view of the unit cell as viewed from directly above the (0001) plane. In the perspective view of the SiC crystal structure shown in the lower part of FIG. 4, only two layers are extracted from the four layers of the SiC laminated structure shown on the side.
As shown in FIG. 4, the crystal structure of 4H—SiC can be approximated by a hexagonal system, and four carbon atoms are bonded to one silicon atom. Four carbon atoms are located at four vertices of a regular tetrahedron having a silicon atom arranged at the center. Of these four carbon atoms, one silicon atom is positioned in the <0001> direction with respect to the carbon atom, and the other three carbon atoms are positioned on the <000-1> side with respect to the silicon atom.

＜０００１＞および＜０００−１＞は六角柱の軸方向に沿い、この＜０００１＞を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、＜０００−１＞を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、＜０００１＞に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸＜２−１−１０＞、ａ２軸＜−１２−１０＞およびａ３軸＜−１−１２０＞である。 <0001> and <000-1> are along the axial direction of the hexagonal column, and the surface (the top surface of the hexagonal column) having this <0001> as a normal line is the (0001) plane (Si plane). On the other hand, the surface (the lower surface of the hexagonal column) whose normal is <000-1> is the (000-1) surface (C surface).
Also, the directions passing through the apexes that are not adjacent to each other in the hexagonal column when viewed from directly above the (0001) plane are the a1 axis <2-1-10> and the a2 axis <-12-10> and a3 axis <-1-120>.

図５に示すように、ａ１軸とａ２軸との間の頂点を通る方向が＜１１−２０＞であり、ａ２軸とａ３軸との間の頂点を通る方向が＜−２１１０＞であり、ａ３軸とａ１軸との間の頂点を通る方向が＜１−２１０＞である。
六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ１軸と＜１１−２０＞との間から時計回りに順に、＜１０−１０＞、＜１−１００＞、＜０−１１０＞、＜−１０１０＞、＜−１１００＞および＜０１−１０＞である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。 As shown in FIG. 5, the direction passing through the apex between the a1 axis and the a2 axis is <11-20>, and the direction passing through the apex between the a2 axis and the a3 axis is <-2110>. The direction passing through the apex between the a3 axis and the a1 axis is <1-210>.
Between each of the six axes passing through each vertex of the hexagonal column, the axis that is inclined at an angle of 30 ° with respect to each axis on both sides thereof and that is a normal line of each side surface of the hexagonal column is a1. <10-10>, <1-100>, <0-110>, <-1010>, <-1100> and <01-10> in order clockwise from between the axis and <11-20> is there. Each plane (side surface of the hexagonal column) having these axes as normals is a crystal plane perpendicular to the (0001) plane and the (000-1) plane.

そして、この実施形態では、基板７の表面７Ａ（主面）は、図６（ａ）（ｂ）に示すように、（０００１）面に対して＜１１−２０＞方向にオフ角θで傾斜した面となっている。
図６は、前記基板および前記ドリフト層の要部拡大図であり、図６（ａ）は平面図、図６（ｂ）は図６（ａ）の切断面線Ｃ−Ｃから見た断面図である。 In this embodiment, the surface 7A (main surface) of the substrate 7 is inclined at an off angle θ in the <11-20> direction with respect to the (0001) plane, as shown in FIGS. It has become a surface.
6 is an enlarged view of a main part of the substrate and the drift layer, FIG. 6 (a) is a plan view, and FIG. 6 (b) is a cross-sectional view taken along the section line CC in FIG. 6 (a). It is.

図６（ｂ）に示すように、基板７の表面７Ａは、その法線ｎの方向が＜０００１＞方向と一致しておらず、（０００１）面に対して＜１１−２０＞のオフ方向に４°以下のオフ角θで傾斜している。オフ方向とは、図４に示すように、＜０００１＞に対する基板７の法線ｎの傾斜する方向を指し、＜０００１＞から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、＜１１−２０＞に一致している。   As shown in FIG. 6B, the surface 7A of the substrate 7 has a normal line n direction that does not coincide with the <0001> direction, and an <11-20> off direction with respect to the (0001) plane. And an off angle θ of 4 ° or less. As shown in FIG. 4, the off direction refers to the direction in which the normal n of the substrate 7 is inclined with respect to <0001>, and the direction of the vector obtained by projecting (projecting) the normal n from <0001> onto the (0001) plane It is shown by. In other words, in this embodiment, the direction of the projection vector of the normal line n coincides with <11-20>.

これにより、基板７は、＜１１−２０＞に沿って規則的に配列され、面方位が（０００１）面である平坦なテラス面２８と、表面７Ａが（０００１）面に対して傾斜することによって生じるテラス面２８の段差部分に形成され、面方位が＜１１−２０＞に垂直な（１１−２０）面であるステップ面２９とを有する複数のレイヤ３０（bi-layer）により構成されており、テラス面２８およびステップ面２９が表面７Ａを形成している。各レイヤ３０は、１つのシリコン原子に対して４つの炭素原子が結合して形成された正四面体からなる原子層１層分で構成されており、その高さ（ステップ高さｈ）は、０．２５ｎｍである。   Thereby, the substrate 7 is regularly arranged along <11-20>, and the flat terrace surface 28 whose plane orientation is the (0001) plane and the surface 7A are inclined with respect to the (0001) plane. Formed by a plurality of layers 30 (bi-layer) having a step surface 29 which is a (11-20) plane perpendicular to <11-20>. The terrace surface 28 and the step surface 29 form the surface 7A. Each layer 30 is composed of one atomic layer composed of a tetrahedron formed by bonding four carbon atoms to one silicon atom, and its height (step height h) is: 0.25 nm.

図６（ａ）に示すように、各レイヤ３０のステップ面２９は、＜１１−２０＞方向にテラス面２８の幅を保ちながら、規則的に並ぶことになる。また、ステップ面２９のステップエッジとなるステップライン３１は、＜１１−２０＞方向と垂直の関係を保ちながら（言い換えれば、＜１−１００＞方向と平行の関係を保ちながら）、テラス面２８の幅を取りながら平行に並ぶようになる。   As shown in FIG. 6A, the step surfaces 29 of the layers 30 are regularly arranged while maintaining the width of the terrace surface 28 in the <11-20> direction. Further, the step line 31 serving as the step edge of the step surface 29 maintains a relationship perpendicular to the <11-20> direction (in other words, maintains a relationship parallel to the <1-100> direction) and the terrace surface 28. It will be arranged in parallel while taking the width of.

ドリフト層８は、基板７のテラス面２８およびステップ面２９を保ちながら、各レイヤ３０が＜１１−２０＞方向（オフ方向）に沿って横方向に結晶成長することによって形成されている。各レイヤ３０の成長方向の幅（ステップ成長幅Ｓ１）は、ドリフト層８の厚さｔ２を用いて、ｔ２／ｓｉｎθで表すことができる。また、ドリフト層８の表面８Ａ（エピ表面）での、各レイヤ３０の成長方向の幅（ステップ進行幅Ｌ３）は、ｔ２／ｔａｎθで表すことができる。 The drift layer 8 is formed by crystal growth of each layer 30 in the lateral direction along the <11-20> direction (off direction) while maintaining the terrace surface 28 and the step surface 29 of the substrate 7. The width in the growth direction of each layer 30 (step growth width S1) can be expressed by t 2 / sin θ using the thickness t 2 of the drift layer 8. Further, the width (step advance width L3) in the growth direction of each layer 30 on the surface 8A (epi surface) of the drift layer 8 can be represented by t 2 / tan θ.

そして、この実施形態では、エピタキシャル成長によって形成されたドリフト層８のｎ−型エピライン１３と、基板７のオフ方向との間に、所定の関係が設定されている。具体的には、ｎ−型エピライン１３を構成するラインのうち、第１ライン１１が基板７のオフ方向に平行に形成され、第２ライン１２が基板７のオフ方向に直交するように形成されている。つまり、第１ライン１１が＜１１−２０＞方向に沿って延び、第２ライン１２が＜１−１００＞方向に沿って延びている。 In this embodiment, a predetermined relationship is set between the n − type epiline 13 of the drift layer 8 formed by epitaxial growth and the off direction of the substrate 7. Specifically, among the lines constituting the n − type epiline 13, the first line 11 is formed in parallel to the off direction of the substrate 7, and the second line 12 is formed to be orthogonal to the off direction of the substrate 7. ing. That is, the first line 11 extends along the <11-20> direction, and the second line 12 extends along the <1-100> direction.

以上、この半導体装置１によれば、ソース電極２１を接地した状態で、ソース電極２１とドレイン電極９との間（ソース−ドレイン間）にドレイン電圧を印加し、ゲート電極１８に所定の電圧を印加することによって、各単位セル１０のチャネル領域１５の周縁部に環状のチャネルを形成する。これにより、ドレイン電極９からソース電極２１へ電流が流れ、各単位セル１０がオン状態となる。   As described above, according to the semiconductor device 1, with the source electrode 21 grounded, a drain voltage is applied between the source electrode 21 and the drain electrode 9 (between the source and drain), and a predetermined voltage is applied to the gate electrode 18. By applying, an annular channel is formed at the peripheral edge of the channel region 15 of each unit cell 10. Thereby, a current flows from the drain electrode 9 to the source electrode 21, and each unit cell 10 is turned on.

一方、各単位セル１０がオフ状態（つまり、ゲート電圧が０Ｖの状態）にされ、ソース−ドレイン間に電圧が印加されたままであると、ゲート電極１８とドリフト層８との間に介在するゲート絶縁膜１７に電界がかかる。この電界は、ゲート電極１８とドリフト層８との電位差に起因して生じるものである。そして、ドリフト層８の導電型（ｎ−型）が維持されたｎ−型エピライン１３においては、ゲート電極１８を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極９に接する基板７の裏面７Ｂ付近では９００Ｖの等電位面が分布しており、基板７の裏面７Ｂからドリフト層８の表面８Ａ側へ向かうにつれて電圧降下を生じるが、ｎ−型エピライン１３では、数十Ｖ程度の等電位面が分布する。そのため、ｎ−型エピライン１３では、ゲート電極１８側へ向かう非常に大きな電界が生じる。 On the other hand, when each unit cell 10 is turned off (that is, the gate voltage is 0 V) and a voltage is applied between the source and the drain, the gate interposed between the gate electrode 18 and the drift layer 8 is provided. An electric field is applied to the insulating film 17. This electric field is generated due to the potential difference between the gate electrode 18 and the drift layer 8. In the n − type epiline 13 in which the conductivity type (n − type) of the drift layer 8 is maintained, an equipotential surface with a very high potential is distributed with the gate electrode 18 as a reference (0 V), and the equipotential surface A very large electric field is generated because of the small interval. For example, if the drain voltage is 900 V, an equipotential surface of 900 V is distributed in the vicinity of the back surface 7B of the substrate 7 in contact with the drain electrode 9, and the voltage increases from the back surface 7B of the substrate 7 toward the surface 8A side of the drift layer 8. In the n − -type epiline 13, equipotential surfaces of about several tens of volts are distributed. Therefore, in the n − type epiline 13, a very large electric field is generated toward the gate electrode 18 side.

そこで、この半導体装置１では、ドリフト層８とは反対導電型（ｐ−型）のｐ−型緩和層２４が、ｎ−型エピライン１３の全域にわたって形成されている。そのため、ｐ−型緩和層２４とｎ−型エピライン１３との接合（ｐｎ接合）から生じる空乏層を、ｎ−型エピライン１３の全域に発生させることができる。そして、この空乏層によって、ゲート電極１８を基準とする高い電位の等電位面を基板７側へ押し下げて、ゲート絶縁膜１７から遠ざけることができる。その結果、ゲート絶縁膜１７にかかる電界を小さくすることができる。そのため、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けるＨＴＲＢ試験時、さらには実使用において、ゲート絶縁膜１７の絶縁破壊を防止することができる。したがって、耐圧に優れる半導体装置１を歩留まりよく製造することができる。 Therefore, in this semiconductor device 1, a p − type relaxation layer 24 having a conductivity type (p − type) opposite to that of the drift layer 8 is formed over the entire n − type epiline 13. Therefore, a depletion layer generated from the junction (pn junction) between the p − type relaxation layer 24 and the n − type epiline 13 can be generated in the entire region of the n − type epiline 13. The depletion layer can push away the high potential equipotential surface with respect to the gate electrode 18 to the substrate 7 side and away from the gate insulating film 17. As a result, the electric field applied to the gate insulating film 17 can be reduced. Therefore, the dielectric breakdown of the gate insulating film 17 can be prevented during the HTRB test in which a voltage as high as the device breakdown voltage is continuously applied between the source and the drain, and further in actual use. Therefore, the semiconductor device 1 having excellent breakdown voltage can be manufactured with high yield.

また、この実施形態のように、ｎ−型エピライン１３が格子状に形成される構成では、２行２列で配列された４つの単位セル１０の各角に取り囲まれる交差部分２７に、特に強力な電界が発生しやすい。しかし、この半導体装置１では、その交差部分２７には、交差部分２７よりも大きいｐ−型緩和層２４（第１部分２５）が形成されており、しかもその第１部分２５が単位セル１０の各角に入り込んでいる。そのため、ゲート絶縁膜１７における交差部分２７に対向する部分の絶縁破壊を効果的に防止することができる。また、交差部分２７だけではなく、交差部分２７以外の部分にもｐ−型緩和層２４（第２部分２６）が形成されているので、ゲート絶縁膜１７にかかる電界を、満遍なく緩和することができる。 Further, in the configuration in which the n − type epilines 13 are formed in a lattice shape as in this embodiment, the crossing portions 27 surrounded by the corners of the four unit cells 10 arranged in 2 rows and 2 columns are particularly strong. Electric field is likely to be generated. However, in the semiconductor device 1, a p − type relaxation layer 24 (first portion 25) larger than the intersection portion 27 is formed at the intersection portion 27, and the first portion 25 is the unit cell 10. It goes into each corner. Therefore, it is possible to effectively prevent the dielectric breakdown of the portion of the gate insulating film 17 that faces the intersecting portion 27. In addition, since the p − type relaxation layer 24 (second portion 26) is formed not only in the intersection portion 27 but also in a portion other than the intersection portion 27, the electric field applied to the gate insulating film 17 can be alleviated evenly. it can.

また、ｐ−型緩和層２４（第１部分２５）が、基板７のオフ方向に平行な第１ライン１１に形成されている。しかも、この第１部分２５によって、複数の単位セル１０に跨る第１ライン１１は、それぞれの長さが全体の長さよりも短くなるように分割されている。このとき、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。 A p − type relaxation layer 24 (first portion 25) is formed on the first line 11 parallel to the off direction of the substrate 7. In addition, the first line 11 straddling the plurality of unit cells 10 is divided by the first portion 25 so that each length is shorter than the entire length. At this time, it has been found that an increase in on-resistance can be suppressed even when a voltage is continuously applied between the source and drain in a gate-off state.

＜第１の実施形態における単位セルの他のレイアウト＞
次に、図７〜図１２を参照して、半導体装置１の複数の単位セルの他のレイアウトを複数例示するが、複数の単位セルのレイアウトはこれらに限られない。なお、図７〜図１２において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。また、図７〜図１２においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。 <Another layout of unit cell in the first embodiment>
Next, with reference to FIGS. 7 to 12, a plurality of other layouts of the plurality of unit cells of the semiconductor device 1 are illustrated, but the layout of the plurality of unit cells is not limited to these. 7 to 12, parts corresponding to those shown in FIG. 1 are denoted by the same reference numerals. 7 to 12, the off direction of the substrate 7 is, for example, the <11-20> direction.

前述の説明では、複数の単位セル１０は、行列状に配列されているとしたが、図７に示すように、複数の単位セルを用いて複数の櫛型ユニットを形成し、当該複数の櫛型ユニットを互いに噛み合わせてもよい。具体的には、複数の単位セル３２をベース部３３に櫛歯状に一体的に結合することによって形成された第１櫛型ユニット３４と、複数の単位セル３５をベース部３６に櫛歯状に一体的に結合することによって形成された第２櫛型ユニット３７とを、互いに噛み合わせてもよい。この場合、複数の単位セル３２，３５は、基板７のオフ方向に沿って並べられていてもよい。つまり、複数の単位セル３２，３５を横切る方向が、オフ方向に一致していてもよい。   In the above description, the plurality of unit cells 10 are arranged in a matrix. However, as shown in FIG. 7, a plurality of unit cells are used to form a plurality of comb-shaped units, and the plurality of comb cells are formed. The mold units may be engaged with each other. Specifically, a first comb unit 34 formed by integrally joining a plurality of unit cells 32 to a base portion 33 in a comb shape, and a plurality of unit cells 35 on a base portion 36 in a comb shape. The second comb unit 37 formed by being integrally coupled to each other may be engaged with each other. In this case, the plurality of unit cells 32 and 35 may be arranged along the off direction of the substrate 7. That is, the direction crossing the plurality of unit cells 32 and 35 may coincide with the off direction.

この構成を採用することによって、ｎ−型エピライン４０は、第１櫛型ユニット３４と第２櫛型ユニット３７との間を縫うように葛折状に形成されることとなる。具体的には、ｎ−型エピライン４０は、基板７のオフ方向と交差する方向に互いに平行な複数の第２ライン３９を、単位セル３２，３５の各端部（他方のベース部３３，３６に対向する端部）において基板７のオフ方向に平行な第１ライン３８を介して折り返して連続させた葛折状に形成されることとなる。すなわち、複数の単位セル３２，３５が、第１ライン３８および第２ライン３９を有するｎ−型エピライン４０によって区画されている。そして、ｎ−型エピライン４０は、チャネル領域１５の側方に配置されている。 By adopting this configuration, the n − -type epiline 40 is formed in a twisted manner so as to sew between the first comb unit 34 and the second comb unit 37. Specifically, the n − -type epiline 40 includes a plurality of second lines 39 parallel to each other in the direction intersecting the off direction of the substrate 7, and the end portions (the other base portions 33 and 36) of the unit cells 32 and 35. The end portion of the substrate 7 is folded in a continuous manner through a first line 38 parallel to the off direction of the substrate 7 and is formed in a distorted shape. That is, the plurality of unit cells 32 and 35 are partitioned by the n − type epiline 40 having the first line 38 and the second line 39. The n − type epiline 40 is disposed on the side of the channel region 15.

また、各単位セル３２，３５は、第２ライン３９に沿う長辺と第１ライン３８に沿う短辺を有する長方形状に形成されていてもよい。
また、ｐ−型電界緩和層４１は、第１ライン３８において第１ライン３８を幅方向に横切るように形成されている。ｐ−型電界緩和層４１は、第２櫛型ユニット３７の各単位セル３５の端部と第１櫛型ユニット３４のベース部３３との間、および第１櫛型ユニット３４の各単位セル３２の端部と第２櫛型ユニット３７のベース部３６との間に跨っていてもよい。 Each unit cell 32, 35 may be formed in a rectangular shape having a long side along the second line 39 and a short side along the first line 38.
Further, the p − type electric field relaxation layer 41 is formed so as to cross the first line 38 in the width direction in the first line 38. The p − type electric field relaxation layer 41 is provided between the end of each unit cell 35 of the second comb unit 37 and the base 33 of the first comb unit 34, and each unit cell 32 of the first comb unit 34. It may straddle between the edge part of this and the base part 36 of the 2nd comb-type unit 37. FIG.

また、図８に示すように、複数の単位セル１０は、互いに隣り合う単位セル１０を第２ライン１２に沿って（基板７のオフ方向と交差する方向に沿って）互い違いにずらした千鳥状に配列されていてもよい。具体的には、基板７のオフ方向と交差する方向に沿って互いに間隔を空けて配列された複数の単位セル１０からなる列が、当該列と隣り合う列に対して、基板７のオフ方向と交差する方向に沿って単位セル１０のピッチの半分（半ピッチ）ずれていてもよい。この場合、ｐ−型緩和層２４は、第１ライン１１を幅方向に横切って第１ライン１１を分割するように形成されていてもよい。 As shown in FIG. 8, the plurality of unit cells 10 are staggered in which unit cells 10 adjacent to each other are staggered along the second line 12 (along the direction intersecting the off direction of the substrate 7). May be arranged. Specifically, the column of the plurality of unit cells 10 arranged at intervals along the direction intersecting the off direction of the substrate 7 is in the off direction of the substrate 7 with respect to the column adjacent to the column. May be shifted by half (half pitch) of the pitch of the unit cell 10 along the direction intersecting with. In this case, the p − type relaxation layer 24 may be formed so as to divide the first line 11 across the first line 11 in the width direction.

また、図９に示すように、各単位セル１０は、第２ライン１２に沿う長辺と第１ライン１１に沿う短辺を有する長方形状にされていてもよい。また、ｐ−型緩和層２４は、第１ライン１１と第２ライン１２との交差部分２７のみに形成し、それ以外の部分は省略してもよい。つまり、ｐ−型緩和層２４の第１部分２５のみが形成されていてもよい。
また、図１０に示すように、各単位セル１０は、三角形状（たとえば、正三角形状）に形成されていてもよい。複数の単位セル１０の配列パターンは、三角形状の単位セル１０を基板７のオフ方向に沿って互い違いに組み合わせることによってトラス列４２を形成し、当該トラス列４２を、基板７のオフ方向に交差する方向に沿って並べることによって構成されていてもよい。 Further, as shown in FIG. 9, each unit cell 10 may have a rectangular shape having a long side along the second line 12 and a short side along the first line 11. Further, the p − type relaxation layer 24 may be formed only at the intersection 27 between the first line 11 and the second line 12, and other portions may be omitted. That is, only the first portion 25 of the p − type relaxation layer 24 may be formed.
As shown in FIG. 10, each unit cell 10 may be formed in a triangular shape (for example, a regular triangular shape). The arrangement pattern of the plurality of unit cells 10 forms a truss row 42 by alternately combining triangular unit cells 10 along the off direction of the substrate 7, and the truss row 42 intersects the off direction of the substrate 7. You may comprise by arranging along the direction to do.

この場合、互いに隣り合うトラス列４２の間の部分がｎ−型エピライン１３の第１ライン１１となり、各トラス列４２において隣り合う単位セル１０の間の部分がｎ−型エピライン１３の第２ライン１２となる。また、ｐ−型緩和層２４は、第１ライン１１と第２ライン１２との交差部分２７のみに形成し、それ以外の部分は省略してもよい。つまり、ｐ−型緩和層２４の第１部分２５のみが形成されていてもよい。 In this case, part n between the truss columns 42 adjacent to each other - the second line type epitaxial lines 13 - next first line 11 of the mold epitaxial lines 13, a portion between the unit cells 10 adjacent to each other in each truss column 42 is n 12 Further, the p − type relaxation layer 24 may be formed only at the intersection 27 between the first line 11 and the second line 12, and other portions may be omitted. That is, only the first portion 25 of the p − type relaxation layer 24 may be formed.

また、図１１に示すように、各単位セル１０は、六角形状（たとえば、正六角形状）に形成されていてもよい。複数の単位セル１０の配列パターンは、ハニカム状であってもよい。言い換えれば、複数の単位セル１０は、互いに隣り合う単位セル１０を第２ライン１２に沿って（基板７のオフ方向と交差する方向に沿って）互い違いにずらした千鳥状に配列されていてもよい。この場合、ｐ−型緩和層２４は、第１ライン１１全域にわたって（交差部分２７を除く）、第１ライン１１を幅方向に横切って第１ライン１１を覆うように形成されていてもよい。 Moreover, as shown in FIG. 11, each unit cell 10 may be formed in a hexagonal shape (for example, a regular hexagonal shape). The arrangement pattern of the plurality of unit cells 10 may be honeycomb. In other words, the plurality of unit cells 10 may be arranged in a staggered manner in which unit cells 10 adjacent to each other are staggered along the second line 12 (along the direction intersecting the off direction of the substrate 7). Good. In this case, the p − type relaxation layer 24 may be formed so as to cover the first line 11 across the first line 11 in the width direction over the entire area of the first line 11 (excluding the intersecting portion 27).

また、図１２に示すように、各単位セル１０は、円形状に形成されていてもよい。また、ｐ−型緩和層２４は、第１ライン１１と第２ライン１２との交差部分２７のみに形成し、それ以外の部分は省略してもよい。つまり、ｐ−型緩和層２４の第１部分２５のみが形成されていてもよい。
また、各単位セル１０から、第１ライン１１または第２ライン１２の単位分、または単位分の整数倍移動すると、次の単位セル１０となる。 Moreover, as shown in FIG. 12, each unit cell 10 may be formed in a circular shape. Further, the p − type relaxation layer 24 may be formed only at the intersection 27 between the first line 11 and the second line 12, and other portions may be omitted. That is, only the first portion 25 of the p − type relaxation layer 24 may be formed.
Further, when the unit cell 10 is moved from the unit cell 10 by the unit of the first line 11 or the second line 12 or by an integral multiple of the unit, the next unit cell 10 is obtained.

＜参考例＞
図１３（ａ）（ｂ）は、参考例に係る半導体装置の模式平面図であって、図１３（ａ）は全体図、図１３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。図１４は、図１３（ｂ）の切断面線Ｄ−Ｄから見た断面図である。なお、図１３（ｂ）では、明瞭化のため、半導体装置５１の一部を透視して表している。また、図１３および図１４において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。また、図１３および図１４においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。 <Reference example>
FIGS. 13A and 13B are schematic plan views of a semiconductor device according to a reference example. FIG. 13A is an overall view, and FIG. 13B is a layout diagram of a plurality of unit cells. FIG. 14 is a cross-sectional view taken along the section line DD in FIG. Note that in FIG. 13B, a part of the semiconductor device 51 is seen through for clarity. In FIGS. 13 and 14, parts corresponding to those shown in FIGS. 1 and 2 are given the same reference numerals. Also in FIGS. 13 and 14, the off direction of the substrate 7 is, for example, the <11-20> direction.

前述の第１の実施形態では、ｎ−型エピライン１３は、基板７のオフ方向に平行な第１ライン１１と第１ライン１１と交差した第２ライン１２によって構成されていたが、ｎ−型エピラインは、それぞれが基板７のオフ方向と交差する第１ラインと第２ラインによって構成されていてもよい。
具体的には、この半導体装置５１のｎ−型エピライン５４は、基板７のオフ方向と交差する第１ライン５２と第２ライン５３とを含む。たとえば、第１ライン５２および第２ライン５３は、基板７のオフ方向に対して４５°で傾斜して、互いに直交している。 In the first embodiment described above, n - -type epitaxial lines 13, which had been constructed by a second line 12 which intersects the first line 11 parallel to the off direction of the substrate 7 and the first line 11, n - -type The epiline may be constituted by a first line and a second line that each intersect the off direction of the substrate 7.
Specifically, the n − type epiline 54 of the semiconductor device 51 includes a first line 52 and a second line 53 that intersect with the off direction of the substrate 7. For example, the first line 52 and the second line 53 are inclined at 45 ° with respect to the off direction of the substrate 7 and are orthogonal to each other.

このような構成によれば、ｎ−型エピライン５４を形成する第１ライン５２および第２ライン５３の両方が基板７のオフ方向に交差している。つまり、第１ライン５２および第２ライン５３が、基板７のオフ方向に平行ではない。そのため、第１ライン５２および第２ライン５３においてｐ−型緩和層２４を省略することができる。つまり、この半導体装置５１によれば、ｐ−型緩和層２４を形成しなくても、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けた後のオン抵抗の上昇を抑えることができることを見出した。また、オフ方向に対する第２ライン５３の傾斜角度は、この参考例の４５°が最も好ましいが、これに限るものではなく、３０°〜６０°の範囲も好ましい。 According to such a configuration, both the first line 52 and the second line 53 forming the n − type epiline 54 intersect with the off direction of the substrate 7. That is, the first line 52 and the second line 53 are not parallel to the off direction of the substrate 7. Therefore, the p − type relaxation layer 24 can be omitted in the first line 52 and the second line 53. That is, according to the semiconductor device 51, without increasing the p − type relaxation layer 24, it is possible to suppress an increase in on-resistance after a voltage is continuously applied between the source and the drain in a gate-off state. I found out that I can do it. The inclination angle of the second line 53 with respect to the off direction is most preferably 45 ° in this reference example, but is not limited to this, and a range of 30 ° to 60 ° is also preferable.

＜参考例における単位セルの他のレイアウト＞
また、参考例においても、図１５〜図２０に示すように、前述の第１の実施形態の図７〜図１２を参照して説明した複数の単位セルのレイアウトを適用することができる。図１５〜図２０の複数の単位セルのレイアウトは、それぞれ図７〜１２の複数の単位セルのレイアウトを基板７の表面７Ａに沿って所定の角度回転させたものである。 <Other layout of unit cell in reference example>
Also in the reference example, as shown in FIGS. 15 to 20, the layout of the plurality of unit cells described with reference to FIGS. 7 to 12 of the first embodiment can be applied. The layout of the plurality of unit cells in FIGS. 15 to 20 is obtained by rotating the layout of the plurality of unit cells in FIGS. 7 to 12 along the surface 7A of the substrate 7 by a predetermined angle.

これによって、それぞれのｎ−型エピライン５４の第１ライン５２および第２ライン５３の両方が、基板７のオフ方向に交差している。なお、図１５では、図７の第１ライン３８、第２ライン３９およびｎ−型エピライン４０に対応する構成を、それぞれ第１ライン５５、第２ライン５６およびｎ−型エピライン５７として表している。 As a result, both the first line 52 and the second line 53 of each n − -type epiline 54 intersect the off direction of the substrate 7. In FIG. 15, configurations corresponding to the first line 38, the second line 39, and the n − type epiline 40 in FIG. 7 are represented as a first line 55, a second line 56, and an n − type epiline 57, respectively. .

＜第２の実施形態＞
図２１（ａ）（ｂ）は、この発明の第２の実施形態に係る半導体装置の模式平面図であって、図２１（ａ）は全体図、図２１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。図２２（ａ）（ｂ）はそれぞれ、図２２（ｂ）の切断面線Ｅ−Ｅおよび切断面線Ｆ−Ｆから見た断面図である。なお、図２２（ｂ）では、明瞭化のため、半導体装置６１の一部を透視して表している。また、図２１および図２２において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。また、図２１および図２２においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。 <Second Embodiment>
FIGS. 21A and 21B are schematic plan views of a semiconductor device according to the second embodiment of the present invention. FIG. 21A is an overall view, and FIG. 21B is a diagram of a plurality of unit cells. Each layout diagram is shown. 22 (a) and 22 (b) are cross-sectional views taken along section line EE and section surface FF in FIG. 22 (b), respectively. Note that in FIG. 22B, a part of the semiconductor device 61 is seen through for clarity. 21 and FIG. 22, parts corresponding to those shown in FIG. 1 and FIG. 2 are given the same reference numerals. Also in FIGS. 21 and 22, the off direction of the substrate 7 is, for example, the <11-20> direction.

前述の第１の実施形態では、半導体装置１のオン抵抗の上昇を抑えるための構造として、基板７のオフ方向に平行な第１ライン１１にｐ−型緩和層２４が形成された構造を採用していたが、半導体装置のオン抵抗の上昇を抑える構造として、他の構造を採用することができる。
具体的には、半導体装置６１は、ｎ−型エピライン１３において、ドリフト層８とは異なる性質のダメージ層６２を含んでいる。ダメージ層６２は、前述の第１の実施形態のｐ−型緩和層２４と同様に、第１ライン１１と第２ライン１２との交差部分２７に配置された第１部分６３と、第１ライン１１および第２ライン１２の線状部分（交差部分２７以外の部分）に配置された第２部分６４とを一体的に含む。 In the first embodiment described above, a structure in which the p − type relaxation layer 24 is formed on the first line 11 parallel to the off direction of the substrate 7 is employed as a structure for suppressing an increase in the on-resistance of the semiconductor device 1. However, another structure can be employed as a structure for suppressing an increase in on-resistance of the semiconductor device.
Specifically, the semiconductor device 61 includes a damaged layer 62 having a property different from that of the drift layer 8 in the n − type epiline 13. Similar to the p − type relaxation layer 24 of the first embodiment described above, the damage layer 62 includes a first portion 63 disposed at an intersection portion 27 between the first line 11 and the second line 12, and a first line. 11 and a second portion 64 disposed in a linear portion of the second line 12 (a portion other than the intersecting portion 27).

ダメージ層６２は、たとえば、第１ライン１１および第２ライン１２におけるダメージ層６２を形成すべき位置に、エッチング（たとえば、ハロゲン系ガス等を使用）、プラズマＣＶＤ（たとえば、絶縁膜を形成するためのプラズマＣＶＤ等）、スパッタ（たとえば、Ｏ２、Ａｒ、Ｎ２ガス等を使用）等の処理を施して、ドリフト層８の表面に物理的なダメージを与えることによって形成することができる。また、ドリフト層８をエピタキシャル成長させる際、ダメージ層６２を形成すべき深さ位置からエピタキシャル条件（たとえばＳｉ／Ｃ）を変えれば、ドリフト層８の表面８Ａ付近（表面部）の全体にわたってダメージ層６２を形成することができる。 For example, the damaged layer 62 is etched (for example, using a halogen-based gas) or plasma CVD (for example, for forming an insulating film) at the position where the damaged layer 62 is to be formed in the first line 11 and the second line 12. It can be formed by applying physical damage to the surface of the drift layer 8 by performing a process such as plasma CVD, etc.), sputtering (for example, using O 2 , Ar, N 2 gas or the like). Further, when the drift layer 8 is epitaxially grown, if the epitaxial condition (for example, Si / C) is changed from the depth position where the damage layer 62 is to be formed, the damage layer 62 over the entire surface 8A vicinity (surface portion) of the drift layer 8 is changed. Can be formed.

このような構成によれば、ダメージ層６２（第１部分６３）が、基板７のオフ方向に平行な第１ライン１１に形成されている。しかも、この第１部分６３によって、複数の単位セル１０に跨る第１ライン１１は、それぞれの長さが全体の長さよりも短くなるように分割されている。このとき、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。   According to such a configuration, the damage layer 62 (first portion 63) is formed on the first line 11 parallel to the off direction of the substrate 7. Moreover, the first line 11 straddling the plurality of unit cells 10 is divided by the first portion 63 so that each length is shorter than the entire length. At this time, it has been found that an increase in on-resistance can be suppressed even when a voltage is continuously applied between the source and drain in a gate-off state.

＜第２の実施形態における単位セルの他のレイアウト＞
また、この第２の実施形態においても、図示はしないが、前述の第１の実施形態の図７〜図１２を参照して説明した複数の単位セルのレイアウトを適用することができる。 <Another layout of unit cell in the second embodiment>
Also in the second embodiment, although not shown, the layout of a plurality of unit cells described with reference to FIGS. 7 to 12 of the first embodiment can be applied.

＜第３の実施形態＞
図２３（ａ）（ｂ）は、この発明の第３の実施形態に係る半導体装置の模式平面図であって、図２３（ａ）は全体図、図２３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。図２４（ａ）（ｂ）はそれぞれ、図２４（ｂ）の切断面線Ｇ−Ｇおよび切断面線Ｈ−Ｈから見た断面図である。なお、図２４（ｂ）では、明瞭化のため、半導体装置７１の一部を透視して表している。また、図２３および図２４において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。また、図２３および図２４においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。 <Third Embodiment>
23 (a) and 23 (b) are schematic plan views of a semiconductor device according to the third embodiment of the present invention. FIG. 23 (a) is an overall view, and FIG. 23 (b) is a diagram of a plurality of unit cells. Each layout diagram is shown. 24 (a) and 24 (b) are cross-sectional views taken along the cutting plane line GG and the cutting plane line HH in FIG. 24 (b), respectively. Note that in FIG. 24B, a part of the semiconductor device 71 is seen through for clarity. 23 and 24, parts corresponding to those shown in FIGS. 1 and 2 are given the same reference numerals. 23 and 24, the off direction of the substrate 7 is, for example, the <11-20> direction.

前述の第２の実施形態では、ダメージ層６２は、第１ライン１１と第２ライン１２との交差部分２７に配置された第１部分６３と、第１ライン１１および第２ライン１２の線状部分（交差部分２７以外の部分）に配置された第２部分６４とを含んでいたが、この半導体装置７１では、ダメージ層７２は、交差部分２７のみに配置されている。すなわち、第２ライン１２にはダメージ層が形成されていなくてもよい。   In the second embodiment described above, the damage layer 62 includes the first portion 63 disposed at the intersection portion 27 between the first line 11 and the second line 12, and the linear shape of the first line 11 and the second line 12. In this semiconductor device 71, the damage layer 72 is disposed only in the intersecting portion 27. Although the second portion 64 disposed in the portion (the portion other than the intersecting portion 27) is included. That is, no damage layer may be formed on the second line 12.

この構成によっても、ダメージ層７２が、基板７のオフ方向に平行な第１ライン１１に形成されている。しかも、このダメージ層７２によって、複数の単位セル１０に跨る第１ライン１１は、それぞれの長さが全体の長さよりも短くなるように分割されている。このとき、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。   Also with this configuration, the damage layer 72 is formed on the first line 11 parallel to the off direction of the substrate 7. Moreover, the first layer 11 straddling the plurality of unit cells 10 is divided by the damage layer 72 so that each length is shorter than the entire length. At this time, it has been found that an increase in on-resistance can be suppressed even when a voltage is continuously applied between the source and drain in a gate-off state.

＜第３の実施形態における単位セルの他のレイアウト＞
また、この第３の実施形態においても、図示はしないが、前述の第１の実施形態の図７〜図１２を参照して説明した複数の単位セルのレイアウトを適用することができる。
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。 <Another layout of unit cell in the third embodiment>
Also in the third embodiment, although not shown, the layout of a plurality of unit cells described with reference to FIGS. 7 to 12 of the first embodiment can be applied.
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.

たとえば、前述の各半導体装置（１，５１，６１）の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、ｐ−型緩和層２４やダメージ層６２は、チャネル領域１５よりも深くてもよい。
また、この発明は、トレンチゲート構造のＭＩＳＦＥＴに適用することもできる。 For example, a configuration in which the conductivity type of each semiconductor portion of each semiconductor device (1, 51, 61) described above is inverted may be employed. For example, in the semiconductor device 1, the p-type portion may be n-type and the n-type portion may be p-type.
Further, the p − type relaxation layer 24 and the damage layer 62 may be deeper than the channel region 15.
The present invention can also be applied to a MISFET having a trench gate structure.

この発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。   The semiconductor device according to the present invention is, for example, a power module used in an inverter circuit constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, and the like. Can be incorporated into. It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、この発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Further, the features grasped from the disclosure of the above-described embodiments can be combined with each other even in different embodiments. Moreover, the components represented in each embodiment can be combined within the scope of the present invention.
In addition, various design changes can be made within the scope of matters described in the claims.

次に、この発明を実施例および比較例に基づいて説明するが、この発明は下記の実施例によって限定されるものではない。
＜実施例１および比較例１＞
第１の実施形態と同じ構造の半導体装置を作製した（実施例１）。一方、ｐ−型緩和層２４を形成しなかったこと以外は、実施例１と同様の方法によって、半導体装置を作製した（比較例１）。 Next, although this invention is demonstrated based on an Example and a comparative example, this invention is not limited by the following Example.
<Example 1 and Comparative Example 1>
A semiconductor device having the same structure as that of the first embodiment was produced (Example 1). On the other hand, a semiconductor device was fabricated by the same method as in Example 1 except that the p − type relaxation layer 24 was not formed (Comparative Example 1).

比較例１の半導体装置に対して、ゲートオフ（Ｖｇｓ＝０Ｖ）の状態で、１５Ｗのパワー（Ｉｓｄ＝３Ａ、Ｖｓｄ＝５Ｖ）を６０時間印加し続けた。その後、オン抵抗を測定すると、パワーを印加する前に比べて、オン抵抗が１．６倍まで上昇していた。
これに対し、実施例１の半導体装置に対しては、ゲートオフ（Ｖｇｓ＝０Ｖ）の状態で、４８Ｗのパワー（Ｉｓｄ＝８Ａ、Ｖｓｄ＝６Ｖ）を１０００時間印加し続けた。その後、オン抵抗を測定すると、パワーを印加する前に比べて、オン抵抗が１．１倍までしか上昇していなかった。 To the semiconductor device of Comparative Example 1, 15 W power (I sd = 3 A, V sd = 5 V) was continuously applied for 60 hours in a gate -off state (V gs = 0 V). Thereafter, when the on-resistance was measured, the on-resistance increased to 1.6 times that before applying power.
On the other hand, for the semiconductor device of Example 1, 48 W of power (I sd = 8 A, V sd = 6 V) was continuously applied for 1000 hours in a gate-off state (V gs = 0 V). Thereafter, when the on-resistance was measured, the on-resistance had increased only 1.1 times compared to before the power was applied.

以上より、基板７のオフ方向に平行な第１ライン１１にｐ−型緩和層２４を形成した構成では、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることがわかった。
この明細書および図面から抽出される特徴の例を以下に示す。 As described above, in the configuration in which the p − -type relaxation layer 24 is formed on the first line 11 parallel to the off direction of the substrate 7, the on-resistance can be maintained even when a voltage is continuously applied between the source and the drain in the gate off state. It was found that the rise could be suppressed.
Examples of features extracted from this specification and drawings are shown below.

［Ａ１］所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記第１ラインに形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含む、半導体装置。   [A1] A substrate made of first conductivity type SiC having a predetermined off angle, an epitaxial layer made of first conductivity type SiC formed on the surface of the substrate, and parallel to the off direction of the substrate in the epitaxial layer A first conductivity type source region defined by a first conductivity type epiline including a first line and a second line intersecting the first line, each of which forms part of the surface of the epitaxial layer; A plurality of unit cells having a second conductivity type channel region formed on the back side of the epitaxial layer with respect to the source region so as to be in contact with the source region and forming a part of the surface of the epitaxial layer; A gate insulating film formed on the surface of the epitaxial layer; and formed on the gate insulating film; A gate electrode opposed to Yaneru region, is formed on the first line in said epitaxial layer, and a field relaxation portion to relax the electric field generated in the gate insulating film, the semiconductor device.

この出願の発明者は、従来の縦型のパワーＭＯＳＦＥＴでは、耐圧に優れるデバイスを歩留まりよく製造することが困難であることを見出した。たとえば、品質保証試験の一つである高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験の後、互いに
隣り合う単位セル間に配置されたゲート絶縁膜が絶縁破壊するケースが非常に多い。その結果、多くの製品が良品としての耐圧基準を満たすことができず、不良品と判定される場合がある。そこで、この出願の発明者は、ＨＴＲＢ試験や実使用等におけるゲート絶縁膜の絶縁破壊の要因について、鋭意検討した。そして、その要因が、ゲート絶縁膜に対する電界集中であることを見出した。なお、ＨＴＲＢ試験とは、ゲートオフの状態において、温下、ソース−ドレイン間にデバイス耐圧ほどの電圧を長時間印加し続けることによってデバイスの耐圧を確認する試験である。 The inventor of this application has found that it is difficult to manufacture a device having a high breakdown voltage with a high yield with the conventional vertical power MOSFET. For example, after a high temperature reverse bias (HTRB) test, which is one of quality assurance tests, there are many cases in which a gate insulating film disposed between adjacent unit cells breaks down. As a result, many products cannot satisfy the pressure resistance standard as a non-defective product, and may be determined as defective products. Therefore, the inventor of this application diligently studied the cause of the dielectric breakdown of the gate insulating film in the HTRB test and actual use. And it discovered that the factor was electric field concentration with respect to a gate insulating film. Note that the HTRB test is a test in which the breakdown voltage of a device is confirmed by continuously applying a voltage about the device breakdown voltage between the source and the drain for a long time in a gate-off state.

そこで、この半導体装置では、第１導電型のソース領域と第１導電型の基板（ドレイン）が第２導電型のチャネル領域を挟んで縦方向に配置された縦型構造において、互いに隣り合う単位セル間の第１導電型エピラインに、ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されている。そのため、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、ゲート絶縁膜の絶縁破壊を防止することができる。したがって、この構成であれば、耐圧に優れる半導体装置を歩留まりよく製造することができる。   Therefore, in this semiconductor device, units adjacent to each other in a vertical structure in which a first conductivity type source region and a first conductivity type substrate (drain) are vertically arranged with a second conductivity type channel region interposed therebetween. An electric field relaxation portion for relaxing an electric field generated in the gate insulating film is formed in the first conductivity type epiline between the cells. Therefore, even when a voltage is continuously applied between the source and the drain in a gate-off state, the dielectric breakdown of the gate insulating film can be prevented. Therefore, with this configuration, a semiconductor device with excellent breakdown voltage can be manufactured with high yield.

しかも、電界緩和部が、基板のオフ方向に平行な第１ラインに形成されている。この場合に、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。したがって、前記電界緩和部を、抵抗上昇防止部と呼ぶこともできる。   And the electric field relaxation part is formed in the 1st line parallel to the off direction of a board | substrate. In this case, it has been found that an increase in on-resistance can be suppressed even when a voltage is continuously applied between the source and the drain in a gate-off state. Therefore, the electric field relaxation part can also be called a resistance rise prevention part.

［Ａ２］前記電界緩和部は、前記第１ラインを幅方向に横切って前記第１ラインを選択的に分割するように形成されている、Ａ１に記載の半導体装置。この構成によって、オン抵抗の上昇を一層抑えることができる。
［Ａ３］分割された前記第１ラインの各長さが、前記第２ラインの長さ以下である、Ａ２に記載の半導体装置。
［Ａ４］前記電界緩和部は、前記第１ラインと前記第２ラインとの交差部分に配置されている、Ａ１〜Ａ３のいずれか一つに記載の半導体装置。ゲート絶縁膜の絶縁破壊が特に発生しやすい第１ラインと第２ラインとの交差部分に電界緩和部が配置されているので、その交差部分でのゲート絶縁膜の絶縁破壊を効果的に防止することができる。 [A2] The semiconductor device according to A1, wherein the electric field relaxation unit is formed so as to selectively divide the first line across the first line in a width direction. With this configuration, an increase in on-resistance can be further suppressed.
[A3] The semiconductor device according to A2, wherein each length of the divided first line is equal to or shorter than a length of the second line.
[A4] The semiconductor device according to any one of A1 to A3, wherein the electric field relaxation unit is disposed at an intersection of the first line and the second line. Since the electric field relaxation portion is disposed at the intersection between the first line and the second line, where the dielectric breakdown of the gate insulating film is particularly likely to occur, the dielectric breakdown of the gate insulating film at the intersection is effectively prevented. be able to.

［Ａ５］前記交差部分に配置された前記電界緩和部は、平面視で前記チャネル領域と重なっている、Ａ４に記載の半導体装置。
［Ａ６］前記電界緩和部は、前記第１ラインの幅よりも狭い幅で前記第１ラインに沿って形成されている、Ａ１〜Ａ５のいずれか一つに記載の半導体装置。
［Ａ７］前記電界緩和部は、第２導電型の不純物イオンを前記第１ラインに導入することによって形成された第２導電型緩和層である、Ａ１〜Ａ６のいずれか一つに記載の半導体装置。第１導電型エピラインの導電型とは異なる第２導電型緩和層によって、当該第２導電型緩和層と第１導電型エピラインとの接合（ｐｎ接合）から生じる空乏層を、第１導電型エピラインに発生させることができる。そして、この空乏層によって、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を防止することができる。 [A5] The semiconductor device according to A4, wherein the electric field relaxation portion arranged at the intersecting portion overlaps the channel region in plan view.
[A6] The semiconductor device according to any one of A1 to A5, wherein the electric field relaxation unit is formed along the first line with a width narrower than a width of the first line.
[A7] The semiconductor according to any one of A1 to A6, wherein the electric field relaxation portion is a second conductivity type relaxation layer formed by introducing second conductivity type impurity ions into the first line. apparatus. A depletion layer generated from a junction (pn junction) between the second conductivity type relaxation layer and the first conductivity type epiline is formed by a second conductivity type relaxation layer different from the conductivity type of the first conductivity type epiline. Can be generated. The depletion layer can keep a high potential equipotential surface with respect to the gate electrode away from the gate insulating film. As a result, the electric field applied to the gate insulating film can be reduced, so that dielectric breakdown can be prevented.

［Ａ８］前記第２導電型緩和層は、第２導電型の不純物イオンとして、アルミニウム（Ａｌ）またはホウ素（Ｂ）を含んでいる、Ａ７に記載の半導体装置。
［Ａ９］前記第２導電型緩和層は、高抵抗化されている、Ａ７に記載の半導体装置。
［Ａ１０］高抵抗化された前記第２導電型緩和層は、第２導電型の不純物イオンとして、アルミニウム（Ａｌ）、ホウ素（Ｂ）、アルゴン（Ａｒ）またはバナジウム（Ｖ）を含んでいる、Ａ９に記載の半導体装置。 [A8] The semiconductor device according to A7, wherein the second conductivity type relaxation layer includes aluminum (Al) or boron (B) as impurity ions of the second conductivity type.
[A9] The semiconductor device according to A7, wherein the second conductivity type relaxation layer has a high resistance.
[A10] The second conductivity type relaxation layer having a high resistance contains aluminum (Al), boron (B), argon (Ar) or vanadium (V) as impurity ions of the second conductivity type. The semiconductor device according to A9.

［Ａ１１］前記複数の単位セルを櫛歯状に一体的に結合することによって形成された第１櫛型ユニットと、前記複数の単位セルを櫛歯状に一体的に結合することによって形成され、前記第１櫛型ユニットに噛み合う第２櫛型ユニットとを含み、前記第１導電型エピラインは、前記第１櫛型ユニットと前記第２櫛型ユニットとの間を縫うように葛折状に形成されている、Ａ１〜Ａ１０のいずれか一つに記載の半導体装置。   [A11] formed by integrally connecting the plurality of unit cells in a comb-like shape, and a first comb-type unit formed by integrally connecting the plurality of unit cells in a comb-tooth shape, A second comb unit that meshes with the first comb unit, and the first conductive type epiline is formed in a twisted manner so as to sew between the first comb unit and the second comb unit. The semiconductor device according to any one of A1 to A10.

［Ａ１２］前記複数の単位セルは、互いに隣り合う単位セルを前記第２ラインに沿って互い違いにずらした千鳥状に配列されている、Ａ１〜Ａ１０のいずれか一つに記載の半導体装置。
［Ａ１３］前記単位セルは、正方形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。 [A12] The semiconductor device according to any one of A1 to A10, wherein the plurality of unit cells are arranged in a staggered pattern in which unit cells adjacent to each other are staggered along the second line.
[A13] The semiconductor device according to any one of A1 to A12, wherein the unit cell is formed in a square shape.

［Ａ１４］前記単位セルは、前記第２ラインに沿う長辺と前記第１ラインに沿う短辺を有する長方形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１５］前記単位セルは、六角形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１６］前記単位セルは、三角形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。 [A14] The semiconductor device according to any one of A1 to A12, wherein the unit cell is formed in a rectangular shape having a long side along the second line and a short side along the first line.
[A15] The semiconductor device according to any one of A1 to A12, wherein the unit cell is formed in a hexagonal shape.
[A16] The semiconductor device according to any one of A1 to A12, wherein the unit cell is formed in a triangular shape.

［Ａ１７］前記単位セルは、円形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１８］所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の主面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向とそれぞれが交差し、かつ互いに交差した第１ラインおよび第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と含む、半導体装置。 [A17] The semiconductor device according to any one of A1 to A12, wherein the unit cell is formed in a circular shape.
[A18] A substrate made of first conductivity type SiC having a predetermined off angle, an epitaxial layer made of first conductivity type SiC formed on the main surface of the substrate, and an off direction of the substrate in the epitaxial layer, respectively And a first conductivity type source region defined by a first conductivity type epiline including first and second lines intersecting each other, each forming part of the surface of the epitaxial layer; A plurality of unit cells having a second conductivity type channel region formed on the back surface side of the epitaxial layer with respect to the source region so as to be in contact with the source region and forming a part of the surface of the epitaxial layer; A gate insulating film formed on the surface of the epitaxial layer, and formed on the gate insulating film, with the gate insulating film interposed therebetween. Te including a gate electrode opposed to the channel region, the semiconductor device.

この構成によれば、第１導電型のエピラインを形成する第１ラインおよび第２ラインの両方が基板のオフ方向に交差している。つまり、第１ラインおよび第２ラインが、基板のオフ方向に平行ではない。そのため、第１ラインおよび第２ラインに電界緩和部を形成しなくても、オン抵抗の上昇を抑えることができる。
この半導体装置では、前記第１ラインおよび／または前記第２ラインを幅方向に横切って前記第１ラインおよび／または前記第２ラインを選択的に分割するように、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されていてもよい。その場合、当該電界緩和部に関して、前記半導体装置における好ましい構成（Ａ３〜Ａ４、Ａ７〜Ａ１０）を採用することができる。 According to this configuration, both the first line and the second line forming the first conductivity type epiline intersect the off direction of the substrate. That is, the first line and the second line are not parallel to the off direction of the substrate. Therefore, an increase in on-resistance can be suppressed without forming an electric field relaxation portion on the first line and the second line.
In this semiconductor device, the electric field generated in the gate insulating film is selectively divided so as to cross the first line and / or the second line in the width direction. An electric field relaxation portion that relaxes may be formed. In that case, with respect to the electric field relaxation portion, a preferable configuration (A3 to A4, A7 to A10) in the semiconductor device can be adopted.

また、この半導体装置では、前記エピタキシャル層において前記第１ラインおよび／または前記第２ラインに沿って形成され、前記第１ラインおよび前記第２ラインの幅よりも狭い幅を有する第２電界緩和部をさらに含んでいてもよく、その場合、前記第２電界緩和部は、前記電界緩和部に一体的に繋がっていてもよい。
また、この半導体装置では、前記単位セルに関して、前記半導体装置における好ましい構成（Ａ１１〜Ａ１７）を採用することができる。 Further, in this semiconductor device, the second electric field relaxation portion formed in the epitaxial layer along the first line and / or the second line and having a width narrower than the width of the first line and the second line. In this case, the second electric field relaxation unit may be integrally connected to the electric field relaxation unit.
Further, in this semiconductor device, it is possible to adopt a preferable configuration (A11 to A17) in the semiconductor device with respect to the unit cell.

［Ａ１９］所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記第１ラインに形成され、前記エピタキシャル層の他の部分とは異なる性質のダメージ層とを含む、半導体装置。   [A19] A substrate made of first conductivity type SiC having a predetermined off angle, an epitaxial layer made of first conductivity type SiC formed on the surface of the substrate, and parallel to the off direction of the substrate in the epitaxial layer A first conductivity type source region defined by a first conductivity type epiline including a first line and a second line intersecting the first line, each of which forms part of the surface of the epitaxial layer; A plurality of unit cells having a second conductivity type channel region formed on the back side of the epitaxial layer with respect to the source region so as to be in contact with the source region and forming a part of the surface of the epitaxial layer; A gate insulating film formed on the surface of the epitaxial layer; and a gate insulating film formed on the gate insulating film through the gate insulating film. A gate electrode facing the channel region, is formed on the first line in said epitaxial layer, and a damaged layer of a different nature from other portions of the epitaxial layer, the semiconductor device.

この構成によれば、ダメージ層が、基板のオフ方向に平行な第１ラインを幅方向（オフ方向と交差する方向）に横切って第１ラインを選択的に分割するように形成されている。そのため、第１ラインおよび第２ラインに電界緩和部を形成しなくても、オン抵抗の上昇を抑えることができる。
また、この半導体装置では、前記第１ラインおよび／または前記第２ラインを幅方向に横切って前記第１ラインおよび／または前記第２ラインを選択的に分割するように、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されていてもよい。その場合、当該電界緩和部に関して、前記半導体装置における好ましい構成（Ａ３〜Ａ４、Ａ７〜Ａ１０）を採用することができる。 According to this configuration, the damage layer is formed so as to selectively divide the first line across the first line parallel to the off direction of the substrate in the width direction (direction intersecting the off direction). Therefore, an increase in on-resistance can be suppressed without forming an electric field relaxation portion on the first line and the second line.
In the semiconductor device, the first line and / or the second line is generated in the gate insulating film so as to selectively divide the first line and / or the second line across the width direction. An electric field relaxation part that relaxes the electric field may be formed. In that case, with respect to the electric field relaxation portion, a preferable configuration (A3 to A4, A7 to A10) in the semiconductor device can be adopted.

また、この半導体装置では、前記エピタキシャル層において前記第１ラインおよび／または前記第２ラインに沿って形成され、前記第１ラインおよび前記第２ラインの幅よりも狭い幅を有する第２電界緩和部をさらに含んでいてもよく、その場合、前記第２電界緩和部は、前記電界緩和部に一体的に繋がっていてもよい。
また、この半導体装置では、前記単位セルに関して、前記半導体装置における好ましい構成（Ａ１１〜Ａ１７）を採用することができる。 Further, in this semiconductor device, the second electric field relaxation portion formed in the epitaxial layer along the first line and / or the second line and having a width narrower than the width of the first line and the second line. In this case, the second electric field relaxation unit may be integrally connected to the electric field relaxation unit.
Further, in this semiconductor device, it is possible to adopt a preferable configuration (A11 to A17) in the semiconductor device with respect to the unit cell.

［Ａ２０］前記基板のオフ方向は、＜１１−２０＞方向である、Ａ１〜Ａ１９のいずれか一つに記載の半導体装置。   [A20] The semiconductor device according to any one of A1 to A19, wherein an off direction of the substrate is a <11-20> direction.

［Ｂ１］オフ方向が＜１１−２０＞方向である第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインに直交する第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有し、前記基板のオフ方向に延びる一辺および前記基板のオフ方向に直交する方向に延びる一辺を有する四角形状に形成された複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記基板のオフ方向に沿って間隔を空けて前記第１ラインに複数形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含む、半導体装置。   [B1] A substrate made of first conductivity type SiC whose off direction is the <11-20> direction, an epitaxial layer made of first conductivity type SiC formed on the surface of the substrate, and in the epitaxial layer, A first conductivity type that is partitioned by a first conductivity type epiline including a first line parallel to the off direction and a second line orthogonal to the first line, each of which forms part of the surface of the epitaxial layer; A source region, and a channel region of a second conductivity type formed to be in contact with the source region on the back side of the epitaxial layer with respect to the source region, and forming a part of the surface of the epitaxial layer. A plurality of unit cells formed in a rectangular shape having one side extending in the off direction of the substrate and one side extending in a direction orthogonal to the off direction of the substrate. A gate electrode facing the channel region through a gate insulating film formed on the surface of the epitaxial layer, and a plurality of the first lines spaced apart along the off direction of the substrate in the epitaxial layer. And an electric field relaxation portion that relaxes an electric field generated in the gate insulating film.

［Ｂ２］オフ方向が＜１１−２０＞方向である第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインに直交する第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有し、前記第２ラインに沿う長辺と前記第１ラインに沿う短辺とを有する長方形状に形成された複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記基板のオフ方向に沿って間隔を空けて前記第１ラインに複数形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含む、半導体装置。   [B2] A substrate made of first conductivity type SiC whose off direction is the <11-20> direction, an epitaxial layer made of first conductivity type SiC formed on the surface of the substrate, and A first conductivity type that is partitioned by a first conductivity type epiline including a first line parallel to the off direction and a second line orthogonal to the first line, each of which forms part of the surface of the epitaxial layer; A source region, and a channel region of a second conductivity type formed to be in contact with the source region on the back side of the epitaxial layer with respect to the source region, and forming a part of the surface of the epitaxial layer. A plurality of unit cells formed in a rectangular shape having a long side along the second line and a short side along the first line; and A plurality of gate electrodes facing the channel region via a gate insulating film formed on the surface; and a plurality of the first lines formed on the epitaxial layer at intervals along the off direction of the substrate. A semiconductor device comprising: an electric field relaxation portion for relaxing an electric field generated in the film.

［Ｂ３］オフ方向が＜１１−２０＞方向である第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記基板のオフ方向に沿って間隔を空けて前記第１ラインに複数形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、前記複数の単位セルを櫛歯状に一体的に結合することによって形成された第１櫛型ユニットと、前記複数の単位セルを櫛歯状に一体的に結合することによって形成され、前記第１櫛型ユニットに噛み合う第２櫛型ユニットとを含み、前記第１導電型エピラインは、前記第１櫛型ユニットと前記第２櫛型ユニットとの間を縫うように葛折状に形成されている、半導体装置。   [B3] A substrate made of first conductivity type SiC whose off direction is the <11-20> direction, an epitaxial layer made of first conductivity type SiC formed on the surface of the substrate, and First conductivity type epilines that are partitioned by a first conductivity type epiline including a first line parallel to the off direction and a second line intersecting the first line, each of which forms part of the surface of the epitaxial layer. A plurality of source regions and a channel region of a second conductivity type formed so as to be in contact with the source region on the back side of the epitaxial layer with respect to the source region and forming a part of the surface of the epitaxial layer A unit cell, a gate electrode facing the channel region via a gate insulating film formed on the surface of the epitaxial layer, A plurality of unit cells formed on the first line at intervals along the off direction of the substrate in the epitaxial layer, and an electric field relaxation part for relaxing an electric field generated in the gate insulating film. A first comb unit formed by integrally connecting the first comb unit and a second comb formed by connecting the plurality of unit cells integrally in a comb shape and meshing with the first comb unit. A semiconductor device including a mold unit, wherein the first conductivity type epiline is formed in a twisted manner so as to sew between the first comb unit and the second comb unit.

この出願の発明者は、従来の縦型のパワーＭＯＳＦＥＴでは、耐圧に優れるデバイスを歩留まりよく製造することが困難であることを見出した。たとえば、品質保証試験の一つである高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験の後、互いに
隣り合う単位セル間に配置されたゲート絶縁膜が絶縁破壊するケースが非常に多い。その結果、多くの製品が良品としての耐圧基準を満たすことができず、不良品と判定される場合がある。 The inventor of this application has found that it is difficult to manufacture a device having a high breakdown voltage with a high yield with the conventional vertical power MOSFET. For example, after a high temperature reverse bias (HTRB) test, which is one of quality assurance tests, there are many cases in which a gate insulating film disposed between adjacent unit cells breaks down. As a result, many products cannot satisfy the pressure resistance standard as a non-defective product, and may be determined as defective products.

そこで、この出願の発明者は、ＨＴＲＢ試験や実使用等におけるゲート絶縁膜の絶縁破壊の要因について、鋭意検討した。そして、その要因が、ゲート絶縁膜に対する電界集中であることを見出した。なお、ＨＴＲＢ試験とは、ゲートオフの状態において、高温下、ソース−ドレイン間にデバイス耐圧ほどの電圧を長時間印加し続けることによってデバイスの耐圧を確認する試験である。   Therefore, the inventor of this application diligently studied the cause of the dielectric breakdown of the gate insulating film in the HTRB test and actual use. And it discovered that the factor was electric field concentration with respect to a gate insulating film. Note that the HTRB test is a test for confirming the breakdown voltage of a device by continuously applying a voltage about the device breakdown voltage between a source and a drain at a high temperature in a gate-off state.

そこで、第１局面〜第３局面に係る半導体装置では、第１導電型のソース領域と第１導電型の基板（ドレイン）が第２導電型のチャネル領域を挟んで縦方向に配置された縦型構造において、互いに隣り合う単位セル間の第１導電型エピラインに、ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されている。そのため、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、ゲート絶縁膜の絶縁破壊を防止することができる。したがって、この発明の構成であれば、耐圧に優れる半導体装置を歩留まりよく製造することができる。   Therefore, in the semiconductor device according to the first aspect to the third aspect, the first conductivity type source region and the first conductivity type substrate (drain) are vertically arranged with the second conductivity type channel region interposed therebetween. In the mold structure, an electric field relaxation portion that relaxes an electric field generated in the gate insulating film is formed in the first conductivity type epiline between adjacent unit cells. Therefore, even when a voltage is continuously applied between the source and the drain in a gate-off state, the dielectric breakdown of the gate insulating film can be prevented. Therefore, according to the configuration of the present invention, a semiconductor device with excellent breakdown voltage can be manufactured with a high yield.

しかも、電界緩和部が、基板のオフ方向に平行な第１ラインに形成されている。この場合に、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。したがって、前記電界緩和部を、抵抗上昇防止部と呼ぶこともできる。   And the electric field relaxation part is formed in the 1st line parallel to the off direction of a board | substrate. In this case, it has been found that an increase in on-resistance can be suppressed even when a voltage is continuously applied between the source and the drain in a gate-off state. Therefore, the electric field relaxation part can also be called a resistance rise prevention part.

［Ｂ４］前記電界緩和部は、前記第１ラインを幅方向に横切って前記第１ラインを選択的に分割するように形成されている、Ｂ１〜Ｂ３のいずれか一つに記載の半導体装置。
［Ｂ５］分割された前記第１ラインの各長さが、前記第２ラインの長さ以下である、Ｂ４に記載の半導体装置。
［Ｂ６］前記電界緩和部は、平面視において、前記基板のオフ方向に直交する方向に延びる辺を有する四角形状に形成されている、Ｂ１〜Ｂ５のいずれか一つに記載の半導体装置。 [B4] The semiconductor device according to any one of B1 to B3, wherein the electric field relaxation unit is formed so as to selectively divide the first line across the first line in a width direction.
[B5] The semiconductor device according to B4, wherein each length of the divided first line is equal to or shorter than the length of the second line.
[B6] The semiconductor device according to any one of B1 to B5, wherein the electric field relaxation unit is formed in a quadrangular shape having sides extending in a direction orthogonal to the off direction of the substrate in plan view.

［Ｂ７］前記電界緩和部は、前記第１ラインと前記第２ラインとの交差部分に配置されている、Ｂ１〜Ｂ６のいずれか一つに記載の半導体装置。
この半導体装置によれば、ゲート絶縁膜の絶縁破壊が特に発生しやすい第１ラインと第２ラインとの交差部分に電界緩和部が配置されているので、その交差部分でのゲート絶縁膜の絶縁破壊を効果的に防止することができる。 [B7] The semiconductor device according to any one of B1 to B6, wherein the electric field relaxation unit is disposed at an intersection of the first line and the second line.
According to this semiconductor device, since the electric field relaxation portion is disposed at the intersection between the first line and the second line, where the dielectric breakdown of the gate insulation film is particularly likely to occur, the insulation of the gate insulation film at the intersection. Destruction can be effectively prevented.

［Ｂ８］前記交差部分に配置された前記電界緩和部は、平面視で前記チャネル領域と重なっている、Ｂ７に記載の半導体装置。
［Ｂ９］前記電界緩和部は、前記第１ラインの幅よりも狭い幅で前記第１ラインに沿って形成されている部分を含む、Ｂ１〜Ｂ８のいずれか一つに記載の半導体装置。
［Ｂ１０］前記電界緩和部は、第２導電型の不純物イオンを含む第２導電型緩和層である、Ｂ１〜Ｂ９のいずれか一つに記載の半導体装置。 [B8] The semiconductor device according to B7, wherein the electric field relaxation portion arranged at the intersecting portion overlaps the channel region in plan view.
[B9] The semiconductor device according to any one of B1 to B8, wherein the electric field relaxation portion includes a portion formed along the first line with a width narrower than a width of the first line.
[B10] The semiconductor device according to any one of B1 to B9, wherein the electric field relaxation unit is a second conductivity type relaxation layer including impurity ions of a second conductivity type.

この半導体装置によれば、第１導電型エピラインの導電型とは異なる第２導電型緩和層によって、当該第２導電型緩和層と第１導電型エピラインとの接合（ｐｎ接合）から生じる空乏層を、第１導電型エピラインに発生させることができる。そして、この空乏層によって、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を防止することができる。   According to this semiconductor device, the depletion layer generated from the junction (pn junction) between the second conductivity type relaxation layer and the first conductivity type epiline by the second conductivity type relaxation layer different from the conductivity type of the first conductivity type epiline. Can be generated in the first conductivity type epiline. The depletion layer can keep a high potential equipotential surface with respect to the gate electrode away from the gate insulating film. As a result, the electric field applied to the gate insulating film can be reduced, so that dielectric breakdown can be prevented.

［Ｂ１１］前記第２導電型緩和層は、前記第２導電型の不純物イオンとして、アルミニウム（Ａｌ）またはホウ素（Ｂ）を含んでいる、Ｂ１０に記載の半導体装置。
［Ｂ１２］前記電界緩和部は、不純物イオンによって前記第１ラインが高抵抗化された高抵抗緩和層である、Ｂ１〜Ｂ９のいずれか一つに記載の半導体装置。
［Ｂ１３］前記高抵抗緩和層は、前記不純物イオンとして、アルミニウム（Ａｌ）、ホウ素（Ｂ）、アルゴン（Ａｒ）またはバナジウム（Ｖ）を含んでいる、Ｂ１２に記載の半導体装置。 [B11] The semiconductor device according to B10, wherein the second conductivity type relaxation layer includes aluminum (Al) or boron (B) as impurity ions of the second conductivity type.
[B12] The semiconductor device according to any one of B1 to B9, wherein the electric field relaxation unit is a high resistance relaxation layer in which the first line is increased in resistance by impurity ions.
[B13] The semiconductor device according to B12, wherein the high resistance relaxation layer includes aluminum (Al), boron (B), argon (Ar), or vanadium (V) as the impurity ions.

［Ｂ１４］前記複数の単位セルは、互いに隣り合う単位セルを前記第２ラインに沿って互い違いにずらした千鳥状に配列されている、Ｂ１〜Ｂ１３のいずれか一つに記載の半導体装置。
［Ｂ１５］ゲートオフの状態で、４８Ｗのパワー（Ｉｓｄ＝８Ａ、Ｖｓｄ＝６Ｖ）を１０００時間印加し続けた後のオン抵抗が、前記パワーを印加する前に比べて１．６倍未満である、Ｂ１〜Ｂ１４のいずれか一つに記載の半導体装置。 [B14] The semiconductor device according to any one of B1 to B13, wherein the plurality of unit cells are arranged in a staggered manner in which unit cells adjacent to each other are staggered along the second line.
[B15] On-resistance after applying a power of 48 W (I sd = 8A, V sd = 6V) for 1000 hours in a gate-off state is less than 1.6 times compared to before applying the power. The semiconductor device according to any one of B1 to B14.

［Ｂ１６］所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記基板のオフ方向に沿って間隔を空けて前記第１ラインに複数形成され、前記エピタキシャル層の他の部分とは異なる性質のダメージ層とを含む、半導体装置。   [B16] A substrate made of first conductivity type SiC having a predetermined off angle, an epitaxial layer made of first conductivity type SiC formed on the surface of the substrate, and parallel to the off direction of the substrate in the epitaxial layer A first conductivity type source region defined by a first conductivity type epiline including a first line and a second line intersecting the first line, each of which forms part of the surface of the epitaxial layer; A plurality of unit cells having a second conductivity type channel region formed on the back side of the epitaxial layer with respect to the source region so as to be in contact with the source region and forming a part of the surface of the epitaxial layer; A gate electrode facing the channel region via a gate insulating film formed on the surface of the epitaxial layer; A plurality formed in the first line at intervals along the off direction of the substrate in the catcher Le layer, and a damaged layer of a different nature from other portions of the epitaxial layer, the semiconductor device.

この半導体装置によれば、ダメージ層が、基板のオフ方向に平行な第１ラインを幅方向（オフ方向と交差する方向）に横切って第１ラインを選択的に分割するように形成されている。そのため、第１ラインおよび第２ラインに電界緩和部を形成しなくても、オン抵抗の上昇を抑えることができる。   According to this semiconductor device, the damage layer is formed so as to selectively divide the first line across the first line parallel to the off direction of the substrate in the width direction (direction intersecting the off direction). . Therefore, an increase in on-resistance can be suppressed without forming an electric field relaxation portion on the first line and the second line.

［Ｂ１７］前記ダメージ層は、平面視において、前記基板のオフ方向に直交する方向に延びる辺を有する四角形状に形成されている、Ｂ１６に記載の半導体装置。
［Ｂ１８］前記ダメージ層は、前記第１ラインと前記第２ラインとの交差部分に配置されている、Ｂ１６またはＢ１７に記載の半導体装置。
［Ｂ１９］前記交差部分に配置された前記ダメージ層は、平面視で前記チャネル領域と重なっている、Ｂ１８に記載の半導体装置。
［Ｂ２０］前記ダメージ層は、前記第１ラインの幅よりも狭い幅で前記第１ラインに沿って形成されている部分を含む、Ｂ１６〜Ｂ１９のいずれか一つに記載の半導体装置。 [B17] The semiconductor device according to B16, wherein the damage layer is formed in a quadrangular shape having sides extending in a direction orthogonal to the off direction of the substrate in plan view.
[B18] The semiconductor device according to B16 or B17, wherein the damage layer is disposed at an intersection of the first line and the second line.
[B19] The semiconductor device according to B18, wherein the damage layer disposed at the intersecting portion overlaps the channel region in plan view.
[B20] The semiconductor device according to any one of B16 to B19, wherein the damage layer includes a portion formed along the first line with a width narrower than a width of the first line.

［Ｂ２１］前記複数の単位セルを櫛歯状に一体的に結合することによって形成された第１櫛型ユニットと、前記複数の単位セルを櫛歯状に一体的に結合することによって形成され、前記第１櫛型ユニットに噛み合う第２櫛型ユニットとを含み、前記第１導電型エピラインは、前記第１櫛型ユニットと前記第２櫛型ユニットとの間を縫うように葛折状に形成されている、Ｂ１６〜Ｂ２０のいずれか一つに記載の半導体装置。   [B21] formed by integrally combining the plurality of unit cells in a comb-teeth shape, and a first comb-type unit formed by integrally coupling the plurality of unit cells in a comb-teeth shape; A second comb unit that meshes with the first comb unit, and the first conductive type epiline is formed in a twisted manner so as to sew between the first comb unit and the second comb unit. The semiconductor device according to any one of B16 to B20.

［Ｂ２２］前記複数の単位セルは、互いに隣り合う単位セルを前記第２ラインに沿って互い違いにずらした千鳥状に配列されている、Ｂ１６〜Ｂ２０のいずれか一つに記載の半導体装置。
［Ｂ２３］前記単位セルは、四角形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。 [B22] The semiconductor device according to any one of B16 to B20, wherein the plurality of unit cells are arranged in a staggered pattern in which unit cells adjacent to each other are staggered along the second line.
[B23] The semiconductor device according to any one of B16 to B22, wherein the unit cell is formed in a quadrangular shape.

［Ｂ２４］前記単位セルは、正方形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２５］前記単位セルは、前記第２ラインに沿う長辺と前記第１ラインに沿う短辺を有する長方形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２６］前記単位セルは、六角形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。 [B24] The semiconductor device according to any one of B16 to B22, wherein the unit cell is formed in a square shape.
[B25] The semiconductor device according to any one of B16 to B22, wherein the unit cell is formed in a rectangular shape having a long side along the second line and a short side along the first line.
[B26] The semiconductor device according to any one of B16 to B22, wherein the unit cell is formed in a hexagonal shape.

［Ｂ２７］前記単位セルは、三角形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２８］前記単位セルは、円形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２９］前記基板のオフ方向は、＜１１−２０＞方向である、Ｂ１６〜Ｂ２８のいずれか一つに記載の半導体装置。
［Ｂ３０］ゲートオフの状態で、４８Ｗのパワー（Ｉｓｄ＝８Ａ、Ｖｓｄ＝６Ｖ）を１０００時間印加し続けた後のオン抵抗が、前記パワーを印加する前に比べて１．６倍未満である、Ｂ１６〜Ｂ２９のいずれか一つに記載の半導体装置。 [B27] The semiconductor device according to any one of B16 to B22, wherein the unit cell is formed in a triangular shape.
[B28] The semiconductor device according to any one of B16 to B22, wherein the unit cell is formed in a circular shape.
[B29] The semiconductor device according to any one of B16 to B28, wherein an off direction of the substrate is a <11-20> direction.
[B30] On-resistance after applying power of 48 W (I sd = 8A, V sd = 6V) for 1000 hours in a gate-off state is less than 1.6 times that before applying the power. The semiconductor device according to any one of B16 to B29.

１ 半導体装置
７ 基板
７Ａ 表面
７Ｂ 裏面
８ ドリフト層
８Ａ 表面
１０ 単位セル
１１ 第１ライン
１２ 第２ライン
１３ ｎ−型エピライン
１４ ソース領域
１５ チャネル領域
１７ ゲート絶縁膜
１８ ゲート電極
２４ ｐ−型緩和層
２５ 第１部分
２６ 第２部分
２７ 交差部分
３２ 単位セル
３４ 第１櫛型ユニット
３５ 単位セル
３７ 第２櫛型ユニット
３８ 第１ライン
３９ 第２ライン
４０ ｎ−型エピライン
４１ ｐ−型緩和層
５１ 半導体装置
５２ 第１ライン
５３ 第２ライン
５４ ｎ−型エピライン
５５ 第１ライン
５６ 第２ライン
５７ ｎ−型エピライン
６１ 半導体装置
６２ ダメージ層
６３ 第１部分
６４ 第２部分
７１ 半導体装置
７２ ダメージ層 DESCRIPTION OF SYMBOLS 1 Semiconductor device 7 Substrate 7A Surface 7B Back surface 8 Drift layer 8A Surface 10 Unit cell 11 1st line 12 2nd line 13 n - type epiline 14 Source region 15 Channel region 17 Gate insulating film 18 Gate electrode 24 p - type relaxation layer 25 First part 26 Second part 27 Crossing part 32 Unit cell 34 First comb unit 35 Unit cell 37 Second comb unit 38 First line 39 Second line 40 n − type epiline 41 p − type relaxation layer 51 Semiconductor device 52 1st line 53 2nd line 54 n - type epiline 55 1st line 56 2nd line 57 n - type epiline 61 Semiconductor device 62 Damaged layer 63 1st part 64 2nd part 71 Semiconductor device 72 Damaged layer

この発明の一実施形態は、平面視において、長手方向と短手方向を有する単位セルを含み、前記長手方向に沿って形成されたゲート電極と、前記ゲート電極の近傍に形成された第１導電型のソース領域と、前記ソース領域の近傍に形成された第２導電型のコンタクト領域と、前記ゲート電極の下部に設けられた電界緩和部と、を有することを特徴とする半導体装置を提供する。 One embodiment of the present invention includes a unit cell having a longitudinal direction and a lateral direction in plan view, a gate electrode formed along the longitudinal direction, and a first conductive formed in the vicinity of the gate electrode. Provided is a semiconductor device comprising: a type source region; a second conductivity type contact region formed in the vicinity of the source region; and an electric field relaxation portion provided below the gate electrode. .

Claims (9)

平面視において、長手方向と短手方向を有し長手方向に沿って形成されたゲート電極と、
前記ゲート電極の近傍に形成された第１導電型のソース領域と、
前記ソース領域の近傍に形成された第２導電型のコンタクト領域と、
前記ゲート電極の下部に設けられた電界緩和部と、を有することを特徴とするＳｉＣ半導体装置。 In plan view, a gate electrode having a longitudinal direction and a lateral direction and formed along the longitudinal direction;
A source region of a first conductivity type formed in the vicinity of the gate electrode;
A contact region of a second conductivity type formed in the vicinity of the source region;
An SiC semiconductor device comprising: an electric field relaxation portion provided below the gate electrode. 前記電界緩和部は前記ゲート電極に沿って形成されることを特徴とする請求項１記載のＳｉＣ半導体装置。   The SiC semiconductor device according to claim 1, wherein the electric field relaxation portion is formed along the gate electrode. 前記ゲート電極と前記電界緩和部との間に形成されたゲート絶縁膜を有することを特徴とする請求項１または２に記載のＳｉＣ半導体装置。   The SiC semiconductor device according to claim 1, further comprising a gate insulating film formed between the gate electrode and the electric field relaxation portion. 前記電界緩和部は前記コンタクト領域よりも深部に至るように形成されていることを特徴とする請求項１ないし３のいずれかに記載のＳｉＣ半導体装置。   The SiC semiconductor device according to claim 1, wherein the electric field relaxation portion is formed so as to reach a deeper portion than the contact region. 前記ゲート電極はポリシリコンで形成されることを特徴とする請求項１ないし４のいずれかに記載のＳｉＣ半導体装置。   5. The SiC semiconductor device according to claim 1, wherein the gate electrode is made of polysilicon. 前記ゲート電極の上部に形成されたゲート上部絶縁膜を有することを特徴とする請求項１ないし５のいずれかに記載のＳｉＣ半導体装置。   6. The SiC semiconductor device according to claim 1, further comprising a gate upper insulating film formed on the gate electrode. 前記ゲート上部絶縁膜および前記コンタクト領域を覆うように形成されたアルミ電極を有することを特徴とする請求項１ないし６のいずれかに記載のＳｉＣ半導体装置。   7. The SiC semiconductor device according to claim 1, further comprising an aluminum electrode formed so as to cover the gate upper insulating film and the contact region. 主面を有し、オフ方向が＜１１−２０＞方向であることを特徴とする請求項１ないし７のいずれかに記載のＳｉＣ半導体装置。   The SiC semiconductor device according to claim 1, wherein the SiC semiconductor device has a main surface and an off direction is a <11-20> direction. 前記電界緩和部は、第２導電型不純物イオンを含む第２導電型緩和層であることを特徴とする請求項１ないし８のいずれかに記載のＳｉＣ半導体装置。
9. The SiC semiconductor device according to claim 1, wherein the electric field relaxation part is a second conductivity type relaxation layer containing second conductivity type impurity ions.
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