JP2019176068A - Printed-circuit board and method for manufacturing printed-circuit board - Google Patents
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Abstract
Description
本発明は、キャビティを有する印刷配線板および印刷配線板の製造方法に関する。 The present invention relates to a printed wiring board having a cavity and a method for manufacturing the printed wiring board.
近年、基板や配線の高集積化および高密度化に伴い、多層基板にキャビティを設けて、そこに電子部品を実装するケースがあるが、キャビティに電子部品を実装する上では、キャビティ底部に形成する配線パターンのピール強度を向上することが望まれる。 In recent years, with the high integration and high density of substrates and wiring, there are cases where a cavity is provided in a multilayer substrate and electronic components are mounted there, but when mounting electronic components in the cavity, it is formed at the bottom of the cavity It is desired to improve the peel strength of the wiring pattern.
従来の印刷配線板では、以下に示すようにキャビティを形成している。例えばドリルやレーザを利用したザグリ加工で印刷配線板にキャビティを形成する場合、予め印刷配線板の内部に剥離層を設けておき、印刷配線板の表面からドリルまたはレーザで剥離層まで加工し、剥離層を境に剥離層の上部構造体を除去してキャビティを形成する。その後、剥離層を除去する。 In a conventional printed wiring board, a cavity is formed as shown below. For example, when forming a cavity in a printed wiring board by counterboring using a drill or a laser, a release layer is provided in advance inside the printed wiring board, and processing is performed from the surface of the printed wiring board to the release layer with a drill or laser, A cavity is formed by removing the upper structure of the release layer from the release layer. Thereafter, the release layer is removed.
これ以外に、例えば剥離層と同様の目的で、予め印刷配線板内部にダミーパターンを設けて、印刷配線板の表面からレーザを照射し、ダミーパターンをレーザの受けにして上部構造体を除去し、キャビティを形成する技術がある。この場合、ダミーパターンは、エッチングで除去する。 In addition to this, for example, for the same purpose as the release layer, a dummy pattern is previously provided in the printed wiring board, and a laser is irradiated from the surface of the printed wiring board, and the upper structure is removed using the dummy pattern as a laser receiver. There is a technique for forming a cavity. In this case, the dummy pattern is removed by etching.
上述した従来の技術では、以下のような問題がある。
印刷配線板の内部に剥離層を設ける技術では、副資材である剥離層を使用するため、部材コストおよび剥離層の形成コストが増えるという問題がある。また、この技術の場合、剥離層の上層と周辺の層との層構成のコントロールが難しく、さらに絶縁層や配線がたわみ、周囲の板厚も厚くなるという問題もある。また、ダミーパターンを設ける従来の技術では、最終的にダミーパターンをエッチングで除去するため、パッドに接続する配線が形成できず、キャビティに収容する電子部品と底部で回路配線を接続することが困難になる。
The conventional techniques described above have the following problems.
In the technique of providing the release layer inside the printed wiring board, since the release layer, which is an auxiliary material, is used, there is a problem that the member cost and the formation cost of the release layer increase. In the case of this technique, it is difficult to control the layer structure of the upper layer and the peripheral layer of the release layer, and there are also problems that the insulating layer and the wiring are bent and the thickness of the peripheral plate is increased. In addition, in the conventional technique for providing the dummy pattern, the dummy pattern is finally removed by etching, so that the wiring connected to the pad cannot be formed, and it is difficult to connect the circuit wiring at the bottom with the electronic component housed in the cavity. become.
また、ダミーパターンや剥離層を用いずにドリル加工で底部を平坦化する技術もあるが、切削加工時の深さ調整の精度の問題で、削りすぎや切削不足になることがある。 There is also a technique of flattening the bottom by drilling without using a dummy pattern or a release layer, but there are cases where overcutting or cutting is insufficient due to the accuracy of depth adjustment during cutting.
本発明はこのような課題を解決するためになされたもので、キャビティ内の電子部品とキャビティ外の回路との接続をキャビティ底部で行えるようにしつつキャビティ底部に形成する配線パターンのピール強度を向上することができる印刷配線板および印刷配線板の製造方法を提供することにある。 The present invention has been made to solve such problems, and improves the peel strength of the wiring pattern formed on the bottom of the cavity while allowing the electronic components in the cavity to be connected to the circuit outside the cavity at the bottom of the cavity. It is in providing the printed wiring board which can be performed, and the manufacturing method of a printed wiring board.
本発明の印刷配線板は、絶縁樹脂の基板の下層に絶縁樹脂により絶縁樹脂層を積層した多層基板の一部領域に、前記基板側に開口し前記基板を貫通し前記絶縁樹脂層の面を底面とするキャビティと、前記絶縁樹脂層の面と同等の高さの面を有しその面が前記底面の一部を形成するように前記絶縁樹脂層に埋め込まれた導体層とを具備することを特徴とする。 The printed wiring board of the present invention has a surface of the insulating resin layer that is open to the substrate side and penetrates the substrate in a partial area of a multilayer substrate in which an insulating resin layer is laminated with an insulating resin on a lower layer of an insulating resin substrate. A cavity serving as a bottom surface, and a conductor layer embedded in the insulating resin layer so that the surface has a height equivalent to the surface of the insulating resin layer and the surface forms a part of the bottom surface. It is characterized by.
本発明の印刷配線板の製造方法は、第１の面および第２の面を有する絶縁樹脂の基板の前記第２の面に設けたシード層の一部領域の上にパターンめっきを施して導体層を形成する工程と、前記基板の前記第１の面に第１の絶縁樹脂層を形成し、前記基板の前記第２の面に第２の絶縁樹脂層を形成する工程と、前記第１の絶縁樹脂層の側から前記シード層の一部領域に向けて積層方向にドリル加工して前記基板内部の前記シード層の一部領域の上に前記絶縁樹脂の一部を残して前記基板の絶縁樹脂を除去してキャビティを形成する工程と、前記シード層の一部領域をレーザ光の遮蔽部材にして、前記キャビティに残した絶縁樹脂の残部をレーザ加工により除去し、前記シード層の一部領域を前記キャビティの底部に露出させる工程と、前記キャビティの底部に露出した前記シード層の一部領域をフラッシュ・エッチングにより除去して、前記第２の絶縁樹脂層の面と前記第２の絶縁樹脂層に埋め込まれた前記導体層の面とを露出させる工程とを有することを特徴とする。 The method for manufacturing a printed wiring board according to the present invention comprises subjecting a pattern plating to a partial region of a seed layer provided on the second surface of an insulating resin substrate having a first surface and a second surface, to provide a conductor. Forming a layer, forming a first insulating resin layer on the first surface of the substrate, forming a second insulating resin layer on the second surface of the substrate, and the first Drilling in the stacking direction from the insulating resin layer side toward the partial region of the seed layer to leave a part of the insulating resin on the partial region of the seed layer inside the substrate. Removing the insulating resin to form a cavity; using a part of the seed layer as a laser light shielding member; removing the remaining insulating resin remaining in the cavity by laser processing; Exposing the bottom area of the cavity to the bottom of the cavity; and A portion of the seed layer exposed at the bottom of the tee is removed by flash etching, and the surface of the second insulating resin layer and the surface of the conductor layer embedded in the second insulating resin layer are formed. And a step of exposing.
本発明によれば、キャビティ内の電子部品とキャビティ外の回路との接続をキャビティ底部で行えるようにしつつキャビティ底部に形成する配線パターンのピール強度を向上することができる。 ADVANTAGE OF THE INVENTION According to this invention, the peeling strength of the wiring pattern formed in a cavity bottom part can be improved, enabling the connection of the electronic component in a cavity, and the circuit outside a cavity at a cavity bottom part.
以下、図面を参照して本発明に係る実施の形態を説明する。
図１０は本発明に係る一つの実施の形態の印刷配線板の構成を示す図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 10 is a diagram showing a configuration of a printed wiring board according to one embodiment of the present invention.
図１０に示すように、この実施の形態の印刷配線板は、多層基板５４の一部領域（キャビティ形成領域６５）に、上面に開口しビルドアップ層６１およびコア基板５１を貫通し絶縁樹脂層６２ａの絶縁樹脂の面７９を底面とする断面凹形状の凹部としてのキャビティ２０と、このキャビティ２０の部位以外の任意の層に設けられる導体（導体層１６、１７）を層間接続するビア１５と、多層基板５４のキャビティ形成領域以外の領域の任意の層に設けられる導体層１６、１７のうち基板の両端の導体層１７を上下（積層方向）に貫通して接続するスルーホール１０とを有する。なお、導体層１６と導体層１７は、電気的には同じものではあるが、ビア１５と一体的に形成される導体層を導体層１６といい、後述するシード層１２に積層される導体層を導体層１７という。
As shown in FIG. 10, the printed wiring board of this embodiment has an insulating resin layer that opens in a partial area (cavity formation area 65) of the
換言すると、この印刷配線板は、絶縁樹脂層１１を有する基板としてのコア基板５１の上面（第１の面）にビルドアップ層６１を積層し、コア基板５１の下面（第２の面）にビルドアップ層６２を積層した多層基板５４のキャビティ形成領域６５に、ビルドアップ層６１の上からのザグリ加工でコア基板５１内を貫通してビルドアップ層６２の絶縁樹脂層６２ａの面７９を底面として形成したキャビティ２０と、ビルドアップ層６２の絶縁樹脂層６２ａの面７９と同等の高さの面を有しその面がキャビティ２０の底面の一部を形成するようにビルドアップ層６２の絶縁樹脂６２ａに埋め込まれた導体層１７とを備える。
In other words, in this printed wiring board, the build-up
多層基板５４は、絶縁樹脂のコア基板５１と、このコア基板５１の上層に絶縁樹脂および導体層により積層形成されたビルドアップ層６１と、コア基板５１の下層に絶縁樹脂および導体層により積層形成されたビルドアップ層６２とを有する多層の基板構造体である。ビルドアップ層６１は、コア基板５１の上に積層形成された絶縁樹脂層６１ａ、導体層１６と、この絶縁樹脂層６１ａの上に積層形成された最上層の絶縁樹脂層６１ｂ、導体層１６とを有する。絶縁樹脂層６１ａ、６１ｂには、それぞれビア１５が設けられており、コア基板５１のビア１５と接続されている。絶縁樹脂層６１ｂの上面にはビア１５に接続された導体層６３が形成されている。
The
ビルドアップ層６２は、コア基板５１の下に積層形成された絶縁樹脂層６２ａと、この絶縁樹脂層６２ａの下に積層形成された最下層の絶縁樹脂層６２ｂとを有する。絶縁樹脂層６２ａ、６２ｂには、それぞれキャビティ形成予定領域６５の範囲内でかつキャビティ２０直下にビア１５が設けられており、コア基板５１でキャビティ形成後に残った導体層１７と接続されている。なお、コア基板５１の下面には予めキャビティ形成領域６５を含む範囲にシード層１２が形成されており、キャビティ形成時のザグリ加工によりコア基板５１の絶縁樹脂層１１が除去されて導体層１７のみが残った状態になっている。
The build-up
キャビティ２０には、多層基板５４の所定の層（ビルドアップ層６２ａ）の一部の領域の絶縁樹脂の面７９と、コア基板５１裏面の加工で残された接続パッドとなる導体層１７の上面とが同等の高さで（平坦な状態で）露出するように底面が形成されており、ほぼ面一とされている。なお「ほぼ」と記載しているのは、シード層１２をエッチングして導体層１７を露出させるため、エッチングの状態によっては、若干（２μｍ〜３μｍ）の凹凸（段差）を生じる場合があるからである。
In the
導体層１７は、その一部が電子部品との接続パッドとなる。また、導体層１７は、接続パッドに面方向に接続される回路配線になる。導体層１７は、多層基板５４の内層の回路接続が必要な層に形成されるものであり、スルーホール１０に接続されている。
A part of the
スルーホール１０は、多層基板５４のキャビティ２０の領域外の部分に多層基板５４を上下（基板の積層方向）に貫通して設けられている。
The through-
スルーホール１０の上下には、必要に応じて後工程で導体層７３、７４（図１３参照）やソルダーレジスト７１、７２（図１３参照）が形成される。ソルダーレジスト７１、７２は、多層基板５４の最上層および／または最下層の表面に形成される。導体層７３、７４は、ソルダーレジスト７１、７２によりその周囲が絶縁被膜されて接続パッドとして機能する。
キャビティ２０は、多層基板５４の所定の層の一部の領域（コア基板５４上に形成されたシード層１２の範囲内のキャビティ形成領域６５）を所定の深さ（コア基板５１の内部の板厚中心以上を除去したシード層１２の近傍位置）までドリル加工および／またはレーザ加工でザグリ加工し、この加工で残った残部をレーザ加工で除去してシード層１２を露出させ、その後、シード層１２をフラッシュ・エッチングにより除去した断面凹形状部である。板厚中心以上とは、コア基板５１の板厚の１／２以上でかつシード層１２に到達しない深さまでをいう。
The
すなわち、キャビティ２０は、キャビティ形成領域６５を電子部品が収容可能な面積でザグリ加工してコア基板５１の下面に形成したシード層１２を露出させた後、露出したシード層１２をフラッシュ・エッチングにより除去してその下の絶縁樹脂層６２ａおよび導体層１７をほぼ平坦に露出させたキャビティ底部（底面）を有する。
That is, the
キャビティ２０に収容される電子部品は、例えばベアチップ（パッケージ化されていない端子なしのＩＣ）などであり、底部に多層基板５４との接続用の電極を備える。電子部品底部の電極は、キャビティ底部に平坦に露出した導体層１７の面を部品実装ランドとして接続してもよく、導体層１７の上にめっきを施して形成した金属めっき層８０（図１３参照）を介して接続してもよい。この場合の金属めっき層８０は、ニッケルめっき、金めっきなどのめっき層を積層して形成するものとする。
The electronic component housed in the
導体層６３、６４は、この多層基板５４（コア基板５１とその上下のビルドアップ層６１、６２）の表面に形成されるものであり、後のエッチングで回路配線の一部（導体層６３ａ）として形成される。導体層６３、６４は、銅ベタパターンであり、例えば銅箔（厚み９μｍ程度）に銅めっき（厚み１５μｍ程度）を施して形成したものである。
The conductor layers 63 and 64 are formed on the surface of the multilayer substrate 54 (the
導体層６３、６４の延伸先（面に沿う方向）にはビア１５が接続されている。ビア１５は、多層基板５４の任意の層に設けられる導体（導体層１６、１７、６３、６４など）を層間接続する。
A via 15 is connected to the extension destination (direction along the surface) of the conductor layers 63 and 64. The via 15 interconnects conductors (conductor layers 16, 17, 63, 64, etc.) provided in an arbitrary layer of the
コア基板５１は、上下の面にシード層１２を形成した絶縁樹脂層１１（図５参照）を加工しビア１５を形成したものである。
The
絶縁樹脂層１１を形成する絶縁樹脂としては、例えば、エポキシ樹脂、ビスマレイミド−トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル（ＰＰＥ）樹脂、フェノール樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ケイ素樹脂、ポリブタジエン樹脂、ポリエステル樹脂、メラミン樹脂、ユリア樹脂、ポリフェニレンサルファイド（ＰＰＳ）樹脂、ポリフェニレンオキシド（ＰＰＯ）樹脂などが挙げられる。これらの樹脂は２種以上を混合してもよい。
Examples of the insulating resin that forms the insulating
ビア１５は、めっき処理によりビアホール下穴１４（図２参照）に金属めっきが充填されたものである。ビア１５は、多層基板５４（図６参照）の各層（内層、外層を含む）に設けられる導体（導体層６３、６４、１６、１７など）を層間接続するものである。断面図６では、上面の導体層６３はビア１５を通じて導体層１７に接続され、また下面の導体層６４はビア１５を通じて導体層１７に接続されていることがわかる。
The via 15 is obtained by filling the via hole prepared hole 14 (see FIG. 2) with metal plating by plating. The via 15 connects conductors (conductor layers 63, 64, 16, 17, etc.) provided in each layer (including the inner layer and the outer layer) of the multilayer substrate 54 (see FIG. 6). In the sectional view 6, it can be seen that the
シード層１２は、例えば１μｍ〜１０μｍ（１μｍ以上１０μｍ以下）の厚みの銅であり、一部が導体層１７の下に残った状態で配置されている。シード層１２としては、電気的に接続され、かつレーザを遮蔽できるならば特に制限されないが、例えば薄銅箔または無電解銅めっきなどを用いる。金属組成が緻密な薄銅箔の方が、より適している。
The
コア基板５１は、絶縁樹脂層１１の上面および下面をモディファイド・セミアディティブ・プロセス（Ｍ−ＳＡＰ）またはセミアディティブプロセス（ＳＡＰ）などの手法で形成し、シード層１２の一部領域に設けた接続パッドや回路配線となる導体層１７（図５のコア基板５１下面の中央部分）を、エッチングレジストでフラッシュ・エッチングから保護しつつ露出させたものである。
The
以下、図１乃至図１３を参照して一つの実施の形態の印刷配線板の製造方法を説明する。
（絶縁層加工工程）
図１に示すように、絶縁樹脂層１１の上面（第１の面）および下面（第２の面）にシード層１２（例えば薄銅箔などの導電性金属箔）を積層形成する。またはシード層１２を形成済みの絶縁樹脂層１１を準備してもよい。シード層１２は、例えば１μｍ〜１０μｍ程度の厚みで絶縁樹脂層１１の上面、下面のうち少なくとも下面に形成する。
A method for manufacturing a printed wiring board according to one embodiment will be described below with reference to FIGS.
(Insulating layer processing process)
As shown in FIG. 1, a seed layer 12 (for example, a conductive metal foil such as a thin copper foil) is stacked on the upper surface (first surface) and the lower surface (second surface) of the insulating
続いて、図２に示すように、シード層１２が形成された絶縁樹脂層１１にレーザ加工にてビアホール下穴１４を形成する。つまりコア基板５１の所定の領域にビアホール下穴１４を形成する。
Subsequently, as shown in FIG. 2, via
レーザ加工によってビアホール下穴１４を形成すると、ビアホール下穴１４の底部に薄い樹脂膜が残存する場合がある。この場合、デスミア処理が行われる。デスミア処理は、強アルカリによって樹脂を膨潤させ、次いで酸化剤（例えば、クロム酸、過マンガン酸塩水溶液など）を用いて樹脂を分解除去する。
When the via hole
この他、例えば研磨材によるウェットブラスト処理やプラズマ処理によって、樹脂膜を除去してもよい。さらに、めっき処理のためにビアホール下穴１４の内壁面を粗面化処理してもよい。粗面化処理としては、例えば、酸化剤（例えば、クロム酸、過マンガン酸塩水溶液など）によるウェットプロセス、プラズマ処理やアッシング処理などのドライプロセスなどが挙げられる。
In addition, the resin film may be removed by, for example, wet blasting using an abrasive or plasma processing. Further, the inner wall surface of the via hole
（パターンめっき処理工程）
この工程は、図３に示すように、絶縁樹脂層１１の上面、下面に設けたシード層１２の一部領域の上およびビアホール下穴１４にパターンめっきを施して導体層１６、１７およびビア１５を形成する工程である。
具体的には、シード層１２上にドライフィルム１３（めっきレジスト）をラミネート加工で貼り付けた上で、露光および現像して、上面の導体層１６、ビア１５などの回路部および下面の導電回路である導体層１７を形成したい箇所のドライフィルム１３を除去する。
(Pattern plating process)
In this step, as shown in FIG. 3, pattern plating is performed on a part of the
Specifically, after laminating a dry film 13 (plating resist) on the
続いて、ドライフィルム１３の一部を除去した絶縁樹脂層１１の回路部形成用のビアホール下穴１４とその周囲のシード層１２にパターンめっき処理を施して絶縁樹脂層１１上面の導体層１６と絶縁樹脂層１１内部のビア１５および絶縁樹脂層１１下面の導電層（シード層１２、導体層１７を含む）を形成する。
Subsequently, pattern plating is applied to the via
パターンめっきは、銅めっきが基本である。ここでのパターンめっきは、後工程でシード層１２を除去する際に、シード層１２以外のパターンめっき部分もややエッチングされてしまうことに懸念がある場合、シード層１２の除去に対するバリアとして、パターンニッケルめっき＋パターン銅めっきの連続めっきを行う。この場合、ニッケルめっきの厚みは、２μｍ以上とする。
The pattern plating is basically copper plating. When there is a concern that the pattern plating portion other than the
このニッケルめっき処理を「バリアめっき」という。この段階のめっきで、部品実装の表面処理用のめっきも兼ねる場合は、ニッケル、金、ニッケル、銅めっきの連続めっきを行う。この場合もニッケルめっきの厚みは、１回目を２μｍ以上、２回目を３μｍ以上とし、金めっきは、部品の実装方法によるが、ワイヤボンディングの場合は０．３μｍ以上とする。 This nickel plating process is called “barrier plating”. When plating at this stage also serves as plating for surface treatment of component mounting, continuous plating of nickel, gold, nickel, and copper is performed. Also in this case, the thickness of nickel plating is 2 μm or more for the first time and 3 μm or more for the second time, and gold plating is 0.3 μm or more in the case of wire bonding, although it depends on the component mounting method.
回路幅の補正は、本技術だからといって、通常のＭ−ＳＡＰやセミアディティブ法と違うことはなく、設計値＋６μｍ程度太く補正して露光すればよい。 The correction of the circuit width is not different from the normal M-SAP or semi-additive method because it is the present technology, and the exposure may be performed by correcting the thickness to be about +6 μm thick.
（ドライフィルム剥離工程）
パターンめっき処理の後、残ったドライフィルム１３を剥離して、図４に示すように、シード層１２を露出させる。
(Dry film peeling process)
After the pattern plating process, the remaining
（キャビティ形成領域の加工工程）
図４に示すように、絶縁樹脂層１１の下面のシード層１２および導体層１７にドライフィルム１８（感光性エッチングレジスト）をラミネート加工で貼り付けた後、露光および現像し、キャビティ形成領域６５を含む範囲にドライフィルム１８を残し、それ以外の箇所のドライフィルム１８を除去する。露出させたシード層１２のうちドライフィルム１８外の導電回路として不要な箇所をフラッシュ・エッチングにより除去し、最後にドライフィルム１８を剥離する。
(Cavity formation region processing process)
As shown in FIG. 4, a dry film 18 (photosensitive etching resist) is applied to the
すなわち、絶縁樹脂層１１の面に形成されたシード層１２のエリア内のキャビティ形成領域６５にドライフィルム１８を貼り付け、ドライフィルム１８外のシード層１２をフラッシュ・エッチングにより除去し、その後、シード層１２の上のドライフィルム１８を剥離する。
That is, the
このようにして、図５に示すようなコア基板５１が完成する。このコア基板５１の絶縁樹脂層１１の上面には、ビア１５に接続される回路の一部としての導体層１６の他、コア基板５１の下面のキャビティ形成領域６５の範囲を含むようにシード層１２が形成される。シード層１２のうちキャビティ形成領域６５を含む範囲の部分は、後述するレーザ加工の際のレーザの受け（遮蔽部材）となる。また絶縁樹脂層１１の下面には、導電回路としての導体層１７が形成される。この例では、Ｍ‐ＳＡＰを例にして回路を形成したが、無電解銅めっきをシード層に用いるＳＡＰでも回路形成は可能である。
In this way, the
（ビルドアップ層形成工程）
この工程は、図６に示すように、コア基板５１の上面に第１のビルドアップ層としてのビルドアップ層６１を形成し、コア基板５１の下面に第２のビルドアップ層としてのビルドアップ層６２を形成する工程である。
(Build-up layer formation process)
In this process, as shown in FIG. 6, a
すなわち、コア基板５１の上層（上面）および下層（下面）のうち少なくとも下層（下面）に、任意回数のビルドアップを行ない、多層基板５４を作製する。つまりこの工程では、キャビティ形成領域６５にシード層１２を残したまま、コア基板５１にビルドアップ層６１、６２を形成することで、シード層１２が内部のコア基板５１（絶縁樹脂基板）とビルドアップ層６２（下部構造体）との間に埋め込まれた多層基板５４を作製（形成）する。
That is, the
ビルドアップ層６１、６２の回路形成には、例えば回路として不要な導体をエッチングで除去するサブトラクティブ法のみならず、コア基板５１の場合と同様に、Ｍ−ＳＡＰ、ＳＡＰなどが適用できる。ビルドアップ層６１、６２の積層には、多段プレスまたは樹脂ラミネートなどの技術が利用される。
For the circuit formation of the build-up
なお、コア基板５１の上層にビルドアップして形成した層をビルドアップ層６１とし、コア基板５１の下層にビルドアップして形成した層をビルドアップ層６２とする。
A layer formed by building up on the upper layer of the
この例では、上層のビルドアップ層６１は、２つの絶縁樹脂層６１ａ、６１ｂ、導体層１７で構成される。最も上の層（表層）のビルドアップ層６１ｂの上面には、ビア１５と接続された導体層６３が形成される。多層基板５４の最上層（絶縁樹脂層６１ｂ）の上面に導体層６３を形成する際に、キャビティ形成領域６５の範囲を除去しておく。これは後述のキャビティ形成工程でのザグリ加工をし易くするためである。
In this example, the
ビルドアップ層６２は、２つの絶縁樹脂層６２ａ、６２ｂ、導体層１７で構成される。コア基板５１の直下の絶縁樹脂層６２ａには、キャビティ形成領域６５の範囲内にビア１５が形成され、上部ではコア基板５１の導体層１７と接続され、下部では下層の絶縁樹脂層６２ｂのビア１５と接続されている。絶縁樹脂層６２ａ、６２ｂの左右の下面には、導体層１７が形成されている。この導体層１７をスルーホール１０が貫通して形成されることで、他層の導体層１７、最上層の導体層６３および最下層の導体層６４と層間接続される。
The
（キャビティ形成工程）
この工程は、ビルドアップ層６１の側からシード層１２に向けてキャビティ形成領域６５を積層方向にドリル加工して第１のビルドアップ層６１を貫通しコア基板５１内部のシード層１２上に絶縁樹脂層１１の一部を残して絶縁樹脂を除去してキャビティ２０を形成する工程（ザグリ加工１）と、シード層１２をレーザ光の遮蔽部材にして、キャビティ２０に残した絶縁樹脂６８をレーザ加工により除去し、シード層１２をキャビティ２０の底部に露出させる工程（ザグリ加工２）の２つの工程を有する。
(Cavity formation process)
In this step, the
ザグリ加工１（ドリル加工）
この工程では、多層基板５４の上方から、キャビティ形成領域６５のビルドアップ層６１を貫通してコア基板５１内の絶縁樹脂層１１までザグリ加工（ドリル加工とレーザ加工を併用した切削加工も可）して、コア基板５１の下面のシード層１２上に絶縁樹脂層１１の一部を残して大半の絶縁樹脂を除去してキャビティ２０を形成する。
Counterboring 1 (drilling)
In this step, counterboring is performed from above the
具体的には、図７に示すように、キャビティ形成領域６５の一端（例えば図に向かって左端）に、ビット先端にセンサーを有するドリル６６を配置し、コア基板５１の表面のシード層１２の手前の位置（キャビティ２０の底部に至る手前の位置）まで削り込み、ドリル６６をその位置から横方向Ａへ移動させてドリル６６による絶縁樹脂層１１の除去を実施する。
Specifically, as shown in FIG. 7, a
なお、この例では、キャビティ２０の底部の上に絶縁樹脂層１１の一部を残しているが、ドリル加工精度が高い場合は、シード層１２の面ぎりぎりまで削り込んでもよい。
In this example, a part of the insulating
ザグリ加工を後述するレーザ加工のみではなく、ドリル加工を加えた２段階にしている理由は、後述するレーザ加工のレーザの受け導体（遮蔽部材）として、シード層１２を使い、絶縁樹脂層１１の残部である絶縁樹脂６８を除去するからである。
The reason why the counterbore processing is not only laser processing described later but also drilled is that the
ザグリ加工２（レーザ加工）
この工程では、図８に示すように、キャビティ２０の開口上方から矢印Ｂ方向にレーザ光を照射して、図７のドリル加工でキャビティ２０底部に残した絶縁樹脂６８を除去する。レーザ加工には、例えば炭酸ガスレーザ（ＣＯ２レーザ）やＹＡＧレーザなどの加工用レーザが適用可能である。
Counterbore processing 2 (laser processing)
In this step, as shown in FIG. 8, laser light is irradiated in the direction of arrow B from above the opening of the
このようにシード層１２をレーザ光の遮蔽部材にして、キャビティ２０の底部に残した上層部分の残部をレーザ加工により除去し、図９に示すように、平坦な面のシード層１２をキャビティ２０の底部に露出させる。
In this way, the
レーザ加工によってキャビティ２０の底部の絶縁樹脂６８を加工すると、その部分に薄い樹脂膜（微細樹脂クズ）が残存する場合がある。このように残った微細樹脂クズを除去するには、レーザによって炭化した部分をクリーニングする。このために、高圧水洗などの水洗処理またはプラズマ処理、過マンガン処理などによるデスミア処理を行う。これらの処理は２重３重に行っても構わない。
When the insulating
デスミア処理は、強アルカリによって樹脂を膨潤させ、次いで酸化剤（例えば、クロム酸、過マンガン酸塩水溶液など）を用いて樹脂を分解除去する処理である。また、研磨材によるウェットブラスト処理やプラズマ処理によって樹脂膜を除去してもよい。プラズマ処理をする際には、表面基材を保護するために、ドライフィルムでマスキングを実施してもよい。 The desmear treatment is a treatment in which the resin is swollen with strong alkali and then the resin is decomposed and removed using an oxidizing agent (for example, chromic acid, permanganate aqueous solution, etc.). Further, the resin film may be removed by wet blasting or plasma treatment with an abrasive. When performing the plasma treatment, masking may be performed with a dry film in order to protect the surface substrate.
また、デスミア処理をする際には、最外層基材及び最外層回路を保護するために、工程を入れ替えて、キャビティ２０を形成してから最外層の回路形成を実施しても構わない。
その場合は、キャビティ２０を保護するために、ドライフィルムなどで保護することが必要である。電着レジスト（ＥＤなど）も使用できる。
In addition, when the desmear process is performed, in order to protect the outermost layer base material and the outermost layer circuit, the outermost layer circuit may be formed after the
In that case, it is necessary to protect the
レーザ光の受け導体（レーザ光の遮蔽部材）であるシード層１２の面積を、キャビティ２０の面積よりも広く形成しておくことで、キャビティ２０の底面の延長線上のキャビティ２０の隣のコア基板５１の絶縁樹脂層１１にシード層１２が入り込んだ形で残るため、この一部のシード層１２を回路の一部として利用することが可能である。
The core substrate adjacent to the
逆に、絶縁樹脂層１１にシード層１２が入り込んでいることで、導体層１７からキャビティ外に複数の回路を延ばそうとすると、複数の回路同士がシード層１２でショートしてしまうことになる。これを避けるために、シード層１２をキャビティ２０よりやや狭く形成すると、シード層１２が絶縁樹脂層１１に入り込まなくなる。
On the other hand, since the
すると、キャビティ２０端部にシード層１２のない領域が存在し、その領域はシード層１２でレーザを遮蔽できなくなる問題が起きる。しかし、１μｍから１０μｍの薄い銅であるシード層１２で遮蔽できるように出力を調整したレーザならば、シード層１２がなくても、絶縁樹脂層６２ａを際限なく掘ることはなく、複数の回路同士はショートすることなくキャビティ外に延ばすことができる。
Then, there is a region where the
キャビティ２０の底部のシード層１２の銅箔（バリア層）は、プロファイルフリー箔、またはロープロファイル箔、スタンダード箔等、色々使用できる。
The copper foil (barrier layer) of the
本実施形態では、最外層回路の形成を行った後、キャビティ２０を形成するという順序であるが、キャビティ２０レーザ処理後に過マンガン酸処理等のデスミア処理をする場合には、表面基材を保護、及び回路ピール強度劣化を防ぐために、最外層回路形成前にキャビティ２０を形成してもよい。また、最外層回路をＭ−ＳＡＰなどのパターンめっきで形成する場合、後述のシード層除去工程と兼ねることで、工程を削減できる。
In this embodiment, after forming the outermost layer circuit, the
なお、キャビティ２０加工の際にレーザが当たる箇所が凹凸形状になっている場合、キャビティ２０の底部のパターン設計によってはレーザ光が当たり難い箇所があり、レーザで樹脂を除去できない可能性もあった。レーザ加工後、樹脂が残っていた場合は、後工程のフラッシュ・エッチングで、バリア層を完全に除去できない可能性もあった。この例では、レーザが当る面は、シード層１２の銅箔（バリア層）でフラットな面であるため、レーザ光が当たり易く、樹脂を綺麗に除去することが可能である。このため、後工程のフラッシュ・エッチングでは、バリア層であるシード層１２を残さず除去でき、歩留まりがよい。
In addition, when the part where the laser hits in the processing of the
（シード層除去工程）
この工程は、図１０に示すように、キャビティ２０の底部に露出したシード層１２をフラッシュ・エッチングにより除去して、ビルドアップ層６２の絶縁樹脂層６２ａの面７９と絶縁樹脂に埋め込まれた導体層１７の面とを露出させる工程である。
(Seed layer removal process)
In this step, as shown in FIG. 10, the
詳述すると、この工程では、キャビティ形成領域６５の底部をフラッシュ・エッチングすることにより、バリア層であるシード層１２（銅箔）を除去する。これにより、コア基板５１の下層の絶縁樹脂層６２ａの面７９と、この面７９と同等な高さ（位置）に表面が露出して絶縁樹脂層６２ａに埋め込まれた導体層１７がキャビティ２０の底面の一部を形成する。このようにキャビティ２０の底面に平坦に露出した導体層１７が部品実装ランドとして機能し、この多層基板５４内の回路配線とキャビティ２０に収容される電子部品とを接続できるようになる。
More specifically, in this step, the seed layer 12 (copper foil) as a barrier layer is removed by flash-etching the bottom of the
フラッシュ・エッチングによって、最外層の導体厚みを減らしたくない場合には、ソルダーレジスト後に実施する。またはソルダーレジスト後にドライフィルムによるマスキングを実施し、任意的にエッチング処理される箇所を選択してもよい。 When it is not desired to reduce the conductor thickness of the outermost layer by flash etching, it is performed after the solder resist. Alternatively, masking with a dry film may be performed after the solder resist, and a portion to be optionally etched may be selected.
なお、前段で、シード層以外にパターンめっき部分もややエッチングされてしまうことが懸念されることについて説明したが、エッチング量は２μｍ程度で、ソフトエッチング液は縦方向に均一にエッチングして行く性質があるため、導体厚に悪影響ができるようなことはない。 In the previous stage, it was explained that the pattern plating part other than the seed layer might be slightly etched, but the etching amount is about 2 μm, and the soft etching solution is uniformly etched in the vertical direction. Therefore, the conductor thickness is not adversely affected.
バリアめっきとしてニッケルめっきした場合は、さらにニッケルをエッチングする。ニッケルのエッチングは、ニッケル除去剤NH-1860シリーズ（メック株式会社製）などが適している。 When nickel plating is performed as barrier plating, nickel is further etched. Nickel remover NH-1860 series (MEC Co., Ltd.) is suitable for nickel etching.
ワイヤボンディング用途でバリアめっきのニッケルめっきの下に金めっきをしている場合、サブトラクティブ法の代表的なエッチング液である塩化第二鉄溶液、塩化第二銅溶液は金を溶かさないので原理的には可能だが、界面への浸透力が強いために、金めっきと絶縁材料の界面に浸透し、金めっきの更に下のニッケルめっき、銅めっきを溶かすサイドエッチングが起きるため、不適である。 In the case of gold plating under the nickel plating of the barrier plating for wire bonding, ferric chloride solution and cupric chloride solution, which are typical etching solutions of subtractive method, do not dissolve gold. However, since the penetration force to the interface is strong, it penetrates into the interface between the gold plating and the insulating material, and the side etching that dissolves the nickel plating and copper plating further below the gold plating occurs.
（外層回路形成工程）
この工程では、図１０のように形成した多層基板５４の下部のビルドアップ層６２の導体層６４に対して、エッチングを行い一部領域を除去することで、図１１に示すように、回路として導体層６４ａを形成する。また、基板上部のビルドアップ層６１の導体層６３に対してエッチングを行うことで一部領域を除去して回路配線または配線パターンとしての導体層６３ａを形成する。なお、外層回路の形成は、凹みや貫通孔の壁面への追従性が優れた電着レジストをエッチングレジストに用いたサブトラクティブ法を適用してもよい。なお電着レジストは、電着塗装の性質を応用したエッチングレジストである。
(Outer layer circuit formation process)
In this step, the
（ソルダーレジスト工程）
この工程では、図１０に示したビルドアップ層６１、６２に対して導体層６３ａ、６４ａの一部を含めて絶縁被膜し、図１２に示すように、ソルダーレジスト７１、７２を形成する。ソルダーレジストは、ドライフィルムタイプ、液状タイプが使用可能である。
(Solder resist process)
In this step, the build-up
（電子部品装着場所形成工程）
この工程以降は、部品実装ランドに段差が必要な場合に行うものとする。
この工程では、図１３に示すように、キャビティ２０の底部に露出した導体層１７の上にめっきを施して金属めっき層８０を形成し、底面から段差を持たせた部品実装ランドである接続パッドを形成する。
(Electronic component mounting location formation process)
The steps after this step are performed when a step is required in the component mounting land.
In this step, as shown in FIG. 13, a
多層基板５４の上部のビルドアップ層６１の導体層６３ａの上にも同様にめっきを施して回路パターン７３を形成してもよい。この際、スルーホール１０が樹脂または金属で充填されていれば、ソルダーレジスト７１のないスルーホール１０の上下の部分にもめっきが施されるので、ここにも導体層７４が形成される。
The
必要に応じて電子部品を実装する工程を以下のように追加してもよい。この工程では、キャビティ２０に電子部品を収容し、電子部品の底部に設けた電極と金属めっき層８０（接続パッド）とを当接させて互いの回路を接続する。なお、ここでは電子部品を実装せず、他で実装する場合は電子部品実装工程以下の工程は不要である。
If necessary, a step of mounting electronic components may be added as follows. In this step, the electronic component is accommodated in the
このようにこの実施の形態の印刷配線板によれば、第１の面（上面）と、この第１の面（上面）と対向する第２の面（下面）とを有する絶縁樹脂層１１と第２の面（下面）に形成されたシード層１２とその一部領域にパターンめっきして形成された導体層１７とを有するコア基板５１の少なくとも下面に絶縁樹脂でビルドアップしてビルドアップ層６２を形成した複数層の基板（多層基板５４）に対して第１の面（上面）の側からコア基板５１の一部領域（キャビティ形成領域６５）をザグリ加工してコア基板５１の第２の面（下面）のシード層１２が底部に露出するように加工して形成したキャビティ２０と、このキャビティ２０の底部に露出したシード層１２をフラッシュ・エッチングにより除去して残ったコア基板５１の下に位置するビルドアップ層６２の絶縁樹脂層６２ａの面７９に上面がほぼ面一に並ぶように埋め込まれた導体層１７とを備えることで、キャビティ２０内に収容した電子部品と基板側との回路接続を電子部品の底部で行うことができるようになる。
As described above, according to the printed wiring board of this embodiment, the insulating
このようにキャビティ２０の底面とほぼ面一の導体層１７を接続パッド（部品実装ランド）として形成して電子部品の底部の電極と接続することで、キャビティ２０の底部の配線パターンとしての部品実装ランドのピール強度を向上することができる。
Thus, by forming the
上記各実施形態における印刷配線板の製造手順の例は一例であり、各処理工程を入れ替え、また新たな処理工程を追加し、一部の処理工程を削除することで、処理工程をさまざまに変えることも可能である。 The example of the printed wiring board manufacturing procedure in each of the above embodiments is an example, and the processing steps are variously changed by replacing each processing step, adding a new processing step, and deleting some of the processing steps. It is also possible.
本発明の実施の形態を説明したが、この実施の形態は、例として示したものであり、この他の様々な形態で実施が可能であり、発明の要旨を逸脱しない範囲で、構成要素の省略、置き換え、変更を行うことができる。 Although the embodiment of the present invention has been described, this embodiment is shown as an example, and can be implemented in various other forms. Can be omitted, replaced, or changed.
１０…スルーホール
１１…絶縁樹脂層
１２…シード層
１３、１８…ドライフィルム
１４…ビアホール下穴
１５…ビア
１６、１７、６３、６４…導体層
２０…キャビティ
５１…コア基板
５４…多層基板
６１、６２…ビルドアップ層
６１ａ、６１ｂ、６２ａ、６２ｂ…絶縁樹脂層
６６…ドリル
６８…絶縁樹脂
７１、７２…ソルダーレジスト
７９…絶縁樹脂の面
８０…金属めっき層
DESCRIPTION OF
Claims (11)
前記絶縁樹脂層の面と同等の高さの面を有しその面が前記底面の一部を形成するように前記絶縁樹脂層に埋め込まれた導体層と
を具備することを特徴とする印刷配線板。 In a partial region of a multilayer substrate in which an insulating resin layer is laminated with an insulating resin on a lower layer of an insulating resin substrate, a cavity opening to the substrate side and penetrating the substrate and having the surface of the insulating resin layer as a bottom surface;
Printed wiring comprising a conductor layer embedded in the insulating resin layer so that the surface has a height equivalent to the surface of the insulating resin layer, and the surface forms part of the bottom surface. Board.
前記基板の前記第１の面に第１の絶縁樹脂層を形成し、前記基板の前記第２の面に第２の絶縁樹脂層を形成する工程と、
前記第１の絶縁樹脂層の側から前記シード層の一部領域に向けて積層方向にドリル加工して前記基板内部の前記シード層の一部領域の上に前記絶縁樹脂の一部を残して前記基板の絶縁樹脂を除去してキャビティを形成する工程と、
前記シード層の一部領域をレーザ光の遮蔽部材にして、前記キャビティに残した絶縁樹脂の残部をレーザ加工により除去し、前記シード層の一部領域を前記キャビティの底部に露出させる工程と、
前記キャビティの底部に露出した前記シード層の一部領域をフラッシュ・エッチングにより除去して、前記第２の絶縁樹脂層の面と前記第２の絶縁樹脂層に埋め込まれた前記導体層の面とを露出させる工程と
を有することを特徴とする印刷配線板の製造方法。 Forming a conductive layer by performing pattern plating on a partial region of the seed layer provided on the second surface of the insulating resin substrate having the first surface and the second surface;
Forming a first insulating resin layer on the first surface of the substrate and forming a second insulating resin layer on the second surface of the substrate;
Drilling in the stacking direction from the first insulating resin layer side toward a partial region of the seed layer, leaving a part of the insulating resin on the partial region of the seed layer inside the substrate Removing the insulating resin from the substrate to form a cavity;
Using a laser beam shielding member as a partial region of the seed layer, removing a remaining portion of the insulating resin in the cavity by laser processing, and exposing a partial region of the seed layer to a bottom of the cavity;
A portion of the seed layer exposed at the bottom of the cavity is removed by flash etching, and a surface of the second insulating resin layer and a surface of the conductor layer embedded in the second insulating resin layer And a step of exposing the printed wiring board.
前記第２の絶縁樹脂層上に設けたシード層の一部領域の上にパターンめっきを施して導体層を形成する工程と、
前記第１の絶縁樹脂層上に第３の絶縁樹脂層を形成し、第２の絶縁樹脂層上と前記導体層上に第４の絶縁樹脂層を形成する工程と、
前記第３の絶縁樹脂層の側から前記シード層の一部領域に向けて積層方向にドリル加工して前記第３の絶縁樹脂層、前記第１の絶縁樹脂層、前記基板を貫通し前記第２の絶縁樹脂層内部の前記シード層の一部領域の上に前記第２の絶縁樹脂層の一部を残して前記第２の絶縁樹脂層の絶縁樹脂を除去してキャビティを形成する工程と、
前記シード層の一部領域をレーザ光の遮蔽部材にして、前記キャビティに残した第２の絶縁樹脂層の残部をレーザ加工により除去し、前記シード層の一部領域を前記キャビティの底部に露出させる工程と、
前記キャビティの底部に露出した前記シード層の一部領域をフラッシュ・エッチングにより除去して、前記第４の絶縁樹脂層の面と前記第４の絶縁樹脂層に埋め込まれた前記導体層の面とを露出させる工程と
を有することを特徴とする印刷配線板の製造方法。 A first insulating resin layer is formed on the first surface of an insulating resin substrate having a first surface and a second surface, and a second insulating resin layer is formed on the second surface of the substrate. Process,
Forming a conductor layer by pattern plating on a partial region of the seed layer provided on the second insulating resin layer;
Forming a third insulating resin layer on the first insulating resin layer, and forming a fourth insulating resin layer on the second insulating resin layer and the conductor layer;
Drilling in the stacking direction from the third insulating resin layer side toward a partial region of the seed layer, penetrating through the third insulating resin layer, the first insulating resin layer, and the substrate, Forming a cavity by removing the insulating resin of the second insulating resin layer while leaving a part of the second insulating resin layer on a part of the seed layer inside the second insulating resin layer; ,
A part of the seed layer is used as a laser light shielding member, the remaining part of the second insulating resin layer left in the cavity is removed by laser processing, and a part of the seed layer is exposed at the bottom of the cavity. A process of
A portion of the seed layer exposed at the bottom of the cavity is removed by flash etching, and a surface of the fourth insulating resin layer and a surface of the conductor layer embedded in the fourth insulating resin layer And a step of exposing the printed wiring board.
前記ビアホール下穴を含む前記領域にパターンめっきを施す工程と
を有することを特徴とする請求項５乃至１０いずれか１項に記載の印刷配線板の製造方法。 Forming a via hole pilot hole in a predetermined region of the substrate or the second insulating resin layer;
The method of manufacturing a printed wiring board according to claim 5, further comprising: pattern plating on the region including the via hole pilot hole.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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|---|---|
| JP2019176068A true JP2019176068A (en) | 2019-10-10 |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6778709B2 (en) |
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