JP2019161920A - Semiconductor switch control circuit, intelligent power module, switching power supply device, and semiconductor switch control method - Google Patents
Semiconductor switch control circuit, intelligent power module, switching power supply device, and semiconductor switch control method Download PDFInfo
- Publication number
- JP2019161920A JP2019161920A JP2018047364A JP2018047364A JP2019161920A JP 2019161920 A JP2019161920 A JP 2019161920A JP 2018047364 A JP2018047364 A JP 2018047364A JP 2018047364 A JP2018047364 A JP 2018047364A JP 2019161920 A JP2019161920 A JP 2019161920A
- Authority
- JP
- Japan
- Prior art keywords
- current
- gate
- semiconductor switch
- electrode
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Dc-Dc Converters (AREA)
Abstract
Description
本発明は、半導体スイッチ制御回路、半導体スイッチ制御回路を有するインテリジェントパワーモジュール(Intelligent Power Module、IPM)、半導体スイッチ制御回路を有するIPMを備えたスイッチング電源装置、及び半導体スイッチの制御方法に関する。 The present invention relates to a semiconductor switch control circuit, an intelligent power module (IPM) having a semiconductor switch control circuit, a switching power supply device having an IPM having a semiconductor switch control circuit, and a method for controlling a semiconductor switch.
半導体スイッチをオン/オフ制御することにより所定の電源を供給するスイッチング電源装置がある。スイッチング電源装置は、出力電流が過剰に流れ(過剰電流、過大電流、過電流)、半導体スイッチやスイッチング電源装置が破壊される(過電流破壊)、出力電圧が過大となってスイッチング電源装置が破壊される(過電圧破壊)、等の問題があり、これを防止するため様々な方法が試みられてきた。 There is a switching power supply device that supplies a predetermined power by controlling on / off of a semiconductor switch. Switching power supply device has excessive output current (excessive current, excessive current, overcurrent), semiconductor switch or switching power supply device is destroyed (overcurrent destruction), output voltage becomes excessive, and switching power supply device is destroyed In order to prevent this problem, various methods have been tried.
特許文献1には、半導体スイッチを流れる電流が過剰になったことを検出して過電流破壊等を防止しようとする発明が記載されている。
図21を用いて、このような従来例について説明する。
図21には半導体スイッチ制御回路1Pを使用した電力変換回路(スイッチング電源装置)2000が記載されている。
電力変換回路2000の入力側には整流回路3Pが設けられている。整流回路3Pは、商用交流電源2Pの交流電圧を整流して直流電圧に変換し、電力変換回路2000の入力電圧VIPとしている。電力変換回路2000は、入力電圧がVIPで、入力電流がIIPである。入力側には入力部コンデンサ4Pが設けられている。
入力電圧VIPは絶縁トランス400で電圧変換される。出力電圧はVOPで、出力電流はIOPである。出力側には整流用ダイオード500や出力部コンデンサ600が設けられ、負荷700が接続されている。
Japanese Patent Application Laid-Open No. 2004-228561 describes an invention that detects an excessive current flowing through a semiconductor switch to prevent overcurrent breakdown or the like.
Such a conventional example will be described with reference to FIG.
FIG. 21 shows a power conversion circuit (switching power supply device) 2000 using the semiconductor switch control circuit 1P.
On the input side of the power conversion circuit 2000, a rectifier circuit 3P is provided. The rectifier circuit 3P rectifies the AC voltage of the commercial AC power supply 2P and converts it into a DC voltage, which is used as the input voltage VIP of the power converter circuit 2000. The power conversion circuit 2000 has an input voltage of VIP and an input current of IIP. An input unit capacitor 4P is provided on the input side.
The input voltage VIP is voltage-converted by the insulating transformer 400. The output voltage is VOP and the output current is IOP. On the output side, a rectifying diode 500 and an output capacitor 600 are provided, and a load 700 is connected.
スイッチ用の半導体スイッチ200P(トランジスタ)は、ドレイン電極D1、ソース電極S1、ゲート電極G1を有する。ゲート電極G1にゲート電圧VG1を印加することによりドレイン電極D1・ソース電極S1間のオン/オフを行い、絶縁トランス400に誘起電圧を発生させ電圧変換を行う。
ゲート電極G1の制御は電源制御IC100Pで行われる。半導体スイッチ制御回路1Pはドレイン電極D1・ソース電極S1間を流れる電流(スイッチング電流)IZが過電流となったことを過大スイッチング電流検出回路800で検出する。
The switch semiconductor switch 200P (transistor) includes a drain electrode D1, a source electrode S1, and a gate electrode G1. By applying a gate voltage VG1 to the gate electrode G1, the drain electrode D1 and the source electrode S1 are turned on / off, an induced voltage is generated in the insulating transformer 400, and voltage conversion is performed.
The gate electrode G1 is controlled by the power supply control IC 100P. The semiconductor switch control circuit 1P detects that the current (switching current) IZ flowing between the drain electrode D1 and the source electrode S1 is an overcurrent by the excessive switching current detection circuit 800.
より詳しく説明すると、スイッチング電流IZが異常過電流となったことの検出は、スイッチング電流IZの電流経路に抵抗RZを入れ、抵抗RZによる降下電圧(抵抗RZの両端の電位差)VZを測定することにより行う。スイッチング電流IZの大きさに応じて降下電圧VZが変化するため、降下電圧VZが、予め決めた過電流値に対応する電圧値より大きければスイッチング電流IZが過電流と検出する。
その検出結果を受け、電源制御IC100Pが半導体スイッチ200Pのゲート電極G1に印加するゲート電圧VG1をオンにするパルスの幅を変化させたり、パルスの周波数を変化させる。
More specifically, the detection that the switching current IZ is an abnormal overcurrent is performed by inserting a resistor RZ in the current path of the switching current IZ and measuring a voltage drop VZ (potential difference between both ends of the resistor RZ) VZ. To do. Since the drop voltage VZ changes according to the magnitude of the switching current IZ, if the drop voltage VZ is larger than a voltage value corresponding to a predetermined overcurrent value, the switching current IZ is detected as an overcurrent.
In response to the detection result, the power supply control IC 100P changes the width of the pulse for turning on the gate voltage VG1 applied to the gate electrode G1 of the semiconductor switch 200P or changes the frequency of the pulse.
なお、特許文献1ではスイッチング電流IZが流れる抵抗RZの抵抗値の温度変化を補償するようにしている。
また、出力電圧VOPが過大になった場合に電源制御IC100Pにフィードバックするフィードバック回路F/Bを設けている。
In Patent Document 1, the temperature change of the resistance value of the resistor RZ through which the switching current IZ flows is compensated.
Further, a feedback circuit F / B is provided that feeds back to the power supply control IC 100P when the output voltage VOP becomes excessive.
一般に、半導体スイッチのオン/オフを制御して入出力電圧の変換をするリンギングチョークコンバータ等のスイッチング電源装置においては、起動時、過負荷時、瞬時停電等の入力電圧低下時や、入力電圧異常上昇時等の入力電圧異常時に、スイッチング電流が過大となり、過電流破壊やリンギング電圧増加による過電圧破壊等が生じる課題がある。 In general, in a switching power supply such as a ringing choke converter that controls input / output voltage by controlling on / off of a semiconductor switch, when the input voltage drops during startup, overload, instantaneous power failure, etc. When the input voltage is abnormal such as when the voltage rises, there is a problem that the switching current becomes excessive and the overcurrent breakdown or the overvoltage breakdown due to the increase of the ringing voltage occurs.
また、次世代デバイスの開発に伴いスイッチングの高速化が進んでいるが、スイッチング電源装置のスイッチング(オン/オフ)の高速化をした場合には、スイッチングのオン/オフタイミングで、半導体スイッチに対して大きなサージ電圧が印加される場合があり、更には、寄生のキャパシタンスやインダクタンス等で異常発振して制御不能となる場合もある。例えば、MOSFETのドレイン・ソース間に寄生発振ループが形成されて寄生発振を生じるような場合である。 In addition, with the development of next-generation devices, the switching speed is increasing. However, when the switching power supply switching (ON / OFF) speed is increased, the switching on / off timing of the semiconductor switch In some cases, a large surge voltage may be applied. Further, abnormal oscillation may occur due to parasitic capacitance, inductance, or the like, and control may be impossible. For example, there is a case where a parasitic oscillation loop is formed between the drain and the source of the MOSFET to cause parasitic oscillation.
しかし、図21で説明した特許文献1等の従来技術では、これらの課題を解消するのは困難であった。
図21の従来技術はスイッチング電流が過大となる場合にスイッチング電源装置等の破壊を防止しようとするが、必ずしも十分ではなく、またスイッチングの高速化等に対する対応も難しく、上記課題を解決することは困難であった。
However, it is difficult to solve these problems with the prior art such as Patent Document 1 described in FIG.
Although the prior art of FIG. 21 tries to prevent the switching power supply device and the like from being destroyed when the switching current becomes excessive, it is not always sufficient, and it is difficult to cope with high-speed switching. It was difficult.
そこで、本発明は、上記課題の少なくとも1つを解決する半導体スイッチ制御回路、当該半導体スイッチ制御回路を有するインテリジェントパワーモジュール(Intelligent Power Module、IPM)、スイッチング電源装置及び半導体スイッチの制御方法を提供することを目的とする。 Therefore, the present invention provides a semiconductor switch control circuit that solves at least one of the above problems, an intelligent power module (IPM) having the semiconductor switch control circuit, a switching power supply device, and a method for controlling the semiconductor switch. For the purpose.
[1]本発明の半導体スイッチ制御回路は、第1電極と、第2電極と、ゲート電極と、第1電極・第2電極間の内蔵又は外付けのダイオードと、を有する半導体スイッチの、ゲート電極の電気的制御により第1電極・前記第2電極間のオン/オフ制御を行う半導体スイッチ制御回路であって、ダイオードを流れる負電流を検出する負電流検出部と、少なくとも負電流検出部によって検出された負電流の検出値に関する情報に基づいてオン/オフ制御の補正をする補正制御部と、を備えたことを特徴とする。 [1] A semiconductor switch control circuit according to the present invention includes a gate of a semiconductor switch having a first electrode, a second electrode, a gate electrode, and an internal or external diode between the first electrode and the second electrode. A semiconductor switch control circuit for performing on / off control between a first electrode and the second electrode by electrical control of an electrode, comprising: a negative current detection unit that detects a negative current flowing through a diode; and at least a negative current detection unit And a correction control unit that corrects the on / off control based on information on the detected value of the detected negative current.
[2]上記の半導体スイッチ制御回路においては、負電流検出部は、第1電極・前記第2電極間を流れる電流を検出することにより、ダイオードを流れる負電流を検出するようにしてもよい。 [2] In the semiconductor switch control circuit described above, the negative current detection unit may detect a negative current flowing through the diode by detecting a current flowing between the first electrode and the second electrode.
[3]上記の半導体スイッチ制御回路においては、半導体スイッチのダイオードが主として第1電極・第2電極間のボディダイオードである場合の制御回路とすることができる。 [3] The semiconductor switch control circuit described above can be a control circuit when the diode of the semiconductor switch is mainly a body diode between the first electrode and the second electrode.
[4]上記の半導体スイッチ制御回路においては、半導体スイッチのダイオードが、第1電極・第2電極間のボディダイオードと、第1電極・第2電極間の前記ボディダイオード以外のダイオードとで構成されている場合の制御回路とすることができる。 [4] In the semiconductor switch control circuit described above, the diode of the semiconductor switch includes a body diode between the first electrode and the second electrode and a diode other than the body diode between the first electrode and the second electrode. The control circuit can be used.
[5]上記の半導体スイッチ制御回路においては、補正制御部は、負電流検出部で検出された負電流が所定である場合にオン/オフ制御の補正をする補正制御部とすることができる。 [5] In the semiconductor switch control circuit described above, the correction control unit can be a correction control unit that corrects the on / off control when the negative current detected by the negative current detection unit is predetermined.
[6]上記の半導体スイッチ制御回路においては、補正制御部は、負電流の検出値に関する情報に基づいて、ゲート電圧のオン信号時間幅の補正をするゲートオン信号時間幅補正制御部を有するようにしてもよい。 [6] In the semiconductor switch control circuit described above, the correction control unit includes a gate-on signal time width correction control unit that corrects the on-signal time width of the gate voltage based on information on the detected value of the negative current. May be.
[7]上記の半導体スイッチ制御回路においては、補正制御部は、負電流の検出値に関する情報に基づいて、ゲート電極を流れるゲート電流の電流値を補正するゲート電流補正制御部を有するようにしてもよい。 [7] In the semiconductor switch control circuit described above, the correction control unit includes a gate current correction control unit that corrects the current value of the gate current flowing through the gate electrode based on information on the detected value of the negative current. Also good.
[8]上記の半導体スイッチ制御回路においては、ゲート電流補正制御部は、ゲート電流として、ゲート電極の容量(入力容量)を充電するゲートソース電流と、ゲート電極の容量(入力容量)に蓄積された電荷を放電するゲートシンク電流、の少なくとも1つを補正制御するようにしてもよい。 [8] In the semiconductor switch control circuit described above, the gate current correction control unit stores the gate current in the gate source current for charging the capacity of the gate electrode (input capacity) and the capacity of the gate electrode (input capacity). It is also possible to correct and control at least one of the gate sink current that discharges the charged charges.
[9]上記の半導体スイッチ制御回路においては、補正制御部は、負電流の検出値に関する情報に基づいて、ゲート電圧の電圧値を補正するゲート電圧補正制御部を有するようにするようにしてもよい。 [9] In the semiconductor switch control circuit described above, the correction control unit may include a gate voltage correction control unit that corrects the voltage value of the gate voltage based on information on the detected value of the negative current. Good.
[10]上記補正制御部は半導体スイッチ制御回路に接続された入力電源起動時及び半導体スイッチ制御回路の入力電圧異常時、のいずれかの場合に、補正制御するようにしてもよい。 [10] The correction control unit may perform correction control either when the input power supply connected to the semiconductor switch control circuit is activated or when the input voltage of the semiconductor switch control circuit is abnormal.
[11]上記の半導体スイッチ制御回路においては、半導体スイッチ制御回路は、更に、ダイオードを流れる負電流の基準値関連情報を記憶する記憶部を備え、補正制御部は、負電流検出部によって検出された負電流の検出値に関する情報と、記憶部に記憶された基準値関連情報と、に基づいてオン/オフ制御の補正を行うようにしてもよい。 [11] In the semiconductor switch control circuit described above, the semiconductor switch control circuit further includes a storage unit that stores reference value related information of a negative current flowing through the diode, and the correction control unit is detected by the negative current detection unit. The on / off control may be corrected based on the information related to the detected value of the negative current and the reference value related information stored in the storage unit.
[12]本発明のインテリジェントパワーモジュールは、半導体スイッチと、上記の半導体スイッチ制御回路と、を備えるようにして構成することができる。 [12] The intelligent power module of the present invention can be configured to include a semiconductor switch and the semiconductor switch control circuit described above.
[13]上記のインテリジェントパワーモジュールにおいては、半導体スイッチとして、窒化ガリウム半導体スイッチ、シリコンカーバイド半導体スイッチ、酸化ガリウム半導体スイッチ及びダイヤモンド半導体スイッチのうち少なくとも1つの半導体スイッチを用いることができる。 [13] In the intelligent power module, at least one semiconductor switch among a gallium nitride semiconductor switch, a silicon carbide semiconductor switch, a gallium oxide semiconductor switch, and a diamond semiconductor switch can be used as the semiconductor switch.
[14]本発明のスイッチング電源装置は、上記のインテリジェントパワーモジュールを備えることができる。 [14] A switching power supply device of the present invention can include the above-described intelligent power module.
[15]本発明の半導体スイッチの制御方法は、第1電極と、第2電極と、ゲート電極と、第1電極・第2電極間のダイオードと、を有する半導体スイッチの、ゲート電極の電気的制御により第1電極・第2電極間のオン/オフ制御を行う半導体スイッチの制御方法であって、ダイオードを流れる負電流を検出する検出ステップ(検出工程)と、検出ステップによって検出された負電流の検出値に関する情報に基づいてオン/オフ制御の補正をする補正制御ステップ(補正制御工程)と、を備えたことを特徴とする。 [15] A method of controlling a semiconductor switch according to the present invention includes: an electrical gate electrode of a semiconductor switch having a first electrode, a second electrode, a gate electrode, and a diode between the first electrode and the second electrode. A control method of a semiconductor switch for performing on / off control between a first electrode and a second electrode by control, a detection step (detection step) for detecting a negative current flowing through a diode, and a negative current detected by the detection step And a correction control step (correction control step) for correcting the on / off control based on the information on the detected value.
本発明の半導体スイッチ制御回路は、第1電極と、第2電極と、ゲート電極と、第1電極・第2電極間のダイオード(内蔵又は外付けダイオード)と、を有する半導体スイッチの、ゲート電極の電気的制御により第1電極・第2電極間のオン/オフ制御を行う半導体スイッチ制御回路であって、ダイオードを流れる負電流を検出する負電流検出部と、負電流検出部によって検出された負電流の検出値に関する情報に基づいてオン/オフ制御の補正をする補正制御部と、を備える。
このように、半導体スイッチの第1電極・第2電極間のダイオードを流れる負電流に着目し、負電流を検出する負電流検出部を有するため、半導体スイッチのオン/オフを制御して入出力電圧の変換をするスイッチング電源装置等で起動時の入力電圧異常、過負荷時の入力電圧異常、瞬間停電時の入力電圧異常の少なくとも1つを精度よく検出できる。
そして、負電流検出部によって検出された負電流の検出値に関する情報に基づいてオン/オフ制御の補正をする補正制御部を備えるため、起動時等において異常振動が生じ半導体スイッチのオン/オフ制御ができなくなる等の異常が生じるのを抑制できる。
これにより、入力電圧異常時の過電流の抑制、入力電圧異常時の過電圧破壊の抑制、高速スイッチングをする場合のリンギング発生の抑制の少なくとも1つの場合において半導体スイッチに対する大きなサージ電圧が印加されることの抑制、異常発振して制御不能となることの抑制の少なくとも1つが可能となる。
A semiconductor switch control circuit according to the present invention includes a gate electrode of a semiconductor switch having a first electrode, a second electrode, a gate electrode, and a diode (built-in or external diode) between the first electrode and the second electrode. A semiconductor switch control circuit that performs on / off control between the first electrode and the second electrode by electrical control of the negative current detection unit that detects a negative current flowing through the diode, and is detected by the negative current detection unit A correction control unit that corrects the on / off control based on information on the detected value of the negative current.
Thus, paying attention to the negative current flowing through the diode between the first electrode and the second electrode of the semiconductor switch, since it has a negative current detection unit for detecting the negative current, the on / off of the semiconductor switch is controlled to input / output A switching power supply or the like that converts voltage can accurately detect at least one of an input voltage abnormality at startup, an input voltage abnormality at an overload, and an input voltage abnormality at an instantaneous power failure.
And since the correction control part which correct | amends on / off control based on the information regarding the detected value of the negative current detected by the negative current detection part is provided, abnormal vibration arises at the time of starting etc., and on / off control of a semiconductor switch It is possible to suppress the occurrence of an abnormality such as the inability to do so.
As a result, a large surge voltage is applied to the semiconductor switch in at least one of suppression of overcurrent when the input voltage is abnormal, suppression of overvoltage breakdown when the input voltage is abnormal, and suppression of ringing when performing high-speed switching. It is possible to suppress at least one of suppression of the occurrence of control and abnormal control due to abnormal oscillation.
以下、本発明の半導体スイッチ制御回路、当該半導体スイッチ制御回路を有するIPM、スイッチング電源装置及び半導体スイッチの制御方法について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の構造、回路及びタイミングチャート等を厳密に反映したものではない。また、以下の実施形態の回路、タイミングチャート等は一例の回路等を示すものであり、本発明はこれらの回路等に限定されるものではない。 Hereinafter, a semiconductor switch control circuit, an IPM having the semiconductor switch control circuit, a switching power supply device, and a semiconductor switch control method of the present invention will be described based on the embodiments shown in the drawings. Each drawing is a schematic diagram, and does not necessarily accurately reflect an actual structure, circuit, timing chart, and the like. Further, the circuits, timing charts, and the like of the following embodiments show examples of circuits and the like, and the present invention is not limited to these circuits and the like.
1.実施形態1の説明
[実施形態1]
(1)全体構成
図1は、実施形態1に係る半導体スイッチ制御回路1、インテリジェントパワーモジュール(IPM)100及びスイッチング電源装置1000を示す回路図である。
IPM100や、スイッチング電源装置1000は半導体スイッチ200を備えている。半導体スイッチ200(nチャネルMOSFET、nチャネル Metal Oxide Semicondoctor Field Effect Transistorで説明する)のオン/オフ等の制御は半導体スイッチ制御回路1で行われる。
1. Description of Embodiment 1 [Embodiment 1]
(1) Overall Configuration FIG. 1 is a circuit diagram showing a semiconductor switch control circuit 1, an intelligent power module (IPM) 100, and a switching power supply device 1000 according to the first embodiment.
The IPM 100 and the switching power supply apparatus 1000 include a semiconductor switch 200. The semiconductor switch control circuit 1 controls on / off and the like of the semiconductor switch 200 (described in an n-channel MOSFET, n-channel Metal Oxide Semiconductor Field Effect Transistor).
スイッチング電源装置1000について説明すると、スイッチング電源装置1000の入力側には入力電源2が接続される。入力電源2は例えば商用交流電源で、整流回路3で整流して直流電圧に変換し、スイッチング電源装置1000やIPM100の入力電圧VI、入力電流IIとしている。入力電源2は直流電源であってもよい。入力側には電圧の平滑化等のため、必要に応じて入力部コンデンサ4が設けられる。
入力電圧VIを絶縁トランス400で電圧変換し、出力電圧VOとする。出力電流はIOである。出力側には必要に応じて整流用のダイオード500や平滑用等の出力部コンデンサ600が設けられる。
The switching power supply 1000 will be described. The input power supply 2 is connected to the input side of the switching power supply 1000. The input power source 2 is, for example, a commercial AC power source, and is rectified by the rectifier circuit 3 and converted into a DC voltage, which is used as the input voltage VI and the input current II of the switching power supply device 1000 and the IPM 100. The input power supply 2 may be a DC power supply. An input capacitor 4 is provided on the input side as necessary for smoothing the voltage.
The input voltage VI is converted by the insulation transformer 400 to obtain the output voltage VO. The output current is IO. On the output side, a rectifying diode 500 and a smoothing output unit capacitor 600 are provided as necessary.
スイッチング電源装置1000はIPM100を有する。電源装置の主要部をモジュール化したIPM100があることにより、スイッチング電源装置1000を容易に構成することができる。
IPM100は、半導体スイッチ200、半導体スイッチ制御回路1、絶縁トランス400等を有するようにモジュール構成した。IPMの端子としてT1〜T4及びTVDDを設けた。T1〜T4は、入力電圧VI用の入力端子T1、T2(図1ではアース端子(GND端子))、出力電圧VO端子T3及び他方の出力電圧端子T4(図1ではアース端子(GND端子))である。内部回路の駆動用電源端子としてTVDDがある。
図1では、スイッチング電源装置1000は、IPM100を中核とし、更に入力側に入力用用コンデンサ(平滑用コンデンサ)4を有するようにしている。
The switching power supply apparatus 1000 has an IPM 100. With the IPM 100 in which the main part of the power supply device is modularized, the switching power supply device 1000 can be easily configured.
The IPM 100 has a module configuration including the semiconductor switch 200, the semiconductor switch control circuit 1, the insulating transformer 400, and the like. T1 to T4 and TVDD are provided as terminals of the IPM. T1 to T4 are input terminals T1 and T2 for input voltage VI (ground terminal (GND terminal) in FIG. 1), output voltage VO terminal T3, and the other output voltage terminal T4 (ground terminal (GND terminal) in FIG. 1). It is. There is TVDD as a driving power supply terminal for the internal circuit.
In FIG. 1, the switching power supply apparatus 1000 has an IPM 100 as a core and further has an input capacitor (smoothing capacitor) 4 on the input side.
端子TVDDについて説明すると、半導体スイッチ制御回路1の電源VDDを供給する端子として図1のように入力端子TVDDを設けると便利である。なお、入力端子TVDDを設けず、半導体スイッチ制御回路1、あるいはIPM100の内部に、端子T1に入力される入力電圧を使いオペアンプ(演算増幅器、オペレーショナル・アンプリファイアの略称、0perational Amplifier)等で低消費電力の電圧発生回路を設け、電源VDDとしてもよい。あるいは入力電圧VIを抵抗分割して電圧VDDを作るやり方もあるが抵抗分割により電力が消費される。 The terminal TVDD will be described. It is convenient to provide the input terminal TVDD as a terminal for supplying the power supply VDD of the semiconductor switch control circuit 1 as shown in FIG. Note that the input terminal TVDD is not provided, and the semiconductor switch control circuit 1 or the IPM 100 uses the input voltage input to the terminal T1 and uses an operational amplifier (operational amplifier, abbreviation for operational amplifier, low consumption of 0 operational amplifier). A power voltage generation circuit may be provided as the power supply VDD. Alternatively, there is a method of dividing the input voltage VI by resistance to generate the voltage VDD, but power is consumed by the resistance division.
半導体スイッチ200は、第1電極であるドレイン電極D、第2電極であるソース電極S及びゲート電極Gを有する。半導体スイッチ200の第1電極D・第2電極S間にはダイオード(BD)を有する。ここではダイオードとしてボディダイオードBDが形成された例を示す。 The semiconductor switch 200 includes a drain electrode D that is a first electrode, a source electrode S that is a second electrode, and a gate electrode G. A diode (BD) is provided between the first electrode D and the second electrode S of the semiconductor switch 200. Here, an example in which a body diode BD is formed as a diode is shown.
ボディダイオードBDとは、ドレイン電極(第1電極)D・ソース電極(第2電極)S間に形成されるダイオードで、ドレイン電極D・ソース電極S間のPN接合により形成される。寄生ダイオードあるいは内部ダイオードともいう。ボディダイオードBDは、MOSFET(Metal Oxide Semiconductor Field Effect Transistor、金属酸化膜半導体電界効果トランジスタ)の構造上、必然的に形成されることが多い。 The body diode BD is a diode formed between the drain electrode (first electrode) D and the source electrode (second electrode) S, and is formed by a PN junction between the drain electrode D and the source electrode S. Also called a parasitic diode or internal diode. The body diode BD is inevitably formed due to the structure of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor, metal oxide semiconductor field effect transistor).
以下の説明はダイオードの例としてボディダイオードBDが形成された場合で説明するが、ボディダイオード以外のダイオード(外部ダイオード等)が形成された場合や、ボディダイオードとボディダイオード以外のダイオードの両者が設けられている場合も同様である。図15(a)(b)を用いて後述する。 The following description will be given in the case where the body diode BD is formed as an example of the diode. However, when a diode other than the body diode (external diode, etc.) is formed, both the body diode and the diode other than the body diode are provided. The same applies to the case where it is used. This will be described later with reference to FIGS.
このように、半導体スイッチ200は、第1電極(ドレイン電極)Dと、第2電極(ソース電極)Sと、ゲート電極Gと、第1電極D・第2電極S間のダイオード(ボディダイオードBD)と、を有する。半導体スイッチ制御回路1は、ゲート電極駆動制御部10で半導体スイッチ200のゲート電極Gを電気的制御することにより第1電極D・第2電極S間のオン/オフ制御を行うようにした。 As described above, the semiconductor switch 200 includes the first electrode (drain electrode) D, the second electrode (source electrode) S, the gate electrode G, and the diode (body diode BD) between the first electrode D and the second electrode S. And). The semiconductor switch control circuit 1 performs on / off control between the first electrode D and the second electrode S by electrically controlling the gate electrode G of the semiconductor switch 200 by the gate electrode drive control unit 10.
本発明では、半導体スイッチ制御回路1は、ダイオード(ボディダイオードBD)を流れる負電流を検出する負電流検出部20と、負電流検出部20によって検出された負電流の検出値に関する情報に基づいて半導体スイッチ200のオン/オフ制御の補正をする補正制御部40と、を有する。
図1で、スイッチング電流はISW、ダイオードBDを流れる電流(負電流)はID、第1電極D・第2電極S間電圧はVDSで示している。
In the present invention, the semiconductor switch control circuit 1 is based on a negative current detection unit 20 that detects a negative current flowing through a diode (body diode BD), and information on a detected value of the negative current detected by the negative current detection unit 20. And a correction control unit 40 that corrects the on / off control of the semiconductor switch 200.
In FIG. 1, the switching current is indicated by ISW, the current (negative current) flowing through the diode BD is indicated by ID, and the voltage between the first electrode D and the second electrode S is indicated by VDS.
補正制御部40は、負電流検出部20で検出された負電流IDが所定である場合に半導体スイッチ200のオン/オフ制御の補正をする。
補正制御部40は、負電流の検出値に関する情報に基づいて、ゲート電圧(ゲート電極G・第2電極S間電圧)VGSのオン信号時間幅の補正をする(ゲートオン信号時間幅補正制御部を有する)、あるいはゲート電極Gを流れるゲート電流IGの電流値を補正する(ゲート電流補正制御部を有する)、あるいはゲート電圧VGSの電圧値を補正する(ゲート電圧補正制御部を有する)、ようにすることができる。
The correction control unit 40 corrects the on / off control of the semiconductor switch 200 when the negative current ID detected by the negative current detection unit 20 is predetermined.
The correction control unit 40 corrects the ON signal time width of the gate voltage (voltage between the gate electrode G and the second electrode S) VGS based on the information regarding the detected value of the negative current (the gate on signal time width correction control unit is Or the current value of the gate current IG flowing through the gate electrode G is corrected (having a gate current correction control unit), or the voltage value of the gate voltage VGS is corrected (having a gate voltage correction control unit). can do.
なお、ダイオード(ボディダイオードBD)を流れる負電流の基準値関連情報を記憶する記憶部30を更に備えてもよい。 In addition, you may further provide the memory | storage part 30 which memorize | stores the reference value relevant information of the negative current which flows through a diode (body diode BD).
(2)負電流検出
半導体スイッチ制御回路1は、ゲート電極駆動制御部10と負電流検出部20とオン/オフ制御の補正をする補正制御部40と、を有し、場合によっては更に記憶部30を有する。
(2) The negative current detection semiconductor switch control circuit 1 includes a gate electrode drive control unit 10, a negative current detection unit 20, and a correction control unit 40 that corrects on / off control. 30.
ゲート電極駆動制御部10は、ゲートを制御する(ゲート電極Gを電気的制御する)ことで、半導体スイッチ200のオン/オフ制御を行う。 The gate electrode drive control unit 10 performs on / off control of the semiconductor switch 200 by controlling the gate (electrically controlling the gate electrode G).
負電流検出部20は、第1電極D・第2電極S間のダイオード(ボディダイオードBD)を流れる負電流IDを検出する。負電流IDが異常等の基準値に関連する基準値関連情報は、記憶部30に記憶させるようにしてもよい。 The negative current detection unit 20 detects a negative current ID that flows through a diode (body diode BD) between the first electrode D and the second electrode S. The reference value related information related to the reference value such as abnormality of the negative current ID may be stored in the storage unit 30.
補正制御部40は、ゲート電極駆動制御部10によるゲート(ゲート電極G)の制御(半導体スイッチ200のオン/オフ制御)を補正する。負電流検出部で負電流が検出されると、負電流の検出値に関する情報に基づき、オン/オフ制御の補正をする。負電流検出部20で負電流が検出され、補正制御部40で補正指令が出ると、ゲート電極駆動制御部10は制御を補正してゲート電極Gを制御する。例えば、ゲート電圧VGSのオン信号時間幅を補正する、あるいはゲート電極Gを流れるゲート電流IGの電流値を補正する、あるいはゲート電圧VGSの電圧値を補正する。このような補正をする場合、記憶部30に記憶されている負電流の基準値関連情報を参照してもよい。 The correction control unit 40 corrects the control of the gate (gate electrode G) by the gate electrode drive control unit 10 (on / off control of the semiconductor switch 200). When the negative current is detected by the negative current detector, the on / off control is corrected based on the information regarding the detected value of the negative current. When a negative current is detected by the negative current detection unit 20 and a correction command is issued by the correction control unit 40, the gate electrode drive control unit 10 corrects the control and controls the gate electrode G. For example, the ON signal time width of the gate voltage VGS is corrected, the current value of the gate current IG flowing through the gate electrode G is corrected, or the voltage value of the gate voltage VGS is corrected. When performing such correction, the reference value related information of the negative current stored in the storage unit 30 may be referred to.
第1電極D・第2電極S間のダイオード(ボディダイオードBD)を流れる負電流IDを検出する負電流検出部20は大変重要であるが、種々の方法(回路)で構成できる。
図2(a)(b)(c)は実施形態1に係る半導体スイッチ制御回路1で負電流を検出する種々の方法(負電流の検出例)の説明図である。
The negative current detection unit 20 that detects the negative current ID flowing through the diode (body diode BD) between the first electrode D and the second electrode S is very important, but can be configured by various methods (circuits).
2A, 2B, and 2C are explanatory diagrams of various methods (examples of detecting a negative current) for detecting a negative current in the semiconductor switch control circuit 1 according to the first embodiment.
図2(a)の回路では、第1電極D・第2電極S間に形成されたボディダイオードBDのアノード側(ボディダイオードBDのアノード・第2電極S間)に抵抗RBDを入れた(ボディダイオードBDのカソード側(ボディダイオードBDのカソード・第1電極D間)に抵抗RBDを入れてもよい)。抵抗RBDによる降下電圧VRBD(抵抗RBDの両端間の電圧)を電圧検出器DVで検出し検出された電圧をV/I(電圧/電流)変換回路VITで電流値に変換することでボディダイオードBDを流れる負電流IDを検出する。 In the circuit of FIG. 2A, a resistor RBD is inserted on the anode side of the body diode BD formed between the first electrode D and the second electrode S (between the anode of the body diode BD and the second electrode S) (body). A resistor RBD may be inserted on the cathode side of the diode BD (between the cathode of the body diode BD and the first electrode D). A voltage drop DVBD (voltage across the resistor RBD) due to the resistor RBD is detected by the voltage detector DV, and the detected voltage is converted into a current value by the V / I (voltage / current) conversion circuit VIT, whereby the body diode BD. The negative current ID flowing through is detected.
なお、抵抗RBDを流れる電流値は、電圧値VRBDを抵抗値RBDで割った値であるから、電圧値VRBDを抵抗値RBDで割れば、V/I(電圧/電流)変換回路VITを設けなくても電流値を検出できる。また、電圧/電流対応表を記憶させておき、測定電圧値に対応する電流値に変換してもよい。
図2(a)中にはスイッチング電流ISWも図示している。
The current value flowing through the resistor RBD is a value obtained by dividing the voltage value VRBD by the resistance value RBD. Therefore, if the voltage value VRBD is divided by the resistance value RBD, the V / I (voltage / current) conversion circuit VIT is not provided. Even current values can be detected. Alternatively, a voltage / current correspondence table may be stored and converted into a current value corresponding to the measured voltage value.
In FIG. 2A, the switching current ISW is also shown.
ここで、「負電流」(ID)とはボディダイオードBDを順方向に流れる電流をいう。半導体スイッチ200を全体としてみると、オン状態でスイッチング電流ISWは第1電極D側から第2電極S側に流れる。オフ状態ではスイッチング電流ISWは流れない。 Here, “negative current” (ID) refers to a current flowing in the forward direction through the body diode BD. When the semiconductor switch 200 is viewed as a whole, the switching current ISW flows from the first electrode D side to the second electrode S side in the on state. In the off state, the switching current ISW does not flow.
しかし、異常状態ではボディダイオードBDを介して第2電極S側から第1電極D側に電流が流れることがあり、これを負電流という。図1、図2(a)〜(c)で見ると、ボディダイオードBDの下側から上側に流れる電流である。(なお、入力電圧VIやトランス400等の条件によっては、例外的に、MOSFETであるスイッチ200のドレイン・ソース間の容量とトランス400のインダクタンスによる共振が生じて負電流が流れる場合もある。) However, in an abnormal state, a current may flow from the second electrode S side to the first electrode D side through the body diode BD, which is referred to as a negative current. 1 and 2A to 2C, the current flows from the lower side to the upper side of the body diode BD. (Note that depending on the conditions of the input voltage VI, the transformer 400, and the like, exceptionally, a resonance may occur due to the capacitance between the drain and source of the switch 200, which is a MOSFET, and the inductance of the transformer 400, and a negative current may flow.)
また、「スイッチング電流」(ISW)とは、半導体スイッチ200でスイッチングされる電流をいう。半導体スイッチ200がオンで第1電極D・第2電極S間を流れる電流だけでなく、半導体スイッチ200がオフの状態でダイオード(BD)を経由して電路を流れる電流も含まれる。 “Switching current” (ISW) refers to a current switched by the semiconductor switch 200. This includes not only the current that flows between the first electrode D and the second electrode S when the semiconductor switch 200 is on, but also the current that flows through the electric circuit via the diode (BD) when the semiconductor switch 200 is off.
図2(b)は、半導体スイッチ200のスイッチング電流ISWを検出することによりボディダイオードBDの負電流を検出する方法の説明図である。スイッチング電流ISWが流れる電路中に抵抗RSを入れる。抵抗RSの両端間の電圧を電圧検出器DVで検出する。V/I(電圧/電流)変換回路VITで、測定電圧(抵抗RSによる降下電圧)を電流値に変換する。 FIG. 2B is an explanatory diagram of a method for detecting the negative current of the body diode BD by detecting the switching current ISW of the semiconductor switch 200. A resistor RS is inserted in the electric path through which the switching current ISW flows. The voltage across the resistor RS is detected by the voltage detector DV. The V / I (voltage / current) conversion circuit VIT converts the measurement voltage (voltage drop due to the resistor RS) into a current value.
ここで、抵抗RSを流れる電流は半導体スイッチ200を流れるスイッチング電流ISWであり、ドレイン電極D・ソース電極S間を流れる電流と、ダイオード(ボディダイオードBD)を流れる電流とを合わせた電流である。 Here, the current that flows through the resistor RS is the switching current ISW that flows through the semiconductor switch 200, and is a current that combines the current that flows between the drain electrode D and the source electrode S and the current that flows through the diode (body diode BD).
スイッチング電流ISWがボディダイオードBDを流れる負電流IDであるか否かはスイッチング電流ISWの電流の向き、半導体スイッチ200のオン/オフ状態等で判断(検出)できる。 Whether or not the switching current ISW is a negative current ID flowing through the body diode BD can be determined (detected) by the direction of the switching current ISW, the on / off state of the semiconductor switch 200, and the like.
半導体スイッチ200がオンの場合、第1電極D・第2電極S間をスイッチング電流ISWが流れるが、ボディダイオードBDにはスイッチング電流ISWは流れない。
一方、半導体スイッチ200がオフの場合、第1電極D・第2電極間をスイッチング電流ISWが流れないのが原則であるが、入力電圧状態等により流れる場合があり、これがボディダイオードBDの負電流である。この場合、スイッチング電流ISWはほぼ負電流IDといえ、これによりスイッチング電流ISWを検出することができる。
When the semiconductor switch 200 is on, the switching current ISW flows between the first electrode D and the second electrode S, but the switching current ISW does not flow through the body diode BD.
On the other hand, in principle, when the semiconductor switch 200 is off, the switching current ISW does not flow between the first electrode D and the second electrode. However, the switching current ISW may flow depending on the input voltage state or the like, which is the negative current of the body diode BD. It is. In this case, the switching current ISW is almost the negative current ID, and thus the switching current ISW can be detected.
このように、スイッチング電流ISWがボディダイオードBDを流れる負電流IDであるか否かは、スイッチング電流ISWの電流の向き、半導体スイッチ200のオン/オフ状態等(ゲート電極Gへの印加電圧状態)、第1電極Dの電位と第2電極Sの電位との電圧の関係(第1電極Dの電位が第2電極Sの電位より高いか低いか)等で、直接的又は間接的に判断(検出)できる。
なお、オン状態、オフ状態のそれぞれで、この明細書で説明するスイッチング電流ISWや負電流IDに対して比較にならないような微小電流は無視して説明する。無視しても本発明に関しては殆ど影響ない。
As described above, whether or not the switching current ISW is the negative current ID flowing through the body diode BD depends on the direction of the switching current ISW, the on / off state of the semiconductor switch 200, and the like (applied voltage state to the gate electrode G). The determination is made directly or indirectly based on the relationship between the potential of the first electrode D and the potential of the second electrode S (whether the potential of the first electrode D is higher or lower than the potential of the second electrode S) or the like ( Detection).
Note that, in each of the on state and the off state, a minute current that cannot be compared with the switching current ISW and the negative current ID described in this specification will be ignored. Ignoring has little effect on the present invention.
図2(c)は、図2(b)と同様、スイッチング電流ISWを測定することでボディダイオードBDを流れる負電流IDを検出する場合の説明図である。図2(b)の方法ではスイッチング電流の電路に抵抗RSを入れてスイッチング電流ISWを測定したが、図2(c)の方法では電路に抵抗RSを入れずにスイッチング電流ISWを測定する。例えばロゴスキーコイルCOIを使用し積分回路INTを用いる等してスイッチング電流経路に非接触の状態でスイッチング電流ISWを測定する。 FIG. 2C is an explanatory diagram in the case of detecting the negative current ID flowing through the body diode BD by measuring the switching current ISW, as in FIG. In the method of FIG. 2B, the switching current ISW is measured by putting the resistor RS in the circuit of the switching current. However, in the method of FIG. 2C, the switching current ISW is measured without putting the resistor RS in the circuit. For example, the switching current ISW is measured in a non-contact state on the switching current path by using the Rogowski coil COI and the integration circuit INT.
図3を用いてロゴスキーコイルCOIを使用して負電流IDを測定する方法を説明する。
ロゴスキーコイルCOIはスイッチング電流ISWが通る電路WIの周りをループで囲んで構成されている。ロゴスキーコイルCOIは回状の細いプラスチックチューブに巻かれ絶縁体で取り囲まれている。ロゴスキーコイル(コイルの両端)COIは積分回路INTに接続されている。積分回路INTはオペアンプOPEC(オペアンプを積分器として使用、オペアンプ:オペレーショナル・アンプリファイアー、演算増幅器)、抵抗ROP、コンデンサCOPで構成されている。コイルの一端はオペアンプOPECのプラス側入力部に、他端は抵抗ROPを介してマイナス側入力部に接続されている。オペアンプOPECのマイナス側入力部と出力部は、コンデンサCOPを介して接続されている。スイッチング電流ISWの電路に図のような電流(横軸が時間、縦軸が電流の強さ)ISWが流れると、コイルに誘起電力が発生する。これが積分回路INTで積分されスイッチング電流ISWに比例した電圧VOPを発生させる。
A method of measuring the negative current ID using the Rogowski coil COI will be described with reference to FIG.
The Rogowski coil COI is configured by surrounding a circuit WI through which a switching current ISW passes with a loop. The Rogowski coil COI is wrapped around a thin thin plastic tube and surrounded by an insulator. The Rogowski coil (both ends of the coil) COI is connected to the integration circuit INT. The integration circuit INT is composed of an operational amplifier OPEC (using an operational amplifier as an integrator, an operational amplifier: an operational amplifier, an operational amplifier), a resistor ROP, and a capacitor COP. One end of the coil is connected to the plus side input part of the operational amplifier OPEC, and the other end is connected to the minus side input part via the resistor ROP. The negative side input unit and output unit of the operational amplifier OPEC are connected via a capacitor COP. When a current as shown in the figure (time is on the horizontal axis and current intensity is on the vertical axis) ISW flows in the circuit of the switching current ISW, an induced power is generated in the coil. This is integrated by the integration circuit INT to generate a voltage VOP proportional to the switching current ISW.
これにより、スイッチング電流ISWを測定できる。スイッチング電流ISWが負の場合(第2電極S側から第1電極D側に流れる電流である場合)、その状態では半導体スイッチ200はオフであるからボディダイオードBDを負電流IDが流れていることとなる。このようにして、ボディダイオードBDの負電流が測定できる。 Thereby, the switching current ISW can be measured. When the switching current ISW is negative (when the current flows from the second electrode S side to the first electrode D side), the semiconductor switch 200 is off in that state, and thus the negative current ID flows through the body diode BD. It becomes. In this way, the negative current of the body diode BD can be measured.
実施形態1の半導体スイッチ制御回路1は、負電流検出部20によって検出された負電流が所定である場合に、半導体スイッチ200のオン/オフ制御の補正をする補正制御部40を有する。補正制御部40は、負電流の検出値に関する情報に基づいて、ゲート電圧VGSのオン信号時間幅の補正をする、あるいはゲート電極Gを流れるゲート電流IGの電流値を補正する、あるいはゲート電圧VGSの電圧値を補正する。この点について説明する。 The semiconductor switch control circuit 1 according to the first embodiment includes a correction control unit 40 that corrects on / off control of the semiconductor switch 200 when the negative current detected by the negative current detection unit 20 is predetermined. The correction control unit 40 corrects the ON signal time width of the gate voltage VGS, corrects the current value of the gate current IG flowing through the gate electrode G, or corrects the gate voltage VGS based on information on the detected value of the negative current. Correct the voltage value of. This point will be described.
(3)負電流と諸現象との関係
(3)−1 正常な状態
図4(a)〜(d)は、ボディダイオードBDの負電流と諸現象との関係について説明する図である。
図4(a)にゲート電圧VGSのタイミングチャート(横軸が時間、縦軸がゲート電圧VGS)、(b)にゲート電流IGのタイミングチャート(横軸が時間、縦軸がゲート電流IG(電流値))、(c)にドレイン電圧VDSのタイミングチャート(横軸が時間、縦軸がドレイン電圧VDS)、(d)にスイッチング電流ISWのタイミングチャート(横軸が時間、縦軸がスイッチング電流ISW(電流値))を示す。
(3) Relationship between negative current and various phenomena
(3) -1 Normal State FIGS. 4A to 4D are diagrams illustrating the relationship between the negative current of the body diode BD and various phenomena.
4A is a timing chart of the gate voltage VGS (the horizontal axis is time, the vertical axis is the gate voltage VGS), and FIG. 4B is a timing chart of the gate current IG (the horizontal axis is time, and the vertical axis is the gate current IG (current). (Value)), (c) is a timing chart of the drain voltage VDS (the horizontal axis is time, the vertical axis is the drain voltage VDS), and (d) is the timing chart of the switching current ISW (the horizontal axis is time, the vertical axis is the switching current ISW). (Current value)).
図4(a)〜(d)を使って、スイッチング電源装置1000が正常な状態について説明する。
図4(a)に示すように、半導体スイッチ200のゲート電極GにはT0のタイミングでオンのゲート電圧VGS(オン信号パルス、オン信号電圧)が印加される。
(ゲート電圧VGSがゲート閾値電圧以上で半導体スイッチ200がオン、ゲート閾値電圧より小さければオフ)
ここで、ゲート電圧VGSは矩形波(図4(a)の点線の波形)が理想的である。しかし、実際は、半導体スイッチのスレッショールド電圧や浮遊容量等の影響で、ゲート電圧VGSは、理想的な矩形波とはならない。
A state where the switching power supply apparatus 1000 is normal will be described with reference to FIGS.
As shown in FIG. 4A, an ON gate voltage VGS (ON signal pulse, ON signal voltage) is applied to the gate electrode G of the semiconductor switch 200 at the timing T0.
(When the gate voltage VGS is equal to or higher than the gate threshold voltage, the semiconductor switch 200 is turned on.
Here, the gate voltage VGS is ideally a rectangular wave (the dotted waveform in FIG. 4A). However, in reality, the gate voltage VGS is not an ideal rectangular wave due to the influence of the threshold voltage of the semiconductor switch, stray capacitance, and the like.
半導体スイッチ200をオンさせる場合、T0のタイミングでオンのゲート電圧VGSが印加されると、ゲート電圧VGSは上昇するが、飽和電圧まで一気に上昇せず、ある程度上昇した後、T0のタイミングから少し遅れたT01のタイミングで上昇カーブを変えてT02まで上昇しほぼ飽和電圧となる。
半導体スイッチ200をオフさせる場合、T03のタイミングでゲート電圧VGSは低下する。T03から少し遅れたT1のタイミングでほぼゼロとなる。
When the semiconductor switch 200 is turned on, when the gate voltage VGS is turned on at the timing of T0, the gate voltage VGS rises, but does not rise to the saturation voltage at once, but rises to some extent and then slightly delays from the timing of T0. The rising curve is changed at the timing of T01, and it rises to T02 and becomes almost saturated voltage.
When the semiconductor switch 200 is turned off, the gate voltage VGS decreases at the timing T03. It becomes almost zero at the timing of T1, which is slightly delayed from T03.
T1からT2の期間はオフ期間でゲート電極Gにはオンとなるゲート電圧VGSは印加されない(ゲート閾値電圧以下のオフ電圧が印加される)。図4(a)ではT1〜T2の期間はゲート電圧VGSがゲート閾値電圧以下である。
ゲート電圧VGSのオフ制御用電圧(オフ制御用信号)は必ずしも0ボルトでなくともよい。オン/オフさせるゲート閾値電圧以下(未満)であればよい。オン制御用電圧(オン制御用信号)も同様で、オン/オフさせるゲート閾値電圧以上(あるいは超過)であればよい。
The gate voltage VGS that is turned on is not applied to the gate electrode G during the period from T1 to T2 (an off voltage lower than the gate threshold voltage is applied). In FIG. 4A, the gate voltage VGS is equal to or lower than the gate threshold voltage during the period from T1 to T2.
The gate voltage VGS off control voltage (off control signal) does not necessarily have to be 0 volts. It may be less than (less than) the gate threshold voltage to be turned on / off. The same applies to the ON control voltage (ON control signal) as long as it is equal to or higher than (or exceeds) the gate threshold voltage to be turned ON / OFF.
T2からスタートするオン期間であるが、T0のタイミングと同様にT2でゲート電圧VGSは上昇するが、一気に飽和電圧まで上昇せず、T2から少し遅れたタイミングでほぼ飽和する。
オフにする場合、T1のタイミングと同様に、T3より少し前のタイミングでゲート電圧VGSは下降し始めT3でほぼゼロとなる。
Although it is an ON period starting from T2, the gate voltage VGS rises at T2 similarly to the timing of T0, but does not rise to the saturation voltage at once, and almost saturates at a timing slightly delayed from T2.
When turning off, similarly to the timing of T1, the gate voltage VGS starts to decrease at a timing slightly before T3 and becomes almost zero at T3.
T3からT4の期間はオフ期間でゲート電極Gにはオンとなるゲート電圧VGS(ゲート閾値電圧)は印加されない。
T4からスタートするオンであるが、T0、T2のタイミングと同様にT4でゲート電圧VGSは上昇するが、一気に飽和電圧まで上昇せず、T4から上昇し始め少し遅れたタイミングでほぼ飽和する。
オフにする場合、T1、T3のタイミングと同様に、T5より少し前のタイミングでゲート電圧VGSは下降し始めT5でほぼゼロとなる。
The gate voltage VGS (gate threshold voltage) that is turned on is not applied to the gate electrode G during the period from T3 to T4.
The gate voltage VGS rises at T4 in the same manner as the timings T0 and T2, but starts at T4. However, the gate voltage VGS does not rise to the saturation voltage at once, but almost rises at a timing slightly later than T4.
In the case of turning off, the gate voltage VGS starts to decrease at a timing slightly before T5, as in the timings of T1 and T3, and becomes substantially zero at T5.
図4(b)はゲート電流IGのタイミングチャートである。
半導体スイッチ200をオンさせる場合、T0のタイミングで、ゲート電極Gにゲート電圧VGSオン信号が印加されると(ゲート電圧VGSの立ち上がりで)ゲート電流IGは正電流として流れる。ゲート電流IGは、T0のタイミングから少し遅れたT01のタイミングで上昇カーブを変えて上昇した後、急速に減少してゼロとなる。
半導体スイッチ200をオフさせる場合、T03のタイミング(ゲート電圧VGSの立下りのタイミング)でゲート電圧VGSは飽和電圧から下降すると、ゲート電流IGは負方向に流れその後ほぼゼロとなる(ゲート電圧VGSが飽和電圧になるとゲート電流IGはほぼゼロになる)。
FIG. 4B is a timing chart of the gate current IG.
When the semiconductor switch 200 is turned on, when the gate voltage VGS on signal is applied to the gate electrode G at the timing of T0 (at the rise of the gate voltage VGS), the gate current IG flows as a positive current. The gate current IG increases rapidly at the timing T01 slightly delayed from the timing T0 and then rises, and then decreases rapidly to zero.
When the semiconductor switch 200 is turned off, when the gate voltage VGS falls from the saturation voltage at the timing of T03 (at the falling timing of the gate voltage VGS), the gate current IG flows in the negative direction and then becomes substantially zero (the gate voltage VGS becomes zero). When the saturation voltage is reached, the gate current IG becomes almost zero).
半導体スイッチ200がオンする際のゲート電流IG(正電流)の電流カーブと時間とで囲まれた面積(ゲート電流IGの正方向の面積)と、半導体スイッチ200がオフする際のゲート電流IG(負電流)の電流カーブと時間とで囲まれた面積(ゲート電流IGの負方向の面積)とはほぼ等しい。これらは、ゲート電極Gの入力容量(ゲート電極Gに形成される浮遊容量等)の充電電流及び放電電流ととらえることができる。
タイミングT2、T4の場合はタイミングT0の場合と同様で、T3、T5の場合はT1の場合と同様である。
The area surrounded by the current curve and time of the gate current IG (positive current) when the semiconductor switch 200 is turned on (the area in the positive direction of the gate current IG), and the gate current IG (when the semiconductor switch 200 is turned off) The area surrounded by the current curve (negative current) and time (area of the gate current IG in the negative direction) is almost equal. These can be regarded as a charging current and a discharging current of the input capacitance of the gate electrode G (such as a stray capacitance formed in the gate electrode G).
The timings T2 and T4 are the same as those at the timing T0, and the cases T3 and T5 are the same as those at the time T1.
図4(c)はドレイン電圧VDSのタイミングチャートである。
半導体スイッチ200をオンさせる場合、T0のタイミングでオンのゲート電圧VGSが印加されると、ドレイン電圧VDSはT0から少し遅れて飽和状態(第1電極D・第2電極S間飽和電圧の状態)から急速に低下する。
半導体スイッチ200をオフさせる場合、T1より少し前のT03のタイミングでゲート電圧VGSが低下すると、ドレイン電圧VDSは急速に上昇する(オフ状態に向かう)。この時、少し振動した波形となる。
タイミングT2、T4の場合はタイミングT0の場合と同様で、T3、T5の場合はT1の場合と同様である。
FIG. 4C is a timing chart of the drain voltage VDS.
When the semiconductor switch 200 is turned on, when the ON gate voltage VGS is applied at the timing T0, the drain voltage VDS is in a saturated state (a state of a saturated voltage between the first electrode D and the second electrode S) with a slight delay from T0. Rapidly decline.
When the semiconductor switch 200 is turned off, the drain voltage VDS rapidly rises (goes to the off state) when the gate voltage VGS falls at the timing T03 slightly before T1. At this time, the waveform is slightly oscillated.
The timings T2 and T4 are the same as those at the timing T0, and the cases T3 and T5 are the same as those at the time T1.
図4(d)はスイッチング電流ISWのタイミングチャートである。
半導体スイッチ200をオンさせる場合、スイッチング電流ISWはT0のタイミングでゼロレベル(オフ状態)から上昇を続けやがてほぼ飽和する。詳しく述べると、T0〜T01とT01〜の上昇カーブは異なる。T0から上昇した後、一旦上昇が穏やかになり(停滞し、場合によっては減少し)、T01から再度上昇を続ける。
半導体スイッチ200をオフさせる場合、T1より少し前のT03のタイミングでゲート電圧VGSが低下すると、スイッチング電流ISWは急速に減少しやがてゼロとなる。
タイミングT2、T4の場合はタイミングT0の場合と同様で、T3、T5の場合はT1の場合と同様である。
FIG. 4D is a timing chart of the switching current ISW.
When the semiconductor switch 200 is turned on, the switching current ISW continues to rise from the zero level (off state) at the timing of T0 and is almost saturated. More specifically, the rising curves of T0 to T01 and T01 are different. After the rise from T0, the rise once becomes gentle (stagnation and decreases in some cases) and continues to rise again from T01.
When the semiconductor switch 200 is turned off, when the gate voltage VGS decreases at the timing T03 slightly before T1, the switching current ISW rapidly decreases and eventually becomes zero.
The timings T2 and T4 are the same as those at the timing T0, and the cases T3 and T5 are the same as those at the time T1.
図4(a)〜(d)で、T2〜T3、T4〜T5の間はT0〜T1の間と同様な波形で、T3〜T4の間はT1〜T2の間と同様な波形である。
図4(a)〜(d)では時間軸(横軸)を揃えて記載しているが、ゲート電圧VGS(図4(a))と、ドレイン電圧VDS(図4(c))の電圧(縦軸)は必ずしも同じ尺度ではない。ゲート電流IG(図4(a))とスイッチング電流ISW(図4(c))の電流(縦軸)も必ずしも同じ尺度ではない。
4A to 4D, the waveforms between T2 to T3 and T4 to T5 are similar to those between T0 to T1, and the waveforms between T3 to T4 are similar to those between T1 to T2.
4A to 4D, the time axis (horizontal axis) is aligned, but the gate voltage VGS (FIG. 4A) and the drain voltage VDS (FIG. 4C) voltage ( The vertical axis) is not necessarily the same scale. The current (vertical axis) of the gate current IG (FIG. 4A) and the switching current ISW (FIG. 4C) are not necessarily the same scale.
正常な場合、一部の例外(例えば入力電圧VIが低い場合等)はあるが、一般的には、正常時の波形例である図4(d)のスイッチング電流ISWの波形(図4(d)は正常時の波形例)を見ると、電流値は正で負となっていない。負電流は流れていないことがわかる。
なお、場合によっては電流値は若干負となることもあるが、その値は小さい。
In the normal case, there are some exceptions (for example, when the input voltage VI is low, etc.), but in general, the waveform of the switching current ISW in FIG. ) Is a normal waveform example), the current value is positive and not negative. It can be seen that no negative current flows.
In some cases, the current value may be slightly negative, but the value is small.
(3)−2 異常な状態
図5(a)〜(d)を用い、ドレイン電圧VDSがリンギングを生ずる等スイッチング電源装置1000が異常な(異常な動作状態となった)場合について説明する。なお、図5で説明するのは入力電圧VIが定格入力電圧範囲より低下した場合であり、この場合にスイッチング電流ISWが異常に増加した場合の例である。図5(a)はゲート電圧VGSのタイミングチャート、(b)はゲート電流IGのタイミングチャート、(c)はドレイン電圧VDSのタイミングチャート、(d)はスイッチング電流ISWのタイミングチャートである。
(3) -2 Abnormal State A case where the switching power supply apparatus 1000 is abnormal (becomes an abnormal operating state) will be described with reference to FIGS. 5A to 5D, such as the drain voltage VDS causing ringing. FIG. 5 illustrates an example in which the input voltage VI falls below the rated input voltage range, and in this case, the switching current ISW abnormally increases. 5A is a timing chart of the gate voltage VGS, FIG. 5B is a timing chart of the gate current IG, FIG. 5C is a timing chart of the drain voltage VDS, and FIG. 5D is a timing chart of the switching current ISW.
図5(a)のゲート電圧VGSと図5(b)のゲート電流IGについては、それぞれ、図4(a)、(b)のタイミングチャートとほぼ同様である(図5(a)のゲート電圧VGSについてはT1、T3、T5で波形に振動がある)。T01、T02のタイミング時については図4と同様なので説明を省略する。
図5(c)はドレイン電圧VDSのタイミングチャートである。
半導体スイッチ200をオンさせる場合、T0のタイミングでオンのゲート電圧VGSが印加されると、ドレイン電圧VDSはT0から少し遅れて飽和状態から急速に低下する(オフ状態から急速にオン状態に向かう)。ゼロレベルを更に下降した後(VDSD)、上昇し、ゼロとなる。
半導体スイッチ200をオフする場合、T1より少し前のT03のタイミングでゲート電圧VGSが低下すると、ドレイン電圧VDSは急速に上昇する(オフ状態に向かう)。この時、大きく波打った波形(リンギング、VDSR)となりやがて収束する。
The gate voltage VGS in FIG. 5A and the gate current IG in FIG. 5B are substantially the same as the timing charts in FIGS. 4A and 4B, respectively (the gate voltage in FIG. 5A). For VGS, there is vibration in the waveform at T1, T3, and T5). The timings at T01 and T02 are the same as those in FIG.
FIG. 5C is a timing chart of the drain voltage VDS.
In the case of turning on the semiconductor switch 200, when the ON gate voltage VGS is applied at the timing T0, the drain voltage VDS rapidly decreases from the saturated state with a slight delay from T0 (from the OFF state to the ON state rapidly). . After further lowering the zero level (VDSD), it rises to zero.
When the semiconductor switch 200 is turned off, the drain voltage VDS rapidly rises (goes to the off state) when the gate voltage VGS decreases at the timing T03 slightly before T1. At this time, the waveform is greatly waved (ringing, VDSR) and eventually converges.
スイッチング電流ISWについて説明する(図5(d))。
半導体スイッチ200をオンさせる場合、スイッチング電流ISWはT0のタイミングで、ゼロから下降した後、上昇する。
半導体スイッチ200をオフさせる場合、T1より少し前のT03のタイミングでゲート電圧VGSが低下すると、スイッチング電流ISWは急速に減少しゼロより下回り、その後ゼロを超える。このように、上昇、ゼロを下回る下降を繰り返す大きな振動波形(ISWR)となり、やがて収束してゼロとなる(図5(d))。
なお、図5(a)〜(d)で、T2〜T3間、T4〜T5間はT0〜T1間と同様な波形で、T3〜T4間はT1〜T2間と同様な波形である。
The switching current ISW will be described (FIG. 5 (d)).
When turning on the semiconductor switch 200, the switching current ISW rises after dropping from zero at the timing of T0.
When the semiconductor switch 200 is turned off, when the gate voltage VGS decreases at the timing of T03 slightly before T1, the switching current ISW rapidly decreases, falls below zero, and then exceeds zero. Thus, it becomes a large vibration waveform (ISWR) that repeatedly rises and falls below zero, and eventually converges to zero (FIG. 5D).
5A to 5D, the waveform between T2 and T3, between T4 and T5 is the same waveform as between T0 and T1, and between T3 and T4 is the same waveform as between T1 and T2.
ドレイン電圧VDSに図5(c)に示すような大きなリンギングが生ずると、大きなリンギング電圧(過電圧)により半導体スイッチ200、IPM及びスイッチング電源装置が破壊される、スイッチング電流ISWが大きく振動して過大(過電流)となり(図5(d))半導体スイッチ200等が破壊される、異常発振が生じて制御困難となる、等の問題が生ずる。 When large ringing as shown in FIG. 5C occurs in the drain voltage VDS, the semiconductor switch 200, the IPM and the switching power supply device are destroyed by the large ringing voltage (overvoltage). Overcurrent) (FIG. 5 (d)), and problems such as destruction of the semiconductor switch 200 and the like, and occurrence of abnormal oscillation and difficulty in control.
(4)補正制御部
補正制御部40は負電流検出部20で検出された負電流の検出値に関する情報に基づいて半導体スイッチ200のオン/オフ制御の補正をする。
「負電流の検出値に関する情報」とは、負電流の検出値に関連した情報の意味である。例えば、負電流の検出値自体、負電流の検出値を増減した値、等である。
例えば、「負電流の検出値に関する情報」が「負電流の検出値」である場合、補正制御部40は負電流検出部20で検出された負電流が所定(値)の場合にオン/オフ制御の補正をする。「負電流が所定(値)」とは、「負電流が出た・検出された(負電流が0を超えた)」、「負電流が所定(値)以上(又は超過)」、「負電流が所定(値)以下(又は未満)」、「負電流が一定の範囲」、のいずれかを意味する。
(4) Correction Control Unit The correction control unit 40 corrects the on / off control of the semiconductor switch 200 based on the information regarding the detection value of the negative current detected by the negative current detection unit 20.
The “information regarding the negative current detection value” means information related to the negative current detection value. For example, a negative current detection value itself, a value obtained by increasing or decreasing a negative current detection value, and the like.
For example, when “information regarding the detected value of negative current” is “detected value of negative current”, the correction control unit 40 turns on / off when the negative current detected by the negative current detecting unit 20 is a predetermined value. Correct the control. “Negative current is predetermined (value)” means “negative current has been detected / detected (negative current has exceeded 0)”, “negative current has exceeded (or has exceeded) predetermined value”, “negative” It means either “current is less than or equal to a predetermined value (or less)” or “negative current is in a certain range”.
補正制御部40としては、負電流の検出値に関する情報に基づいて、ゲート電圧のオン信号時間幅の補正をするゲートオン信号時間幅補正制御部を有するようにする場合がある。
また、補正制御部40は、負電流の検出値に関する情報に基づいて、ゲート電極を流れるゲート電流の電流値を補正するゲート電流補正制御部を有するようにする場合がある。
補正制御部40は、負電流の検出値に関する情報に基づいて、ゲート電圧の電圧値を補正するゲート電圧補正制御部を有するようにする場合がある。
ゲートオン信号時間幅補正制御(部)、ゲート電流補正制御(部)及びゲート電圧補正制御(部)を組み合わせてもよい。
また、ゲート電流を補正制御する場合、ゲート電流補正制御部は、ゲート電流として、ゲート電極の容量(入力容量)を充電するゲートソース電流と、ゲート電極の前記容量(入力容量)に蓄積された電荷を放電するゲートシンク電流、の少なくとも1つを補正制御するようにしてもよい。
The correction control unit 40 may include a gate-on signal time width correction control unit that corrects the on-signal time width of the gate voltage based on information regarding the detected value of the negative current.
Further, the correction control unit 40 may include a gate current correction control unit that corrects the current value of the gate current flowing through the gate electrode based on information on the negative current detection value.
The correction control unit 40 may include a gate voltage correction control unit that corrects the voltage value of the gate voltage based on information on the detection value of the negative current.
The gate-on signal time width correction control (part), the gate current correction control (part), and the gate voltage correction control (part) may be combined.
When correcting and controlling the gate current, the gate current correction control unit accumulates the gate source current for charging the capacity (input capacity) of the gate electrode and the capacity (input capacity) of the gate electrode as the gate current. You may make it carry out correction control of at least 1 of the gate sink current which discharges an electric charge.
なお、補正制御部40はゲート電極駆動制御部10の中に組み込まれていたり、補正制御部40がゲート電極制御部10を兼ねていてもよい(あるいはゲート電極駆動制御部10が補正制御部40を兼ねていてもよい)。場合によっては、ゲート電極制御部10と補正制御部40とを明確に分けることは難しい。補正制御部40は、負電流の検出値に基づいてオン/オフ制御を補正する制御部(制御回路)と広義にとらえることができる。 The correction control unit 40 may be incorporated in the gate electrode drive control unit 10, or the correction control unit 40 may also serve as the gate electrode control unit 10 (or the gate electrode drive control unit 10 may be the correction control unit 40. May also serve as). In some cases, it is difficult to clearly separate the gate electrode control unit 10 and the correction control unit 40. The correction control unit 40 can be broadly understood as a control unit (control circuit) that corrects the on / off control based on the detected value of the negative current.
(5)ゲート電極Gに印加するゲート電圧VGSのゲートオン信号時間幅制御(ゲートオン信号時間幅補正制御)
図6(a)〜(f)を用い、実施形態1に係る半導体スイッチ制御回路1でゲート(ゲート電極G)のオン信号時間幅制御をする場合(ゲートオン信号時間幅制御)についてタイミングチャートで説明する。この例は、負電流の検出値に関する情報に基づいて、ゲート電圧VGSのオン信号時間幅の補正をするゲートオン信号時間幅補正制御をする例である。
図6(a)はゲート電圧VGSのタイミングチャート、(b)はゲート電流IGのタイミングチャート、(c)はドレイン電圧VDSのタイミングチャート、(d)はスイッチング電流ISWのタイミングチャート、(e)は過負電流検出信号DTのタイミングチャート、(f)はパルス幅制限指令信号PWのタイミングチャートである。
図7は実施形態1に係る半導体スイッチ制御回路1でゲート電圧VGSのオン信号時間幅制御補正をする駆動制御部(補正制御部)の回路図であり、図6と併せて説明する。
(5) Gate-on signal time width control (gate-on signal time width correction control) of the gate voltage VGS applied to the gate electrode G
With reference to FIGS. 6A to 6F, a case where the semiconductor switch control circuit 1 according to the first embodiment performs on-signal time width control of the gate (gate electrode G) (gate-on signal time width control) will be described with reference to a timing chart. To do. In this example, gate-on signal time width correction control for correcting the on-signal time width of the gate voltage VGS is performed based on information on the detected value of the negative current.
6A is a timing chart of the gate voltage VGS, FIG. 6B is a timing chart of the gate current IG, FIG. 6C is a timing chart of the drain voltage VDS, FIG. 6D is a timing chart of the switching current ISW, and FIG. A timing chart of the overnegative current detection signal DT, and (f) is a timing chart of the pulse width restriction command signal PW.
FIG. 7 is a circuit diagram of a drive control unit (correction control unit) that performs on-signal time width control correction of the gate voltage VGS in the semiconductor switch control circuit 1 according to the first embodiment, and will be described in conjunction with FIG.
異常時の補正制御について説明する。
図6(a)〜(d)で、点線で示す波形が補正前の状態(ドレイン電圧VDSに大きなリンギングを生ずる等した異常時)を示す。実線は補正制御後の波形である。
図6(a)〜(d)で点線で示す補正前の波形は、異常状態の図5(a)〜(d)の波形と同じである。説明も同じである。
図6、図7について概略説明するが、詳細は図5あるいは図4の説明等を適用することとし、ここでの説明は省略する。
The correction control at the time of abnormality will be described.
6A to 6D, the waveform indicated by the dotted line indicates a state before correction (during an abnormal state in which a large ringing occurs in the drain voltage VDS). The solid line is the waveform after correction control.
The waveforms before correction indicated by dotted lines in FIGS. 6A to 6D are the same as the waveforms in FIGS. 5A to 5D in the abnormal state. The explanation is the same.
6 and FIG. 7 will be schematically described. However, the description of FIG. 5 or FIG. 4 is applied for details, and description thereof is omitted here.
ゲート電極GにT0のタイミングでオンのゲート電圧VGS(オンパルス)が印加されると(図6(a))、異常状態ではドレイン電圧VDSが一時負(VDSDとなる(図6(c))。そして、スイッチング電流ISWが負(ISWDとなる(図6(d))。これがダイオードBDに流れる負電流である。
スイッチング電流はスイッチング電流検出器DISWで検出されるが、電流/電圧変換回路IVTで電圧値に変換されコンパレーター(比較器)OPER(オペアンプをコンパレーター(比較器)とし使用した。「コンパレーター」を「オペアンプ」と言い換えてもよい)から過負電流検出信号DTが出る(図7、図6(e))。(点線20は負電流検出部である。)
When an ON gate voltage VGS (ON pulse) is applied to the gate electrode G at the timing of T0 (FIG. 6A), the drain voltage VDS is temporarily negative (VDSD) in an abnormal state (FIG. 6C). The switching current ISW is negative (is ISWD (FIG. 6D)), which is a negative current flowing through the diode BD.
The switching current is detected by the switching current detector DISW, but converted to a voltage value by the current / voltage conversion circuit IVT and used as a comparator (comparator) OPER (an operational amplifier is used as a comparator (comparator). “Comparator”). May be rephrased as “op-amp”), an overnegative current detection signal DT is output (FIG. 7, FIG. 6E). (Dotted line 20 is a negative current detector.)
過負電流検出信号DTが出るとワンショット回路ONES1からワンショットパルスPONES1が出てゲート電極印加パルス幅制限指令回路INSG1からゲート電圧VGSのパルス幅制限指令信号PWが出る(図6(f))。
パルス幅制限指令信号PWがゲート電極駆動制御部10に入力され、ゲート電極駆動制御部10はゲート電極Gの駆動パルス(オン信号)のパルス幅を制御する(補正前ゲート電圧VGSのパルス幅を狭くする)(図6(a))。
ゲート電圧VGS(ゲート電圧パルス)のパルス幅(オン信号パルス幅)が狭くなると、ドレイン電圧VDS(ドレイン電圧波形)の立ち上がりタイミングが早まり、立ち上がり時のリンギング(VDSRが小さくなるか殆どなくなる(図6(c)))。
また、スイッチング電流ISWの立ち下がりのタイミングも早まり、立ち下がり時の振動(ISWR)も小さくなるか殆どなくなる(図6(d))。
なお、ゲート電流IGは図6(b)に示すようになる。
When the overnegative current detection signal DT is output, the one-shot pulse PONES1 is output from the one-shot circuit ONES1, and the pulse width limit command signal PW of the gate voltage VGS is output from the gate electrode application pulse width limit command circuit INSG1 (FIG. 6 (f)). .
The pulse width restriction command signal PW is input to the gate electrode drive control unit 10, and the gate electrode drive control unit 10 controls the pulse width of the drive pulse (ON signal) of the gate electrode G (the pulse width of the gate voltage VGS before correction is set). (Narrow) (FIG. 6A).
When the pulse width (ON signal pulse width) of the gate voltage VGS (gate voltage pulse) is narrowed, the rising timing of the drain voltage VDS (drain voltage waveform) is advanced, and the ringing (VDSR) at the time of rising becomes small or almost absent (FIG. 6). (C))).
In addition, the timing of falling of the switching current ISW is advanced, and the oscillation (ISWR) at the time of falling is reduced or almost eliminated (FIG. 6D).
The gate current IG is as shown in FIG.
このように、異常状態では、ドレイン電圧VDSにリンギングが生じたり(波形VDSR)、スイッチング電流ISWに大きな振動が生ずる(波形ISWR)が、本発明ではその前兆として、スイッチング電流ISWにも負の波形ISWDが出ていることに着目し、スイッチング電流ISWの負の波形ISWD、即ち、ダイオードの負電流を検出してゲート電圧VGS(ゲート印加パルス)のオン信号のパルス幅を補正制御することで大きなリンギング等を抑制する。 As described above, in an abnormal state, ringing occurs in the drain voltage VDS (waveform VDSR), or large oscillation occurs in the switching current ISW (waveform ISWR). In the present invention, as a precursor, the switching current ISW also has a negative waveform. Focusing on the fact that the ISWD is output, the negative waveform ISWD of the switching current ISW, that is, the negative current of the diode is detected and the pulse width of the ON signal of the gate voltage VGS (gate applied pulse) is corrected and controlled. Suppresses ringing and the like.
より詳しく説明する。
図7に示すように、スイッチング電流が流れる電路には、電路に非接触のロゴスキーコイルCOI、電路に入れる抵抗RBD、RS等で、スイッチング電流ISWの電流検出器DISWを設置する。スイッチング電流検出器DISWで検出されたスイッチング電流ISW(図6(d))を電流/電圧変換回路IVTで電圧に変換し、電流の大きさに対応する電圧に変換する。電流/電圧変換回路IVTの出力IVTOをコンパレーターOPERの一方の入力側(+側)に入力する。
This will be described in more detail.
As shown in FIG. 7, a current detector DISW of the switching current ISW is installed in the electric path through which the switching current flows, using a non-contact Rogowski coil COI in the electric circuit, resistors RBD, RS, etc. to be inserted in the electric circuit. The switching current ISW (FIG. 6 (d)) detected by the switching current detector DISW is converted into a voltage by the current / voltage conversion circuit IVT and converted into a voltage corresponding to the magnitude of the current. The output IVTO of the current / voltage conversion circuit IVT is input to one input side (+ side) of the comparator OPER.
なお、電流検出器DISWを用いスイッチング電流ISWが正電流であるか負電流であるかに関わらず電流を検出する場合や、負電流だけ検出する場合がある。どちらの方法でもよい。しかし、負電流だけ検出するようにすると後の処理が容易になる場合もある。
また、スイッチング電流検出器DISWでスイッチング電流ISWに対応する電圧が発生する場合には電流/電圧変換回路IVTは不要である。
In some cases, the current detector DISW is used to detect a current regardless of whether the switching current ISW is a positive current or a negative current, or only a negative current is detected. Either method is acceptable. However, if only a negative current is detected, subsequent processing may be facilitated.
Further, when a voltage corresponding to the switching current ISW is generated by the switching current detector DISW, the current / voltage conversion circuit IVT is not necessary.
図6(d)に図示されるスイッチング電流ISWの所定の負の値に対応する比較電圧(VREF)をコンパレーターOPERの比較値としてコンパレーターOPERの他方の入力側(−側)に入力する。比較値はリンギングがそれ以上大きくなると異常発振を起こす閾値あるいはそれ以下とする。コンパレーターOPERは、スイッチング電流ISWが負方向の一定の値に下がった時点で過負電流検出信号DTを立ち上げ、スイッチング電流ISWが極小値から上昇し再び負の一定値になった時点で過負電流検出信号DTを立ち下げる(図6(e))。過負電流検出信号DTは、ドレイン電圧VDSに大きなリンギングが生じて異常発振を起こすのに対応する大きさの過負電流を検出した信号ということもできる。 A comparison voltage (VREF) corresponding to a predetermined negative value of the switching current ISW illustrated in FIG. 6D is input to the other input side (− side) of the comparator OPER as a comparison value of the comparator OPER. The comparison value is set to a threshold value that causes abnormal oscillation when the ringing becomes larger or lower. The comparator OPER raises the overnegative current detection signal DT when the switching current ISW falls to a constant value in the negative direction, and exceeds when the switching current ISW rises from a minimum value and becomes a negative constant value again. The negative current detection signal DT falls (FIG. 6 (e)). The overnegative current detection signal DT can be said to be a signal that detects an overnegative current having a magnitude corresponding to the occurrence of abnormal oscillation due to large ringing in the drain voltage VDS.
コンパレーターOPERの出力(過負電流検出信号DT)をワンショット回路ONES1に入力する。コンパレーターOPERの出力(過負電流検出信号DT)の立ち上がりでワンショット回路ONES1がワンショットパルスPONES1を立ち上げ(TPW1)、予め決められた一定期間後立ち下げる(TPW2)。ワンショット回路ONES1の出力PONES1をゲート電極印加パルス幅制限指令回路INSG1に入力し、図6(f)のパルス幅制御信号PWを出力させる。 The output of the comparator OPER (overnegative current detection signal DT) is input to the one-shot circuit ONES1. The one-shot circuit ONES1 raises the one-shot pulse PONS1 at the rise of the output of the comparator OPER (overnegative current detection signal DT) (TPW1), and falls after a predetermined period (TPW2). The output PONES1 of the one-shot circuit ONES1 is input to the gate electrode application pulse width restriction command circuit INSG1, and the pulse width control signal PW shown in FIG.
パルス幅制限指令信号PWはゲート電極駆動制御部10に入力される。ゲート電極駆動制御部10はゲート電極Gの駆動制御信号を生成する回路である。電源VDDからゲート電極駆動用電圧を生成する(ゲート電極Gの駆動パルスを生成する)が、ゲート電極駆動パルスのパルス幅がパルス幅制限指令信号PWにより補正される(ゲート電極Gに印加されるゲート電圧VGSの飽和電圧の期間が短くなる)(図6(a))。
なお、ゲート電極印加パルス幅制限指令回路INSG1に、電流/電圧変換回路IVTの出力であるIVTOを入力させ、ゲート電極印加パルス幅制限指令回路INSG1がスイッチング電流ISWの大きさに応じた指令信号PWを発生させるようにしてもよい。
このようにすると、ゲート電極駆動制御部10は、スイッチング電流ISWが大きい場合(負電流が大きい場合)、負電流が小さい場合と比較してゲート電極印加パルス幅がよくなるようにしてゲート電極Gを駆動する。
また、ゲート電極印加パルス幅指令回路INSG1を省略し、ワンショット回路ONES1からパルス幅制御信号PWを出力させるようにしてもよい(ワンショット回路ONES1の出力PONES1を、ゲート電極駆動制御部10に入力するパルス幅制御信号PWとしてもよい)。
ワンショット回路ONES1や、ゲート電極印加パルス幅制限指令回路INSG1は、負電流の大きさ、気温等でパルス幅制限指令信号のパルス幅が変化するようにしてもよい。
The pulse width restriction command signal PW is input to the gate electrode drive control unit 10. The gate electrode drive control unit 10 is a circuit that generates a drive control signal for the gate electrode G. A gate electrode drive voltage is generated from the power supply VDD (a drive pulse for the gate electrode G is generated). The pulse width of the gate electrode drive pulse is corrected by the pulse width restriction command signal PW (applied to the gate electrode G). The period of the saturation voltage of the gate voltage VGS is shortened) (FIG. 6A).
Note that IVTO, which is the output of the current / voltage conversion circuit IVT, is input to the gate electrode application pulse width restriction command circuit INSG1, and the gate electrode application pulse width restriction command circuit INSG1 receives a command signal PW corresponding to the magnitude of the switching current ISW. May be generated.
In this way, the gate electrode drive control unit 10 sets the gate electrode G so that the gate electrode application pulse width is improved when the switching current ISW is large (when the negative current is large) compared to when the negative current is small. To drive.
Alternatively, the gate electrode application pulse width command circuit INSG1 may be omitted, and the pulse width control signal PW may be output from the one-shot circuit ONES1 (the output PONS1 of the one-shot circuit ONES1 is input to the gate electrode drive control unit 10). The pulse width control signal PW may be used).
The one-shot circuit ONES1 and the gate electrode application pulse width restriction command circuit INSG1 may be configured such that the pulse width of the pulse width restriction command signal changes depending on the magnitude of negative current, temperature, and the like.
このようにすると、ゲート電圧VGS(ゲート電極印加パルス)は飽和電圧の時間幅(オンパルス幅、オン信号の時間幅)が補正前の広い幅(点線)は補正後に狭い幅(実線)となる。
その結果、ゲート電流IGが図6(b)のように変化する。
In this way, the gate voltage VGS (gate electrode application pulse) has a saturation voltage time width (on-pulse width, on-signal time width) that is wide before correction (dotted line) becomes narrow after correction (solid line).
As a result, the gate current IG changes as shown in FIG.
そしてドレイン電圧VDSは大きなリンギング(VDSR)が小さくなるかあるいはなくなる。大きなリンギングによる過電圧破壊のリスクが抑制される。異常発振のリスクも抑制される。
なお、ゲート電極印加パルス幅制限指令回路INSG1に電流/電圧変換回路IVTの出力INVOも入力させ、負電流の大きさに対応してオン信号パルス幅を変化させるようにしてもよい(例えば、負電流が大きいとき、オン信号パルス幅をより小さくするSに例を出すようにする)。
また、スイッチング電流ISWの大きな振動(ISWR)も減少する。スイッチング電流ISWが過大にあることによる過電流破壊も抑制される。
上記の図6、図7の例では、スイッチング電流検出器DISW、又は更に電流/電圧変換回路IVTやコンパレーターOPERを含む回路が負電流検出部20に対応する。ゲート電極印加パルス幅指令回路INSG1、又は更にワンショット回路ONES1等を含む回路が補正制御部40に対応する。
Then, the large ringing (VDSR) of the drain voltage VDS is reduced or eliminated. The risk of overvoltage breakdown due to large ringing is suppressed. The risk of abnormal oscillation is also suppressed.
Note that the output INVO of the current / voltage conversion circuit IVT may also be input to the gate electrode application pulse width restriction command circuit INSG1, and the ON signal pulse width may be changed according to the magnitude of the negative current (for example, negative When the current is large, an example is given for S which makes the ON signal pulse width smaller).
In addition, large oscillation (ISWR) of the switching current ISW is also reduced. Overcurrent breakdown due to an excessive switching current ISW is also suppressed.
In the examples of FIGS. 6 and 7 described above, the switching current detector DISW, or a circuit including the current / voltage conversion circuit IVT and the comparator OPER corresponds to the negative current detection unit 20. A circuit including the gate electrode application pulse width command circuit INSG1 or the one-shot circuit ONES1 corresponds to the correction control unit 40.
(6)ゲート電極を流れるゲート電流の電流値制御(ゲート電流補正制御)
図8(a)〜(f)を用いて、実施形態1に係る半導体スイッチ制御回路1でゲート電流IGの補正制御をする場合(ゲート電流補正制御)についてタイミングチャートを使って説明する。
これは、負電流の検出値に関する情報に基づいて、ゲート電極を流れるゲート電流の電流値を補正制御する例である。
図8(a)はゲート電圧VGSのタイミングチャート、(b)はゲート電流IGのタイミングチャート、(c)はドレイン電圧VDSのタイミングチャート、(d)はスイッチング電流ISWのタイミングチャート、(e)は過負電流検出信号DTのタイミングチャート、(f)はゲート電流制限指令信号GIのタイミングチャートである。
図9は実施形態1に係る半導体スイッチ制御回路1でゲート電流補正制御をする駆動制御部の回路図であり、図8と図9とを併せて説明する。
(6) Current value control of gate current flowing through the gate electrode (gate current correction control)
The case where the semiconductor switch control circuit 1 according to the first embodiment performs correction control of the gate current IG (gate current correction control) will be described using timing charts with reference to FIGS.
This is an example of correcting and controlling the current value of the gate current flowing through the gate electrode based on the information related to the detected value of the negative current.
8A is a timing chart of the gate voltage VGS, FIG. 8B is a timing chart of the gate current IG, FIG. 8C is a timing chart of the drain voltage VDS, FIG. 8D is a timing chart of the switching current ISW, and FIG. A timing chart of the overnegative current detection signal DT, (f) is a timing chart of the gate current limit command signal GI.
FIG. 9 is a circuit diagram of a drive control unit that performs gate current correction control in the semiconductor switch control circuit 1 according to the first embodiment, and FIGS. 8 and 9 will be described together.
ゲート電圧VGSに大きなリンギングが生ずる異常時の補正制御について説明する。図6(a)〜(f)、図7と共通する点が多いので共通点については極力説明を省略する。
点線で示す波形が補正前の状態(ドレイン電圧VDSにリンギング(VDSR)を生ずる等した異常時)を示す。実線は補正制御後の波形である。
点線で示す補正前の状態(図8(a)〜(d))は、異常時の説明図(図5(a)〜(d))と同じである。
図8、図9について概略説明するが、詳細は図5あるいは図4の説明等を適用することとし、ここでの説明は省略する。
The correction control at the time of abnormality that causes large ringing in the gate voltage VGS will be described. Since there are many points in common with FIGS. 6A to 6F and FIG. 7, description of common points is omitted as much as possible.
A waveform indicated by a dotted line shows a state before correction (during an abnormality such as ringing (VDSR) in the drain voltage VDS). The solid line is the waveform after correction control.
The state before correction (FIGS. 8A to 8D) indicated by a dotted line is the same as the explanatory diagram at the time of abnormality (FIGS. 5A to 5D).
Although FIG. 8 and FIG. 9 will be schematically described, the details of FIG. 5 or FIG. 4 are applied for details, and description thereof is omitted here.
ゲート電極GにT0のタイミングでオンのゲート電圧VGS(オンパルス)が印加されると(図8(a))、異常状態ではドレイン電圧VDSが一時負(VDSD)となる(図8(c))。そして、スイッチング電流ISWが負(ISWD)となる(図8(d))。これがダイオードBDに流れる負電流である。
スイッチング電流はスイッチング電流検出器DISWで検出されるが、電流/電圧変換回路IVTで電圧値に変換され、その信号IVTOがコンパレーターOPERに入力され、コンパレーターOPERから過負電流検出信号DTが出る(図9、図8(e))。
過負電流検出信号DTが出てワンショット回路ONES2に入力されると、ワンショット回路ONES2からワンショットパルスPONES2が出てゲート電流制限指令信号発生回路INSG2に入力されゲート電流制限指令信号GIが出力される(図8(f))。
When the ON gate voltage VGS (ON pulse) is applied to the gate electrode G at the timing of T0 (FIG. 8A), the drain voltage VDS temporarily becomes negative (VDSD) in the abnormal state (FIG. 8C). . Then, the switching current ISW becomes negative (ISWD) (FIG. 8 (d)). This is a negative current flowing through the diode BD.
The switching current is detected by the switching current detector DISW, but is converted into a voltage value by the current / voltage conversion circuit IVT, the signal IVTO is input to the comparator OPER, and the overnegative current detection signal DT is output from the comparator OPER. (FIG. 9, FIG. 8 (e)).
When the overnegative current detection signal DT is output and input to the one-shot circuit ONES2, the one-shot pulse PONS2 is output from the one-shot circuit ONES2 and input to the gate current limit command signal generation circuit INSG2, and the gate current limit command signal GI is output. (FIG. 8F).
図9に図示されるように、ゲートGには抵抗RVG(RVG1、RVG2、・・RVGn−1)と、スイッチSWV(SWV1、SWV2、・・SWVn)が直接又は間接的に接続されている。ゲート電流制限指令信号発生回路INSG2はワンショット回路ONES2の出力PONES2と、電流/電圧変換回路IVTの出力が入力され、ワンショット回路ONES2の出力PONES2が立ち上がっている間(図8(f)参照)、ゲート電流IGを制限する。 As shown in FIG. 9, a resistor RVG (RVG1, RVG2,... RVGn-1) and a switch SWV (SWV1, SWV2,... SWVn) are directly or indirectly connected to the gate G. The gate current limit command signal generation circuit INSG2 receives the output PONS2 from the one-shot circuit ONES2 and the output from the current / voltage conversion circuit IVT, and the output PONS2 from the one-shot circuit ONES2 rises (see FIG. 8 (f)). Limit the gate current IG.
ゲート電流制限指令信号発生回路INSG2に、電流/電圧変換回路IVTの出力であるIVTOを入力させ、ゲート電流制限指令信号発生回路INSG2がスイッチング電流ISWの大きさに応じた指令信号(例えば、負電流が大きいときにはゲート電流をより小さくする指令信号)を発生させるようにしてもよい。 The gate current limit command signal generation circuit INSG2 is supplied with IVTO that is the output of the current / voltage conversion circuit IVT, and the gate current limit command signal generation circuit INSG2 receives a command signal (for example, a negative current) according to the magnitude of the switching current ISW. (Command signal for reducing the gate current) may be generated when the current is large.
スイッチング電流ISWが負電流でない場合(正確にはダイオードに流れる電流、スイッチング電流ISWを検出することによりダイオードに流れる電流を検出する)は、スイッチSWV1をオンする(他のスイッチSWV2、・・はオフ)。この場合、ゲート電流IGの制限は行わない。 When the switching current ISW is not a negative current (exactly, the current flowing through the diode, the current flowing through the diode is detected by detecting the switching current ISW), the switch SWV1 is turned on (the other switches SWV2,. ). In this case, the gate current IG is not limited.
スイッチング電流ISWが負電流であっても、ごく小さな負電流である場合は、スイッチSWV1をオンし(他のスイッチSWV2・・はオフ)、ゲート電流IGの制限を行わないようにしてもよい。 Even if the switching current ISW is a negative current, if the switching current ISW is a very small negative current, the switch SWV1 may be turned on (the other switches SWV2,... Are off), and the gate current IG may not be limited.
スイッチング電流ISWの負電流が小さいながらもゲート電流IGの制限をすることが必要な場合、スイッチSWV2をオンする(他のスイッチSWV1、・・はオフ)。すると、ゲート電流IGは抵抗RVG1を通して流れる電流となり、その分、電流値が制限される。 When it is necessary to limit the gate current IG while the negative current of the switching current ISW is small, the switch SWV2 is turned on (the other switches SWV1,... Are off). Then, the gate current IG becomes a current flowing through the resistor RVG1, and the current value is limited accordingly.
スイッチング電流ISWの負電流が更に大きい場合、スイッチSWV3をオンする(他のスイッチSWV1、SWV2、・・はオフ)。すると、ゲート電流IGは抵抗RVG1と抵抗RVG2を通して流れる電流となり、その分、更に電流値が制限される。
スイッチSWVをn個使用した場合、スイッチSWVnをオンさせた場合(他のスイッチSWV1、SWV2、・・はオフ)、ゲート電流IGは抵抗RVG1〜抵抗RVGn−1の全てを通して流れる電流となり、更に電流値が制限される。
When the negative current of the switching current ISW is further larger, the switch SWV3 is turned on (the other switches SWV1, SWV2,... Are turned off). Then, the gate current IG becomes a current flowing through the resistor RVG1 and the resistor RVG2, and the current value is further limited by that amount.
When n switches SWV are used, when the switch SWVn is turned on (the other switches SWV1, SWV2,... Are off), the gate current IG becomes a current that flows through all of the resistors RVG1 to RVGn-1, and further Value is limited.
図8(b)に示すように補正前のゲート電流IG(点線)は、補正後には電流量が減っている(実線)。
ゲート電流IGが補正されると、ドレイン電圧VDSの立ち上がり時の大きなリンギング(VDSR)が小さくなるか殆どなくなる(図8(c))。
また、スイッチング電流ISWの立ち下がり時の大きな振動(ISWR)も小さくなるか殆どなくなる(図8(d))。
As shown in FIG. 8B, the current amount of the gate current IG (dotted line) before correction decreases after the correction (solid line).
When the gate current IG is corrected, the large ringing (VDSR) at the rise of the drain voltage VDS is reduced or almost eliminated (FIG. 8C).
Further, the large vibration (ISWR) at the fall of the switching current ISW is reduced or almost eliminated (FIG. 8D).
このように、異常状態では、ドレイン電圧VDSに大きなリンギングが生じたり(波形VDSR)、スイッチング電流ISWに大きな振動が生ずる(波形ISWR)が、本発明ではその前兆として、スイッチング電流ISWにも負の波形ISWDが出ていることに着目し、スイッチング電流ISWの負の波形ISWD、即ち、ダイオードの負電流を検出してゲート電流IGを補正制御することで大きなリンギング等を抑制する。 As described above, in the abnormal state, a large ringing occurs in the drain voltage VDS (waveform VDSR) and a large vibration occurs in the switching current ISW (waveform ISWR). Focusing on the appearance of the waveform ISWD, the negative waveform ISWD of the switching current ISW, that is, the negative current of the diode is detected and the gate current IG is corrected and controlled to suppress large ringing and the like.
より詳しく説明する。
図9のスイッチング電流検出器DISW、電流/電圧変換回路IVT、コンパレーターOPER、過負電流検出信号DT、比較電圧VREF等については図7と同様であり、説明を省略する。
This will be described in more detail.
The switching current detector DISW, current / voltage conversion circuit IVT, comparator OPER, overnegative current detection signal DT, comparison voltage VREF, and the like in FIG. 9 are the same as those in FIG.
図9に示す回路では、コンパレーターOPERの出力(過負電流検出信号DT)をワンショット回路ONES2に入力する。コンパレーターOPERの出力(過負電流検出信号DT)の立ち上がりでワンショット回路ONES2がワンショットパルスPONES2PWを立ち上げ、予め決められた一定期間後立ち下げる。ワンショット回路ONES2の出力PONES2をゲート電流制限指令信号発生回路INSG2に入力し、図8(f)に示すゲート電流制限指令信号GIを出力させる。 In the circuit shown in FIG. 9, the output of the comparator OPER (overnegative current detection signal DT) is input to the one-shot circuit ONES2. The one-shot circuit ONES2 raises the one-shot pulse PONES2PW at the rise of the output of the comparator OPER (overnegative current detection signal DT), and falls after a predetermined period. The output PONES2 of the one-shot circuit ONES2 is input to the gate current limit command signal generation circuit INSG2, and the gate current limit command signal GI shown in FIG.
ゲート電流制限指令信号GIのパルス幅は、例えばゲート電圧VGSが飽和状態(スイッチオン状態)である時間幅以上とする。スイッチング電流ISWがT0で立ち上がりゲート電圧VGSが低下する(スイッチオフ状態に移行する)タイミングT1近傍で大きく波打つのが終わると同程度のタイミングあるいはそれ以上に長いタイミングとするとよい。ゲート電流制限指令信号GIが出ている間(飽和状態の間)、ゲート電流IGの電流値を抑制する。
なお、ゲート電流制限指令信号発生回路INSG2を省略し、ワンショット回路ONES2からゲート電流制限指令信号GIを出力させるようにしてもよい(ワンショット回路ONES2の出力PONES2をゲート電流制限指令信号GIとしてもよい)。
また、電流/電圧変換回路IVTの出力IVTOをゲート電流制限指令信号発生回路INSG2に入力させ、負電流の大きさに応じてゲート電流制限指令信号を変化させてもよい(例えば、負電流が大きい場合、ゲート電流をより小さくする指令信号を出すようにする)。
The pulse width of the gate current limit command signal GI is, for example, not less than the time width during which the gate voltage VGS is saturated (switch-on state). When the switching current ISW rises at T0 and the gate voltage VGS decreases (shifts to the switch-off state), when the undulation ends largely near the timing T1, the timing may be set to the same level or longer. While the gate current limit command signal GI is output (during saturation), the current value of the gate current IG is suppressed.
The gate current limit command signal generation circuit INSG2 may be omitted, and the gate current limit command signal GI may be output from the one-shot circuit ONES2 (the output PONS2 of the one-shot circuit ONES2 may be used as the gate current limit command signal GI). Good).
Further, the output IVTO of the current / voltage conversion circuit IVT may be input to the gate current limit command signal generation circuit INSG2, and the gate current limit command signal may be changed according to the magnitude of the negative current (for example, the negative current is large). If so, issue a command signal to make the gate current smaller).
図9の回路ではスイッチSWV(SWV1〜SWVn)や抵抗RVG(RVG1〜RVGn−1)を使用してゲート電流IGを制限したが、その代わりに定電流源と使用してもよい。
例えば、ゲート電流制限指令信号発生回路INSG2から制限指令信号GIが出たら、ゲート電極Gを定電流源と接続し、ゲート電極Gとゲート電極Gを流れる電流が定電流源を流れる電流とする。定電流源から供給される定電流は一定の値の電流である。
定電流の大きさが異なる定電流源を複数設け、電流/電圧変換回路INVで検出された電流の大きさ(負電流の大きさ)に対応して、複数の定電流源の中の1つがゲート電極Gと接続され、負電流の大きさに対応したゲート電流IGが供給されるようにしてもよい。
In the circuit of FIG. 9, the switch SWV (SWV1 to SWVn) and the resistor RVG (RVG1 to RVGn-1) are used to limit the gate current IG, but instead, a constant current source may be used.
For example, when the limit command signal GI is output from the gate current limit command signal generation circuit INSG2, the gate electrode G is connected to a constant current source, and the current flowing through the gate electrode G and the gate electrode G is set as the current flowing through the constant current source. The constant current supplied from the constant current source is a constant value current.
A plurality of constant current sources having different constant current magnitudes are provided, and one of the constant current sources corresponds to the magnitude of the current detected by the current / voltage conversion circuit INV (the magnitude of the negative current). A gate current IG connected to the gate electrode G and corresponding to the magnitude of the negative current may be supplied.
定電流源はゲート電極方向に流れる電流の定電流源、その逆方向の定電流源の一方だけでも良いが、双方を使うと更によい。負電流が検出されたら、検出時からゲート電圧の立ち下がり(T1)まで、あるいはT1を少し延長した期間、あるいは1周期(T0の少し後の負電流検出時からT2まで)、双方の定電流源をゲート電極に接続させる。
あるいは、ゲート電流が正の場合は、正方向の定電流源をゲート電極に接続し、ゲート電流が負の場合は負方向の定電流源をゲート電極に接続する。例えば、所定値の負電流が検出されたら正方向の定電流源をゲート電極に接続する。ゲート電圧VGSが立ち下がったら負方向の定電流源をゲート電極に接続する。
The constant current source may be only one of the constant current source of the current flowing in the direction of the gate electrode and the constant current source in the opposite direction, but it is more preferable to use both. If a negative current is detected, both constant currents are detected from the time of detection until the fall of the gate voltage (T1), a period in which T1 is slightly extended, or one cycle (from the time of negative current detection slightly after T0 to T2). A source is connected to the gate electrode.
Alternatively, when the gate current is positive, the constant current source in the positive direction is connected to the gate electrode, and when the gate current is negative, the constant current source in the negative direction is connected to the gate electrode. For example, when a negative current having a predetermined value is detected, a positive constant current source is connected to the gate electrode. When the gate voltage VGS falls, a constant current source in the negative direction is connected to the gate electrode.
ゲート電流IGの値量が減少すると、ドレイン電圧VDSは立ち上がり時(スイッチオフ時)の大きなリンギングが小さくなるか殆ど無くなる(図8(c))。図8(c)の点線はゲート電流IGを抑制しない場合(補正前)の点線に比べ、ゲート電流IGを抑制した場合(補正後)には実線のように大きなリンギングが問題ないレベルまで小さくなることを図示している。
その結果、異常発振が抑制される。過電流破壊等も抑制される。
When the value of the gate current IG decreases, the drain voltage VDS has little or almost no large ringing at the time of rising (when the switch is turned off) (FIG. 8C). The dotted line in FIG. 8C is smaller than the dotted line in the case where the gate current IG is not suppressed (before correction) when the gate current IG is suppressed (after correction), as shown by the solid line, to a level where there is no problem with large ringing. This is illustrated.
As a result, abnormal oscillation is suppressed. Overcurrent breakdown is also suppressed.
ゲート電流IGが抑制された結果(図8(b))、スイッチング電流ISWの大きな振動も抑制される。図8(d)に示すように、スイッチがオンからオフに移行するタイミング(T1近傍)において、ゲート電流IGが制御されていない状態(補正前)ではスイッチング電流ISWは大きく振動していた(点線)が、ゲート電流IGを制限した状態(補正後)には振動は問題ないレベルまで小さくなる(実線)か、あるいは殆どなくなる。
その結果、過電流破壊等も抑制される。
As a result of the suppression of the gate current IG (FIG. 8B), a large oscillation of the switching current ISW is also suppressed. As shown in FIG. 8D, the switching current ISW oscillated greatly (dotted line) when the gate current IG is not controlled (before correction) at the timing when the switch shifts from on to off (near T1). However, in a state where the gate current IG is limited (after correction), the vibration is reduced to a level where there is no problem (solid line) or almost eliminated.
As a result, overcurrent breakdown and the like are also suppressed.
なお、上記のようにすると、ゲート電圧VGDの立ち上がりで発生する負電流を検出してゲート電流IGを制御する。スイッチング電流ISWが本格的に流れる最初に制御するため過電流破壊等を一層抑制できる場合がある。
上記の図8、図9の例では、スイッチング電流検出器DISW、又は更に電流/電圧変換回路IVTやコンパレーターOPERを含む回路が負電流検出部20に対応する。ゲート電流制限指令信号発生回路INSG2、又は更にワンショット回路ONES2やSWKを含む回路が補正制御部40に対応する。
Note that, as described above, the negative current generated at the rise of the gate voltage VGD is detected to control the gate current IG. Since the control is performed first when the switching current ISW flows in earnest, overcurrent breakdown may be further suppressed.
In the examples of FIGS. 8 and 9 described above, the switching current detector DISW, or a circuit including the current / voltage conversion circuit IVT and the comparator OPER corresponds to the negative current detection unit 20. The gate current limit command signal generation circuit INSG2 or a circuit including the one-shot circuit ONES2 and SWK corresponds to the correction control unit 40.
(7)ゲート電圧の電圧値の制御(ゲート電圧補正制御)
図10(a)〜(f)を用いて、実施形態1に係る半導体スイッチ制御回路1でゲート電圧制御をする場合(ゲート電圧補正制御をする場合)についてタイミングチャートを使って説明する。
これは、負電流の検出値に関する情報に基づいて、ゲート電圧の電圧値を補正するゲート電圧補正制御をする例である。
図10(a)はゲート電圧VGSのタイミングチャート、(b)はゲート電流IGのタイミングチャート、(c)はドレイン電圧VDSのタイミングチャート、(d)はスイッチング電流ISWのタイミングチャート、(e)は過負電流検出信号DTのタイミングチャート、(f)はゲート電圧制限指令信号GVのタイミングチャートである。
図11は実施形態1に係る半導体スイッチ制御回路でゲート電圧制御(補正)をする駆動制御部の回路図で、図10と併せて説明する。
(7) Control of gate voltage value (gate voltage correction control)
A case where gate voltage control is performed in the semiconductor switch control circuit 1 according to the first embodiment (when gate voltage correction control is performed) will be described using timing charts with reference to FIGS.
This is an example of performing gate voltage correction control for correcting the voltage value of the gate voltage based on the information regarding the detected value of the negative current.
10A is a timing chart of the gate voltage VGS, FIG. 10B is a timing chart of the gate current IG, FIG. 10C is a timing chart of the drain voltage VDS, FIG. 10D is a timing chart of the switching current ISW, and FIG. A timing chart of the overnegative current detection signal DT, (f) is a timing chart of the gate voltage limit command signal GV.
FIG. 11 is a circuit diagram of a drive control unit that performs gate voltage control (correction) in the semiconductor switch control circuit according to the first embodiment, which will be described together with FIG.
ゲート電圧VGSに大きなリンギングが生ずる異常時の補正制御について説明する。図6(a)〜(f)、図7等と共通する点が多いので共通点については極力説明を省略する。
点線で示す波形が補正前の状態(ドレイン電圧VDSに大きなリンギング(VDSR)を生ずる等した異常時)を示す。実線は補正制御後の波形である。
点線で示す補正前の状態(図10(a)〜(d))は、異常時の説明図(図5(a)〜(d))と同じである。
The correction control at the time of abnormality that causes large ringing in the gate voltage VGS will be described. Since there are many points in common with FIGS. 6A to 6F, FIG. 7 and the like, description of common points is omitted as much as possible.
A waveform indicated by a dotted line indicates a state before correction (during an abnormality such as a large ringing (VDSR) in the drain voltage VDS). The solid line is the waveform after correction control.
The states before correction (FIGS. 10A to 10D) indicated by dotted lines are the same as the explanatory diagrams at the time of abnormality (FIGS. 5A to 5D).
図10(a)〜(d)で点線で示すのは補正前の波形であり、異常状態の図5(a)〜(d)の波形と同じである。説明も同じである。
図10、図11について概略説明するが、詳細は図5あるいは図4の説明等を適用することとし、ここでの説明は省略する。
In FIGS. 10A to 10D, a dotted line indicates a waveform before correction, which is the same as the waveforms in FIGS. 5A to 5D in the abnormal state. The explanation is the same.
Although FIG. 10 and FIG. 11 are schematically described, the details of FIG. 5 or FIG. 4 are applied for details, and the description thereof is omitted here.
ゲート電極GにT0のタイミングでオンのゲート電圧VGS(オンパルス)が印加されると(図10(a))、異常状態ではドレイン電圧VDSが一時負(VDSD)となる(図10(c))。そして、スイッチング電流ISWが負(ISWD)となる(図10(d))。これがダイオードBDに流れる負電流である。 When the ON gate voltage VGS (ON pulse) is applied to the gate electrode G at the timing of T0 (FIG. 10A), the drain voltage VDS temporarily becomes negative (VDSD) in the abnormal state (FIG. 10C). . Then, the switching current ISW becomes negative (ISWD) (FIG. 10 (d)). This is a negative current flowing through the diode BD.
スイッチング電流はスイッチング電流検出器DISWで検出されるが、電流/電圧変換回路IVTで電圧値に変換されコンパレーターOPERから過負電流検出信号DTが出る(図11、図10(e))。
過負電流検出信号DTが出るとワンショット回路ONES3からワンショットパルスPONES3が出て、ワンショットパルスPONES3がゲート電圧制限指令信号発生回路INSG3に入力されゲート電圧制限指令信号GVが出力される(図10(f))。
The switching current is detected by the switching current detector DISW, but is converted into a voltage value by the current / voltage conversion circuit IVT, and an overnegative current detection signal DT is output from the comparator OPER (FIGS. 11 and 10 (e)).
When the overnegative current detection signal DT is output, the one-shot pulse PONES3 is output from the one-shot circuit ONES3, the one-shot pulse PONS3 is input to the gate voltage limit command signal generation circuit INSG3, and the gate voltage limit command signal GV is output (FIG. 10 (f)).
ゲート電圧制限指令信号GVによりゲート電極Gに印加するゲート電圧VGSを補正する。
図11の回路については後述するが、ゲート電圧制限指令信号GVが出ると、ゲート電極Gに印加されるゲート電圧VGS(パルス)の電圧値は補正前(点線)が補正後(実線)には下がる(図10(a))。
The gate voltage VGS applied to the gate electrode G is corrected by the gate voltage restriction command signal GV.
The circuit of FIG. 11 will be described later. When the gate voltage limit command signal GV is output, the voltage value of the gate voltage VGS (pulse) applied to the gate electrode G is not corrected (dotted line) but after corrected (solid line). Lower (FIG. 10A).
ゲート電圧VGSの電圧値が補正されると、ドレイン電圧VDSの立ち上がり時の大きなリンギング(VDSR)が小さくなるか殆どなくなる(図10(c))。
また、スイッチング電流ISWの立ち下がり時の大きな振動(ISWR)も小さくなるか殆どなくなる(図10(d))。
When the voltage value of the gate voltage VGS is corrected, the large ringing (VDSR) at the rise of the drain voltage VDS is reduced or almost eliminated (FIG. 10C).
Further, the large vibration (ISWR) at the fall of the switching current ISW is reduced or almost eliminated (FIG. 10 (d)).
このように、異常状態では、ドレイン電圧VDSに大きなリンギングが生じたり(波形VDSR)、スイッチング電流ISWに大きな振動が生ずる(波形ISWR)が、本発明ではその前兆として、スイッチング電流ISWにも負の波形ISWDが出ていることに着目し、スイッチング電流ISWの負の波形ISWD、即ち、ダイオードの負電流を検出してゲート電圧VGSを補正制御することで大きなリンギング等を抑制する。 As described above, in the abnormal state, a large ringing occurs in the drain voltage VDS (waveform VDSR) and a large vibration occurs in the switching current ISW (waveform ISWR). Focusing on the appearance of the waveform ISWD, the negative waveform ISWD of the switching current ISW, that is, the negative current of the diode is detected, and the gate voltage VGS is corrected and controlled to suppress large ringing and the like.
より詳しく説明する。
図11のスイッチング電流検出器DISW、電流/電圧変換回路IVT、コンパレーターOPER、過負電流検出信号DTについては図7と同様であり、説明を省略する。
図11に示すように、コンパレーターOPERの出力(過負電流検出信号DT)をワンショット回路ONES3に入力する。コンパレーターOPERの出力(過負電流検出信号DT)の立ち上がりでワンショット回路ONES3がワンショットパルスPONES3PWを立ち上げ、予め決められた一定期間後立ち下がる。ワンショット回路ONES3の出力PONES3をゲート電圧制限指令信号発生回路INSG3に入力し、図10(f)のゲート電圧制限指令信号GVを出力させる。
This will be described in more detail.
The switching current detector DISW, current / voltage conversion circuit IVT, comparator OPER, and overnegative current detection signal DT in FIG. 11 are the same as those in FIG.
As shown in FIG. 11, the output of the comparator OPER (overnegative current detection signal DT) is input to the one-shot circuit ONES3. The one-shot circuit ONES3 raises the one-shot pulse PONES3PW at the rise of the output of the comparator OPER (overnegative current detection signal DT), and falls after a predetermined period. The output PONES3 of the one-shot circuit ONES3 is input to the gate voltage limit command signal generation circuit INSG3, and the gate voltage limit command signal GV of FIG.
ゲート電圧制限指令信号GVの出力パルス幅はゲート電圧VGSが飽和状態(スイッチオン状態)の時間以上に長くする。スイッチング電流ISWがT0で立ち上がりゲート電圧VGSが低下する(スイッチオフ状態に移行する)タイミングT1近傍で大きく波打つのが終わると同程度のタイミングあるいはそれ以上に長いタイミングとするとよい。ゲート電圧制限指令信号GVが出ている間(飽和状態の間)、ゲート電圧VGSの電圧値を抑制する。 The output pulse width of the gate voltage limit command signal GV is made longer than the time during which the gate voltage VGS is saturated (switch-on state). When the switching current ISW rises at T0 and the gate voltage VGS decreases (shifts to the switch-off state), when the undulation ends largely near the timing T1, the timing may be set to the same level or longer. While the gate voltage limit command signal GV is output (during the saturation state), the voltage value of the gate voltage VGS is suppressed.
なお、ゲート電圧制限指令信号発生回路INSG3を省略し、ワンショット回路ONES3からゲート電圧制限指令信号GVを出力させるようにしてもよい(ワンショット回路ONES3の出力PONES3をゲート電圧制限指令信号GVとしてもよい)。 The gate voltage limit command signal generation circuit INSG3 may be omitted and the gate voltage limit command signal GV may be output from the one-shot circuit ONES3 (the output PONS3 of the one-shot circuit ONES3 may be used as the gate voltage limit command signal GV). Good).
ゲート電圧制限指令信号GVが出ると、ゲート電圧VGSの大きさ(振幅)が制限される。図10(a)はゲート電圧VGSのピークが制限される様子を示す。
簡単に説明すると、図11に示すように、ゲート電圧制限指令信号GVが出ると、ゲート電圧制限指令信号GVはゲート駆動電圧調整部CGVに入力される。ゲート駆動電圧調整部CGVは電源電圧VDDからゲート駆動用電圧(最大値)を作り出す回路である。ゲート電圧制限指令信号GVが入力されると、ゲート駆動用電圧(最大値)を低くする。ゲート電極駆動制御部10は、ゲート駆動電圧調整部CGVにより調整されたゲート駆動用電圧を使用してゲート電極Gを駆動する。
When the gate voltage limit command signal GV is output, the magnitude (amplitude) of the gate voltage VGS is limited. FIG. 10A shows how the peak of the gate voltage VGS is limited.
Briefly, as shown in FIG. 11, when the gate voltage limit command signal GV is output, the gate voltage limit command signal GV is input to the gate drive voltage adjustment unit CGV. The gate drive voltage adjustment unit CGV is a circuit that generates a gate drive voltage (maximum value) from the power supply voltage VDD. When the gate voltage limit command signal GV is input, the gate drive voltage (maximum value) is lowered. The gate electrode drive control unit 10 drives the gate electrode G using the gate drive voltage adjusted by the gate drive voltage adjustment unit CGV.
例えば、負電流が大きい場合により低い電圧(VGS)をゲート電極Gに印加する。あるいは負電流の流れる時間が長い場合に、最初にゲート電極Gに印加する電圧(正常時の電圧より低い電圧)を一定時間後にはより低い電圧に切り替える方法もある。
なお、ゲート電圧制限指令信号発生回路INSG3に、電流/電圧変換回路IVTの出力であるIVTOを入力させ、ゲート電圧制限指令信号発生回路INSG3がスイッチング電流ISW(負電流)の大きさに応じた指令信号GVを発生させるようにしてもよい。
For example, a lower voltage (VGS) is applied to the gate electrode G when the negative current is large. Alternatively, when the negative current flows for a long time, there is a method in which the voltage (voltage lower than the normal voltage) first applied to the gate electrode G is switched to a lower voltage after a certain time.
Note that IVTO, which is the output of the current / voltage conversion circuit IVT, is input to the gate voltage limit command signal generation circuit INSG3, and the gate voltage limit command signal generation circuit INSG3 receives a command corresponding to the magnitude of the switching current ISW (negative current). The signal GV may be generated.
このようにすると、ゲート駆動電圧調整部CGVは、スイッチング電流ISWが大きい場合(負電流が大きい場合)、負電流が小さい場合と比較してゲート駆動電圧(最大値)がより小さなゲート駆動電圧をゲート電極駆動制御部10に供給する。そしてゲート電極駆動制御部10はより制限されたゲート電圧(より小さなゲート電圧)でゲート電極Gを駆動する。 In this way, the gate drive voltage adjusting unit CGV generates a gate drive voltage having a smaller gate drive voltage (maximum value) when the switching current ISW is large (when the negative current is large) than when the negative current is small. This is supplied to the gate electrode drive control unit 10. Then, the gate electrode drive control unit 10 drives the gate electrode G with a more limited gate voltage (smaller gate voltage).
図10(a)に示されるように、ゲート電圧VGSのピーク(点線で示す異常時のゲート電圧VGS)が実線のように下降すると、図10(b)のゲート電流IGのピーク(点線)が低くなる(実線)。あるいはゲート電流IGの正方向の電流値と時間で囲まれた面積、またはゲート電流IGの負方向の電流値と時間で囲まれた面積が小さくなる。すると、ゲート電圧VDSの異常時におけるスイッチオフタイミングT1(T3、T5)での大きなリンギング(点線)も小さくなる(実線)かあるいは殆ど無くなり異常発振が抑制される。スイッチング電流ISWもスイッチ織るタイミングT1(T3、T5)の大きな振動(点線)が小さくなる(実線)か、あるいは殆ど無くなる。 As shown in FIG. 10A, when the peak of the gate voltage VGS (the gate voltage VGS at the time of abnormality shown by the dotted line) falls as shown by the solid line, the peak (dotted line) of the gate current IG in FIG. Lower (solid line). Alternatively, the area surrounded by the current value and time in the positive direction of the gate current IG, or the area surrounded by the current value and time in the negative direction of the gate current IG becomes small. Then, the large ringing (dotted line) at the switch-off timing T1 (T3, T5) when the gate voltage VDS is abnormal becomes small (solid line) or almost disappears, and abnormal oscillation is suppressed. In the switching current ISW, the large vibration (dotted line) at the timing T1 (T3, T5) when the switch is woven becomes small (solid line) or almost disappears.
上記の図10、図11の例では、スイッチング電流検出器DISW、又は更に電流/電圧変換回路IVTやコンパレーターOPERを含む回路が負電流検出部20に対応する。ゲート電圧制限指令信号発生回路INSG3、又は更にワンショット回路ONES3やSWVを含む回路が補正制御部40に対応する。 In the example of FIGS. 10 and 11 described above, the switching current detector DISW, or a circuit including the current / voltage conversion circuit IVT and the comparator OPER corresponds to the negative current detection unit 20. The gate voltage limit command signal generation circuit INSG3, or a circuit including the one-shot circuit ONES3 and SWV corresponds to the correction control unit 40.
ゲート電圧の電圧制御の変形形態
ゲート電圧の電圧制御を図11と異なる回路でおこなう半導体スイッチ制御回路を図12を使用して説明する。図12の回路は、図11同様、ゲート電圧補正制御をする制御部の回路である。
図12で、図11等と同じ符号は図11等と同じ意味を有する。図12の回路を使用する実施形態1−2は、図11と共通する内容が多い。共通する内容については図11等の説明を援用する。図11と合わせて使用した図10の説明も援用する。ここでの説明は極力省略する。
Variation of Gate Voltage Voltage Control A semiconductor switch control circuit that performs gate voltage voltage control in a circuit different from FIG. 11 will be described with reference to FIG. The circuit of FIG. 12 is a circuit of a control unit that performs gate voltage correction control, as in FIG.
12, the same reference numerals as those in FIG. 11 have the same meaning as in FIG. The embodiment 1-2 using the circuit of FIG. 12 has much in common with FIG. The description of FIG. 11 etc. is used about the common content. The description of FIG. 10 used in conjunction with FIG. 11 is also incorporated. The description here is omitted as much as possible.
図12の回路ではゲート電圧VGSが印加されるゲート電極Gに、抵抗RVW(RVW1、RVW2、・・)とスイッチSWW(SWW1、SWW2、・・)が接続され、異常な負電流が検出されると、正常状態でゲート電極Gに印加されるゲート電圧VGSがゲート電極にそのまま印加されず、抵抗RVWで電圧が降下し、その降下電圧がゲート電極Gに印加される。 In the circuit of FIG. 12, the resistor RVW (RVW1, RVW2,...) And the switch SWW (SWW1, SWW2,...) Are connected to the gate electrode G to which the gate voltage VGS is applied, and an abnormal negative current is detected. Then, the gate voltage VGS applied to the gate electrode G in the normal state is not applied to the gate electrode as it is, the voltage drops by the resistor RVW, and the dropped voltage is applied to the gate electrode G.
異常な負電流の検出から簡単に説明する。
スイッチング電流はスイッチング電流検出器DISWで検出されるが、電流/電圧変換回路IVTで電圧値に変換されコンパレーターOPERから過負電流検出信号DTが出る(図12、図10(e))。
過負電流検出信号DTが出ると(図10(e))、ワンショット回路ONES3からワンショットパルスPONES3が出て、ワンショットパルスPONES3がゲート電圧制限指令信号発生回路INSG3に入力されゲート電圧制限指令信号GVが出力される(図10(f))。
This will be described briefly from the detection of an abnormal negative current.
The switching current is detected by the switching current detector DISW, but is converted into a voltage value by the current / voltage conversion circuit IVT, and an overnegative current detection signal DT is output from the comparator OPER (FIGS. 12 and 10 (e)).
When the overnegative current detection signal DT is output (FIG. 10 (e)), the one-shot pulse PONES3 is output from the one-shot circuit ONES3, and the one-shot pulse PONS3 is input to the gate voltage limit command signal generation circuit INSG3. The signal GV is output (FIG. 10 (f)).
負電流が検出されない正常な状態では、図12の回路で、ゲート電圧制限指令信号発生回路INSG3の出力信号GVは、負電流が検出されず正常である旨の出力信号GVであり、SWW1をオンさせ、その他のスイッチSWW2、SWW3、・・をオフさせる。そして、ゲート電圧制限指令信号発生回路INSG3の出力信号GVは、ゲート電極Gに印加されるゲート電圧VGS(正常状態で印加されるゲート電圧VGS)を制限しない(ゲート電圧の波高値を制限しない)。ゲート電圧VGS(正常状態で印加されるゲート電圧VGS)は低くされることなくゲート電極Gに印加される。負電流が検出されてもその大きさが小さくリンギングによる異常発振等の問題が生じない場合も同様にしてもよい。 In a normal state where no negative current is detected, in the circuit of FIG. 12, the output signal GV of the gate voltage limit command signal generation circuit INSG3 is an output signal GV indicating that no negative current is detected and is normal, and SWW1 is turned on. The other switches SWW2, SWW3,... Are turned off. The output signal GV of the gate voltage limit command signal generation circuit INSG3 does not limit the gate voltage VGS applied to the gate electrode G (the gate voltage VGS applied in a normal state) (does not limit the peak value of the gate voltage). . The gate voltage VGS (the gate voltage VGS applied in a normal state) is applied to the gate electrode G without being lowered. Even when a negative current is detected, the magnitude thereof is small, and the same may be applied when a problem such as abnormal oscillation due to ringing does not occur.
検出された負電流の値が、リンギング等の異常状態を発生させる、あるいは発生させる可能性のある値である場合、ゲート電圧制限指令信号発生回路INSG3はスイッチSWW1をオフさせ、スイッチSWW2、SWW3、・・のいずれかをオンさせる出力信号GVを出す。例えばスイッチSWW1がオフ、スイッチSWW2がオン、その他のスイッチSWW3、SWW4、・・がオフされると、ゲート電圧VGSは抵抗RVW1、RVW2、・・で分圧される。そして、抵抗RVW1で電圧降下した電圧がスイッチSWW2を介してゲート電極Gに印加される(図10(a))。そして、ドレイン・ソース間電圧VDSのリンギングが抑制される(図10(c))。スイッチング電流ISWの振動が抑制される(図10(d))。ゲート電流IGも抑制される(図10(b))。
負電流の大きさに対応してゲート電圧VGSの大きさ(降下電圧幅)を変えてもよい。
When the detected negative current value is a value that causes or may cause an abnormal state such as ringing, the gate voltage limit command signal generation circuit INSG3 turns off the switch SWW1, and switches SWW2, SWW3, .. Outputs an output signal GV that turns on one of the following. For example, when the switch SWW1 is turned off, the switch SWW2 is turned on, and the other switches SWW3, SWW4,... Are turned off, the gate voltage VGS is divided by the resistors RVW1, RVW2,. Then, the voltage dropped by the resistor RVW1 is applied to the gate electrode G via the switch SWW2 (FIG. 10A). Then, the ringing of the drain-source voltage VDS is suppressed (FIG. 10C). The vibration of the switching current ISW is suppressed (FIG. 10 (d)). The gate current IG is also suppressed (FIG. 10 (b)).
The magnitude (drop voltage width) of the gate voltage VGS may be changed corresponding to the magnitude of the negative current.
なお、図12で説明する実施形態1−2は、図11の実施形態1で説明したと同様に、ゲート電圧制限指令信号発生回路INSG3に、電流/電圧変換回路IVTの出力であるIVTOを入力させ、ゲート電圧制限指令信号発生回路INSG3がスイッチング電流ISW(負電流)の大きさに応じた指令信号GVを発生させるようにしてもよい。スイッチング電流ISW(負電流)の大きさに応じてオンオフさせるスイッチSWW1、SWW2、・・が変わる信号とする指令信号GVを発生させるようにする。 In the embodiment 1-2 described with reference to FIG. 12, IVTO, which is the output of the current / voltage conversion circuit IVT, is input to the gate voltage limit command signal generation circuit INSG3 in the same manner as described in the first embodiment of FIG. The gate voltage limit command signal generation circuit INSG3 may generate the command signal GV corresponding to the magnitude of the switching current ISW (negative current). A command signal GV is generated as a signal for changing the switches SWW1, SWW2,... To be turned on / off according to the magnitude of the switching current ISW (negative current).
例えば、ゲート電圧制限指令信号発生回路INSG3は、負電流が検出されない場合(あるいはリップリング等の異常が発生しない程度のごく小さな負電流の場合)、スイッチSWW1をオフ、スイッチSWW2をオン、その他のスイッチSWW3、SWW4、・・をオフさせる出力信号GVを出す。ゲート電極Gには何らの制限もされない(電圧を低くされない)ゲート電圧VGSが印加される。 For example, the gate voltage limit command signal generation circuit INSG3 turns off the switch SWW1, turns on the switch SWW2, when no negative current is detected (or a very small negative current that does not cause an abnormality such as lip ring), An output signal GV for turning off the switches SWW3, SWW4,. A gate voltage VGS that is not limited (the voltage is not lowered) is applied to the gate electrode G.
大きな負電流が検出された場合(リップリング等の異常を発生させる可能性のある大きさの負電流検出が検出された場合)、ゲート電圧制限指令信号発生回路INSG3は、スイッチSWW1をオフ、スイッチSWW2をオン、その他のスイッチSWW3、SWW4、・・をオフさせる出力信号GVを出す。そして、抵抗RVW1で電圧降下された電圧がスイッチSWW2を介してゲート電極Gに印加される。 When a large negative current is detected (when a negative current detection that may cause an abnormality such as a lip ring is detected), the gate voltage limit command signal generation circuit INSG3 turns off the switch SWW1 and switches An output signal GV for turning on SWW2 and turning off the other switches SWW3, SWW4,. The voltage dropped by the resistor RVW1 is applied to the gate electrode G via the switch SWW2.
より大きな負電流が検出された場合、ゲート電圧制限指令信号発生回路INSG3は、スイッチSWW1、SWW2をオフ、スイッチSWW3をオン、その他のスイッチSWW4、・・をオフさせる出力信号GVを出す。すると、抵抗RVW1と抵抗RVW2とで電圧降下された電圧がスイッチSWW3を介してゲート電極Gに印加される。スイッチSWW2がオンし他のスイッチSWW1、SWW3、・・がオフの場合より制限された電圧(低い電圧)がゲート電極Gに印加される。 When a larger negative current is detected, the gate voltage limit command signal generation circuit INSG3 outputs an output signal GV that turns off the switches SWW1 and SWW2, turns on the switch SWW3, and turns off the other switches SWW4,. Then, the voltage dropped by the resistors RVW1 and RVW2 is applied to the gate electrode G via the switch SWW3. A voltage (lower voltage) that is more limited than when the switch SWW2 is turned on and the other switches SWW1, SWW3,... Are turned off is applied to the gate electrode G.
更に大きな負電流が検出された場合、ゲート電圧制限指令信号発生回路INSG3は、スイッチSWW4をオンさせ、その他のスイッチSWW1・・をオフさせる出力信号GVを出す。すると、抵抗RVW1と抵抗RVW2と抵抗RVW3とで電圧降下された電圧がスイッチSWW3を介してゲート電極Gに印加される。更に大きく制限された電圧(更に低い電圧)がゲート電極Gに印加される。 When a larger negative current is detected, the gate voltage limit command signal generation circuit INSG3 outputs an output signal GV that turns on the switch SWW4 and turns off the other switches SWW1. Then, the voltage dropped by the resistors RVW1, RVW2, and RVW3 is applied to the gate electrode G through the switch SWW3. A much more limited voltage (lower voltage) is applied to the gate electrode G.
以上の説明では、ゲート電圧のオン信号時間幅、ゲート電極を流れるゲート電流の電流値及びゲート電圧の電圧値のそれぞれを個別に制御する場合について説明したが、ゲート電圧のオン信号時間幅の制御とゲート電極を流れるゲート電流の電流値の制御、ゲート電圧のオン信号時間幅の制御とゲート電圧の電圧値の制御、ゲート電極を流れるゲート電流の電流値の制御とゲート電圧の電圧値の制御とを組み合わせて行ってもよい。
あるいは、ゲート電圧のオン信号時間幅の制御と、ゲート電極を流れるゲート電流の電流値の制御と、ゲート電圧の電圧値の制御とを組み合わせて行ってもよい。
このようにすると、より的確な制御が可能となる。
In the above description, the case where the ON signal time width of the gate voltage, the current value of the gate current flowing through the gate electrode and the voltage value of the gate voltage are individually controlled has been described. However, the control of the ON signal time width of the gate voltage is described. Control of the current value of the gate current flowing through the gate electrode, control of the ON signal time width of the gate voltage and control of the voltage value of the gate voltage, control of the current value of the gate current flowing through the gate electrode and control of the voltage value of the gate voltage And may be combined.
Alternatively, the control of the ON signal time width of the gate voltage, the control of the current value of the gate current flowing through the gate electrode, and the control of the voltage value of the gate voltage may be performed in combination.
In this way, more accurate control is possible.
(8)負電流の検出値に関する情報
「負電流」とは、上記したように、ボディダイオードBDの順方向電流である。図1でボディダイオードBDの横に点線で示す電流である。図5(d)でスイッチング電流ISWが負の値の箇所の電流である(図6(c)、図8(c)、図10(c)でも同様)。
(8) Information regarding the detection value of the negative current The “negative current” is the forward current of the body diode BD as described above. In FIG. 1, the current is indicated by a dotted line beside the body diode BD. In FIG. 5 (d), the switching current ISW is a current at a negative value (the same applies to FIGS. 6 (c), 8 (c), and 10 (c)).
「負電流の検出値に関する情報」とは、上述したように、負電流の検出値に関連した情報の意味である。例えば、負電流の検出値自体、負電流の検出値を増減した値の他、負電流の検出値を記号等に変換した値、負電流の検出値に一定の値を掛けたり、割ったりする等、何等かの加工をした値、等がある。
負電流検出部には、ロゴスキーコイル等の負電流検出器を含めなくてもあるいは含めてもてもよい。
The “information regarding the detected value of negative current” means the information related to the detected value of negative current as described above. For example, the negative current detection value itself, a value obtained by increasing or decreasing the negative current detection value, a value obtained by converting the negative current detection value into a symbol, or the like, or multiplying or dividing the negative current detection value by a certain value Etc., and some processed values.
The negative current detector may or may not include a negative current detector such as a Rogowski coil.
(9)異常時について
上記説明では過負荷時の半導体スイッチ制御について説明した。
起動時においても同様な異常が生ずる場合がある。上記例と同様、負電流の検出値を含む情報に基づいて、補正制御する。具体的には、ゲート電圧VGSのオン信号時間幅、ゲート電極Gを流れるゲート電流IGの電流値あるいはゲート電圧VGSの電圧値を制御することにより、過電流破壊、大きなリンギングによる過電圧破壊あるいは異常発振の少なくとも1つを抑制できる。
瞬間停電等の入力電圧VI低下時も同様である。
入力電圧異常上昇時等も同様である。
入力電圧をスイッチング電源装置の定格入力値の下限値より小さくしたり、上限値より大きくすると、これにより垂下特性が変動するが、このような場合でも異常を抑制できる。
高速スイッチングをする場合であっても異常を抑制できる。
(9) About abnormal time In the above description, the semiconductor switch control at the time of overload was explained.
A similar abnormality may occur at startup. As in the above example, correction control is performed based on information including a negative current detection value. Specifically, by controlling the ON signal time width of the gate voltage VGS, the current value of the gate current IG flowing through the gate electrode G or the voltage value of the gate voltage VGS, overcurrent breakdown, overvoltage breakdown due to large ringing or abnormal oscillation At least one of the above can be suppressed.
The same applies when the input voltage VI drops, such as a momentary power failure.
The same applies when the input voltage is abnormally increased.
If the input voltage is made smaller than the lower limit value of the rated input value of the switching power supply device or made larger than the upper limit value, the drooping characteristics will fluctuate due to this.
Abnormalities can be suppressed even when high-speed switching is performed.
2.実施形態2の説明
[実施形態2]
図13は、実施形態2に係る半導体スイッチ制御回路1、インテリジェントパワーモジュール100及びスイッチング電源装置1000を示す回路図である。
図1の実施形態1に係る半導体スイッチ制御回路1等とほぼ同様である。
図1と異なるのは半導体スイッチ200にはボディダイオードBDの代わりに外付けダイオードBDOが設けられている点である。
なお、半導体スイッチ制御回路の電源電圧VDDは、外部電源(VDD供給用)から供給される。
2. Description of Embodiment 2 [Embodiment 2]
FIG. 13 is a circuit diagram showing the semiconductor switch control circuit 1, the intelligent power module 100, and the switching power supply device 1000 according to the second embodiment.
This is almost the same as the semiconductor switch control circuit 1 and the like according to the first embodiment shown in FIG.
The difference from FIG. 1 is that the semiconductor switch 200 is provided with an external diode BDO instead of the body diode BD.
The power supply voltage VDD of the semiconductor switch control circuit is supplied from an external power supply (for supplying VDD).
ボディダイオードBDが形成されていない場合として、例えば、IGBT(Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ)を半導体スイッチ200に使用する場合がある。
図13は半導体スイッチ200を、IGBTと、IGBTのコレクタ電極C・エミッタ電極E間に設けた外付けダイオードBDOと、を含むようにして構成した半導体スイッチ制御回路1、インテリジェントパワーモジュール100及びスイッチング電源装置1000を示す回路図である。図面中の符号でこれまで説明したのと同じ符号はこれまでの説明と同じ意味を有する。ここでの説明は省略する。
As a case where the body diode BD is not formed, for example, an IGBT (Insulated Gate Bipolar Transistor) may be used for the semiconductor switch 200.
FIG. 13 shows a semiconductor switch control circuit 1, an intelligent power module 100, and a switching power supply device 1000 configured to include a semiconductor switch 200 including an IGBT and an external diode BDO provided between the collector electrode C and the emitter electrode E of the IGBT. FIG. The same reference numerals as those described above in the drawings have the same meanings as described above. The description here is omitted.
IGBTはMOSFETをベース部に組み込んだバイポーラトランジスタである。IGBTはサイリスタと同様にP−N−P−N(あるいはN−P−N−P)の4層からなる半導体素子でありながら、サイリスタ動作をさせずにMOSゲートで電流を制御できる。IGBTは原理的にコレクタ電極C・エミッタ電極E間にボディダイオード(寄生ダイオード、内蔵ダイオード)BDはないが、図13に示す回路では、IGBTのコレクタ電極C・エミッタ電極E間に外付けダイオードBDOを設けた。 The IGBT is a bipolar transistor in which a MOSFET is incorporated in the base portion. Like the thyristor, the IGBT is a semiconductor element composed of four layers of PNPN (or NPNP), but the current can be controlled by the MOS gate without performing the thyristor operation. In principle, the IGBT has no body diode (parasitic diode, built-in diode) BD between the collector electrode C and the emitter electrode E. However, in the circuit shown in FIG. 13, an external diode BDO is connected between the collector electrode C and the emitter electrode E of the IGBT. Was provided.
また、本発明の実施形態としては、高耐圧のノーマリーオントランジスタ(スイッチ)と、低耐圧のノーマリーオフトランジスタ(スイッチ)と、カスコード接続して、ノーマリーオフ型の半導体スイッチ200Zとする形態がある。このような半導体スイッチ200Zの例を図14に示す。図面中の符号でこれまで説明したのと同じ符号はこれまでの説明と同じ意味を有する。ここでの説明は省略する。 As an embodiment of the present invention, a normally-off type semiconductor switch 200Z is formed by cascode connection with a high breakdown voltage normally-on transistor (switch) and a low breakdown voltage normally-off transistor (switch). There is. An example of such a semiconductor switch 200Z is shown in FIG. The same reference numerals as those described above in the drawings have the same meanings as described above. The description here is omitted.
図14の示す半導体スイッチ200Zは、高耐圧のノーマリーオントランジスタ(スイッチ)SEM1と、低耐圧のノーマリーオフトランジスタ(スイッチ)SEM2と、カスコード接続している。高耐圧のノーマリーオントランジスタ(スイッチ)SEM1は、GaNベースHEMT(High Electron Mobility Transistor、高電子移動度トランジスタ) FET(Field Effect Transistor、電界効果トランジスタ)であり、低耐圧のノーマリーオフトランジスタ(スイッチ)SEM2は、低電圧Si−MOSFET(シリコンベースのMOSFET)であり、トランジスタSEM1とSEMI2を図14に示すようにカスコード接続している。トランジスタSEM1はドレイン電極DM1、ソース電極SM1、ゲート電極GM1を有し、トランジスタSEM2はドレイン電極DM2、ソース電極SM2、ゲート電極GM2を有する、トランジスタSEM1のソース電極SM1とトランジスタSEM2のドレイン電極D2とが接続され、トランジスタSEM1のゲート電極GM1とトランジスタSEM2のソース電極S2とが接続されている。
トランジスタSEM2にはドレイン電極DM2・ソース電極SM2間にはボディダイオード(寄生ダイオード、内蔵ダイオード)BDが形成されている。
このようにすると、半導体スイッチ200Zをオンオフさせる場合、トランジスタSEM2のゲートGM2を低電圧で駆動すればよい。
A semiconductor switch 200Z shown in FIG. 14 is cascode-connected to a high breakdown voltage normally-on transistor (switch) SEM1 and a low breakdown voltage normally-off transistor (switch) SEM2. The high breakdown voltage normally-on transistor (switch) SEM1 is a GaN-based HEMT (High Electron Mobility Transistor), a FET (Field Effect Transistor), and a low breakdown voltage normally-off transistor (switch). ) SEM2 is a low-voltage Si-MOSFET (silicon-based MOSFET), and the transistors SEM1 and SEMI2 are cascode-connected as shown in FIG. The transistor SEM1 has a drain electrode DM1, a source electrode SM1, and a gate electrode GM1, and the transistor SEM2 has a drain electrode DM2, a source electrode SM2, and a gate electrode GM2. The source electrode SM1 of the transistor SEM1 and the drain electrode D2 of the transistor SEM2 The gate electrode GM1 of the transistor SEM1 and the source electrode S2 of the transistor SEM2 are connected.
In the transistor SEM2, a body diode (parasitic diode, built-in diode) BD is formed between the drain electrode DM2 and the source electrode SM2.
Thus, when the semiconductor switch 200Z is turned on / off, the gate GM2 of the transistor SEM2 may be driven with a low voltage.
図15(a)は半導体スイッチ200の箇所の回路図である。点線で示すボディダイオードBDは形成されていない、又は無視できる。半導体スイッチ200には外付けダイオードBD0が形成されている。スイッチング電流ISWを検出する電流検出素子DISWはスイッチング電流の経路に設けられている。電路中に抵抗を形成しその電圧から電流を検出する。あるいは電路脇にロゴスキーコイルを置いて電流を検出する。このようにして電流検出素子DISWでスイッチング電流を検出し、それにより外付けダイオードBDOの負電流を検出する。この場合、実施形態1の説明は「ボディダイオード」を「外付けダイオード」と置き換える。 FIG. 15A is a circuit diagram of the location of the semiconductor switch 200. The body diode BD indicated by the dotted line is not formed or can be ignored. An external diode BD0 is formed in the semiconductor switch 200. The current detection element DISW for detecting the switching current ISW is provided in the switching current path. A resistor is formed in the electric circuit and a current is detected from the voltage. Alternatively, a Rogowski coil is placed beside the electric circuit to detect the current. In this way, the switching current is detected by the current detection element DISW, thereby detecting the negative current of the external diode BDO. In this case, the description of Embodiment 1 replaces “body diode” with “external diode”.
なお、半導体スイッチ200にボディダイオードBDが形成されている場合、図15(b)に示すように、ボディダイオードBDと並列に外付けダイオードBDOを形成してもよい。スイッチング電流の電路に(電路中に抵抗を入れ、あるいは電路脇にロゴスキーコイルを配置する等して)スイッチング電流検出素子DISWを設ける。このようにすると、ボディダイオードBDと外付けダイオードBDOの合計負電流が検出できる。外付けダイオードの電路又は電路脇に電流検出素子DIを設けてもよい。 When the body diode BD is formed in the semiconductor switch 200, as shown in FIG. 15B, an external diode BDO may be formed in parallel with the body diode BD. A switching current detection element DISW is provided in the electric path of the switching current (by putting a resistor in the electric circuit or arranging a Rogowski coil on the side of the electric circuit). In this way, the total negative current of the body diode BD and the external diode BDO can be detected. You may provide the electric current detection element DI in the electric circuit of an external diode, or an electric circuit side.
ボディダイオードが無視できる場合、あるいはボディダイオードを流れる負電流と外付けダイオードを流れる負電流との合計負電流の電流値と、ボディダイオードを流れる電流値との関係が分かっている場合、外付けダイオードを流れる負電流を検出すればその検出値に基づき適切な制御が可能となる。図15(b)の場合、実施形態1は「ボディダイオード」を「外付けダイオード」と置き換える。 When the body diode is negligible, or when the relationship between the current value of the total negative current of the negative current flowing through the body diode and the negative current flowing through the external diode and the current value flowing through the body diode is known, the external diode If a negative current flowing through is detected, appropriate control can be performed based on the detected value. In the case of FIG. 15B, Embodiment 1 replaces “body diode” with “external diode”.
3.特定の場合の異常について
補正制御部は半導体スイッチ制御回路に接続された入力電源起動時あるいは半導体スイッチ制御回路の入力電圧異常時のいずれかの場合に、補正制御するようにしてもよい。
また、入力電源起動時及び半導体スイッチ制御回路の入力電圧異常時の場合の、一方の場合にのみ、あるいは双方の場合にのみ補正制御してもよい。
このようにすると、補正制御対象を絞ることにより、より的確な補正制御を行うことができる。
図16は、異常時の場合の半導体スイッチ制御回路の補正制御説明図で、(a)は電源起動異常時、(b)は入力電圧異常時の説明図である。
3. The correction control unit may perform correction control for an abnormality in a specific case either when the input power supply connected to the semiconductor switch control circuit is activated or when the input voltage of the semiconductor switch control circuit is abnormal.
Further, correction control may be performed only in one case or both cases when the input power source is activated and when the input voltage of the semiconductor switch control circuit is abnormal.
In this way, more accurate correction control can be performed by narrowing down the correction control target.
FIGS. 16A and 16B are explanatory diagrams of correction control of the semiconductor switch control circuit in the case of an abnormality. FIG. 16A is an explanatory diagram when the power supply is abnormal, and FIG. 16B is an explanatory diagram when the input voltage is abnormal.
(1)電源起動時の異常(図16(a))
電源起動異常時の制御について説明する。電源起動時に入力電圧が定格範囲と外れていたり、サージ電圧が印加される等する場合、過大なリンギングが生じて異常発振が生じ、制御困難になる場合がある。
(1) Abnormality at power-on (Fig. 16 (a))
The control at the time of power activation abnormality will be described. If the input voltage is out of the rated range when the power is turned on, or if a surge voltage is applied, excessive ringing may occur and abnormal oscillation may occur, making control difficult.
図16(a)に示すように、T0で半導体スイッチ200にオン信号が入ると、ゲート電圧VGSが一時的に負電圧となり、スイッチング電流ISWも負となる(負電流となる)。その後、半導体スイッチ200はオフでドレイン電圧VDSはゼロ、スイッチング電流ISWは上昇を続ける。T1で半導体スイッチ200はオフとなり、スイッチング電流ISWは流れなくなる。 As shown in FIG. 16A, when an ON signal is input to the semiconductor switch 200 at T0, the gate voltage VGS temporarily becomes a negative voltage, and the switching current ISW also becomes negative (becomes a negative current). Thereafter, the semiconductor switch 200 is turned off, the drain voltage VDS is zero, and the switching current ISW continues to increase. At T1, the semiconductor switch 200 is turned off, and the switching current ISW does not flow.
しかるに、電源起動時に異常があると、T1のタイミングでドレイン電圧VDSはオフ状態で大きなリンギングが生じ(点線)、スイッチング電流ISWも大きな振動現象を生ずる(点線)。これが過大であると、半導体スイッチ200が破壊されたり、異常発振を生じて制御が困難になるが、本発明の半導体スイッチ制御回路は、実施形態1あるいは2で説明したように、ボディダイオードあるいは外付けダイオード(あるいは両者)を流れる負電流を直接的にあるいはスイッチング電流ISWの検出から間接的に検出する。 However, if there is an abnormality when the power supply is started, the drain voltage VDS is turned off at the timing of T1 and a large ringing occurs (dotted line), and the switching current ISW also causes a large oscillation phenomenon (dotted line). If this is excessive, the semiconductor switch 200 is destroyed or abnormal oscillation occurs and control becomes difficult. However, as described in the first or second embodiment, the semiconductor switch control circuit of the present invention is not a body diode or an external diode. The negative current flowing through the attached diode (or both) is detected directly or indirectly from the detection of the switching current ISW.
そして、ゲート電圧VGSのオン信号時間幅の制御、ゲート電極Gを流れるゲート電流IGの電流値の制御あるいはゲート電圧VGSの電圧値を制御(あるいはこれらの任意の2つ又は3つの制御)を行う。そうすると、ドレイン電圧VDSのT1での大きなリンギング現象は制御をしない場合の点線から制御した場合の実線のように小さくあるいは殆ど生じなくなる。スイッチング電流ISWのT1時における大きな振動も点線(補正制御しない場合)から実線(補正制御した場合)のように小さくあるいは殆どなくなる。 Then, control of the ON signal time width of the gate voltage VGS, control of the current value of the gate current IG flowing through the gate electrode G, or control of the voltage value of the gate voltage VGS (or control of any two or three of these) is performed. . Then, the large ringing phenomenon at T1 of the drain voltage VDS is as small or hardly generated as the solid line when controlled from the dotted line when not controlling. The large vibration at the time T1 of the switching current ISW is reduced or almost eliminated from a dotted line (when correction control is not performed) to a solid line (when correction control is performed).
負電流異常検出後に制御を開始する。T1〜T2間に「制御」と記載したのは、T1時のドレイン電圧VDSの大きなリンギング(点線)が実線のように補正制御されたことを示すためである(スイッチング電流ISWも同様)。
入力電圧がその後正常化された場合、ドレイン電圧VDSやスイッチング電流ISWは振動現象が生じないか小さくなる(実線)。
Control starts after detecting negative current abnormality. The reason why “control” is described between T1 and T2 is to indicate that the large ringing (dotted line) of the drain voltage VDS at the time of T1 is corrected and controlled as indicated by the solid line (the same applies to the switching current ISW).
When the input voltage is then normalized, the drain voltage VDS and the switching current ISW do not cause the oscillation phenomenon or become small (solid line).
(2)入力電圧の異常(図16(b))
図16(b)は、起動時には正常であるが、その後に入力電圧が異常となった場合の制御についての説明図である。
起動時には正常であるため、半導体スイッチがオン(T0〜T1)、オフ(T1〜T2)、オン(T2〜T3)、オフ(T3〜)と繰り返す場合、ドレイン電圧VDS、スイッチング電流ISWはオン/オフ切り替え時に大きな振動が発生せず正常である。
(2) Abnormal input voltage (Fig. 16 (b))
FIG. 16B is an explanatory diagram for the control when the input voltage becomes abnormal after it is normal at startup.
When the semiconductor switch is repeatedly turned on (T0 to T1), off (T1 to T2), on (T2 to T3), and off (T3), the drain voltage VDS and the switching current ISW are on / off. Normal vibration does not occur when switching off.
ところが、その後に入力電圧に異常が生ずると、オン(TX0〜TX1)、オフ(TX1〜TX2)、オン(TX2〜TX3)、オフ(TX3〜TX4)、オン(TX4〜TX5)、オフ(TX5〜)・・のオン/オフ切り替え時のタイミングTX1、TX3、TX5・・でドレイン電圧VDSに大きなリンギングが生じたりスイッチング電流ISWに大きな振動現象が生ずる(点線)。しかし、ゲート電圧のオン信号時間幅の制御、ゲート電極を流れるゲート電流の電流値の制御あるいはゲート電圧の電圧値を制御(あるいはこれらの任意の2つ又は3つの制御)を行う。そうすると、ドレイン電圧VDSのT1での大きなリンギングは補正制御をしない場合の点線から補正制御した場合の実線のように小さくあるいは殆ど生じなくなる。スイッチング電流ISWのT1時における大きな振動も振動が大きい点線(制御しない場合)から実線(制御した場合)のように小さくあるいは殆どなくなる。 However, when an abnormality occurs in the input voltage after that, ON (TX0 to TX1), OFF (TX1 to TX2), ON (TX2 to TX3), OFF (TX3 to TX4), ON (TX4 to TX5), OFF (TX5) ...) .. At the timings TX1, TX3, TX5,... At the time of on / off switching, a large ringing occurs in the drain voltage VDS or a large oscillation phenomenon occurs in the switching current ISW (dotted line). However, the ON signal time width of the gate voltage is controlled, the current value of the gate current flowing through the gate electrode, or the voltage value of the gate voltage is controlled (or any two or three of these controls). Then, the large ringing at T1 of the drain voltage VDS is small or hardly generated like the solid line when the correction control is performed from the dotted line when the correction control is not performed. The large vibration at the time T1 of the switching current ISW is reduced or almost eliminated from a dotted line (when not controlled) where the vibration is large to a solid line (when controlled).
大きなリンギングが生ずるのは、半導体スイッチ制御回路1に接続された入力回路の電源起動時、及び半導体スイッチ制御回路1の入力電圧異常時が多い。これらの少なくとも1つの場合に、ゲート電圧VGSのオン信号時間幅、ゲート電極Gを流れるゲート電流IGの電流値及びゲート電圧VGSの電圧値の少なくとも1つを制御することにより大きなリンギングによる異常発振等の問題の多くは解消できる。
半導体スイッチ制御回路1に接続された入力回路の電源起動時、及び半導体スイッチ制御回路1の入力電圧異常時のみ制御するようにしてもよい。
Large ringing often occurs when the input circuit connected to the semiconductor switch control circuit 1 is powered on and when the input voltage of the semiconductor switch control circuit 1 is abnormal. In at least one of these cases, by controlling at least one of the ON signal time width of the gate voltage VGS, the current value of the gate current IG flowing through the gate electrode G, and the voltage value of the gate voltage VGS, abnormal oscillation due to large ringing, etc. Many of the problems can be solved.
The control may be performed only when the input circuit connected to the semiconductor switch control circuit 1 is powered on and when the input voltage of the semiconductor switch control circuit 1 is abnormal.
4.ゲート電流(ゲートソース電流、ゲートシンク電流)
ゲート電極駆動制御部10がゲート電流IGを制御する場合、ゲート電流IGとして、ゲートソース電流を制御する、ゲートシンク電流を制御する、ゲートソース電流とゲートシンク電流を制御する、のいずれかでよい。
換言すると、ゲート電流補正制御部(図9のゲート電流制限指令信号発生回路INSG2を含む回路)は、ゲート電流IGとして、ゲート電極Gの入力容量(浮遊容量等)を充電するゲートソース電流と、ゲート電極Gの容量(入力容量)に蓄積された電荷を放電するゲートシンク電流、の少なくとも1つを補正制御するようにすることができる。
4). Gate current (gate source current, gate sink current)
When the gate electrode drive control unit 10 controls the gate current IG, the gate current IG may be any one of controlling the gate source current, controlling the gate sink current, and controlling the gate source current and the gate sink current. .
In other words, the gate current correction control unit (a circuit including the gate current restriction command signal generation circuit INSG2 in FIG. 9) has a gate source current that charges an input capacitance (such as a floating capacitance) of the gate electrode G as a gate current IG, It is possible to correct and control at least one of the gate sink current that discharges the charge accumulated in the capacitance (input capacitance) of the gate electrode G.
図17は半導体スイッチ200のゲート電流IGの説明図である。
半導体スイッチ200のゲート電極G・ドレイン電極D間に容量CGDがあり、ゲート電極G・ソース電極S間に容量CGSがあると、図17に示すように描ける。これらの容量は積極的に作製してもよいが、浮遊容量としても存在する。あるいは浮遊容量と浮遊容量以外の容量との合計容量であってもよい。
FIG. 17 is an explanatory diagram of the gate current IG of the semiconductor switch 200.
If there is a capacitor CGD between the gate electrode G and the drain electrode D of the semiconductor switch 200 and a capacitor CGS between the gate electrode G and the source electrode S, it can be drawn as shown in FIG. These capacitors may be actively produced, but also exist as stray capacitors. Alternatively, the total capacity of the stray capacitance and the capacitance other than the stray capacitance may be used.
ここで、ゲート電極G・ドレイン電極D間の容量CGDと、ゲート電極G・ソース電極S間の容量CGSとを合わせてゲート電極Gの入力容量ということにする。
ゲートソース電流は、ゲート電極Gの入力容量を充電する電流である。ゲートソース電流が所定量流れると入力容量が充電され、半導体スイッチ200をオンさせる。
ゲートシンク電流は、ゲート電極Gの入力容量の電荷の放電電流である。ゲートシンク電流が所定量流れゲート電極の入力容量の電荷が放電され、半導体スイッチ200をオフさせる。
Here, the capacitance CGD between the gate electrode G and the drain electrode D and the capacitance CGS between the gate electrode G and the source electrode S are collectively referred to as the input capacitance of the gate electrode G.
The gate source current is a current for charging the input capacitance of the gate electrode G. When a predetermined amount of gate-source current flows, the input capacitor is charged and the semiconductor switch 200 is turned on.
The gate sink current is a discharge current of charges in the input capacitance of the gate electrode G. A predetermined amount of gate sink current flows, and the charge of the input capacitance of the gate electrode is discharged, turning off the semiconductor switch 200.
ゲート電流IGの制御をゲートソース電流の電流値を制御することにより行うことができる。
また、ゲートシンク電流の電流値を制御することにより行うことができる。
ゲートソース電流とゲートシンク電流の双方を制御することにより行うこともできる。ゲートソース電流とゲートシンク電流の双方を電流量がほぼ同じになるように制御すると、充電と放電とのバランスのとれた制御が可能となる。
ゲートソース電流とゲートシンク電流のいずれかであるかを考慮せず、ゲート電流の電流値を制御することにより行うこともできる。
The gate current IG can be controlled by controlling the current value of the gate source current.
Further, it can be performed by controlling the current value of the gate sink current.
It can also be performed by controlling both the gate source current and the gate sink current. When both the gate source current and the gate sink current are controlled so that the amounts of current are substantially the same, it is possible to perform control in which charging and discharging are balanced.
This can be done by controlling the current value of the gate current without considering whether the current is the gate source current or the gate sink current.
このように、ゲート電流IGの制御を、ゲートソース電流の制御、ゲートシンク電流の制御、あるいはその両者を制御することで、より的確な制御が可能となる。過電流破壊、過電圧破壊、異常発振の少なくとも1つをより的確に抑制できる。 As described above, the gate current IG can be controlled more accurately by controlling the gate source current, the gate sink current, or both. At least one of overcurrent breakdown, overvoltage breakdown, and abnormal oscillation can be more accurately suppressed.
5.記憶部
半導体スイッチ制御回路1は、更に、ダイオードを流れる負電流の基準値関連情報を記憶する記憶部を備え、補正制御部40は、負電流検出部20によって検出された負電流の検出値に関する情報と、記憶部に記憶された基準値関連情報と、に基づいて、オン/オフ制御の補正を行うようにすることができる。
5). The storage unit semiconductor switch control circuit 1 further includes a storage unit that stores reference value related information of the negative current flowing through the diode, and the correction control unit 40 relates to the detected value of the negative current detected by the negative current detection unit 20. On / off control correction can be performed based on the information and the reference value related information stored in the storage unit.
ダイオードを流れる「負電流の基準値関連情報」とは、ダイオードを流れる負電流が異常であるか、正常であるか、等の基準値に関連する情報の意味であり、検出された負電流がある一定の値(基準値)以下(又は一定の値未満)である、あるいは、それ以上(又は一定の値を超過)であるかに関連する情報である。例えば、正常/異常の境界の負電流の電流値、正常/異常の境界の電流値に対応する電流/電圧変換回路IVTの電圧値、正常/異常の境界の負電流の電流値に対応する記号、正常/異常の境界の負電流の電流値を一定数増減したり一定数で掛け算、割り算した値、正常/異常の境界の負電流の電流値に対応する電流/電圧変換回路IVTの電圧値を一定数増減したり一定数で掛け算、割り算した値、等である。 The “reference value related information of the negative current” flowing through the diode means the information related to the reference value such as whether the negative current flowing through the diode is abnormal or normal, and the detected negative current is This is information related to whether it is below a certain value (reference value) (or less than a certain value) or more (or exceeds a certain value). For example, the negative current value at the normal / abnormal boundary, the voltage value of the current / voltage conversion circuit IVT corresponding to the normal / abnormal current value, and the symbol corresponding to the negative current value at the normal / abnormal boundary The current value of the current / voltage conversion circuit IVT corresponding to the current value of the negative current at the boundary of normal / abnormal, the value obtained by increasing / decreasing or dividing the current value of the negative current at the normal / abnormal boundary by a certain number Is a value obtained by multiplying or dividing by a certain number.
図18は、本発明の半導体スイッチ制御回路1で、ボディダイオードBD、あるは外付けダイオードBDO、あるいは両者を流れる負電流の基準値を記憶する記憶部を備えた場合の回路説明図を示す。図7、図9あるいは図11の半導体スイッチ制御回路1で、更に、記憶部30を備えた制御回路である。図7、図9あるいは図11の制御回路の一部を変更あるいは追加している。図18にない部分は、図7、図9、図11あるいは他の図と同じであるため、説明を省略する。
図18の制御回路は、電流/電圧変換回路IVTで検出された負電流との比較対象を予め記憶部(基準値メモリー)30に入れておき、基準値メモリーに記憶されている比較値と負電流検出値に基づき過負電流検出信号DTを出す。
FIG. 18 is a circuit explanatory diagram in the case where the semiconductor switch control circuit 1 of the present invention includes a body diode BD, an external diode BDO, or a storage unit for storing a reference value of a negative current flowing through both. The semiconductor switch control circuit 1 of FIG. 7, FIG. 9 or FIG. 11 further includes a storage unit 30. A part of the control circuit of FIG. 7, FIG. 9 or FIG. 11 is changed or added. The portions not shown in FIG. 18 are the same as those in FIG. 7, FIG. 9, FIG.
The control circuit of FIG. 18 stores a comparison target with the negative current detected by the current / voltage conversion circuit IVT in the storage unit (reference value memory) 30 in advance, and compares the comparison value stored in the reference value memory with the negative value. An overnegative current detection signal DT is output based on the detected current value.
基準値メモリーには、負電流電流値(図18の基準値メモリー中の「0」、「−A1」、「−A2」、・・)、それに対応する電圧値(図18の基準値メモリー中の「0」、「−B1」、「−B2」、・・、電流/電圧変換回路IVTの出力電圧IVTO)、異常性の有無(図18の基準値メモリー中の「OK」、「NG」)、コンパレーターOPER(比較器、実施形態ではコンパレーターとしてオペアンプを使用した)に入力する基準となる比較基準値(電圧、図18の基準値メモリー中の「基準値1」、「基準値2」・・)の比較表が記憶されている。 The reference value memory includes negative current values (“0”, “−A1”, “−A2”,... In the reference value memory of FIG. 18), and corresponding voltage values (in the reference value memory of FIG. 18). “0”, “−B1”, “−B2”,..., Output voltage IVTO of the current / voltage conversion circuit IVT), presence / absence of abnormality (“OK”, “NG” in the reference value memory of FIG. 18) ), A comparison reference value (voltage, “reference value 1” and “reference value 2” in the reference value memory of FIG. 18) to be input to the comparator OPER (comparator, which uses an operational amplifier as a comparator in the embodiment). The comparison table of “···) is stored.
例えば、負電流が検出されない場合、負電流電圧値(電流/電圧変換回路IVTで負電流の電流値が電圧に変換された電圧値、電流/電圧変換回路IVTの出力電圧IVTO)はゼロ「0」、異常性はなし(「OK」)、比較基準値はなしと記憶する。
負電流の電流値が「−A1」である場合、負電流電圧値(電流/電圧変換回路IVTの出力電圧)は「−B1」、負電流が検出されたが電流値が小であるため異常性はなし(「OK」)、比較基準値はなしと記憶する。
負電流の電流値が「−A2」である場合、負電流電圧値(電流/電圧変換回路IVTの出力電圧)は「−B2」、負電流が検出されたが電流値が小であるため異常性はなし(「OK」)、比較基準値はなしと記憶する。
For example, when a negative current is not detected, the negative current voltage value (the voltage value obtained by converting the current value of the negative current into a voltage by the current / voltage conversion circuit IVT, the output voltage IVTO of the current / voltage conversion circuit IVT) is zero “0. ", No abnormality (" OK "), and no comparison reference value is stored.
When the current value of the negative current is “−A1”, the negative current voltage value (the output voltage of the current / voltage conversion circuit IVT) is “−B1”, and the negative current is detected, but the current value is small, which is abnormal. No sex (“OK”) and no comparison reference value is stored.
When the current value of the negative current is “−A2”, the negative current voltage value (the output voltage of the current / voltage conversion circuit IVT) is “−B2”, and the negative current is detected, but the current value is small, and thus abnormal. No sex (“OK”) and no comparison reference value is stored.
負電流の電流値が「−A2」より大きな「−A3」である場合、負電流電圧値(電流/電圧変換回路IVTの出力電圧)は「−B2」より大きな「−B3」、検出された負電流が大きいため異常性あり(「NG」)、比較基準値は「基準値1」と記憶する。
負電流の電流値が「−A3」より大きな「−A4」である場合、負電流電圧値(電流/電圧変換回路IVTの出力電圧)は「−B3」より大きな「−B4」、検出された負電流が大きいため異常性あり(「NG」)、比較基準値は「基準値1」より大きな「基準値2」と記憶する。
When the current value of the negative current is “−A3” larger than “−A2”, the negative current voltage value (output voltage of the current / voltage conversion circuit IVT) is detected as “−B3” larger than “−B2”. Since the negative current is large, there is anomaly (“NG”), and the comparison reference value is stored as “reference value 1”.
When the current value of the negative current is “−A4” larger than “−A3”, the negative current voltage value (output voltage of the current / voltage conversion circuit IVT) is detected as “−B4” larger than “−B3”. Since the negative current is large, there is abnormality (“NG”), and the comparison reference value is stored as “reference value 2” which is larger than “reference value 1”.
負電流が検出され、電流/電圧変換回路IVTで電圧に変換されると、その出力電圧IVTOはオペアンプOPERの一方の端子(+端子)に入力される。
電流/電圧変換回路IVTの出力は基準値メモリー及び基準値設定指令部INSSTにも入力される。基準値メモリーは検出された負電流に対応する信号を基準値設定指令部INSSTに出力する。
When a negative current is detected and converted into a voltage by the current / voltage conversion circuit IVT, the output voltage IVTO is input to one terminal (+ terminal) of the operational amplifier OPER.
The output of the current / voltage conversion circuit IVT is also input to the reference value memory and the reference value setting command unit INSST. The reference value memory outputs a signal corresponding to the detected negative current to the reference value setting command unit INSST.
例えば、負電流が検出されなかった場合、電流/電圧変換回路IVTからの負電圧出力はないから、電流/電圧変換回路IVTの出力(負電圧出力なし)を受け回路基準値設定指令部INSSTは基準となるコンパレーターOPERの比較電圧(−端子)を正常時の電圧とする。この場合、メモリーから指令部には比較「基準値」の信号は出ない。 For example, when a negative current is not detected, there is no negative voltage output from the current / voltage conversion circuit IVT, so the circuit reference value setting command unit INSST receives the output (no negative voltage output) of the current / voltage conversion circuit IVT. The comparison voltage (-terminal) of the reference comparator OPER is a normal voltage. In this case, the comparison “reference value” signal is not output from the memory to the command unit.
ここで、負電流の電流値が「−A3」以上の場合(負電流の絶対値の大きさが「−A3」以上の場合、即ち、「−A3」「−A4」・・の場合)に負電流の電流値が異常性あり「NG」として検出したい場合には、基準値メモリーで、負電流の電流値「−A3」に対応する「基準値」として「基準値1」を記憶させておく。これは、コンパレーターOPERの比較電圧端子(−端子)に、負電流の電流値(絶対値)が「−A2」以下であれば異常性なし(OK)。「−A3」以上であれば(「−A3」[−A4]・・であれば)異常性あり(NG)としてコンパレーターOPERから過負電流検出信号DTを出力するように、コンパレータ−OPERの−端子に比較電圧を設定する指令信号を出すことができる(指令部INSSTから出す)旨を記憶している意味である。 Here, when the current value of the negative current is “−A3” or more (when the absolute value of the negative current is “−A3” or more, ie, “−A3”, “−A4”,...). If the negative current value is abnormal and you want to detect it as “NG”, the reference value memory stores “reference value 1” as the “reference value” corresponding to the negative current value “−A3”. deep. If the current value (absolute value) of the negative current is not more than “−A2” at the comparison voltage terminal (−terminal) of the comparator OPER, there is no abnormality (OK). If it is “−A3” or more (“−A3” [−A4]...), It is abnormal (NG) so that the overnegative current detection signal DT is output from the comparator OPER. This means that a command signal for setting a comparison voltage at the terminal can be output (output from the command unit INSST).
この場合、指令部INSSTは、負電流の電流値が「−A2」以下の場合(「−A2」「−A1」「0」の場合)にはコンパレーターOPERから過負電流検出信号DTが出ず、「−A3」以上の場合(「−A3」「−A4」・・の場合)には過負電流検出信号DTが出るように、コンパレーターOPERの−端子に電圧(比較電圧)を印加する。電源電圧VDDとアース間に設けられた複数の抵抗RSTによる降下電圧中、比較電圧として印加したい電圧に相当する電圧を、指令部INSSTからの指令(信号)により、スイッチSWSで選択してコンパレーターOPERの比較電圧入力端子(−端子)に印加しておく。 In this case, the command unit INSST outputs the overnegative current detection signal DT from the comparator OPER when the negative current value is “−A2” or less (“−A2”, “−A1”, “0”). In the case of “−A3” or more (in the case of “−A3”, “−A4”,...), A voltage (comparison voltage) is applied to the − terminal of the comparator OPER so that the overnegative current detection signal DT is output. To do. A voltage corresponding to a voltage to be applied as a comparison voltage is selected by a switch (SWS) according to a command (signal) from the command unit INSST among the voltage drops caused by a plurality of resistors RST provided between the power supply voltage VDD and the ground. The voltage is applied to the OPER comparison voltage input terminal (-terminal).
これにより、図18では、負電流の電流値「−A2」(負電流電圧値「−B2」)より(絶対値が)大きな負電流の電流値「−A3」(負電流電圧値「−B3」)が、電流/電圧変換回路INTの出力INVOとして、コンパレーターOPERの+端子に入力されると、過負電流検出信号DTが出力される。 Accordingly, in FIG. 18, the negative current value “−A3” (negative current voltage value “−B3”) having an absolute value (absolute value) larger than the negative current value “−A2” (negative current voltage value “−B2”). )) Is input to the + terminal of the comparator OPER as the output INVO of the current / voltage conversion circuit INT, the overnegative current detection signal DT is output.
また、負電流の電流値が「−A4」以上の場合(負電流の絶対値の大きさが「−A4」以上の場合、即ち、「−A4」・・の場合)に負電流の電流値が異常性あり「NG」として検出したい場合には、基準値メモリーで、負電流の電流値「−A4」に対応する「基準値」として「基準値2」を記憶させておく。これは、コンパレーターOPERの比較電圧端子(−端子)に、負電流の電流値が「−A3」以下(「−A3」「−A2」「−A1」・・)であれば異常性なし(OK)。「−A4」以上であれば(「−A4」「−A5」・・であれば)異常性あり(NG)としてコンパレーターOPERから過負電流検出信号DTを出力するように、コンパレータ−OPERの−端子に比較電圧を設定する指令信号を出すことができる(指令部INSSTから出す)旨を記憶している意味である。 Further, when the current value of the negative current is “−A4” or more (when the magnitude of the absolute value of the negative current is “−A4” or more, that is, “−A4”...), The current value of the negative current is Is detected as “NG”, the “reference value 2” is stored as the “reference value” corresponding to the current value “−A4” of the negative current in the reference value memory. This is because there is no anomaly if the negative current value is “−A3” or less (“−A3”, “−A2”, “−A1”,...) At the comparison voltage terminal (−terminal) of the comparator OPER ( OK). If it is greater than “−A4” (if it is “−A4”, “−A5”,...), An over-current detection signal DT is output from the comparator OPER as abnormal (NG). This means that a command signal for setting a comparison voltage at the terminal can be output (output from the command unit INSST).
この場合、指令部INSSTは、負電流の電流値が「−A3」以下の場合(「−A3」「−A2」「−A1」「0」の場合)にはコンパレーターOPERから過負電流検出信号DTが出ず、「−A4」以上の場合(「−A4」・・の場合)には過負電流検出信号DTが出るように、コンパレーターOPERの−端子に電圧(比較電圧)を印加する。電源電圧VDDとアース間に設けられた複数の抵抗RSTによる降下電圧中、比較電圧として印加したい電圧に相当する電圧を、基準値設定指令部INSSTからの指令(信号)により、スイッチSWSで選択してコンパレーターOPERの比較電圧入力端子(−端子)に印加しておく。これにより、図18では、負電流の電流値「−A3」(負電流電圧値「−B3」)より(絶対値が)大きな負電流の電流値「−A4」(負電流電圧値「−B4」)が、電流/電圧変換回路INTの出力INVOとして、コンパレーターOPERの+端子に入力されると、過負電流検出信号DTが出力されるようにする。 In this case, the command unit INSST detects an overnegative current from the comparator OPER when the current value of the negative current is “−A3” or less (“−A3”, “−A2”, “−A1”, “0”). When the signal DT is not output and is “−A4” or more (in the case of “−A4”), a voltage (comparison voltage) is applied to the − terminal of the comparator OPER so that the overnegative current detection signal DT is output. To do. A voltage corresponding to a voltage to be applied as a comparison voltage is selected by a switch SWS according to a command (signal) from a reference value setting command unit INSST among the voltage drops caused by a plurality of resistors RST provided between the power supply voltage VDD and the ground. Applied to the comparison voltage input terminal (-terminal) of the comparator OPER. Thus, in FIG. 18, the negative current value “−A4” (negative current voltage value “−B4”) (having an absolute value) larger than the negative current value “−A3” (negative current voltage value “−B3”). )) Is input to the + terminal of the comparator OPER as the output INVO of the current / voltage conversion circuit INT, the overnegative current detection signal DT is output.
上述したようにコンパレーターOPERの−端子には比較電圧が入力される。基準値設定指令部INSSTからの指定信号により、比較電圧は電源電圧VDDとアースとの間を抵抗RSTによる抵抗分割により分圧された電圧のいずれかがスイッチSWSで選択されて入力される。 As described above, the comparison voltage is input to the negative terminal of the comparator OPER. In accordance with a designation signal from the reference value setting command unit INSST, one of the voltages obtained by dividing the voltage between the power supply voltage VDD and the ground by resistance division by the resistor RST is selected by the switch SWS and input.
このようにすることにより、入力電圧異常等の場合に、その許容範囲をきめ細かく決めたり、異常の程度に応じた制御方法を種々柔軟に決めること等が可能となる。制御の目的や制御の用途に応じた柔軟な制御が可能となる。 In this way, in the case of an input voltage abnormality or the like, it is possible to determine the permissible range in detail, or to flexibly determine the control method according to the degree of abnormality. Flexible control according to the purpose of control and the purpose of control becomes possible.
なお、図18のような基準値メモリーを使用せず、簡易に構成することもできる。例えば、図18の回路でコンパレーターOPERの一方の入力部(+側)に負電流の電流/電圧変換回路IVTの出力を入力させる。他方の入力部(−側)・アース間にコンデンサを接続する。コンデンサには異常とする負電流の下限に対応する電圧となるように電荷を与える。すると、記憶部はコンデンサに対応し、基準値関連情報はコンデンサの電圧値(あるいは電荷量)に対応する。
このように、「記憶部」はデジタル的記憶を行う記憶部の他、上記コンデンサのようなアナログ的な記憶をするもの、あるいはデジタル的な記憶とアナログ的記憶の併用の記憶を行うものであってもよい。
It should be noted that the configuration can be simplified without using the reference value memory as shown in FIG. For example, in the circuit of FIG. 18, the output of the negative current / voltage conversion circuit IVT is input to one input part (+ side) of the comparator OPER. Connect a capacitor between the other input (-side) and ground. The capacitor is charged with a voltage corresponding to the lower limit of the negative current that is abnormal. Then, the storage unit corresponds to the capacitor, and the reference value related information corresponds to the voltage value (or charge amount) of the capacitor.
As described above, the “storage unit” is a storage unit that performs digital storage, an analog storage such as the capacitor, or a combination of digital storage and analog storage. May be.
6.各種の半導体スイッチ
半導体スイッチ200としては種々の半導体スイッチがある。
最も一般的は半導体スイッチは半導体の素材としTシリコンを用いたものである。シリコンと主体とする半導体基体上に、ドレイン電極D、ソース電極S、ゲート電極Gを形成してシリコンの絶縁層INSで隔離することで、MOS型FET(Metal−Oxide−Semiconductor Field−Effect Transistor、金属酸化物半導体電界効果トランジスタ)の半導体スイッチを構成する。
6). Various semiconductor switches 200 include various semiconductor switches.
Most commonly, a semiconductor switch uses T silicon as a semiconductor material. A drain electrode D, a source electrode S, and a gate electrode G are formed on a semiconductor substrate mainly composed of silicon, and are isolated by a silicon insulating layer INS, so that a MOS-type FET (Metal-Oxide-Semiconductor Field-Effect Transistor, A semiconductor switch of a metal oxide semiconductor field effect transistor) is configured.
また、半導体スイッチ200としては、内蔵又は外付けダイオードを有する窒化ガリウム半導体スイッチ、シリコンカーバイド半導体スイッチ、酸化ガリウム半導体スイッチ及びダイヤモンド半導体スイッチを用いることができる。
半導体の材料として、窒化ガリウム半導体スイッチは窒化ガリウムを用い、シリコンカーバイド半導体スイッチはシリコンカーバイドを用い、酸化ガリウム半導体スイッチは酸化ガリウムを用い、ダイヤモンド半導体スイッチはダイヤモンドを用いた半導体スイッチである。
As the semiconductor switch 200, a gallium nitride semiconductor switch having a built-in or external diode, a silicon carbide semiconductor switch, a gallium oxide semiconductor switch, and a diamond semiconductor switch can be used.
As semiconductor materials, the gallium nitride semiconductor switch uses gallium nitride, the silicon carbide semiconductor switch uses silicon carbide, the gallium oxide semiconductor switch uses gallium oxide, and the diamond semiconductor switch is a semiconductor switch using diamond.
本発明によれば上記半導体スイッチを高速にスイッチングする場合であっても、過電流破壊、過電圧破壊、異常発振等の少なくとも1つを抑制できる。 According to the present invention, even when the semiconductor switch is switched at high speed, at least one of overcurrent breakdown, overvoltage breakdown, abnormal oscillation, and the like can be suppressed.
(1)窒化ガリウム半導体スイッチ
窒化ガリウム半導体スイッチの例を図19に図示する。
シリコン基体(基板)Siの上に(図面での上側に)バッファ層Buffer層が設けられ、その上に窒化ガリウム層GaNが形成されている。その上に窒化アルミニウムガリウム層AlGaN(Alminium Gallium Nitride)層が形成されている。その上にソース電極S、ドレイン電極D、ゲート電極Gが形成されている。これらの電極間には絶縁層INSが形成されている。なお、GaN層の上部には二次元電子ガス2DEG(Two Dimentional Electron Gas)が分布している。半導体基体1Aは全体として窒化ガリウム(GaN)系半導体基体となっている。
ドレイン電極D、ソース電極S、ゲート電極Gで半導体スイッチを構成する。
(1) Gallium nitride semiconductor switch An example of a gallium nitride semiconductor switch is shown in FIG.
A buffer layer Buffer layer is provided on the silicon substrate (substrate) Si (upper side in the drawing), and a gallium nitride layer GaN is formed thereon. An aluminum gallium nitride layer AlGaN (Alminium Gallium Nitride) layer is formed thereon. A source electrode S, a drain electrode D, and a gate electrode G are formed thereon. An insulating layer INS is formed between these electrodes. A two-dimensional electron gas 2DEG (Two Dimensional Electron Gas) is distributed over the GaN layer. The semiconductor substrate 1A is a gallium nitride (GaN) semiconductor substrate as a whole.
The drain electrode D, the source electrode S, and the gate electrode G constitute a semiconductor switch.
半導体基体1Aとして窒化ガリウム系半導体基体を用いると、半導体基体1A上に半導体スイッチ等を半導体プロセスで作成する際に、高絶縁耐圧や低導通抵抗特性、高速スイッチング性等を容易に付与することができる。大電流や高電圧のスイッチングを行う半導体制御用、パワー用としても適する。 When a gallium nitride based semiconductor substrate is used as the semiconductor substrate 1A, when a semiconductor switch or the like is formed on the semiconductor substrate 1A by a semiconductor process, high withstand voltage, low conduction resistance characteristics, high-speed switching properties, etc. can be easily imparted. it can. It is also suitable for semiconductor control and power for high current and high voltage switching.
(2)シリコンカーバイド半導体スイッチ
シリコンカーバイド半導体スイッチは、半導体の材料としてシリコンカーバード(SiC)を使用した半導体スイッチである。シリコンカーバイドはシリコン(Si)と炭素(C)を用いて構成される。
(2) Silicon Carbide Semiconductor Switch A silicon carbide semiconductor switch is a semiconductor switch that uses silicon carbide (SiC) as a semiconductor material. Silicon carbide is composed of silicon (Si) and carbon (C).
絶縁破壊電界強度がシリコン(Si)の約10倍、バンドギャップがシリコンの約3倍と優れている。また、p型、n型の制御が広い範囲で可能である。また、シリコンの限界とされる200℃を超える高温での動作も可能である。 The dielectric breakdown electric field strength is about 10 times that of silicon (Si) and the band gap is about 3 times that of silicon. Also, p-type and n-type control is possible in a wide range. In addition, operation at a high temperature exceeding 200 ° C., which is the limit of silicon, is possible.
(3)酸化ガリウム半導体スイッチ
酸化ガリウム半導体スイッチは、半導体材料として酸化ガリウム(Ga2O3)を用いた半導体スイッチである。
(3) Gallium oxide semiconductor switch A gallium oxide semiconductor switch is a semiconductor switch using gallium oxide (Ga 2 O 3 ) as a semiconductor material.
ウエハーの製造方法がほぼシリコンと同様であり製造しやすい。バンドギャップが高くパワーデバイス材料として優れる。また、パワー半導体材料として向いていることを示す指数であるバリガー性能指数も高い。 The manufacturing method of the wafer is almost the same as that of silicon and easy to manufacture. High band gap and excellent power device material. Moreover, the Variger performance index which is an index indicating that it is suitable as a power semiconductor material is also high.
(4)ダイヤモンド半導体スイッチ
主として人工ダイヤモンドを使用した半導体である。
(4) Diamond semiconductor switch A semiconductor mainly using artificial diamond.
特に禁制帯幅(バンドギャップ)、絶縁破壊電界、移動度、熱伝導率で優れる。バンドギャップや絶縁破壊電界が高く、出力電圧を高くできる。移動度が高いため電流を流した際の抵抗値が低くなり、消費電力を低減できる。さらに熱伝導率が高いので放熱性に優れ、高電圧をかけた際の熱リスクを抑制可能である。現在主流のシリコン半導体に比べ、数十倍から数百倍とも言われる大幅な高速化が可能である。 In particular, it is excellent in forbidden band width (band gap), breakdown electric field, mobility, and thermal conductivity. The band gap and dielectric breakdown electric field are high, and the output voltage can be increased. Since the mobility is high, the resistance value when a current is passed is reduced, and the power consumption can be reduced. Furthermore, since heat conductivity is high, it is excellent in heat dissipation, and the heat risk at the time of applying a high voltage can be suppressed. Compared to the current mainstream silicon semiconductors, it is possible to achieve a significant speed increase of several tens to several hundred times.
7.その他(第1電極・第2電極間の容量)
半導体スイッチ200の第1電極D・第2電極S間に、図20に示す容量CDSがあってもよい。容量CDSは寄生容量、外付け容量、あるいはこれらの両者であってもよい。
7). Other (capacity between the first electrode and the second electrode)
There may be a capacitor CDS shown in FIG. 20 between the first electrode D and the second electrode S of the semiconductor switch 200. The capacitor CDS may be a parasitic capacitor, an external capacitor, or both.
8.半導体スイッチの制御方法
半導体スイッチ200は次のような制御方法で制御する。
まず、制御する対象は、第1電極Dと、第2電極Sと、ゲート電極Gと、第1電極D・第2電極S間に設けられたダイオード(ボディダイオードBD又はボディダイオード以外のダイオードBDO又は両者のダイオード)と、を有する半導体スイッチ200である。この半導体スイッチ200は、ゲート電極Gにゲート電圧VGSを印加することにより第1電極D・第2電極S間のオン/オフ制御を行う。
8). Semiconductor Switch Control Method The semiconductor switch 200 is controlled by the following control method.
First, the objects to be controlled are a first electrode D, a second electrode S, a gate electrode G, and a diode (a body diode BD or a diode BDO other than a body diode) provided between the first electrode D and the second electrode S. Or a diode of both). The semiconductor switch 200 performs on / off control between the first electrode D and the second electrode S by applying a gate voltage VGS to the gate electrode G.
ダイオード(ボディダイオードBD又はボディダイオード以外のダイオードBDO又は両者のダイオード)を流れる負電流を検出する。
検出された負電流の検出値に関する情報に基づいて半導体スイッチ200のオン/オフ制御の補正をする。
動作の詳細について実施形態1等で説明した通りである。
このような方法で半導体スイッチ200を制御することにより、過電流破壊抑制等、実施形態1等で説明した効果を得ることができる。
なお、補正制御としては、ゲート電圧のオン信号時間幅の補正制御、ゲート電極を流れるゲート電流の電流値補正制御、及び、ゲート電圧の電圧値の補正制御がある。
A negative current flowing through a diode (a body diode BD, a diode BDO other than the body diode, or both diodes) is detected.
Based on the information regarding the detected value of the detected negative current, the on / off control of the semiconductor switch 200 is corrected.
Details of the operation are as described in the first embodiment.
By controlling the semiconductor switch 200 by such a method, the effects described in the first embodiment, such as suppression of overcurrent breakdown, can be obtained.
As the correction control, there are correction control of the ON signal time width of the gate voltage, current value correction control of the gate current flowing through the gate electrode, and correction control of the voltage value of the gate voltage.
9.インテリジェントパワーモジュール。
図1に示すように、半導体スイッチ200、半導体スイッチ制御回路1、出力側に設けられた絶縁トランス400、整流用のダイオード500、出力部コンデンサ600でインテリジェントパワーモジュール100を構成した。
9. Intelligent power module.
As shown in FIG. 1, the intelligent power module 100 is configured by the semiconductor switch 200, the semiconductor switch control circuit 1, the insulating transformer 400 provided on the output side, the rectifying diode 500, and the output capacitor 600.
端子T1、T2間に入力電圧VIが印加され、端子T2から入力伝習が流入する。端子T3、T4から出力電圧が出力される。端子T4から出力電流が流出する。端子T2は入力側のアース端子、T4は出力側のアース端子としている。半導体スイッチ制御回路1の駆動用電源は端子TVDDから供給される。 An input voltage VI is applied between the terminals T1 and T2, and an input tradition flows from the terminal T2. An output voltage is output from the terminals T3 and T4. An output current flows out from the terminal T4. Terminal T2 is an input side ground terminal, and T4 is an output side ground terminal. The driving power for the semiconductor switch control circuit 1 is supplied from the terminal TVDD.
このようなインテリジェントパワーモジュールは、半導体スイッチ200やそれを的確に制御する半導体スイッチ制御回路1等が一体化されているため、過電流破壊等が生じ難いスイッチング電源等を容易に構成することができる。 Since such an intelligent power module is integrated with the semiconductor switch 200 and the semiconductor switch control circuit 1 for accurately controlling the semiconductor switch 200, a switching power source or the like that is unlikely to cause overcurrent breakdown can be easily configured. .
10.スイッチング電源装置
上記の半導体スイッチ制御回路又はインテリジェントパワーモジュールを備えたスイッチング電源装置を構成することができる。
スイッチング電源装置は、例えば、上記のインテリジェントパワーモジュールと入力部コンデンサ4等から構成することができる。
このようなスイッチング電源装置は過電流破壊等を抑制した安定的電源装置である。
10. Switching power supply device A switching power supply device including the semiconductor switch control circuit or the intelligent power module can be configured.
The switching power supply device can be composed of, for example, the above intelligent power module and the input unit capacitor 4.
Such a switching power supply device is a stable power supply device in which overcurrent breakdown is suppressed.
1…半導体スイッチ制御回路、2、2P…入力電源、3、3P…整流回路、4,4P…コンデンサ、10…ゲート電極駆動制御部、20…負電流検出部、30…記憶部、40…補正制御部、100…IPM、100P…電源制御IC、200、200P…半導体スイッチ、400…絶縁トランス、500…ダイオード、700…負荷、800…過大スイッチング電流検出回路、1000…スイッチング電源装置、2000…電力変換回路、BD…ボディダイオード、BDO…外付けダイオード、CGD…ゲート電極・第1電極(ドレイン電極)間容量、CGS…ゲート電極・第2電極(ソース電極)間容量、CGD…第1電極・第2電極(ドレイン電極・ソース電極)間容量、D、D1…第1電極(ドレイン電極)、S、S1…第2電極(ソース電極)、G、G1…ゲート電極、VGS…ゲート電圧(ゲート電極・ソース電極間電圧、ゲート電極・第2電極間電圧)、VGSR、VGSJ…ゲート電極に印加するゲート電圧、VDS…第1電極・第2電極間電圧(ドレイン電極・ソース電極間電圧、ドレイン電圧)、VDSD…負の第1電極・第2電極間電圧(ドレイン電極・ソース電極間電圧、ドレイン電圧)、VDSR…リンギングが生じた第1電極・第2電極間電圧(ドレイン電極・ソース電極間電圧、ドレイン電圧)、VG1…ゲート電極印加電圧、VZ……抵抗RZによる降下電圧、VIT…V/I(電圧/電流)変換回路、DV…電圧検出器、INT…積分回路、CDO…垂下特性制御部、DINV…入力電圧検出部、ID…負電流、ISW、IZ……スイッチング電流、ISWD…負のスイッチング電流、ISEW…振動現象が生じたスイッチング電流、IG…ゲート電流、IVT…電流/電圧変換回路、VREF…コンパレーター(オペアンプ)に入力される比較電圧、DISW…スイッチング電流検出器、ONES1、ONES2、ONES3…ワンショット回路、INSG1…ゲート電極印加パルス幅指令回路、INSG2…ゲート電流制限指令信号発生回路、INSG3…ゲート電圧制限指令信号発生回路、INSST…基準値設定指令部、SWK、SWV、SWS…スイッチ、II、IIP…入力電流、VI、VIP…入力電圧、IO、IOP…出力電流、VO、VOP…出力電圧、T1、T2、T3、T4、TVDD……端子、VDD…制御回路用電源、F/B…フィードバック回路、RK、RBD、RS、RVG、RST、ROP…抵抗、VRBD…抵抗RBDの両端間の電圧、OPEC…オペアンプ、OPER…コンパレーター(オペアンプ)、VOP…オペアンプの出力電圧、COP…コンデンサ、WI…電路、COI…ロゴスキーコイル、1A…半導体基体 DESCRIPTION OF SYMBOLS 1 ... Semiconductor switch control circuit 2, 2P ... Input power supply 3, 3P ... Rectifier circuit, 4, 4P ... Capacitor, 10 ... Gate electrode drive control part, 20 ... Negative current detection part, 30 ... Memory | storage part, 40 ... Correction Control unit, 100 ... IPM, 100P ... Power supply control IC, 200, 200P ... Semiconductor switch, 400 ... Insulation transformer, 500 ... Diode, 700 ... Load, 800 ... Excessive switching current detection circuit, 1000 ... Switching power supply device, 2000 ... Power Conversion circuit, BD: Body diode, BDO: External diode, CGD: Capacitance between gate electrode and first electrode (drain electrode), CGS: Capacitance between gate electrode and second electrode (source electrode), CGD: First electrode Capacity between second electrodes (drain electrode / source electrode), D, D1... First electrode (drain electrode), S, S1. G, G1... Gate electrode, VGS... Gate voltage (voltage between gate electrode and source electrode, voltage between gate electrode and second electrode), VGSR, VGSJ... Gate voltage applied to gate electrode, VDS. Voltage between electrode and second electrode (voltage between drain electrode and source electrode, drain voltage), VDSD: Negative voltage between first electrode and second electrode (voltage between drain electrode and source electrode, drain voltage), VDSR: Ringing Generated voltage between the first electrode and the second electrode (drain electrode-source electrode voltage, drain voltage), VG1... Gate electrode applied voltage, VZ... Voltage drop due to resistor RZ, VIT... V / I (voltage / current) Conversion circuit, DV ... voltage detector, INT ... integration circuit, CDO ... drooping characteristic control unit, DINV ... input voltage detection unit, ID ... negative current, ISW, IZ ... switching power , ISWD: negative switching current, ISEW: switching current in which vibration phenomenon occurs, IG: gate current, IVT: current / voltage conversion circuit, VREF: comparison voltage input to comparator (operational amplifier), DISW: switching current detection ONES1, ONES2, ONES3 ... one-shot circuit, INSG1 ... gate electrode application pulse width command circuit, INSG2 ... gate current limit command signal generation circuit, INSG3 ... gate voltage limit command signal generation circuit, INSST ... reference value setting command unit, SWK, SWV, SWS ... switch, II, IIP ... input current, VI, VIP ... input voltage, IO, IOP ... output current, VO, VOP ... output voltage, T1, T2, T3, T4, TVDD ... terminal, VDD ... Power supply for control circuit, F / B ... Feedback circuit, RK, R BD, RS, RVG, RST, ROP ... resistor, VRBD ... voltage across resistor RBD, OPEC ... op amp, OPER ... comparator (op amp), VOP ... op amp output voltage, COP ... capacitor, WI ... electric circuit, COI ... Rogowski coil, 1A ... Semiconductor substrate
Claims (15)
前記ダイオードを流れる負電流を検出する負電流検出部と、
少なくとも前記負電流検出部によって検出された前記負電流の検出値に関する情報に基づいて前記オン/オフ制御の補正をする補正制御部と、
を備えたことを特徴とする半導体スイッチ制御回路。 The semiconductor switch having a first electrode, a second electrode, a gate electrode, and an internal or external diode between the first electrode and the second electrode is electrically controlled by the gate electrode. A semiconductor switch control circuit for performing on / off control between an electrode and the second electrode,
A negative current detector for detecting a negative current flowing through the diode;
A correction control unit that corrects the on / off control based on at least information on the detected value of the negative current detected by the negative current detection unit;
A semiconductor switch control circuit comprising:
前記補正制御部は、前記負電流検出部によって検出された前記負電流の前記検出値に関する情報と、前記記憶部に記憶された前記基準値関連情報と、に基づいて、前記オン/オフ制御の補正を行うものであることを特徴とする請求項1乃至10のいずれかに記載の半導体スイッチ制御回路。 The semiconductor switch control circuit further includes a storage unit that stores reference value related information of the negative current flowing through the diode.
The correction control unit is configured to perform the on / off control based on the information related to the detected value of the negative current detected by the negative current detection unit and the reference value related information stored in the storage unit. 11. The semiconductor switch control circuit according to claim 1, wherein correction is performed.
前記ダイオードを流れる負電流を検出する検出ステップと、
前記検出ステップによって検出された前記負電流の検出値に関する情報に基づいて前記オン/オフ制御の補正をする補正制御ステップと、
を備えたことを特徴とする半導体スイッチの制御方法。 A semiconductor switch having a first electrode, a second electrode, a gate electrode, and a diode between the first electrode and the second electrode, by electrically controlling the gate electrode, the first electrode and the second electrode. A method of controlling a semiconductor switch that performs on / off control between electrodes,
A detecting step for detecting a negative current flowing through the diode;
A correction control step of correcting the on / off control based on information on the detected value of the negative current detected by the detection step;
A method for controlling a semiconductor switch, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018047364A JP7088453B2 (en) | 2018-03-14 | 2018-03-14 | Semiconductor switch control circuit, intelligent power module and switching power supply |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018047364A JP7088453B2 (en) | 2018-03-14 | 2018-03-14 | Semiconductor switch control circuit, intelligent power module and switching power supply |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019161920A true JP2019161920A (en) | 2019-09-19 |
JP7088453B2 JP7088453B2 (en) | 2022-06-21 |
Family
ID=67992692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018047364A Active JP7088453B2 (en) | 2018-03-14 | 2018-03-14 | Semiconductor switch control circuit, intelligent power module and switching power supply |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7088453B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116794553A (en) * | 2023-04-07 | 2023-09-22 | 浙江万能弹簧机械有限公司 | Intelligent fault diagnosis method and system for high-frequency power supply |
JP7420443B1 (en) | 2022-07-05 | 2024-01-23 | Necプラットフォームズ株式会社 | Voltage conversion device, voltage conversion method, and program |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6246593B1 (en) * | 1999-05-06 | 2001-06-12 | Astec International Limited | Topology-independent synchronous rectifier commutation circuit |
WO2009081561A1 (en) * | 2007-12-20 | 2009-07-02 | Panasonic Corporation | Power conversion device, switch device and method for controlling power conversion device |
JP2009268336A (en) * | 2007-09-05 | 2009-11-12 | Denso Corp | Semiconductor device |
JP2014014213A (en) * | 2012-07-04 | 2014-01-23 | Mitsubishi Electric Corp | Synchronous rectification circuit |
-
2018
- 2018-03-14 JP JP2018047364A patent/JP7088453B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6246593B1 (en) * | 1999-05-06 | 2001-06-12 | Astec International Limited | Topology-independent synchronous rectifier commutation circuit |
JP2009268336A (en) * | 2007-09-05 | 2009-11-12 | Denso Corp | Semiconductor device |
WO2009081561A1 (en) * | 2007-12-20 | 2009-07-02 | Panasonic Corporation | Power conversion device, switch device and method for controlling power conversion device |
JP2014014213A (en) * | 2012-07-04 | 2014-01-23 | Mitsubishi Electric Corp | Synchronous rectification circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7420443B1 (en) | 2022-07-05 | 2024-01-23 | Necプラットフォームズ株式会社 | Voltage conversion device, voltage conversion method, and program |
CN116794553A (en) * | 2023-04-07 | 2023-09-22 | 浙江万能弹簧机械有限公司 | Intelligent fault diagnosis method and system for high-frequency power supply |
CN116794553B (en) * | 2023-04-07 | 2024-03-08 | 浙江万能弹簧机械有限公司 | Intelligent fault diagnosis method and system for high-frequency power supply |
Also Published As
Publication number | Publication date |
---|---|
JP7088453B2 (en) | 2022-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9608514B2 (en) | Diode circuit and power factor correction boost converter using the same | |
TWI827767B (en) | Cascode compound switch slew rate control | |
CN110798059B (en) | System and method for GaN-based startup circuit | |
US8310796B2 (en) | Methods and systems for operating power converters | |
JPWO2014123046A1 (en) | Gate drive circuit | |
TWI543519B (en) | Bridge rectifier circuit | |
CN109217858B (en) | Overvoltage protection for transistor devices | |
TW202038558A (en) | Compound switch with jfet cascode gate forward-biasing control | |
EP1037387A2 (en) | Stabilized gate driver | |
JP2021078309A (en) | Gate drive device and electric power conversion device | |
JP7088453B2 (en) | Semiconductor switch control circuit, intelligent power module and switching power supply | |
TWI696339B (en) | Switching power converter circuit and cascoded transistor circuit thereof | |
US10763737B2 (en) | Waveform shaping circuit, semiconductor device, and switching power supply device | |
JP2014121199A (en) | Drive circuit for transistor, semiconductor breaker using the same, and method of controlling interruption of the same | |
US9397207B2 (en) | Gated thyristor power device | |
US20190334451A1 (en) | Rectifier device with clamping circuit | |
US8917117B2 (en) | Composite semiconductor device reducing malfunctions of power semiconductor element switching operation | |
Rouger et al. | High-efficiency and fully integrated self-powering technique for intelligent switch-based flyback converters | |
JP2018049950A (en) | Semiconductor device and method of controlling the same | |
CN109075781B (en) | Drive circuit for power semiconductor element and motor drive device | |
US10778085B2 (en) | Power converter, power conversion method and lighting apparatus | |
KR102413856B1 (en) | Power converting apparatus | |
JP2013115852A (en) | Overvoltage protection circuit | |
JP2016082335A (en) | Semiconductor device | |
CN118399764A (en) | Flyback switching power supply and control circuit thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210310 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220107 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220118 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220316 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220510 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220526 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7088453 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |