JP2019144910A - リアルタイム処理装置及びその作製方法 - Google Patents
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Description
1)リアルタイムOSを用いる演算処理装置で動作する全処理タスク及びハンドラが個々にハードウェア化された複数の回路モジュール。
2)回路モジュールの起動/停止の信号を生成するモジュール実行機構。
3)回路モジュールがアクセスし得る共有メモリ。
4)共有メモリにアクセスする前記回路モジュールの調停を行う調停機構。
また、上記1)の回路モジュールは、全て独立して実装され、全てが並列に実行される。これにより、処理タスクやハンドラを時分割によりCPUで並行して演算処理する必要はなく、タスクスイッチの切り替えに伴うオーバヘッドがほとんど生じないため、システムの応答時間を格段に短縮できる。処理タスクや処理ハンドラの並列実行により処理を高速化できる。処理タスク及びハンドラのスケジューリング機能が不要であり、簡潔なハードウェアで実現できるのである。
リアルタイムシステムとは、制御システムの中でも、入力に対して定められた時間以内に応答をするものと定義する。例えば、距離センサーから前方車両との距離が近接しているという入力があると、20マイクロ秒以内にブレーキに作動信号を出力するといったシステムである。
また、処理タスクとは、制御システムにおいて、複数の処理を並行して行っている処理、例えば、走行モーターの制御を行いながら、画像カメラで障害物の検出を行う等、これらの個々の処理と定義する。
処理ハンドラとは、制御システムに対する非定期的な入力、例えば、障害物の急接近や外部からの緊急信号に応答するため、特定の入力があった場合には実行中のタスクを一時中断して特定の処理を行うが、このような特定の入力を割り込みに対する処理タスクと定義する。
タスクスイッチとは、CPUが搭載された制御システムにおいて、処理タスクやハンドラから別の処理タスクやハンドラに処理を切り替えることと定義する。CPUが搭載された制御システムでは、タスクスイッチのためには、 現在実行している処理タスクの状態をすべてメモリに退避し、再び処理タスクを実行する場合にはこれを復元するという処理が必要になるため、 そのオーバヘッドが生じてしまうという問題がある。
タスクスケジューリングとは、CPUが搭載された制御システムにおいて、CPUが実行する処理タスクを状況に応じて切り替える機能をタスクスケジューリングと定義する。リアルタイムといった制約を満たすために、処理タスクやハンドラに、優先順位(優先度)を設定でき、リアルタイムOSはこの優先度に基づいてタスクのスケジューリングを行う。
システムコールとは、プログラムからリアルタイムOSの機能を呼び出すことをいう。システムコールを具体的に行うための呼び出し方は厳密に定められており、API (application program interface) という。
1)リアルタイムOSを用いる演算処理装置で動作する処理タスク及びハンドラの構成と設定パラメータをコンフィグレーションファイルから抽出するステップ。
2)処理タスク及びハンドラが使用するリアルタイムOSのシステムコールで呼び出される関数本体を、状態レジスタの読み書き処理に置換し、前記処理タスク及びハンドラに結合するステップと、
3)結合された処理タスク及びハンドラの全てを、個々にハードウェア化して複数の回路モジュールに変換するステップ。
4)状態レジスタの値の変化に応じて回路モジュールの起動/停止の信号を生成するモジュール実行機構を回路生成するステップ。
5)共有メモリにアクセスする回路モジュールを調停する調停機構を回路生成するステップ。
6)回路モジュールを、モジュール実行機構と前記調停機構とに接続するステップ。
また、上記3)の回路モジュールに変換するステップは、具体的には、上記2)のステップ後に、結合された処理タスク及びハンドラを、高位合成により個々にハードウェア化する。
リアルタイム処理装置1は、回路モジュール2と、モジュール実行機構3と、調停機構4、及び共有メモリ5から構成される。回路モジュール2は、リアルタイムOSを用いる演算処理装置で動作する処理タスクやハンドラがハードウェア化されたものである。
モジュール実行機構3は、回路モジュールである各処理タスクやハンドラの実行(起動/停止)を制御するものであり、調停機構4は、共有メモリ5のメモリアクセスの調停を行うものである。
上述のとおり、処理タスクは、制御システムにおいて、複数の処理を並行して行っている処理と定義されるが、従来はコンピュータが実行する処理プログラムであり、メモリに保存され、コンピュータが読み出し実行するものであった。また、処理ハンドラは、上述のとおり、制御システムに対する非定期的な入力などの特定の入力を割り込みに対する処理タスクと定義されるが、同様に従来はコンピュータが実行する処理プログラムである。
また、モジュール実行機構3は、各処理タスク(2a,2b)及びハンドラ(2c〜2e)とは、メモリアクセス用のアドレス、データ及びタスクの起動/停止を制御する信号線で接続されている。モジュール実行機構3は、その内部に各々の処理タスク及びハンドラの起動/停止の状態を記憶する状態レジスタ(タスク1状態レジスタ、タスク2状態レジスタ、周期ハンドラ状態レジスタ、アラームハンドラ状態レジスタ、割込ハンドラ状態レジスタ)を備えている。それぞれの状態レジスタは、回路モジュールの起動/停止状態を表すレジスタ値と、回路モジュールの優先度を表すレジスタ値を少なくとも含む。周期ハンドラやアラームハンドラの状態レジスタには、タイマカウント値も含まれている。タイマカウント値が所定の値になった場合には、モジュール実行機構3が周期ハンドラやアラームハンドラを実行制御する。
また、モジュール実行機構3は、状態レジスタにおける回路モジュールの起動/停止のレジスタ値の変化に応じて、回路モジュールを起動又は停止させる。
また、モジュール実行機構3は、周期ハンドラやアラームハンドラの状態レジスタ内のタイマカウント値が所定の値になった場合には、周期ハンドラやアラームハンドラを起動又は停止させる。
このように、調停機構4は、回路モジュールの優先度を表すレジスタ値に応じて、共有メモリ5にアクセスする回路モジュールを調停している。調停機構4は、複数の処理タスク/ハンドラからメモリアクセスがあった場合にこれを調停するが、例えば、ARM社が開発したRISC(Reduced Instruction Set Computer)アーキテクチャに採用されているAXI(Advanced eXtensible Interface)のような既存の接続回路であって構わない。
例えば、周期イベントやアラームイベントが起動された場合に、モジュール実行機構3内部の当該周期ハンドラやアラームハンドラの状態レジスタの内部のタイマ値がセットされ、サイクル毎にタイマ値が減じられる。そして、タイマ値が0(ゼロ)になると周期ハンドラやアラームハンドラの回路モジュールに対して、モジュール実行機構3から停止信号が解除され、周期ハンドラやアラームハンドラの回路モジュールが起動し、処理動作の実行が開始される。周期ハンドラの場合は、タイマが0になった後、自動的に次のタイマが再設定される。
図2(1)は、従来のリアルタイム処理装置の構成模式図である。従来装置では、演算処理ユニット(CPU)を用いて、リアルタイムOSというプログラムで処理タスクやハンドラの実行制御、スケジューリング、タスクの切替え、メモリアクセス制御を行っている。タスク1、タスク2、・・・、タスクn、周期1ハンドラ、周期2ハンドラ、アラームハンドラ、割込ハンドラは、全てプログラムであり、リアルタイムOSのシステムコールの関数プログラムと結合された後、CPUが逐次処理できるプログラムコード(機械語)に置き換えられ、そのプログラムコードがメモリに記憶されている。
演算処理ユニット(CPU)は、メモリに記憶されたプログラムコードを読み出して実行し、リアルタイム処理を実現している。
また、タスク1、タスク2、・・・、タスクn、周期1ハンドラ、周期2ハンドラ、アラームハンドラ、割込ハンドラなど全ての処理タスク及びハンドラは、実行が可能な状態であれば、その優先度によらず、全て実行できることが特徴である。
まず、処理タスク/ハンドラの構成と設定パラメータをコンフィグレーションファイルから抽出し(ステップS01)、処理タスク/ハンドラが使用するリアルタイムOSのシステムコールの関数本体を、状態レジスタの読み書き処理プログラムに置換し、処理タスク/ハンドラの処理プログラムと結合する(ステップS02)。そして、結合された処理タスク/ハンドラの全てを、回路モジュールに変換する(ステップS03)。
次に、状態レジスタの値の変化に応じて回路モジュールの起動/停止の信号を生成するモジュール実行機構の回路を生成する(ステップS04)。また、共有メモリにアクセスする回路モジュールの調停機構の回路を生成する(ステップS05)。そして、回路モジュールをモジュール実行機構と調停機構に接続する(ステップS06)。
また、本発明のリアルタイム処理装置の作製方法では、1つの処理タスクやハンドラを独立した1つのハードウェアの回路モジュールに合成し、全ての処理タスク/ハンドラを並列に実行させることによって、処理性能とレスポンスの向上を図る。これによってリアルタイムOSのタスクスケジューリング機能を不要にし、軽量なハードウェアでシステムを制御することができる。
高位合成は、C言語などのプログラミング言語で記述されたソフトウェア処理動作の記述から、ハードウェア設計の記述を自動生成する技術である。高位合成を用いて回路モジュールを作製することにより、高い抽象度での設計やソフトウェア開発のノウハウを用いたデバッグが可能になるメリットがある。
ACAPによる高位合成処理は、アセンブリ言語やC言語で記述されたプログラムをそれぞれgas(アセンブラ)やgcc(コンパイラ)で変換して得られる機械語を入力とし、これを高位合成の標準的な内部データ構造であるCDFG(Control Data-Flow Graph)に変換する。このCDFGに対して、最適化(処理の効率化のための変換)、スケジューリング(演算処理の並列化と、各演算をどのタイミングで実行するかの決定)、バインディング(演算処理の演算器への割り当てと中間結果の記憶装置への割り当て)を行って制御論理を決定し、最終的にハードウェア記述言語“Verilog HDL”によるハードウェアの設計記述を出力する。
なお、本発明に用いる高位合成システムは、上記ACAPに限定されるものではなく、市販ツールである例えば、Xilinx社の「Vivado HLS」を用いることも可能である(https://www.xilinx.com/products/design-tools/vivado/integration/esl-design.html)。
そして、メインファイル、定義ファイル、処理タスク/ハンドラのアプリケーションプログラムファイルを記述したソースファイル、および、処理タスク/ハンドラが使用するリアルタイムOSのシステムコールの関数本体を状態レジスタの読み書き処理プログラムに置換したもの(ハードウェア合成用に実装したOSシステムコール)を結合する。結合された処理タスク/ハンドラの全てを、高位合成システムACAPに入力し、処理プログラムのソフトウェアの記述からハードウェア設計の記述を自動生成し、ハードウェアの回路モジュールを生成する。
下記表1は、状態レジスタの内部のレジスタ値の意味の一例を示している。1つの状態レジスタは、例えば、32ビットで構成され、各々の処理タスク/ハンドラ毎に複数の状態レジスタが割り当てられる。
図5に示すように、モジュール実行機構3は、内部のタスク1状態レジスタのタスク状態が起動となっている場合、処理タスク1の回路モジュールに起動信号を出力する。処理タスク1では処理が実行される。処理タスク1が実行結果データを共有メモリ5のデータ領域に書き込む際には、処理タスク1からアドレスと共にデータがモジュール実行機構3に出力される。モジュール実行機構3では、処理タスク1からのメモリアクセスのアドレスが共有メモリ5に割り当てられているアドレスであれば、それをそのまま調停機構4に出力する。その際、タスク1状態レジスタの現在の優先度も併せて調停機構4に出力する。調停機構4では、入力したアドレスに従って、共有メモリ5にアクセスし、データを書き込む。優先度については同時に複数のアクセスがあった場合に、優先度の高いものにアクセスさせる際の判定に用いている。
モジュール実行機構3では、内部のタスク2状態レジスタのタスク状態が停止から起動へと更新されたことで、処理タスク2の回路モジュールに起動信号を出力する。処理タスク2では処理が実行される。処理タスク2が共有メモリ5にアクセスする際には、処理タスク2からアドレス、書き込みの場合にはデータを併せて、モジュール実行機構3に出力される。モジュール実行機構3では、それをそのまま調停機構4に出力する。その際、タスク2状態レジスタの現在の優先度も併せて調停機構4に出力する。調停機構4では、入力したアドレスに従って、共有メモリにアクセスする。
処理タスク1が共有メモリ5に書き込みする際には、処理タスク1からアドレスと、書き込みデータが、併せてモジュール実行機構3に出力される。モジュール実行機構3では、それをそのまま調停機構4に出力する。その際、タスク1状態レジスタの現在の優先度も併せて調停機構4に出力する。
一方、同時に実行されている処理タスク2が共有メモリ5に書き込みする際には、処理タスク2からアドレスと、書き込みデータが、併せてモジュール実行機構3に出力される。モジュール実行機構3では、それをそのまま調停機構4に出力する。その際、タスク2状態レジスタの現在の優先度も併せて調停機構4に出力する。
調停機構4では、優先度の高い方(この場合は処理タスク2)から入力したアドレスに従って、共有メモリにアクセスする。
図10の場合では、共有メモリ5にアクセス(データ書き込み)しようとしている回路モジュールは3つあり(処理タスク1、処理タスク2、割込ハンドラ)、それぞれデータ書き込みを要求している。調停機構4では、処理タスク1、処理タスク2、割込ハンドラの優先度を判定し、最も優先度の高い割込ハンドラのメモリアクセスのみ実行することになる。なお、割込ハンドラのメモリアクセスが終了すれば、メモリアクセスを待っている処理タスク1、処理タスク2の内、優先度が高い処理タスクのメモリアクセスを実行し、それが終了すれば優先度が低かった他方の処理タスクのメモリアクセスを実行する。
周期ハンドラが実行中に、共有メモリ5にアクセスする際には、周期ハンドラからアドレスと、書き込みの場合には書き込みデータがモジュール実行機構3に出力される。モジュール実行機構3では、それをそのまま調停機構4に出力する。その際、周期ハンドラ状態レジスタの優先度も併せて調停機構4に出力する。
図12に示す例では、処理タスク2が起動され、処理タスク2によって、モジュール実行機構3の内部のアラームハンドラ状態レジスタのタイマカウント値が所定の値に書き換えられ、モジュール実行機構3がアラームハンドラに起動信号を出力している。
アラームハンドラが実行中に、共有メモリ5に書き込みする際には、アラームハンドラからアドレスと、書き込みデータがモジュール実行機構3に出力される。モジュール実行機構3では、それをそのまま調停機構4に出力する。その際、アラームハンドラ状態レジスタの優先度も併せて調停機構4に出力する。
図13を参照して、共有メモリを複数のセクション分けして使用するリアルタイム処理装置の実施態様について説明する。
図13に示すように、共有メモリ5を複数のセクションのメモリ領域に分け、異なるセクションのメモリ領域は同時にアクセスできるようにしてもよい。この場合、異なる処理タスクが個々の処理に用いるデータは、それぞれ異なるセクションのメモリ領域に割り当てることが好ましい。図13に示す例では、共有メモリ5は5つのセクションのメモリ領域に分けられており、処理タスク1がセクション1のメモリ領域にアクセスし、処理タスク2がセクション2のメモリ領域にアクセスし、周期ハンドラがセクション3のメモリ領域にアクセスし、アラームハンドラがセクション4のメモリ領域にアクセスし、割込ハンドラがセクション5のメモリ領域にアクセスする構成になっている。このような構成では、異なる処理タスク/ハンドラが個々の処理に用いるデータは、それぞれ異なるセクションのメモリ領域に割り当てることができるため、調停機構4による共有メモリ5の調停によって、処理タスク/ハンドラが待たされることがなく、リアルタイム処理装置の性能を更に向上できる可能性がある。
同一のセクションへ複数の処理タスクから同時にメモリアクセスが起こらない限りは、複数のセクションに分けられる構成により、処理タスク又はハンドラが、優先順位の高い他の処理タスクやハンドラに妨げられることなく共有メモリにアクセスし、効率よく処理を実行することができるのである。
図14に、本発明のリアルタイム処理装置の他の実施形態のハードウェア概略構成図を示す。図14に示すように、状態レジスタをモジュール実行機構3の内部に配置するのではなく、共有メモリ5に配置する構成も可能である。但し、この場合、処理タスクやハンドラの状態を確認するために、都度、共有メモリ5にアクセスするといったオーバヘッドが生じることから、装置全体の性能が下がる方向になる。
従来のリアルタイム処理装置において、CPU上では1つの処理タスクしか実行されないことを前提にして排他制御のプログラムが書かれることがある。そのため、上述した本発明のリアルタイム処理装置の作製方法で、従来のプログラムそのものから高位合成などの手法で回路モジュールを作製しそのまま動かす場合には、優先順位が最高位の処理タスクのみを実行状態に遷移させて、それ以外のタスクを停止させるという実行制御を行う方が適しているからである。
具体的には、モジュール実行機構3が、実行可能状態にある処理タスク及びハンドラのうち、優先順位が最高位のものだけを実行状態に遷移させて実行させる。これにより、従来のリアルタイム処理装置で動作していたプログラムをそのまま活用した場合であっても、排他制御の実現を容易化できる。
すなわち、本発明のリアルタイム処理装置における処理タスク/ハンドラの回路モジュールは、高位合成により個々にハードウェア化される以外に、手設計により得た同様の動作をする回路や、同様の動作を実現するプログラムを実行するプロセッサで置き換えることも可能である。
2 回路モジュール
3 モジュール実行機構(マネージャー)
4 調停機構(アービタ)
5 共有メモリ
6 状態レジスタ
2a、2b 処理タスク
2c 周期ハンドラ
2d アラームハンドラ
2e 割込ハンドラ
Claims (10)
- リアルタイムOSを用いる演算処理装置で動作する全処理タスク及びハンドラが個々にハードウェア化された複数の回路モジュールと、
前記回路モジュールの起動/停止の信号を生成するモジュール実行機構と、
前記回路モジュールがアクセスし得る共有メモリと、
前記共有メモリにアクセスする前記回路モジュールの調停を行う調停機構、
を備え、
演算処理ユニットを用いず、全てハードウェア化されたことを特徴とするリアルタイム処理装置。 - 前記モジュール実行機構は、
前記回路モジュール毎の起動/停止の状態を記憶する状態レジスタを備え、
前記回路モジュールからの信号によって前記状態レジスタを読み書きし、
前記状態レジスタにおける前記回路モジュールの起動/停止のレジスタ値の変化に応じて前記回路モジュールを制御することを特徴とする請求項1に記載のリアルタイム処理装置。 - 前記状態レジスタは、前記回路モジュールの起動/停止状態を表すレジスタ値と、前記回路モジュールの優先度を表すレジスタ値とから少なくとも構成されることを特徴とする請求項2に記載のリアルタイム処理装置。
- 前記調停機構は、前記回路モジュールの優先度を表すレジスタ値に応じて、前記共有メモリにアクセスする前記回路モジュールを調停することを特徴とする請求項3に記載のリアルタイム処理装置。
- 前記回路モジュールは、全て独立して実装され、全てが並列に実行し得ることを特徴とする請求項1〜4の何れかに記載のリアルタイム処理装置。
- 前記回路モジュールは、高位合成により個々にハードウェア化されたことを特徴とする請求項1〜5の何れかに記載のリアルタイム処理装置。
- 前記モジュール実行機構は、
前記回路モジュールからメモリアクセス用アドレスを読み込み、
前記共有メモリに記憶されている前記回路モジュール毎の起動/停止の状態を記憶する状態レジスタを読み書きし、
前記状態レジスタにおける前記回路モジュールの起動/停止のレジスタ値の変化に応じて前記回路モジュールを制御することを特徴とする請求項1に記載のリアルタイム処理装置。 - 下記1)〜6)のステップを備えるリアルタイム処理装置の作製方法:
1)リアルタイムOSを用いる演算処理装置で動作する処理タスク及びハンドラの構成と設定パラメータをコンフィグレーションファイルから抽出するステップと、
2)前記処理タスク及びハンドラが使用する前記リアルタイムOSのシステムコールで呼び出される関数本体を、状態レジスタの読み書き処理に置換し、前記処理タスク及びハンドラに結合するステップと、
3)前記結合された処理タスク及びハンドラの全てを、個々にハードウェア化して複数の回路モジュールに変換するステップと、
4)前記状態レジスタの値の変化に応じて前記回路モジュールの起動/停止の信号を生成するモジュール実行機構を回路生成するステップと、
5)前記共有メモリにアクセスする前記回路モジュールを調停する調停機構を回路生成するステップと、
6)前記回路モジュールを、前記モジュール実行機構と前記調停機構とに接続するステップ。 - 前記状態レジスタは、前記回路モジュールの起動/停止状態を表すレジスタ値と、前記回路モジュールの優先度を表すレジスタ値とから少なくとも構成され、
前記調停機構は、前記回路モジュールの優先度を表すレジスタ値に応じて、前記共有メモリにアクセスする前記回路モジュールを調停することを特徴とする請求項8に記載のリアルタイム処理装置の作製方法。 - 上記の回路モジュールに変換するステップは、前記処理タスク及びハンドラを、高位合成により個々にハードウェア化することを特徴とする請求項8又は9に記載のリアルタイム処理装置の作製方法。
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