JP2019144658A - Evaluation Board - Google Patents
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Abstract
Description
本発明の実施形態は、評価ボードに関する。 Embodiments described herein relate generally to an evaluation board.
バックプレーンを介してメインCPU(Central Processing Unit)基板からターゲット基板(例えば、スレーブCPU基板、I/O機器等の周辺基板)にアクセスするシステムにおいて、メインCPU基板とバックプレーン間のインタフェース部の動作を確認する場合、バックプレーンに対してターゲット基板を接続する必要がある。そして、メインCPU基板とターゲット基板間においてデータを送受信することによって、インタフェース部の動作確認を実行する。 Operation of the interface section between the main CPU board and the backplane in a system that accesses a target board (for example, a peripheral board such as a slave CPU board or I / O device) from a main CPU (Central Processing Unit) board via the backplane When confirming, it is necessary to connect the target board to the backplane. Then, the operation of the interface unit is confirmed by transmitting and receiving data between the main CPU board and the target board.
しかしながら、上記の技術においては、全てのインタフェース部の動作を確認するためには、バックプレーンに接続されるメインCPU基板の数と同じ数のターゲット基板を準備する必要があり、バックプレーンの出荷時において、全てのインタフェース部の動作を確認することは困難であり、非効率となる可能性がある。 However, in the above technology, in order to check the operation of all the interface units, it is necessary to prepare the same number of target boards as the number of main CPU boards connected to the backplane. However, it is difficult to confirm the operation of all the interface units, which may be inefficient.
実施形態の評価ボードは、メモリと、スロットと、ロジックICと、第1バスと、第2バスと、ディップスイッチと、を備える。スロットは、評価対象機器が接続される。ロジックICは、ライト信号がアクティブになっている第1期間内に、スロットを介して評価対象機器からデータを受信してバッファに保存し、受信したデータをメモリに書き込む書込み処理を実行する。また、ロジックICは、リード信号がアクティブになっている第2期間内に、メモリからデータを読み出してバッファに保存し、読出し完了信号を評価対象機器に送信後、読み出したデータをスロットを介して評価対象機器に送信する読出し処理を実行する。第1バスは、スロットとロジックICとの間でデータを転送する。第2バスは、ロジックICとメモリとの間でデータを転送しかつ第1バスとは異なる。ディップスイッチは、第1期間内においてメモリへのデータの書き込みを開始する第1タイミング、および第2期間内において、読出し完了信号を送信後、評価対象機器へのデータの送信を開始する第2タイミングの少なくともいずれか一方の調整時間を設定する。さらに、ロジックICは、設定された調整時間に従って、第1タイミングおよび第2タイミングの少なくとも一方を調整する。 The evaluation board according to the embodiment includes a memory, a slot, a logic IC, a first bus, a second bus, and a dip switch. An evaluation target device is connected to the slot. The logic IC receives data from the evaluation target device via the slot and stores it in the buffer within the first period in which the write signal is active, and executes a writing process for writing the received data to the memory. In addition, the logic IC reads data from the memory and stores it in the buffer within the second period in which the read signal is active, transmits the read completion signal to the evaluation target device, and then sends the read data through the slot. Read processing to be sent to the evaluation target device is executed. The first bus transfers data between the slot and the logic IC. The second bus transfers data between the logic IC and the memory and is different from the first bus. The dip switch has a first timing to start writing data to the memory within the first period, and a second timing to start transmission of data to the evaluation target device after transmitting the read completion signal within the second period. The adjustment time of at least one of is set. Further, the logic IC adjusts at least one of the first timing and the second timing according to the set adjustment time.
以下、添付の図面を用いて、本実施形態にかかる評価ボードを適用した評価ボードについて説明する。 Hereinafter, an evaluation board to which the evaluation board according to the present embodiment is applied will be described with reference to the accompanying drawings.
図1は、本実施形態にかかる評価ボードの構成の一例を示す図である。図1に示すように、本実施形態にかかる評価ボード1は、複数のスロット101−1,101−2,101−3,...,101−n(nは1以上の整数)と、FPGA(Field-Programmable Gate Array)102と、メモリ103と、ディップスイッチ104と、を有する。以下の説明では、複数のスロット101−1,101−2,101−3,...,101−nを区別する必要が無い場合には、スロット101と記載する。スロット101には、メインCPU(Central Processing Unit)基板等の評価対象機器2のコネクタ3が接続される。また、スロット101とFPGA102とは、PCI-Express等のバスB1によって電気的に接続される。バスB1は、スロット101とFPGA102との間でデータを転送する。また、FPGA102とメモリ103とは、バスB1とは異なるPCI-Express等のバスB2によって接続される。バスB2は、FPGA102とメモリ103との間でデータを転送する。
FIG. 1 is a diagram illustrating an example of a configuration of an evaluation board according to the present embodiment. As shown in FIG. 1, the
メモリ103は、SRAM(Static Random Access Memory)等で構成され、スロット101に接続される評価対象機器3と評価ボード1との間で送受信するデータを記憶する。FPGA102は、バッファ102aを有する。そして、FPGA102は、バッファ102aを用いて、スロット101を介して評価対象機器2から受信するデータのメモリ103への書込み処理、およびメモリ103からデータを読み出してスロット101を介して評価対象機器2に送信する読出し処理を実行するロジックIC(Integrated Circuit)の一例である。
The
具体的には、書込み処理は、ライト信号がアクティブになっている期間内に、スロット101を介して評価対象機器2から受信したデータをバッファ102aに保存し、かつバッファ102aに記憶されるデータをメモリ103に書き込む処理である。また、読出し処理は、リード信号がアクティブになっている期間内に、メモリ103からデータを読み出してバッファ102aに保存し、かつデータの読み出しの完了を示す読出し完了信号を評価対象機器2に送信後、バッファ102aに記憶されるデータをスロット101を介して評価対象機器2に送信する処理である。複数の評価対象機器2がスロット101に接続されている場合、FPGA102は、各スロット101を介して複数の評価対象機器2と送受信するデータの書込み処理および読出し処理を並行して実行する。
Specifically, in the writing process, the data received from the
また、FPGA102は、ライト信号がアクティブとなっている期間内においてメモリ103へのデータの書き込みを開始するタイミング、およびリード信号がアクティブとなっている期間内において、読出し完了信号を送信後、評価対象機器2へのデータの送信を開始するタイミングの少なくとも一方を、後述するディップスイッチ104により設定された調整時間に従って調整する。ディップスイッチ104は、ライト信号がアクティブとなる期間内においてメモリ103へのデータの書き込みを開始するタイミング、およびリード信号がアクティブとなる期間内において、読出し完了信号を送信後、評価対象機器2へのデータの送信を開始するタイミングの少なくとも一方の調整時間を設定する。本実施形態では、ディップスイッチ104は、FPGA102のクロック信号の周期単位に調整時間を設定可能である。また、ディップスイッチ104は、ユーザによって手動により操作可能としても良い。または、調整時間を自動的に設定することが設定されている場合には、FPGA102がディップスイッチ102を制御して調整時間を設定可能としても良い。
In addition, the
以上の構成によれば、評価対象機器2と評価ボード1とのインタフェース部の動作確認の試験を行うために、評価対象機器2とデータを送受信するターゲット基板を用いる必要が無くなるため、インタフェース部の動作の確認を容易かつ効率的に行うことができる。また、評価対象機器2が有するCPU等のハードウェアの特性、評価対象機器2と評価ボード1間においてデータを転送する配線ボードの特性、周囲の温度等によって、ライト信号やリード信号、読出し完了信号等の各種信号のなまりや遅延が生じる場合に、評価対象機器2において評価ボード1から受信するデータの異常を検出することで、ライト信号がアクティブになっている期間内においてメモリ103へのデータの書き込みを開始するタイミング、およびリード信号がアクティブになっている期間内において評価対象機器2へのデータの送信を開始するタイミングに対して、データの書き込みおよびデータの読み出しを正しく行うために、どのくらいの時間的なマージンを要するのかを調べるマージン試験が可能となる。
According to the above configuration, since it is not necessary to use a target substrate that transmits and receives data to and from the
図2は、本実施形態にかかる評価ボードにおける書込み処理および読出し処理の流れの一例を説明するための図である。まず、図2を用いて、メモリ103に対するデータの書込み処理の流れの一例について説明する。評価対象機器2のCPU等のプロセッサは、書込み処理を実行するデータを、32bitのデータに分割して、評価ボード1に送信する(ステップS201)。評価対象機器2のプロセッサは、32bitのデータの送信を繰り返すことによって、書込み処理を実行するデータを評価ボード1に対して送信する。また、複数の評価対象機器2がスロット101に接続されて、各評価対象機器2から受信するデータの書込み処理を並行して実行する場合、複数の評価対象機器2が協調して、書込み処理を実行するデータを時分割で送信する。例えば、複数の評価対象機器2は、スロット101に接続された順に、32bit分のデータを時分割で送信する処理を繰り返すことによって、書込み処理を実行するデータを評価ボード1に送信する。
FIG. 2 is a diagram for explaining an example of the flow of the writing process and the reading process in the evaluation board according to the present embodiment. First, an example of the flow of data writing processing to the
FPGA102は、評価対象機器2から入力されるストローブ信号に従って、ライト信号を生成する。その際、FPGA102は、ディップスイッチ104により調整時間が設定されている場合、ライト信号がアクティブになっている期間内においてメモリ103へのデータの書き込みを開始するタイミング(アクセスタイミング)を、当該設定された調整時間に従って調整する(ステップS202)。例えば、FPGA102は、ライト信号がアクティブになっている期間内において、最も早いアクセスタイミングおよび最も遅いアクセスタイミングに調整する。次いで、FPGA102は、ライト信号がアクティブとなっている期間内に、スロット101を介して、評価対象機器2から、データを受信する。
The
次いで、FPGA102は、評価対象機器2から受信したデータを、バッファ102aに保存する(ステップS203)。バッファ102aは、少なくとも、評価対象機器2からの1アクセス分のデータ(本実施形態では、32bitのデータ)を記憶可能な記憶容量を有している。さらに、FPGA102は、ライト信号がアクティブとなっている期間内のアクセスタイミングから、バッファ102aに記憶されるデータを、バスB2を介してメモリ103に書き込む(ステップS204)。その際、FPGA102は、メモリ103の記憶領域のうち、評価対象機器2から入力されるアドレス信号が示すアドレス(例えば、A1008000H)の記憶領域に対して、データを書き込む。複数の評価対象機器2から時分割でデータが送信されてくる場合、FPGA102は、データの送信元となる評価対象機器2を切り替えて、当該評価対象機器2から受信したデータの書込み処理を実行することによって、複数の評価対象機器2から受信するデータの書込み処理を並行して実行可能とする。
Next, the FPGA 102 stores the data received from the
次に、図2を用いて、メモリ103からのデータの読出し処理について説明する。FPGA102は、評価対象機器2から入力されるストローブ信号に従って、リード信号を生成する。次いで、FPGA102は、リード信号がアクティブになっている期間内に、バスB2を介して、メモリ103から読み出す(ステップS205)。その際、FPGA102は、メモリ103の記憶領域のうち、評価対象機器2から入力されるアドレス信号が示すアドレス(例えば、A10008000H)の記憶領域から、データを読み出す。また、本実施形態では、読出し処理を実行するデータを、32bit分のデータ毎に、メモリ103から読み出す。
Next, data read processing from the
次いで、FPGA102は、メモリ103から読み出したデータを、バッファ102aに保存する(ステップS206)。バッファ102aは、少なくとも、メモリ103から読み出した1アクセス分のデータ(本実施形態では、32bit分のデータ)を記憶可能な記憶容量を有する。また、FPGA102は、ディップスイッチ104により調整時間が設定されている場合、リード信号がアクティブとなっている期間内において、読出し完了信号の送信後、評価対象機器2へのデータの送信を開始するタイミング(アクセスタイミング)を、当該設定された調整時間に従って調整する(ステップS207)。例えば、FPGA102は、リード信号がアクティブになっている期間内において、読出し完了信号の送信後、最も早いアクセスタイミングおよび最も遅いアクセスタイミングに調整する。そして、FPGA102は、リード信号がアクティブになっている期間内のアクセスタイミングから、バッファ102aに記憶されるデータを、バスB1およびスロット101を介して、評価対象機器2に送信する(ステップS207)。また、複数の評価対象機器2がスロット101に接続されて、各評価対象機器2へ送信するデータの読出し処理を並行して実行する場合、FPGA102は、メモリ103から読み出すデータおよび当該データの送信先を時分割で切り替える。評価対象機器2のプロセッサは、コネクタ3を介して、評価ボード1から送信される32bit分のデータを受信する(ステップS208)。
Next, the
本実施形態では、複数の評価対象機器2と評価ボード1間において時分割でデータを送受信することによって、それぞれ1つのバスB1、バスB2、バッファ102a、およびメモリ103を共用して、複数の評価対象機器2との間で送受信するデータの書込み処理および読出し処理を並行して実行しているが、これに限定するものではない。例えば、FPGA102は、スロット101毎に、バスB1、バスB2、バッファ102a、およびメモリ103を有する場合には、評価対象機器2との間でデータを時分割で送受信することなく、各スロット101を介して送受信するデータの書込み処理および読出し処理を並行して実行可能である。
In this embodiment, by transmitting and receiving data in a time-sharing manner between the plurality of
図3は、本実施形態にかかる評価ボードおよび評価対象機器による書込み処理のタイミングチャートの一例を示す図である。本実施形態では、FPGA102は、予め設定されたライトアクセス期間内において、評価対象機器2から受信したデータ(以下、書込みデータと言う)のメモリ103に対する書込み処理を実行する。ライトアクセス期間は、アドレスフェーズと、データフェーズとを含む。アドレスフェーズは、メモリ103の記憶領域のうち、書込み処理を行う記憶領域を特定する期間である。データフェーズは、メモリ103に対して書込み処理を行う期間である。
FIG. 3 is a diagram illustrating an example of a timing chart of write processing by the evaluation board and the evaluation target device according to the present embodiment. In the present embodiment, the
まず、書込み処理において用いられる各種信号について説明する。クロック信号CLK1は、評価対象機器2が有するCPU等のプロセッサ内のクロック信号である。スロット選択信号SLOCKは、評価対象機器2のコネクタ3が接続されたスロット101を識別可能とするスロットアドレスを示す信号である。アドレスデータADは、メモリ103が有する記憶領域のうち書込み処理を行う記憶領域のアドレス(以下、メモリアドレスと言う)、およびメモリ103に書き込むデータ(以下、書込みデータと言う)を含む。ストローブ信号STBは、メモリアドレスをアドレスデータADとして受信可能な期間、およびメモリ103に対する書込み処理を実行可能な期間においてアクティブに切り替わる信号である。データ切替信号SADCは、ライトアクセス期間において、アドレスフェーズからデータフェーズへ切り替わるタイミングを示す信号である。データ方向切替信号SDIRは、評価対象機器2とFPGA102間における書込みデータの転送方向を示す信号である。書込み完了信号SRDYは、メモリ103に対する書込み処理の完了を示す信号である。
First, various signals used in the writing process will be described. The clock signal CLK1 is a clock signal in a processor such as a CPU included in the
クロック信号CLK2は、FPGA102内のクロック信号である。アドレス信号IOAは、評価対象機器2から受信するアドレスデータADが含むメモリアドレスである。データIODは、書込みデータである。ライト信号WTは、メモリ103に対して書込みデータを書き込む期間を示す信号である。言い換えると、ライト信号WTは、書込み処理を開始するタイミング、および書込み処理を終了するタイミングを示す信号である。チップセレクト信号CSは、書込みデータの書き込みを行うメモリ103を示す信号である。
The clock signal CLK2 is a clock signal in the
次に、メモリ103に対する書込み処理のタイミングについて説明する。評価対象機器2のコネクタ3がスロット101に接続されると、評価対象機器2のプロセッサは、スロット選択信号SLOCKをFPGA102に送信する。また、評価対象機器2のプロセッサは、アドレスフェーズにおいて、メモリアドレスを示すアドレスデータADをFPGA102に送信する。また、評価対象機器2のプロセッサは、データフェーズにおいて、書込みデータをアドレスデータADとしてFPGA102に送信する。また、評価対象機器2のプロセッサは、ストローブ信号STBを、FPGA102に送信する。また、評価対象機器2のプロセッサは、アドレスフェーズからデータフェーズに切り替わった際にアクティブに切り替わるデータ切替信号SADCを、FPGA102に送信する。
Next, the timing of the writing process for the
FPGA102は、アドレスフェーズにおいて、ストローブ信号STBがアクティブになっているタイミングt1からタイミングt2までの期間に、評価対象機器2から、メモリアドレスを示すアドレスデータADをアドレス信号IOAとして受信する。また、FPGA102は、データ切替信号SADCがタイミングt3においてアクティブになってデータフェーズに切り替わると、チップセレクト信号CSを生成する。
In the address phase, the
その後、FPGA102は、データフェーズにおいてストローブ信号STBがタイミングt4にアクティブになったことをトリガにして、タイミングt5においてアクティブとなるライト信号WTを生成する。FPGA102は、ライト信号WTがアクティブになっているタイミングt5において、スロット101を介して、評価対象機器2から、アドレスデータAD(書込みデータ)をデータIODとして受信し始め、当該受信したデータIODをバッファ102aに保存する。また、FPGA102は、ライト信号WTがアクティブになっている期間内に、バッファ102aに記憶されるデータIODをメモリ103に書き込む。その際、FPGA102は、ディップスイッチ104により調整時間が設定されている場合、ライト信号WTがアクティブとなっている期間内において、メモリ103への書込みデータの書き込みを開始するタイミングt6を、当該設定された調整時間に従って調整する。さらに、FPGA102は、タイミングt6において、メモリ103へのデータの書き込みが開始されると、書込み完了信号SRDYを評価対象機器2に送信する。評価対象機器2のプロセッサは、書込み完了信号SRDYを受信すると、ストローブ信号STBをインアクティブに切り替える。FPGA102は、ストローブ信号STBがインアクティブに切り替わると、ライト信号WTをインアクティブに切り替えて、メモリ103に対する書込み処理が終了し、かつタイミングt7において書込み完了信号SRDYの評価対象機器2への送信を終了する。
Thereafter, the
図4は、本実施形態にかかる評価ボードおよび評価対象機器による読出し処理のタイミングチャートの一例を示す図である。本実施形態では、FPGA102は、予め設定されたリードアクセス期間内において、メモリ103からのデータ(以下、読出しデータと言う)の読出し処理を実行する。リードアクセス期間は、アドレスフェーズと、データフェーズとを含む。アドレスフェーズは、メモリ103の記憶領域のうち、読出し処理を行う記憶領域を特定する期間である。データフェーズは、メモリ103からの読出し処理を行う期間である。
FIG. 4 is a diagram illustrating an example of a timing chart of read processing by the evaluation board and the evaluation target device according to the present embodiment. In the present embodiment, the
まず、読出し処理において用いられる各種信号について説明する。クロック信号CLK1は、評価対象機器2が有するCPU等のプロセッサ内のクロック信号である。スロット選択信号SLOCKは、評価対象機器2のコネクタ3が接続されたスロット101を識別可能とするスロットアドレスを示す信号である。アドレスデータADは、メモリ103が有する記憶領域のうち読出し処理を行う記憶領域のアドレス(以下、メモリアドレスと言う)、およびメモリ103から読み出された読出しデータを含む。ストローブ信号STBは、メモリアドレスをアドレスデータADとして受信可能な期間、およびデータフェーズにおいてメモリ103から読み出した読出しデータを評価対象機器2に対して送信可能な期間においてアクティブに切り替わる信号である。データ切替信号SADCは、リードアクセス期間において、アドレスフェーズからデータフェーズへ切り替わるタイミングを示す信号である。データ方向切替信号SDIRは、評価対象機器2とFPGA102間における読出しデータの転送方向を示す信号である。読出し完了信号SRDYは、メモリ103からの読出しデータの読み出しの完了を示す信号である。
First, various signals used in the reading process will be described. The clock signal CLK1 is a clock signal in a processor such as a CPU included in the
クロック信号CLK2は、FPGA102内のクロック信号である。アドレス信号IOAは、評価対象機器2から受信するアドレスデータADが含むメモリアドレスである。データIODは、読出しデータである。リード信号RDは、読出し処理を実行する期間を示す信号である。言い換えると、リード信号RDは、読出し処理を開始するタイミング、および読出し処理を終了するタイミングを示す信号である。チップセレクト信号CSは、読出しデータの読み出しを行うメモリ103を示す信号である。
The clock signal CLK2 is a clock signal in the
次に、メモリ103からの読出し処理のタイミングについて説明する。評価対象機器2のコネクタ3がスロット101に接続されると、評価対象機器2のプロセッサは、スロット選択信号SLOCKをFPGA102に送信する。また、評価対象機器2のプロセッサは、アドレスフェーズにおいて、メモリアドレスを示すアドレスデータADをFPGA102に送信する。また、評価対象機器2のプロセッサは、ストローブ信号STBを、FPGA102に送信する。また、評価対象機器2のプロセッサは、アドレスフェーズからデータフェーズに切り替わった際にアクティブに切り替わるデータ切替信号SADCを、FPGA102に送信する。
Next, the timing of the reading process from the
FPGA102は、アドレスフェーズにおいて、ストローブ信号STBがアクティブになっているタイミングt8からタイミングt9までの期間に、評価対象機器2から、メモリアドレスを示すアドレスデータADをアドレス信号IOAとして受信する。また、FPGA102は、データ切替信号SADCがタイミングt10においてアクティブになってデータフェーズに切り替わると、チップセレクト信号CSを生成する。
In the address phase, the
その後、FPGA102は、データフェーズにおいてストローブ信号STBがタイミングt11においてアクティブになったことをトリガにして、タイミングt12においてアクティブとなるリード信号RDを生成する。FPGA102は、リード信号RDがアクティブになっているタイミングt12において、メモリ103から、データIOD(読出しデータ)を読み出し始め、当該読み出したデータIODを、バッファ102aに保存する。さらに、FPGA102は、リード信号RDがアクティブになっている期間内に、タイミングt13において読出し完了信号SRDYを評価対象機器2に送信後、スロット101を介して、バッファ102aに保存されるデータIODを評価対象機器2に送信する。その際、FPGA102は、ディップスイッチ104により調整時間が設定されている場合、読出し完了信号SRDYを送信後、評価対象機器2へのデータIODの送信を開始するタイミングt14を、当該設定された調整時間に従って調整する。その後、FPGA102は、ストローブ信号STBが時刻t15においてインアクティブに切り替わると、タイミングt16において、チップセレクト信号CSの出力を停止して評価対象機器2へのデータIODの送信を終了し、かつ読出し完了信号SRDYの送信を停止する。
Thereafter, the
このように、本実施形態にかかる評価ボード1によれば、評価対象機器2と評価ボード1とのインタフェース部の動作確認の試験を行うために、評価対象機器2とデータを送受信するターゲット基板を用いる必要が無くなるため、インタフェース部の動作の確認を容易かつ効率的に行うことができる。また、評価対象機器2が有するCPU等のハードウェアの特性、評価対象機器2と評価ボード1間においてデータを転送する配線ボードの特性、周囲の温度等によって、ライト信号やリード信号、読出し完了信号等の各種信号のなまりや遅延が生じる場合に、評価対象機器2において評価ボード1から受信するデータの異常を検出することで、ライト信号がアクティブになっている期間内においてメモリ103へのデータの書き込みを開始するタイミング、およびリード信号がアクティブになっている期間内において評価対象機器2へのデータの送信を開始するタイミングに対して、データの書き込みおよびデータの読み出しを正しく行うために、どのくらいの時間的なマージンを要するのかを調べるマージン試験が可能となる。
As described above, according to the
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although the embodiment of the present invention has been described, this embodiment is presented as an example and is not intended to limit the scope of the invention. The novel embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. This embodiment and its modifications are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
1 評価ボード
2 評価対象機器
3 コネクタ
101 スロット
102 FPGA
102a バッファ
103 メモリ
104 ディップスイッチ
B1,B2 バス
DESCRIPTION OF
Claims (4)
評価対象機器が接続されるスロットと、
ライト信号がアクティブになっている第1期間内に、前記スロットを介して前記評価対象機器からデータを受信してバッファに保存し、前記受信したデータを前記メモリに書き込む書込み処理と、リード信号がアクティブになっている第2期間内に、前記メモリから前記データを読み出して前記バッファに保存し、読出し完了信号を前記評価対象機器に送信後、前記読み出したデータを前記スロットを介して前記評価対象機器に送信する読出し処理と、を実行するロジックICと、
前記スロットと前記ロジックICとの間で前記データを転送する第1バスと、
前記ロジックICと前記メモリとの間で前記データを転送しかつ前記第1バスとは異なる第2バスと、
前記第1期間内において前記メモリへの前記データの書き込みを開始する第1タイミング、および前記第2期間内において、前記読出し完了信号を送信後、前記評価対象機器への前記データの送信を開始する第2タイミングの少なくともいずれか一方の調整時間を設定するディップスイッチと、を備え、
前記ロジックICは、前記設定された調整時間に従って、前記第1タイミングおよび前記第2タイミングの少なくとも一方を変更する評価ボード。 Memory,
A slot to which the device to be evaluated is connected;
During a first period in which a write signal is active, data is received from the device to be evaluated via the slot and stored in a buffer, and a write process for writing the received data to the memory and a read signal In the active second period, the data is read from the memory, stored in the buffer, a read completion signal is transmitted to the evaluation target device, and the read data is sent to the evaluation target via the slot. A logic IC that executes a read process to be transmitted to the device;
A first bus for transferring the data between the slot and the logic IC;
A second bus for transferring the data between the logic IC and the memory and different from the first bus;
The first timing to start writing the data to the memory within the first period, and the transmission of the data to the evaluation target device are started after the read completion signal is transmitted within the second period. A dip switch for setting an adjustment time of at least one of the second timings,
The logic IC is an evaluation board that changes at least one of the first timing and the second timing in accordance with the set adjustment time.
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