JP2019121409A - Semiconductor storage device and inspection method thereof - Google Patents
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Abstract
Description
この発明は、半導体記憶装置に関するものであり、特に製品出荷前のテスタ評価の合否判定及び戻入解析、一時解析などに用いることが可能な機構を搭載した半導体記憶装置及びその検査方法に関するものである。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device equipped with a mechanism that can be used for pass / fail determination and return analysis of a tester evaluation before product shipment and temporary analysis, and an inspection method thereof. .
従来の半導体記憶装置においては、所謂データ化けなどの不具合の解析を行う場合には、パッケージが有している端子を用いて行うしかなく、どこの経路において不具合が発生しているかなどの解析には多大な時間を要していた。 In the conventional semiconductor memory device, when analyzing defects such as so-called data corruption, it is only necessary to use the terminals of the package, and for analysis of which path the defect is occurring in, etc. It took a lot of time.
特許文献1には、半導体記憶装置において生じるデータ化けを検出するために、論理アドレスを物理アドレスに変換する変換テーブルを、時系列に応じて過去変換テーブルと最新変換テーブルとし、これらのテーブルの任意のアドレスを選択して両物理アドレスが一致した論理アドレスと物理アドレスの組をデータ化けチェック用のアドレスであるブロックリストを作成することが開示されている。このブロックリストのブロックからデータを読み出し、CRCチェックを行い、全てのブロックをチェックするよりも短時間で効率的にデータ化けを検出できるとしている。
In
特許文献2には、偶数ビット且つ規則性のあるデータパターンを用いた試験ではアドレスカウンタに不具合が発生した場合に、アドレスはカウントアップされないが期待値に対しリードデータが一致するため、不具合の検出ができない問題点を解決する半導体記憶装置の試験方法が開示されている。
According to
この特許文献2の発明においては、試験装置1Aから奇数ビットのデータパターンを単位として繰り返すテストパターンデータを発生させる第1のステップと、発生させたテストパターンデータを半導体記憶装置2へ転送し半導体記憶装置2に対して奇数ビットのデータパターンを単位として繰り返し書き込む第2のステップとを有している。更に、半導体記憶装置2に書き込んだデータを読み出して読み出したデータを試験装置1Aに取り込む第3のステップ、試験装置1Aに取り込んだデータを期待値と比較する第4のステップ、比較結果により半導体記憶装置2の正常又は不良を判定し、その判定結果のデータを表示する第5のステップを備える。
In the invention of
特許文献3には、NAND型フラッシュメモリ、SRAM、上記NAND型フラッシュメモリ、SRAMの制御を司るコントローラを備えた半導体記憶装置の故障箇所を特定可能なテストシステムが開示されている。このテストシステムでは、データ書き込みをNANDページバッファ→ECC→SRAMの経路で行い、書き込んだデータの読み出しをSRAM→ECC→NANDページバッファの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(1)を行う。
また、データ書き込みをNANDページバッファ→ECC→SRAMの経路で行い、書き込んだデータの読み出しをSRAMから読み出し、読み出したデータと書き込んだ元のデータを比較するテスト(2)を行う。また、データ書き込みをSRAMに対して行い、書き込んだデータの読み出しをSRAM→ECC→NANDページバッファの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(3)を行う。 Further, data writing is performed in the path of NAND page buffer → ECC → SRAM, read of the written data is read from the SRAM, and a test (2) is performed to compare the read data with the original data written. Further, data writing is performed on the SRAM, reading of the written data is performed in the path of SRAM → ECC → NAND page buffer, and a test (3) is performed to compare the read data with the original data written.
また、データ書き込みをNANDページバッファに対して行い、書き込んだデータの読み出しをNANDページバッファ→ECC→NANDページバッファの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(4)を行う。また、データ書き込みをSRAMに対して行い、書き込んだデータの読み出しをSRAM→ECC→SRAMの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(5)を行う。 Also, write data to the NAND page buffer, read the written data from the NAND page buffer → ECC → NAND page buffer, and test (4) to compare the read data with the original data written Do. Further, data writing is performed on the SRAM, reading of the written data is performed in the path of SRAM → ECC → SRAM, and a test (5) is performed to compare the read data with the original data written.
以上のテスト(1)〜(5)テスト中においてフェイルとなったテストの組み合わせに基づき、故障箇所を特定するというものである。 The fault location is specified based on the combination of the tests that failed during the above tests (1) to (5).
上記特許文献1に記載の発明では、半導体記憶装置の全ブロックについてデータ化けを検出するよりも効率的であるものの、半導体記憶装置のいずれの部分においてデータ化けが生じているかを特定するものではなく、製品出荷前のテスタ評価の合否判定などに用いることはできないものであった。
Although the invention described in
また、特許文献2の発明は、行アドレスカウンタや列アドレスカウンタの異常を検出できるが、それ以外の部分についての異常を検出できない。特に、データが記憶され更に読み出される経路についてはテストを行うことができないものであった。
The invention of
更に、特許文献3の発明は、データ経路の不具合をテストするものであり、データ化けがいずれの経路で生じたのかを検出することが可能である点において優れたものである。しかしながら、半導体記憶装置内のコントローラや記憶装置本体を含めた各部の不具合を検出するものではなく、不十分さを残すものである。
Furthermore, the invention of
本発明は、このような半導体記憶装置の現状に鑑みてなされたもので、その目的は、半導体記憶装置内のコントローラや記憶装置本体を含めた各部の不具合を適切に短時間で検出することが可能な半導体記憶装置及びその検査方法を提供することである。 The present invention has been made in view of the current state of such a semiconductor memory device, and an object thereof is to appropriately detect a defect in each portion including the controller in the semiconductor memory device and the memory device main body in a short time. It is an object of the present invention to provide a possible semiconductor memory device and an inspection method thereof.
本発明に係る半導体記憶装置は、データを記憶するための記憶装置本体が内蔵された半導体記憶装置において、前記半導体記憶装置を統括制御するコントローラと、検査用データを比較用に記憶するための第1の検査用メモリ及び第2の検査用メモリと、前記第1の検査用メモリ及び前記第2の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかを第1のデータ源として前記第1の検査用メモリに検査用データの書き込みを行わせる制御を行うと共に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかを第2のデータ源として前記第2の検査用メモリに検査用データの書き込みを行わせる制御を行ってテスト準備を整わせるテスト回路と、前記テスト回路の制御の基で前記第1の検査用メモリに書き込まれた検査用データと、前記第2の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出する比較回路とを具備することを特徴とする。 A semiconductor memory device according to the present invention is a semiconductor memory device incorporating a memory device main body for storing data, wherein a controller for overall control of the semiconductor memory device and a test data are stored for comparison. A test setting memory and a second test memory, a data setting circuit for performing read / write control on the first test memory and the second test memory and holding test data; A control for causing the first inspection memory to write inspection data using any one of a storage device body, a host device connected to the semiconductor storage device, the controller, and the data setting circuit as a first data source As the second data source, one of the storage device body, the host device, the controller, and the data setting circuit. A test circuit for performing test control to write test data in the test memory to prepare for a test, and test data written in the first test memory under control of the test circuit; A comparison circuit may be provided to compare the test data written in the second test memory and detect a match or mismatch.
本発明に係る半導体記憶装置では、テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第1の検査用メモリへ検査用データを書き込む制御を行わせ、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第2の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする。 In the semiconductor memory device according to the present invention, the test circuit further controls writing test data from any one of the host device, the controller, and the data setting circuit to the storage device body and to the first test memory. Control for reading out the inspection data written in the storage device body from the storage device body and writing the inspection data in the second inspection memory to complete the test preparation. It features.
本発明に係る半導体記憶装置では、テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第2の検査用メモリへ検査用データを書き込む制御を行わせ、この前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第1の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする。 In the semiconductor memory device according to the present invention, the test circuit further controls writing test data from any one of the host device, the controller, and the data setting circuit to the memory device body and to the second test memory. Control for reading out the inspection data written in the storage device body from the storage device body and writing the inspection data in the first inspection memory to complete the test preparation. It is characterized by
本発明に係る半導体記憶装置では、テスト回路は、更に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第1の検査用メモリまたは前記第2の検査用メモリへ検査用データを書き込ませる制御を行い、この書き込まれた検査用データを前記第1の検査用メモリまたは前記第2の検査用メモリから前記ホスト装置へ転送させる制御を行い、前記ホスト装置では、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出可能とすることを特徴とする。 In the semiconductor memory device according to the present invention, the test circuit further includes any one of the storage device body, the host device, the controller, and the data setting circuit, the first inspection memory or the second inspection memory. Control for writing test data to the host device, and control for transferring the written test data from the first test memory or the second test memory to the host device; It is characterized in that the inspection data held in advance by the host device is compared with the transferred inspection data to make it possible to detect coincidence / non-coincidence.
本発明に係る半導体記憶装置では、前記コントローラのメモリの一部を、前記第1の検査用メモリと前記第2の検査用メモリに転用して用いることを特徴とする。 The semiconductor memory device according to the present invention is characterized in that a part of the memory of the controller is diverted to the first inspection memory and the second inspection memory.
本発明に係る半導体記憶装置の検査方法は、データを記憶するための記憶装置本体が内蔵され、前記半導体記憶装置を統括制御するコントローラと、検査用データを比較用に記憶するための第1の検査用メモリ及び第2の検査用メモリと、前記第1の検査用メモリ及び前記第2の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、を備えた半導体記憶装置の検査方法において、
前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第1の検査用メモリに検査用データの書き込みを行うステップと、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第2の検査用メモリに検査用データの書き込みを行うステップと、前記第1の検査用メモリに書き込まれた検査用データと、前記第2の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出するステップと、を具備することを特徴とする。
The inspection method of a semiconductor storage device according to the present invention includes a storage device main body for storing data, and a controller for generally controlling the semiconductor storage device and a first for storing inspection data for comparison. A test memory and a second test memory, and a data setting circuit that performs read / write control on the first test memory and the second test memory and holds test data. In a method of testing a semiconductor memory device,
Writing test data to the first test memory from any one of the storage unit body, the host unit connected to the semiconductor storage device, the controller, and the data setting circuit; Writing test data to the second test memory from any one of the host device, the controller, and the data setting circuit; the test data written to the first test memory; Comparing the test data written in the second test memory to detect a match / mismatch.
本発明に係る半導体記憶装置の検査方法では、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第1の検査用メモリへ検査用データを書き込むステップと、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第2の検査用メモリへ書き込むステップと、を更に備えることを特徴とする。 In the method of testing a semiconductor memory device according to the present invention, the step of writing test data from any one of the host device, the controller, and the data setting circuit to the memory device body and to the first test memory; Reading the inspection data written in the storage device body from the storage device body, and writing the inspection data into the second inspection memory.
本発明に係る半導体記憶装置の検査方法では、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第2の検査用メモリへ検査用データを書き込むステップと、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第1の検査用メモリへ書き込むステップと、を更に備えることを特徴とする。 In the method of testing a semiconductor memory device according to the present invention, the step of writing test data from any one of the host device, the controller, and the data setting circuit to the memory body and the second test memory. And reading the inspection data written in the storage device body from the storage device body and writing the inspection data into the first inspection memory.
本発明に係る半導体記憶装置の検査方法では、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第1の検査用メモリへ検査用データを書き込むステップと、この書き込まれた検査用データを前記第1の検査用メモリから前記ホスト装置へ転送するステップと、前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、を更に具備することを特徴とする。 In the method of testing a semiconductor memory device according to the present invention, the step of writing test data from any one of the storage device body, the host device, the controller, and the data setting circuit to the first test memory; Transferring the selected inspection data from the first inspection memory to the host device; and in the host device, the inspection data held in advance by the host device and the transferred inspection data. Comparing and detecting a match / mismatch.
本発明に係る半導体記憶装置の検査方法では、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第2の検査用メモリへ検査用データを書き込むステップと、この書き込まれた検査用データを前記第2の検査用メモリから前記ホスト装置へ転送するステップと、前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、を更に具備することを特徴とする。 In the method of testing a semiconductor memory device according to the present invention, the step of writing test data from any one of the memory main body, the host device, the controller, and the data setting circuit to the second test memory; Transferring the selected inspection data from the second inspection memory to the host device; and in the host device, the inspection data held in advance by the host device and the transferred inspection data. Comparing and detecting a match / mismatch.
本発明では、記憶装置本体、半導体記憶装置に接続されるホスト装置、コントローラ、データ設定回路のいずれかから第1の検査用メモリに検査用データの書き込みを行い、上記記憶装置本体、上記ホスト装置、上記コントローラ、上記データ設定回路のいずれかから第2の検査用メモリに検査用データの書き込みを行うステップと、上記第1の検査用メモリに書き込まれた検査用データと、上記第2の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出するので、半導体記憶装置内のコントローラや記憶装置本体を含めた各部の不具合を適切に短時間で検出することが可能となる。 In the present invention, the inspection data is written from the storage device body, the host device connected to the semiconductor storage device, the controller, or the data setting circuit to the first inspection memory, and the storage device body and the host device Writing the inspection data from the controller or the data setting circuit to the second inspection memory, the inspection data written to the first inspection memory, and the second inspection The comparison with the inspection data written in the memory for detecting the coincidence or nonconformity makes it possible to appropriately detect in a short time the failure of each part including the controller in the semiconductor memory device and the memory device main body. .
以下、添付図面を参照して本発明に係る半導体記憶装置及びその検査方法の実施形態を説明する。各図において、同一の構成要素には、同一の符号を付して重複する説明を省略する。図1に、本発明の実施形態に係る半導体記憶装置100及びこれにアクセスするホスト装置200の構成図を示す。この図1に明らかな通り、半導体記憶装置100には、記憶装置本体10とデータ制御装置20とが設けられている。記憶装置本体10は、フラッシュメモリなどの、データを記憶するためのメモリ部である。
Hereinafter, embodiments of a semiconductor storage device and an inspection method according to the present invention will be described with reference to the attached drawings. In each of the drawings, the same components are denoted by the same reference numerals and redundant description will be omitted. FIG. 1 shows a configuration diagram of a
データ制御装置20は、コントローラ30と検査回路部60とを備えている。コントローラ30は、半導体記憶装置100を統括制御するもので、CPU31、ROM32、RAM33、バッファ34、ロジック回路35を備えている。CPU31は、ROM32に記憶されているプログラムに基づき記憶装置本体10に対するデータのリードライトを基本的な処理として実行すると共に、検査モードのときに検査に必要なデータ転送などの処理を行う。RAM33はCPU31が処理中に用いたデータやプログラム等の記憶場所として用いられる。更に、コントローラ30には、バッファ34、ロジック回路35が設けられている。
The
半導体記憶装置100とホスト装置200の間には、ホスト側I/O41、テスト回路42、ホスト側ロジック回路43が設けられている。ホスト側I/O41は、半導体記憶装置100とホスト装置200の間の信号送受のための入出力バッファの機能を有するものである。テスト回路42は、ホスト装置200からの検査指示を受けて、各部に指示を与えて半導体記憶装置100に検査を指揮するものである。ホスト側ロジック回路43は、ホスト装置200からホスト側I/O41を介して与えられる信号またはテスト回路42から与えられる信号を、コントローラ30に与える信号へ変換などする回路である。
A host-side I /
コントローラ30と記憶装置本体10との間には、メモリ側I/O51、メモリ側ロジック回路52が設けられている。メモリ側I/O51は、記憶装置本体10とコントローラ30の間の信号送受のための入出力バッファの機能を有するものである。メモリ側ロジック回路52は、ECC回路やエラーチェック時に用いるRAMなどが含まれた回路である。
A memory side I /
半導体記憶装置100には、検査回路部60が設けられている。検査回路部60は、半導体記憶装置100の検査のために設けられたもので、検査用データを比較
用に記憶するための第1の検査用メモリ61及び第2の検査用メモリ62を有している。第1の検査用メモリ61は、テスト回路42とホスト側ロジック回路43との間のバスに対しバス65によって接続可能とされている。第2の検査用メモリ62は、メモリ側I/O51とメモリ側ロジック回路52との間のバスに対しバス66によって接続可能とされている。
The
また、検査回路部60には、データ設定回路63と比較回路64とが設けられている。データ設定回路63は、上記第1の検査用メモリ61及び上記第2の検査用メモリ62に対するリードライト制御を行うと共に検査用データを保持している。比較回路64は、上記テスト回路42の制御の基で上記第1の検査用メモリ61に書き込まれた検査用データと、上記第2の検査用メモリ62に書き込まれた検査用データとを比較し、一致不一致を検出するものである。
Further, in the
上記の半導体記憶装置100とホスト装置200とが接続されたシステムにおいては、通常動作モードでは、バス65とバス66の経路がスタンバイ状態となり、実質的に検査回路部60が切り離された図2の状態を呈する。この通常状態では、データの流れは、データ書き込み時に、ホスト装置200→ホスト側I/O41→テスト回路42→ホスト側ロジック回路43→コントローラ30→メモリ側ロジック回路52→メモリ側I/O51→記憶装置本体10となり、データ読み出し時に、記憶装置本体10→メモリ側I/O51→メモリ側ロジック回路52→コントローラ30→ホスト側ロジック回路43→テスト回路42→ホスト側I/O41→ホスト装置200となる。
In a system in which
<第1の実施形態>
第1の実施形態では、テスト回路42はホスト装置200からのコマンドに基づき、上記記憶装置本体10、上記半導体記憶装置100に接続されるホスト装置200、上記コントローラ30、上記データ設定回路63のいずれかを第1のデータ源として上記第1の検査用メモリ61に検査用データの書き込みを行わせる制御を行うと共に、上記記憶装置本体10、上記ホスト装置200、上記コントローラ30、上記データ設定回路63のいずれかを第2のデータ源として上記第2の検査用メモリ62に検査用データの書き込みを行わせる制御を行ってテスト準備を整わせる。
First Embodiment
In the first embodiment, the
上記のようにテスト準備を整わせた後には、比較回路64が上記テスト回路の制御の基で上記第1の検査用メモリ61に書き込まれた検査用データと、上記第2の検査用メモリ62に書き込まれた検査用データとを比較し、一致不一致を検出する。検出結果はホスト装置200へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置100を出荷用とするか不良品として処理するなどを行うことになる。
After the test preparation is completed as described above, the test data written to the
<第1の実施形態・具体例>
テスト回路42はホスト装置200からのコマンドに基づき、第2の検査用メモリ62に、上記記憶装置本体10から(図3のR1)、または上記ホスト装置200から(図3のR2)、または上記コントローラ30から(図3のR3)、または上記データ設定回路63から(図3のR4)検査用データの書き込みを行わせる制御を行う。次にテスト回路42はホスト装置200からのコマンドに基づき、ホスト装置200から(図4のR11)、または上記コントローラ30から(図4のR12)、または上記データ設定回路63から(図4のR13)、または上記記憶装置本体10から(図4のR14)第1の検査用メモリ61に上記第2の検査用メモリ62に書き込んだデータと同じデータを書き込む。次に、比較回路64によって第1の検査用メモリ61に書き込まれた検査用データと、上記第2の検査用メモリ62に書き込まれた検査用データとを比較し、一致不一致を検出する(図5)。検出結果の処理は既に述べた通りである。
First Embodiment Specific Example
The
<第2の実施形態>
第2の実施形態では、テスト回路42は、上記ホスト装置200、上記コントローラ30、上記データ設定回路63のいずれかから上記記憶装置本体10へ及び上記第1の検査用メモリ61(または、第2の検査用メモリ62)へ検査用データを書き込む制御を行わせ、上記記憶装置本体10へ書き込んだ検査用データを上記記憶装置本体10から読み出させてこの検査用データを上記第2の検査用メモリ62(または、第1の検査用メモリ61)へ書き込ませる制御を行ってテスト準備を整わせる。
Second Embodiment
In the second embodiment, the
上記のようにテスト準備を整わせた後には、比較回路64が上記テスト回路の制御の基で上記第1の検査用メモリ61に書き込まれた検査用データと、上記第2の検査用メモリ62に書き込まれた検査用データとを比較し、一致不一致を検出する。検出結果はホスト装置200へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置100を出荷用とするか不良品として処理するなどを行うことになる。
After the test preparation is completed as described above, the test data written to the
<第2の実施形態・具体例1>
テスト回路42は、上記ホスト装置200から(図6のR21)、または上記コントローラ30から(図6のR22)、または上記データ設定回路63から(図6のR23)上記記憶装置本体10へ検査用データを書き込む。更に、同じ検査用データを上記ホスト装置200から(図7のR31)、または上記コントローラ30から(図7のR32)、または上記データ設定回路63から(図7のR33)上記第1の検査用メモリ61へ書き込む。更に、上記記憶装置本体10へ書き込んだ検査用データを上記記憶装置本体10から読み出してこの検査用データを上記第2の検査用メモリ62へ書き込む(図8のY1)。
Second Embodiment Specific Example 1
The
比較回路64が上記テスト回路の制御の基で上記第1の検査用メモリ61に書き込まれた検査用データと、上記第2の検査用メモリ62に書き込まれた検査用データとを比較し、一致不一致を検出する(図5)。検出結果はホスト装置200へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置100を出荷用とするか不良品として処理するなどを行うことになる。
The
<第2の実施形態・具体例2>
テスト回路42は、上記ホスト装置200から(図6のR21)、または上記コントローラ30から(図6のR22)、上記データ設定回路63から(図6のR23)上記記憶装置本体10へ検査用データを書き込む。更に、同じ検査用データを上記ホスト装置200から(図9のR41)、または上記コントローラ30から(図9のR42)、または上記データ設定回路63から(図9のR43)上記第2の検査用メモリ62へ書き込む。更に、上記記憶装置本体10へ書き込んだ検査用データを上記記憶装置本体10から読み出してこの検査用データを上記第1の検査用メモリ61へ書き込む(図10のY2)。
Second Embodiment Specific Example 2
The
比較回路64が上記テスト回路の制御の基で上記第1の検査用メモリ61に書き込まれた検査用データと、上記第2の検査用メモリ62に書き込まれた検査用データとを比較し、一致不一致を検出する(図5)。検出結果はホスト装置200へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置100を出荷用とするか不良品として処理するなどを行うことになる。
The
<第3の実施形態>
テスト回路42は、上記記憶装置本体10、上記ホスト装置200、上記コントローラ30、上記データ設定回路63のいずれかから上記第1の検査用メモリ61または上記第2の検査用メモリ62へ検査用データを書き込ませる制御を行い、この書き込まれた検査用データを上記第1の検査用メモリ61または上記第2の検査用メモリ62から上記ホスト装置200へ転送させる制御を行う。上記ホスト装置200では、上記ホスト装置200が予め保持している検査用データと上記転送された検査用データとを比較し、一致不一致を検出する。検出結果はホスト装置200においてオペレータの知るところとなり、当該半導体記憶装置100を出荷用とするか不良品として処理するなどを行うことになる。
Third Embodiment
The
<第3の実施形態・具体例1>
上記記憶装置本体10から(図11のR51)、または上記ホスト装置200から(図11のR52)、または上記コントローラ30から(図11のR53)、または上記データ設定回路63から(図11のR54)上記第1の検査用メモリ61へ検査用データを書き込む。この書き込まれた検査用データを上記第1の検査用メモリ61から上記ホスト装置200へ転送する(図12のY3)。上記ホスト装置200では、上記ホスト装置200が予め保持している検査用データと上記転送された検査用データとを比較し、一致不一致を検出する(図5)。
Third Embodiment Specific Example 1
From the storage device body 10 (R51 in FIG. 11), from the host device 200 (R52 in FIG. 11), from the controller 30 (R53 in FIG. 11), or from the data setting circuit 63 (R54 in FIG. ) Write inspection data into the
<第3の実施形態・具体例2>
上記記憶装置本体10から(図13のR61)、または上記ホスト装置200から(図13のR62)、または上記コントローラ30から(図13のR63)、または上記データ設定回路63から(図13のR64)上記第2の検査用メモリ62へ検査用データを書き込む。この書き込まれた検査用データを上記第2の検査用メモリ62から上記ホスト装置200へ転送する(図14のY4)。上記ホスト装置200では、上記ホスト装置200が予め保持している検査用データと上記転送された検査用データとを比較し、一致不一致を検出する(図5)。
Third Embodiment Specific Example 2
From the storage device body 10 (R61 in FIG. 13), from the host device 200 (R62 in FIG. 13), from the controller 30 (R63 in FIG. 13), or from the data setting circuit 63 (R64 in FIG. 13) 2.) Write inspection data to the
上記第3の実施形態・具体例1と第3の実施形態・具体例2では、検出結果はホスト装置200においてオペレータの知ることができ、当該半導体記憶装置100を出荷用とするか不良品として処理するなどを行うことになる。
In the third embodiment, the first embodiment, the third embodiment, and the second embodiment, the detection result can be known to the operator in the
以上のように各実施形態においては、コントローラや記憶装置本体を含めた経路を用いてデータ化けの検出を行うことができ、しかもデータの一致不一致検出による検査であるため、各部の不具合を適切に短時間で検出することが可能である。 As described above, in each embodiment, it is possible to detect data corruption using a route including the controller and the storage device main body, and since inspection is based on data match / mismatch detection, problems of each part can be appropriately determined. It is possible to detect in a short time.
なお、上記に記載した第1の実施形態、第2の実施形態、第3の実施形態は、独立して半導体記憶装置及びその検査方法を構成することができる。また、第1の実施形態と第2の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもでき、第1の実施形態と第3の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもでき、第2の実施形態と第3の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもできる。更に、第1の実施形態と第2の実施形態と第3の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもできる。 The first embodiment, the second embodiment, and the third embodiment described above can independently constitute the semiconductor memory device and the inspection method thereof. In addition, a semiconductor memory device having the configuration of the first embodiment and the configuration of the second embodiment and an inspection method thereof can be realized, and a semiconductor memory having the configuration of the first embodiment and the configuration of the third embodiment. The device and the inspection method thereof can be realized, and the semiconductor memory device having the configuration of the second embodiment and the configuration of the third embodiment and the inspection method thereof can also be realized. Furthermore, a semiconductor memory device having the configuration of the first embodiment, the second embodiment, and the third embodiment and an inspection method thereof can also be realized.
10 記憶装置本体
20 データ制御装置
30 コントローラ
31 CPU
32 ROM
33 RAM
34 バッファ
35 ロジック回路
41 ホスト側I/O
42 テスト回路
43 ホスト側ロジック回路
51 メモリ側I/O
52 メモリ側ロジック回路
60 検査回路部
61 第1の検査用メモリ
62 第2の検査用メモリ
63 データ設定回路
64 比較回路
65、66 バス
10
32 ROM
33 RAM
34
42
52 Memory
Claims (11)
前記半導体記憶装置を統括制御するコントローラと、
検査用データを比較用に記憶するための第1の検査用メモリ及び第2の検査用メモリと、
前記第1の検査用メモリ及び前記第2の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、
前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかを第1のデータ源として前記第1の検査用メモリに検査用データの書き込みを行わせる制御を行うと共に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかを第2のデータ源として前記第2の検査用メモリに検査用データの書き込みを行わせる制御を行ってテスト準備を整わせるテスト回路と、
前記テスト回路の制御の基で前記第1の検査用メモリに書き込まれた検査用データと、前記第2の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出する比較回路と
を具備することを特徴とする半導体記憶装置。 In a semiconductor memory device incorporating a memory device main body for storing data,
A controller that generally controls the semiconductor memory device;
A first inspection memory and a second inspection memory for storing the inspection data for comparison;
A data setting circuit that performs read / write control on the first inspection memory and the second inspection memory and holds inspection data;
Control for causing the first inspection memory to write inspection data using any one of the storage device body, the host device connected to the semiconductor storage device, the controller, and the data setting circuit as a first data source Control is performed to write inspection data to the second inspection memory using any of the storage device body, the host device, the controller, and the data setting circuit as a second data source. Test circuitry to prepare the test,
A comparison circuit that compares the inspection data written in the first inspection memory with the inspection data written in the second inspection memory under the control of the test circuit, and detects a match or mismatch And a semiconductor storage device characterized by comprising.
前記ホスト装置では、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出可能とすることを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。 The test circuit further controls to write test data from any one of the storage device body, the host device, the controller, and the data setting circuit to the first test memory or the second test memory. Control to transfer the written inspection data from the first inspection memory or the second inspection memory to the host device;
4. The host device according to any one of claims 1 to 3, wherein the inspection data held in advance by the host device is compared with the transferred inspection data to make it possible to detect coincidence / non-coincidence. The semiconductor memory device according to item 1.
前記半導体記憶装置を統括制御するコントローラと、
検査用データを比較用に記憶するための第1の検査用メモリ及び第2の検査用メモリと、
前記第1の検査用メモリ及び前記第2の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、
を備えた半導体記憶装置の検査方法において、
前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第1の検査用メモリに検査用データの書き込みを行うステップと、
前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第2の検査用メモリに検査用データの書き込みを行うステップと、
前記第1の検査用メモリに書き込まれた検査用データと、前記第2の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出するステップと、
を具備することを特徴とする半導体記憶装置の検査方法。 A built-in storage unit for storing data,
A controller that generally controls the semiconductor memory device;
A first inspection memory and a second inspection memory for storing the inspection data for comparison;
A data setting circuit that performs read / write control on the first inspection memory and the second inspection memory and holds inspection data;
In a method of testing a semiconductor memory device comprising
Writing test data to the first test memory from any of the storage unit body, a host unit connected to the semiconductor memory unit, the controller, and the data setting circuit;
Writing test data from the storage device body, the host device, the controller, or the data setting circuit to the second test memory;
Comparing the inspection data written in the first inspection memory with the inspection data written in the second inspection memory to detect a match / mismatch;
A method of testing a semiconductor memory device, comprising:
前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第2の検査用メモリへ書き込むステップと、
を更に備えることを特徴とする請求項7に記載の半導体記憶装置の検査方法。 Writing test data from any of the host device, the controller, and the data setting circuit to the storage device body and to the first test memory;
Reading the inspection data written in the storage device main body from the storage device main body, and writing the inspection data into the second inspection memory;
9. The method of testing a semiconductor memory device according to claim 7, further comprising:
前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第1の検査用メモリへ書き込むステップと、
を更に備えることを特徴とする請求項7または8に記載の半導体記憶装置の検査方法。 Writing test data from any one of the host device, the controller, and the data setting circuit to the storage device main body and the second test memory;
Reading the inspection data written in the storage device body from the storage device body, and writing the inspection data into the first inspection memory;
9. The method of testing a semiconductor storage device according to claim 7, further comprising:
この書き込まれた検査用データを前記第1の検査用メモリから前記ホスト装置へ転送するステップと、
前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、
を更に具備することを特徴とする請求項7乃至9のいずれか1項に記載の半導体記憶装置の検査方法。 Writing test data from any one of the storage device body, the host device, the controller, and the data setting circuit to the first test memory;
Transferring the written inspection data from the first inspection memory to the host device;
In the host device, comparing the inspection data held in advance by the host device with the transferred inspection data to detect a match / mismatch;
10. The method of testing a semiconductor memory device according to any one of claims 7 to 9, further comprising:
この書き込まれた検査用データを前記第2の検査用メモリから前記ホスト装置へ転送するステップと、
前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、
を更に具備することを特徴とする請求項7乃至10のいずれか1項に記載の半導体記憶装置の検査方法。 Writing test data from the storage device body, the host device, the controller, or the data setting circuit to the second test memory;
Transferring the written inspection data from the second inspection memory to the host device;
In the host device, comparing the inspection data held in advance by the host device with the transferred inspection data to detect a match / mismatch;
The semiconductor memory device inspection method according to any one of claims 7 to 10, further comprising:
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6395366A (en) * | 1986-10-09 | 1988-04-26 | Nippon Telegr & Teleph Corp <Ntt> | Test data memory |
JPH01184700A (en) * | 1988-01-11 | 1989-07-24 | Advantest Corp | Memory test equipment |
JPH04248199A (en) * | 1991-01-24 | 1992-09-03 | Matsushita Electric Ind Co Ltd | Memory fault deciding method and semiconductor integrated circuit device using this method |
US20030005373A1 (en) * | 2001-04-27 | 2003-01-02 | Infineon Technologies Ag | Method of testing the data exchange functionality of a memory |
US20060053353A1 (en) * | 2004-09-08 | 2006-03-09 | Dong-Kyu Youn | Nonvolatile memory devices with test data buffers and methods for testing same |
-
2018
- 2018-01-09 JP JP2018001065A patent/JP6970023B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6395366A (en) * | 1986-10-09 | 1988-04-26 | Nippon Telegr & Teleph Corp <Ntt> | Test data memory |
JPH01184700A (en) * | 1988-01-11 | 1989-07-24 | Advantest Corp | Memory test equipment |
JPH04248199A (en) * | 1991-01-24 | 1992-09-03 | Matsushita Electric Ind Co Ltd | Memory fault deciding method and semiconductor integrated circuit device using this method |
US20030005373A1 (en) * | 2001-04-27 | 2003-01-02 | Infineon Technologies Ag | Method of testing the data exchange functionality of a memory |
US20060053353A1 (en) * | 2004-09-08 | 2006-03-09 | Dong-Kyu Youn | Nonvolatile memory devices with test data buffers and methods for testing same |
JP2006079809A (en) * | 2004-09-08 | 2006-03-23 | Samsung Electronics Co Ltd | Nonvolatile memory device equipped with buffer for test and testing method thereof |
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