JP2019121409A

JP2019121409A - Semiconductor storage device and inspection method thereof

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Publication number: JP2019121409A
Application number: JP2018001065A
Authority: JP
Inventors: 省二陶山; Seiji Suyama; 智久細山; Tomohisa Hosoyama; 康幸仁和; Yasuyuki Ninna; 内山　剛; Takeshi Uchiyama; 剛内山
Original assignee: Toshiba Information Systems Japan Corp
Current assignee: Toshiba Information Systems Japan Corp
Priority date: 2018-01-09
Filing date: 2018-01-09
Publication date: 2019-07-22
Anticipated expiration: 2038-01-09
Also published as: JP6970023B2

Abstract

To provide a semiconductor storage device and an inspection method thereof capable of detecting deficiency in a path including a controller or a storage device body.SOLUTION: A semiconductor storage device includes: a test circuit 42 that controls to perform writing data for inspection to a first inspection memory 61 using any one of a storage device body 10, a host device 200 connected to the semiconductor storage device 100, a controller 30, and a data setting circuit 63 as a first data source, and performs a test preparation by controlling to perform writing the data for inspection to a second inspection memory 62 using any one of the storage device body 10, the host device 200, the controller 30, and the data setting circuit 63 as a second data source; and a comparison circuit 64 for comparing the data for inspection written in the first inspection memory 61 with the data for inspection written in the second inspection memory 62 and detecting whether or not the data are matched.SELECTED DRAWING: Figure 3

Description

この発明は、半導体記憶装置に関するものであり、特に製品出荷前のテスタ評価の合否判定及び戻入解析、一時解析などに用いることが可能な機構を搭載した半導体記憶装置及びその検査方法に関するものである。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device equipped with a mechanism that can be used for pass / fail determination and return analysis of a tester evaluation before product shipment and temporary analysis, and an inspection method thereof. .

従来の半導体記憶装置においては、所謂データ化けなどの不具合の解析を行う場合には、パッケージが有している端子を用いて行うしかなく、どこの経路において不具合が発生しているかなどの解析には多大な時間を要していた。 In the conventional semiconductor memory device, when analyzing defects such as so-called data corruption, it is only necessary to use the terminals of the package, and for analysis of which path the defect is occurring in, etc. It took a lot of time.

特許文献１には、半導体記憶装置において生じるデータ化けを検出するために、論理アドレスを物理アドレスに変換する変換テーブルを、時系列に応じて過去変換テーブルと最新変換テーブルとし、これらのテーブルの任意のアドレスを選択して両物理アドレスが一致した論理アドレスと物理アドレスの組をデータ化けチェック用のアドレスであるブロックリストを作成することが開示されている。このブロックリストのブロックからデータを読み出し、ＣＲＣチェックを行い、全てのブロックをチェックするよりも短時間で効率的にデータ化けを検出できるとしている。 In Patent Document 1, a conversion table for converting a logical address to a physical address in order to detect data corruption occurring in a semiconductor memory device is a past conversion table and a latest conversion table according to time series, and any of these tables is optional. It is disclosed to select a block address and create a block list in which a pair of a logical address and a physical address in which both physical addresses match are addresses for data corruption check. Data is read from the blocks in this block list, CRC check is performed, and data corruption can be efficiently detected in a shorter time than checking all blocks.

特許文献２には、偶数ビット且つ規則性のあるデータパターンを用いた試験ではアドレスカウンタに不具合が発生した場合に、アドレスはカウントアップされないが期待値に対しリードデータが一致するため、不具合の検出ができない問題点を解決する半導体記憶装置の試験方法が開示されている。 According to Patent Document 2, in the test using a data pattern having even bits and regularity, when a failure occurs in the address counter, the address is not counted up but the read data matches the expected value, so detection of the failure is performed. A semiconductor memory device testing method is disclosed which solves the problem that can not be solved.

この特許文献２の発明においては、試験装置１Ａから奇数ビットのデータパターンを単位として繰り返すテストパターンデータを発生させる第１のステップと、発生させたテストパターンデータを半導体記憶装置２へ転送し半導体記憶装置２に対して奇数ビットのデータパターンを単位として繰り返し書き込む第２のステップとを有している。更に、半導体記憶装置２に書き込んだデータを読み出して読み出したデータを試験装置１Ａに取り込む第３のステップ、試験装置１Ａに取り込んだデータを期待値と比較する第４のステップ、比較結果により半導体記憶装置２の正常又は不良を判定し、その判定結果のデータを表示する第５のステップを備える。 In the invention of Patent Document 2, a first step of generating test pattern data to be repeated in units of odd bit data patterns from test apparatus 1A, and transferring the generated test pattern data to semiconductor memory device 2 for semiconductor storage And the second step of repeatedly writing to the device 2 in units of data patterns of odd bits. Furthermore, a third step of reading data written in the semiconductor storage device 2 and reading the data into the test apparatus 1A, a fourth step of comparing the data taken into the test apparatus 1A with an expected value, and a semiconductor memory A fifth step is performed to determine whether the device 2 is normal or defective and to display data of the determination result.

特許文献３には、ＮＡＮＤ型フラッシュメモリ、ＳＲＡＭ、上記ＮＡＮＤ型フラッシュメモリ、ＳＲＡＭの制御を司るコントローラを備えた半導体記憶装置の故障箇所を特定可能なテストシステムが開示されている。このテストシステムでは、データ書き込みをＮＡＮＤページバッファ→ＥＣＣ→ＳＲＡＭの経路で行い、書き込んだデータの読み出しをＳＲＡＭ→ＥＣＣ→ＮＡＮＤページバッファの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(１)を行う。 Patent Document 3 discloses a test system capable of identifying a failure point of a semiconductor memory device provided with a NAND flash memory, an SRAM, the above-mentioned NAND flash memory, and a controller responsible for controlling the SRAM. In this test system, data writing is performed in the path of NAND page buffer → ECC → SRAM, reading of the written data is performed in the path of SRAM → ECC → NAND page buffer, and the read data is compared with the original data written. Perform the test (1).

また、データ書き込みをＮＡＮＤページバッファ→ＥＣＣ→ＳＲＡＭの経路で行い、書き込んだデータの読み出しをＳＲＡＭから読み出し、読み出したデータと書き込んだ元のデータを比較するテスト(２)を行う。また、データ書き込みをＳＲＡＭに対して行い、書き込んだデータの読み出しをＳＲＡＭ→ＥＣＣ→ＮＡＮＤページバッファの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(３)を行う。 Further, data writing is performed in the path of NAND page buffer → ECC → SRAM, read of the written data is read from the SRAM, and a test (2) is performed to compare the read data with the original data written. Further, data writing is performed on the SRAM, reading of the written data is performed in the path of SRAM → ECC → NAND page buffer, and a test (3) is performed to compare the read data with the original data written.

また、データ書き込みをＮＡＮＤページバッファに対して行い、書き込んだデータの読み出しをＮＡＮＤページバッファ→ＥＣＣ→ＮＡＮＤページバッファの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(４)を行う。また、データ書き込みをＳＲＡＭに対して行い、書き込んだデータの読み出しをＳＲＡＭ→ＥＣＣ→ＳＲＡＭの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(５)を行う。 Also, write data to the NAND page buffer, read the written data from the NAND page buffer → ECC → NAND page buffer, and test (4) to compare the read data with the original data written Do. Further, data writing is performed on the SRAM, reading of the written data is performed in the path of SRAM → ECC → SRAM, and a test (5) is performed to compare the read data with the original data written.

以上のテスト（１）〜(５)テスト中においてフェイルとなったテストの組み合わせに基づき、故障箇所を特定するというものである。 The fault location is specified based on the combination of the tests that failed during the above tests (1) to (5).

特開２０１６-８１２５８号公報JP, 2016-81258, A 特開２００７‐２０７３６８号公報JP 2007-207368 A 特開２０１２-１２８９２２号公報JP 2012-128922 A

上記特許文献１に記載の発明では、半導体記憶装置の全ブロックについてデータ化けを検出するよりも効率的であるものの、半導体記憶装置のいずれの部分においてデータ化けが生じているかを特定するものではなく、製品出荷前のテスタ評価の合否判定などに用いることはできないものであった。 Although the invention described in Patent Document 1 is more efficient than detecting data corruption in all blocks of a semiconductor memory device, it does not specify in which part of the semiconductor memory device data corruption occurs. , It could not be used for the pass / fail judgment of the tester evaluation before product shipment.

また、特許文献２の発明は、行アドレスカウンタや列アドレスカウンタの異常を検出できるが、それ以外の部分についての異常を検出できない。特に、データが記憶され更に読み出される経路についてはテストを行うことができないものであった。 The invention of Patent Document 2 can detect an abnormality in a row address counter or a column address counter, but can not detect an abnormality in other parts. In particular, it has not been possible to test the path where data is stored and read again.

更に、特許文献３の発明は、データ経路の不具合をテストするものであり、データ化けがいずれの経路で生じたのかを検出することが可能である点において優れたものである。しかしながら、半導体記憶装置内のコントローラや記憶装置本体を含めた各部の不具合を検出するものではなく、不十分さを残すものである。 Furthermore, the invention of Patent Document 3 is for testing a defect in the data path, and is excellent in that it is possible to detect in which path the data corruption has occurred. However, it does not detect a defect in each part including the controller in the semiconductor storage device and the storage device main body, and leaves an insufficiency.

本発明は、このような半導体記憶装置の現状に鑑みてなされたもので、その目的は、半導体記憶装置内のコントローラや記憶装置本体を含めた各部の不具合を適切に短時間で検出することが可能な半導体記憶装置及びその検査方法を提供することである。 The present invention has been made in view of the current state of such a semiconductor memory device, and an object thereof is to appropriately detect a defect in each portion including the controller in the semiconductor memory device and the memory device main body in a short time. It is an object of the present invention to provide a possible semiconductor memory device and an inspection method thereof.

本発明に係る半導体記憶装置は、データを記憶するための記憶装置本体が内蔵された半導体記憶装置において、前記半導体記憶装置を統括制御するコントローラと、検査用データを比較用に記憶するための第１の検査用メモリ及び第２の検査用メモリと、前記第１の検査用メモリ及び前記第２の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかを第１のデータ源として前記第１の検査用メモリに検査用データの書き込みを行わせる制御を行うと共に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかを第２のデータ源として前記第２の検査用メモリに検査用データの書き込みを行わせる制御を行ってテスト準備を整わせるテスト回路と、前記テスト回路の制御の基で前記第１の検査用メモリに書き込まれた検査用データと、前記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出する比較回路とを具備することを特徴とする。 A semiconductor memory device according to the present invention is a semiconductor memory device incorporating a memory device main body for storing data, wherein a controller for overall control of the semiconductor memory device and a test data are stored for comparison. A test setting memory and a second test memory, a data setting circuit for performing read / write control on the first test memory and the second test memory and holding test data; A control for causing the first inspection memory to write inspection data using any one of a storage device body, a host device connected to the semiconductor storage device, the controller, and the data setting circuit as a first data source As the second data source, one of the storage device body, the host device, the controller, and the data setting circuit. A test circuit for performing test control to write test data in the test memory to prepare for a test, and test data written in the first test memory under control of the test circuit; A comparison circuit may be provided to compare the test data written in the second test memory and detect a match or mismatch.

本発明に係る半導体記憶装置では、テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第１の検査用メモリへ検査用データを書き込む制御を行わせ、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第２の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする。 In the semiconductor memory device according to the present invention, the test circuit further controls writing test data from any one of the host device, the controller, and the data setting circuit to the storage device body and to the first test memory. Control for reading out the inspection data written in the storage device body from the storage device body and writing the inspection data in the second inspection memory to complete the test preparation. It features.

本発明に係る半導体記憶装置では、テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第２の検査用メモリへ検査用データを書き込む制御を行わせ、この前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第１の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする。 In the semiconductor memory device according to the present invention, the test circuit further controls writing test data from any one of the host device, the controller, and the data setting circuit to the memory device body and to the second test memory. Control for reading out the inspection data written in the storage device body from the storage device body and writing the inspection data in the first inspection memory to complete the test preparation. It is characterized by

本発明に係る半導体記憶装置では、テスト回路は、更に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリまたは前記第２の検査用メモリへ検査用データを書き込ませる制御を行い、この書き込まれた検査用データを前記第１の検査用メモリまたは前記第２の検査用メモリから前記ホスト装置へ転送させる制御を行い、前記ホスト装置では、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出可能とすることを特徴とする。 In the semiconductor memory device according to the present invention, the test circuit further includes any one of the storage device body, the host device, the controller, and the data setting circuit, the first inspection memory or the second inspection memory. Control for writing test data to the host device, and control for transferring the written test data from the first test memory or the second test memory to the host device; It is characterized in that the inspection data held in advance by the host device is compared with the transferred inspection data to make it possible to detect coincidence / non-coincidence.

本発明に係る半導体記憶装置では、前記コントローラのメモリの一部を、前記第１の検査用メモリと前記第２の検査用メモリに転用して用いることを特徴とする。 The semiconductor memory device according to the present invention is characterized in that a part of the memory of the controller is diverted to the first inspection memory and the second inspection memory.

本発明に係る半導体記憶装置の検査方法は、データを記憶するための記憶装置本体が内蔵され、前記半導体記憶装置を統括制御するコントローラと、検査用データを比較用に記憶するための第１の検査用メモリ及び第２の検査用メモリと、前記第１の検査用メモリ及び前記第２の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、を備えた半導体記憶装置の検査方法において、
前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリに検査用データの書き込みを行うステップと、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第２の検査用メモリに検査用データの書き込みを行うステップと、前記第１の検査用メモリに書き込まれた検査用データと、前記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出するステップと、を具備することを特徴とする。 The inspection method of a semiconductor storage device according to the present invention includes a storage device main body for storing data, and a controller for generally controlling the semiconductor storage device and a first for storing inspection data for comparison. A test memory and a second test memory, and a data setting circuit that performs read / write control on the first test memory and the second test memory and holds test data. In a method of testing a semiconductor memory device,
Writing test data to the first test memory from any one of the storage unit body, the host unit connected to the semiconductor storage device, the controller, and the data setting circuit; Writing test data to the second test memory from any one of the host device, the controller, and the data setting circuit; the test data written to the first test memory; Comparing the test data written in the second test memory to detect a match / mismatch.

本発明に係る半導体記憶装置の検査方法では、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第１の検査用メモリへ検査用データを書き込むステップと、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第２の検査用メモリへ書き込むステップと、を更に備えることを特徴とする。 In the method of testing a semiconductor memory device according to the present invention, the step of writing test data from any one of the host device, the controller, and the data setting circuit to the memory device body and to the first test memory; Reading the inspection data written in the storage device body from the storage device body, and writing the inspection data into the second inspection memory.

本発明に係る半導体記憶装置の検査方法では、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第２の検査用メモリへ検査用データを書き込むステップと、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第１の検査用メモリへ書き込むステップと、を更に備えることを特徴とする。 In the method of testing a semiconductor memory device according to the present invention, the step of writing test data from any one of the host device, the controller, and the data setting circuit to the memory body and the second test memory. And reading the inspection data written in the storage device body from the storage device body and writing the inspection data into the first inspection memory.

本発明に係る半導体記憶装置の検査方法では、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリへ検査用データを書き込むステップと、この書き込まれた検査用データを前記第１の検査用メモリから前記ホスト装置へ転送するステップと、前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、を更に具備することを特徴とする。 In the method of testing a semiconductor memory device according to the present invention, the step of writing test data from any one of the storage device body, the host device, the controller, and the data setting circuit to the first test memory; Transferring the selected inspection data from the first inspection memory to the host device; and in the host device, the inspection data held in advance by the host device and the transferred inspection data. Comparing and detecting a match / mismatch.

本発明に係る半導体記憶装置の検査方法では、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第２の検査用メモリへ検査用データを書き込むステップと、この書き込まれた検査用データを前記第２の検査用メモリから前記ホスト装置へ転送するステップと、前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、を更に具備することを特徴とする。 In the method of testing a semiconductor memory device according to the present invention, the step of writing test data from any one of the memory main body, the host device, the controller, and the data setting circuit to the second test memory; Transferring the selected inspection data from the second inspection memory to the host device; and in the host device, the inspection data held in advance by the host device and the transferred inspection data. Comparing and detecting a match / mismatch.

本発明では、記憶装置本体、半導体記憶装置に接続されるホスト装置、コントローラ、データ設定回路のいずれかから第１の検査用メモリに検査用データの書き込みを行い、上記記憶装置本体、上記ホスト装置、上記コントローラ、上記データ設定回路のいずれかから第２の検査用メモリに検査用データの書き込みを行うステップと、上記第１の検査用メモリに書き込まれた検査用データと、上記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出するので、半導体記憶装置内のコントローラや記憶装置本体を含めた各部の不具合を適切に短時間で検出することが可能となる。 In the present invention, the inspection data is written from the storage device body, the host device connected to the semiconductor storage device, the controller, or the data setting circuit to the first inspection memory, and the storage device body and the host device Writing the inspection data from the controller or the data setting circuit to the second inspection memory, the inspection data written to the first inspection memory, and the second inspection The comparison with the inspection data written in the memory for detecting the coincidence or nonconformity makes it possible to appropriately detect in a short time the failure of each part including the controller in the semiconductor memory device and the memory device main body. .

本発明に係る半導体記憶装置の実施形態の構成を示すブロック図。FIG. 1 is a block diagram showing a configuration of an embodiment of a semiconductor memory device according to the present invention. 本発明に係る半導体記憶装置の実施形態における通常動作モード時の実質的構成を示すブロック図。FIG. 2 is a block diagram showing a substantial configuration in a normal operation mode in the embodiment of the semiconductor memory device according to the present invention. 本発明に係る半導体記憶装置の第１の実施形態の前段における検査用データの書き込み制御の経路を示す図。FIG. 7 is a diagram showing a path of write control of test data in the front stage of the first embodiment of the semiconductor memory device according to the present invention. 本発明に係る半導体記憶装置の第１の実施形態の後段におけるデータの書き込み制御の経路を示す図。FIG. 7 is a diagram showing a path of write control of data in the latter stage of the first embodiment of the semiconductor memory device according to the present invention. 本発明に係る半導体記憶装置の実施形態におけるデータ比較動作時のデータ経路を示す図。FIG. 7 is a diagram showing a data path at the time of data comparison operation in the embodiment of the semiconductor memory device according to the present invention. 本発明に係る半導体記憶装置の第２の実施形態の具体例１における第１段の検査用データの書き込み制御の経路を示す図。FIG. 18 is a diagram showing a first-level test data write control path in a specific example 1 of the second embodiment of the semiconductor memory device according to the present invention; 本発明に係る半導体記憶装置の第２の実施形態の具体例１における第２段のデータの書き込み制御の経路を示す図。FIG. 18 is a diagram showing a path of write control of data of the second stage in a specific example 1 of the second embodiment of the semiconductor memory device according to the present invention; 本発明に係る半導体記憶装置の第２の実施形態の具体例１における第３段のデータの書き込み制御の経路を示す図。FIG. 18 is a diagram showing a path of write control of third stage data in a specific example 1 of the second embodiment of the semiconductor memory device according to the present invention; 本発明に係る半導体記憶装置の第２の実施形態の具体例２における第１段の検査用データの書き込み制御の経路を示す図。FIG. 18 is a diagram showing a first-level test data write control path in a specific example 2 of the second embodiment of the semiconductor memory device according to the present invention; 本発明に係る半導体記憶装置の第２の実施形態の具体例２における第２段のデータの書き込み制御の経路を示す図。FIG. 18 is a diagram showing a path of write control of second stage data in a specific example 2 of the second embodiment of the semiconductor memory device according to the present invention; 本発明に係る半導体記憶装置の第３の実施形態の具体例１における第１段の検査用データの書き込み制御の経路を示す図。FIG. 18 is a diagram showing a first-level test data write control path in a specific example 1 of the third embodiment of the semiconductor memory device according to the present invention; 本発明に係る半導体記憶装置の第３の実施形態の具体例１における第２段の検査用データの書き込み制御の経路を示す図。FIG. 18 is a diagram showing a path for write control of test data in a second stage in a specific example 1 of the third embodiment of the semiconductor memory device according to the present invention; 本発明に係る半導体記憶装置の第３の実施形態の具体例２における第１段の検査用データの書き込み制御の経路を示す図。FIG. 18 is a diagram showing a first-level test data write control path in a specific example 2 of the third embodiment of the semiconductor memory device according to the present invention; 本発明に係る半導体記憶装置の第３の実施形態の具体例２における第２段の検査用データの書き込み制御の経路を示す図。FIG. 18 is a diagram showing a path for write control of test data in a second stage in a specific example 2 of the third embodiment of the semiconductor memory device according to the present invention.

以下、添付図面を参照して本発明に係る半導体記憶装置及びその検査方法の実施形態を説明する。各図において、同一の構成要素には、同一の符号を付して重複する説明を省略する。図１に、本発明の実施形態に係る半導体記憶装置１００及びこれにアクセスするホスト装置２００の構成図を示す。この図１に明らかな通り、半導体記憶装置１００には、記憶装置本体１０とデータ制御装置２０とが設けられている。記憶装置本体１０は、フラッシュメモリなどの、データを記憶するためのメモリ部である。 Hereinafter, embodiments of a semiconductor storage device and an inspection method according to the present invention will be described with reference to the attached drawings. In each of the drawings, the same components are denoted by the same reference numerals and redundant description will be omitted. FIG. 1 shows a configuration diagram of a semiconductor storage device 100 according to an embodiment of the present invention and a host device 200 accessing the same. As apparent from FIG. 1, the semiconductor storage device 100 is provided with a storage device main body 10 and a data control device 20. The storage device body 10 is a memory unit such as a flash memory for storing data.

データ制御装置２０は、コントローラ３０と検査回路部６０とを備えている。コントローラ３０は、半導体記憶装置１００を統括制御するもので、ＣＰＵ３１、ＲＯＭ３２、ＲＡＭ３３、バッファ３４、ロジック回路３５を備えている。ＣＰＵ３１は、ＲＯＭ３２に記憶されているプログラムに基づき記憶装置本体１０に対するデータのリードライトを基本的な処理として実行すると共に、検査モードのときに検査に必要なデータ転送などの処理を行う。ＲＡＭ３３はＣＰＵ３１が処理中に用いたデータやプログラム等の記憶場所として用いられる。更に、コントローラ３０には、バッファ３４、ロジック回路３５が設けられている。 The data control device 20 includes a controller 30 and a test circuit unit 60. The controller 30 centrally controls the semiconductor memory device 100, and includes a CPU 31, a ROM 32, a RAM 33, a buffer 34, and a logic circuit 35. The CPU 31 executes read / write of data to the storage device main body 10 as basic processing based on the program stored in the ROM 32 and performs processing such as data transfer necessary for inspection in the inspection mode. The RAM 33 is used as a storage location for data, programs, etc. used by the CPU 31 during processing. Further, the controller 30 is provided with a buffer 34 and a logic circuit 35.

半導体記憶装置１００とホスト装置２００の間には、ホスト側Ｉ／Ｏ４１、テスト回路４２、ホスト側ロジック回路４３が設けられている。ホスト側Ｉ／Ｏ４１は、半導体記憶装置１００とホスト装置２００の間の信号送受のための入出力バッファの機能を有するものである。テスト回路４２は、ホスト装置２００からの検査指示を受けて、各部に指示を与えて半導体記憶装置１００に検査を指揮するものである。ホスト側ロジック回路４３は、ホスト装置２００からホスト側Ｉ／Ｏ４１を介して与えられる信号またはテスト回路４２から与えられる信号を、コントローラ３０に与える信号へ変換などする回路である。 A host-side I / O 41, a test circuit 42, and a host-side logic circuit 43 are provided between the semiconductor memory device 100 and the host device 200. The host side I / O 41 has a function of an input / output buffer for signal transmission / reception between the semiconductor memory device 100 and the host device 200. The test circuit 42 receives an inspection instruction from the host device 200, gives an instruction to each part, and directs the inspection to the semiconductor memory device 100. The host-side logic circuit 43 is a circuit that converts a signal supplied from the host device 200 via the host-side I / O 41 or a signal supplied from the test circuit 42 into a signal supplied to the controller 30.

コントローラ３０と記憶装置本体１０との間には、メモリ側Ｉ／Ｏ５１、メモリ側ロジック回路５２が設けられている。メモリ側Ｉ／Ｏ５１は、記憶装置本体１０とコントローラ３０の間の信号送受のための入出力バッファの機能を有するものである。メモリ側ロジック回路５２は、ＥＣＣ回路やエラーチェック時に用いるＲＡＭなどが含まれた回路である。 A memory side I / O 51 and a memory side logic circuit 52 are provided between the controller 30 and the storage device main body 10. The memory side I / O 51 has a function of an input / output buffer for signal transmission / reception between the storage device body 10 and the controller 30. The memory side logic circuit 52 is a circuit including an ECC circuit and a RAM used at the time of error check.

半導体記憶装置１００には、検査回路部６０が設けられている。検査回路部６０は、半導体記憶装置１００の検査のために設けられたもので、検査用データを比較
用に記憶するための第１の検査用メモリ６１及び第２の検査用メモリ６２を有している。第１の検査用メモリ６１は、テスト回路４２とホスト側ロジック回路４３との間のバスに対しバス６５によって接続可能とされている。第２の検査用メモリ６２は、メモリ側Ｉ／Ｏ５１とメモリ側ロジック回路５２との間のバスに対しバス６６によって接続可能とされている。 The semiconductor memory device 100 is provided with a test circuit unit 60. The inspection circuit unit 60 is provided for the inspection of the semiconductor memory device 100, and has a first inspection memory 61 and a second inspection memory 62 for storing inspection data for comparison. ing. The first test memory 61 is connectable to the bus between the test circuit 42 and the host side logic circuit 43 by the bus 65. The second test memory 62 is connectable to the bus between the memory side I / O 51 and the memory side logic circuit 52 by the bus 66.

また、検査回路部６０には、データ設定回路６３と比較回路６４とが設けられている。データ設定回路６３は、上記第１の検査用メモリ６１及び上記第２の検査用メモリ６２に対するリードライト制御を行うと共に検査用データを保持している。比較回路６４は、上記テスト回路４２の制御の基で上記第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出するものである。 Further, in the inspection circuit unit 60, a data setting circuit 63 and a comparison circuit 64 are provided. The data setting circuit 63 performs read / write control on the first inspection memory 61 and the second inspection memory 62 and holds inspection data. The comparison circuit 64 compares the inspection data written in the first inspection memory 61 under the control of the test circuit 42 with the inspection data written in the second inspection memory 62. , Match and mismatch detection.

上記の半導体記憶装置１００とホスト装置２００とが接続されたシステムにおいては、通常動作モードでは、バス６５とバス６６の経路がスタンバイ状態となり、実質的に検査回路部６０が切り離された図２の状態を呈する。この通常状態では、データの流れは、データ書き込み時に、ホスト装置２００→ホスト側Ｉ／Ｏ４１→テスト回路４２→ホスト側ロジック回路４３→コントローラ３０→メモリ側ロジック回路５２→メモリ側Ｉ／Ｏ５１→記憶装置本体１０となり、データ読み出し時に、記憶装置本体１０→メモリ側Ｉ／Ｏ５１→メモリ側ロジック回路５２→コントローラ３０→ホスト側ロジック回路４３→テスト回路４２→ホスト側Ｉ／Ｏ４１→ホスト装置２００となる。 In a system in which semiconductor memory device 100 and host device 200 described above are connected, in the normal operation mode, the paths of bus 65 and bus 66 are in the standby state, and inspection circuit unit 60 is substantially disconnected. Take a state. In this normal state, when data is written, the data flow is as follows: host device 200 → host side I / O 41 → test circuit 42 → host side logic circuit 43 → controller 30 → memory side logic circuit 52 → memory side I / O 51 → storage It becomes the device main body 10, and when data is read out, it becomes storage device main body 10 → memory side I / O 51 → memory side logic circuit 52 → controller 30 → host side logic circuit 43 → test circuit 42 → host side I / O 41 → host device 200 .

＜第１の実施形態＞
第１の実施形態では、テスト回路４２はホスト装置２００からのコマンドに基づき、上記記憶装置本体１０、上記半導体記憶装置１００に接続されるホスト装置２００、上記コントローラ３０、上記データ設定回路６３のいずれかを第１のデータ源として上記第１の検査用メモリ６１に検査用データの書き込みを行わせる制御を行うと共に、上記記憶装置本体１０、上記ホスト装置２００、上記コントローラ３０、上記データ設定回路６３のいずれかを第２のデータ源として上記第２の検査用メモリ６２に検査用データの書き込みを行わせる制御を行ってテスト準備を整わせる。 First Embodiment
In the first embodiment, the test circuit 42 is any of the storage device body 10, the host device 200 connected to the semiconductor storage device 100, the controller 30, and the data setting circuit 63 based on a command from the host device 200. Control is performed to cause the first inspection memory 61 to write inspection data as a first data source, and the storage device main body 10, the host device 200, the controller 30, and the data setting circuit 63. The control for causing the second inspection memory 62 to write the inspection data as the second data source is performed to complete the test preparation.

上記のようにテスト準備を整わせた後には、比較回路６４が上記テスト回路の制御の基で上記第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出する。検出結果はホスト装置２００へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。 After the test preparation is completed as described above, the test data written to the first test memory 61 by the comparison circuit 64 under the control of the test circuit, and the second test memory 62. Compare with the inspection data written in to detect a match / mismatch. The detection result is sent to the host device 200, the operator knows the result, and the semiconductor storage device 100 is processed for shipment or defective.

＜第１の実施形態・具体例＞
テスト回路４２はホスト装置２００からのコマンドに基づき、第２の検査用メモリ６２に、上記記憶装置本体１０から（図３のＲ１）、または上記ホスト装置２００から（図３のＲ２）、または上記コントローラ３０から（図３のＲ３）、または上記データ設定回路６３から（図３のＲ４）検査用データの書き込みを行わせる制御を行う。次にテスト回路４２はホスト装置２００からのコマンドに基づき、ホスト装置２００から（図４のＲ１１）、または上記コントローラ３０から（図４のＲ１２）、または上記データ設定回路６３から（図４のＲ１３）、または上記記憶装置本体１０から（図４のＲ１４）第１の検査用メモリ６１に上記第２の検査用メモリ６２に書き込んだデータと同じデータを書き込む。次に、比較回路６４によって第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出する（図５）。検出結果の処理は既に述べた通りである。 First Embodiment Specific Example
The test circuit 42 is based on a command from the host device 200 and is stored in the second inspection memory 62 from the storage device body 10 (R1 in FIG. 3) or from the host device 200 (R2 in FIG. 3) or Control is performed to write inspection data from the controller 30 (R3 in FIG. 3) or from the data setting circuit 63 (R4 in FIG. 3). Next, the test circuit 42 receives a command from the host device 200, from the host device 200 (R11 in FIG. 4), from the controller 30 (R12 in FIG. 4), or from the data setting circuit 63 (R13 in FIG. 4). Or the storage device main body 10 (R14 in FIG. 4) writes the same data as the data written in the second inspection memory 62 in the first inspection memory 61. Next, the test data written in the first test memory 61 is compared with the test data written in the second test memory 62 by the comparison circuit 64 to detect a match / mismatch (see FIG. 5). The processing of the detection result is as described above.

＜第２の実施形態＞
第２の実施形態では、テスト回路４２は、上記ホスト装置２００、上記コントローラ３０、上記データ設定回路６３のいずれかから上記記憶装置本体１０へ及び上記第１の検査用メモリ６１（または、第２の検査用メモリ６２）へ検査用データを書き込む制御を行わせ、上記記憶装置本体１０へ書き込んだ検査用データを上記記憶装置本体１０から読み出させてこの検査用データを上記第２の検査用メモリ６２（または、第１の検査用メモリ６１）へ書き込ませる制御を行ってテスト準備を整わせる。 Second Embodiment
In the second embodiment, the test circuit 42 connects any one of the host device 200, the controller 30, and the data setting circuit 63 to the storage device body 10 and the first inspection memory 61 (or the second inspection memory 61). Control to write inspection data to the inspection memory 62), read the inspection data written to the storage device main body 10 from the storage device main body 10, and use the inspection data as the second inspection data Control is made to write in the memory 62 (or the first test memory 61) to prepare for test preparation.

＜第２の実施形態・具体例１＞
テスト回路４２は、上記ホスト装置２００から（図６のＲ２１）、または上記コントローラ３０から（図６のＲ２２）、または上記データ設定回路６３から（図６のＲ２３）上記記憶装置本体１０へ検査用データを書き込む。更に、同じ検査用データを上記ホスト装置２００から（図７のＲ３１）、または上記コントローラ３０から（図７のＲ３２）、または上記データ設定回路６３から（図７のＲ３３）上記第１の検査用メモリ６１へ書き込む。更に、上記記憶装置本体１０へ書き込んだ検査用データを上記記憶装置本体１０から読み出してこの検査用データを上記第２の検査用メモリ６２へ書き込む（図８のＹ１）。 Second Embodiment Specific Example 1
The test circuit 42 is used to test the storage device main body 10 from the host device 200 (R21 in FIG. 6), the controller 30 (R22 in FIG. 6), or the data setting circuit 63 (R23 in FIG. 6). Write data Furthermore, the same test data is sent from the host device 200 (R31 in FIG. 7), from the controller 30 (R32 in FIG. 7), or from the data setting circuit 63 (R33 in FIG. 7) for the first test. Write to the memory 61. Further, the inspection data written to the storage device body 10 is read out from the storage device body 10 and the inspection data is written to the second inspection memory 62 (Y1 in FIG. 8).

比較回路６４が上記テスト回路の制御の基で上記第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出する（図５）。検出結果はホスト装置２００へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。 The comparison circuit 64 compares the inspection data written in the first inspection memory 61 with the inspection data written in the second inspection memory 62 based on the control of the test circuit, and matches the two. Detect inconsistencies (Figure 5). The detection result is sent to the host device 200, the operator knows the result, and the semiconductor storage device 100 is processed for shipment or defective.

＜第２の実施形態・具体例２＞
テスト回路４２は、上記ホスト装置２００から（図６のＲ２１）、または上記コントローラ３０から（図６のＲ２２）、上記データ設定回路６３から（図６のＲ２３）上記記憶装置本体１０へ検査用データを書き込む。更に、同じ検査用データを上記ホスト装置２００から（図９のＲ４１）、または上記コントローラ３０から（図９のＲ４２）、または上記データ設定回路６３から（図９のＲ４３）上記第２の検査用メモリ６２へ書き込む。更に、上記記憶装置本体１０へ書き込んだ検査用データを上記記憶装置本体１０から読み出してこの検査用データを上記第１の検査用メモリ６１へ書き込む（図１０のＹ２）。 Second Embodiment Specific Example 2
The test circuit 42 receives the test data from the host device 200 (R21 in FIG. 6) or the controller 30 (R22 in FIG. 6) and the data setting circuit 63 (R23 in FIG. 6) to the storage device main body 10 Write Furthermore, the same inspection data is sent from the host device 200 (R41 in FIG. 9), from the controller 30 (R42 in FIG. 9), or from the data setting circuit 63 (R43 in FIG. 9) for the second inspection. Write to memory 62. Further, the inspection data written to the storage device body 10 is read out from the storage device body 10 and the inspection data is written to the first inspection memory 61 (Y2 in FIG. 10).

＜第３の実施形態＞
テスト回路４２は、上記記憶装置本体１０、上記ホスト装置２００、上記コントローラ３０、上記データ設定回路６３のいずれかから上記第１の検査用メモリ６１または上記第２の検査用メモリ６２へ検査用データを書き込ませる制御を行い、この書き込まれた検査用データを上記第１の検査用メモリ６１または上記第２の検査用メモリ６２から上記ホスト装置２００へ転送させる制御を行う。上記ホスト装置２００では、上記ホスト装置２００が予め保持している検査用データと上記転送された検査用データとを比較し、一致不一致を検出する。検出結果はホスト装置２００においてオペレータの知るところとなり、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。 Third Embodiment
The test circuit 42 receives test data from any one of the storage device body 10, the host device 200, the controller 30, and the data setting circuit 63 to the first test memory 61 or the second test memory 62. Control is performed to transfer the written inspection data from the first inspection memory 61 or the second inspection memory 62 to the host apparatus 200. The host device 200 compares the inspection data held in advance by the host device 200 with the transferred inspection data to detect coincidence / non-coincidence. The detection result is to be known to the operator in the host device 200, and the semiconductor storage device 100 is to be shipped or processed as a defective product.

＜第３の実施形態・具体例１＞
上記記憶装置本体１０から（図１１のＲ５１）、または上記ホスト装置２００から（図１１のＲ５２）、または上記コントローラ３０から（図１１のＲ５３）、または上記データ設定回路６３から（図１１のＲ５４）上記第１の検査用メモリ６１へ検査用データを書き込む。この書き込まれた検査用データを上記第１の検査用メモリ６１から上記ホスト装置２００へ転送する（図１２のＹ３）。上記ホスト装置２００では、上記ホスト装置２００が予め保持している検査用データと上記転送された検査用データとを比較し、一致不一致を検出する（図５）。 Third Embodiment Specific Example 1
From the storage device body 10 (R51 in FIG. 11), from the host device 200 (R52 in FIG. 11), from the controller 30 (R53 in FIG. 11), or from the data setting circuit 63 (R54 in FIG. ) Write inspection data into the first inspection memory 61. The written inspection data is transferred from the first inspection memory 61 to the host device 200 (Y3 in FIG. 12). The host device 200 compares the inspection data held in advance by the host device 200 with the transferred inspection data to detect coincidence / non-coincidence (FIG. 5).

＜第３の実施形態・具体例２＞
上記記憶装置本体１０から（図１３のＲ６１）、または上記ホスト装置２００から（図１３のＲ６２）、または上記コントローラ３０から（図１３のＲ６３）、または上記データ設定回路６３から（図１３のＲ６４）上記第２の検査用メモリ６２へ検査用データを書き込む。この書き込まれた検査用データを上記第２の検査用メモリ６２から上記ホスト装置２００へ転送する（図１４のＹ４）。上記ホスト装置２００では、上記ホスト装置２００が予め保持している検査用データと上記転送された検査用データとを比較し、一致不一致を検出する（図５）。 Third Embodiment Specific Example 2
From the storage device body 10 (R61 in FIG. 13), from the host device 200 (R62 in FIG. 13), from the controller 30 (R63 in FIG. 13), or from the data setting circuit 63 (R64 in FIG. 13) 2.) Write inspection data to the second inspection memory 62. The written inspection data is transferred from the second inspection memory 62 to the host device 200 (Y4 in FIG. 14). The host device 200 compares the inspection data held in advance by the host device 200 with the transferred inspection data to detect coincidence / non-coincidence (FIG. 5).

上記第３の実施形態・具体例１と第３の実施形態・具体例２では、検出結果はホスト装置２００においてオペレータの知ることができ、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。 In the third embodiment, the first embodiment, the third embodiment, and the second embodiment, the detection result can be known to the operator in the host device 200, and the semiconductor storage device 100 can be shipped or not. It will do processing etc.

以上のように各実施形態においては、コントローラや記憶装置本体を含めた経路を用いてデータ化けの検出を行うことができ、しかもデータの一致不一致検出による検査であるため、各部の不具合を適切に短時間で検出することが可能である。 As described above, in each embodiment, it is possible to detect data corruption using a route including the controller and the storage device main body, and since inspection is based on data match / mismatch detection, problems of each part can be appropriately determined. It is possible to detect in a short time.

なお、上記に記載した第１の実施形態、第２の実施形態、第３の実施形態は、独立して半導体記憶装置及びその検査方法を構成することができる。また、第１の実施形態と第２の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもでき、第１の実施形態と第３の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもでき、第２の実施形態と第３の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもできる。更に、第１の実施形態と第２の実施形態と第３の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもできる。 The first embodiment, the second embodiment, and the third embodiment described above can independently constitute the semiconductor memory device and the inspection method thereof. In addition, a semiconductor memory device having the configuration of the first embodiment and the configuration of the second embodiment and an inspection method thereof can be realized, and a semiconductor memory having the configuration of the first embodiment and the configuration of the third embodiment. The device and the inspection method thereof can be realized, and the semiconductor memory device having the configuration of the second embodiment and the configuration of the third embodiment and the inspection method thereof can also be realized. Furthermore, a semiconductor memory device having the configuration of the first embodiment, the second embodiment, and the third embodiment and an inspection method thereof can also be realized.

１０記憶装置本体
２０データ制御装置
３０コントローラ
３１ＣＰＵ
３２ＲＯＭ
３３ＲＡＭ
３４バッファ
３５ロジック回路
４１ホスト側Ｉ／Ｏ
４２テスト回路
４３ホスト側ロジック回路
５１メモリ側Ｉ／Ｏ
５２メモリ側ロジック回路
６０検査回路部
６１第１の検査用メモリ
６２第２の検査用メモリ
６３データ設定回路
６４比較回路
６５、６６バス 10 Storage Unit 20 Data Control Unit 30 Controller 31 CPU
32 ROM
33 RAM
34 buffer 35 logic circuit 41 host side I / O
42 test circuit 43 host side logic circuit 51 memory side I / O
52 Memory side logic circuit 60 inspection circuit unit 61 first inspection memory 62 second inspection memory 63 data setting circuit 64 comparison circuit 65, 66 bus

Claims

データを記憶するための記憶装置本体が内蔵された半導体記憶装置において、
前記半導体記憶装置を統括制御するコントローラと、
検査用データを比較用に記憶するための第１の検査用メモリ及び第２の検査用メモリと、
前記第１の検査用メモリ及び前記第２の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、
前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかを第１のデータ源として前記第１の検査用メモリに検査用データの書き込みを行わせる制御を行うと共に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかを第２のデータ源として前記第２の検査用メモリに検査用データの書き込みを行わせる制御を行ってテスト準備を整わせるテスト回路と、
前記テスト回路の制御の基で前記第１の検査用メモリに書き込まれた検査用データと、前記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出する比較回路と
を具備することを特徴とする半導体記憶装置。 In a semiconductor memory device incorporating a memory device main body for storing data,
A controller that generally controls the semiconductor memory device;
A first inspection memory and a second inspection memory for storing the inspection data for comparison;
A data setting circuit that performs read / write control on the first inspection memory and the second inspection memory and holds inspection data;
Control for causing the first inspection memory to write inspection data using any one of the storage device body, the host device connected to the semiconductor storage device, the controller, and the data setting circuit as a first data source Control is performed to write inspection data to the second inspection memory using any of the storage device body, the host device, the controller, and the data setting circuit as a second data source. Test circuitry to prepare the test,
A comparison circuit that compares the inspection data written in the first inspection memory with the inspection data written in the second inspection memory under the control of the test circuit, and detects a match or mismatch And a semiconductor storage device characterized by comprising.

テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第１の検査用メモリへ検査用データを書き込む制御を行わせ、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第２の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする請求項１に記載の半導体記憶装置。 The test circuit further causes control to write inspection data to the storage device body and the first inspection memory from any of the host device, the controller, and the data setting circuit, to the storage device body. The control according to claim 1, characterized in that control is made such that the written inspection data is read from the storage device main body and the inspection data is written to the second inspection memory to prepare for a test. Semiconductor memory device.

テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第２の検査用メモリへ検査用データを書き込む制御を行わせ、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第１の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする請求項１または２に記載の半導体記憶装置。 The test circuit further causes control to write inspection data to the storage device body and the second inspection memory from any of the host device, the controller, and the data setting circuit, to the storage device body. The control according to claim 1 or 2, characterized in that control is made such that the written inspection data is read from the storage device main body and the inspection data is written to the first inspection memory to prepare the test. The semiconductor memory device as described.

テスト回路は、更に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリまたは前記第２の検査用メモリへ検査用データを書き込ませる制御を行い、この書き込まれた検査用データを前記第１の検査用メモリまたは前記第２の検査用メモリから前記ホスト装置へ転送させる制御を行い、
前記ホスト装置では、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出可能とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。 The test circuit further controls to write test data from any one of the storage device body, the host device, the controller, and the data setting circuit to the first test memory or the second test memory. Control to transfer the written inspection data from the first inspection memory or the second inspection memory to the host device;
4. The host device according to any one of claims 1 to 3, wherein the inspection data held in advance by the host device is compared with the transferred inspection data to make it possible to detect coincidence / non-coincidence. The semiconductor memory device according to item 1.

前記コントローラのメモリの一部を、前記第１の検査用メモリと前記第２の検査用メモリに転用して用いることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。 5. The semiconductor memory device according to claim 1, wherein a part of the memory of the controller is diverted to and used as the first inspection memory and the second inspection memory. .

前記第１の検査用メモリと前記第２の検査用メモリを、新規に独立して設けることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。 5. The semiconductor memory device according to claim 1, wherein the first inspection memory and the second inspection memory are newly provided independently.

データを記憶するための記憶装置本体が内蔵され、
前記半導体記憶装置を統括制御するコントローラと、
検査用データを比較用に記憶するための第１の検査用メモリ及び第２の検査用メモリと、
前記第１の検査用メモリ及び前記第２の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、
を備えた半導体記憶装置の検査方法において、
前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリに検査用データの書き込みを行うステップと、
前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第２の検査用メモリに検査用データの書き込みを行うステップと、
前記第１の検査用メモリに書き込まれた検査用データと、前記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出するステップと、
を具備することを特徴とする半導体記憶装置の検査方法。 A built-in storage unit for storing data,
A controller that generally controls the semiconductor memory device;
A first inspection memory and a second inspection memory for storing the inspection data for comparison;
A data setting circuit that performs read / write control on the first inspection memory and the second inspection memory and holds inspection data;
In a method of testing a semiconductor memory device comprising
Writing test data to the first test memory from any of the storage unit body, a host unit connected to the semiconductor memory unit, the controller, and the data setting circuit;
Writing test data from the storage device body, the host device, the controller, or the data setting circuit to the second test memory;
Comparing the inspection data written in the first inspection memory with the inspection data written in the second inspection memory to detect a match / mismatch;
A method of testing a semiconductor memory device, comprising:

前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第１の検査用メモリへ検査用データを書き込むステップと、
前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第２の検査用メモリへ書き込むステップと、
を更に備えることを特徴とする請求項７に記載の半導体記憶装置の検査方法。 Writing test data from any of the host device, the controller, and the data setting circuit to the storage device body and to the first test memory;
Reading the inspection data written in the storage device main body from the storage device main body, and writing the inspection data into the second inspection memory;
9. The method of testing a semiconductor memory device according to claim 7, further comprising:

前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第２の検査用メモリへ検査用データを書き込むステップと、
前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第１の検査用メモリへ書き込むステップと、
を更に備えることを特徴とする請求項７または８に記載の半導体記憶装置の検査方法。 Writing test data from any one of the host device, the controller, and the data setting circuit to the storage device main body and the second test memory;
Reading the inspection data written in the storage device body from the storage device body, and writing the inspection data into the first inspection memory;
9. The method of testing a semiconductor storage device according to claim 7, further comprising:

前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリへ検査用データを書き込むステップと、
この書き込まれた検査用データを前記第１の検査用メモリから前記ホスト装置へ転送するステップと、
前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、
を更に具備することを特徴とする請求項７乃至９のいずれか１項に記載の半導体記憶装置の検査方法。 Writing test data from any one of the storage device body, the host device, the controller, and the data setting circuit to the first test memory;
Transferring the written inspection data from the first inspection memory to the host device;
In the host device, comparing the inspection data held in advance by the host device with the transferred inspection data to detect a match / mismatch;
10. The method of testing a semiconductor memory device according to any one of claims 7 to 9, further comprising:

前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第２の検査用メモリへ検査用データを書き込むステップと、
この書き込まれた検査用データを前記第２の検査用メモリから前記ホスト装置へ転送するステップと、
前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、
を更に具備することを特徴とする請求項７乃至１０のいずれか１項に記載の半導体記憶装置の検査方法。 Writing test data from the storage device body, the host device, the controller, or the data setting circuit to the second test memory;
Transferring the written inspection data from the second inspection memory to the host device;
In the host device, comparing the inspection data held in advance by the host device with the transferred inspection data to detect a match / mismatch;
The semiconductor memory device inspection method according to any one of claims 7 to 10, further comprising: