JP2019118233A

JP2019118233A - Control circuit of dc/dc converter, control method, power management circuit, and electronic device

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Publication number: JP2019118233A
Application number: JP2017252124A
Authority: JP
Inventors: 和則伊藤; Kazunori Ito
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2017-12-27
Filing date: 2017-12-27
Publication date: 2019-07-18
Anticipated expiration: 2037-12-27
Also published as: JP7028634B2

Abstract

To solve the problems caused by NCP.SOLUTION: A pulse modulator 210 generates a control pulse Sso that an output of a DC/DC converter approaches a target state. A negative current detection circuit 230, when current flowing in a synchronous rectification transistor Mreaches a predetermined threshold, asserts a protection (NCP) signal and negates an NCP signal after expiration of a protection period. A driver 220 drives a switching transistor Mand a synchronous rectification transistor Mon the basis of a control pulse Sand forces on the switching transistor Mand forces off the synchronous rectification transistor Mduring a period in which the NCP signal is asserted. During a mask time from the NCP signal negation, the turning on of the switching transistor Mis inhibited.SELECTED DRAWING: Figure 5

Description

本発明は、ＤＣ／ＤＣコンバータに関する。 The present invention relates to a DC / DC converter.

ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータは、電子機器、産業機械、自動車などさまざまな用途で欠かせない。図１は、降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。ＤＣ／ＤＣコンバータ１００Ｒは、入力端子１０２に直流入力電圧Ｖ_ＩＮを受け、出力端子１０４に接続される負荷（不図示）に、降圧された出力電圧Ｖ_ＯＵＴを供給する。 A DC / DC converter that converts DC voltage of one voltage value into DC voltage of another voltage value is indispensable in various applications such as electronic devices, industrial machines, and automobiles. FIG. 1 is a circuit diagram of a buck DC / DC converter. The DC / DC converter 100R receives the DC input voltage V _IN at the input terminal 102, and supplies the stepped-down output voltage V _OUT to a load (not shown) connected to the output terminal 104.

ＤＣ／ＤＣコンバータ１００Ｒは、制御回路２００Ｒと、いくつかの周辺回路部品を備える。図１のＤＣ／ＤＣコンバータは同期整流型であり、その出力回路１１０は、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２、インダクタＬ_１、出力キャパシタＣ_１を含む。出力キャパシタＣ１は出力端子１０４と接続される。インダクタＬ_１の一端は、制御回路２００Ｒのスイッチング（ＬＸ）端子と接続され、その他端は出力端子１０４と接続される。同期整流トランジスタＭ_２の一端は接地され、その他端はＬＸ端子と接続される。 The DC / DC converter 100R includes a control circuit 200R and several peripheral circuit components. The DC / DC converter of FIG. 1 is a synchronous rectification type, and its output circuit 110 includes a switching transistor M ₁ , a synchronous rectification transistor M ₂ , an inductor L ₁ , and an output capacitor C ₁ . The output capacitor C1 is connected to the output terminal 104. One end of the inductor L ₁ is connected to the switching (LX) terminal of the control circuit 200 R, and the other end is connected to the output terminal 104. One end of the synchronous rectification transistor M ₂ is grounded, the other end thereof is connected to the LX terminal.

出力電圧Ｖ_ＯＵＴは、抵抗Ｒ_１１，Ｒ_１２によって分圧される。分圧された出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢが、制御回路２００Ｒのフィードバック（ＦＢ）端子に入力される。パルス変調器２１０は、フィードバック信号Ｖ_ＦＢが所定の目標電圧Ｖ_ＲＥＦに近づくように、その出力である制御パルスＳ_Ｐを変調する。 The output voltage V _OUT is _divided by the resistors R ₁₁ and R ₁₂ . A feedback signal V _FB corresponding to the divided output voltage V _OUT is input to a feedback (FB) terminal of the control circuit 200R. Pulse modulator 210, so that the feedback signal _{V FB} approaches a predetermined target voltage _{V REF,} modulates the control pulse _{S P} which is the output.

ドライバ２２０は、制御パルスＳ_Ｐに応じて、スイッチングトランジスタ（ハイサイドトランジスタ）Ｍ_Ｈと同期整流トランジスタ（ローサイドトランジスタ）Ｍ_Ｌをスイッチングする。たとえば制御パルスＳ_ＰがハイのときスイッチングトランジスタＭ_１をオン、同期整流トランジスタＭ_２をオフし、制御パルスＳ_ＰがローのときスイッチングトランジスタＭ_１をオフ、同期整流トランジスタＭ_２をオンする。出力電圧Ｖ_ＯＵＴは、Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（１＋Ｒ_１１／Ｒ_１２）で与えられる目標電圧レベルに安定化される。 Driver 220, in response to the control pulse _{S P,} the switching transistor (high-side transistor) _{M H} and synchronous rectification transistor (low-side transistor) for switching the _{M L.} For example on the switching transistor M ₁ when the control pulse S _P is high, off the synchronous rectification transistor M _2, the control pulse S _P is off the switching transistor M ₁ at the low, turning on the synchronous rectifier transistor M _2. The output voltage V _OUT is stabilized at a target voltage level given by V _{OUT (REF)} = V _REF × (1 + R ₁₁ / R ₁₂ ).

出力電圧Ｖ_ＯＵＴの目標電圧レベルを動的に変化させるアプリケーションが存在する。一例として、複数のＤＣ／ＤＣコンバータを制御するＰＭＩＣ（電源管理ＩＣ）は、複数のＤＣ／ＤＣコンバータを所定のシーケンスにしたがって起動あるいは停止させる機能を有し、あるチャンネルのＤＣ／ＤＣコンバータを停止させる際に、出力電圧Ｖ_ＯＵＴを所定の傾きで低下させる場合がある。本明細書においてランプダウンという。 There are applications that dynamically change the target voltage level of the output voltage _V.sub.OUT . As an example, a PMIC (power management IC) for controlling a plurality of DC / DC converters has a function of starting or stopping a plurality of DC / DC converters according to a predetermined sequence, and stopping a DC / DC converter of a certain channel When this is done, the output voltage _V.sub.OUT may be reduced at a predetermined slope. In the present specification, it is called ramp down.

通常の動作状態では、インダクタＬ_１にはＬＸピンから出力端子１０４に向かう方向（図中、右向き）にコイル電流が流れる。したがってこの方向のコイル電流Ｉ_Ｌを正ととる。 Under normal operating conditions, the inductor L ₁ (in the figure, rightward) direction toward the output terminal 104 from the LX pin through the coil current. Therefore, the coil current I _L in this direction is positive.

ランプダウン中は、出力キャパシタＣ_１の電荷を放電する必要があり、インダクタＬ_１に流れるコイル電流Ｉ_Ｌが通常の動作状態とは逆向き（図中、左向き）、すなわち負となる。負のコイル電流（逆電流）Ｉ_ＬはスイッチングトランジスタＭ_１がオンの期間は、ＬＸピンからＶＩＮピンに向かって流れ、同期整流トランジスタＭ_２がオンの期間は、ＬＸピンからＰＧＮＤピンに向かって流れる。 During ramp-down, it is necessary to discharge the output capacitor C _1, the coil current I _L flowing through the inductor L ₁ is opposite to the normal operating state (in the figure, left), that is, negative. Negative coil current (reverse current) I _L flows from the LX pin to the VIN pin while the switching transistor M ₁ is on, and from the LX pin to the PGND pin while the synchronous rectification transistor M ₂ is on Flow.

同期整流トランジスタＭ_２に流れる逆電流が大きくなりすぎると、発熱などの問題が生ずる。また、インダクタＬ_１に大きな逆電流が流れている状態で、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２がスイッチングすると、ＬＸピンやその他の電圧に大きな電圧振動が誘起され、望ましくない。そこで逆電流を許容するアプリケーションに使用される制御回路２００Ｒには、ＮＣＰ（Negative Current Protection）機能が実装される。ＮＣＰ機能は、負電流検出回路２３０とドライバ２２０の協調動作によって実現される。 When reverse current flowing through the synchronous rectification transistor M ₂ is too large, problems such as heat generation occurs. Further, in a state in which a large reverse current in inductor L ₁ is flowing, the switching transistor M ₁ and the synchronous rectification transistor M ₂ is switched, a large voltage swing is induced in the LX pins or other voltages, undesirable. Therefore, an NCP (Negative Current Protection) function is implemented in the control circuit 200R used for the application that allows the reverse current. The NCP function is realized by the coordinated operation of the negative current detection circuit 230 and the driver 220.

図２は、ＮＣＰ保護の動作を説明する図である。制御パルスＳ_Ｐがローのとき、同期整流トランジスタＭ_２はオンであり、ＬＸピンの電圧Ｖ_ＬＸは実質的に０Ｖとなり、インダクタＬ_１の両端間電圧は、−Ｖ_ＯＵＴ（＜０Ｖ）となる。このとき、コイル電流Ｉ_Ｌは、Ｉ_Ｌ（ｔ）＝−Ｌ^−１∫Ｖ_ＯＵＴｄｔにしたがって変化し、したがって逆電流が増大していく。 FIG. 2 is a diagram for explaining the operation of NCP protection. When the control pulse S _P is low, the synchronous rectification transistor M ₂ is on, the voltage V _{LX at the} LX pin is substantially 0 V, and the voltage across the inductor L ₁ is −V _OUT (<0 V) . At this time, the coil current I _L changes in accordance with I _L (t) = − L ⁻¹ ∫V _OUT dt, and thus the reverse current increases.

負電流検出回路２３０は、同期整流トランジスタＭ_２がオンときにそれに流れる電流Ｉ_Ｍ２を監視する。そして時刻ｔ_１に電流Ｉ_Ｍ２が所定のしきい値Ｉ_ＮＣＰに達すると、所定の保護期間τ_ＮＣＰの間、ＮＣＰ信号をアサート（たとえばハイ）する。ドライバ２２０は、ＮＣＰ信号がアサートされる保護期間τ_ＮＣＰの間、制御パルスＳ_Ｐのレベルにかかわらず、スイッチングトランジスタＭ_１をオン、同期整流トランジスタＭ_２を強制的にオフに切り替える。 The negative current detection circuit 230 monitors the current I _M2 that flows when the synchronous rectification transistor M ₂ is on. Then, when the current I _M2 reaches the predetermined threshold value I _NCP at time t ₁ , the NCP signal is asserted (for example, high) for the predetermined protection period τ _NCP . Driver 220, during the protection period tau _NCP which NCP signal is asserted, regardless of the level of the control pulse _{S P,} switch the switching transistor _{M 1} on and forced off the synchronous rectification transistor _{M 2.}

保護期間τ_ＮＣＰの間、ＬＸピンの電圧Ｖ_ＬＸはＶ_ＩＮとなり、インダクタＬ_１の両端間電圧は、Ｖ_ＩＮ−Ｖ_ＯＵＴ（＞０Ｖ）となる。このときコイル電流Ｉ_Ｌは、Ｉ_Ｌ（ｔ）＝Ｌ^−１∫（Ｖ_ＩＮ−Ｖ_ＯＵＴ）ｄｔにしたがって変化し、したがって逆電流が減少していく。 During the protection period τ _NCP , the voltage V _{LX at the} LX pin is V _IN , and the voltage across the inductor L ₁ is V _IN −V _OUT (> 0 V). At this time, the coil current I _L changes in accordance with I _L (t) = L ⁻¹ ∫ (V _IN −V _OUT ) dt, and thus the reverse current decreases.

続いて時刻ｔ_２に、ＮＣＰ信号がネゲート（たとえばロー）されると、再び、同期整流トランジスタＭ_２がオン、スイッチングトランジスタＭ_１がオフとなる。時刻ｔ_３に制御パルスＳ_１がハイに遷移すると、スイッチングトランジスタＭ_１がオン、同期整流トランジスタＭ_２がオフとなる。 At time _{t 2} is followed, the NCP signal is negated (e.g. low), again, the synchronous rectification transistor _{M 2} is turned on, the switching transistor _{M 1} is turned off. When the control pulse S ₁ at time t ₃ transitions high, the switching transistor M ₁ is turned on, the synchronous rectification transistor M ₂ is turned off.

以上が負電流検出回路の基本動作である。 The above is the basic operation of the negative current detection circuit.

特開２００７−１２４７４９号公報JP 2007-124749 A

本発明者らは、負電流検出回路について検討した結果、以下の問題を認識するに至った。なおこの問題を当業者の一般的な認識として把握してはならない。 As a result of examining the negative current detection circuit, the present inventors came to recognize the following problem. This problem should not be understood as a general recognition of those skilled in the art.

負電流検出回路による保護動作と、パルス変調器２１０による制御パルスＳ_Ｐの生成動作は独立している。図３は、負電流検出回路が引き起こす問題を説明する波形図である。ＮＣＰ信号がネゲートされるタイミング（保護期間τ_ＮＣＰの終了時刻、図２、図３の時刻ｔ_２）に対して、制御パルスＳ_Ｐのハイへの遷移（図２、図３の時刻ｔ_３）は非同期で発生する。図３に示すように、保護期間τ_ＮＣＰの終了直後に、制御パルスＳ_Ｐがハイに遷移すると、ＶＩＮピンあるいはＰＧＮＤピンに非常に大きな振幅の電圧振動が誘起される。その結果、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２に過電圧が印加されることとなり、回路の信頼性が低下する。 And protection operation by the negative current detection circuit, the operation of generating the control pulse S _P by the pulse modulator 210 is independent. FIG. 3 is a waveform diagram for explaining the problem caused by the negative current detection circuit. Transition timing NCP signal is negated with respect to (protection period tau _NCP end time, FIG. 2, time _{t 2} in FIG. 3), the high control pulse _{S P} (FIG. 2, time _t 3 in FIG. 3) Occurs asynchronously. As shown in FIG. 3, immediately after the end of the protection period τ _NCP , when the control pulse S _P transitions to high, voltage oscillation with a very large amplitude is induced on the VIN pin or PGND pin. As a result, it becomes an overvoltage to the switching transistor M ₁ and the synchronous rectification transistor M ₂ is applied, it decreases the reliability of the circuit.

ＶＩＮピンやＰＧＮＤピンに誘起される電圧振動のメカニズムを説明する。図４（ａ）〜（ｄ）は、ＮＣＰに関連する４つの状態φ_１〜φ_４を示す回路図である。図中、Ｌ_Ｐ１、Ｌ_Ｐ２は、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２それぞれのソースに結合する寄生インダクタンスを示している。Ｌ_Ｐ１には、スイッチングトランジスタＭ_１のソースとＶＩＮピンの間のボンディングワイヤや配線の寄生インダクタンスの他、ＬＸピンと外部の電源との間の配線のインダクタンス成分が含まれる。またＬ_Ｐ２には、同期整流トランジスタＭ_２のソースとＰＧＮＤピンの間のボンディングワイヤや配線の寄生インダクタンスの他、ＰＧＮＤピンと外部の接地プレーンとの間の配線のインダクタンス成分が含まれる。 The mechanism of voltage oscillation induced on the VIN and PGND pins will be described. FIGS. 4A to 4D are circuit diagrams showing _four states φ _{1 to} φ 4 related to NCP. In the figure, L _P1 and L _P2 indicate parasitic inductances coupled to the sources of the switching transistor M ₁ and the synchronous rectification transistor M ₂ respectively. The L _P1, other parasitic inductance of the bonding wire and the wiring between the source and the VIN pin of the switching transistors M _1, includes an inductance component of the wiring between the LX pin and an external power source. Also the L _P2, other parasitic inductance of the bonding wire and the wiring between the source and PGND pins of the synchronous rectification transistor M _2, includes an inductance component of the wiring between the PGND and external ground planes.

図４（ａ）は、図３の時刻ｔ_１以前の状態φ_１を示す。同期整流トランジスタＭ_２を介して流れる逆電流は時間とともに増大していく。やがて逆電流がしきい値Ｉ_ＮＣＰに達すると、図４（ｂ）の状態φ_２に遷移する。状態φ_２において逆電流はスイッチングトランジスタＭ_１を介して流れ、逆電流は時間とともに減少する。寄生インダクタンスに流れる電流、あるいはその両端間電圧がスイッチングすることにより、ＶＩＮピン側に電圧振動Ｖ_１が誘起され、ＰＧＮＤピン側に電圧振動Ｖ_２が誘起される。 FIG. 4A shows the state φ ₁ before time t _{1 in} FIG. Reverse current flowing through the synchronous rectifier transistor M ₂ is gradually increased with time. When the reverse current reaches the threshold value I _NCP , the state transitions to the state φ ₂ of FIG. 4 (b). Reverse current in the state phi ₂ flows via the switching transistors M _1, the reverse current decreases with time. Current flowing through the parasitic inductance, or by the voltage across the switching, the voltage vibration V ₁ induced in the VIN pin side, a voltage vibration V ₂ is induced to PGND pins side.

保護期間が終了すると、スイッチングトランジスタＭ_１がターンオフ、同期整流トランジスタＭ_２がターンオンし、図４（ｃ）の状態φ_３に遷移する。このときに寄生インダクタンスＬ_２と、図示しない寄生容量が形成する共振回路によって、ＰＧＮＤ側に新たな電圧振動Ｖ_２’が誘起され、図４（ｂ）で発生した電圧振動Ｖ_２に重畳され、電圧振動Ｖ_２”となる。 When the protection period is over, the switching transistor M ₁ is turned off, the rectifying transistor M ₂ is turned on synchronously, a transition to a state phi ₃ in FIG. 4 (c). At this time, a new voltage oscillation V ₂ ′ is induced on the PGND side by a resonant circuit formed by the parasitic inductance L ₂ and a parasitic capacitance (not shown), and is superimposed on the voltage oscillation V ₂ generated in FIG. It becomes voltage oscillation V ₂ ".

続いて、制御パルスＳ_Ｐのハイへの遷移に応答して、スイッチングトランジスタＭ_１がターンオン、同期整流トランジスタＭ_２がターンオフし、図４（ｄ）の状態φ_４に遷移する。このときにＶＩＮピンに、電圧振動Ｖ_１’が誘起される。ここで図３に示すように状態φ_３の時間が短いと、図４（ｃ）の電圧振動Ｖ_１が減衰する前に新たな電圧振動Ｖ_１’が発生するため、それらが強めあってＶＩＮピンにさらに大きな電圧振動Ｖ_１”を誘発する。 Subsequently, in response to a transition to a high control pulse S _P, the switching transistor M ₁ is turned on, the synchronous rectification transistor M ₂ is turned off, a transition to a state phi ₄ of FIG. 4 (d). At this time, voltage oscillation V ₁ 'is induced on the VIN pin. Here, as shown in FIG. 3, when the time of the state φ ₃ is short, a new voltage oscillation V ₁ ′ is generated before the voltage oscillation V ₁ of FIG. A larger voltage oscillation V ₁ 'is induced on the pin.

ＶＩＮピンとＬＸピンの間のスイッチングトランジスタＭ_１には、Ｖ_１”−Ｖ_ＬＸが印加される。ＬＸピンとＰＧＮＤピンの間の同期整流トランジスタＭ_２には、Ｖ_ＬＸ−Ｖ_２”が印加される。またＶＩＮピンとＰＧＮＤピン間には、Ｖ_１”−Ｖ_２”が印加される。 V _{1 ′} ′ − V _LX is applied to the switching transistor M ₁ between the VIN pin and the LX pin. V _{LX −} V ₂ ′ ′ is applied to the synchronous rectification transistor M ₂ between the LX pin and the PGND pin . Also, V ₁ ′ ′ − V ₂ ′ ′ is applied between the VIN pin and the PGND pin.

別の観点から見ると、ＬＸピンの電圧Ｖ_ＬＸに、非常に狭いスパイクが発生しており、このスパイクは、通常のスイッチング周波数よりも高い周波数成分を含んでおり、この高周波成分が、過電圧を発生させる。 From another point of view, a very narrow spike is generated in the voltage V _{LX of the} LX pin, and the spike contains a frequency component higher than the normal switching frequency, and this high frequency component causes an overvoltage generate.

電圧振動の振幅や位相の関係によって、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２、ＶＩＮピンやＰＧＮＤピンと接続される内部回路に過電圧が印加され、それらの信頼性が損なわれるおそれがある。 The relationship between the voltage vibration amplitude and phase, overvoltage to the internal circuit is applied to be connected to the switching transistor M ₁ and the synchronous rectification transistor M _2, VIN pin and PGND pins, there is a possibility that their reliability is impaired.

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ＮＣＰに起因する問題を解決可能なＤＣ／ＤＣコンバータあるいはその制御回路の提供にある。 The present invention has been made in view of such problems, and one of the exemplary objects of an aspect thereof is to provide a DC / DC converter or its control circuit that can solve the problem caused by the NCP.

本発明のある態様は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、またはスイッチングトランジスタが強制的にオフされる。 One aspect of the present invention relates to a control circuit of a DC / DC converter having a switching transistor and a synchronous rectification transistor. The control circuit generates a control pulse so that the output of the DC / DC converter approaches a target state, and asserts a protection signal when the current flowing through the synchronous rectification transistor reaches a predetermined threshold. A negative current detection circuit that negates the protection signal after the expiration of the protection period, drives the switching transistor and synchronous rectification transistor based on the control pulse, and forcibly turns on the switching transistor while the protection signal is asserted, And a driver to force off. During the mask time from the negation of the protection signal, the turning on of the switching transistor is inhibited or the switching transistor is forced off.

本発明の別の態様は、複数の電源を制御する電源管理回路に関する。複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含む。電源管理回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、またはスイッチングトランジスタが強制的にオフされる。 Another aspect of the present invention relates to a power management circuit that controls a plurality of power supplies. The plurality of power supplies includes a DC / DC converter having a switching transistor and a synchronous rectification transistor. The power supply management circuit asserts a protection signal when the current flowing in the synchronous rectification transistor reaches a predetermined threshold value, and a pulse modulator that generates a control pulse so that the output of the DC / DC converter approaches a target state. A negative current detection circuit for negating the protection signal after the elapse of the protection period, driving the switching transistor and the synchronous rectification transistor based on the control pulse, and forcing the switching transistor on while the protection signal is asserted, the synchronous rectification transistor And a driver to force off. During the mask time from the negation of the protection signal, the turning on of the switching transistor is inhibited or the switching transistor is forced off.

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 It is to be noted that any combination of the above-described constituent elements, or one in which the constituent elements and expressions of the present invention are mutually replaced among methods, apparatuses, systems, etc. is also effective as an aspect of the present invention.

本発明のある態様によれば、ＮＣＰに起因する問題を解決できる。 According to an aspect of the present invention, the problems caused by NCP can be solved.

降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。It is a circuit diagram of a buck (buck) DC / DC converter. ＮＣＰ保護の動作を説明する図である。It is a figure explaining operation of NCP protection. 負電流検出回路が引き起こす問題を説明する波形図である。It is a wave form diagram explaining the problem which a negative current detection circuit causes. 図４（ａ）〜（ｄ）は、ＮＣＰに関連する４つの状態を示す回路図である。FIGS. 4A to 4D are circuit diagrams showing four states related to the NCP. 第１の実施の形態に係るＤＣ／ＤＣコンバータの回路図である。1 is a circuit diagram of a DC / DC converter according to a first embodiment. 図５のＤＣ／ＤＣコンバータの動作波形図である。FIG. 6 is an operation waveform diagram of the DC / DC converter of FIG. 5; ＤＣ／ＤＣコンバータの別の動作を説明する図である。It is a figure explaining another operation | movement of a DC / DC converter. 一実施例に係る制御回路の回路図である。It is a circuit diagram of a control circuit concerning one example. 第２の実施の形態に係る電源管理ＩＣを備える電源システムのブロック図である。It is a block diagram of a power supply system provided with power supply management IC concerning a 2nd embodiment. 第１変形例に係るＤＣ／ＤＣコンバータの動作波形図である。It is an operation | movement wave form diagram of the DC / DC converter which concerns on a 1st modification. 第２変形例に係るＤＣ／ＤＣコンバータの動作波形図である。FIG. 13 is an operation waveform diagram of a DC / DC converter according to a second modification. 第３変形例に係るＤＣ／ＤＣコンバータの一部の回路図である。It is a circuit diagram of a part of DC / DC converter which concerns on a 3rd modification.

（実施の形態の概要）
本明細書に開示される一実施の形態は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、または強制オフされる。 (Overview of the embodiment)
One embodiment disclosed herein relates to a control circuit of a DC / DC converter having a switching transistor and a synchronous rectification transistor. The control circuit generates a control pulse so that the output of the DC / DC converter approaches a target state, and asserts a protection signal when the current flowing through the synchronous rectification transistor reaches a predetermined threshold. A negative current detection circuit that negates the protection signal after the expiration of the protection period, drives the switching transistor and synchronous rectification transistor based on the control pulse, and forcibly turns on the switching transistor while the protection signal is asserted, And a driver to force off. During the mask time from the negation of the protection signal, the turning on of the switching transistor is inhibited or forced off.

負電流保護（ＮＣＰ）が解除された後、マスク時間の間はスイッチングトランジスタのオフが維持される。したがって、ＮＣＰの解除直後に、スイッチングトランジスタと同期整流トランジスタの接続ノード（スイッチングノード）の電圧がスパイク状に変化するのを抑制でき、それに起因する電圧振動を抑制できる。 After the negative current protection (NCP) is released, the switching transistor is kept off during the mask time. Therefore, it is possible to suppress spike-like change in the voltage at the connection node (switching node) between the switching transistor and the synchronous rectification transistor immediately after releasing NCP, and it is possible to suppress voltage oscillation due to it.

ドライバは、保護信号をマスク時間、遅延してマスク信号を生成する遅延回路と、制御パルスとマスク信号にもとづいてスイッチングトランジスタおよび同期整流トランジスタの状態を規定するハイサイドパルスおよびローサイドパルスを生成するロジック回路と、を含んでもよい。 The driver delays the protection signal for a mask time to generate a mask signal, and a logic for generating a high side pulse and a low side pulse that defines the states of the switching transistor and the synchronous rectification transistor based on the control pulse and the mask signal. And a circuit.

負電流検出回路は、スイッチングトランジスタの両端間電圧にもとづいて電流を検出してもよい。 The negative current detection circuit may detect the current based on the voltage across the switching transistor.

ＤＣ／ＤＣコンバータは降圧コンバータであってもよい。ＤＣ／ＤＣコンバータは昇降圧コンバータであってもよい。 The DC / DC converter may be a step-down converter. The DC / DC converter may be a buck-boost converter.

本明細書に開示される別の実施の形態は、複数の電源を制御する電源管理回路に関する。複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含む。電源管理回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、または強制オフされる。 Another embodiment disclosed herein relates to a power management circuit that controls a plurality of power supplies. The plurality of power supplies includes a DC / DC converter having a switching transistor and a synchronous rectification transistor. The power supply management circuit asserts a protection signal when the current flowing in the synchronous rectification transistor reaches a predetermined threshold value, and a pulse modulator that generates a control pulse so that the output of the DC / DC converter approaches a target state. A negative current detection circuit for negating the protection signal after the elapse of the protection period, driving the switching transistor and the synchronous rectification transistor based on the control pulse, and forcing the switching transistor on while the protection signal is asserted, the synchronous rectification transistor And a driver to force off. During the mask time from the negation of the protection signal, the turning on of the switching transistor is inhibited or forced off.

電源管理回路は、ＤＣ／ＤＣコンバータの出力電圧を時間とともに低下させるランプダウン機能を備えてもよい。 The power management circuit may have a ramp down function to reduce the output voltage of the DC / DC converter with time.

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 Embodiment
Hereinafter, the present invention will be described based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and duplicating descriptions will be omitted as appropriate. In addition, the embodiments do not limit the invention and are merely examples, and all the features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。 In the present specification, "a state in which the member A is connected to the member B" means that the members A and B are physically directly connected, or the members A and B are electrically connected. It also includes the case of being indirectly connected via other members that do not affect the state.
Similarly, "a state in which the member C is provided between the member A and the member B" means that the member A and the member C, or the member B and the member C are directly connected, or the electric member It also includes the case of indirect connection via other members that do not affect the connection state.

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。 Also, “the signal A (voltage, current) is responsive to the signal B (voltage, current)” means that the signal A has a correlation with the signal B, specifically, (i) the signal A Is signal B, (ii) signal A is proportional to signal B, (iii) signal A is obtained by level shifting signal B, (iv) signal A is obtained by amplifying signal B. If (v) signal A is obtained by inverting signal B, it means (vi) or any combination thereof, and so on. It is understood by those skilled in the art that the range of “depends on” depends on the types of the signals A and B and the application.

本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。 The vertical and horizontal axes of the waveform diagrams and time charts referred to in the present specification are scaled up and down appropriately to facilitate understanding, and each waveform shown is also simplified for ease of understanding. Or exaggerated or emphasized.

＜第１の実施の形態＞
図５は、第１の実施の形態に係るＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、入力端子１０２に直流入力電圧Ｖ_ＩＮを受け、出力端子１０４に降圧された出力電圧Ｖ_ＯＵＴを発生する。本実施の形態においてＤＣ／ＤＣコンバータ１００は、制御回路２００および周辺回路部品を備える。 First Embodiment
FIG. 5 is a circuit diagram of the DC / DC converter 100 according to the first embodiment. DC / DC converter 100 receives DC input voltage V _IN at input terminal 102 and generates output voltage V _OUT stepped down at output terminal 104. In the present embodiment, DC / DC converter 100 includes control circuit 200 and peripheral circuit components.

本実施の形態では、一例として定電圧出力の降圧（Ｂｕｃｋ）コンバータを説明する。定電圧出力のＢｕｃｋコンバータの周辺回路部品は図１と同様であるから説明を省略する。 In the present embodiment, a buck converter with a constant voltage output will be described as an example. The peripheral circuit components of the constant voltage output Buck converter are the same as those in FIG.

制御回路２００は、パルス変調器２１０、ドライバ２２０、負電流検出回路２３０、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２をひとつの半導体基板に集積化し、それをパッケージ化した機能ＩＣである。 The control circuit 200 is a functional IC in which the pulse modulator 210, the driver 220, the negative current detection circuit 230, the switching transistor M ₁ , and the synchronous rectification transistor M ₂ are integrated on one semiconductor substrate and packaged.

パルス変調器２１０は、フィードバック信号Ｖ_ＦＢが所定の目標電圧Ｖ_ＲＥＦに近づくように、その出力である制御パルスＳ_Ｐを変調する。本実施の形態では、制御パルスＳ_Ｐのハイが、ＬＸピンの電圧Ｖ_ＬＸのハイ（Ｖ_ＩＮ）、すなわちスイッチングトランジスタＭ_１のオン、同期整流トランジスタＭ_２のオフに対応する。反対に制御パルスＳ_Ｐのローが、ＬＸピンの電圧Ｖ_ＬＸのロー（０Ｖ）、すなわちスイッチングトランジスタＭ_１のオフ、同期整流トランジスタＭ_２のオンに対応する。 Pulse modulator 210, so that the feedback signal _{V FB} approaches a predetermined target voltage _{V REF,} modulates the control pulse _{S P} which is the output. In this embodiment, the high control pulse _{S P} is high _{(V IN)} of the voltage _{V LX} of LX pin, i.e. corresponding to the switching transistor _{M 1} ON, the synchronous rectification transistor _{M 2} off. Opposed to the control pulse _{S P} output row, row voltage _{V LX} of LX pin (0V), i.e. off switching transistors _{M 1,} corresponds to the ON of the synchronous rectification transistor _{M 2.}

パルス変調器２１０の構成や制御方式は本発明において特に限定されるものではなく、公知技術を用いることができる。たとえばパルス変調器２１０は、電圧モードやピーク電流モード、平均電流モードの変調器で構成してもよい。あるいはパルス変調器２１０は、ヒステリシス制御方式（Bang-Bang制御）やピーク検出オフ時間固定方式、ボトム検出オン時間固定方式をはじめとするリップル制御のコントローラであってもよい。 The configuration and control system of the pulse modulator 210 are not particularly limited in the present invention, and known techniques can be used. For example, the pulse modulator 210 may be configured as a voltage mode, peak current mode, or average current mode modulator. Alternatively, the pulse modulator 210 may be a controller of ripple control including a hysteresis control method (Bang-Bang control), a peak detection off-time fixed method, and a bottom detection on-time fixed method.

負電流検出回路２３０は、ＬＸピンからＰＧＮＤピンに向かって同期整流トランジスタＭ_２に流れる電流Ｉ_Ｍ２を検出し、電流Ｉ_Ｍ２が所定のしきい値Ｉ_ＮＣＰを超えると、負電流保護（ＮＣＰ）信号をアサート（たとえばハイ）する。そして保護時間τ_ＮＣＰの経過後に、ＮＣＰ信号をネゲート（ロー）する。 Negative current detecting circuit 230 detects the current _{I M2} flowing from LX pin to the synchronous rectification transistor _{M 2} toward the PGND pins, when the current _{I M2} exceeds a predetermined threshold value _{I NCP,} negative current protection (NCP) Assert the signal (eg, high). Then, after the lapse of the protection time τ _NCP , the NCP signal is negated (low).

上述したように、保護時間τ_ＮＣＰの間、コイル電流Ｉ_Ｌの絶対値は、Ｉ_Ｌ（ｔ）＝Ｌ^−１∫（Ｖ_ＩＮ−Ｖ_ＯＵＴ）ｄｔにしたがって時間とともに減少していく。Ｖ_ＩＮ、Ｖ_ＯＵＴを一定とすれば、保護時間τ_ＮＣＰの間におけるコイル電流Ｉ_Ｌの絶対値の減少量ΔＩは、ΔＩ＝（Ｖ_ＩＮ−Ｖ_ＯＵＴ）／Ｌ×τ_ＮＣＰとなる。したがって保護時間τ_ＮＣＰは、Ｖ_ＩＮ，Ｖ_ＯＵＴ、_Ｌを考慮して規定すればよい。保護時間τ_ＮＣＰは、固定時間とすることができるが、可変時間としてもよい。 As described above, during the protection time τ _NCP , the absolute value of the coil current I _L decreases with time according to I _L (t) = L ⁻¹ ∫ (V _IN −V _OUT ) dt. Assuming that V _IN and V _OUT are constant, the decrease amount ΔI of the absolute value of the coil current I _L during the protection time τ _NCP is ΔI = (V _IN −V _OUT ) / L × τ _NCP . Therefore, the protection time τ _NCP may be defined in consideration of V _IN , V _OUT and _L. The protection time τ _NCP can be fixed time, but may be variable time.

ドライバ２２０は、ＮＣＰ信号がアサートされる保護時間τ_ＮＣＰの間、スイッチングトランジスタＭ_１を強制オン、同期整流トランジスタＭ_２を強制オフする。 The driver 220 forces the switching transistor M ₁ on and the synchronous rectification transistor M ₂ off during the protection time τ _NCP during which the NCP signal is asserted.

さらにドライバ２２０は、ＮＣＰ信号のネゲートから所定のマスク時間τ_ＭＳＫの間は、スイッチングトランジスタＭ_１のターンオンを禁止し、同期整流トランジスタＭ_２のターンオフを禁止する。 Further driver 220, between negation of NCP signals of a predetermined mask time tau _MSK prohibits the turn-on of the switching transistor _{M 1,} prohibits the turn-off of the synchronous rectifier transistor _{M 2.}

たとえばマスク時間は、１ｎｓ〜５０ｎｓの間とすることができる。より詳しくはマスク時間は、寄生インダクタンスおよび寄生容量が形成する共振回路の共振周波数の逆数より長くするとよい。 For example, the mask time can be between 1 ns and 50 ns. More specifically, the mask time may be longer than the reciprocal of the resonant frequency of the resonant circuit formed by the parasitic inductance and the parasitic capacitance.

たとえばドライバ２２０は、制御ロジック２２２、ハイサイドドライバ２２４、ローサイドドライバ２２６を含む。制御ロジック２２２は、制御パルスＳ_ＰおよびＮＣＰ信号にもとづいて、スイッチングトランジスタＭ_１のオン／オフ状態を指示するハイサイドパルスＳ_Ｈおよび同期整流トランジスタＭ_２のオン／オフ状態を指示するローサイドパルスＳ_Ｌを生成する。２つのパルスＳ_Ｈ，Ｓ_Ｌはそれぞれ、ハイが対応するトランジスタのオンを、ローが対応するトランジスタのオフに対応するものとする。 For example, the driver 220 includes a control logic 222, a high side driver 224, and a low side driver 226. Control logic 222, control pulse S _P and on the basis of the NCP signal, the switching transistor high-side pulse to indicate the on / off state M ₁ S _H and the synchronous rectification transistor low side pulse instructs the on / off state M ₂ S Generate _L The two pulses S _H and S _L respectively correspond to the turning on of the transistor corresponding to high and the turning off of the transistor corresponding to low.

ハイサイドドライバ２２４は、ハイサイドパルスＳ_ＨにもとづいてスイッチングトランジスタＭ_１のゲートを駆動する。ローサイドドライバ２２６はローサイドパルスＳ_Ｌにもとづいて同期整流トランジスタＭ_２のゲートを駆動する。 High-side driver 224 drives the gate of the switching transistor M ₁ based on the high-side pulse S _H. Low-side driver 226 drives the gate of the synchronous rectification transistor M ₂ on the basis of the low-side pulse S _L.

制御ロジック２２２は、ＮＣＰ信号のネゲートからマスク時間τ_ＭＳＫの間、ハイサイドパルスＳ_Ｈのハイレベルへの遷移を禁止する。またローサイドパルスＳ_Ｌのローレベルへの遷移を禁止する。 Control logic 222 inhibits the transition from negation of the NCP signals between the mask time tau _MSK, the high level of the high side pulse _{S H.} The prohibiting a transition to the low level of the low-side pulse S _L.

以上がＤＣ／ＤＣコンバータ１００の構成である。続いてその動作を説明する。図６は、図５のＤＣ／ＤＣコンバータ１００の動作波形図である。 The above is the configuration of the DC / DC converter 100. Subsequently, the operation will be described. FIG. 6 is an operation waveform diagram of DC / DC converter 100 of FIG.

時刻ｔ_３より前の動作は、図６のタイムチャートと図３のタイムチャートで同様である。具体的には時刻ｔ_１にＮＣＰ信号がアサートされ、負のコイル電流Ｉ_Ｌが減少する。そして保護時間τ_ＮＣＰの経過後の時刻ｔ₂にＮＣＰ信号がネゲートされ、ＮＣＰが解除される。その直後の時刻ｔ_３に制御パルスＳ_Ｐがハイに遷移する。時刻ｔ_３は、マスク時間τ_ＭＳＫに含まれているため、スイッチングトランジスタＭ_１のターンオン（および同期整流トランジスタＭ_２のターンオフ）は禁止されている。 Operation before time t ₃ is the same as the time chart of the time chart and 3 of FIG. NCP signal is asserted Specifically at time t _1, a negative coil current I _L decreases. The NCP signal is negated in protection time τ time t ₂ after a lapse of _NCP, NCP is released. A control pulse S _P at time t ₃ immediately after transitioning high. Time t _3, since that is included in the mask time tau _MSK, turn-on of the switching transistor M ₁ (and turning off the synchronous rectification transistor M ₂₎ is prohibited.

時刻ｔ_４に、マスク時間τ_ＭＳＫが終了すると、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２は、制御パルスＳ_Ｐが指示する状態に遷移する。具体的にはスイッチングトランジスタＭ_１がターンオン、同期整流トランジスタＭ_２がターンオフする。 At time _{t 4,} the mask time tau _MSK is completed, the switching transistor _{M 1,} synchronous rectification transistor _{M 2} is a transition to a state in which the control pulse _{S P} instructs. Specifically switching transistor M ₁ is turned on, the synchronous rectification transistor M ₂ is turned off.

なお、理解の容易化のためにタイムチャートにおいては、デッドタイムを省略しているが、当業者によれば、スイッチングトランジスタＭ_１と同期整流トランジスタＭ_２が同時にオンしないように、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２が両方オフとなるデッドタイムが挿入されることが理解される。 In the time chart for ease of understanding, although not dead time, according to the person skilled in the art, so that the switching transistor M ₁ and the synchronous rectification transistor M ₂ is not turned on at the same time, the switching transistor M ₁ , that a dead time synchronous rectification transistor M ₂ is both off is inserted is understood.

以上がＤＣ／ＤＣコンバータ１００の動作である。続いてその利点を説明する。
図６のタイムチャートからわかるように、ＮＣＰの解除後、ＬＸピンの電圧Ｖ_ＬＸは、マスク時間τ_ＭＳＫの間、ローとなることが保証される。これにより、図３に示すような、狭いスパイクが電圧Ｖ_ＬＸに生ずるのを防止できる。これにより、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２のソース（ＶＩＮピン、ＰＧＮＤピン）に大きな電圧振動が発生するのを抑制できる。これにより、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２を過電圧から保護することができる。加えて、ＶＩＮピンやＰＧＮＤピンに接続される内部回路、具体的にはドライバ２２０やその他の回路ブロックを過電圧から保護できる。 The above is the operation of the DC / DC converter 100. Next, the advantages will be described.
As can be seen from the time chart of FIG. 6, after release of NCP, the voltage V _{LX at the} LX pin is guaranteed to be low for the mask time τ _MSK . This can prevent narrow spikes as shown in FIG. 3 from occurring in the voltage V _LX . This can suppress the switching transistor _{M 1} and the synchronous rectification transistor _{M 2} source (VIN pin, PGND pins) large voltage swing on occurs. This makes it possible to protect the switching transistor M ₁ and the synchronous rectification transistor M ₂ from overvoltage. In addition, internal circuits connected to the VIN and PGND pins, in particular, the driver 220 and other circuit blocks can be protected from overvoltage.

図７は、ＤＣ／ＤＣコンバータ１００の別の動作を説明する図である。図７では、制御パルスＳ_Ｐのハイレベルへの遷移が、ＮＣＰ解除のタイミングｔ_２より前の時刻ｔ_３’に発生している。この場合、時刻ｔ_２にてＮＣＰが解除された後も、ハイの制御パルスＳ_Ｐにもとづく状態（スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフ）を持続する。 FIG. 7 is a diagram for explaining another operation of DC / DC converter 100. Referring to FIG. In Figure 7, the control pulses S transition _P to the high level, which occurs before the time t _{3 'than} NCP release timing t _2. In this case, after the NCP is released at time t ₂ also, the state based on the control pulse S _P output high (the switching transistor M1 is turned on, the synchronous rectification transistor M2 is turned off) to sustain.

本発明は、図５のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。 The present invention is understood as the block diagram or the circuit diagram of FIG. 5 or extends to various devices and circuits derived from the above description, and is not limited to a specific configuration. Hereinafter, in order not to narrow the scope of the present invention but to help the understanding of the nature of the invention and the circuit operation and to clarify them, more specific configuration examples and modifications will be described.

図８は、一実施例に係る制御回路２００の回路図である。
負電流検出回路２３０は、同期整流トランジスタＭ_２の両端間電圧（すなわちＬＸピンの電圧Ｖ_ＬＸ）にもとづいて、同期整流トランジスタＭ_２に流れる電流ＩＭ_２を検出する。負電流検出回路２３０は、センスアンプ２３２、コンパレータ２３４、ワンショット回路２３６を含む。同期整流トランジスタＭ_２がオンの期間、ＬＸピンには、電流ＩＭ_２に比例する電圧Ｖ_ＬＸ＝Ｉ_Ｍ２×Ｒ_ＯＮが発生する。Ｒ_ＯＮは同期整流トランジスタＭ_２のオン抵抗である。 FIG. 8 is a circuit diagram of a control circuit 200 according to an embodiment.
Negative current detection circuit 230, based on the voltage across the synchronous rectifier transistor _{M 2} (that is, the voltage _{V LX} of LX pin), to detect the current IM ₂ flowing through the synchronous rectification transistor _{M 2.} Negative current detection circuit 230 includes a sense amplifier 232, a comparator 234, and a one-shot circuit 236. Synchronous rectification transistor _{M 2} period on, the LX pin voltage _V LX _{= I M2} × _{R ON} is proportional to the current IM ₂ is generated. R _ON is the on resistance of the synchronous rectification transistor M ₂ .

センスアンプ２３２は、電圧Ｖ_ＬＸを増幅し、電流検出信号Ｖ_ＣＳを生成する。コンパレータ２３４は、電流検出信号Ｖ_ＣＳを、しきい値Ｉ_ＮＣＰを規定するしきい値電圧Ｖ_ＮＣＰと比較し、Ｖ_ＣＳ＞Ｖ_ＮＣＰとなると、その出力をアサートする。ワンショット（単安定マルチバイブレータ）回路２３６は、コンパレータ２３４の出力のアサートから、保護時間τ_ＮＣＰの間、ハイとなるＮＣＰ信号を生成する。 The sense amplifier 232 amplifies the voltage V _LX to generate a current detection signal V _CS . The comparator 234 compares the current detection signal V _CS with the threshold voltage V _NCP that defines the threshold I _NCP and asserts its output when V _CS > V _NCP . The one-shot (monostable multivibrator) circuit 236 generates an NCP signal that is high for the guard time τ _NCP from the assertion of the output of the comparator 234.

ドライバ２２０は、遅延回路２２８を含む。遅延回路２２８は、ＮＣＰ信号を、マスク時間τ_ＭＳＫ遅延させて、マスク（ＭＳＫ）信号を生成する。遅延回路２２８は、多段接続されたインバータで構成してもよい。 The driver 220 includes a delay circuit 228. The delay circuit 228 delays the NCP signal for the mask time τ _MSK to generate a mask (MSK) signal. The delay circuit 228 may be configured by an inverter connected in multiple stages.

制御ロジック２２２は、制御パルスＳ_Ｐ，ＮＣＰ信号、ＭＳＫ信号にもとづいて、ハイサイドパルスＳ_Ｈ，ローサイドパルスＳ_Ｌを生成する。当業者によれば、上述した、あるいは図５に示す関係を満たすように、ロジック回路を用いて、Ｓ_Ｈ，Ｓ_Ｌを生成可能であることが理解され、そのようなロジック回路はさまざまな形式を取り得ること、本発明が特定の形式に限定されないことが理解される。 The control logic 222 generates the high side pulse S _H and the low side pulse S _L based on the control pulse S _P , the NCP signal, and the MSK signal. It is understood by those skilled in the art that logic circuits can be used to generate S _H and S _L so as to satisfy the relationship described above or shown in FIG. 5, and such logic circuits can be of various types. It is understood that the present invention is not limited to a particular format.

＜第２の実施の形態＞
第２の実施の形態は、複数の電源を制御する電源管理ＩＣに関する。図９は、第２の実施の形態に係る電源管理ＩＣ３００を備える電源システム４００のブロック図である。電源システム４００は、スマートホン、タブレット端末、ラップトップコンピュータ、デジタルカメラなどの電子機器、自動車や産業機械に搭載される。 Second Embodiment
The second embodiment relates to a power management IC for controlling a plurality of power supplies. FIG. 9 is a block diagram of a power supply system 400 including a power management IC 300 according to the second embodiment. The power supply system 400 is mounted on electronic devices such as smart phones, tablet terminals, laptop computers, digital cameras, automobiles, and industrial machines.

図９では、複数の電源は、２チャンネルのＤＣ／ＤＣコンバータと、２チャンネルのＬＤＯ（Low Drop Output）を含む。なおチャンネル数や電源の種類は特に限定されない。 In FIG. 9, the plurality of power supplies include a two-channel DC / DC converter and a two-channel LDO (Low Drop Output). The number of channels and the type of power supply are not particularly limited.

電源管理ＩＣ３００は、ＤＣ／ＤＣコンバータのコントローラ３１０＿１，３１０＿２、ＬＤＯ回路３２０＿１，３２０＿２およびシーケンサ３３０を備える。シーケンサ３３０は、複数の電源の起動、停止のタイミングを制御する。シーケンサ３３０からコントローラ３１０やＬＤＯ回路３２０には、動作、停止を指示するイネーブル信号が供給される。 The power management IC 300 includes DC / DC converter controllers 310_1 and 310_2, LDO circuits 320_1 and 320_2, and a sequencer 330. The sequencer 330 controls the start and stop timings of a plurality of power supplies. The sequencer 330 supplies an enable signal for instructing operation and stop to the controller 310 and the LDO circuit 320.

コントローラ３１０＿１，３１０＿２は、第１の実施の形態で説明した制御回路２００と同じ構成を有する。 The controllers 310_1 and 310_2 have the same configuration as the control circuit 200 described in the first embodiment.

電源管理ＩＣ３００は、任意のチャンネルの出力電圧Ｖ_ＯＵＴを、時間とともに緩やかに低下させるランプダウン機能をサポートする。ランプダウンの対象となるＤＣ／ＤＣコンバータにおいては、インダクタに負電流が流れる。コントローラ３１０を、上述の制御回路２００と同じ構成とすることで、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２に過電圧が印加されるのを防止でき、回路の信頼性を高めることができる。 The power management IC 300 supports a ramp down function that slowly reduces the output voltage V _OUT of any channel with time. In a DC / DC converter to be ramped down, a negative current flows in the inductor. The controller 310, by the same structure as the control circuit 200 described above, it is possible to prevent the overvoltage is applied to the switching transistor M ₁ and the synchronous rectification transistor M _2, it is possible to improve the reliability of the circuit.

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。 The present invention has been described above based on the embodiments. It is understood by those skilled in the art that this embodiment is an exemplification, and that various modifications can be made to the combination of each component and each processing process, and such a modification is also within the scope of the present invention. is there. Hereinafter, such modifications will be described.

（第１変形例）
実施の形態では、マスク時間τ_ＭＳＫの間、ハイサイドトランジスタＭ_１のターンオン、同期整流トランジスタＭ_２のターンオフを禁止する制御を行った。第１変形例では、マスク時間τ_ＭＳＫの間は、スイッチングトランジスタＭ_１は強制的に固定的にオフされ、同期整流トランジスタＭ_２は固定的にオンされる。 (First modification)
In the embodiment, it was conducted during the mask time tau _MSK, turn-on of the high side transistor M _1, a control to prohibit turning off the synchronous rectification transistor M _2. In the first modification, during the mask time τ _MSK , the switching transistor M ₁ is forcibly fixedly turned off, and the synchronous rectification transistor M ₂ is fixedly turned on.

図１０は、第１変形例に係るＤＣ／ＤＣコンバータの動作波形図である。ＮＣＰ解除のタイミングより前の時刻ｔ_３’に、制御パルスＳ_Ｐがハイに遷移している。第１変形例では、マスク時間τ_ＭＳＫの間、スイッチングトランジスタＭ_１がオフ、同期整流トランジスタＭ_２がオンとなり、スイッチング電圧Ｖ_ＬＸはローとなる。 FIG. 10 is an operation waveform diagram of the DC / DC converter according to the first modification. At time t ₃ ′ prior to the NCP release timing, the control pulse _SP is transitioning to high. In the first modification, during the mask time τ _MSK , the switching transistor M ₁ is off, the synchronous rectification transistor M ₂ is on, and the switching voltage V _LX is low.

第１変形例において、ＮＣＰ解除のタイミングより後に制御パルスＳ_Ｐがハイに遷移したときの動作は、図６と同じである。 In the first modified example, the operation when the control pulse _SP changes to high after the NCP release timing is the same as FIG.

（第２変形例）
実施の形態では、マスク期間の間、ハイサイドトランジスタＭ_１のターンオン、同期整流トランジスタＭ_２のターンオフの両方を禁止する制御を行ったがその限りでない。第２変形例では、マスク時間τ_ＭＳＫの間は、マスク時間τ_ＭＳＫの間は、スイッチングトランジスタＭ_１と同期整流トランジスタＭ_２の両方が、強制的に固定的にオフされる。図１１は、第２変形例に係るＤＣ／ＤＣコンバータの動作波形図である。 (2nd modification)
In embodiments, during the mask period, the turn-on of the high side transistor M _1, were subjected to control to prohibit both the turn-off of the synchronous rectifier transistor M ₂ not limited to such. In the second modification, during the mask time tau _MSK during the mask time tau _MSK, both the switching transistor M ₁ and the synchronous rectification transistor M ₂ is forcibly fixedly off. FIG. 11 is an operation waveform diagram of a DC / DC converter according to a second modification.

制御パルスＳ_Ｐのハイレベルへの遷移は、ＮＣＰ解除のタイミングｔ_２より前の時刻ｔ_３’に発生している。時刻ｔ_２にてＮＣＰが解除された後、マスク時間Ｔ_ＭＳＫの間は、スイッチングトランジスタＭ_１と同期整流トランジスタＭ_２の両方が、ハイの制御パルスＳ_Ｐにかかわらず、両方オフとなる。このとき、負のコイル電流Ｉ_Ｌは、スイッチングトランジスタＭ_１のボディダイオードを流れ、ＬＸピンの電圧Ｖ_ＬＸは、Ｖ_ＩＮ＋Ｖｆにクランプされる。Ｖｆはボディダイオードの順電圧である。時刻ｔ_４にマスク時間τ_ＭＳＫが終了すると、スイッチングトランジスタＭ_１および同期整流トランジスタＭ_２は、ハイである制御パルスＳ_Ｐに応じた状態（すなわちオンとオフ）となり、ＬＸピンの電圧はＶ_ＩＮ付近となる。 Transition to the high level of the control pulse S _P is generated before the time t _{3 'from} the timing t ₂ of the NCP released. After being released NCP at time _{t 2, the} during the masking time _{T MSK,} both switching transistors _{M 1} and the synchronous rectification transistor _{M 2} is, regardless of the control pulses _{S P} output high, the both off. At this time, the negative coil current I _L flows through the body diode of the switching transistor M ₁ , and the voltage V _{LX of the} LX pin is clamped to V _IN + Vf. Vf is a forward voltage of the body diode. When the mask time τ _MSK ends at time t ₄ , the switching transistor M ₁ and the synchronous rectification transistor M ₂ are in a state (that is, turned on and off) according to the control pulse S _P which is high, and the voltage of the LX pin is V _IN It becomes near.

第２変形例によっても、スイッチングトランジスタＭ_１のターンオフ（ｔ_２）直後のターンオンを防止できるため、ＶＩＮピンやＰＧＮＤピンにおける共振による電圧振動を抑制できる。またＬＸピンに着目すると、電圧Ｖ_ＬＸの共振による振幅は２〜４Ｖ程度である一方、Ｖｆ＝０．５Ｖ程度であるため、ＬＸピンの電圧変動も抑制できる。 Also according to the second modification, since the turn-on immediately after the turn-off (t ₂ ) of the switching transistor M ₁ can be prevented, voltage oscillation due to resonance at the VIN pin and the PGND pin can be suppressed. Further, focusing on the LX pin, while the amplitude due to resonance of the voltage V _LX is about 2 to 4 V, since V f = about 0.5 V, voltage fluctuation of the LX pin can also be suppressed.

（第３変形例）
図１２は、第３変形例に係るＤＣ／ＤＣコンバータの一部の回路図である。図１２のＤＣ／ＤＣコンバータ１００Ａは、昇降圧型であり、４個のトランジスタＭ_１〜Ｍ_４と、インダクタＬ_１，キャパシタＣ_１を備える。降圧モードは、トランジスタＭ_３が固定的にオフ、トランジスタＭ_４が固定的にオンとなり、トランジスタＭ_１，Ｍ_２がスイッチングする。降圧モードにおける動作は、上述の降圧コンバータと同じである。このような昇降圧コンバータにおいても、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２を過電圧から好適に保護できる。 (Third modification)
FIG. 12 is a circuit diagram of part of a DC / DC converter according to a third modification. The DC / DC converter 100A of FIG. 12 is a step-up / down type, and includes four transistors M _{1 to} M ₄ , an inductor L ₁ , and a capacitor C ₁ . Buck mode, the transistor _{M 3} is fixedly off, the transistor _{M 4} is fixedly turned on, transistor _M 1, _{M 2} is switched. The operation in the buck mode is the same as the buck converter described above. In such a buck-boost converter can be suitably protect the switching transistor M ₁ and the synchronous rectification transistor M ₂ from overvoltage.

（第４変形例）
実施の形態では定電圧出力のコンバータを説明したが、本発明は定電流出力のＤＣ／ＤＣコンバータにも適用可能であり、この場合、ＦＢピンには、ＤＣ／ＤＣコンバータ１００の出力電流（負荷電流）に応じた検出信号がフィードバックされる。定電流出力のコンバータにおいて、負のコイル電流は、電流をシンクする動作モードにおいて発生しうる。 (4th modification)
Although the constant voltage output converter has been described in the embodiment, the present invention is also applicable to a constant current output DC / DC converter, in which case the output current of the DC / DC converter 100 (load Detection signal according to the current) is fed back. In a constant current output converter, negative coil current may occur in an operating mode that sinks current.

（第５変形例）
図８の負電流検出回路２３０は、同期整流トランジスタＭ_２のドレインソース間電圧、すなわちＬＸピンの電圧Ｖ_ＬＸにもとづいて、負電流を検出したがその限りでない。たとえばコイルＬ_１と直列にセンス抵抗を設け、センス抵抗の電圧降下にもとづいて電流を検出してもよいし、インダクタの両端間電圧にもとづいて電流を検出してもよい。 (5th modification)
Negative current detecting circuit 230 in FIG. 8, the drain-source voltage of the synchronous rectification transistor M _2, i.e. on the basis of the voltage V _LX of LX pin, but not limited to detected the negative current. For example the sense resistor is provided in the coil L ₁ in series, may be detected current based on the voltage drop across the sense resistor may detect a current based on the voltage across the inductor.

（第６変形例）
実施の形態では、制御回路２００や電源管理ＩＣ３００に、スイッチングトランジスタや同期整流トランジスタが内蔵される構成を説明したがその限りでなく、スイッチングトランジスタや同期整流トランジスタは、ディスクリート部品を外付けしてもよい。 (Sixth modification)
Although the configuration in which the switching transistor and the synchronous rectification transistor are built in the control circuit 200 and the power management IC 300 has been described in the embodiment, the present invention is not limited to this. Good.

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。 While the present invention has been described using specific terms based on the embodiments, the embodiments merely show the principles and applications of the present invention, and the embodiments are defined in the claims. Many variations and modifications of the arrangement can be made without departing from the concept of the present invention.

１００ＤＣ／ＤＣコンバータ
Ｍ_１スイッチングトランジスタ
Ｍ_２同期整流トランジスタ
Ｌ_１インダクタ
Ｃ_１出力キャパシタ
２００制御回路
２１０パルス変調器
２２０ドライバ
２２２制御ロジック
２２４ハイサイドドライバ
２２６ローサイドドライバ
２３０負電流検出回路
２３２センスアンプ
２３４コンパレータ
２３６ワンショット回路
３００電源管理ＩＣ
３１０コントローラ
３２０ＬＤＯ回路
４００電源システム
Ｓ_Ｐ制御パルス 100 DC / DC converter M ₁ switching transistor M ₂ synchronous rectification transistor L ₁ inductor C ₁ output capacitor 200 control circuit 210 pulse modulator 220 driver 222 control logic 224 high side driver 226 low side driver 230 negative current detection circuit 232 sense amplifier 234 comparator 236 One-shot Circuit 300 Power Management IC
310 controller 320 LDO circuit 400 power supply system S _P control pulse

Claims

スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
を備え、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタのターンオンが禁止されることを特徴とする制御回路。 A control circuit of a DC / DC converter having a switching transistor and a synchronous rectification transistor, the control circuit comprising:
A pulse modulator that generates a control pulse so that the output of the DC / DC converter approaches a target state;
A negative current detection circuit that asserts a protection signal when the current flowing through the synchronous rectification transistor reaches a predetermined threshold, and negates the protection signal after a lapse of a protection period;
A driver for driving the switching transistor and the synchronous rectification transistor based on the control pulse, and forcibly turning on the switching transistor and forcibly turning off the synchronous rectification transistor while the protection signal is asserted;
Equipped with
A control circuit characterized in that the turning on of the switching transistor is inhibited during a mask time from the negation of the protection signal.

スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
を備え、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタが強制オフされることを特徴とする制御回路。 A control circuit of a DC / DC converter having a switching transistor and a synchronous rectification transistor, the control circuit comprising:
A pulse modulator that generates a control pulse so that the output of the DC / DC converter approaches a target state;
A negative current detection circuit that asserts a protection signal when the current flowing through the synchronous rectification transistor reaches a predetermined threshold, and negates the protection signal after a lapse of a protection period;
A driver for driving the switching transistor and the synchronous rectification transistor based on the control pulse, and forcibly turning on the switching transistor and forcibly turning off the synchronous rectification transistor while the protection signal is asserted;
Equipped with
A control circuit characterized in that the switching transistor is forcibly turned off during a mask time from the negation of the protection signal.

前記マスク時間の間前記同期整流トランジスタが強制オンされることを特徴とする請求項２に記載の制御回路。 The control circuit according to claim 2, wherein the synchronous rectification transistor is forced on during the mask time.

前記マスク時間の間前記同期整流トランジスタはオフであることを特徴とする請求項２に記載の制御回路。 3. The control circuit of claim 2, wherein the synchronous rectification transistor is off during the mask time.

前記ドライバは、
前記保護信号を前記マスク時間、遅延してマスク信号を生成する遅延回路と、
前記制御パルスと前記マスク信号にもとづいて、前記スイッチングトランジスタおよび前記同期整流トランジスタの状態を規定するハイサイドパルスおよびローサイドパルスを生成するロジック回路と、
を含むことを特徴とする請求項１から４のいずれかに記載の制御回路。 The driver is
A delay circuit that delays the protection signal by the mask time to generate a mask signal;
A logic circuit that generates high side pulses and low side pulses that define the states of the switching transistor and the synchronous rectification transistor based on the control pulse and the mask signal;
The control circuit according to any one of claims 1 to 4, further comprising:

前記マスク時間は、１ｎｓ〜５０ｎｓの間であることを特徴とする請求項１から５のいずれかに記載の制御回路。 The control circuit according to any one of claims 1 to 5, wherein the mask time is between 1 ns and 50 ns.

前記マスク時間は、寄生インダクタンスおよび寄生容量が形成する共振回路の共振周波数の逆数より長いことを特徴とする請求項１から６のいずれかに記載の制御回路。 The control circuit according to any one of claims 1 to 6, wherein the mask time is longer than an inverse number of a resonant frequency of a resonant circuit formed by the parasitic inductance and the parasitic capacitance.

前記負電流検出回路は、前記スイッチングトランジスタの両端間電圧にもとづいて前記電流を検出することを特徴とする請求項１から７のいずれかに記載の制御回路。 The control circuit according to any one of claims 1 to 7, wherein the negative current detection circuit detects the current based on a voltage across the switching transistor.

前記ＤＣ／ＤＣコンバータは降圧コンバータであることを特徴とする請求項１から８のいずれかに記載の制御回路。 The control circuit according to any one of claims 1 to 8, wherein the DC / DC converter is a step-down converter.

前記ＤＣ／ＤＣコンバータは昇降圧コンバータであることを特徴とする請求項１から８のいずれかに記載の制御回路。 The control circuit according to any one of claims 1 to 8, wherein the DC / DC converter is a buck-boost converter.

ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１０のいずれかに記載の制御回路。 The control circuit according to any one of claims 1 to 10, wherein the control circuit is integrated on a single semiconductor substrate.

前記半導体基板には、前記スイッチングトランジスタと前記同期整流トランジスタがさらに集積化されることを特徴とする請求項１１に記載の制御回路。 The control circuit according to claim 11, wherein the switching transistor and the synchronous rectification transistor are further integrated on the semiconductor substrate.

複数の電源を制御する電源管理回路であって、
前記複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含み、
前記電源管理回路は、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
を備え、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタのターンオンが禁止されることを特徴とする電源管理回路。 A power management circuit that controls a plurality of power supplies,
The plurality of power supplies include a DC / DC converter having a switching transistor and a synchronous rectification transistor,
The power management circuit is
A pulse modulator that generates a control pulse so that the output of the DC / DC converter approaches a target state;
A negative current detection circuit that asserts a protection signal when the current flowing through the synchronous rectification transistor reaches a predetermined threshold, and negates the protection signal after a lapse of a protection period;
A driver for driving the switching transistor and the synchronous rectification transistor based on the control pulse, and forcibly turning on the switching transistor and forcibly turning off the synchronous rectification transistor while the protection signal is asserted;
Equipped with
The power management circuit, wherein the turning on of the switching transistor is inhibited during a mask time from the negation of the protection signal.

複数の電源を制御する電源管理回路であって、
前記複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含み、
前記電源管理回路は、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
を備え、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタが強制オフされることを特徴とする電源管理回路。 A power management circuit that controls a plurality of power supplies,
The plurality of power supplies include a DC / DC converter having a switching transistor and a synchronous rectification transistor,
The power management circuit is
A pulse modulator that generates a control pulse so that the output of the DC / DC converter approaches a target state;
A negative current detection circuit that asserts a protection signal when the current flowing through the synchronous rectification transistor reaches a predetermined threshold, and negates the protection signal after a lapse of a protection period;
A driver for driving the switching transistor and the synchronous rectification transistor based on the control pulse, and forcibly turning on the switching transistor and forcibly turning off the synchronous rectification transistor while the protection signal is asserted;
Equipped with
A power management circuit characterized in that the switching transistor is forcibly turned off during a mask time from the negation of the protection signal.

前記電源管理回路は、前記ＤＣ／ＤＣコンバータの出力電圧を時間とともに低下させるランプダウン機能を備えることを特徴とする請求項１３または１４に記載の電源管理回路。 15. The power management circuit according to claim 13, wherein the power management circuit has a ramp down function to lower the output voltage of the DC / DC converter with time.

請求項１３から１５のいずれかに記載の電源管理回路を備えることを特徴とする電子機器。 An electronic device comprising the power management circuit according to any one of claims 13 to 15.

スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御方法であって、
前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するステップと、
前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートするステップと、
前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するステップと、
前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするステップと、
前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタのターンオンを禁止するステップと、
を備えることを特徴とする制御方法。 A control method of a DC / DC converter having a switching transistor and a synchronous rectification transistor, comprising:
Generating a control pulse such that the output of the DC / DC converter approaches a target state;
Asserting a protection signal when the current flowing through the synchronous rectification transistor reaches a predetermined threshold value, and negating the protection signal after a protection period has elapsed;
Driving the switching transistor and the synchronous rectification transistor based on the control pulse;
Forcing the switching transistor on and forcing the synchronous rectification transistor off while the protection signal is asserted;
Prohibiting the switching transistor from turning on during a mask time from the negation of the protection signal;
A control method comprising: