JP2019102761A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】終端領域の長さを長くすることなく容易に終端領域の耐圧を活性領域の耐圧より高くすることができる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、電流が流れる活性領域２００と、終端構造部３００と、を有する。第１導電型の半導体基板１のおもて面に、第１導電型の第１半導体層２が設けられる。第１半導体層２の表面に、下部並列ｐｎ構造２０ａが設けられる。終端構造部３００の下部並列ｐｎ構造２０ａの表面に、上部並列ｐｎ構造２０ｂが設けられる。活性領域２００の下部並列ｐｎ構造２０ａの表面に、第２導電型の第１半導体領域５が設けられる。上部第２カラム１４の幅が、下部第２カラム４ａの幅より広く、上部第２カラム１４間の間隔が、下部第２カラム４ａ間の間隔より広く、上部第２カラム１４の膜厚は、第１半導体領域５の膜厚より大きい。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
通常のｎ型チャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗を低減するためには、ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで実現できる。
しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。
上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳＦＥＴ）が知られている。図２４は、従来のＳＪ−ＭＯＳＦＥＴの構造を示す図２５のＡ−Ａ’の断面図である。図２５は、従来のＳＪ−ＭＯＳＦＥＴの構造を示す上面図である。図２５は、図２４の酸化膜１３が無い状態を上方（ソース電極１０側）から見た上面図である。
図２４に示すように、ＳＪ−ＭＯＳＦＥＴは、高不純物濃度のｎ+型半導体基板１にｎ-型ドリフト層２を成長させたウエハを材料とする。このウエハ表面からｎ-型ドリフト層２を貫きｎ+型半導体基板１に到達しないｐ型カラム領域４が設けられている。図２４では、ｐ型カラム領域４はｎ+型半導体基板１に到達しないが、ｎ+型半導体基板１に到達してもよい。
また、ｎ-型ドリフト層２中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型カラム領域４）とｎ型領域（ｐ型カラム領域４に挟まれたｎ-型ドリフト層２の部分、以下ｎ型カラム領域３と称する）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ領域１９と称する）を有している。並列ｐｎ領域１９を構成するｐ型カラム領域４およびｎ型カラム領域３は、ｎ-型ドリフト層２に対応して不純物濃度を高めた領域である。並列ｐｎ領域１９では、ｐ型カラム領域４およびｎ型カラム領域３に含まれる不純物濃度を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。
ＳＪ−ＭＯＳＦＥＴの、素子が形成されオン状態のときに電流が流れる活性領域２００側の並列ｐｎ領域１９上には、ｐ+型ベース領域５が設けられる。ｐ+型ベース領域５の内部に、ｎ+型ソース領域６が設けられている。また、ｐ+型ベース領域５およびｎ型カラム領域３の表面にわたってゲート絶縁膜７が設けられている。ゲート絶縁膜７の表面上には、ゲート電極８が設けられており、ゲート電極８を覆うように層間絶縁膜９が設けられている。また、ｎ+型ソース領域６上にソース電極１０が設けられ、ｎ+型半導体基板１の裏面にドレイン電極（不図示）が設けられている。
図２４、図２５に示すように、ＳＪ−ＭＯＳＦＥＴの、活性領域２００の周囲を囲む終端領域３００には、ｎ-型ドリフト層２中に、チャネルストッパーとして機能するｎ+型領域１２が設けられ、ｎ-型ドリフト層２、活性領域２００同様に並列ｐｎ領域２０およびｎ+型領域１２上に酸化膜１３が設けられ、ｎ+型半導体基板１の裏面にドレイン電極（不図示）が設けられている。
また、パワー半導体素子においては、活性領域２００と同様に、終端領域３００も耐圧を保持しなければならない。終端領域３００において高耐圧を得るために、公知の技術として、フィールドプレート、リサーフ（ＲＥＳＵＲＦ）、ガードリングなどを形成した構造が知られている。加えて、並列ｐｎ領域を有する素子において、終端領域３００側の並列ｐｎ領域２０のピッチを活性領域２００側の並列ｐｎ領域１９のピッチより狭くする技術がある（例えば、下記特許文献１参照）。ここで、ピッチとは、並列ｐｎ領域１９の隣り合うｐ型カラム領域４とｎ型カラム領域３の幅を合計した幅Ｗで、繰り返しピッチとも言う。このようにすることにより、終端領域３００の不純物濃度が活性領域２００の不純物濃度より薄くなるため、終端領域３００の耐圧の向上が可能である。
また、並列ｐｎ領域を有する素子において、接合終端領域部にもｐ型ドリフト層が設けられ、ｎ型ベース層の表面部に選択的に設けられたｐ型ガードリング層に接続される技術がある（例えば、下記特許文献２参照）。このようにすることで、接合終端領域部に広がる等電位線がなだらかになるので、安定した高耐圧が得られる。この結果、接合終端領域部での耐圧低下が抑制される。
特開２００１−２９８１９０号公報 特開２００３−２７３３５５号公報
しかしながら、上記特許文献１の構造では、活性領域２００から横方向（ｎ+型領域１２側）へは空乏層が延びやすく縦方向（ｎ+型半導体基板１側）には延びにくい。そのため等電位線が横方向に密に分布して、縦方向では等電位線が横方向に比べ広くなってしまい、縦方向で保持する耐圧が少なくなり終端領域３００の耐圧が減少してしまう。このため、目標の耐圧を満たすため、終端領域３００の長さを長くする必要が生じる。
この発明は、上述した従来技術による問題点を解消するため、終端領域の長さを長くすることなく容易に終端領域の耐圧を活性領域の耐圧より高くすることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置された、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の表面に、第１導電型の下部第１カラムと第２導電型の下部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された下部並列ｐｎ構造が設けられる。前記終端構造部の前記下部並列ｐｎ構造の表面に、第１導電型の上部第１カラムと前記下部第２カラムと電気的に接続する第２導電型の上部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された上部並列ｐｎ構造が設けられる。前記活性領域の前記下部並列ｐｎ構造の表面に、第２導電型の第１半導体領域が設けられる。前記上部第２カラムの幅が、前記下部第２カラムの幅より広く、前記上部第２カラム間の間隔が、前記下部第２カラム間の間隔より広く、前記上部第２カラムの膜厚は、前記第１半導体領域の膜厚より大きい。
また、この発明にかかる半導体装置は、上述した発明において、前記上部第２カラムの膜厚は、前記第１半導体領域の膜厚の２．５倍以上６倍以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記上部第２カラムの幅は、前記下部第２カラムの幅の１．２５倍以上３倍以下であり、前記上部第２カラム間の間隔は、前記下部第２カラム間の間隔の１．２５倍以上３倍未満であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記上部第２カラムは、前記活性領域を取り囲むリング形状であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置された、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法である。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の表面に、第１導電型の下部第１カラムと第２導電型の下部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された下部並列ｐｎ構造を形成する第２工程を行う。次に、前記終端構造部の前記下部並列ｐｎ構造の表面に、第１導電型の上部第１カラムと前記下部第２カラムと電気的に接続する第２導電型の上部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された上部並列ｐｎ構造を形成する第３工程を行う。次に、前記活性領域の前記下部並列ｐｎ構造の表面に、第２導電型の第１半導体領域を形成する第４工程を行う。前記第３工程では、前記上部第２カラムの幅を、前記下部第２カラムの幅より広く、前記上部第２カラム間の間隔を、前記下部第２カラム間の間隔より広く、前記上部第２カラムの膜厚を、前記第１半導体領域の膜厚より大きく形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記下部並列ｐｎ構造をエピタキシャル成長とイオン注入を繰り返すことにより形成し、前記第３工程では、前記上部並列ｐｎ構造をエピタキシャル成長とイオン注入を繰り返すことにより形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、トレンチを形成し、前記トレンチを第１導電型または第２導電型の不純物で埋め込むことにより前記下部並列ｐｎ構造を形成し、前記第３工程では、トレンチを形成し、前記トレンチを第１導電型または第２導電型の不純物で埋め込むことにより前記上部並列ｐｎ構造を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記第２工程で用いたマスクより開口幅が１倍以上１．２倍以下のマスクを用いることを特徴とする。
上述した発明によれば、終端領域の並列ｐｎ領域の表面層にピッチが広い上部並列ｐｎ領域が設けられ、上部並列ｐｎ領域の膜厚は、ｐ+型ベース領域（第２導電型の第１半導体領域）の膜厚より大きい。これにより、従来構造より上部並列ｐｎ領域の部分でｎ型の不純物濃度が薄くなり、より低い電圧で空乏化し、終端領域の耐圧が従来より高い半導体装置を得ることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、終端領域の長さを長くすることなく（終端領域の面先を大きくすることなく）容易に終端領域の耐圧を活性領域の耐圧より高くすることができるという効果を奏する。
実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの構造を示す上面図である。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの構造を示す図１のＡ−Ａ’の断面図である。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの等電位線を示す断面図である。 従来のＳＪ−ＭＯＳＦＥＴの等電位線を示す断面図である。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴと従来のＳＪ−ＭＯＳＦＥＴの耐圧を比較したグラフである。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴのチャージバランスに対する耐圧変動を示すグラフである。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの上部ｐ型層の幅／下部ｐ型層の幅とピーク耐圧との関係を示すグラフである。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの上部ｐ型層の幅／下部ｐ型層の幅と耐圧差との関係を示すグラフである。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その３）。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その４）。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その５）。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その６）。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その７）。 実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの構造を示す図１のＡ−Ａ’の別の一例を示す断面図である。 実施の形態２にかかるＳＪ−ＭＯＳＦＥＴの構造を示す断面図である。 実施の形態２にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。 実施の形態２にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。 実施の形態２にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その３）。 実施の形態２にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その４）。 実施の形態２にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その５）。 実施の形態２にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その６）。 従来のＳＪ−ＭＯＳＦＥＴの構造を示す図２５のＡ−Ａ’の断面図である。 従来のＳＪ−ＭＯＳＦＥＴの構造を示す上面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
本発明にかかる半導体装置について、ＳＪ−ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの構造を示す上面図である。また、図１は、図２の酸化膜１３およびｐ+型ベース領域５を省略した状態を上方（ソース電極１０側）から見た上面図である。図２は、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの構造を示す図１のＡ−Ａ’の断面図である。
図２に示すＳＪ−ＭＯＳＦＥＴは、シリコン（Ｓｉ）からなる半導体基体（シリコン基体：半導体チップ）のおもて面（ｐ+型ベース領域５側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ−ＭＯＳＦＥＴである。このＳＪ−ＭＯＳＦＥＴは、活性領域２００と、活性領域２００の周囲を囲む終端領域３００とを備える。活性領域２００は、オン状態のときに電流が流れる領域である。終端領域３００は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。図２の活性領域２００には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。なお、活性領域２００と終端領域３００の境界はソース電極１０の端面とする。
ｎ+型半導体基板（第１導電型の半導体基板）１は、例えばリン（Ｐ）がドーピングされたシリコン単結晶基板である。ｎ-型ドリフト層（第１導電型の第１半導体層）２は、ｎ+型半導体基板よりも低い不純物濃度で、例えばリンがドーピングされている低濃度ｎ-型ドリフト層である。以下、ｎ+型半導体基板１とｎ-型ドリフト層２とを併せて半導体基体とする。半導体基体のおもて面側には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。また、半導体基体の裏面には、ドレイン電極（不図示）が設けられている。
ＳＪ−ＭＯＳＦＥＴの活性領域２００側には、並列ｐｎ領域１９が設けられている。並列ｐｎ領域１９は、ｎ型カラム領域３とｐ型カラム領域４とが交互に繰り返し配置されている。ｐ型カラム領域４は、ｎ-型ドリフト層２の表面からｎ+型半導体基板層１の表面に達しないように設けられている。ｎ型カラム領域３とｐ型カラム領域４の平面形状は、例えば、ストライプ状である。図１に示すＡ−Ａ’断面線は、ｎ型カラム領域３とｐ型カラム領域４の長手方向に垂直な断面を示す。
また、ｐ型カラム領域４の表面層にｐ+型ベース領域５が設けられ、ｐ+型ベース領域５の表面層には、ｎ+型ソース領域６が設けられている。ｐ+型ベース領域５の、ｎ+型ソース領域６とｎ型カラム領域３とに挟まれた部分の表面には、ゲート絶縁膜７を介してゲート電極８が設けられている。ゲート電極８は、ゲート絶縁膜７を介して、ｎ型カラム領域３の表面に設けられていてもよい。
層間絶縁膜９は、半導体基体のおもて面側に、ゲート電極８を覆うように設けられている。ソース電極１０は、層間絶縁膜９に開口されたコンタクトホールを介して、ｎ+型ソース領域６およびｐ+型ベース領域５に接し、ｎ+型ソース領域６およびｐ+型ベース領域５と電気的に接続される。
ソース電極１０は、層間絶縁膜９によって、ゲート電極８と電気的に絶縁されている。ソース電極８上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜（不図示）が設けられている。
ＳＪ−ＭＯＳＦＥＴの終端領域３００側には、並列ｐｎ領域２０が選択的に設けられている。並列ｐｎ領域２０の外側には、ｎ-型ドリフト層２より低不純物濃度のｎ-型層２１が並列ｐｎ領域２０を取り囲むように設けられ、ｎ-型層２１の外側にチャネルストッパーとして機能するｎ+型領域（第１導電型の第１半導体領域）１２がｎ-型層２１を取り囲むようにさらに設けられている。並列ｐｎ領域２０、ｎ-型層２１およびｎ+型領域１２の表面に酸化膜１３が設けられている。なお、ｎ-型層２１の不純物濃度は、ｎ-型ドリフト層２の不純物濃度と同じでもよい。
終端領域３００側の並列ｐｎ領域２０は、領域内の上側（酸化膜１３側）に上部ｐ型層リング１４と上部ｎ型カラム領域３ｂが設けられている。上部ｐ型層リング１４と上部ｎ型カラム領域３ｂの繰り返しピッチ（ｐ型層リングの幅とｎ型カラム領域の幅とを合計した幅）が他の層より大きくなっている。具体的には、以下のようになる。終端領域３００側の並列ｐｎ領域２０は、ｎ-型ドリフト層２の表面から順に下部並列ｐｎ領域２０ａおよび上部並列ｐｎ領域２０ｂから構成される。下部並列ｐｎ領域２０ａは、下部ｎ型カラム領域３ａと下部ｐ型カラム領域４ａとがｎ+型半導体基板１に平行な面において交互に繰り返し配置されている。上部並列ｐｎ領域２０ｂは、上部ｎ型カラム領域３ｂと上部ｐ型層リング１４とがｎ+型半導体基板１に平行な面において交互に繰り返し配置されている。以下、終端領域３００側の並列ｐｎ領域２０を単に並列ｐｎ領域２０と略する。
ここで、上部ｐ型層リング１４は、活性領域２００を囲むように設けられたリングであり、リングの幅Ｗａは、下部ｐ型カラム領域４ａの幅Ｗｃより広くなっている。具体的には、リングの幅Ｗａは、下部ｐ型カラム領域４ａの幅Ｗｃの１．２５倍以上３．０倍以下である。また、上部ｐ型層リング１４間の間隔Ｗｂ（上部ｎ型カラム領域３ｂの幅に相当）は、下部ｐ型カラム領域４ａ間の間隔（下部ｎ型カラム領域３ａの幅に相当）より広くなっている。具体的には、リング間の間隔Ｗｂは、下部ｐ型カラム領域４ａ間の間隔の１．２５倍以上３．０倍以下である。
また、下部ｎ型カラム領域３ａと下部ｐ型カラム領域４ａは、同じ幅を有する。なお、下部ｎ型カラム領域３ａと上部ｎ型カラム領域３ｂの平面形状は、例えばストライプ状である。並列ｐｎ領域１９のｎ型カラム領域３とｐ型カラム領域４の長手方向が、並列ｐｎ領域２０の下部ｎ型カラム領域３ａと上部ｎ型カラム領域３ｂ（以下、並列ｐｎ領域２０のｎ型カラム領域と言う）および下部ｐ型カラム領域４ａ（以下、並列ｐｎ領域２０のｐ型カラム領域と言う）の長手方向が平行になるように配置される。
下部ｎ型カラム領域３ａおよび下部ｐ型カラム領域４ａの幅は、３μｍ以上５μｍ以下が好ましく、例えば、４μｍである。また、上部ｎ型カラム領域３ｂおよび上部ｐ型層リング１４の幅は、６μｍ以上１４μｍ以下が好ましく、例えば、１０μｍである。
また、上部並列ｐｎ領域２０ｂは、下部並列ｐｎ領域２０ａより２倍程度繰り返しピッチが広いことが好ましい。繰り返しピッチが２倍であると図２に示すように、上側のｐｎ領域（例えば、上部並列ｐｎ領域２０ｂ）と下側のｐｎ領域（例えば、下部並列ｐｎ領域２０ａ）のそれぞれのｐ型カラム領域が周期的に配置するようになり、等電位線が均等に入り込み、耐圧改善に最も効果がある。
また、上部並列ｐｎ領域２０ｂの繰り返しピッチは、一定であることが好ましい。つまり、上部ｐ型層リング１４間の間隔は、内側（活性領域２００側）でも外側（終端領域３００側）でも一定である。例えば、内側の繰り返しピッチを小さくして、上部ｐ型層リング１４の密度を高くすると、内側で電界が集中してしまい、耐圧が低下する場合がある。このため、実施の形態では繰り返しピッチを一定にすることで等電位線を均一にして、電界の強い部分を局所的に派生することを防止して、終端領域３００の耐圧を向上させている。
また、上部並列ｐｎ領域２０ｂの膜厚ｈｂは、ｐ+型ベース領域５の膜厚ｈａより大きい。例えば、上部並列ｐｎ領域２０ｂの膜厚ｈｂは、ｐ+型ベース領域５の膜厚ｈａの２．５倍以上６倍以下であることが好ましい。このように、膜厚ｈｂを膜厚ｈａより大きくすることで、等電位線を下の方まで延びるようにすることができ、従来使われていなかった部分（後述する図３の領域Ｓの部分）も耐圧の改善に寄与してくる。このため、終端領域３００の耐圧を向上させることができる。
なお、平面形状がストライプ状の並列ｐｎ領域２０において、下部ｐ型カラム領域４ａの短手方向と上部ｐ型層リング１４の長手方向が平行になる領域では、下部ｐ型カラム領域４ａおよび上部ｐ型層リング１４は電気的に接続されている。また、ｐ型カラム領域の横方向の位置を異ならせることにより、斜め方向のカラムにおける空乏化を制御して、耐圧の改善を行うことができる。一方、同じ位置にｐ型カラム領域を設けた場合、耐圧の増加幅が小さくなる。
ここで、図３は、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの等電位線を示す断面図である。図４は、従来のＳＪ−ＭＯＳＦＥＴの等電位線を示す断面図である。図３、図４のどちらも終端領域３００の長さが同じＳＪ−ＭＯＳＦＥＴに一定の電流を流した状態での等電位線４０を示している。図３、図４に示すように、同じ終端領域３００の位置Ａにおいて、実施の形態にかかるＳＪ−ＭＯＳＦＥＴの等電位線は、従来のＳＪ−ＭＯＳＦＥＴの等電位線より電圧が高くなっている。
図５は、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴと従来のＳＪ−ＭＯＳＦＥＴの耐圧を比較したグラフである。図５において、縦軸は耐圧を示し、単位はＶである。図５に示すように、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴは、従来のＳＪ−ＭＯＳＦＥＴより耐圧が高いことがわかる。このように、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴは、同じ終端領域３００の長さで耐圧を改善できる。また、同じ耐圧を実現する場合、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴは、従来のＳＪ−ＭＯＳＦＥＴより終端領域３００の長さを短くすることができる。
これは以下の理由による。従来のＳＪ−ＭＯＳＦＥＴでは、空乏層は、横方向に延び、その後に深さ方向に延びるため、図３の領域Ｓの部分は耐圧の改善に寄与していなかった。一方、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴでは、上部並列ｐｎ領域２０ｂの部分で空乏層が広がりにくくなるため、空乏層は、横方向と同時に深さ方向にも延びる。このため、空乏層は、四角形の形状で伸び、従来使われていなかった部分（図３の領域Ｓの部分）も耐圧の改善に寄与してくる。このため、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴでは、等電位線４０は、矢印Ｂの方向に張り出してくることがないため、等電位線４０の密度が上がっている。このように、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴでは、従来使われていなかった部分が耐圧に寄与し、等電位線の密度が上がることにより、同じ終端領域３００の長さによって耐圧を改善できる。
ここで、図６は、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴのチャージバランスに対する耐圧変動を示すグラフである。図６において、横軸は、チャージバランスの比であり、縦軸はＳＪ−ＭＯＳＦＥＴの耐圧を示し単位はＶである。チャージバランスの比は、終端領域３００におけるｎ型の不純物の量に対するｐ型の不純物の量の比であり、比が大きい程ｐ型の不純物の量が大きいことを示す。
ＳＪ−ＭＯＳＦＥＴは、チャージバランスの比が１である場合最も耐圧が高くなり、１から離れるにしたがって耐圧が低くなる。図６に示すように、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴでは、従来のＳＪ−ＭＯＳＦＥＴと比べるとチャージバランスの比が１から離れても耐圧の低下の率が少なくなっている。上述したように、従来使われていなかった部分も耐圧に寄与してくるため、チャージバランスの比が変動しても耐圧が変化しにくいためである。
また、図７は、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの上部ｐ型層の幅／下部ｐ型層の幅とピーク耐圧との関係を示すグラフである。図７において、横軸は、下部ｐ型カラム領域４ａの幅Ｗｃ（図２参照）に対する上部ｐ型層リング１４の幅Ｗａ（図２参照）の比であり、縦軸はＳＪ−ＭＯＳＦＥＴの耐圧を示し単位はＶである。図７に示すようにＳＪ−ＭＯＳＦＥＴの耐圧は、上部ｐ型層リング１４の幅Ｗａ／下部ｐ型カラム領域４ａの幅Ｗｃの比が所定の値の間、一定であるが、所定の値より小さいまたは大きいと耐圧は低くなる。このため、１０００Ｖ以上の耐圧を実現する場合は、上部ｐ型層リング１４の幅Ｗａ／下部ｐ型カラム領域４ａの幅Ｗｃの比は、１．２５以上３以下であることが好ましい。
また、図８は、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの上部ｐ型層の幅／下部ｐ型層の幅と耐圧差との関係を示すグラフである。図８において、横軸は、下部ｐ型カラム領域４ａの幅Ｗｃ（図２参照）に対する上部ｐ型層リング１４の幅Ｗａ（図２参照）の比であり、縦軸はＳＪ−ＭＯＳＦＥＴのピーク耐圧とチャージバランスの比が５％の耐圧との耐圧差を示し単位はＶである。図８に示すようにＳＪ−ＭＯＳＦＥＴの耐圧差は、上部ｐ型層リング１４の幅Ｗａ／下部ｐ型カラム領域４ａの幅Ｗｃの比が所定の値の間、ほぼ一定であるが、所定の値より小さいまたは大きいと耐圧は低くなる。このため、チャージバランスの変動を考慮する場合は、上部ｐ型層リング１４の幅Ｗａ／下部ｐ型カラム領域４ａの幅Ｗｃ比は、１．２５以上３以下であることが好ましい。
（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図９〜図１５は、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。まず、シリコンからなりｎ+型ドレイン層となるｎ+型半導体基板１を用意する。次に、ｎ+型半導体基板１のおもて面上に、ｎ+型半導体基板１より不純物濃度の低いｎ-型ドリフト層２をエピタキシャル成長させる。
次に、ｎ-型ドリフト層２の表面上に、フォトリソグラフィ技術によって開口幅ｗ１を有するイオン注入用マスク１６ａを例えばフォトレジストで形成する。このイオン注入用マスク１６ａをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入を行い、ｎ-型ドリフト層２の表面層に、ｐ型インプラ領域１７を形成する。ここまでの状態が図９に記載される。次に、イオン注入用マスク１６ａを除去する。
次に、ｎ-型ドリフト層２の表面上に、フォトリソグラフィ技術によって開口幅ｗ１と開口幅ｗ２を有するイオン注入用マスク１６ｂを例えばフォトレジストで形成する。このイオン注入用マスク１６ｂをマスクとして、ｎ型不純物、例えばリン（Ｐ）のイオン注入を行い、ｎ-型ドリフト層２の表面層に、ｎ型インプラ領域１８を形成する。ここまでの状態が図１０に記載される。次に、イオン注入用マスク１６ｂを除去する。
次に、ｎ-型ドリフト層２のおもて面側に、ｎ-型ドリフト層２より不純物濃度の低いｎ-型層２１をエピタキシャル成長させる。このとき、例えば、ｎ-型層２１の不純物濃度が１．０×１０12／ｃｍ3以上１．０×１０15／ｃｍ3以下となるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。ここまでの状態が図１１に記載される。
次に、図９〜図１１のイオン注入からエピタキシャル成長の工程をｐ型インプラ領域１７およびｎ型インプラ領域１８の厚さが、下部ｎ型カラム領域３ａおよび下部ｐ型カラム領域４ａの厚さになるまで、繰り返す。ここまでの状態が図１２に記載される。図１２の例では、イオン注入、エピタキシャル成長を５回繰り返した例を示すが、これに限定されるものではなく、イオン注入、エピタキシャル成長の回数は、耐圧等の目標特性に応じて適宜変更できる。
なお、下部ｎ型カラム領域３ａおよび下部ｐ型カラム領域４ａは、上記のように多段イオン注入により形成する他に、トレンチにより形成することができる。例えば、ｎ-型ドリフト層２のおもて面側に、下部ｎ型カラム領域３ａおよび下部ｐ型カラム領域４ａの厚さになるまで、ｎ-型層２１をエピタキシャル成長させ、下部ｐ型カラム領域４ａの位置にトレンチを形成し、このトレンチ内にｐ型の不純物をエピタキシャル成長させる。
次に、ｎ-型層２１の表面に、ｎ-型ドリフト層２より不純物濃度の低いｎ-型層２１をエピタキシャル成長させる。このとき、例えば、ｎ-型層２１の不純物濃度が１．０×１０11／ｃｍ3以上１．０×１０13／ｃｍ3以下となるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。
次に、ｎ-型層２１の表面上に、フォトリソグラフィ技術によって開口幅ｗ３を有するイオン注入用マスク１６ｃを例えばフォトレジストで形成する。開口幅ｗ３は、開口幅ｗ１の１以上１．２倍以下であり、開口幅ｗ３のマスクのピッチは、開口幅ｗ１のマスクのピッチの２倍程度とする。ここで、マスクのピッチとは、開口部から次の開口部までの長さである。このイオン注入用マスク１６ｃをマスクとして、ｐ型不純物、例えばホウ素のイオン注入を行い、ｎ-型層２１の表面層に、ｐ型インプラ領域１７を形成する。ここまでの状態が図１３に記載される。次に、イオン注入用マスク１６ｃを除去する。なお、図１３では、エピタキシャル成長からイオン注入の工程を１回行うことで、上部ｐ型層リング１４の厚さに対応するｐ型インプラ領域１７を形成してきたが、エピタキシャル成長からイオン注入の工程を複数回行うことで形成してもよい。
次に、ｎ-型層２１の表面上に、フォトリソグラフィ技術によって開口幅ｗ２を有するイオン注入用マスク１６ｄを例えばフォトレジストで形成する。このイオン注入用マスク１６ｄをマスクとして、ｎ型不純物、例えばリンのイオン注入を行い、ｎ-型層２１の表面層に、ｎ型インプラ領域１８を形成する。ここまでの状態が図１４に記載される。次に、イオン注入用マスク１６ｄを除去する。
次に、ｐ型インプラ領域１７およびｎ型インプラ領域１８を活性化させるための熱処理（アニール）を行う。この熱処理により、注入された不純物が拡散され、拡散された不純物が縦方向につながることで、ｎ型カラム領域３、ｐ型カラム領域４、ｎ+型領域１２および上部ｐ型層リング１４が形成される。ここで、上部ｐ型層リング１４を形成するための開口幅ｗ３は、ｎ型カラム領域３、ｐ型カラム領域４を形成するための開口幅ｗ１の１倍以上１．２倍以下にしている。熱処理により不純物が拡散するため、上部ｐ型層リング１４の幅は、ｎ型カラム領域３の幅およびｐ型カラム領域４の幅の１．２５倍以上３．０倍以下になる。ここまでの状態が図１５に記載される。
上述のようにして、実施の形態１のＳＪ−ＭＯＳＦＥＴの終端領域３００側における並列ｐｎ領域２０が形成される。活性領域２００側における並列ｐｎ領域１９も、図９〜図１１に示す多段イオン注入またはトレンチにより形成することができる。
次に、活性領域２００側のｎ型カラム領域３およびｐ型カラム領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｐ型の不純物をイオン注入する。それによって、ｎ型カラム領域３およびｐ型カラム領域４の表面領域の一部に、ｐ+型ベース領域５が形成される。次に、ｐ+型ベース領域５を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ+型ベース領域５の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ+型ベース領域５の表面領域の一部に、ｎ+型ソース領域６が形成される。次に、ｎ+型ソース領域６を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ+型ベース領域５およびｎ+型ソース領域６を活性化させるための熱処理（アニール）を行う。また、ｐ+型ベース領域５およびｎ+型ソース領域６を形成する順序は種々変更可能である。
次に、半導体基体のおもて面側を熱酸化し、ゲート絶縁膜７、酸化膜１３を形成する。これにより、活性領域２００側のｎ-型ドリフト層２の表面に形成された各領域がゲート絶縁膜７で覆われる。
次に、ゲート絶縁膜７上に、ゲート電極８として、例えばリンがドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ+型ベース領域５のｎ+型ソース領域６とｎ型カラム領域３に挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型カラム領域３上に多結晶シリコン層を残してもよい。
次に、ゲート電極８を覆うように、層間絶縁膜９として、例えば、リンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。次に、層間絶縁膜９およびゲート絶縁膜７をパターニングして選択的に除去する。例えば、ｎ+型ソース領域６上の層間絶縁膜９およびゲート絶縁膜７を除去することによって、コンタクトホールを形成し、ｎ+型ソース領域６を露出させる。次に、層間絶縁膜９の平担化を行うために熱処理（リフロー）を行う。
次に、スパッタによりソース電極１０を成膜し、フォトリソグラフィおよびエッチングによりソース電極１０をパターニングする。このとき、コンタクトホール内にソース電極１０を埋め込み、ｎ+型ソース領域６とソース電極１０とを電気的に接続させる。なお、コンタクトホール内にはバリアメタルを介してタングステンプラグなどを埋め込んでもよい。
次に、ｎ+型半導体基板１の表面（半導体基体の裏面）に、ドレイン電極（不図示）として、例えばニッケル膜を成膜する。そして、熱処理し、ｎ+型半導体基板１とドレイン電極とのオーミック接合を形成する。これにより、図２に示したＳＪ−ＭＯＳＦＥＴが完成する。
また、終端領域３００において、フィールドプレート、リサーフ（ＲＥＳＵＲＦ）、ガードリング構造を設けてもよい。
図１６は、実施の形態１にかかるＳＪ−ＭＯＳＦＥＴの構造を示す図１のＡ−Ａ’の別の一例を示す断面図である。図２と異なる点は、活性領域２００側のゲート電極がトレンチゲート構造となっている点である。また、図２のｐ+型ベース領域５はｐ型ベース領域２２となり、隣り合うｎ+型ソース領域６の間にはｐ+型コンタクト領域２３が配置されている。ｎ+型ソース領域６とｐ+型コンタクト領域２３は、ソース電極１０に電気的に接続している。活性領域２００側の並列ｐｎ層１９のゲート電極８がトレンチゲート構造であっても同様の効果を得ることができる。
以上、説明したように、実施の形態１によれば、終端領域の並列ｐｎ領域の表面層にピッチが広い上部並列ｐｎ領域が設けられ、上部並列ｐｎ領域の膜厚は、ｐ+型ベース領域の膜厚より大きい。これにより、従来構造より上部並列ｐｎ領域の部分でｎ型の不純物濃度が薄くなり、より低い電圧で空乏化し、終端領域の耐圧が従来より高い半導体装置を得ることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１７は、実施の形態２にかかるＳＪ−ＭＯＳＦＥＴの構造を示す断面図である。なお、実施の形態２の活性領域２００の構造は、実施の形態１と同様であるため、図１７では、酸化膜１３を除いた終端領域３００の構造のみを示す。
図１７に示すように、実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ+型領域１２が並列ｐｎ領域２０を取り囲むように設けられ、ｎ-型層２１が設けられていないことである。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図１８〜図２３は、実施の形態２にかかるＳＪ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。まず、実施の形態１と同様に、シリコンからなりｎ+型ドレイン層となるｎ+型半導体基板１を用意する。次に、ｎ+型半導体基板１のおもて面上に、ｎ+型半導体基板１より不純物濃度の低いｎ-型ドリフト層２をエピタキシャル成長させる。
次に、ｎ-型ドリフト層２のおもて面側に、ｎ-型ドリフト層２より不純物濃度の高いｎ+型領域１２を、下部ｎ型カラム領域３ａおよび下部ｐ型カラム領域４ａの厚さになるまで、エピタキシャル成長させる。このとき、例えば、ｎ+型領域１２の不純物濃度が１．０×１０14／ｃｍ3以上１．０×１０16／ｃｍ3以下となるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。ここまでの状態が図１８に記載される。
次に、ｎ+型領域１２の表面上に、フォトリソグラフィ技術によって開口幅ｗ１を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチングによってｎ+型領域１２を貫通してｎ-型ドリフト層２に達する埋め込みトレンチ２４を形成する。続いて、埋め込みトレンチ２４を形成するために用いたマスクを除去する。ここまでの状態が図１９に示されている。
次に、埋め込みトレンチ２４内にｐ型の不純物を埋め込むことで、下部ｐ型カラム領域４ａをエピタキシャル成長させ、成長後、ｎ+型領域１２の表面と同じ高さになるまで、下部ｐ型カラム領域４ａの表面を研磨する。下部ｐ型カラム領域４ａの不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、下部ｐ型カラム領域４ａの不純物濃度が１．０×１０14／ｃｍ3以上１．０×１０16／ｃｍ3以下となるようにｐ型不純物をドーピングさせてエピタキシャル成長させてもよい。ここまでの状態が図２０に示されている。
次に、下部ｐ型カラム領域４ａおよびｎ+型領域１２の表面に、ｎ-型ドリフト層２より不純物濃度の低いｎ-型層２１をエピタキシャル成長させる。このとき、例えば、ｎ-型層２１の不純物濃度が１．０×１０11／ｃｍ3以上１．０×１０13／ｃｍ3以下となるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。ここまでの状態が図２１に記載される。
次に、ｎ-型層２１の表面上に、フォトリソグラフィ技術によって開口幅ｗ３を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチングによってｎ-型層２１を貫通してｎ+型領域１２に達する埋め込みトレンチ２５を形成する。続いて、埋め込みトレンチ２５を形成するために用いたマスクを除去する。ここまでの状態が図２２に示されている。
次に、埋め込みトレンチ２５内にｐ型の不純物を埋め込むことで、上部ｐ型層リング１４をエピタキシャル成長させ、成長後、ｎ-型層２１の表面と同じ高さになるまで、上部ｐ型層リング１４の表面を研磨する。上部ｐ型層リング１４の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、上部ｐ型層リング１４の不純物濃度が１．０×１０14／ｃｍ3以上１．０×１０16／ｃｍ3以下となるようにｐ型不純物をドーピングさせてエピタキシャル成長させてもよい。ここまでの状態が図２３に示されている。
上述のようにして、実施の形態２のＳＪ−ＭＯＳＦＥＴの終端領域３００側における並列ｐｎ領域２０が形成される。また、並列ｐｎ領域２０は、実施の形態１のようにイオン注入、エピタキシャル成長を繰り返すことにより形成することもできる。活性領域２００側における並列ｐｎ領域１９も、図９〜図１１に示す多段イオン注入またはトレンチにより形成することができる。この後、実施の形態１と同様の工程を行うことにより、図１７に示したＳＪ−ＭＯＳＦＥＴが完成する。
また、実施の形態２においても、活性領域２００側のゲート電極をトレンチゲート構造とすることができる。上部ｐ型層リング１４の幅Ｗａ、上部ｐ型層リング１４間の間隔Ｗｂ、下部ｐ型カラム領域４ａの幅Ｗｃ、上部並列ｐｎ領域２０ｂの膜厚ｈｂ、ｐ+型ベース領域５の膜厚ｈａの値は、実施の形態１と同様の値でよい。
以上、説明したように、実施の形態２によれば、終端領域の並列ｐｎ領域の表面層にピッチが広い上部並列ｐｎ領域が設けられ、上部並列ｐｎ領域の膜厚は、ｐ+型ベース領域の膜厚より大きい。これにより、実施の形態１と同様の効果を有し、終端領域の耐圧が従来より高い半導体装置を得ることができる。
以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型半導体基板
２ ｎ-型ドリフト層
３ ｎ型カラム領域
３ａ 下部ｎ型カラム領域
３ｂ 上部ｎ型カラム領域
４ ｐ型カラム領域
４ａ 下部ｐ型カラム領域
５ ｐ+型ベース領域
６ ｎ+型ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１２ ｎ+型領域
１３ 酸化膜
１４ 上部ｐ型層リング
１６ａ〜１６ｄ マスク
１７ ｐ型インプラ領域
１８ ｎ型インプラ領域
１９ 並列ｐｎ領域
２０ 並列ｐｎ領域
２０ａ 下部並列ｐｎ領域
２０ｂ 上部並列ｐｎ領域
２１ ｎ-型層
２２ トレンチ
２３ ｐ型ベース領域
２４、２５ 埋め込みトレンチ
４０ 等電位線
２００ 活性領域
３００ 終端領域

Claims (8)

  1. 電流が流れる活性領域と、前記活性領域の外側に配置された、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する半導体装置であって、
    第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の表面に設けられた、第１導電型の下部第１カラムと第２導電型の下部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された下部並列ｐｎ構造と、
    前記終端構造部の前記下部並列ｐｎ構造の表面に設けられた、第１導電型の上部第１カラムと、前記下部第２カラムと電気的に接続する第２導電型の上部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された上部並列ｐｎ構造と、
    前記活性領域の前記下部並列ｐｎ構造の表面に設けられた、第２導電型の第１半導体領域と、
    を備え、
    前記上部第２カラムの幅が、前記下部第２カラムの幅より広く、前記上部第２カラム間の間隔が、前記下部第２カラム間の間隔より広く、
    前記上部第２カラムの膜厚は、前記第１半導体領域の膜厚より大きいことを特徴とする半導体装置。
  2. 前記上部第２カラムの膜厚は、前記第１半導体領域の膜厚の２．５倍以上６倍以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記上部第２カラムの幅は、前記下部第２カラムの幅の１．２５倍以上３倍以下であり、前記上部第２カラム間の間隔は、前記下部第２カラム間の間隔の１．２５倍以上３倍未満であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記上部第２カラムは、前記活性領域を取り囲むリング形状であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 電流が流れる活性領域と、前記活性領域の外側に配置された、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、
    第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の表面に、第１導電型の下部第１カラムと第２導電型の下部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された下部並列ｐｎ構造を形成する第２工程と、
    前記終端構造部の前記下部並列ｐｎ構造の表面に、第１導電型の上部第１カラムと、前記下部第２カラムと電気的に接続する第２導電型の上部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された上部並列ｐｎ構造を形成する第３工程と、
    前記活性領域の前記下部並列ｐｎ構造の表面に、第２導電型の第１半導体領域を形成する第４工程と、
    を含み、
    前記第３工程では、前記上部第２カラムの幅を、前記下部第２カラムの幅より広く、前記上部第２カラム間の間隔を、前記下部第２カラム間の間隔より広く、前記上部第２カラムの膜厚を、前記第１半導体領域の膜厚より大きく形成することを特徴とする半導体装置の製造方法。
  6. 前記第２工程では、前記下部並列ｐｎ構造をエピタキシャル成長とイオン注入を繰り返すことにより形成し、
    前記第３工程では、前記上部並列ｐｎ構造をエピタキシャル成長とイオン注入を繰り返すことにより形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第２工程では、トレンチを形成し、前記トレンチを第１導電型または第２導電型の不純物で埋め込むことにより前記下部並列ｐｎ構造を形成し、
    前記第３工程では、トレンチを形成し、前記トレンチを第１導電型または第２導電型の不純物で埋め込むことにより前記上部並列ｐｎ構造を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記第３工程では、前記第２工程で用いたマスクより開口幅が１倍以上１．２倍以下のマスクを用いることを特徴とする請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
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