JP2019102726A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、複数のゲート構造を有し、一部のゲート構造が保護膜の下方に配置された半導体装置に関するものである。 The present invention relates to a semiconductor device having a plurality of gate structures, and a part of the gate structures disposed below a protective film.
従来より、セル部と、当該セル部を囲み、ガードリング等の耐圧を向上する構成が形成された外周部とを有し、セル部にゲート構造を有する半導体素子が形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、セル部に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）素子が形成されている。より詳しくは、セル部は、ドリフト層と、ドリフト層の表層部に形成されたベース領域と、ベース領域の表層部に形成されたソース領域と、ドリフト層を挟んでベース領域と反対側に形成されたドレイン層とを有している。そして、セル部は、ソース領域およびベース領域を貫通するようにトレンチが形成されており、トレンチの内壁面にゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成されたトレンチゲート構造を有している。なお、ゲート絶縁膜は、トレンチの内壁面以外の表面にも形成されており、ソース領域の一部も覆うように形成されている。言い換えると、ゲート絶縁膜のうちのトレンチの内壁面以外の表面に形成された部分には、ソース領域の残部を露出させるコンタクトホールが形成されている。 Conventionally, there has been proposed a semiconductor device having a cell portion, an outer peripheral portion surrounding the cell portion and having a structure for improving withstand voltage such as a guard ring, and having a semiconductor element having a gate structure in the cell portion. (See, for example, Patent Document 1). Specifically, in the semiconductor device, a MOSFET (abbreviation of Metal Oxide Semiconductor Field Effect Transistor) element is formed in the cell portion. More specifically, the cell portion is formed on the opposite side of the drift layer, the base region formed on the surface layer portion of the drift layer, the source region formed on the surface layer portion of the base region, and the drift layer. And the drain layer. Then, in the cell portion, a trench is formed so as to penetrate the source region and the base region, a gate insulating film is formed on the inner wall surface of the trench, and a trench gate structure in which a gate electrode is formed on the gate insulating film Have. The gate insulating film is also formed on the surface other than the inner wall surface of the trench, and is formed to cover a part of the source region. In other words, in the portion of the gate insulating film formed on the surface other than the inner wall surface of the trench, the contact hole for exposing the remaining portion of the source region is formed.
そして、セル部は、ＭＯＳＦＥＴ素子上に層間絶縁膜が形成され、層間絶縁膜に形成されたコンタクトホールおよびゲート絶縁膜に形成されたコンタクトホールを通じてソース領域およびベース領域と電気的に接続されるように第１電極が配置されている。なお、第１電極は、金属材料で構成され、層間絶縁膜に形成されたコンタクトホールおよびゲート絶縁膜に形成されたコンタクトホールを埋め込むように配置されている。このため、第１電極は、ゲート絶縁膜と接した状態となる。また、セル部は、ドレイン層と電気的に接続される第２電極が配置されている。 An interlayer insulating film is formed on the MOSFET element, and the cell portion is electrically connected to the source region and the base region through a contact hole formed in the interlayer insulating film and a contact hole formed in the gate insulating film. The first electrode is disposed on the The first electrode is made of a metal material, and is disposed to fill the contact hole formed in the interlayer insulating film and the contact hole formed in the gate insulating film. Therefore, the first electrode is in contact with the gate insulating film. In the cell portion, a second electrode electrically connected to the drain layer is disposed.
このような半導体装置は、ゲート電極に所定のゲート電圧が印加されると、トレンチの側面に接するベース領域にチャネル領域が形成される。これにより、ソース領域、チャネル領域、およびドリフト層を介して第１電極と第２電極との間に電流が流れるオン状態となる。 In such a semiconductor device, when a predetermined gate voltage is applied to the gate electrode, a channel region is formed in the base region in contact with the side surface of the trench. As a result, a current flows between the first electrode and the second electrode through the source region, the channel region, and the drift layer.
ところで、上記のような半導体装置は、通常、外周部上に保護膜が形成された状態で用いられる。なお、保護膜は、例えば、ポリイミド等の樹脂材料を用いて構成される。そして、このような構成では、第１電極および第２電極との間の沿面放電が発生することを抑制するため、保護膜を外周部からセル部の外縁部上まで形成することがある。このように保護膜を配置した場合には、セル部の外縁部では、保護膜の下方にトレンチゲート構造が位置する構成となる。 By the way, the semiconductor device as described above is usually used in a state where a protective film is formed on the outer peripheral portion. The protective film is made of, for example, a resin material such as polyimide. And in such a configuration, in order to suppress the generation of creeping discharge between the first electrode and the second electrode, the protective film may be formed from the outer peripheral portion to the outer edge portion of the cell portion. When the protective film is disposed as described above, the trench gate structure is located below the protective film at the outer edge of the cell portion.
この場合、半導体装置がオン状態の際には、セル部では、電流が流れることで発熱するが、保護膜は金属材料よりも熱伝導率が低いために放熱性が低く、保護膜の下方の領域では、保護膜の下方と異なる領域よりも温度が高くなり易い。この現象は、特に大電流が急激に流れる短絡状態で顕著になる。このため、保護膜の下方の領域では、第１電極の熱膨張により、当該第１電極と接するゲート絶縁膜が圧縮されて破壊される可能性がある。 In this case, when the semiconductor device is in the on state, the cell portion generates heat due to the flow of current, but the protective film has lower heat conductivity than the metal material because the thermal conductivity is lower, and the lower side of the protective film In the region, the temperature is likely to be higher than in the region different from below the protective film. This phenomenon is noticeable particularly in the short circuit state where a large current rapidly flows. Therefore, in the region below the protective film, the gate insulating film in contact with the first electrode may be compressed and broken due to the thermal expansion of the first electrode.
なお、このような問題は、セル部にＭＯＳＦＥＴ素子が形成されている場合のみではなく、例えば、セル部にＩＧＢＴ（Insulated Gate Bipolar Transistor素子の略）素子が形成されている場合においても発生し得る。また、セル部にトレンチゲート構造ではなく、プレーナゲート構造が形成されている場合においても発生し得る。 Such a problem may occur not only when the MOSFET element is formed in the cell portion, but also when, for example, an IGBT (abbreviated as Insulated Gate Bipolar Transistor element) element is formed in the cell portion. . In addition, it may occur in the case where a planar gate structure is formed in the cell portion instead of the trench gate structure.
本発明は上記点に鑑み、保護膜の下方に位置するゲート絶縁膜が破壊されることを抑制できる半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device capable of suppressing destruction of a gate insulating film located below a protective film.
上記目的を達成するための請求項１では、複数のゲート構造を有し、一部のゲート構造が保護膜（５０）の下方に位置する半導体装置であって、第１導電型のドリフト層（１２）と、ドリフト層上に形成された第２導電型のベース領域（１３）と、ベース領域の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型の第１高不純物濃度領域（１４）と、第１高不純物濃度領域とドリフト層との間に挟まれたベース領域の表面を含んで形成されたゲート絶縁膜（１８）と、ゲート絶縁膜上に配置されたゲート電極（１７）と、を有するゲート構造と、ドリフト層を挟んでベース領域と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の第２高不純物濃度領域（１１）と、ゲート絶縁膜のうちのゲート電極が配置される部分と異なる部分に形成されたコンタクトホール（１８ａ）に埋め込まれてベース領域および第１高不純物濃度領域と電気的に接続される第１電極（１９）と、第２高不純物濃度領域と電気的に接続される第２電極（２１）と、一部のゲート構造上に位置する状態で配置され、第１電極より熱伝導率が低い材料で構成された保護膜と、を備え、ゲート電極に所定の電圧が印加されると、ベース領域のうちのゲート絶縁膜を介してゲート電極と接する部分にチャネル領域が形成され、第１高不純物濃度領域、チャネル領域およびドリフト層を介して第１電極と第２電極との間に電流が流れるオン状態となり、保護膜の下方の領域を第１セル部（１ａ）、保護膜の下方と異なる領域を第２セル部（１ｂ）とすると、第１セル部は、オン状態である際、第２セル部より電流密度が小さくなる構成とされている。
In the semiconductor device according to
これによれば、オン状態である際、第１セル部では、第２セル部よりも電流密度が小さくなるため、第１セル部の温度が高くなることを抑制できる。したがって、第１セル部において、ゲート絶縁膜に大きな応力が印加されて当該ゲート絶縁膜が破壊されることを抑制できる。 According to this, when in the ON state, the current density in the first cell portion is smaller than that in the second cell portion, so that the temperature of the first cell portion can be suppressed from rising. Therefore, in the first cell portion, it is possible to suppress that a large stress is applied to the gate insulating film and the gate insulating film is broken.
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。 Note that the reference numerals in parentheses in the above and the claims indicate the correspondence between the terms described in the claims and the concrete items and the like that exemplify the terms described in the embodiments described later. .
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, an embodiment of the present invention will be described based on the drawings. In the following embodiments, parts that are the same as or equivalent to each other will be described with the same reference numerals.
（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体装置として、トレンチゲート構造の反転型のＭＯＳＦＥＴ素子を半導体素子とするＳｉＣ半導体装置を例に挙げて説明する。
First Embodiment
The first embodiment will be described. In the present embodiment, as a semiconductor device, a SiC semiconductor device having a trench gate inverted MOSFET device as a semiconductor device will be described as an example.
図１および図２に示されるように、ＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴ素子が形成されるセル部１と、このセル部１を囲む外周部２とを有する構成とされている。外周部２は、ガードリング部２ａと、ガードリング２ａ部よりも内側、つまりセル部１とガードリング部２ａとの間に配置される繋ぎ部２ｂとを有する構成とされている。なお、本実施形態では、１つのセル部１とこのセル部１を囲む外周部２とを有する構成について説明するが、複数のセル部１を有するようにしてもよい。この場合は、各セル部１の間に位置する部分も外周部２となるため、例えば、ＳｉＣ半導体装置の略中央部に外周部２が位置する場合もあり得る。
As shown in FIG. 1 and FIG. 2, the SiC semiconductor device is configured to have a
ＳｉＣ半導体装置は、図２に示されるように、ＳｉＣからなる高濃度不純物層を構成するｎ＋型の基板１１の表面側に、基板１１よりも低不純物濃度のＳｉＣからなるｎ−型のドリフト層１２がエピタキシャル成長させられた半導体基板を用いて形成されている。つまり、裏面側が基板１１による高濃度不純物層、表面側がそれよりも低不純物濃度とされたドリフト層１２とされた半導体基板が用いられている。そして、ドリフト層１２の上に、ｐ型のベース領域１３がエピタキシャル成長させられ、さらにベース領域１３の表層部にｎ＋型のソース領域１４が形成されている。
In the SiC semiconductor device, as shown in FIG. 2, an n − -type drift made of SiC having an impurity concentration lower than that of the
基板１１は、例えば、ｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、表面が（０００１）Ｓｉ面とされている。ドリフト層１２は、基板１１よりも低不純物濃度で構成され、例えば、ｎ型不純物濃度が０．５〜２．０×１０１６／ｃｍ３とされている。
The
ベース領域１３は、チャネル領域が形成される部分であり、例えば、ｐ型不純物濃度が２．０×１０１７／ｃｍ３程度とされ、厚さが３００ｎｍで構成されている。ソース領域１４は、ドリフト層１２よりも高不純物濃度とされ、例えば、表層部におけるｎ型不純物濃度が２．５×１０１８〜１．０×１０１９／ｃｍ３、厚さが０．５μｍ程度で構成されている。
The
セル部１および繋ぎ部２ｂでは、基板１１の表面側においてベース領域１３が残されており、ガードリング部２ａでは、ベース領域１３を貫通してドリフト層１２に達するように凹部３０が形成されている。このような構造とすることでメサ構造が構成されている。
In the
また、セル部１および繋ぎ部２ｂでは、ベース領域１３の表面にｐ型高濃度層によって構成されるコンタクト領域１３ａが形成されている。
Further, in the
さらに、セル部１では、ベース領域１３よりも下方、つまりドリフト層１２の表層部にｐ型のディープ層１５が形成されている。ディープ層１５は、ベース領域１３よりもｐ型不純物濃度が高くされている。ディープ層１５は、図１の紙面垂直方向、すなわち後述するトレンチゲート構造と同方向を長手方向として延設されている。具体的には、ディープ層１５は、ドリフト層１２に複数本が等間隔に配置され、互いに交点なく離れて配置されたストライプ状のトレンチ１５ａ内に備えられている。各ディープ層１５は、例えば、ｐ型不純物濃度が１．０×１０１７〜１．０×１０１９ｃｍ３、幅０．７μｍ、深さ２．０μｍ程度で構成されている。
Furthermore, in the
また、ベース領域１３およびソース領域１４を貫通してドリフト層１２に達するように、例えば、幅が０．８μｍ、深さが１．０μｍのゲートトレンチ１６が形成されている。言い換えると、ベース領域１３およびソース領域１４は、ゲートトレンチ１６の側面と接するように配置されている。ゲートトレンチ１６は、本実施形態では、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とし、複数本が平行に等間隔に形成されている。つまり、本実施形態では、ゲートトレンチ１６は、ドリフト層１２とベース領域１３との積層方向（以下では、単に積層方向ともいう）と交差する方向、詳しくは直交する方向に延設されている。言い換えると、本実施形態では、複数のゲートトレンチ１６は、基板１１の面方向における一方向に沿って延設されている。そして、ゲートトレンチ１６は、延設方向の先端部で引き回されることで環状構造とされている。なお、ゲートトレンチ１６は、複数本が平行に等間隔で形成されたストライプ状とされていてもよい。
In addition, a
そして、ゲートトレンチ１６は、ゲート電極１７およびゲート絶縁膜１８によって埋め尽くされている。すなわち、ベース領域１３のうちのゲートトレンチ１６の側面に位置している部分を、縦型ＭＯＳＦＥＴ素子の作動時にソース領域１４とドリフト層１２との間を繋ぐチャネル領域とし、チャネル領域を含むゲートトレンチ１６の内壁面にゲート絶縁膜１８が形成されている。ゲート絶縁膜１８は、例えば熱酸化膜等によって構成されている。そして、ゲート絶縁膜１８の表面には、ドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１７が形成されている。
The
なお、ゲート絶縁膜１８は、ゲートトレンチ１６の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜１８は、ソース領域１４の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜１８は、ゲート電極１７が配置される部分と異なる部分において、コンタクト領域１３ａおよびソース領域１４の残部を露出させるコンタクトホール１８ａが形成されている。但し、本実施形態では、後述するように、ゲートトレンチ１６の側面にソース領域１４が形成されていない部分があり、この部分では、ゲート絶縁膜１８は、コンタクト領域１３ａの表面の一部を覆うように形成されている。
The
また、ゲート絶縁膜１８は、繋ぎ部２ｂにおけるベース領域１３の表面にも形成されている。ゲート電極１７についても、同様に、繋ぎ部２ｂにおけるゲート絶縁膜１８の表面上まで延設されている。以上のようにして、本実施形態のトレンチゲート構造が構成されている。
The
ソース領域１４およびコンタクト領域１３ａの表面は、第１電極に相当するソース電極１９に接続されている。同様に、ゲート電極１７は、繋ぎ部２ｂに延設された部分において、ゲート配線４１に接続されている。これらソース電極１９およびゲート配線４１は、ゲート絶縁膜１８等の上に形成された層間絶縁膜２０を介してＭＯＳＦＥＴ素子の各構成要素が形成された半導体上に形成されている。
The surfaces of
ソース電極１９は、層間絶縁膜２０に形成されたコンタクトホール２０ａおよびゲート絶縁膜１８のうちのゲート電極１７が配置される部分と異なる部分に形成されたコンタクトホール１８ａを通じてコンタクト領域１３ａおよびソース領域１４と接続されている。また、ゲート配線４１は、層間絶縁膜２０に形成されたコンタクトホール２０ｂを通じて、繋ぎ部２ｂまで延設されたゲート電極１７と電気的に接続されている。
なお、層間絶縁膜２０に形成されたコンタクトホール２０ａとゲート絶縁膜１８に形成されたコンタクトホール１８ａは連通しており、１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール１８ａおよびコンタクトホール２０ａを纏めてコンタクトホール１８ｂともいう。
The
また、ソース電極１９は、コンタクトホール１８ｂ内に埋め込まれて配置されており、ゲート絶縁膜１８と接した状態となっている。本実施形態では、後述するように、コンタクトホール１８ｂに沿ってバリアメタル１９ｂが形成されるため、ソース電極１９のうちのバリアメタル１９ｂがゲート絶縁膜１８と接した状態となっている。なお、層間絶縁膜２０は、ＢＰＳＧ（Boro-phospho silicate glassの略）等で構成されており、ゲート絶縁膜１８より柔らかい材料で構成されている。
Further, the
ソース電極１９およびゲート配線４１は、本実施形態では、複数の金属で構成されている。コンタクトホール１８ｂのパターンについては任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、もしくは、ライン状のものを並べたパターン等が挙げられる。本実施形態では、具体的には後述するが、図３に示されるように、コンタクトホール１８ｂは、ゲートトレンチ１６の長手方向に沿ったライン状とされている。
The
ソース電極１９は、次のように構成されている。具体的には、図２に示されるように、ソース電極１９のうちソース領域１４およびコンタクト領域１３ａとの接触箇所には、Ｎｉ（ニッケル）等の金属を用いて形成した金属シリサイド１９ａが形成されている。その上には、Ｔｉ（チタン）やＴｉＮ等で構成されるバリアメタル１９ｂが形成されている。なお、バリアメタル１９ｂは、コンタクトホール１８ｂの壁面や層間絶縁膜２０の表面にも沿って形成されている。バリアメタル１９ｂの上には、Ａｌを主成分とするＡｌ−Ｓｉ層１９ｃが形成されている。また、Ａｌ−Ｓｉ層１９ｃの表面にはＮｉメッキ層１９ｄを介してＡｕ層１９ｅが形成されている。
The
なお、本実施形態では、Ａｌ−Ｓｉ層１９ｃは、セル部１と外周部２との境界部分まで形成されているが、Ｎｉメッキ層１９ｄおよびＡｕ層１９ｅは、当該境界部分まで形成されていない。つまり、Ｎｉメッキ層１９ｄおよびＡｕ層１９ｅは、Ａｌ−Ｓｉ層１９ｃの外縁を露出させるように形成されている。
In the present embodiment, the Al-
ゲート配線４１は、次のように構成されている。具体的には、ゲート配線４１のうち、ゲート電極１７との接触箇所には、ＴｉＮ等で構成されるバリアメタル４１ａが形成され、さらにその上に、Ａｌを主成分とするＡｌ−Ｓｉ層４１ｂが形成されている。なお、ここでは図示していないが、Ａｌ−Ｓｉ層４１ｂの表面にも、Ｎｉメッキ層を介してＡｕ層を形成しても良い。そして、このゲート配線４１は、適宜引き回され、図１に示すパッド３のうちの１つと電気的に接続されている。
The
なお、本実施形態では、詳細な説明はしないが、ＳｉＣ半導体装置は、電流センスや温度センス等が適宜形成されている。そして、これらの各センスは、図１に示す各パッド３と適宜電気的に接続される。
Although not described in detail in the present embodiment, in the SiC semiconductor device, current sense, temperature sense and the like are appropriately formed. Each of these senses is appropriately electrically connected to each
金属シリサイド１９ａは、ソース領域１４およびコンタクト領域１３ａとソース電極１９との間の接触抵抗の低減のために備えられている。
The
バリアメタル１９ｂ、４１ａは、Ａｌ−Ｓｉ層１９ｃ、４１ｂに含まれるＡｌが半導体側や層間絶縁膜２０側に拡散することを抑制する役割を果たす。また、バリアメタル１９ｂについては、金属シリサイド１９ａ内のＮｉがＡｌ−Ｓｉ層１９ｃ側に拡散することを抑制する役割も果たす。
The
Ａｌ−Ｓｉ層１９ｃ、４１ｂは、一般的な電極材料として用いられるものであるが、Ａｌのみで構成したり、Ａｌを主成分とする他の材料で構成しても良い。基本的には、ソース電極１９やゲート配線４１をＡｌを主成分とするＡｌ−Ｓｉ層１９ｃ、４１ｂのみで構成できると好ましい。しかしながら、Ａｌの拡散等を考慮して、本実施形態では、Ａｌ−Ｓｉ層１９ｃ、４１ｂのみでなく、他の材料を共に用いてソース電極１９やゲート配線４１を構成している。
The Al-
Ｎｉメッキ層１９ｄおよびＡｕ層１９ｅは、ソース電極１９を通じて外部との接続を図る際のはんだ濡れ性を向上させるために形成されている。さらに、基板１１の裏面側には、基板１１と電気的に接続された第２電極に相当するドレイン電極２１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数セル配置されることでセル部１が構成されている。なお、本実施形態では、基板１１がドレイン層を構成し、第２高不純物濃度領域に相当している。
The
一方、ガードリング部２ａでは、上記したように、ソース領域１４およびベース領域１３を貫通してドリフト層１２に達するように凹部３０が形成されている。このため、セル部１から離れた位置ではソース領域１４およびベース領域１３が除去されて、ドリフト層１２が露出させられている。そして、基板１１の厚み方向において、凹部３０よりも内側に位置するセル部１や繋ぎ部２ｂが島状に突き出したメサ部となっており、セル部１および繋ぎ部２ｂとガードリング部２ａとの間において段差が構成されている。
On the other hand, in the
また、凹部３０の下方に位置するドリフト層１２の表層部には、セル部１を囲むように、複数本のｐ型のガードリング３１が備えられている。本実施形態では、ガードリング３１の上面レイアウトは、積層方向から視たき、四隅が丸められた四角形状や円形状等とされている。ガードリング３１は、例えば、ドリフト層１２の表層部に形成されたトレンチ３１ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。
Further, a plurality of p-type guard rings 31 are provided on the surface layer portion of the
なお、積層方向から視るとは、言い換えると、基板１１の面方向に対する法線方向から視ることである。また、図示していないが、必要に応じてガードリング３１よりも外周にＥＱＲ構造が備えられることにより、セル部１を囲む外周耐圧構造が備えられたガードリング部２ａが構成されている。
Note that viewing from the stacking direction is, in other words, viewing from the normal direction to the surface direction of the
また、セル部１からガードリング部２ａに至るまでの間を繋ぎ部２ｂとして、繋ぎ部２ｂおよびガードリング部２ａの内周側において、ドリフト層１２の表層部にｐ型のリサーフ層４０が形成されている。例えば、積層方向から視たとき、セル部１を囲むように繋ぎ部２ｂが形成されており、さらに繋ぎ部２ｂの外側を囲むように、四隅が丸められた四角形状のガードリング３１が複数本形成されている。リサーフ層４０は、セル部１の周りを囲みつつ、ガードリング部２ａに至るように延設されている。このリサーフ層４０も、ドリフト層１２の表層部に形成したトレンチ４０ａ内に配置され、エピタキシャル成長によるエピタキシャル膜によって構成されている。
Further, a p-
このようなリサーフ層４０を形成することで、等電位線をガードリング部２ａ側に導くことができ、繋ぎ部２ｂ内で電界集中する部位が発生しないようにできるため、耐圧低下を抑制することが可能となる。
By forming such a
さらに、繋ぎ部２ｂおよびガードリング部２ａを覆うように、ポリイミド等によって構成される保護膜５０が形成されている。本実施形態では、保護膜５０は、ソース電極１９とドレイン電極２１との間で沿面放電が発生することを抑制するため、外周部２からセル部１の外縁部上まで形成されている。具体的には、保護膜５０は、Ａｌ−Ｓｉ層１９ｃのうちのＮｉメッキ層１９ｄおよびＡｕ層１９ｅから露出する部分を覆い、かつＮｉメッキ層１９ｄおよびＡｕ層１９ｅを露出させるように形成されている。本実施形態では、このように保護膜５０が形成されており、保護膜５０の下方にもトレンチゲート構造が位置する構成とされている。
Furthermore, a
以下では、セル部１のうちの保護膜５０の下方に位置する部分を第１セル部１ａとし、セル部１のうちの保護膜５０の下方と異なる部分に位置する部分を第２セル部１ｂとして説明する。なお、図１に示されるように、セル部１を囲むように外周部２が配置されているため、第１セル部１ａは、第２セル部１ｂを囲むように位置している。
In the following, a portion of the
以上が本実施形態のＳｉＣ半導体装置における基本的な構成である。なお、本実施形態では、Ｎ＋型、Ｎ−型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。 The above is the basic configuration in the SiC semiconductor device of the present embodiment. In the present embodiment, the N + type and the N − type correspond to the first conductivity type, and the P type and the P + type correspond to the second conductivity type.
上記ＳｉＣ半導体装置は、ＭＯＳＦＥＴ素子をオンするときには、ゲート電極１７に対してトレンチゲート構造における閾値電圧Ｖｔ以上の電圧を印加することにより、ゲートトレンチ１６の側面に位置するベース領域１３の表面部にチャネル領域を形成する。これにより、ソース電極１９からソース領域１４に電子が注入されて、当該電子がソース領域１４からチャネル領域、ドリフト層１２を介してドレイン電極２１に流れる。このようにして、ソース電極１９とドレイン電極２１との間に電流が流れてオン状態となる。
In the SiC semiconductor device, when the MOSFET element is turned on, a voltage equal to or higher than the threshold voltage Vt in the trench gate structure is applied to the
また、逆バイアス時には、繋ぎ部２ｂでは、リサーフ層４０が形成されていることで等電位線のせり上がりが抑制されて、ガードリング部２ａ側に向かうようにされる。そして、ガードリング部２ａでは、ガードリング３１によって等電位線の間隔が外周方向に向かって広がりながら終端させられるようになり、ガードリング部２ａでも所望の耐圧を得ることができる。したがって、所望の耐圧を得ることが可能なＳｉＣ半導体装置とすることができる。
Further, at the time of reverse bias, in the
そして、本実施形態のＳｉＣ半導体装置は、オン状態である際、第１セル部１ａは、第２セル部１ｂよりも電流密度が小さくなるように構成されている。
When the SiC semiconductor device of the present embodiment is in the on state, the
具体的には、第１セル部１ａでは、第２セル部１ｂよりもソース領域１４の形成密度が疎となるように形成されている。より詳しくは、図２および図３に示されるように、第２セル部１ｂでは、ゲートトレンチ１６の側面における両側にソース領域１４が形成されている。これに対し、第１セル部１ａでは、ゲートトレンチ１６の側面における一方の側面のみにソース領域１４が形成されている。本実施形態では、第１セル部１ａでは、ソース領域１４は、各ゲートトレンチ１６の側面における一方の側面のうちのそれぞれ第２セル部１ｂ側に形成されている。つまり、第１セル部１ａでは、ソース領域１４は、各ゲートトレンチ１６に対して同じ側に形成されている。
Specifically, in the
なお、図３は、積層方向から視た平面模式図であり、コンタクト領域１３ａ、ソース領域１４、ゲート電極１７、ゲート絶縁膜１８、コンタクトホール１８ｂの位置関係を示す平面模式図である。また、図３は断面図ではないが、理解をし易くするためにソース領域１４、ゲート電極１７およびゲート絶縁膜１８にそれぞれハッチングを施してある。但し、ゲート絶縁膜１８は、ゲートトレンチ１６の壁面に沿って配置される部分のみにハッチングを施しており、ソース領域１４の表面等を覆う部分にはハッチングを施していない。
3 is a schematic plan view seen from the stacking direction, and is a schematic plan view showing the positional relationship between the
ここで、第１セル部１ａおよび第２セル部１ｂが同じ電流密度とされている従来のＳｉＣ半導体装置（以下では、単に従来のＳｉＣ半導体装置ともいう）がオン状態である場合の温度分布および応力分布について、図４、図５Ａおよび図５Ｂを参照しつつ説明する。なお、図４は、ソース電極１９上にはんだ６０を配置した場合のシミュレーション結果であり、ソース領域１４等の詳細な構成要素は省略して示してある。また、図５Ａおよび図５Ｂ中の数値は、ミーゼス応力を示している。
Here, the temperature distribution when the conventional SiC semiconductor device in which the
まず、図４に示されるように、従来のＳｉＣ半導体装置をオン状態にすると、保護膜５０の熱伝導率がソース電極１９より低く放熱性が低いため、第１セル部１ａの方が第２セル部１ｂよりも温度が高くなっていることが確認される。そして、図５Ａおよび図５Ｂに示されるように、第１セル部１ａでは、第２セル部１ｂよりソース電極１９に発生する熱応力が大きく、ゲート絶縁膜１８に印加される熱応力が大きくなっていることが確認される。つまり、第１セル部１ａでは、第２セル部１ｂより温度が高くなるために、ゲート絶縁膜１８に大きな熱応力が印加されていることが確認される。
First, as shown in FIG. 4, when the conventional SiC semiconductor device is turned on, the thermal conductivity of the
このため、本実施形態では、上記のように、第１セル部１ａでは、第２セル部１ｂよりもソース領域１４の形成密度が疎となるように形成されている。したがって、ＳｉＣ半導体装置がオン状態である際、第１セル部１ａでは、第２セル部１ｂより電流密度が小さくなり、温度が高くなることを抑制できるため、ゲート絶縁膜１８が破壊されることを抑制できる。
For this reason, in the present embodiment, as described above, the formation density of the
以上説明したように、本実施形態では、第１セル部１ａでは、第２セル部１ｂよりもソース領域１４の形成密度が疎となるように形成されている。このため、ＳｉＣ半導体装置がオン状態である際、第１セル部１ａでは、第２セル部１ｂよりも電流密度が小さくなり、温度が高くなることを抑制できる。したがって、第１セル部１ａにおいて、ゲート絶縁膜１８に大きな応力が印加されて当該ゲート絶縁膜１８が破壊されることを抑制できる。
As described above, in the present embodiment, in the
また、第１セル部１ａでは、第２セル部１ｂよりもソース領域１４の形成密度が疎となるようにしているが、ソース領域１４が形成されている。つまり、第１セル部１ａにも電流が流れるようにしている。このため、オン電圧が高くなることを抑制しつつ、ゲート絶縁膜１８が破壊されることを抑制できる。
Further, in the
さらに、第１セル部１ａでは、ソース領域１４は、各ゲートトレンチ１６における同じ側の側面に形成されている。このため、ソース領域１４が各ゲートトレンチ１６に対して異なる側の側面に形成されている場合と比較して、各ゲートトレンチ１６（すなわち、トレンチゲート構造）に対してソース領域１４に起因する熱応力が均等に印加されるようにでき、各トレンチゲート構造の特性がばらつくことを抑制できる。
Furthermore, in the
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ソース領域１４の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
Second Embodiment
The second embodiment will be described. The present embodiment is the same as the first embodiment except that the shape of the
本実施形態では、図６および図７に示されるように、第１セル部１ａでは、第２セル部１ｂと同様に、ゲートトレンチ１６の側面における両側にソース領域１４が形成されている。しかしながら、第１セル部１ａでは、ソース領域１４は、ゲート電極１７の延設方向に沿って分離して形成されている。つまり、第１セル部１ａでは、ソース領域１４は、ゲート電極１７の延設方向に沿って選択的に形成されている。本実施形態では、ソース領域１４は、ゲート電極１７の延設方向に沿って隣合うソース領域１４同士の間隔が等しくなるように形成されている。
In the present embodiment, as shown in FIGS. 6 and 7, in the
なお、図６および図７は、積層方向から視た平面模式図であり、コンタクト領域１３ａ、ソース領域１４、ゲート電極１７、ゲート絶縁膜１８、コンタクトホール１８ｂの位置関係を示す平面模式図である。また、図６および図７は断面図ではないが、理解をし易くするためにソース領域１４、ゲート電極１７およびゲート絶縁膜１８にハッチングを施してある。但し、ゲート絶縁膜１８は、ゲートトレンチ１６の壁面に沿って配置される部分のみにハッチングを施しており、ソース領域１４の表面等を覆う部分にはハッチングを施していない。
6 and 7 are schematic plan views seen from the stacking direction, and are schematic plan views showing the positional relationship between the
このような構成としても、ＳｉＣ半導体装置をオン状態とした際、第１セル部１ａでは、第２セル部１ｂよりも電流密度が低くなるため、上記第１実施形態と同様の効果を得ることができる。
Even with such a configuration, when the SiC semiconductor device is turned on, the current density is lower in the
また、ソース領域１４は、ゲート電極１７の延設方向に沿って隣合うソース領域１４同士の間隔が等しくなるように形成されている。このため、隣合うソース領域１４同士の間隔が等しくない場合と比較して、各ゲートトレンチ１６（すなわち、トレンチゲート構造）に対してソース領域１４に起因する熱応力がほぼ均等に印加され、各トレンチゲート構造の特性がばらつくことを抑制できる。
The
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、ソース領域１４の形状を変更したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。
Third Embodiment
A third embodiment will be described. The present embodiment is the same as the second embodiment except that the shape of the
本実施形態では、図８および図９に示されるように、第１セル部１ａでは、第２実施形態と同様に、ソース領域１４が選択的に形成されている。そして、第１セル部１ａでは、ソース領域１４は、外周部２側の方が第２セル部１ｂ側より形成密度が疎となるように形成されている。本実施形態では、ソース領域１４は、外周部２側の方が第２セル部１ｂ側よりゲート電極１７の延設方向に沿って隣合うソース領域１４同士の間隔が広くされている。
In the present embodiment, as shown in FIGS. 8 and 9, in the
なお、図８および図９は、積層方向から視た平面模式図であり、コンタクト領域１３ａ、ソース領域１４、ゲート電極１７、ゲート絶縁膜１８、コンタクトホール１８ｂの位置関係を示す平面模式図である。また、図８および図９は断面図ではないが、理解をし易くするためにソース領域１４、ゲート電極１７およびゲート絶縁膜１８にハッチングを施してある。但し、ゲート絶縁膜１８は、ゲートトレンチ１６の壁面に沿って配置される部分のみにハッチングを施しており、ソース領域１４の表面等を覆う部分にはハッチングを施していない。
8 and 9 are schematic plan views as viewed from the stacking direction, and are schematic plan views showing the positional relationship between the
これによれば、第１セル部１ａにおいて、さらにゲート絶縁膜１８が破壊されることを抑制できる。すなわち、図４に示されるように、第１セル部１ａ内にも温度勾配があり、第１セル部１ａは、第２セル部１ｂ側より外周部２側の方が温度が高くなり易い。
According to this, it is possible to suppress further destruction of the
このため、第１セル部１ａでは、外周部２側が第２セル部１ｂ側よりソース領域１４の形成密度が疎とされることにより、当該外周部２側の部分の電流密度を小さくできる。したがって、第１セル部１ａにおける外周部２側の温度が高くなることを抑制でき、さらにゲート絶縁膜１８が破壊されることを抑制できる。また、第１セル部１ａでは、第２セル部１ｂ側が外周部２側よりソース領域１４の形成密度が密となるように形成されることにより、第１セル部１ａの全体が外周部２側と同じようにソース領域１４が形成されている場合と比較して、オン電圧の低減を図ることができる。
For this reason, in the
（第４実施形態）
第４実施形態について説明する。本実施形態は、第２実施形態に対し、コンタクトホール１８ｂの形状を変更したものであり、その他に関しては上記第２実施形態と同様であるため、ここでは説明を省略する。
Fourth Embodiment
A fourth embodiment will be described. The present embodiment is the same as the second embodiment except that the shape of the
本実施形態では、図１０に示されるように、第１セル部１ａでは、コンタクトホール１８ｂは、隣合うゲート電極１７の間の領域に複数形成されている。つまり、第１セル部１ａでは、コンタクトホール１８ｂは、ゲート電極１７の延設方向に沿って複数形成されている。そして、ゲート電極１７の延設方向に沿った隣合うソース領域１４は、異なるコンタクトホール１８ｂから露出している。つまり、第１セル部１ａでは、ソース領域１４が形成されていない部分にはコンタクトホール１８ｂが形成されていない。
In the present embodiment, as shown in FIG. 10, in the
なお、図１０は、積層方向から視た平面模式図であり、コンタクト領域１３ａ、ソース領域１４、ゲート電極１７、ゲート絶縁膜１８、コンタクトホール１８ｂの位置関係を示す平面模式図である。また、図１０は断面図ではないが、理解をし易くするためにソース領域１４、ゲート電極１７およびゲート絶縁膜１８にハッチングを施してある。但し、ゲート絶縁膜１８は、ゲートトレンチ１６の壁面に沿って配置される部分のみにハッチングを施しており、ソース領域１４の表面等を覆う部分にはハッチングを施していない。
10 is a schematic plan view seen from the stacking direction, and is a schematic plan view showing the positional relationship between the
これによれば、第１セル部１ａでは、ゲート絶縁膜１８が破壊されることをさらに抑制できる。すなわち、図２に示されるように、ゲート絶縁膜１８は、コンタクトホール１８ｂに埋め込まれたソース電極１９と接するが、コンタクトホール１８ｂが形成されていなければソース電極１９と接しない。このため、ソース領域１４を露出させない領域にコンタクトホール１８ｂを形成しないようにすることにより、ゲート絶縁膜１８のうちのソース電極１９と接する部分を低減でき、ゲート絶縁膜１８が破壊されることを抑制できる。
According to this, in the
なお、このＳｉＣ半導体装置では、ソース領域１４が形成されていない領域にコンタクトホール１８ｂを形成しないものであり、ソース領域１４とソース電極１９との接触領域は変化しない。このため、本実施形態では、オン電圧が増加することを抑制しつつ、さらにゲート絶縁膜１８が破壊されることを抑制できる。
In this SiC semiconductor device,
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対し、ベース領域１３の濃度を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
Fifth Embodiment
A fifth embodiment will be described. The present embodiment is the same as the first embodiment except that the concentration of the
本実施形態では、図１１に示されるように、第１セル部１ａには、ゲートトレンチ１６の側面の両側にソース領域１４が形成されている。また、特に図示しないが、本実施形態では、第１セル部１ａのソース領域１４は、第２セル部１ｂのソース領域１４と同様に、ゲート電極１７の延設方向に沿ってそれぞれ形成されている。つまり、第１セル部１ａおよび第２セル部１ｂでは、ソース領域１４が同じ形状とされている。
In the present embodiment, as shown in FIG. 11,
そして、本実施形態では、第１セル部１ａでは、第２セル部１ｂよりもベース領域１３の不純物濃度が高くされ、例えば、不純物濃度が３．０×１０１７〜１．０×１０１８ｃｍ３程度とされている。なお、このようなベース領域１３は、例えば、第１セル部１ａおよび第２セル部１ｂに対して、例えば、ｐ型不純物濃度が２．０×１０１７／ｃｍ３程度となるベース領域１３が形成されるようにｐ型不純物をイオン注入した後、第１セル部１ａに対してさらにｐ型不純物をイオン注入することによって形成される。また、図１１中では、第２セル部１ｂのベース領域１３をｐとして示し、第１セル部１ａのベース領域を第２セル部１ｂのベース領域１３より不純物濃度が高いことを明確に示すためにｐ＋として示している。但し、図１１中では、第１セル部１ａのベース領域１３は、第２セル部１ｂのベース領域１３より不純物濃度が高いことを示すためにｐ＋と表記しているが、例えば、同じｐ＋で表記されたコンタクト領域１３ａよりは不純物濃度が低くされている。つまり、図１１では、第１セル部１ａのベース領域１３をｐ＋として示しているが、この表記は、コンタクト領域１３ａ等と同じ不純物濃度であることを示しているのではなく、第１セル部１ａのベース領域１３が第２セル部１ｂのベース領域１３より不純物濃度が高いことを単に示すだけのものである。
Then, in the present embodiment, in the
これによれば、第１セル部１ａでは、第２セル部１ｂよりベース領域１３の不純物濃度が高くされている。このため、第１セル部１ａでは、第２セル部１ｂよりトレンチゲート構造における閾値電圧Ｖｔの絶対値が大きくなり、飽和電流が小さくなる。したがって、このようなＳｉＣ半導体装置としても、第１セル部１ａでは第２セル部１ｂより電流密度が小さくなるため、上記第１実施形態と同様の効果を得ることができる。
According to this, in the
（第６実施形態）
第６実施形態について説明する。本実施形態は、第５実施形態に対し、第１セル部１ａにおけるベース領域１３の濃度を変更したものであり、その他に関しては第５実施形態と同様であるため、ここでは説明を省略する。
Sixth Embodiment
A sixth embodiment will be described. The present embodiment is the same as the fifth embodiment except that the concentration of the
本実施形態のＳｉＣ半導体装置は、基本的な構成は上記第５実施形態と同様である。但し、本実施形態では、第１セル部１ａでは、第２セル部１ｂ側より外周部２側の方がベース領域１３の不純物濃度が高くされている。より詳しくは、第１セル部１ａでは、第２セル部１ｂ側から外周部２側に向かってベース領域１３の不純物濃度が次第に高くなるように形成されている。
The basic configuration of the SiC semiconductor device of the present embodiment is the same as that of the fifth embodiment. However, in the present embodiment, in the
これによれば、上記第３実施形態と同様に、第１セル部１ａでは、外周部２側が第２セル部１ｂ側より電流密度が小さくなるため、当該外周部２側の部分の温度が高くなることを抑制でき、さらにゲート絶縁膜１８が破壊されることを抑制できる。また、第１セル部１ａでは、第２セル部１ｂ側が外周部２側より電流密度が高くなるため、第１セル部１ａのベース領域１３が外周部２側の不純物濃度で一定とされている場合と比較して、オン電圧の低減を図ることができる。
According to this, as in the third embodiment, in the
なお、このようなＳｉＣ半導体装置は、例えば、第１セル部１ａにおいて、適宜マスクを変更してイオン注入を複数回行う等し、第２セル部１ｂ側から外周部２側に向かって次第に不純物濃度が高くなるようにすることで形成される。
In such a SiC semiconductor device, for example, in the
（第７実施形態）
第７実施形態について説明する。本実施形態は、第１実施形態に対し、第１セル部１ａにおけるゲート絶縁膜１８の厚さを変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
Seventh Embodiment
A seventh embodiment will be described. The present embodiment is the same as the first embodiment except that the thickness of the
本実施形態では、図１２に示されるように、第１セル部１ａでは、第２セル部１ｂよりゲート絶縁膜１８が厚くされている。なお、このようなゲート絶縁膜１８は、例えば、次のように製造される。すなわち、まず、第１セル部１ａおよび第２セル部１ｂのゲートトレンチ１６に熱酸化等によってゲート絶縁膜１８を形成する。次に、第２セル部１ｂのゲートトレンチ１６に対し、酸素不透過性の窒化膜等で構成される保護膜を形成する。その後、再び熱酸化等を行い、第１セル部１ａのゲートトレンチ１６に形成されたゲート絶縁膜１８を厚くする。以上のようにして、第１セル部１ａでは、第２セル部１ｂよりゲート絶縁膜１８が厚くされたＳｉＣ半導体装置が製造される。
In the present embodiment, as shown in FIG. 12, in the
これによれば、第１セル部１ａでは、第２セル部１ｂよりゲート絶縁膜１８が厚くされているため、上記第５実施形態と同様に、トレンチゲート構造における閾値電圧Ｖｔの絶対値が大きくなり、飽和電流が小さくなる。このため、このようなＳｉＣ半導体装置としても、第１セル部１ａでは第２セル部１ｂより電流密度が小さくなるため、上記第１実施形態と同様の効果を得ることができる。
According to this, in the
また、本実施形態では、第１セル部１ａでは、ゲート絶縁膜１８を厚くしているため、当該ゲート絶縁膜１８の破壊耐量を高くできる。したがって、さらに第１セル部１ａにおいて、ゲート絶縁膜１８が破壊されることを抑制できる。
Further, in the present embodiment, since the
（第８実施形態）
第８実施形態について説明する。本実施形態は、第７実施形態に対し、第１セル部１ａにおけるゲート絶縁膜１８の膜厚を変更したものであり、その他に関しては第７実施形態と同様であるため、ここでは説明を省略する。
Eighth Embodiment
An eighth embodiment will be described. The present embodiment is the same as the seventh embodiment except that the film thickness of the
本実施形態では、図１３に示されるように、第１セル部１ａでは、外周部２側の方が第２セル部１ｂ側よりゲート絶縁膜１８が厚くされている。
In this embodiment, as shown in FIG. 13, in the
これによれば、上記第３実施形態と同様に、第１セル部１ａでは、外周部２側が第２セル部１ｂ側より電流密度が小さくなるため、当該外周部２側の部分の温度が高くなることを抑制でき、さらにゲート絶縁膜１８が破壊されることを抑制できる。また、第１セル部１ａでは、第２セル部１ｂ側が外周部２側より電流密度が高くなるため、第１セル部１ａのゲート絶縁膜１８が外周部２側のゲート絶縁膜１８と同じ厚さとされている場合と比較して、オン電圧の低減を図ることができる。
According to this, as in the third embodiment, in the
（第９実施形態）
第９実施形態について説明する。本実施形態は、第１実施形態に対し、第１セル部１ａにおいて、隣合うゲートトレンチ１６の間隔を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
The ninth embodiment
A ninth embodiment will be described. The present embodiment is the same as the first embodiment except that the distance between the
本実施形態では、図１４に示されるように、第１セル部１ａでは、第２セル部１ｂより隣合うゲートトレンチ１６の間隔が広くされている。なお、図１４は、積層方向から視た平面模式図であり、コンタクト領域１３ａ、ソース領域１４、ゲート電極１７、ゲート絶縁膜１８、コンタクトホール１８ｂの位置関係を示す平面模式図である。また、図１４は断面図ではないが、理解をし易くするためにソース領域１４、ゲート電極１７およびゲート絶縁膜１８にハッチングを施してある。但し、ゲート絶縁膜１８は、ゲートトレンチ１６の壁面に沿って配置される部分のみにハッチングを施しており、ソース領域１４の表面等を覆う部分にはハッチングを施していない。
In the present embodiment, as shown in FIG. 14, in the
このような構成としても、第１セル部１ａでは、第２セル部１ｂより電流密度が小さくなるため、上記第１実施形態と同様の効果を得ることができる。また、特に図示しないが、上記９実施形態において、第１セル部１ａでは、第２セル部１ｂ側から外周部２側に向かって隣合うゲートトレンチ１６の間隔が徐々に広くなるようにしてもよい。
Even with such a configuration, in the
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the above-described embodiment, and appropriate modifications can be made within the scope of the claims.
例えば、上記各実施形態では、ＳｉＣ半導体装置を例に挙げて説明した。しかしながら、ＳｉＣ半導体装置は１例であり、その他の半導体材料、すなわちシリコンや化合物半導体を用いた半導体装置に上記各実施形態を適用することもできる。 For example, in each of the above embodiments, the SiC semiconductor device has been described as an example. However, the SiC semiconductor device is an example, and the above embodiments can be applied to semiconductor devices using other semiconductor materials, that is, silicon and compound semiconductors.
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴ素子を例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴ素子としてもよい。また、上記各実施形態は、半導体素子としてのＭＯＳＦＥＴ素子に加えて、同様の構造のＩＧＢＴ素子に対しても適用することができる。ＩＧＢＴ素子は、上記各実施形態に対して基板１１の導電型をｎ型からｐ型に変更するだけであり、その他の構造は上記各実施形態と同様である。さらに、縦型のＭＯＳＦＥＴ素子としてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。
In each of the above embodiments, an n-channel MOSFET element in which the first conductivity type is n-type and the second conductivity type is p-type is described as an example, but the conductivity type of each component is inverted. It may be a p-channel type MOSFET element. In addition to the MOSFET element as a semiconductor element, the above embodiments can be applied to an IGBT element having a similar structure. The IGBT element only changes the conductivity type of the
さらに、上記各実施形態では、ソース領域１４がイオン注入によって形成される場合を想定しているが、ソース領域１４をエピタキシャル成長によって形成することもできる。
Furthermore, in the above embodiments, it is assumed that the
また、上記第１実施形態において、第１セル部１ａでは、ソース領域１４は、ゲートトレンチ１６の側面における一方の側面のうちの外周部２側に形成されていてもよい。また、第１セル部１ａでは、ゲートトレンチ１６の側面における第２セル部１ｂ側にソース領域１４が形成されている部分と、外周部２側に形成されている部分とが混在していてもよい。また、上記第２実施形態では、ゲート電極１７の延設方向に沿って隣合うソース領域１４同士の間隔が等しくなるように形成されていなくてもよい。上記第４実施形態では、ゲート電極１７の延設方向に沿った隣合うソース領域１４は、一部が異なるコンタクトホール１８ｂから露出していればよい。つまり、ゲート電極１７の延設方向に沿った隣合うソース領域１４は、一部が同じコンタクトホール１８ｂから露出していてもよい。これらのような構成としても、第１セル部１ａでは、第２セル部１ｂよりも電流密度が小さくなるため、第１セル部１ａでゲート絶縁膜１８が破壊されることを抑制できる。
In the first embodiment, in the
さらに、上記第１実施形態において、図１５に示されるように、バリアメタル１９ｂの上にＷ（タングステン）プラグ１９ｆを形成し、バリアメタル４１ａの上にＷプラグ４１ｃを形成するようにしてもよい。このＷプラグ１９ｆ、４１ｃは、Ａｌ−Ｓｉ層１９ｃ、４１ｂの下地面の平坦化を行ってコンタクトホール１８ｂ、２０ｂ内へのＡｌ−Ｓｉ層１９ｃ、４１ｂの入り込みを少なくする役割を果たすものである。また、Ｗプラグ１９ｆ、４１ｃは、Ａｌよりも融点が高い材料でコンタクトホール１８ｂ、２０ｂ内を埋め込む役割も果たすものである。コンタクトホール１８ｂ、２０ｂ内へのＡｌ−Ｓｉ層１９ｃ、４１ｂの入り込みを少なくすると、Ａｌ−Ｓｉ層１９ｃ、４１ｂが伸縮する際、もしくは、発熱によって溶融してから固化する際に、平坦面上で伸縮もしくは固化するだけとなる。このため、層間絶縁膜２０に対して加えられる応力が抑制される。また、Ｗの融点がＡｌよりも高いことから、コンタクトホール１８ｂ、２０ｂ内にＷプラグ１９ｃ、４１ｂを配置しても、半導体素子の発熱によって溶融することが生じにくいため、溶融してから固化するという現象が発生することを抑制できる。よって、層間絶縁膜２０に対して加えられる応力が更に抑制される。なお、特に図示しないが、他の実施形態においても、Ｗプラグ１９ｆ、４１ｃを形成するようにしてもよい。
Furthermore, in the first embodiment, as shown in FIG. 15, a W (tungsten)
そして、上記各実施形態を適宜組み合わせることができる。例えば、上記第２実施形態を上記第５〜第９実施形態に組み合わせ、第１セル部１ａでは、ゲート電極１７の延設方向に沿って複数のソース領域１４が離れて形成されていてもよい。また、上記第３実施形態を上記第５〜第９実施形態に組み合わせ、第１セル部１ａでは、ソース領域１４は、外周部２側の方が第２セル部１ｂ側よりソース領域１４同士の間隔が広くされるようにしてもよい。さらに、上記第４実施形態を上記第５〜第９実施形態に組み合わせ、ゲート電極１７の延設方向に沿った隣合うソース領域１４は、異なるコンタクトホール１８ｂから露出するようにしてもよい。また、上記第５、第６実施形態を上記第７〜第９実施形態に組み合わせ、第１セル部１ａは、第２セル部１ｂよりベース領域１３の不純物濃度が高くされていてもよい。そして、上記第７、第８実施形態を上記第９実施形態に組み合わせ、第１セル部１ａは、第２セル部１ｂよりゲート絶縁膜１８が厚く形成されていてもよい。さらに、上記各実施形態を組み合わせたもの同士を適宜組み合わせてもよい。
And each said embodiment can be combined suitably. For example, the second embodiment may be combined with the fifth to ninth embodiments, and in the
１ａ 第１セル部
１ｂ 第２セル部
１１ 基板（第２高不純物濃度領域）
１２ ドリフト層
１３ ベース領域
１４ ソース領域（第１高不純物濃度領域）
１７ ゲート電極
１８ ゲート絶縁膜
１８ａ コンタクトホール
１９ 第１電極（ソース電極）
２１ 第２電極（ドレイン電極）
５０ 保護膜
1a
12
17
21 Second electrode (drain electrode)
50 protective film
Claims (15)
第１導電型のドリフト層（１２）と、
前記ドリフト層上に形成された第２導電型のベース領域（１３）と、
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の第１高不純物濃度領域（１４）と、
前記第１高不純物濃度領域と前記ドリフト層との間に挟まれた前記ベース領域の表面を含んで形成されたゲート絶縁膜（１８）と、前記ゲート絶縁膜上に配置されたゲート電極（１７）と、を有する前記ゲート構造と、
前記ドリフト層を挟んで前記ベース領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の第２高不純物濃度領域（１１）と、
前記ゲート絶縁膜のうちの前記ゲート電極が配置される部分と異なる部分に形成されたコンタクトホール（１８ａ）に埋め込まれて前記ベース領域および前記第１高不純物濃度領域と電気的に接続される第１電極（１９）と、
前記第２高不純物濃度領域と電気的に接続される第２電極（２１）と、
一部の前記ゲート構造上に位置する状態で配置され、前記第１電極より熱伝導率が低い材料で構成された前記保護膜と、を備え、
前記ゲート電極に所定の電圧が印加されると、前記ベース領域のうちの前記ゲート絶縁膜を介して前記ゲート電極と接する部分にチャネル領域が形成され、前記第１高不純物濃度領域、前記チャネル領域および前記ドリフト層を介して前記第１電極と前記第２電極との間に電流が流れるオン状態となり、
前記保護膜の下方の領域を第１セル部（１ａ）、前記保護膜の下方と異なる領域を第２セル部（１ｂ）とすると、
前記第１セル部は、オン状態である際、前記第２セル部より電流密度が小さくなる構成とされている半導体装置。 A semiconductor device having a plurality of gate structures, wherein a part of the gate structures is located below a protective film (50),
A first conductivity type drift layer (12),
A base region (13) of the second conductivity type formed on the drift layer;
A first high impurity concentration region (14) of the first conductivity type formed in a surface layer portion of the base region and having an impurity concentration higher than that of the drift layer;
A gate insulating film (18) formed to include the surface of the base region sandwiched between the first high impurity concentration region and the drift layer; and a gate electrode (17) disposed on the gate insulating film The gate structure having
A second high impurity concentration region (11) of a first conductivity type or a second conductivity type formed on the opposite side of the drift region to the base region and having an impurity concentration higher than that of the drift layer;
The gate insulating film is buried in a contact hole (18a) formed in a portion different from the portion where the gate electrode is disposed, and electrically connected to the base region and the first high impurity concentration region. 1 electrode (19),
A second electrode (21) electrically connected to the second high impurity concentration region;
And a protective film disposed on a portion of the gate structure and made of a material having a thermal conductivity lower than that of the first electrode,
When a predetermined voltage is applied to the gate electrode, a channel region is formed in a portion of the base region in contact with the gate electrode via the gate insulating film, the first high impurity concentration region, the channel region And current flows between the first electrode and the second electrode through the drift layer.
Assuming that a region under the protective film is a first cell portion (1a) and a region different from the lower portion of the protective film is a second cell portion (1b),
The semiconductor device according to claim 1, wherein the first cell portion is configured to have a smaller current density than the second cell portion when in an on state.
前記第２セル部は、前記積層方向から視たとき、前記第１高不純物濃度領域が前記ゲート電極の両側にそれぞれ形成されており、
前記第１セル部は、前記積層方向から視たとき、前記第１高不純物濃度領域が前記ゲート電極の片側に形成されている請求項２に記載の半導体装置。 The gate electrode is extended along one direction intersecting the stacking direction of the drift layer and the base region,
When viewed in the stacking direction, the second cell portion has the first high impurity concentration regions formed on both sides of the gate electrode, respectively.
The semiconductor device according to claim 2, wherein the first high impurity concentration region is formed on one side of the gate electrode when viewed in the stacking direction in the first cell portion.
前記第２セル部は、前記一方向に沿って前記第１高不純物濃度領域が延設され、
前記第１セル部は、前記一方向に沿って複数の前記第１高不純物濃度領域が離れて形成されている請求項２ないし４のいずれか１つに記載の半導体装置。 The gate electrode is extended along one direction intersecting the stacking direction of the drift layer and the base region,
In the second cell portion, the first high impurity concentration region is extended along the one direction;
The semiconductor device according to any one of claims 2 to 4, wherein the first cell portion is formed such that a plurality of the first high impurity concentration regions are separated along the one direction.
前記第１セル部および前記第２セル部は、前記ゲート電極を複数有し、
前記第１セル部は、前記第２セル部より隣合う前記ゲート電極同士の間隔が広くされている請求項１ないし１３のいずれか１つに記載の半導体装置。 The gate electrode is extended along one direction intersecting the stacking direction of the drift layer and the base region,
The first cell unit and the second cell unit have a plurality of the gate electrodes,
The semiconductor device according to any one of claims 1 to 13, wherein an interval between the gate electrodes adjacent to each other in the first cell portion is wider than that in the second cell portion.
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