JP2019102560A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体装置の性能を向上させる。【解決手段】半導体基板SBの一部であるフィンFA上に複数のゲートパターンGP1を形成し、隣接するゲートパターンGP1間に、酸化金属膜を含むゲート絶縁膜GF1を形成する。次に、隣接するゲートパターンGP1間を埋め込むように、ゲート絶縁膜GF1上に、メモリゲート電極(MG)を形成する。次に、複数のゲートパターンGP1を選択的に除去することで、メモリゲート電極(MG)の側面に、ゲート絶縁膜GF1を介して、ゲートパターン(GP2)を形成する。次に、メモリゲート電極(MG)およびゲートパターン(GP2)から露出しているフィンFAにイオン注入することで、フィンFAにエクステンション領域(EXD)を形成する。エクステンション領域(EXD)の形成時に、フィンFAの側面にゲート絶縁膜GF1が形成されていないため、イオン注入が阻害されない。【選択図】図16
Description
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
動作速度の高速化、リーク電流および消費電力の低減、並びに、半導体素子の微細化が可能な電界効果トランジスタとして、フィン型トランジスタが知られている。フィン型トランジスタ(FINFET:FIN Field Effect Transistor)は、例えば、半導体基板上に突出した半導体層をチャネル領域として有し、この突出した半導体層上を跨ぐように形成されたゲート電極を有する半導体素子である。
また、電気的に書込・消去が可能な不揮発性メモリとして、フラッシュメモリまたはEEPROM(Electrically Erasable and Programmable Read Only Memory)が広く使用されている。これらの記憶装置は、MISFET(Metal Insulator Semiconductor Field Effect Transistor)のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有しており、浮遊ゲートまたはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積層への電荷の注入および放出によって、MISFETのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリは、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)型トランジスタとも呼ばれる。また、MONOS型トランジスタをメモリ用トランジスタとして用い、更に制御用トランジスタを追加したスプリットゲート型メモリセルが広く用いられている。
特許文献1には、MONOS型トランジスタを含むスプリットゲート型メモリセルを、FINFET構造で形成する技術が開示されている。
特許文献2には、スプリットゲート型メモリセルにおいて、MONOS型トランジスタのゲート電極を、制御用トランジスタのゲート電極とダミーパターンとの間に埋め込むことで形成する技術が開示されている。
MONOS型トランジスタを含むスプリットゲート型メモリセルをフィン構造で形成する場合、メモリセルの性能を向上させるため、フィンへのイオン注入の制御性を高める技術、または、フィン表面にエピタキシャル層を安定して形成させる技術などが望まれる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、半導体基板の一部である突出部上に複数の第1ゲートパターンを形成する工程、隣接する第1ゲートパターン間に、酸化金属膜を含む第1ゲート絶縁膜を形成する工程、および、隣接する第1ゲートパターン間を埋め込むように、第1ゲート絶縁膜上に、メモリゲート電極を形成する工程を有する。また、半導体装置の製造方法は、複数の第1ゲートパターンを選択的に除去することで、メモリゲート電極の側面に、第1ゲート絶縁膜を介して、第2ゲートパターンを形成する工程、メモリゲート電極および第2ゲートパターンから露出している突出部にイオン注入することで、突出部に不純物領域を形成する工程を有する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
(実施の形態1)
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置(半導体チップ)のレイアウト構成について説明する。図1は、本実施の形態における半導体チップCHPのレイアウト構成例を示す概略図である。図1において、半導体チップCHPは、不揮発性メモリ回路C1、CPU(Central Processing Unit)回路C2、RAM(Random Access Memory)回路C3、アナログ回路C4およびI/O(Input/Output)回路C5を有する。
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置(半導体チップ)のレイアウト構成について説明する。図1は、本実施の形態における半導体チップCHPのレイアウト構成例を示す概略図である。図1において、半導体チップCHPは、不揮発性メモリ回路C1、CPU(Central Processing Unit)回路C2、RAM(Random Access Memory)回路C3、アナログ回路C4およびI/O(Input/Output)回路C5を有する。
不揮発性メモリ回路C1は、記憶情報を電気的に書き換え可能なEEPROMおよびフラッシュメモリなど有し、半導体素子として、例えばMONOS型トランジスタが形成されている領域である。
CPU回路C2は、1.5V程度の電圧で駆動するロジック回路を有し、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧MISFETが形成されている領域である。
RAM回路C3は、SRAM(Static RAM)を有し、半導体素子として、CPU回路C2とほぼ同様の構造の低耐圧MISFETが形成されている領域である。
アナログ回路C4は、アナログ回路を有し、半導体素子として、低耐圧MISFETよりも耐圧が高く、且つ、6V程度の電圧で駆動する高耐圧MISFET、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
I/O回路C5は、入出力回路を有し、半導体素子として、アナログ回路C4とほぼ同様の高耐圧MISFETが形成されている領域である。
<半導体装置のデバイス構造>
以下に、図2〜図4を用いて、本実施の形態の半導体装置の構造について説明する。図2は、図1の不揮発性メモリ回路C1の一部の平面図である。図3は、不揮発性メモリ回路C1の一部である2つのメモリセルMCの斜視図である。図4は、図2のA−A線およびB−B線に対応する断面図を示している。
以下に、図2〜図4を用いて、本実施の形態の半導体装置の構造について説明する。図2は、図1の不揮発性メモリ回路C1の一部の平面図である。図3は、不揮発性メモリ回路C1の一部である2つのメモリセルMCの斜視図である。図4は、図2のA−A線およびB−B線に対応する断面図を示している。
図2〜図4に示すように、不揮発性メモリ回路C1には、X方向に延在する複数のフィンFAが、Y方向に等間隔に配置されている。X方向およびY方向は、半導体基板SBの主面に沿う方向であり、X方向はY方向に対して直交している。すなわち、X方向はフィンFAの長辺方向であり、Y方向はフィンFAの短辺方向である。フィンFAは、半導体基板SBの一部であり、半導体基板SBの主面から選択的に突出した直方体の突出部(凸部)である。
複数のフィンFA間の半導体基板SB上には、素子分離部STIが形成されている。素子分離部STIの上面の位置は、フィンFAの上面の位置よりも低い。言い換えれば、フィンFAの一部は、素子分離部STIよりも突出している。本実施の形態において、素子分離部STIの上面よりも高い位置にあるフィンFAを、フィンFAの上部と称し、素子分離部STIの上面よりも低い位置にあるフィンFAを、フィンFAの下部と称することもある。すなわち、各フィンFAの上部は、素子分離部STIによって絶縁分離されている。
フィンFAの上部は、主に、メモリセルMCを形成するための活性領域である。すなわち、半導体基板SBのうち、素子分離部STIによって区画された領域が活性領域である。
なお、フィンFAは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンFAの側面は半導体基板SBの主面に対して垂直でもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンFAの断面形状は、直方体であるか、または台形である。
複数のフィンFA上には、Y方向に延在する複数のメモリゲート電極MGおよび複数の制御ゲート電極CGが配置されている。複数のメモリゲート電極MGおよび複数の制御ゲート電極CGは、それぞれゲート絶縁膜GF1およびゲート絶縁膜GF2を介して、フィンFAの上面および側面を覆い、素子分離部STI上にも形成されている。
フィンFAのうち制御ゲート電極CGおよびメモリゲート電極MGに覆われた箇所を、X方向において挟むように、制御ゲート電極CG側のフィンFAに形成され、且つ、ドレイン領域の一部であるn型の拡散領域MDと、メモリゲート電極MG側のフィンFAに形成され、且つ、ソース領域の一部であるn型の拡散領域MSとが形成されている。すなわち、X方向において、1つの制御ゲート電極CGおよび1つのメモリゲート電極MGは、拡散領域MSと拡散領域MDとの間に位置している。
また、拡散領域MDは、X方向において隣り合う2つの制御ゲート電極CG同士の間に形成されており、拡散領域MSは、X方向において隣り合う2つのメモリゲート電極MG同士の間に形成されている。このように、X方向に隣接する2つのメモリセルMCは、拡散領域MDまたは拡散領域MSを共有している。拡散領域MDを共有する2つのメモリセルMCは、拡散領域MDを軸としてX方向に線対称となっており、拡散領域MSを共有する2つのメモリセルMCは、拡散領域MSを軸としてX方向に線対称となっている。
また、制御ゲート電極CG側のフィンFAには、ドレイン領域の一部として、拡散領域MDよりも低い不純物濃度を有するn型のエクステンション領域EXDが形成されており、メモリゲート電極MG側のフィンFAには、ソース領域の一部として、拡散領域MSよりも低い不純物濃度を有するn型のエクステンション領域EXSが形成されている。エクステンション領域EXDは、拡散領域MDと接続し、制御ゲート電極CG側のサイドウォールスペーサSW下まで延在しており、エクステンション領域EXSは、拡散領域MSと接続し、メモリゲート電極MG側のサイドウォールスペーサSW下まで延在している。
本実施の形態のメモリセルMCは、メモリゲート電極MG、ゲート絶縁膜GF1、制御ゲート電極CG、ゲート絶縁膜GF2、拡散領域MD、エクステンション領域EXD、拡散領域MSおよびエクステンション領域EXSを有するMISFETであり、不揮発性メモリセルである。
各メモリセルMC上には、層間絶縁膜IL1、IL2が形成されており、層間絶縁膜IL1、IL2にはプラグPGが形成されている。なお、図2および図3では、層間絶縁膜IL1、IL2の図示を省略している。プラグPGは、各メモリセルMCの拡散領域MDおよび拡散領域MSを、それぞれ、ビット線と接続する配線M1、および、ソース線と接続する配線M1に電気的に接続させるために設けられている。
以下に、図4を用いて、本実施の形態の半導体装置の断面構造を詳細に説明する。上述のように、図4は、図2のA−A線およびB−B線に対応する断面図であり、A−A線は、X方向に隣接する2つのメモリセルMCを示しており、B−B線は、ドレイン領域となる2つのフィンFAを示している。
フィンFAを含む半導体基板SBには、p型の導電性を有する半導体領域であるウェル領域PWが形成されている。
素子分離部STIから突出しているフィンFAの上部において、フィンFAの上面上には、ゲート絶縁膜GF1を介してメモリゲート電極MGと、ゲート絶縁膜GF2を介して制御ゲート電極CGとが形成されている。X方向において、メモリゲート電極MGと制御ゲート電極CGとの間には、ゲート絶縁膜GF1およびゲート絶縁膜GF2が介在しており、制御ゲート電極CGとメモリゲート電極MGとは、ゲート絶縁膜GF1およびゲート絶縁膜GF2で電気的に分離されている。また、ゲート絶縁膜GF1はメモリゲート電極MGの両側面および底面を覆うように連続的に形成されており、ゲート絶縁膜GF2は制御ゲート電極CGの両側面および底面を覆うように連続的に形成されている。
ゲート絶縁膜GF1は、絶縁膜X1、絶縁膜X1上に形成された電荷蓄積層CSL、および、電荷蓄積層CSL上に形成された絶縁膜X2の積層膜からなる。絶縁膜X1は、例えばフィンFAの上面および側面を熱酸化することで形成された酸化シリコン膜であり、4nm程度の膜厚を有する。電荷蓄積層CSLは、トラップ性絶縁膜であり、例えばハフニウム(Hf)およびシリコン(Si)を含む絶縁膜であり、4nm程度の膜厚を有する。本実施の形態では、電荷蓄積層CSLとして、ハフニウムシリケート膜(HfSiO膜)を代表的に例示する。絶縁膜X2は、例えばアルミニウム(Al)を含む絶縁膜であり、5nm程度の膜厚を有する。本実施の形態では、絶縁膜X2として、アルミナ膜(AlO膜)を代表的に例示する。このような電荷蓄積層CSLおよび絶縁膜X2は、酸化金属膜からなり、酸化シリコンよりも誘電率が高い絶縁材料膜である、いわゆる高誘電率膜(High−k膜)である。
電荷蓄積層CSLは、メモリセルMCのデータを蓄積するために設けられた膜であり、電荷の保持が可能なトラップ準位を備える絶縁膜である。なお、トラップ準位を増やすために、絶縁膜X1と電荷蓄積層CSLとの間に、窒化シリコン膜など、トラップ準位を備える他の絶縁膜を形成してもよい。
なお、電荷蓄積層CSLは、ハフニウムシリケート膜(HfSiO膜)に代えて、酸化ハフニウム膜(HfO2膜)、酸化ジルコニウム膜(ZrO2膜)、酸窒化ジルコニウム膜(ZrON膜)、窒化アルミニウム膜(AlN膜)、酸窒化ハフニウム膜(HfON膜)、酸化アルミニウム膜(Al2O3膜)、ハフニウム・アルミネート膜(HfAlO2膜)、酸化イットリウム膜(Y2O3膜)、酸化テルビウム膜(Tb2O3膜)、酸化タンタル膜(Ta2O5膜)、酸化モリブデン膜(MoOx膜)、酸化プラセオジム膜(Pr2O3膜)、酸化ニオブ膜(Nb2O3膜)、酸化エルビウム膜(Er2O3膜)、チタン酸ストロンチウム膜(SrTiO2膜)、若しくは、チタン酸バリウム膜(BaTiO3膜)、または、これらの積層膜としてもよい。
絶縁膜X2は、電荷蓄積層CSLとメモリゲート電極MGとの間の絶縁耐圧を向上させるために設けられた膜である。絶縁膜X2は、酸化シリコン膜でもよいが、酸化シリコン換算膜厚を大きくし、且つ、物理的な膜厚を薄くするために、上記の高誘電率膜を適用している。
なお、絶縁膜X2は、アルミナ膜(AlO膜)に代えて、酸化ハフニウム膜(HfO2膜)、酸化ジルコニウム膜(ZrO2膜)、酸化タンタル膜(Ta2O5膜)、酸化ランタン膜(La2O3膜)、チタン酸ストロンチウム膜(SrTiO2膜)、ハフニウムシリケート膜(HfSiO膜)、酸窒化ジルコニウムシリケート膜(ZrSiON膜)、窒化ハフニウムシリケート膜(HfSiON膜)、酸化イットリウム膜(Y2O3膜)、酸化ガリウム膜(Ga2O3膜)、酸化タンタル膜(Ta2O5膜)、酸化アルミニウムガリウム膜(GaAlO3膜)、ジルコニウムシリケート膜(ZrSiO4膜)、窒化アルミニウム膜(AlN膜)、若しくは、アルミニウムカリウムナイトライド膜(AlGaN膜)、または、これらの積層膜としてもよい。
また、本実施の形態の図面においては、説明の簡略化のため、絶縁膜X1、電荷蓄積層CSLおよび絶縁膜X2の詳細な図示を省略し、これらの積層膜をゲート絶縁膜GF1として図示している。
メモリゲート電極MGは、例えばn型の導電性を有する多結晶シリコン膜からなる導電性膜である。また、メモリゲート電極MG上には、シリサイド層SI2が形成されている。シリサイド層SI2は、例えばニッケルシリサイド(NiSi)、ニッケルプラチナシリサイド(NiPtSi)、または、コバルトシリサイド(CoSi2)からなる。
ゲート絶縁膜GF2は、酸化金属膜からなり、酸化シリコンよりも誘電率が高い絶縁材料膜である、いわゆる高誘電率膜(High−k膜)である。ゲート絶縁膜GF2は、例えばハフニウムを含む酸化膜、ジルコニウムを含む酸化膜、アルミニウムを含む酸化膜、タンタルを含む酸化膜、または、ランタンを含む酸化膜であり、1〜2nmの膜厚を有する。具体的には、ゲート絶縁膜GF2は、酸化ハフニウム膜(HfO2膜)、酸化ジルコニウム膜(ZrO2膜)、酸化アルミニウム膜(Al2O3膜)、酸化タンタル膜(Ta2O5膜)、または、酸化ランタン膜(La2O3膜)である。また、ゲート絶縁膜GF2とフィンFAとの間に、界面準位を安定させるための絶縁膜として、1nm程度の膜厚を有する酸化シリコン膜を形成してもよい。
制御ゲート電極CGは、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
メモリセルMCのソース領域側のメモリゲート電極MGの側面は、ゲート絶縁膜GF1を介して、サイドウォールスペーサSWにより覆われている。また、メモリセルMCのドレイン領域側の制御ゲート電極CGの側面は、ゲート絶縁膜GF2を介して、サイドウォールスペーサSWにより覆われている。サイドウォールスペーサSWは、例えば窒化シリコン膜からなる単層の絶縁膜、または、窒化シリコン膜および酸化シリコン膜の積層構造からなる。
フィンFAのうち、サイドウォールスペーサSWから露出している領域には溝が設けられており、溝の底部は素子分離部STIの表面よりも若干高く位置している。この溝内にはエピタキシャル層EPが形成されている。図4のA−A断面に示されるように、エピタキシャル層EPは、溝内を埋め込むように形成されており、メモリゲート電極MGおよび制御ゲート電極CGが形成されているフィンFAの表面よりも、高い位置まで形成されている。また、図4のB−B断面に示されるように、エピタキシャル層EPは、フィンFAを起点として、上方向および横方向に成長することで形成されているが、隣接するエピタキシャル層EPは、互いに接触しないように形成されている。
エピタキシャル層EPの全体には、n型の不純物が導入されている。よって、エピタキシャル層EPは、メモリセルMCのドレイン領域の一部である拡散領域MD、または、メモリセルMCのソース領域の一部である拡散領域MSとなっている。このようなエピタキシャル層EPを設けたことで、拡散領域MDおよび拡散領域MSと、後述のプラグPGとの接触面積を大きくすることができる。
フィンFAには、拡散領域MDおよび拡散領域MSであるエピタキシャル層EPを囲むように、n型の不純物領域である、エクステンション領域EXDおよびエクステンション領域EXSが形成されている。エクステンション領域EXSは、拡散領域MSと接続しており、メモリセルMCのソース領域として機能する。エクステンション領域EXDは、拡散領域MDと接続しており、メモリセルMCのドレイン領域として機能する。
後述するように、本実施の形態の主な特徴として、素子分離部STIから突出しているフィンFAの上面および側面には、電荷蓄積層CSLなどの酸化金属膜を含むゲート絶縁膜GF1が形成されていない。このため、エクステンション領域EXDの形成時に実施されるイオン注入が、酸化金属膜に遮られ、フィンFAの上部中にイオンが十分に到達しないという不具合を解消することができる。すなわち、ドレイン領域を構成するフィンFAの上部の中央付近が、n型の不純物領域とならず、p型の不純物領域として残ってしまう不具合を解消することができる。従って、フィンFAの上部は、全てn型の不純物領域となっている。本実施の形態では、フィンFAの上部は、エクステンション領域EXDで構成されている。このため、ドレイン領域が高抵抗化することを防止でき、メモリセルMCの動作時に、ドレイン領域から供給される電子または正孔の供給量が低下するという問題を抑制することができる。よって、半導体装置の性能を向上させることができる。
また、素子分離部STIから突出しているフィンFAの上面および側面には、ゲート絶縁膜GF1が形成されていないことで、エピタキシャル層EPの成長も阻害されなくなる。従って、フィンFAの上面および側面に、所望の大きさのエピタキシャル層EPを安定して形成することができる。
エピタキシャル層EP上には、プラグPGとの接触抵抗を低減させる目的で、シリサイド層SI1が形成されている。シリサイド層SI1は、例えばニッケルシリサイド(NiSi)、ニッケルプラチナシリサイド(NiPtSi)、または、コバルトシリサイド(CoSi2)からなる。
エピタキシャル層EPの上面上および側面上、並びに、隣接するエピタキシャル層EP間の素子分離部STI上には、窒化シリコン膜などの絶縁膜からなるエッチングストッパ膜ESが形成されている。また、エッチングストッパ膜ESの一部は、サイドウォールスペーサSWの上にも形成されている。
エッチングストッパ膜ES上には、例えば酸化シリコン膜からなる層間絶縁膜IL1が形成されている。層間絶縁膜IL1は、CMP(Chemical Mechanical Polishing)法により研磨されている。このため、層間絶縁膜IL1は、メモリセルMCの全体を覆ってはおらず、メモリゲート電極MG上のシリサイドSI2の表面、制御ゲート電極CGの表面、ゲート絶縁膜GF1の上部、ゲート絶縁膜GF2の上部、サイドウォールスペーサSWの上部、および、エッチングストッパ膜ESの上部が、層間絶縁膜IL1から露出している。
この研磨された層間絶縁膜IL1上には、例えば酸化シリコン膜からなる層間絶縁膜IL2が形成されている。層間絶縁膜IL2中、層間絶縁膜IL1中およびエッチングストッパ膜ES中には、コンタクトホールが形成されており、このコンタクトホール内にはプラグPGが形成されている。プラグPGは、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。図4においては、シリサイド層SI1を介して、拡散領域MDおよび拡散領域MSと電気的に接続するプラグPGを図示しているが、図2に示されるように、メモリゲート電極MGおよび制御ゲート電極CGと電気的に接続するプラグPGも存在している。
層間絶縁膜IL2上には、層間絶縁膜IL3が形成されている。層間絶縁膜IL3には、配線用の溝が形成されており、この配線用の溝内に例えば銅を主成分とする導電性膜が埋め込まれることで、層間絶縁膜IL3内にプラグPGと接続する1層目の配線M1が形成されている。この第1配線M1の構造は、所謂ダマシン(Damascene)配線構造と呼ばれる。
<不揮発性メモリの動作について>
次に、不揮発性メモリの動作例について、図5および図6を参照して説明する。
次に、不揮発性メモリの動作例について、図5および図6を参照して説明する。
図5は、不揮発性メモリのメモリセルMCの等価回路図である。図6は、「書込」、「消去」および「読出」時における選択メモリセルMCの各部位への電圧の印加条件の一例を示す表である。図6の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図5に示すメモリゲート電極MGに印加する電圧Vmg、ソース領域である拡散領域MSに印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域である拡散領域MDに印加する電圧Vd、および、ウェル領域PWに印加する電圧Vbが記載されている。
なお、図6の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリゲート電極MG下のゲート絶縁膜GF1中の電荷蓄積層CSLへの電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
書込み方式は、SSI(Source Side Injection:ソースサイド注入)方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式を用いることができる。例えば図6の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルMCの各部位に印加し、選択メモリセルMCの電荷蓄積層CSLに電子を注入することで書込みを行う。
この際、ホットエレクトロンは、フィンFAのうちメモリゲート電極MGおよび制御ゲート電極CGに覆われた箇所(チャネル領域)で発生し、メモリゲート電極MGの下の電荷蓄積層CSLにホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積層CSL中のトラップ準位に捕獲され、その結果、メモリゲート電極MGを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、BTBT(Band-To-Band Tunneling:バンド間トンネル現象)方式と呼ばれる、BTBTによるホットホール注入により消去を行う消去方式を用いることができる。すなわち、BTBTにより発生したホールを電荷蓄積層CSLに注入することにより消去を行う。例えば図6の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルMCの各部位に印加し、BTBT現象によりホールを発生させ、電界加速することで選択メモリセルMCの電荷蓄積層CSL中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図6の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルMCの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
<半導体装置の製造工程について>
以下に、図7〜図27を用いて、本実施の形態の半導体装置の製造方法について説明する。
以下に、図7〜図27を用いて、本実施の形態の半導体装置の製造方法について説明する。
まず、図7〜図12を用いて、フィンFAの製造工程を説明する。なお、図7〜図12は、本実施の形態の半導体装置の製造工程中の斜視図であり、図13〜図27は、本実施の形態の半導体装置の製造工程中の断面図である。
図7に示すように、半導体基板SBを用意し、半導体基板SBの主面上に、絶縁膜IF1、絶縁膜IF2および導電性膜CFを順に形成する。半導体基板SBは、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる。絶縁膜IF1は、例えば酸化シリコン膜からなり、例えば熱酸化法またはCVD(Chemical Vapor Deposition)法を用いて形成することができる。絶縁膜IF1の膜厚は、2〜10nm程度である。絶縁膜IF2は、例えば窒化シリコン膜からなり、例えばCVD法により形成される。絶縁膜IF2の膜厚は、20〜100nm程度である。導電性膜CFは、例えばシリコン膜からなり、例えばCVD法により形成される。導電性膜CFの膜厚は、例えば20〜200nmである。次に、フォトリソグラフィ技術およびエッチング法を用いて、導電性膜CFを加工する。これにより、絶縁膜IF2上には、X方向に延在する複数の導電性膜CFのパターンが、Y方向に並んで複数形成される。
次に、図8に示すように、複数の導電性膜CFのそれぞれの側面を覆うハードマスクHM1を形成する。ここでは、例えば、半導体基板SB上にCVD法を用いて、10〜40nmの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングとしてドライエッチングを行う。これにより絶縁膜IF2および導電性膜CFのそれぞれの上面を露出させることで、導電性膜CFの側面に残ったハードマスクHM1を形成する。ハードマスクHM1は、隣り合う導電性膜CF同士の間を完全に埋め込んでおらず、各導電性膜CFを囲むように環状に形成されている。
次に、図9に示すように、ウェットエッチング法を用いて、導電性膜CFを除去する。これにより、絶縁膜IF2上に、環状のハードマスクHM1が残される。次に、ハードマスクHM1の一部を覆うレジストパターンPR1を形成する。レジストパターンPR1は、ハードマスクHM1のうち、X方向に延在する部分を覆い、X方向に延在する当該部分の端部と、Y方向に延在する部分とを露出するパターンである。つまり、X方向におけるハードマスクHM1の両端は、レジストパターンPR1から露出している。
次に、図10に示すように、レジストパターンPR1をマスクとして用いてエッチングを行うことで、ハードマスクHM1の一部を除去する。これにより、ハードマスクHM1は、X方向に延在する部分のみが残る。すなわち、絶縁膜IF2上には、X方向に延在するパターンであるハードマスクHM1が、Y方向に複数並んで配置される。その後、アッシング処理などによって、レジストパターンPR1を除去する。
次に、図11に示すように、ハードマスクHM1をマスクとして、絶縁膜IF2、絶縁膜IF1および半導体基板SBに対して異方性エッチングを行う。これにより、ハードマスクHM1の直下に、板状(壁状)に加工された半導体基板SBの一部であるパターンであるフィンFAを形成する。ここでは、ハードマスクHM1から露出した領域の半導体基板SBの主面を100〜250nm掘り下げることで、半導体基板SBの主面からの高さ100〜250nmを有するフィンFAが形成される。
次に、図12に示すように、半導体基板SBの上に、フィンFA、絶縁膜IF1、絶縁膜IF2およびハードマスクHM1の間を埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してCMP法による研磨処理を行い、ハードマスクHM1の上面を露出させる。これにより、上記絶縁膜からなる素子分離部STIが形成される。
図12に続く製造工程を図13〜図27を用いて説明する。図13〜図27において、左側の図は図2のA−A線に対応した断面図であり、右側の図は図2のB−B線に対応した断面図である。
図13に示すように、ハードマスクHM1、絶縁膜IF1および絶縁膜IF2を除去する。続いて、素子分離部STIの上面に対しエッチング処理を施すことで、素子分離部STIの上面を高さ方向に後退させる。これにより、フィンFAの側面の一部および上面を露出させる。なお、本実施の形態においては、この工程で後退した素子分離部STIの表面よりも高い位置にあるフィンFAを、フィンFAの上部と称し、素子分離部STIの表面よりも低い位置にあるフィンFAを、フィンFAの下部と称することもある。
次に、フォトリソグラフィ法およびイオン注入法などを用いて、半導体基板SBの主面に不純物を導入することにより、フィンFA内にp型ウェル領域PWを形成する。p型ウェル領域PWを形成するための不純物は、例えばボロン(B)または二フッ化ボロン(BF2)である。ウェル領域PWは、フィンFAの全体および半導体基板SBの一部に広がって形成される。
図14は、絶縁膜IF3、導電性膜FGおよび絶縁膜IF4の形成工程を示している。
まず、フィンFAを覆う絶縁膜IF3を形成する。絶縁膜IF3は、例えば熱酸化法により形成された酸化シリコン膜であり、2nm程度の膜厚を有する。次に、絶縁膜IF3を介してフィンFAの上面および側面を覆うように、半導体基板SB上に、例えばCVD法を用いて、例えば多結晶シリコン膜からなる導電性膜FGを堆積する。次に、例えばCMP法を用いて、導電性膜FGの上面を平坦化する。この研磨工程が終了した時点で、B−B断面のフィンFAの上面および側面は、絶縁膜IF3を介して導電性膜FGによって覆われている。次に、例えばCVD法を用いて、導電性膜FG上に、例えば窒化シリコン膜からなる絶縁膜IF4を形成する。
図15は、ゲートパターンGP1の形成工程を示している。
まず、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜IF4を選択的にパターニングする。次に、パターニングした絶縁膜IF4をマスクとして、導電性膜FGにドライエッチングを行うことで、ゲートパターン(ダミーパターン)GP1を形成する。すなわち、導電性膜FGがパターニングされてゲートパターンGP1が形成される。次に、ゲートパターンGP1から露出している絶縁膜IF3を除去することで、ゲートパターンGP1下に絶縁膜IF3が残される。なお、ゲートパターンGP1は、フィンFAの延在方向(X方向)と直交する方向(Y方向)に延在している。
これらの工程において、ゲートパターンGP1が制御ゲート電極CGの最終形状(第2形状)として加工されず、中間形状(第1形状)として加工されていることが重要である。すなわち、導電性膜FGを、メモリセルMCのドレイン領域が開口されないように加工しておくことが重要である。言い換えれば、B−B断面のフィンFAの上面および側面は、後の工程で制御ゲート電極CGの最終形状であるゲートパターンGP2が形成されるまで、ゲートパターンGP1および絶縁膜IF3によって覆われていることが重要である。
図16は、絶縁膜X1、電荷蓄積層CSLおよび絶縁膜X2を有するゲート絶縁膜GF1の形成工程を示している。
まず、ゲートパターンGP1および絶縁膜IF4を覆うように、絶縁膜X1を形成する。絶縁膜X1は、例えば、熱酸化法またはCVD法を用いて形成され、例えば酸化シリコン膜であり、4nm程度の膜厚を有する。
A−A断面においては、各ゲートパターンGP1の上面および側面に沿って、絶縁膜X1が形成される。この時、ゲートパターンGP1から露出している領域において、フィンFAの上面および側面に、絶縁膜X1が形成される。この領域は、後にメモリゲート電極MGが形成される領域である。
また、B−B断面においては、フィンFAはゲートパターンGP1に覆われているため、絶縁膜X1がフィンFAに直接接することはない。
次に、例えば、CVD法またはALD(Atomic Layer Deposition)法を用いて、絶縁膜X1上に、電荷蓄積層CSLを形成する。電荷蓄積層CSLは、電荷の保持が可能なトラップ準位を有する絶縁膜であり、例えばハフニウム(Hf)およびシリコン(Si)を含む絶縁膜であり、4nm程度の膜厚を有する。本実施の形態では、電荷蓄積層CSLとして、ハフニウムシリケート膜(HfSiO膜)を代表的に例示する。次に、例えば、CVD法またはALD法を用いて、電荷蓄積層CSL上に、絶縁膜X2を形成する。絶縁膜X2は、例えば酸化アルミニウム膜(AlO膜)のようなアルミニウム(Al)を含む絶縁膜であり、5nm程度の膜厚を有する。これらの電荷蓄積層CSLおよび絶縁膜X2は、酸化金属膜からなり、酸化シリコンよりも誘電率が高い絶縁材料膜である、いわゆる高誘電率膜(High−k膜)である。
なお、電荷蓄積層CSLは、ハフニウムシリケート膜(HfSiO膜)に代えて、酸化ハフニウム膜(HfO2膜)、酸化ジルコニウム膜(ZrO2膜)、酸窒化ジルコニウム膜(ZrON膜)、窒化アルミニウム膜(AlN膜)、酸窒化ハフニウム膜(HfON膜)、酸化アルミニウム膜(Al2O3膜)、ハフニウム・アルミネート膜(HfAlO2膜)、酸化イットリウム膜(Y2O3膜)、酸化テルビウム膜(Tb2O3膜)、酸化タンタル膜(Ta2O5膜)、酸化モリブデン膜(MoOx膜)、酸化プラセオジム膜(Pr2O3膜)、酸化ニオブ膜(Nb2O3膜)、酸化エルビウム膜(Er2O3膜)、チタン酸ストロンチウム膜(SrTiO2膜)、若しくは、チタン酸バリウム膜(BaTiO3膜)、または、これらの積層膜としてもよい。
なお、絶縁膜X2は、アルミナ膜(AlO膜)に代えて、酸化ハフニウム膜(HfO2膜)、酸化ジルコニウム膜(ZrO2膜)、酸化タンタル膜(Ta2O5膜)、酸化ランタン膜(La2O3膜)、チタン酸ストロンチウム膜(SrTiO2膜)、ハフニウムシリケート膜(HfSiO膜)、酸窒化ジルコニウムシリケート膜(ZrSiON膜)、窒化ハフニウムシリケート膜(HfSiON膜)、酸化イットリウム膜(Y2O3膜)、酸化ガリウム膜(Ga2O3膜)、酸化タンタル膜(Ta2O5膜)、酸化アルミニウムガリウム膜(GaAlO3膜)、ジルコニウムシリケート膜(ZrSiO4膜)、窒化アルミニウム膜(AlN膜)、若しくは、アルミニウムカリウムナイトライド膜(AlGaN膜)、または、これらの積層膜としてもよい。
以上により、ゲートパターンGP1の上面上および側面上、並びに、ゲートパターンGP1間のフィンFAの上面上および側面上に、絶縁膜X1、電荷蓄積層CSLおよび絶縁膜X2を有するゲート絶縁膜GF1が形成される。
また、ゲート絶縁膜GF1の形成時には、B−B断面のフィンFAの上面および側面は、ゲートパターンGP1および絶縁膜IF3によって覆われているため、B−B断面のフィンFAの上面上および側面上には、ゲート絶縁膜GF1は形成されない。
図17は、メモリゲート電極MGおよびキャップ膜CP1の形成工程を示している。
まず、ゲート絶縁膜GF1上に、例えばCVD法を用いて、メモリゲート電極MG用の導電性膜として、例えば多結晶シリコン膜を堆積する。その後、この導電性膜をCMP法によって研磨することで、隣接するゲートパターンGP1間を埋め込むように、ゲート絶縁膜GF1上にメモリゲート電極MGが形成される。続いて、ドライエッチングを行うことで、メモリゲート電極MGの表面を後退させる。なお、メモリゲート電極MGは、Y方向に延在している。
次に、後退したメモリゲート電極MG上およびゲート絶縁膜GF1上に、キャップ膜CP1用の絶縁膜として、例えばCVD法によって、例えば酸化シリコン膜を形成する。その後、この絶縁膜に対して、CMP法による研磨処理および異方性エッチングを施すことにより、メモリゲート電極MG上にキャップ膜CP1を形成する。これにより、キャップ膜CP1の表面は、ゲート絶縁膜GF1の表面と、ほぼ同じ高さとなる。
図18は、ゲート絶縁膜GF1の一部および絶縁膜IF4の除去工程を示している。
まず、ゲートパターンGP1の上面上に形成されていたゲート絶縁膜GF1を、異方性エッチングによって除去する。この時、メモリゲート電極MGの底面および両側面に、ゲート絶縁膜GF1は残される。次に、絶縁膜IF4を、異方性エッチングおよびウェットエッチングによって除去する。次に、露出したゲートパターンGP1に対して、異方性エッチングを行うことで、ゲートパターンGP1の表面を後退させる。これらの工程によって、メモリゲート電極MGおよびキャップ膜CP1は、ゲートパターンGP1から突出する。
図19は、キャップ膜CP2の形成工程を示している。
まず、表面を後退させたゲートパターンGP1を覆うように、例えばCVD法を用いて、キャップ膜CP2用の絶縁膜として、例えば窒化シリコン膜を形成する。次に、この絶縁膜に対して異方性エッチングを行うことで、突出していたメモリゲート電極MGおよびキャップ膜CP1の両側面に、ゲート絶縁膜GF1を介して、スペーサ形状のキャップ膜CP2が形成される。
次に、キャップ膜CP2をマスクとしてゲートパターンGP1に対して異方性エッチングを行うことで、キャップ膜CP2から露出しているゲートパターンGP1の一部が除去されて、残存するゲートパターンGP1からなるゲートパターンGP2が形成される。ゲートパターンGP2は、メモリゲート電極MGに沿って形成され、Y方向に延在している。
図20は、メモリゲート電極MGの両側面に形成されたゲートパターンGP2のうち、一方を除去する工程を示している。
まず、メモリゲート電極MGの一方の側面に形成されているゲートパターンGP2を覆うレジストパターンPR2を形成する。次に、このレジストパターンPR2をマスクとして、ドライエッチングおよびウェットエッチングを行うことで、レジストパターンPR2に覆われていないキャップ膜CP2およびゲートパターンGP2を除去する。これにより、メモリセルMCのドレイン領域側にのみゲートパターンGP2が残される。その後、アッシング処理などによって、レジストパターンPR2を除去する。
図21は、エクステンション領域EXDおよびエクステンション領域EXSの形成工程を示している。
まず、フォトリソグラフィ法およびイオン注入法によって、例えばヒ素(As)またはリン(P)をフィンFA内に導入することにより、フィンFA内にn型のエクステンション領域(不純物領域)EXDおよびn型のエクステンション領域(不純物領域)EXSを形成する。エクステンション領域EXDおよびエクステンション領域EXSは、ゲートパターンGP2およびメモリゲート電極MGに対して自己整合で形成される。つまり、n型の不純物は、ゲートパターンGP2およびメモリゲート電極MGから露出したフィンFAの上面および側面に注入される。
その後、不純物の活性化のために、半導体基板SBに対して熱処理を行う。これにより、A−A断面に示されるように、エクステンション領域EXDおよびエクステンション領域EXSは、ゲートパターンGP2およびメモリゲート電極MGの両側に、ゲートパターンGP2およびメモリゲート電極MGを挟むように形成される。また、B−B断面に示されるように、エクステンション領域EXDは、フィンFAの上部全体だけでなく、フィンFAの下部の一部にも形成される。その後、ゲートパターンGP2から露出していた絶縁膜IF3を、ウェットエッチングなどを用いて除去する。
なお、上記イオン注入は、斜めイオン注入を用いて行われ、例えば、半導体基板SBに対する垂線から、20度以上であり、且つ、40度以下を傾けた角度で行われる。なお、この斜めイオン注入は、4回行われており、1回毎に半導体基板SBを90度回転させて行われている。
本実施の形態の主な特徴として、ドレイン領域を構成するフィンFAの上面および側面には、電荷蓄積層CSLなどの酸化金属膜を含むゲート絶縁膜GF1が形成されていないことが挙げられる。これは、エクステンション領域EXDおよびエクステンション領域EXSの形成までに、フィンFAのうち、メモリセルMCのドレイン領域およびソース領域となる領域が、ゲートパターンGP1によって覆われていたからである。
<メモリセルMCにおける、本実施の形態の半導体装置と、検討例の半導体装置との比較>
図51〜図56は、検討例の半導体装置を示している。この検討例を用いて、本願発明者の知見を以下に記載する。検討例の半導体装置は、例えば上記の特許文献1のようなフィン構造のスプリットゲート型メモリセルに、例えば上記の特許文献2に開示された技術を応用し、更に、電荷蓄積層CSLに酸化金属膜を適用することで、本願発明者が作成することを試みた新規のメモリセル構造である。
図51〜図56は、検討例の半導体装置を示している。この検討例を用いて、本願発明者の知見を以下に記載する。検討例の半導体装置は、例えば上記の特許文献1のようなフィン構造のスプリットゲート型メモリセルに、例えば上記の特許文献2に開示された技術を応用し、更に、電荷蓄積層CSLに酸化金属膜を適用することで、本願発明者が作成することを試みた新規のメモリセル構造である。
図51は、本実施の形態の図15に対応する製造工程を示している。検討例では本実施の形態と異なり、図51のA−A断面に示すように、導電性膜FGを、制御ゲート電極CGおよびダミーパターンDPに加工している。また、制御ゲート電極CG下およびダミーパターンDP下にはゲート絶縁膜GF2が形成されている。すなわち、検討例では、本実施の形態のゲートパターンGP1と異なり、制御ゲート電極CGを最終的な形状として形成している。従って、図51のB−B断面に示すように、ドレイン領域となるフィンFAは、制御ゲート電極CGから露出している。
次に、図52のA−A断面に示すように、絶縁膜IF4上、および、制御ゲート電極CGの側面上に、ゲート絶縁膜GF1を形成する。その後、隣接する制御ゲート電極CG間、および、制御ゲート電極CGとダミーパターンDPとの間に、メモリゲート電極MGおよびキャップ膜CP1を埋め込む。この時、図52のB−B断面に示すように、制御ゲート電極CG間のフィンFAの上面上および側面上には、ゲート絶縁膜GF1が形成されており、ゲート絶縁膜GF1上にメモリゲート電極MGが形成されている。なお、検討例においては、メモリゲート電極MGは、タングステンなどの金属膜、または、多結晶シリコン膜である。
次に、図53のA−A断面に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、メモリセルMCのドレイン領域となる箇所に形成されているメモリゲート電極MGを除去する。その後、ドライエッチングなどの異方性エッチングによって、メモリゲート電極MGの底面および側面に形成されているゲート絶縁膜GF1を残すように、他の領域のゲート絶縁膜GF1を除去する。
この時、絶縁膜IF4の上面上、および、フィンFAの上面上のゲート絶縁膜GF1は除去できるが、制御ゲート電極CGの側面上、および、フィンFAの側面上のゲート絶縁膜GF1は除去し難いという問題がある。
まず、本願発明者は、ゲート絶縁膜GF1を、ウェットエッチングなどの等方性エッチングにより除去することを検討した。上述のように、本実施の形態では、電荷蓄積層CSLの代表例としてハフニウムシリケート膜(HfSiO膜)を用い、絶縁膜X2の代表例としてアルミナ膜(AlO膜)を用いている。しかしながら、現在のウェットエッチング技術では、これらの膜を効果的に除去でき、且つ、比較的容易に入手できる薬液が普及していないという問題がある。また、仮にウェットエッチングが可能であったとしても、このウェットエッチングによって、メモリゲート電極MGの側面に形成されているゲート絶縁膜GF1が後退してしまう恐れもある。
従って、本願発明者は、ゲート絶縁膜GF1を、ドライエッチングなどの異方性エッチングにより除去することを検討した。しかしながら、上述のように、異方性エッチングでは、フィンFAの側面上のゲート絶縁膜GF1を完全に除去することが困難である。
その後、図54に示すように、レジストパターンPR3をマスクとして、ダミーパターンDPを除去することで、メモリセルMCのソース領域となるフィンFAを露出させる。
図55および図56は、それぞれ、検討例のように、フィンFAの側面上にゲート絶縁膜GF1が残された状態において、エクステンション領域EXDを形成する工程、および、エピタキシャル層EPを形成する工程における不具合を示している。なお、図55および図56では、問題点となるB−B断面のみを示しており、A−A断面は示していない。
図55は、エクステンション領域EXDの形成工程を示しており、本実施の形態の図21に対応する製造工程を示している。なお、図中の矢印はイオン注入を示している。フィンFAの側面上にゲート絶縁膜GF1が残された状態において、エクステンション領域EXDの形成用の斜めイオン注入を行うと、ゲート絶縁膜GF1によってイオン注入が阻害されるため、図55に示すように、イオンはフィンFAの上面付近にしか到達しない。従って、フィンFAの大部分には、イオンが注入されないという不具合が発生する。
図56は、エピタキシャル層EP(拡散領域MD)の形成工程を示しており、本実施の形態の図23に対応する製造工程を示している。エピタキシャル層EPの形成前に、フィンFAの上部を後退させるが、この時、ゲート絶縁膜GF1は壁状に残される。この状態で、エピタキシャル成長を行うと、図56に示すように、エピタキシャル層EPは壁状のゲート絶縁膜GF1内にのみ成長することになる。このため、本実施の形態の図23と比較して、エピタキシャル層EPの成長が大幅に阻害され、最終的なエピタキシャル層EPの体積は非常に小さくなる。すなわち、拡散領域MDとなる領域が非常に小さくなる。従って、ドレイン領域が高抵抗となり、メモリセルMCの所望の特性を得ることができないという不具合が発生する。
このように、ゲート絶縁膜GF1に酸化金属膜からなる電荷蓄積層CSLおよび絶縁膜X2を採用し、且つ、このゲート絶縁膜GF1をフィン構造に適用した場合には、メモリセルMCの性能を十分に確保することが難しく、従来技術では想定できなかった不具合が生じることが判る。
本実施の形態は、以上の不具合を考慮して考案されたものであり、これらの不具合を解決することができる。すなわち、上述の図21で説明したように、本実施の形態では、エクステンション領域EXDの形成まで、フィンFAのうち、メモリセルMCのドレイン領域およびソース領域となる領域が、制御ゲート電極CGの中間形状であるゲートパターンGP1によって覆われていた。このため、エクステンション領域EXDの形成時には、ドレイン領域を構成するフィンFAの上面および側面には、ゲート絶縁膜GF1が形成されていない。従って、エクステンション領域EXDの形成時で実施されるイオン注入が、酸化金属膜に遮られ、フィンFAの上部中にイオンが十分に到達しないという不具合を解消することができる。すなわち、ドレイン領域を構成するフィンFAの上部の中央付近が、n型の不純物領域とならず、p型の不純物領域として残ってしまう不具合を解消することができる。本実施の形態では、フィンFAの上部は、全てn型の不純物領域となっている。このため、ドレイン領域が高抵抗化することを防止でき、メモリセルMCの動作時に、ドレイン領域から供給される電子または正孔の供給量が低下するという問題を抑制することができる。よって、半導体装置の性能を向上させることができる。
なお、エピタキシャル層EPの成長に関しては、後述の図23にて記載する。
以上、本実施の形態と検討例との比較を終了する。
図22は、図21に続く本実施の形態の製造工程であり、サイドウォールスペーサSWの形成工程と、フィンFAの後退工程とを示している。
まず、メモリセルMCを覆うように、例えばCVD法を用いて、例えば窒化シリコンからなる絶縁膜を形成する。次に、この絶縁膜に対して異方性ドライエッチングを行うことで、ゲートパターンGP2の側面上、および、ゲート絶縁膜GF1を介して、メモリゲート電極MGの側面上に、サイドウォールスペーサSWが形成される。
この時、サイドウォールスペーサSWが、フィンFAの側面上に残されないようにすることが重要である。後のエピタキシャル層EPの形成工程時に、フィンFAの側面にサイドウォールスペーサSWが残されていると、サイドウォールスペーサSWが壁となり、エピタキシャル層EPの成長が阻害される恐れがある。すなわち、上述の検討例の図56で説明した不具合とほぼ同様の問題が発生する。従って、フィンFAの側面上のサイドウォールスペーサSWは、出来る限り除去されていることが望ましく、完全に除去されていることがより望ましい。そのため、本実施の形態では、上記絶縁膜に対する異方性ドライエッチングを、十分なオーバーエッチングとすることで、フィンFAの側面上にサイドウォールスペーサSWが残されないようにしている。
また、図22のA−A断面に示すように、上記オーバーエッチングによって、ゲートパターンGP2の側面上、および、メモリゲート電極MGの側面上に形成されるサイドウォールスペーサSWの高さは若干低くなる。しかしながら、サイドウォールスペーサSWの高さが低すぎて、ゲートパターンGP2の側面が露出すると、後のエピタキシャル層EPの形成工程時に、ゲートパターンGP2の側面からエピタキシャル層EPが成長してしまう恐れがある。そのため、サイドウォールスペーサSWは、ゲートパターンGP2の側面だけでなく、キャップ膜CP2の側面も覆うように形成されていることが望ましい。言い換えれば、サイドウォールスペーサSWの上端部の位置は、キャップ膜CP2の上面よりも低く、且つ、ゲートパターンGP2とキャップ膜CP2との境界よりも高い。
その後、サイドウォールスペーサSWをマスクとしてドライエッチングを行うことで、フィンFAの上面を後退させる。これにより、後退したフィンFAの上面は、素子分離部STIの上面よりも高い位置となり、且つ、メモリゲート電極MGおよびゲートパターンGP2の直下のフィンFAの上面よりも低い位置となる。
図23は、エピタキシャル層EPの形成工程を示している。
後退したフィンFAの上面上および側面上に、エピタキシャル成長法を用いて、例えばSi(シリコン)からなるエピタキシャル層EP(半導体層EP)を形成する。この時、エピタキシャル層EPの上面が、メモリゲート電極MGおよびゲートパターンGP2の直下のフィンFAの上面よりも高い位置となるまで、エピタキシャル層EPを成長させる。また、図23のB−B断面に示すように、隣接するフィンFAに各々形成されたエピタキシャル層EPが、互いに接触しないように、各エピタキシャル層EPを成長させる。
上述の図56で説明した検討例と異なり、本実施の形態では、エピタキシャル層EPの形成前に、ドレイン領域を構成するフィンFAの上面および側面には、ゲート絶縁膜GF1が形成されていない。このため、本実施の形態では、検討例のように、壁状のゲート絶縁膜GF1が存在していないため、エピタキシャル層EPを、フィンFAの上面上および側面上に安定して成長させることができる。従って、ドレイン領域となるエピタキシャル層EPが所望の体積となるので、ドレイン領域が高抵抗となることもない。また、ドレイン領域上にはプラグPGが形成されるが、エピタキシャル層EPを大きく成長させることによって、エピタキシャル層EPとプラグPGとの接触面積を大きく保つことができる。
エピタキシャル層EPの形成工程後、フォトリソグラフィ法およびイオン注入法によって、各エピタキシャル層EPにn型の不純物を導入させ、その後、不純物の活性化のための熱処理を実施する。これにより、エピタキシャル層EPがn型の不純物領域となる。本実施の形態では、ドレイン領域となるエピタキシャル層EPをn型の拡散領域MDとして示し、ソース領域となるエピタキシャル層EPをn型の拡散領域MSとして示している。なお、拡散領域MDおよび拡散領域MSの不純物濃度は、それぞれ、エクステンション領域EXDおよびエクステンション領域EXSの不純物濃度よりも大きい。
なお、上記エピタキシャル成長法に用いる成膜ガスに、n型の導電性を示す不純物となるガスを混ぜることによって、エピタキシャル層EPをn型の不純物を含有するシリコン層として成長させてもよい。この場合には、上記のイオン注入は不要である。
拡散領域MDおよび拡散領域MSの形成工程後、サリサイド(Salicide:Self Aligned Silicide)技術により、拡散領域MD上および拡散領域MS上に、低抵抗のシリサイド層SI1を形成する。
シリサイド層SI1は、具体的には次のようにして形成することができる。まず、半導体基板SBの主面全体に、CVD法によって、シリサイド層SI1の形成防止用の絶縁膜として、例えば酸化シリコン膜を形成する。次に、この絶縁膜を選択的にパターニングして、シリサイド層を形成する領域のみ開口する。次に、半導体基板SBの主面全体を覆うように、シリサイド層SI1形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケルプラチナ合金からなる。次に、半導体基板SBに300〜400℃程度の第1熱処理を施し、その後、600〜700℃程度の第2熱処理を施すことによって、拡散領域MDおよび拡散領域MSを金属膜と反応させる。これにより、拡散領域MD上および拡散領域MS上に、コバルトシリサイド(CoSi2)、ニッケルシリサイド(NiSi)またはニッケルプラチナシリサイド(NiPtSi)からなるシリサイド層SI1が形成される。その後、未反応の金属膜を除去し、続いて、シリサイド層SI1の形成防止用の絶縁膜をウェットエッチングによって除去する。
図24は、エッチングストッパ膜ESおよび層間絶縁膜IL1の形成工程を示している。
まず、メモリセルMCを覆うように、例えばCVD法を用いて、例えば窒化シリコン膜からなるエッチングストッパ膜(絶縁膜)ESを形成する。次に、エッチングストッパ膜ES上に、例えばCVD法を用いて、例えば酸化シリコン膜からなる層間絶縁膜IL1を形成する。次に、CMP法などを用いて、層間絶縁膜IL1を研磨する。その後、更に研磨処理を続けることによって、エッチングストッパ膜ES、ゲートパターンGP2上のキャップ膜CP2、および、メモリゲート電極MG上のキャップ膜CP1も研磨される。
図25は、キャップ膜CP2、ゲートパターンGP2および絶縁膜IF3の除去工程を示している。
まず、フォトリソグラフィ法およびエッチング法を用いて、キャップ膜CP2、ゲートパターンGP2および絶縁膜IF3を順次除去する。これにより、拡散領域MD側のサイドウォールスペーサSWと、ゲート絶縁膜GF1とに囲まれた開口部を形成する。なお、本実施の形態では、ゲートパターンGP2下の絶縁膜IF3も除去するが、絶縁膜IF3は残しておいてもよい。
図26は、ゲート絶縁膜GF2および制御ゲート電極CGの形成工程を示している。
まず、ゲートパターンGP2が除去された領域である上記開口部内に、例えばCVD法またはALD(Atomic layer Deposition)法を用いて、ゲート絶縁膜GF2を形成する。ゲート絶縁膜GF2は、例えばハフニウムを含む酸化膜、ジルコニウムを含む酸化膜、アルミニウムを含む酸化膜、タンタルを含む酸化膜、または、ランタンを含む酸化膜であり、1〜2nmの膜厚を有する。具体的には、ゲート絶縁膜GF2は、酸化ハフニウム膜(HfO2膜)、酸化ジルコニウム膜(ZrO2膜)、酸化アルミニウム膜(Al2O3膜)、酸化タンタル膜(Ta2O5膜)、または、酸化ランタン膜(La2O3膜)である。また、ゲート絶縁膜GF2形成前に、開口部の底部に、界面準位を安定させるための絶縁膜として、1nm程度の膜厚を有する酸化シリコン膜を形成してもよい。
続いて、例えばスパッタリング法を用いて、ゲート絶縁膜GF2上に、制御ゲート電極CGとなる金属膜を形成する。この金属膜は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
その後、例えばCMP法によって、開口部の外部に形成されていた上記金属膜およびゲート絶縁膜GF2を研磨して除去することで、開口部内に、ゲート絶縁膜GF2を介して、制御ゲート電極CGが埋め込まれように形成される。これにより、制御ゲート電極CGの底面および側面を囲むように、ゲート絶縁膜GF2が形成される。なお、この研磨処理によって、層間絶縁膜IL1の上面とエッチングストッパ膜ESの上面とが後退し、メモリゲート電極MG上のキャップ膜CP1が除去される。
図27は、シリサイド層SI2の形成工程を示している。
上述の図23で説明したシリサイド層SI1の形成工程と同様の手法により、メモリゲート電極MG上にシリサイド層SI2が形成される。シリサイド層SI2は、例えば、コバルトシリサイド(CoSi2)、ニッケルシリサイド(NiSi)またはニッケルプラチナシリサイド(NiPtSi)からなる。
図27の製造工程に続いて、層間絶縁膜IL2、層間絶縁膜IL3、プラグPGおよび配線M1を形成することで、図4に示される本実施の形態の半導体装置が製造される。
まず、層間絶縁膜IL1上、制御ゲート電極CG上およびメモリゲート電極MG上に、例えばCVD法によって、例えば酸化シリコン膜からなる層間絶縁膜IL2を形成する。次に、層間絶縁膜IL2、層間絶縁膜IL1およびエッチングストッパ膜ESにコンタクトホールを形成し、このコンタクトホール内にタングステン(W)など主体とする導電性膜を埋め込むことで、複数のプラグPGを形成する。この時、同じ工程によって、制御ゲート電極CG上およびメモリゲート電極MG上にも、図2に示すようなプラグPGが形成される。これにより、拡散領域MDおよび拡散領域MSは、シリサイド層SI1を介してプラグPGと電気的に接続し、メモリゲート電極MGは、シリサイド層SI2を介してプラグPGと電気的に接続し、制御ゲート電極CGは、プラグPGと電気的に接続する。
次に、プラグPGが埋め込まれた層間絶縁膜IL2上に層間絶縁膜IL3を形成する。その後、層間絶縁膜IL3に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜IL3内にプラグPGと接続する配線M1を形成する。この配線M1の構造は、所謂ダマシン配線構造と呼ばれる。
その後、デュアルダマシン(Dual Damascene)法などにより、2層目以降の配線を形成するが、ここではその説明および図示は省略する。また、配線M1および配線M1よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
<変形例1>
図28は、実施の形態1の変形例1を示しており、図2のB−B線に対応した断面図を示している。
図28は、実施の形態1の変形例1を示しており、図2のB−B線に対応した断面図を示している。
実施の形態1では、エピタキシャル層EPの形成工程前に、エッチング処理を行うことで、フィンFAの上部を後退させていた。
これに対し、変形例1では、フィンFAを後退させない状態で、フィンFAにエピタキシャル層EPを形成している。このため、フィンFAの後退させる工程を簡略化できるので、製造コストを削減することができる。また、実施の形態1のように、フィンFAを後退させた場合よりも、短時間のエピタキシャル成長によって、実施の形態1と同等のシリコン体積および表面積が得られるため、製造スループットを向上させることができる。
なお、変形例1では、フィンFAを後退させないことで、実施の形態1と比較して、ソース領域およびドレイン領域の高さが高くなる。しかし、後の工程で、CMP処理により、メモリゲート電極MGおよびゲートパターンGP2を研磨し、ゲートパターンGP2を制御ゲート電極CGに置き換える工程がある。エピタキシャル層EPの高さが高すぎると、この研磨処理の際にエピタキシャル層EPの上面も露出するので、ゲートパターンGP2を除去する際にエピタキシャル層EPも除去される恐れがある。従って、エピタキシャル層EPの上面は、層間絶縁膜IL1、メモリゲート電極MGおよび制御ゲート電極CGの各々の最終的な上面よりも低いことが望ましい。
<変形例2>
図29は、実施の形態1の変形例2を示しており、図2のB−B線に対応した断面図を示している。
図29は、実施の形態1の変形例2を示しており、図2のB−B線に対応した断面図を示している。
実施の形態1では、フィンFAにエピタキシャル層EPを形成し、エピタキシャル層EP上にシリサイド層SI1を形成していた。
これに対し、変形例2では、フィンFAにエピタキシャル層EPを形成しておらず、フィンFAを後退させることもしていない。また、拡散領域MDは、イオン注入法によって、フィンFA内に形成される。図29では、拡散領域MDは、エクステンション領域EXDと一体化している。また、フィンFAの上面上および側面上には、直接シリサイド層SI1が形成される。
変形例2では、フィンFAにエピタキシャル層EPを形成しないことで、実施の形態1と比較して、ソース領域およびドレイン領域の体積が減少するため、各々の抵抗値が増加してしまう。しかしながら、フィンFAの幅が十分に広く、メモリセルMCに要求される特性を満たすことができる場合には、変形例2の半導体装置は、製造コストを削減できる点で有利である。
<メモリセルMCの給電部の説明>
以下に、実施の形態1のメモリセルMCの給電部の構造の特徴を説明する。なお、この給電部に関する説明は、実施の形態1の変形例1および変形例2においても同様である。
以下に、実施の形態1のメモリセルMCの給電部の構造の特徴を説明する。なお、この給電部に関する説明は、実施の形態1の変形例1および変形例2においても同様である。
メモリセルMCの給電部は、図2に示される平面図のうち、Y方向に延在しているメモリゲート電極MGおよび制御ゲート電極CGの各々の端部が形成される領域であり、メモリゲート電極MGおよび制御ゲート電極CGへ電圧を印加するためのプラグPGが配置される領域である。給電部には、フィンFAが形成されておらず、メモリゲート電極MGおよび制御ゲート電極CGは素子分離部STI上に位置している。
以下では、まず、給電部の構造が形成される製造工程を、図4〜図27で説明した工程と対応させながら説明し、その後、給電部の構造の主な特徴について説明する。
図30〜図49は、給電部の構造を説明するための要部を拡大した図面である。
図30、図32、図34、図36、図38、図40、図42、図44、図46および図48は、図2の一部を拡大した要部平面図である。なお、これらの平面図では、図面を見易くするために、ゲート絶縁膜GF1およびゲート絶縁膜GF2にハッチングを付している。
図31、図33、図35、図37、図39、図41、図43、図45、図47および図49は、各平面図に示されているC−C線に沿った断面図である。
図30および図31は、上述の図14の製造工程に対応している。給電部においては、素子分離部STI上に、導電性膜FGと、導電性膜FG上に絶縁膜IF4とが形成されている。
図32および図33は、上述の図15の製造工程に対応している。給電部においては、導電性膜FGがゲートパターンGP1に加工されており、導電性膜FGが除去された領域が、後にメモリゲート電極MGが形成される領域となる。
図34および図35は、上述の図17の製造工程に対応している。導電性膜FGが除去された領域に、ゲート絶縁膜GF1が形成されており、ゲート絶縁膜GF1上に、メモリゲート電極MGおよびキャップ膜CP1が埋め込まれるように形成されている。これにより、平面視において、ゲート絶縁膜GF1は、Y方向に沿ったメモリゲート電極MGの側面上に形成され、且つ、X方向に沿ったメモリゲート電極MGの側面上に形成される。また、ゲート絶縁膜GF1は、絶縁膜IF4上にも形成されている。
図36および図37は、上述の図19の製造工程に対応している。絶縁膜IF4上に形成されていたゲート絶縁膜GF1は除去され、続いて、絶縁膜IF4も除去される。その後、ゲートパターンGP1上にキャップ膜CP2が形成され、このキャップ膜CP2をマスクとしてエッチング処理を行うことで、ゲートパターンGP1が加工され、ゲートパターンGP2が形成されている。また、メモリゲート電極MGとゲートパターンGP2とは、ゲート絶縁膜GF1によって絶縁分離されている。
図38および図39は、上述の図20の製造工程に対応している。図20の工程は、ソース領域となる箇所に形成されているゲートパターンGP2を除去する工程であるが、この時、図38に示されるように、給電部においては、後に制御ゲート電極CGの形状となるように、ゲートパターンGP2の一部を除去している。すなわち、給電部において、ゲートパターンGP2の一部を除去することで、Y方向に延在するゲートパターンGP2の端部(制御ゲート電極CGの端部)が決定される。このため、図39に示されるように、X方向に沿ったゲートパターンGP2の側面と、Y方向に沿ったメモリゲート電極MGの側面との間に、ゲート絶縁膜GF1を介して、隙間が形成される。
図40および図41は、上述の図23の製造工程に対応している。この工程により、平面視において、サイドウォールスペーサSWが、Y方向に沿ったゲートパターンGP2の側面上、X方向に沿ったゲートパターンGP2の側面上、Y方向に沿ったメモリゲート電極MGの側面上、および、X方向に沿ったメモリゲート電極MGの側面上に形成される。
図42および図43は、上述の図24の製造工程に対応している。メモリゲート電極MGおよびゲートパターンGP2を覆うように、エッチングストッパ膜ESが形成され、エッチングストッパ膜ES上に層間絶縁膜IL1が形成される。その後、CMP法による研磨処理により、層間絶縁膜IL1およびエッチングストッパ膜ESが研磨され、キャップ膜CP1およびキャップ膜CP2が露出する。ここで、エッチングストッパ膜ESは、サイドウォールスペーサSWの側面に残されている。
図44および図45は、上述の図25の製造工程に対応している。キャップ膜CP2、ゲートパターンGP2および絶縁膜IF3を除去することで、制御ゲート電極CGとなる領域が開口される。
図46および図47は、上述の図26の製造工程に対応している。ゲートパターンGP2が除去された領域、および、メモリゲート電極MGを覆うように、ゲート絶縁膜GF2が形成され、ゲート絶縁膜GF2上に制御ゲート電極CG用の金属膜が形成される。その後、CMP法による研磨処理によって、ゲートパターンGP2が除去された領域に、ゲート絶縁膜GF2と制御ゲート電極CGとが埋め込まれて形成される。この工程により、図46に示されるように、平面視において、ゲート絶縁膜GF2が、Y方向に沿った制御ゲート電極CGの側面上、および、X方向に沿った制御ゲート電極CGの側面上に形成される。
すなわち、図47に示されるように、C−C断面に沿って説明すると、Y方向に沿ったメモリゲート電極MGの側面とサイドウォールスペーサSWとの間には、ゲート絶縁膜GF1が形成されており、X方向に沿った制御ゲート電極CGの側面とサイドウォールスペーサSWとの間には、ゲート絶縁膜GF2が形成されている。
また、上記のCMP法による研磨処理では、制御ゲート電極CGの端部周辺において、絶縁膜が削れやすいという現象が起こる。メモリセルMCが形成されている領域では、制御ゲート電極CGおよびメモリゲート電極MGが、一定の間隔で複数配置されている。このため、各々隣接する制御ゲート電極CGおよびメモリゲート電極MG間では、CMP法による研磨処理が行われても、給電部における制御ゲート電極CGの端部周辺のように、絶縁膜が削れやすくなる現象が起こり難い。しかしながら、給電部においては、メモリセルMCの領域と比較して、制御ゲート電極CGおよびメモリゲート電極MGの配置が不規則となる場合が多く、各電極間の距離が長くなる場合が多い。
従って、給電部における制御ゲート電極CGの端部周辺においては、メモリセルMCの周辺と比較して、サイドウォールスペーサSW、エッチングストッパ膜ESおよび層間絶縁膜IL1の各々の上面の高さが低くなっている。すなわち、給電部である素子分離部STI上において、X方向に沿った制御ゲート電極CGの側面上に形成されているサイドウォールスペーサSWの上端部の位置は、メモリセルMCが形成されるフィンFA上において、Y方向に沿った制御ゲート電極CGの側面上に形成されているサイドウォールスペーサSWの上端部の位置よりも低い。そのため、給電部において、Y方向に沿ったメモリゲート電極MGの側面と、X方向に沿った制御ゲート電極CGの側面との間に、隙間が形成される傾向がある。
図48および図49は、上述の図27の製造工程に対応している。この工程では、メモリゲート電極MG上にシリサイド層SI2が形成される。ここで、半導体基板SBの主面全体に、シリサイド層の形成防止用の絶縁膜を形成し、シリサイド層SI2を形成する領域のみウェットエッチングによって除去するが、このウェットエッチングによって、層間絶縁膜IL1も若干後退する。
本実施の形態の構造の主な特徴として、平面視において、X方向およびY方向に沿ったメモリゲート電極MGの側面上にはゲート絶縁膜GF1が形成され、X方向およびY方向に沿った制御ゲート電極CGの側面上にはゲート絶縁膜GF2が形成されていることが挙げられる。すなわち、平面視において、メモリゲート電極MGの全側面がゲート絶縁膜GF1に囲まれており、制御ゲート電極CGの全側面がゲート絶縁膜GF2に囲まれている。
例えば、上記のようにメモリゲート電極MGの上面にシリサイド層SI2を形成した際に、シリサイド層SI2が異常成長し、メモリゲート電極MGと制御ゲート電極CGとが短絡する恐れがある。しかし、本実施の形態においては、メモリゲート電極MGと制御ゲート電極CGとの間には、ゲート絶縁膜GF1およびゲート絶縁膜GF2が存在しているので、シリサイド層SI2が異常成長したとしても、ゲート絶縁膜GF1およびゲート絶縁膜GF2が防壁となるので、各ゲート電極間の短絡を防ぐことができる。
特に、給電部においては、上述のように絶縁膜(サイドウォールスペーサSWなど)が後退することにより、メモリゲート電極MGと制御ゲート電極CGとの間に隙間が形成される傾向がある。このため、シリサイド層SI2が隙間を埋めるように成長しやすい状況となっている。よって、各ゲート電極間の短絡が起きやすい状況になっている。しかしながら、本実施の形態では、給電部において、Y方向に沿ったメモリゲート電極MGの側面上にはゲート絶縁膜GF1が形成され、X方向に沿った制御ゲート電極CGの側面上にはゲート絶縁膜GF2が形成されているため、シリサイド層SI2が異常成長したとしても、各ゲート電極間の短絡を防ぐことができる。従って、半導体装置の信頼性を向上させることができる。
<給電部における、本実施の形態の半導体装置と、検討例の半導体装置との比較>
図57〜61は、上述の図51〜図56で説明した検討例の給電部を示している。図57〜図60は、検討例の給電部の平面図であり、図61は、図60に示されるD−D線に沿った断面図である。なお、図57〜図60は、平面図であるが、図面を見易くするために、ゲート絶縁膜GF1にハッチングを付している。
図57〜61は、上述の図51〜図56で説明した検討例の給電部を示している。図57〜図60は、検討例の給電部の平面図であり、図61は、図60に示されるD−D線に沿った断面図である。なお、図57〜図60は、平面図であるが、図面を見易くするために、ゲート絶縁膜GF1にハッチングを付している。
図57は、検討例の図52の工程における、給電部の平面図を示している。パターニングされた制御ゲート電極CGの上面上および側面上、並びに、パターニングされたダミーパターンDPの上面上および側面上を覆うように、メモリセルMC全体にゲート絶縁膜GF1が形成され、ゲート絶縁膜GF1上に、メモリゲート電極MGおよびキャップ膜CP1が形成されている。なお、メモリゲート電極MGは、図52で説明したように、ドライエッチング処理によって後退しているので、図57に示されるように、制御ゲート電極CGの上面上、および、ダミーパターンDPの上面上のメモリゲート電極MGは、除去されている。
図58は、検討例の図53の工程における、給電部の平面図を示している。この工程では、メモリセルMCのドレイン領域となる箇所に形成されているメモリゲート電極MGおよびゲート絶縁膜GF1を除去している。この時、図58に示されるように、給電部においては、不要なメモリゲート電極MGの一部を除去することで、Y方向に延在するメモリゲート電極MGの端部が決定される。ここで、ゲート絶縁膜GF1は、メモリゲート電極MGが残される領域における制御ゲート電極CGの側面上およびダミーパターンDPの側面上だけでなく、制御ゲート電極CGの全側面上およびダミーパターンDPの全側面上に残されている。これは、上述のように、電荷蓄積層CSLのような金属酸化膜を有するゲート絶縁膜GF1を、異方性エッチングを用いて除去する場合、制御ゲート電極CGの側面上およびダミーパターンDPの全側面上のゲート絶縁膜GF1を除去することが困難だからである。
図59は、検討例の図54の工程における、給電部の平面図を示している。この工程では、メモリセルMCのソース領域となる箇所に形成されているダミーパターンDPを除去している。この時、図59に示されるように、給電部においても、ダミーパターンDPが全て除去される。
この時、図58にてダミーパターンDPのX方向に沿う側面上に残されていたゲート絶縁膜GF1は、孤立パターンとして残される。しかし、メモリゲート電極MGの側面上および制御ゲート電極CGの側面上に残されているゲート絶縁膜GF1と異なり、この孤立パターンは、安定性が悪く、倒れ易い状態となっているため、ダミーパターンDP除去後の洗浄工程などにより、孤立パターンは剥離する。図59では、孤立パターンとして残されたゲート絶縁膜GF1が、剥離された状態を示している。
なお、このような孤立パターンが剥離しきれずに残された場合、後の製造工程中に孤立パターンが意図せずに剥離する恐れがある。そのため、この孤立パターンが、半導体基板上および製造装置内において、異物となる可能性があり、歩留まりが悪くなる恐れがある。
図60は、図59の状態から、本実施の形態の製造工程とほぼ同じ工程を行うことで、サイドウォールスペーサSW、エッチングストッパ膜ESおよび層間絶縁膜IL1を形成し、CMP法による研磨処理を行い、その後、制御ゲート電極CGの上面にシリサイド層SI2を形成した状態を示している。図61は、図60に示されるD−D線に沿った断面図である。
図60および図61から判るように、検討例においては、制御ゲート電極CGの側面に、ゲート絶縁膜GF1が残されているが、ゲート絶縁膜GF2が形成されていない。また、平面視において、Y方向に延在するメモリゲート電極MGの端部には、ゲート絶縁膜GF1が形成されていない。すなわち、X方向に沿ったメモリゲート電極MGの側面上にはゲート絶縁膜GF1が形成されていない。また、本実施の形態と同様に、CMP研磨処理によって、給電部において、サイドウォールスペーサSW、エッチングストッパ膜ESおよび層間絶縁膜IL1が後退している。
本実施の形態では、上述のように、メモリゲート電極MGの側面上にはゲート絶縁膜GF1が形成され、制御ゲート電極CGの側面上にはゲート絶縁膜GF2が形成されている。特に、給電部において、Y方向に沿ったメモリゲート電極MGの側面上にはゲート絶縁膜GF1が形成され、X方向に沿った制御ゲート電極CGの側面上にはゲート絶縁膜GF2が形成されている。
検討例では、本実施の形態と比較して、X方向に沿ったメモリゲート電極MGの側面上にはゲート絶縁膜GF1が形成されていない分、給電部において、メモリゲート電極MGと制御ゲート電極CGとの間の絶縁耐性が低い。すなわち、シリサイド層SI2の形成工程時に、シリサイド層SI2が異常成長した場合、メモリゲート電極MGの端部と制御ゲート電極CGとが、シリサイド層SI2を介して短絡する恐れが高くなっていることが判る。
また、検討例では、図59で説明したように、製造工程中にゲート絶縁膜GF1が孤立パターンとして残される恐れがある。これに対して、本実施の形態では、図30〜図49で説明したように、ゲート絶縁膜GF1はメモリゲート電極MGの側面上に形成され、ゲート絶縁膜GF2は制御ゲート電極CGの側面上に形成される。このため、ゲート絶縁膜GF1およびゲート絶縁膜GF2が、検討例のように、孤立パターンとして残されることが無い。従って、本実施の形態では、検討例のように、孤立パターンが異物となって、歩留まりが悪くなる恐れが無い。
以上のように、検討例では、半導体装置の信頼性が低下している。これに対して、本実施の形態では、半導体装置の信頼性を向上させることができる。
(実施の形態2)
以下に、実施の形態2の半導体装置を、図50を用いて説明する。
以下に、実施の形態2の半導体装置を、図50を用いて説明する。
実施の形態1では、ゲートパターンGP2および絶縁膜IF3を除去して開口部を形成し、この開口部内に酸化金属膜と金属膜とを埋め込むことで、ゲート絶縁膜GF2と制御ゲート電極CGとを形成していた。
実施の形態2では、ゲートパターンGP2および絶縁膜IF3を除去せず、両者をそれぞれゲート電極およびゲート絶縁膜として適用している。すなわち、実施の形態2において、制御ゲート電極は、例えば多結晶シリコン膜からなるゲートパターンGP2であり、制御ゲート電極下のゲート絶縁膜は、例えば酸化シリコン膜からなる絶縁膜IF3である。
実施の形態2の構造を形成するための製造方法の一例を、以下に説明する。
まず、実施の形態2の製造工程は、実施の形態1の図24に至るまでの製造工程と同様に行われる。そして、図24でのCMP法による研磨処理を、メモリゲート電極MG上のキャップ膜CP1、および、ゲートパターンGP2上のキャップ膜CP2が除去されるまで行う。これにより、メモリゲート電極MGの上面、および、ゲートパターンGP2の上面が露出する。
次に、実施の形態1の図27で説明したシリサイド層SI2の形成工程と同様の工程を実施する。これにより、図50に示されるように、メモリゲート電極MG上およびゲートパターンGP2上に、それぞれ、シリサイド層SI2が形成される。
その後の工程は、実施の形態1と同様であるので、その説明を省略する。
以上、実施の形態2においても、ドレイン領域となるフィンFAの上面上および側面上に、酸化金属膜を含むゲート絶縁膜GF1が形成されない。このため、実施の形態2の半導体装置では、実施の形態1と同様に、エクステンション領域EXDの形成、および、エピタキシャル層EPの形成が安定して行われる。
また、実施の形態2では、実施の形態1のように、ゲート絶縁膜に酸化金属膜を適用し、ゲート電極に金属膜を適用していない。従って、メモリセルMCの微細化または高速化などにおいては、実施の形態2よりも実施の形態1の方が有利である。
しかしながら、実施の形態2は、実施の形態1よりも製造工程の簡略化を図ることができるので、製造コストの削減を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
C1〜C5 回路
CF 導電性膜
CG 制御ゲート電極
CHP 半導体チップ
CP1、CP2 キャップ膜
CSL 電荷蓄積層
DP ダミーパターン
EP エピタキシャル層(半導体層)
ES エッチングストッパ膜
EXD エクステンション領域(不純物領域)
EXS エクステンション領域(不純物領域)
FA フィン
FG 導電性膜
G1、G2 ゲート電極
GF1、GF2 ゲート絶縁膜
GP1、GP2 ゲートパターン
HM1 ハードマスク
IF1〜IF4 絶縁膜
IL1〜IL3 層間絶縁膜
M1 配線
MC メモリセル
MD 拡散領域(不純物領域)
MG メモリゲート電極
MS 拡散領域(不純物領域)
PG プラグ
PR1〜PR3 レジストパターン
PW ウェル領域
SB 半導体基板
SI1、SI2 シリサイド層
STI 素子分離部
SW サイドウォールスペーサ
X1、X2 絶縁膜
CF 導電性膜
CG 制御ゲート電極
CHP 半導体チップ
CP1、CP2 キャップ膜
CSL 電荷蓄積層
DP ダミーパターン
EP エピタキシャル層(半導体層)
ES エッチングストッパ膜
EXD エクステンション領域(不純物領域)
EXS エクステンション領域(不純物領域)
FA フィン
FG 導電性膜
G1、G2 ゲート電極
GF1、GF2 ゲート絶縁膜
GP1、GP2 ゲートパターン
HM1 ハードマスク
IF1〜IF4 絶縁膜
IL1〜IL3 層間絶縁膜
M1 配線
MC メモリセル
MD 拡散領域(不純物領域)
MG メモリゲート電極
MS 拡散領域(不純物領域)
PG プラグ
PR1〜PR3 レジストパターン
PW ウェル領域
SB 半導体基板
SI1、SI2 シリサイド層
STI 素子分離部
SW サイドウォールスペーサ
X1、X2 絶縁膜
Claims (20)
- (a)半導体基板の上面の一部を後退させることで、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、前記半導体基板の主面に沿う第1方向に延在する突出部を形成する工程、
(b)前記突出部の上面および側面を覆うように、第1導電性膜を形成する工程、
(c)前記第1導電性膜をパターニングすることで、前記第1方向に直交する第2方向に延在する複数の第1ゲートパターンを形成する工程、
(d)前記複数の第1ゲートパターンの上面上および側面上、並びに、互いに隣接する前記第1ゲートパターン間の前記突出部の前記上面上および前記側面上に、酸化金属膜を含む第1ゲート絶縁膜を形成する工程、
(e)隣接する前記第1ゲートパターン間を埋め込むように、前記第1ゲート絶縁膜上に、前記第2方向に延在するメモリゲート電極を形成する工程、
(f)前記(e)工程後、前記複数の第1ゲートパターンの前記上面上に形成されている前記第1ゲート絶縁膜を除去する工程、
(g)前記(f)工程後、前記複数の第1ゲートパターンの一部を除去することで、前記第1方向における前記メモリゲート電極の側面に、前記第1ゲート絶縁膜を介して、前記第2方向に延在し、且つ、残存する前記第1ゲートパターンからなる第2ゲートパターンを形成する工程、
(h)前記メモリゲート電極および前記第2ゲートパターンから露出している前記突出部にイオン注入することで、前記突出部に不純物領域を形成する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(h)工程時に、前記メモリゲート電極および前記第2ゲートパターンから露出している前記突出部の前記上面および前記側面には、前記第1ゲート絶縁膜が形成されていない、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、更に、
(i)前記(h)工程後、前記不純物領域が形成されている前記突出部上に、エピタキシャル層を形成する工程、
を有する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、更に、
(j)前記(h)工程と前記(i)工程との間に、前記不純物領域が形成されている前記突出部を後退させる工程、
を有し、
前記エピタキシャル層は、後退された前記突出部上に形成される、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、更に、
(k)前記(f)工程と前記(g)工程との間に、前記複数の第1ゲートパターン上に、キャップ膜を形成する工程、
を有し、
前記(g)工程は、前記キャップ膜をマスクとして行われ、
前記(i)工程は、前記第2ゲートパターンの上面上に前記キャップ膜が残されている状態で行われる、半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、更に、
(l)前記(h)工程と前記(i)工程との間に、前記第2ゲートパターンの側面上に、サイドウォールスペーサを形成する工程、
を有し、
前記サイドウォールスペーサの上端部の位置は、前記キャップ膜の上面よりも低く、且つ、前記第2ゲートパターンと前記キャップ膜との境界よりも高い、半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記不純物領域が形成されている前記突出部の前記側面上に、前記サイドウォールスペーサは形成されていない、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、更に、
(m)前記(a)工程と前記(b)工程との間に、前記突出部の前記側面上、および、前記半導体基板上に、素子分離部を形成する工程、
を有し、
前記素子分離部の上面の位置は、前記突出部の前記上面の位置よりも低く、
前記不純物領域は、前記素子分離部の前記上面より上部に位置する前記突出部の全体に形成されている、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、更に、
(n)前記(h)工程後、前記不純物領域が形成されている前記突出部の前記上面および前記側面に、シリサイド層を直接形成する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、更に、
(o)前記(h)工程後、前記メモリゲート電極および前記第2ゲートパターンの各々の上面に、シリサイド層を形成する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、更に、
(p)前記(h)工程後、前記メモリゲート電極、前記第2ゲートパターン、および、前記不純物領域が形成された前記突出部を覆うように、層間絶縁膜を形成する工程、
(q)前記層間絶縁膜を、CMP法により研磨する工程、
(r)前記(q)工程後、前記第2ゲートパターンを除去する工程、
(s)前記第2ゲートパターンが除去された領域に、酸化金属膜を含む第2ゲート絶縁膜を形成する工程、
(t)前記第2ゲートパターンが除去された領域内に、前記第2ゲート絶縁膜を介して、金属膜を含む制御ゲート電極を埋め込む工程、
を有する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
平面視において、前記メモリゲート電極の全側面が前記第1ゲート絶縁膜に囲まれており、前記制御ゲート電極の全側面が前記第2ゲート絶縁膜に囲まれている、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1ゲート絶縁膜は、電荷の保持が可能なトラップ準位を備える絶縁膜を含み、
前記トラップ準位を備える絶縁膜は、ハフニウムシリケート膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸窒化ジルコニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜、酸化アルミニウム膜、ハフニウム・アルミネート膜、酸化イットリウム膜、酸化テルビウム膜、酸化タンタル膜、酸化モリブデン膜、酸化プラセオジム膜、酸化ニオブ膜、酸化エルビウム膜、チタン酸ストロンチウム膜、または、チタン酸バリウム膜である、半導体装置の製造方法。 - 半導体基板上に形成されたメモリゲート電極および制御ゲート電極と、
前記メモリゲート電極の側面および底面を囲むように形成された第1ゲート絶縁膜と、
前記制御ゲート電極の側面および底面を囲むように形成された第2ゲート絶縁膜と、
を有し、
平面視において、前記メモリゲート電極および前記制御ゲート電極は、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜を介して第1方向で隣接し、且つ、それぞれ、前記第1方向と直交する第2方向に延在しており、
平面視において、前記第1方向および前記第2方向に沿った前記メモリゲート電極の側面上には前記第1ゲート絶縁膜が形成されており、前記第1方向および前記第2方向に沿った前記制御ゲート電極の側面上には前記第2ゲート絶縁膜が形成されている、半導体装置。 - 請求項14記載の半導体装置において、更に、
前記半導体基板の一部であり、且つ、前記第1方向に延在する複数の突出部と、
前記複数の突出部の間の前記半導体基板上に形成された素子分離部と、
を有し、
前記素子分離部の上面の位置は、前記複数の突出部の上面の位置よりも低く、
前記メモリゲート電極および前記制御ゲート電極は、前記複数の突出部の前記上面および側面を覆うように、前記素子分離部上および前記複数の突出部上に形成されている、半導体装置。 - 請求項15記載の半導体装置において、
前記第1方向に沿った前記メモリゲート電極の前記側面、および、前記第1方向に沿った前記制御ゲート電極の前記側面は、それぞれ、前記素子分離部上に位置している、半導体装置。 - 請求項16記載の半導体装置において、
前記メモリゲート電極は、多結晶シリコン膜と、前記多結晶シリコン膜上に形成されたシリサイド層とを含む、半導体装置。 - 請求項17記載の半導体装置において、
前記制御ゲート電極は、金属膜を含む、半導体装置。 - 請求項17記載の半導体装置において、
前記第1ゲート絶縁膜は、電荷の保持が可能なトラップ準位を備える絶縁膜を含み、
前記トラップ準位を備える絶縁膜は、ハフニウムシリケート膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸窒化ジルコニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜、酸化アルミニウム膜、ハフニウム・アルミネート膜、酸化イットリウム膜、酸化テルビウム膜、酸化タンタル膜、酸化モリブデン膜、酸化プラセオジム膜、酸化ニオブ膜、酸化エルビウム膜、チタン酸ストロンチウム膜、または、チタン酸バリウム膜である、半導体装置。 - 請求項17記載の半導体装置において、
前記第1方向および前記第2方向に沿った前記制御ゲート電極の前記側面上には、前記第2ゲート絶縁膜を介して、サイドウォールスペーサが形成されており、
前記素子分離部上において、前記第1方向に沿った前記制御ゲート電極の前記側面上に形成されている前記サイドウォールスペーサの上端部の位置は、前記複数の突出部上において、前記第2方向に沿った前記制御ゲート電極の前記側面上に形成されている前記サイドウォールスペーサの上端部の位置よりも低い、半導体装置。
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