JP2019096724A - Semiconductor device, method of manufacturing the same, method of trimming semiconductor device - Google Patents

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Abstract

To provide a semiconductor device capable of reliably adjusting characteristics of an internal circuit to desired characteristics by trimming, a method of manufacturing the same, and a trimming method.SOLUTION: An anti-fuse element is formed by forming a semiconductor layer on an insulating layer 11 formed on a substrate 10 and forming a Zener diode 20 with a first conductive portion 201 formed by diffusing an impurity in the semiconductor layer and a PN junction portion 203 in contact with a second conductive portion 202 of an opposite conductivity type. A voltage is applied to conductive portions 15a, 15b connected to regions of upper surfaces of the first conductive portion 201 and the second conductive portion 202, respectively, to perform trimming.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置、特にトリミングによって特性調整が可能な半導体装置、この半導体装置の製造方法及びトリミング方法に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device whose characteristics can be adjusted by trimming, a method of manufacturing the semiconductor device, and a trimming method.

製造後の半導体装置の特性を調整するトリミング技術が知られている。トリミングに用いられるアンチヒューズ素子として、製造直後はカソードからアノードへ向けて電流が流れない「非導通状態」を維持し、トリミングによって電流が流れる「導通状態」に設定されるツェナーダイオードが知られている（例えば、特許文献１参照）。当該ツェナーダイオードは、Ｎ型不純物領域、Ｐ型不純物領域及びＰＮ接合部を有するツェナーダイオード部と、ツェナーダイオード部の両端に接続された電極（カソード、アノード）と、を有する。   A trimming technique is known which adjusts the characteristics of a manufactured semiconductor device. As an anti-fuse element used for trimming, a zener diode is known which maintains a "non-conductive state" in which no current flows from the cathode to the anode immediately after manufacture and sets the "conductive state" in which current flows by trimming. (See, for example, Patent Document 1). The zener diode has a zener diode portion having an n-type impurity region, a p-type impurity region, and a PN junction portion, and electrodes (cathode, anode) connected to both ends of the zener diode portion.

このようなアンチヒューズ素子（ツェナーダイオード）に対するトリミングでは、先ず、上記した電極を介して、ツェナーダイオード部のＰＮ接合の耐圧を超える電圧を逆方向に印加する。このＰＮ接合耐圧を超える逆方向の電圧印加によりＰＮ接合部が降伏すると共に発熱する。これにより、電極の構成物である例えばアルミニウムが溶解すると共に、Ｎ型不純物領域からＰ型不純物領域に向けて逆方向の電流が流れる。すると、溶解したアルミニウムがＮ型不純物領域からツェナーダイオード部に侵入する。この際、溶解したアルミニウムがＮ型不純物領域を介してＰＮ接合部に到達することにより、Ｎ型不純物領域内にアルミニウムのフィラメントが形成され、ツェナーダイオード部の両端が導通した「導通状態」となる。   In the trimming for such an antifuse element (Zener diode), first, a voltage exceeding the withstand voltage of the PN junction of the Zener diode portion is applied in the reverse direction via the above-described electrode. The reverse voltage application exceeding the breakdown voltage of the PN junction causes breakdown and heat generation of the PN junction. Thereby, for example, aluminum, which is a component of the electrode, is dissolved, and a current in the reverse direction flows from the N-type impurity region to the P-type impurity region. Then, the melted aluminum intrudes into the Zener diode portion from the N-type impurity region. At this time, when the melted aluminum reaches the PN junction through the N-type impurity region, a filament of aluminum is formed in the N-type impurity region, and both ends of the Zener diode portion become conductive. .

特開２００５−１８３６１７号公報JP, 2005-183617, A

ところで、特許文献１に記載されているツェナーダイオードでは、トリミング時に、アルミニウムによるフィラメント形成が不十分となり、ＰＮ接合部まで到達しない場合がある。このような場合、引き続き、複数回に亘り、ＰＮ接合耐圧を超える逆方向の電圧を印加することで、フィラメントをこのＰＮ接合部に至らせる。   By the way, in the Zener diode described in Patent Document 1, the filament formation by aluminum may be insufficient at the time of trimming, and may not reach the PN junction. In such a case, the filament is brought to the PN junction by applying a reverse voltage exceeding the PN junction withstand voltage a plurality of times.

しかしながら、複数回に亘る電圧印加によって、アルミニウムをツェナーダイオード部に侵入させると、その分だけ、電極内に含まれるアルミニウムの量が減少し、電極内での電気抵抗が高くなる。よって、十分な電流を流せなくなり、アルミニウムをツェナーダイオード部のＰＮ接合部に到らせることが困難となる。   However, when aluminum is made to enter the zener diode portion by multiple voltage applications, the amount of aluminum contained in the electrode is reduced by that amount, and the electrical resistance in the electrode is increased. Therefore, sufficient current can not flow, and it becomes difficult to allow aluminum to reach the PN junction of the zener diode.

よって、ツェナーダイオードを確実に「導通状態」に設定できなくなり、半導体装置に形成されている内部回路を所望の特性に調整することが出来なくなるという不具合が生じた。   As a result, the Zener diode can not be reliably set to the "conductive state", and the internal circuit formed in the semiconductor device can not be adjusted to a desired characteristic.

本発明は、上記した点に鑑みてなされたものであり、内部回路の特性をトリミングによって確実に所望の特性に調整することが可能な半導体装置、半導体装置の製造方法及びトリミング方法を提供することを目的とする。   The present invention has been made in view of the above-described points, and provides a semiconductor device capable of reliably adjusting the characteristic of the internal circuit to a desired characteristic by trimming, a method of manufacturing the semiconductor device, and a trimming method. With the goal.

本発明に係る半導体装置は、基板上に形成されている絶縁層と、半導体材料からなり、前記基板の表面に沿った第１の方向に延在して前記絶縁層上に形成されている第１の導電部と、前記第１の方向における前記第１の導電部の端部を被覆する絶縁部と、前記絶縁部の表面と前記第１の導電部の上面の領域とを覆うように、前記絶縁部の表面から前記上面の領域に亘って延在する第２の導電部と、前記第２の導電部の上面における、前記第１の導電部の前記上面の領域に対向する領域に接続された第３の導電部と、を有する。   A semiconductor device according to the present invention comprises an insulating layer formed on a substrate, and a semiconductor material, and is formed on the insulating layer so as to extend in a first direction along the surface of the substrate. A first conductive portion, an insulating portion covering an end portion of the first conductive portion in the first direction, a surface of the insulating portion, and a region of an upper surface of the first conductive portion; Connected to the second conductive portion extending from the surface of the insulating portion to the region of the upper surface, and the region of the upper surface of the second conductive portion facing the region of the upper surface of the first conductive portion And the third conductive portion.

本発明に係る半導体装置の製造方法は、基板上に形成されている絶縁層上に、半導体材料からなる第１の導電部材を形成する半導体部材形成工程と、前記第１の導電部材に不純物を注入することによりＮ型領域、及び前記Ｎ型領域に接するＰ型領域を形成する不純物注入工程と、前記Ｐ型領域の一部を露出させる第１の開口部と前記Ｎ型領域の上面の一部を露出させる第２の開口部とを有する絶縁部を形成する絶縁部形成工程と、前記第２の開口部によって露出した前記Ｎ型領域の上面、及び前記絶縁部の表面に第２の導電部を形成する第２導電部形成工程と、前記第２の導電部における、前記第２の開口部に対応した領域の上面に第３の導電部を形成する第３導電部形成工程と、を有する。   In the method of manufacturing a semiconductor device according to the present invention, a semiconductor member forming step of forming a first conductive member made of a semiconductor material on an insulating layer formed on a substrate, an impurity in the first conductive member An impurity implantation step of forming an N-type region and a P-type region in contact with the N-type region by implantation; a first opening for exposing a part of the P-type region; An insulating portion forming step of forming an insulating portion having a second opening that exposes the portion, a second conductive surface on the upper surface of the N-type region exposed by the second opening, and a surface of the insulating portion A second conductive portion forming step of forming a portion, and a third conductive portion forming step of forming a third conductive portion on the upper surface of the region corresponding to the second opening portion in the second conductive portion; Have.

本発明に係る半導体装置のトリミング方法は、基板上に形成されている絶縁層と、Ｐ型半導体領域と、Ｎ型半導体領域と、前記Ｐ型半導体領域及び前記Ｎ型半導体領域に接するＰＮ接合部と、を含み、前記基板の表面に沿った第１の方向に延在して前記絶縁層上に形成されている第１の導電部と、前記第１の方向における前記Ｎ型半導体領域の端部を被覆する絶縁部と、前記絶縁部の表面及び前記Ｎ型半導体領域の上面の領域を覆うように、前記絶縁部の表面から前記Ｎ型半導体領域の前記上面の領域に亘り延在する第２の導電部と、前記第２の導電部の上面における、前記Ｎ型半導体領域の前記上面の領域に対向する領域に接続された第３の導電部と、前記Ｐ型半導体領域の上面に形成されている第４の導電部と、を有する半導体装置のトリミング方法であって、前記第４の導電部を接地電位に設定し、前記ＰＮ接合部の耐圧を超える電圧を前記第３の導電部に印加する。   In the semiconductor device trimming method according to the present invention, an insulating layer formed on a substrate, a P-type semiconductor region, an N-type semiconductor region, and a PN junction in contact with the P-type semiconductor region and the N-type semiconductor region And a first conductive portion formed on the insulating layer and extending in a first direction along the surface of the substrate, and an end of the N-type semiconductor region in the first direction. Extending from the surface of the insulating portion to the region of the upper surface of the N-type semiconductor region so as to cover the insulating portion covering the portion, the surface of the insulating portion, and the region of the upper surface of the N-type semiconductor region; And a third conductive portion connected to a region facing the region of the upper surface of the N-type semiconductor region on the upper surface of the second conductive region, and a second conductive region and formed on the upper surface of the P-type semiconductor region And the fourth conductive portion being A timing method, the fourth conductive portion is set to a ground potential, applying a voltage exceeding the withstand voltage of the PN junction to said third conductive portion.

本発明は、アンチヒューズ素子としての半導体材料からなる第１の導電部を、第２の導電部を介して、トリミング時に高電圧の供給を受ける第３の導電部（電極）と電気的に接続する。第２の導電部は、下面が第１の導電部の一部の領域と接しており且つ上面が第３の導電部に接続されている下部領域と、第１の導電部の端部を被覆する絶縁層の表面に形成されている上部領域と、からなる。   The present invention electrically connects a first conductive portion made of a semiconductor material as an antifuse element to a third conductive portion (electrode) receiving supply of high voltage at the time of trimming via the second conductive portion. Do. The second conductive portion covers the lower portion where the lower surface is in contact with the partial region of the first conductive portion and the upper surface is connected to the third conductive portion, and the end portion of the first conductive portion And an upper region formed on the surface of the insulating layer.

かかる構成によれば、トリミング時には、第１の導電部に接している第２の導電部が発熱し、その下部領域に含まれる金属が溶解して第１の導電部に流れ込み、この流れ込んだ金属がフィラメントとなって第１の導電部を導通状態に設定する。この際、第２の導電部の下部領域から消失した分の金属は、この下部領域よりも高い位置に存在する第２の導電部の上部領域から補充される。これにより、トリミング時に第３の導電部から第１の導電部に向けて流れる電流の経路、つまり第２の導電部の下部領域中には、トリミングに伴う金属膜の薄膜化は生じない。従って、十分な量の金属を第１の導電部に侵入させることができるので、半導体材料からなる第１の導電部を確実に導通状態に設定することが可能となる。   According to this configuration, at the time of trimming, the second conductive portion in contact with the first conductive portion generates heat, and the metal contained in the lower region thereof is melted and flows into the first conductive portion, and the flowed metal Becomes a filament to set the first conductive portion to the conductive state. At this time, the amount of metal that has disappeared from the lower region of the second conductive portion is replenished from the upper region of the second conductive portion located higher than the lower region. As a result, thinning of the metal film due to trimming does not occur in the path of the current flowing from the third conductive portion toward the first conductive portion during trimming, that is, in the lower region of the second conductive portion. Therefore, a sufficient amount of metal can be made to penetrate into the first conductive portion, so that the first conductive portion made of a semiconductor material can be reliably set in the conductive state.

よって、本発明によれば、半導体装置の内部回路の特性をトリミングによって確実に所望の特性に調整することが可能となる。   Therefore, according to the present invention, the characteristics of the internal circuit of the semiconductor device can be reliably adjusted to the desired characteristics by trimming.

本発明に係る半導体装置１００の断面を表す断面図である。FIG. 1 is a cross-sectional view showing a cross section of a semiconductor device 100 according to the present invention. 半導体装置１００の製造手順を示すフロー図である。FIG. 10 is a flowchart showing a manufacturing procedure of the semiconductor device 100. 下層絶縁層形成工程Ｓ１での工程断面図である。It is a process cross section in lower layer insulating layer formation process S1. 半導体部材形成工程Ｓ２での工程断面図である。It is a process sectional view in semiconductor member formation process S2. 不純物注入・パターニング工程Ｓ３での工程断面図である。It is process sectional drawing in impurity implantation * patterning process S3. 中間絶縁層・第１導電部形成工程Ｓ４での工程断面図である。It is a process sectional view in middle insulating layer and the 1st electric conduction part formation process S4. 開口部形成工程Ｓ５での工程断面図である。It is a process sectional view in opening formation process S5. 第２導電部形成工程Ｓ６の工程断面図である。It is a process cross section of the 2nd electric conduction part formation process S6. 上層絶縁層形成工程Ｓ７の工程断面図である。It is a process sectional view of upper layer insulating layer forming process S7. 開口部形成工程Ｓ８での工程断面図である。It is a process sectional view in opening formation process S8. トリミング時における半導体装置１００の状態を表す断面図である。FIG. 7 is a cross-sectional view showing a state of the semiconductor device 100 at the time of trimming.

以下、本発明の実施例について詳細に説明する。   Hereinafter, examples of the present invention will be described in detail.

図１は、本発明に係る半導体装置１００の断面を表す断面図である。尚、図１は、半導体装置１００の全領域のうちで、アンチヒューズ素子としてのツェナーダイオード２０の形成領域を抜粋して示す断面図である。   FIG. 1 is a cross sectional view showing a cross section of a semiconductor device 100 according to the present invention. FIG. 1 is a cross-sectional view showing a formation region of a Zener diode 20 as an antifuse element among the entire region of the semiconductor device 100.

図１において、例えばＳｉ（シリコン）からなる半導体基板１０上には、例えばシリコン酸化物を含む下層絶縁層１１が形成されている。   In FIG. 1, a lower insulating layer 11 containing, for example, silicon oxide is formed on a semiconductor substrate 10 made of, for example, Si (silicon).

下層絶縁層１１上には、半導体基板１０の表面に沿った第１の方向に延在する第１の導電部としてのツェナーダイオード２０が形成されている。ツェナーダイオード２０は、Ｎ型の不純物を含むＮ型シリコン領域２０１と、Ｐ型の不純物を含むＰ型シリコン領域２０２と、Ｎ型シリコン領域２０１及びＰ型シリコン領域２０２によるＰＮ接合部２０３と、を有する。   A Zener diode 20 as a first conductive portion extending in a first direction along the surface of the semiconductor substrate 10 is formed on the lower insulating layer 11. The Zener diode 20 includes an N-type silicon region 201 containing N-type impurities, a P-type silicon region 202 containing P-type impurities, and a PN junction portion 203 formed of the N-type silicon region 201 and the P-type silicon region 202. Have.

下層絶縁層１１及びツェナーダイオード２０の上面を覆うように、例えばシリコン酸化物を含む中間絶縁層１２が形成されている。ただし、中間絶縁層１２には、図１に示すようにＮ型シリコン領域２０１の上面の領域ＰＡを露出させる第１の開口部と、Ｐ型シリコン領域２０２の上面の領域ＱＡを露出させる第２の開口部とが設けられている。中間絶縁層１２は、図１に示すように、半導体基板１０の表面に沿った第１の方向におけるツェナーダイオード２０の端部を被覆する。   An intermediate insulating layer 12 containing, for example, silicon oxide is formed to cover the upper surfaces of the lower insulating layer 11 and the Zener diode 20. However, as shown in FIG. 1, in the intermediate insulating layer 12, the first opening that exposes the area PA on the upper surface of the N-type silicon region 201, and the second opening QA on the upper surface of the P-type silicon region 202. And the opening of the The intermediate insulating layer 12 covers the end of the Zener diode 20 in a first direction along the surface of the semiconductor substrate 10, as shown in FIG.

当該第１の開口部にて露出したＮ型シリコン領域２０１の上面の領域、及び中間絶縁層１２の表面には、第２の導電部としてのメタル層１３ａが形成されている。メタル層１３ａは、図１に示すように、中間絶縁層１２の表面ｆａ、及びＮ型シリコン領域２０１の上面の領域ＰＡを覆うように、中間絶縁層１２の表面ｆａから、Ｎ型シリコン領域２０１の上面の領域ＰＡに亘り延在している。すなわち、メタル層１３ａは、中間絶縁層１２の表面ｆａに形成されている領域（以降、上部領域と称する）と、Ｎ型シリコン領域２０１と接している領域（以降、下部領域と称する）と、からなる。   A metal layer 13a as a second conductive portion is formed on the upper surface region of the N-type silicon region 201 exposed in the first opening and the surface of the intermediate insulating layer 12. As shown in FIG. 1, metal layer 13 a covers N-type silicon region 201 from surface fa of intermediate insulating layer 12 so as to cover surface PA of intermediate insulating layer 12 and region PA of the upper surface of N-type silicon region 201. Extends over the area PA of the upper surface of the. That is, metal layer 13a includes a region formed on surface fa of intermediate insulating layer 12 (hereinafter referred to as an upper region) and a region in contact with N-type silicon region 201 (hereinafter referred to as a lower region). It consists of

また、上記した第２の開口部にて露出したＰ型シリコン領域２０２の上面の領域、及び中間絶縁層１２の表面には、メタル層１３ｂが形成されている。メタル層１３ｂは、図１に示すように、中間絶縁層１２の表面、及びＰ型シリコン領域２０２の上面の領域ＱＡを覆うように、中間絶縁層１２の表面から、Ｐ型シリコン領域２０２の上面の領域ＱＡに亘り延在している。   A metal layer 13 b is formed on the upper surface region of the P-type silicon region 202 exposed in the above-described second opening and on the surface of the intermediate insulating layer 12. As shown in FIG. 1, metal layer 13 b covers the surface of intermediate insulating layer 12 and the upper surface of P-type silicon region 202 from the surface of intermediate insulating layer 12 so as to cover the area QA. Extends over the area QA.

尚、メタル層１３ａ及び１３ｂは共に、Ａｌ（アルミニウム）膜１３１と、このＡｌ膜１３１の上面を被覆する上層バリアメタル１３２と、このＡｌ膜１３１の下面を被覆する下層バリアメタル１３３と、を含む。   The metal layers 13a and 13b both include an Al (aluminum) film 131, an upper barrier metal 132 covering the upper surface of the Al film 131, and a lower barrier metal 133 covering the lower surface of the Al film 131. .

これらメタル層１３ａ及び１３ｂを覆うように、図１に示すように上層絶縁層１４が形成されている。   An upper insulating layer 14 is formed to cover the metal layers 13a and 13b as shown in FIG.

更に、図１に示すように、第３の導電部としての電極１５ａが、上層絶縁層１４及びメタル層１３ａの上層バリアメタル１３２を貫通して、当該メタル層１３ａのＡｌ膜１３１と接続されている。すなわち、図１に示すように、メタル層１３ａの上面における、上記した領域ＰＡに対向する領域に電極１５ａが接続されている。また、電極１５ｂが、上層絶縁層１４及びメタル層１３ｂの上層バリアメタル１３２を貫通して、当該メタル層１３ｂのＡｌ膜１３１と接続されている。すなわち、図１に示すように、メタル層１３ｂの上面における、上記した領域ＱＡに対向する領域に電極１５ｂが接続されている。これらメタル層１３ｂと電極１５ｂとで第４の導電部を構成する。   Furthermore, as shown in FIG. 1, the electrode 15a as the third conductive portion penetrates the upper barrier metal 132 of the upper insulating layer 14 and the metal layer 13a and is connected to the Al film 131 of the metal layer 13a. There is. That is, as shown in FIG. 1, the electrode 15a is connected to the area on the upper surface of the metal layer 13a facing the above-described area PA. Further, the electrode 15 b penetrates the upper barrier metal 132 of the upper insulating layer 14 and the metal layer 13 b and is connected to the Al film 131 of the metal layer 13 b. That is, as shown in FIG. 1, the electrode 15b is connected to the area on the upper surface of the metal layer 13b facing the above-described area QA. The metal layer 13 b and the electrode 15 b constitute a fourth conductive portion.

これら電極１５ａ及び１５ｂは共に、図１に示されるように、Ａｌ（アルミニウム）膜１５１と、このＡｌ膜１５１の上面を被覆する上層バリアメタル１５２と、かかるＡｌ膜１５１の下面を被覆する下層バリアメタル１５３と、を含む。電極１５ａ及び電極１５ｂが、アンチヒューズ素子としての電極となる。   Both of the electrodes 15a and 15b are, as shown in FIG. 1, an Al (aluminum) film 151, an upper barrier metal 152 covering the upper surface of the Al film 151, and a lower barrier film covering the lower surface of the Al film 151. And metal 153. The electrode 15a and the electrode 15b become an electrode as an antifuse element.

以下に、図１に示される半導体装置１００の製造方法について、図２に示す製造フローに沿って、図３〜図１０に示される工程断面図を参照しつつ説明する。   Hereinafter, a method of manufacturing the semiconductor device 100 shown in FIG. 1 will be described along the manufacturing flow shown in FIG. 2 with reference to process cross-sectional views shown in FIGS.

まず、シリコンを含む半導体基板１０の表面を例えば９００〜１０００℃程度でスチーム酸化することにより、第１の絶縁層として、シリコン酸化物を含む下層絶縁層１１を図３に示すように形成する（下層絶縁層形成工程Ｓ１）。   First, the surface of the semiconductor substrate 10 containing silicon is steam oxidized at, for example, about 900 to 1000 ° C. to form the lower insulating layer 11 containing silicon oxide as a first insulating layer as shown in FIG. Lower insulating layer forming step S1).

次に、ＣＶＤ（Chemical Vapor Deposition）法により、下層絶縁層１１の上面に、多結晶のポリシリコン膜１２０を図４に示すように形成する（半導体部材形成工程Ｓ２）。   Next, a polycrystalline polysilicon film 120 is formed on the upper surface of the lower insulating layer 11 as shown in FIG. 4 by a chemical vapor deposition (CVD) method (semiconductor member forming step S2).

次に、フォトリソグラフィ技術及び異方性ドライエッチングによりポリシリコン膜１２０を所定のサイズにパターニングする。更に、フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、所定のサイズにパターニングされたポリシリコン膜１２０のうちの一部の領域にＮ型の不純物を注入し、他部の領域にＰ型の不純物を注入して、図５に示すＮ型シリコン領域２０１及びＰ型シリコン領域２０２を形成する（不純物注入・パターニング工程Ｓ３）。   Next, the polysilicon film 120 is patterned to a predetermined size by photolithography and anisotropic dry etching. Furthermore, an N-type impurity is implanted into a partial region of the polysilicon film 120 patterned into a predetermined size using a photolithography technique and an ion implantation technique, and a P-type impurity is implanted into the other region. To form the N-type silicon region 201 and the P-type silicon region 202 shown in FIG. 5 (impurity implantation / patterning step S3).

次に、９００〜９５０℃程度の熱処理を行うことにより、Ｎ型シリコン領域２０１及びＰ型シリコン領域２０２に夫々注入された不純物を拡散させてＰＮ接合部２０３を形成する。これにより、第１の導電部としてのツェナーダイオード部２０が形成される。そして、引き続き、ＣＶＤ法により、Ｎ型シリコン領域２０１及びＰ型シリコン領域２０２上に、シリコン酸化物を含む中間絶縁層１２を図６に示すように形成する。（中間絶縁層・第１導電部形成工程Ｓ４）。   Next, heat treatment is performed at about 900 ° C. to about 950 ° C. to diffuse the impurities respectively implanted into the N-type silicon region 201 and the P-type silicon region 202, thereby forming the PN junction portion 203. Thereby, the Zener diode unit 20 as the first conductive unit is formed. Subsequently, the intermediate insulating layer 12 containing silicon oxide is formed as shown in FIG. 6 on the N-type silicon region 201 and the P-type silicon region 202 by the CVD method. (Intermediate insulating layer / first conductive portion forming step S4).

次に、フォトリソグラフィ技術により、中間絶縁層１２の上面の領域において、ツェナーダイオード部２０の両端部の上方の領域、及びＰＮ接合部２０３を含む中央部の上方の領域を除く領域にフォトレジストを形成する。そして、中間絶縁層１２に異方性ドライエッチングを施す。これにより、図７に示すように、中間絶縁層１２には、Ｎ型シリコン領域２０１の上面を露出させる開口部ＡＰａと、Ｎ型シリコン領域２０１の上面を露出させる開口部ＡＰｂと、が形成される（開口部形成工程Ｓ５）。   Next, in the region on the upper surface of the intermediate insulating layer 12, the region above the both ends of the Zener diode portion 20 and the region other than the region above the central portion including the PN junction 203 are photolithographically processed by photolithography. Form. Then, the intermediate insulating layer 12 is subjected to anisotropic dry etching. Thus, as shown in FIG. 7, in the intermediate insulating layer 12, an opening APa for exposing the upper surface of the N-type silicon region 201 and an opening APb for exposing the upper surface of the N-type silicon region 201 are formed. (Opening formation step S5).

次に、スパッタリングにより、中間絶縁層１２の表面と、開口部ＡＰａにて露出したＮ型シリコン領域２０１の上面と、開口部ＡＰｂにて露出したＰ型シリコン領域２０２の上面とに、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）等のバリアメタルを堆積させる。引き続き、スパッタリングによってアルミニウムを堆積させ、再びスパッタリングにより、バリアメタルを堆積させる。そして、上記したスパッタリングによって順に堆積させた３層のメタルを、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）技術によってパターニングする。これにより、図８に示すように、Ｎ型シリコン領域２０１の上面及び中間絶縁層１２の表面に亘り、Ａｌ膜１３１と、当該Ａｌ膜１３１の上面及び下面を夫々被覆する上層バリアメタル１３２及び下層バリアメタル１３３と、を有する第２の導電部としてのメタル層１３ａが形成される。更に、Ｐ型シリコン領域２０２の上面及び中間絶縁層１２の表面に亘り、Ａｌ膜１３１と、当該Ａｌ膜１３１の上面及び下面を夫々被覆する上層バリアメタル１３２及び下層バリアメタル１３３と、を有するメタル層１３ｂが形成される（第２導電部形成工程Ｓ６）。   Next, by sputtering, for example, Ti (upper surface) of the surface of the intermediate insulating layer 12, the upper surface of the N-type silicon region 201 exposed at the opening APa, and the upper surface of the P-type silicon region 202 exposed at the opening APb. Deposit barrier metals such as titanium) and TiN (titanium nitride). Subsequently, aluminum is deposited by sputtering and barrier metal is deposited again by sputtering. Then, the three layers of metal sequentially deposited by sputtering as described above are patterned by photolithography and RIE (Reactive Ion Etching) technology. Thereby, as shown in FIG. 8, the upper film barrier metal 132 and the lower layer covering the Al film 131 and the upper and lower surfaces of the Al film 131 over the upper surface of the N-type silicon region 201 and the surface of the intermediate insulating layer 12. A metal layer 13a as a second conductive portion having a barrier metal 133 is formed. Furthermore, a metal having an Al film 131 and an upper barrier metal 132 and a lower barrier metal 133 covering the upper surface and the lower surface of the Al film 131 over the upper surface of the p-type silicon region 202 and the surface of the intermediate insulating layer 12. The layer 13b is formed (second conductive portion forming step S6).

次に、ＣＶＤ法により、シリコン酸化物を含む上層絶縁層１４を図９に示すように形成する（上層絶縁層形成工程Ｓ７）。   Next, the upper insulating layer 14 containing silicon oxide is formed as shown in FIG. 9 by the CVD method (upper insulating layer forming step S7).

次に、フォトリソグラフィ技術により、上層絶縁層１４の上面の領域のうちで、図９に示される凹部の領域を除く領域にフォトレジストを形成する。すなわち、図７に示す開口部ＡＰａ及び開口部ＡＰｂに対向する上層絶縁層１４の表面の領域に内包される領域を露出する開口部を有するフォトレジストを形成する。そして、上層絶縁層１４に異方性ドライエッチングを施す。これにより、図１０に示すように、上層絶縁層１４には、メタル層１３ａにおけるＡｌ膜１３１の開口部ＡＰａに対向する上面領域の一部を露出させる開口部ＯＰａと、メタル層１３ｂにおけるＡｌ膜１３１の開口部ＡＰｂに対向する上面領域の一部を露出させる開口部ＯＰｂと、が形成される（開口部形成工程Ｓ８）。   Next, a photoresist is formed in the area of the upper surface of the upper insulating layer 14 except the area of the recess shown in FIG. 9 by photolithography. That is, a photoresist having an opening that exposes a region included in the region of the surface of the upper insulating layer 14 facing the opening APa and the opening APb shown in FIG. 7 is formed. Then, the upper insulating layer 14 is subjected to anisotropic dry etching. Thus, as shown in FIG. 10, the upper insulating layer 14 has an opening OPa for exposing a part of the upper surface region of the metal layer 13a facing the opening APa of the Al film 131, and the Al film in the metal layer 13b. An opening OPb is formed to expose a part of the upper surface region facing the opening APb 131 (opening formation step S8).

次に、スパッタリングにより、上層絶縁層１４の表面と、開口部ＯＰａにて露出したメタル層１３ａのＡｌ膜１３１の上面と、開口部ＯＰｂにて露出したメタル層１３ｂのＡｌ膜１３１の上面とに、上記したバリアメタルを堆積させる。引き続き、スパッタリングによってアルミニウムを堆積させ、再びスパッタリングにより、バリアメタルを堆積させる。そして、上記したスパッタリングによって順に堆積させた３層のメタルを、フォトリソグラフィ技術及びＲＩＥ技術によってパターニングする。   Next, the surface of the upper insulating layer 14 is formed by sputtering, the upper surface of the Al film 131 of the metal layer 13a exposed in the opening OPa, and the upper surface of the Al film 131 of the metal layer 13b exposed in the opening OPb. , Deposit the above mentioned barrier metal. Subsequently, aluminum is deposited by sputtering and barrier metal is deposited again by sputtering. Then, the three layers of metal sequentially deposited by sputtering described above are patterned by photolithography technology and RIE technology.

これにより、図１に示すように、メタル層１３ａの上面における上記した領域ＰＡに対向する領域に内包される領域に接続される、Ａｌ膜１５１と、Ａｌ膜１５１の上面及び下面を夫々被覆する上層バリアメタル１５２及び下層バリアメタル１５３と、を有する電極１５ａが第３導電部として形成される。更に、図１に示すように、メタル層１３ｂの上面における上記した領域ＱＡに対向する領域に、Ａｌ膜１５１と、Ａｌ膜１５１の上面及び下面を夫々被覆する上層バリアメタル１５２及び下層バリアメタル１５３と、を有する電極１５ｂが形成される（第３導電部形成工程Ｓ９）。   Thereby, as shown in FIG. 1, the upper surface and the lower surface of the Al film 151 and the Al film 151 connected to the region included in the region facing the above-described region PA in the upper surface of the metal layer 13a are covered respectively. An electrode 15a having an upper barrier metal 152 and a lower barrier metal 153 is formed as a third conductive portion. Furthermore, as shown in FIG. 1, an upper barrier metal 152 and a lower barrier metal 153 covering the upper surface and the lower surface of the Al film 151 and the Al film 151 in the region facing the above-mentioned region QA on the upper surface of the metal layer 13b. And an electrode 15b having a third conductive portion forming step S9).

以下に、図１に示されるアンチヒューズ素子としてのツェナーダイオード２０のトリミング方法について説明する。   The trimming method of the Zener diode 20 as the antifuse element shown in FIG. 1 will be described below.

先ず、半導体装置１００の製造直後の非トリミング時には、電極１５ａに正極の電圧、電極１５ｂに接地電位を印加しても、ツェナーダイオード２０には電流は流れない。つまり、この際、ツェナーダイオード２０は、アンチヒューズ素子として「非導通状態」に設定されている。   First, during non-trimming immediately after the manufacture of the semiconductor device 100, no current flows in the zener diode 20 even if the voltage of the positive electrode is applied to the electrode 15a and the ground potential is applied to the electrode 15b. That is, at this time, the zener diode 20 is set to the "non-conductive state" as the antifuse element.

ここで、ツェナーダイオード２０を「導通状態」に設定するには、図１１に示すように、電圧供給装置４００により、ＰＮ接合耐圧を超える高電圧ＶＤを所定期間の間に亘り電極１５ａに印加する。これにより、ツェナーダイオード２０のＰＮ接合部２０３でツェナー降伏して発熱し、メタル層１３ａのＡｌ膜１３１が溶解する。そして、このＡｌ膜１３１の一部がＮ型シリコン領域２０１に侵入し、図１１の破線矢印にて示すように、ツェナーダイオード２０のＰＮ接合部２０３に向けて伸張するフィラメントが形成される。   Here, in order to set the Zener diode 20 in the "conductive state", as shown in FIG. 11, the voltage supply device 400 applies the high voltage VD exceeding the PN junction withstand voltage to the electrode 15a for a predetermined period. . As a result, the Zener breakdown occurs at the PN junction portion 203 of the Zener diode 20 to generate heat, and the Al film 131 of the metal layer 13a is dissolved. Then, a part of the Al film 131 intrudes into the N-type silicon region 201, and as shown by the broken line arrow in FIG.

上記したような所定期間に亘る逆バイアスの印加を、Ａｌ膜１３１の一部、つまり溶解したアルミニウムからなるフィラメントがＮ型シリコン領域２０１を通ってＰＮ接合部２０３に到達して、ツェナーダイオード２０が「導通状態に」になるまで繰り返し行う。これにより、Ｎ型シリコン領域２０１内において、第２の導電部としてのメタル層１３ａから、ＰＮ接合部２０３まで延在するフィラメントが形成される。   When the reverse bias is applied for a predetermined period as described above, a portion of the Al film 131, that is, a filament made of melted aluminum reaches the PN junction 203 through the N-type silicon region 201, and the Zener diode 20 Repeat until "conducted". Thereby, in the N-type silicon region 201, a filament extending from the metal layer 13a as the second conductive portion to the PN junction portion 203 is formed.

この際、メタル層１３ａのうちの上部領域（中間絶縁層１２の表面ｆａ上の領域）に含まれるアルミニウムが、Ｎ型シリコン領域２０１に侵入したアルミニウムの量の分だけ、メタル層１３ａの下部領域（Ｎ型シリコン領域２０１と接する領域）に流れ込む。   At this time, the amount of aluminum contained in the upper region of the metal layer 13a (the region on the surface fa of the intermediate insulating layer 12) intrudes into the N-type silicon region 201 is the lower region of the metal layer 13a. It flows into (a region in contact with the N-type silicon region 201).

それに伴い、メタル層１３ａの上部領域内には、図１１に示すように空洞Ｃａが形成される。空洞Ｃａが形成されることにより、図１１に示すように、メタル層１３ａの上部領域内には、Ａｌ膜１３１の膜厚が薄くなる区間ができる。Ａｌ膜１３１の膜厚が薄くなる区間では、他の区間に比して電気抵抗が高くなる。   Along with this, in the upper region of the metal layer 13a, a cavity Ca is formed as shown in FIG. By forming the cavity Ca, as shown in FIG. 11, a section in which the film thickness of the Al film 131 is thin is formed in the upper region of the metal layer 13a. In the section where the film thickness of the Al film 131 is thinner, the electrical resistance is higher than in the other sections.

ところで、半導体装置１００では、電圧供給装置４００からの電流を受ける電極１５ａは、メタル層１３ａのうちでＮ型シリコン領域２０１と接している下部領域に接続されている。   In the semiconductor device 100, the electrode 15a receiving the current from the voltage supply device 400 is connected to the lower region of the metal layer 13a in contact with the N-type silicon region 201.

よって、電極１５ａが受けた電流はＡｌ膜１３１の膜厚が薄くなる上部領域を介さずに、Ｎ型シリコン領域２０１に流れ込む。したがって、トリミング時において、十分な量の電流をＮ型シリコン領域２０１からＰ型シリコン領域２０２に向けて流すことが可能となる。これにより、十分な量のアルミニウムをＮ型シリコン領域２０１に侵入させることができるので、確実にアンチヒューズ素子（ツェナーダイオード２０）を「導通状態」に設定することが可能となる。   Therefore, the current received by the electrode 15a flows into the N-type silicon region 201 without passing through the upper region where the film thickness of the Al film 131 is reduced. Therefore, it is possible to flow a sufficient amount of current from N-type silicon region 201 toward P-type silicon region 202 at the time of trimming. As a result, a sufficient amount of aluminum can be made to enter the N-type silicon region 201, so that the antifuse element (the zener diode 20) can be reliably set in the "conductive state".

このように、半導体装置１００では、ツェナーダイオード２０のＮ型シリコン領域２０１と、トリミング時において高電圧ＶＤの供給を受ける電極１５ａと、をメタル層１３ａを介して電気的に接続している。ここで、メタル層１３ａは、その下面がＮ型シリコン領域２０１と接しており且つその上面に電極１５ａが形成されている下部領域と、ツェナーダイオード２０の端部を被覆する中間絶縁層１２の表面に形成されている上部領域と、からなる。   Thus, in the semiconductor device 100, the N-type silicon region 201 of the Zener diode 20 and the electrode 15a receiving the supply of the high voltage VD at the time of trimming are electrically connected via the metal layer 13a. Here, the lower surface of metal layer 13a is in contact with N-type silicon region 201, and the lower region where electrode 15a is formed on the upper surface, and the surface of intermediate insulating layer 12 covering the end of Zener diode 20. And an upper region formed on the

よって、かかる構成によると、トリミング時には、Ｎ型シリコン領域２０１に接しているメタル層１３ａが発熱し、その下部領域に含まれる金属、例えばアルミニウムが溶解してＮ型シリコン領域２０１に流れ込む。この際、メタル層１３ａの下部領域から消失した分のアルミニウムは、この下部領域よりも高い位置に存在するメタル層１３ａの上部領域から補充される。これにより、電極１５ａからＮ型シリコン領域２０１に流れる電流の経路、つまりメタル層１３ａの下部領域中には、トリミングに伴うＡｌ膜の薄膜化は生じない。従って、十分な量のアルミニウムをＮ型シリコン領域２０１に侵入させることができるので、ツェナーダイオード２０を確実に「導通状態」に設定することが可能となる。   Therefore, according to this configuration, at the time of trimming, the metal layer 13a in contact with the N-type silicon region 201 generates heat, and the metal contained in the lower region thereof, for example, aluminum dissolves and flows into the N-type silicon region 201. At this time, the amount of aluminum which has disappeared from the lower region of the metal layer 13a is replenished from the upper region of the metal layer 13a which is located higher than the lower region. Thus, thinning of the Al film does not occur along with the path of the current flowing from the electrode 15a to the N-type silicon region 201, that is, in the lower region of the metal layer 13a. Therefore, a sufficient amount of aluminum can be made to penetrate into the N-type silicon region 201, so that the Zener diode 20 can be reliably set in the "conductive state".

尚、上記実施例では、メタル層１３ａ及び１３ｂとして、上層バリアメタル１３２と下層バリアメタル１３３とで被覆したＡｌ膜１３１を採用しているが、Ａｌ膜に代えて、例えばＡｕ（金）、Ａｇ（銀）又はＣｕ（銅）からなる金属膜を採用しても良い。   In the above embodiment, the Al film 131 covered with the upper barrier metal 132 and the lower barrier metal 133 is employed as the metal layers 13a and 13b, but, instead of the Al film, for example, Au (gold) or Ag You may employ | adopt the metal film which consists of (silver) or Cu (copper).

また、図１に示す実施例では、トリミング時に、接地電位の供給を受けて、ツェナーダイオード２０のＰ型シリコン領域２０２に供給する構成として、電極１５ａ及びメタル層１３ａと同様な形態の電極１５ｂ及びメタル層１３ｂを採用している。しかしながら、トリミング時においてメタル層１３ｂ内のアルミニウムがＰ型シリコン領域２０２に侵入することはない。よって、メタル層１３ｂの形状、並びにメタル層１３ｂのどの箇所に電極１５ｂを接続するのかは限定されない。   Further, in the embodiment shown in FIG. 1, the electrode 15b having the same form as the electrode 15a and the metal layer 13a is received as a configuration to receive the supply of the ground potential and supply it to the P-type silicon region 202 of the zener diode 20 The metal layer 13b is adopted. However, aluminum in the metal layer 13 b does not intrude into the P-type silicon region 202 at the time of trimming. Therefore, the shape of the metal layer 13b and the position of the metal layer 13b to which the electrode 15b is connected are not limited.

要するに、半導体装置１００としては、以下の第１〜第３の導電部、及び絶縁部を含むアンチヒューズ素子を有するものであれば良いのである。   In short, the semiconductor device 100 only needs to have an antifuse element including the following first to third conductive portions and an insulating portion.

すなわち、第１の導電部（２０１〜２０３）は、半導体材料（例えばシリコン）からなり、基板（１０）の表面に沿った第１の方向に延在して絶縁層（１１）上に形成されている。絶縁部（１２）は、第１の導電部の第１の方向における端部を被覆する。第２の導電部（１３ａ）は、絶縁部（１２）の表面と第１の導電部の上面の領域（ＰＡ）とを覆うように、絶縁部の表面から第１の導電部の上面の領域に亘り延在する。第３の導電部（１５ａ）は、第２の導電部（１３ａ）の上面における、第１の導電部の上面の領域（ＰＡ）に対向する領域に接続されている。   That is, the first conductive portion (201 to 203) is made of a semiconductor material (for example, silicon), extends in a first direction along the surface of the substrate (10), and is formed on the insulating layer (11) ing. The insulating portion (12) covers the end of the first conductive portion in the first direction. The second conductive portion (13a) covers the surface of the insulating portion (12) and the region (PA) of the upper surface of the first conductive portion from the surface of the insulating portion to the region of the upper surface of the first conductive portion Extend over the The third conductive portion (15a) is connected to a region of the upper surface of the second conductive portion (13a) that faces the region (PA) of the upper surface of the first conductive portion.

１１ 下層絶縁層
１２ 中間絶縁層
１３ａ メタル層
１５ａ 電極
２０ ツェナーダイオード
１３１ Ａｌ膜
２０１ Ｎ型シリコン領域
２０２ Ｐ型シリコン領域
２０３ ＰＮ接合部 11 Lower Insulating Layer 12 Intermediate Insulating Layer 13a Metal Layer 15a Electrode 20 Zener Diode 131 Al Film 201 N-type Silicon Region 202 P-type Silicon Region 203 PN Junction

Claims (12)

基板上に形成されている絶縁層と、
半導体材料からなり、前記基板の表面に沿った第１の方向に延在して前記絶縁層上に形成されている第１の導電部と、
前記第１の方向における前記第１の導電部の端部を被覆する絶縁部と、
前記絶縁部の表面と前記第１の導電部の上面の領域とを覆うように、前記絶縁部の表面から前記上面の領域に亘って延在する第２の導電部と、
前記第２の導電部の上面における、前記第１の導電部の前記上面の領域に対向する領域に接続された第３の導電部と、を有することを特徴とする半導体装置。 An insulating layer formed on the substrate,
A first conductive portion made of a semiconductor material and extending in a first direction along the surface of the substrate and formed on the insulating layer;
An insulating portion covering an end portion of the first conductive portion in the first direction;
A second conductive portion extending from the surface of the insulating portion to the region of the upper surface so as to cover the surface of the insulating portion and the region of the upper surface of the first conductive portion;
A third conductive portion connected to a region of the upper surface of the second conductive portion facing the region of the upper surface of the first conductive portion. 前記第１の導電部は、Ｐ型半導体領域と、前記上面の領域を含むＮ型半導体領域と、前記Ｐ型半導体領域及び前記Ｎ型半導体領域に接するＰＮ接合部と、を有し、
前記第２の導電部の一部が前記Ｎ型半導体領域における前記上面の領域と接していることを特徴とする請求項１に記載の半導体装置。 The first conductive portion includes a P-type semiconductor region, an N-type semiconductor region including the region of the upper surface, and a PN junction in contact with the P-type semiconductor region and the N-type semiconductor region.
The semiconductor device according to claim 1, wherein a part of the second conductive portion is in contact with the region of the upper surface in the N-type semiconductor region. 前記第３の導電部に電圧供給装置が接続されていることを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein a voltage supply device is connected to the third conductive portion. 前記Ｐ型半導体領域の上面に形成されている第４の導電部を含むことを特徴とする請求項２又は３に記載の半導体装置。   4. The semiconductor device according to claim 2, further comprising a fourth conductive portion formed on the upper surface of the P-type semiconductor region. 前記第３の導電部に電圧を印加するトリミングにより前記Ｎ型半導体領域内に前記第２の導電部から前記ＰＮ接合部まで延在するフィラメントが形成されていることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。   3. A filament extending from the second conductive portion to the PN junction portion is formed in the N-type semiconductor region by trimming for applying a voltage to the third conductive portion. The semiconductor device according to any one of 4. 前記第２の導電部は、
前記絶縁部の表面及び前記第１の導電部の前記上面の領域に接するバリアメタルと、
前記バリアメタル上に形成された金属膜と、を含むことを特徴とする請求項１〜５のいずれか１に記載の半導体装置。 The second conductive portion is
A barrier metal in contact with the surface of the insulating portion and the region of the upper surface of the first conductive portion;
The semiconductor device according to any one of claims 1 to 5, further comprising: a metal film formed on the barrier metal. 前記金属膜はアルミニウムであることを特徴とする請求項６に記載の半導体装置。   7. The semiconductor device according to claim 6, wherein the metal film is aluminum. 基板上に形成されている絶縁層上に、半導体材料からなる第１の導電部材を形成する半導体部材形成工程と、
前記第１の導電部材に不純物を注入することによりＮ型領域、及び前記Ｎ型領域に接するＰ型領域を形成する不純物注入工程と、
前記Ｐ型領域の一部を露出させる第１の開口部と前記Ｎ型領域の上面の一部を露出させる第２の開口部とを有する絶縁部を形成する絶縁部形成工程と、
前記第２の開口部によって露出した前記Ｎ型領域の上面、及び前記絶縁部の表面に第２の導電部を形成する第２導電部形成工程と、
前記第２の導電部における、前記第２の開口部に対応した領域の上面に第３の導電部を形成する第３導電部形成工程と、を有することを特徴とする半導体装置の製造方法。 A semiconductor member forming step of forming a first conductive member made of a semiconductor material on an insulating layer formed on a substrate;
An impurity implantation step of forming an N-type region and a P-type region in contact with the N-type region by implanting an impurity into the first conductive member;
An insulating portion forming step of forming an insulating portion having a first opening that exposes a portion of the P-type region and a second opening that exposes a portion of the top surface of the N-type region;
A second conductive portion forming step of forming a second conductive portion on the upper surface of the N-type region exposed by the second opening and the surface of the insulating portion;
A third conductive portion forming step of forming a third conductive portion on an upper surface of a region corresponding to the second opening portion in the second conductive portion. 前記第２導電部形成工程は、前記第１の開口部によって露出した前記Ｐ型領域の上面に導電部を形成する工程を更に含むことを特徴とする請求項８に記載の半導体装置の製造方法。   9. The method of manufacturing a semiconductor device according to claim 8, wherein the step of forming the second conductive portion further includes the step of forming a conductive portion on the upper surface of the P-type region exposed by the first opening. . 前記第２導電部形成工程では、
前記第２の開口部によって露出した前記Ｎ型領域の上面、及び前記絶縁部の表面にバリアメタルを形成し、引き続き前記バリアメタル上に金属膜を形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。 In the second conductive portion forming step,
10. A barrier metal is formed on the upper surface of the N-type region exposed by the second opening and the surface of the insulating portion, and a metal film is subsequently formed on the barrier metal. The manufacturing method of the semiconductor device as described in these. 前記金属膜はアルミニウムであることを特徴とする請求項１０に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 10, wherein the metal film is aluminum. 基板上に形成されている絶縁層と、
Ｐ型半導体領域と、Ｎ型半導体領域と、前記Ｐ型半導体領域及び前記Ｎ型半導体領域に接するＰＮ接合部と、を含み、前記基板の表面に沿った第１の方向に延在して前記絶縁層上に形成されている第１の導電部と、
前記第１の方向における前記Ｎ型半導体領域の端部を被覆する絶縁部と、
前記絶縁部の表面及び前記Ｎ型半導体領域の上面の領域を覆うように、前記絶縁部の表面から前記Ｎ型半導体領域の前記上面の領域に亘り延在する第２の導電部と、
前記第２の導電部の上面における、前記Ｎ型半導体領域の前記上面の領域に対向する領域に接続された第３の導電部と、
前記Ｐ型半導体領域の上面に形成されている第４の導電部と、を有する半導体装置のトリミング方法であって、
前記第４の導電部を接地電位に設定し、
前記ＰＮ接合部の耐圧を超える電圧を前記第３の導電部に印加することを特徴とする半導体装置のトリミング方法。 An insulating layer formed on the substrate,
A P-type semiconductor region, an N-type semiconductor region, and a PN junction in contact with the P-type semiconductor region and the N-type semiconductor region, extending in a first direction along the surface of the substrate; A first conductive portion formed on the insulating layer;
An insulating portion covering an end of the N-type semiconductor region in the first direction;
A second conductive portion extending from the surface of the insulating portion to the region of the upper surface of the N-type semiconductor region so as to cover the surface of the insulating portion and the region of the upper surface of the N-type semiconductor region;
A third conductive portion connected to a region of the upper surface of the second conductive portion opposite to the region of the upper surface of the N-type semiconductor region;
And a fourth conductive portion formed on the upper surface of the P-type semiconductor region.
The fourth conductive portion is set to the ground potential,
And applying a voltage exceeding the withstand voltage of the PN junction to the third conductive portion.
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