JP2019091948A - Semiconductor device, inverter circuit, drive device, vehicle, and elevator - Google Patents
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Abstract
Description
本発明の実施形態は、半導体装置、インバータ回路、駆動、車両、及び、昇降機に関する。 Embodiments of the present invention relate to a semiconductor device, an inverter circuit, a drive, a vehicle, and an elevator.
例えば、電力変換モジュールのようなパワー半導体モジュールでは、スイッチング動作が高速になるにつれ、ターンオフ時の過電圧による素子破壊やノイズの発生が問題となる。ターンオフ時の過電圧は、回路配線中のインダクタンスとパワー半導体モジュールを流れる電流の時間変化率(di/dt)に比例する。 For example, in a power semiconductor module such as a power conversion module, as the switching operation becomes faster, device breakdown due to overvoltage at turn-off and generation of noise become problems. The overvoltage at turn-off is proportional to the inductance in the circuit wiring and the time change rate (di / dt) of the current flowing through the power semiconductor module.
過電圧を抑制するためにスイッチング時間を長くとると、スイッチング動作が遅くなる。同時に、電流と電圧の積の時間積分で表されるスイッチング損失が大きくなる。過電圧を抑制し、かつ、スイッチング損失を低減するには、パワー半導体モジュールのインダクタンスを低減させることが望ましい。インダクタンスを低減するため、パワー半導体モジュールを複数の回路ユニットに分割する方法がある。 If the switching time is increased to suppress the overvoltage, the switching operation is delayed. At the same time, the switching loss represented by the time integration of the product of the current and the voltage becomes large. In order to suppress the overvoltage and reduce the switching loss, it is desirable to reduce the inductance of the power semiconductor module. There is a method of dividing the power semiconductor module into a plurality of circuit units in order to reduce the inductance.
本発明が解決しようとする課題は、インダクタンスの低減が可能な半導体装置、インバータ回路、駆動装置、車両、及び、昇降機を提供することにある。 The problem to be solved by the present invention is to provide a semiconductor device, an inverter circuit, a drive device, a vehicle, and an elevator capable of reducing the inductance.
実施形態の半導体装置は、第1の電極、第2の電極、第1の電極と第2の電極との間に電気的に直列に接続される第1のスイッチング素子と第2のスイッチング素子を有するスイッチング素子部、第1の電極と第2の電極との間に第1のスイッチング素子と第2のスイッチング素子に対し電気的に並列に接続されるコンデンサを有しスイッチング素子部と積層されるコンデンサ部、を有する回路ユニットを複数備え、複数の回路ユニットのうちの隣り合う2個の回路ユニットにおいて、一方の回路ユニットでは、スイッチング素子部の上にコンデンサ部が設けられ、他方の回路ユニットでは、コンデンサ部の上にスイッチング素子部が設けられている。 A semiconductor device according to an embodiment includes a first electrode, a second electrode, a first switching element and a second switching element electrically connected in series between the first electrode and the second electrode. A switching element unit, a capacitor electrically connected in parallel to the first switching element and the second switching element between the first electrode and the second electrode, and laminated with the switching element unit A plurality of circuit units each having a capacitor unit, in two circuit units adjacent to each other among the plurality of circuit units, in one circuit unit, a capacitor unit is provided on the switching element unit, and in the other circuit unit The switching element unit is provided on the capacitor unit.
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, the same reference numerals are given to the same members and the like, and the description of the members and the like which have been described once is omitted as appropriate.
(第1の実施形態)
本実施形態の半導体装置は、第1の電極、第2の電極、第1の電極と第2の電極との間に電気的に直列に接続される第1のスイッチング素子と第2のスイッチング素子を有するスイッチング素子部、第1の電極と第2の電極との間に第1のスイッチング素子と第2のスイッチング素子に対し電気的に並列に接続されるコンデンサを有しスイッチング素子部と積層されるコンデンサ部、を有する回路ユニットを複数備え、複数の回路ユニットのうちの隣り合う2個の回路ユニットにおいて、一方の回路ユニットでは、スイッチング素子部の上にコンデンサ部が設けられ、他方の回路ユニットでは、コンデンサ部の上にスイッチング素子部が設けられている。
First Embodiment
The semiconductor device according to the present embodiment includes a first electrode, a second electrode, a first switching element and a second switching element electrically connected in series between the first electrode and the second electrode. A switching element unit having a capacitor, a capacitor electrically connected in parallel to the first switching element and the second switching element between the first electrode and the second electrode, and A plurality of circuit units each having a capacitor unit, and in two circuit units adjacent to each other among the plurality of circuit units, in one circuit unit, a capacitor unit is provided on the switching element unit, and the other circuit unit In the above, the switching element unit is provided on the capacitor unit.
また、本実施形態の半導体装置は、第1の電極、第2の電極、第1の電極と第2の電極との間に電気的に直列に接続される第1のスイッチング素子と第2のスイッチング素子を有するスイッチング素子部、第1の電極と第2の電極との間に第1のスイッチング素子と第2のスイッチング素子に対し電気的に並列に接続されるコンデンサを有しスイッチング素子部と積層されるコンデンサ部、を有する第1の回路ユニットと第2の回路ユニット、を備える。第1の回路ユニットでは、スイッチング素子部の上にコンデンサ部が設けられ、第2の回路ユニットでは、コンデンサ部の上にスイッチング素子部が設けられている。 In the semiconductor device of the present embodiment, the first electrode, the second electrode, and the first switching element and the second switching element electrically connected in series between the first electrode and the second electrode. A switching element portion having a switching element, a capacitor electrically connected in parallel to the first switching element and the second switching element between the first electrode and the second electrode, and a switching element portion A first circuit unit and a second circuit unit each having a capacitor unit to be stacked. In the first circuit unit, the capacitor unit is provided on the switching element unit, and in the second circuit unit, the switching element unit is provided on the capacitor unit.
図1は、本実施形態の半導体装置の模式図である。図1(a)が平面図、図1(b)が図1(a)のAA’断面図である。本実施形態の半導体装置は、インバータ回路に用いられる半導体モジュールである。 FIG. 1 is a schematic view of the semiconductor device of the present embodiment. 1 (a) is a plan view, and FIG. 1 (b) is a cross-sectional view taken along the line AA 'in FIG. 1 (a). The semiconductor device of this embodiment is a semiconductor module used for an inverter circuit.
半導体モジュール100は、複数の回路ユニット10a〜10fを備える。また、回路ユニット10a〜10fは、第1の電極11a〜11f、第2の電極12a〜12f、スイッチング素子部13a〜13f、コンデンサ部14a〜14f、ヒートシンク15a〜15fを備える。また、回路ユニット10a〜10fは、図示しない交流電極、ゲート信号端子を備える。
The
回路ユニット10a〜10fは、スイッチング素子部13a〜13fとコンデンサ部14a〜14fが上下に積層された構造を備える。コンデンサ部14a〜14fは、それぞれの回路ユニット10a〜10fにおいて、スイッチング素子部13a〜13fの上部又は下部に配置される。ヒートシンク15a〜15fは、スイッチング素子部13a〜13fのコンデンサ部14a〜14fを挟んで反対側に設けられる。
The
複数の回路ユニット10a〜10fは、互いに隣り合って横並びに配置される。
The plurality of
隣り合う2個の回路ユニットにおいて、一方のスイッチング素子部と他方のコンデンサ部とが隣り合い、一方のコンデンサ部と他方のスイッチング素子部とが隣り合う。例えば、隣り合う回路ユニット10aと回路ユニット10bに着目する。回路ユニット10aのスイッチング素子部13aと、回路ユニット10bのコンデンサ部14bとが隣り合う。また、回路ユニット10aのコンデンサ部14aと、回路ユニット10bのスイッチング素子部13bとが隣り合う。
In two adjacent circuit units, one switching element unit and the other capacitor unit are adjacent to each other, and one capacitor unit and the other switching element unit are adjacent to each other. For example, attention is focused on the
言い換えれば、隣り合う2個の回路ユニットにおいて、一方のスイッチング素子部と他方のコンデンサ部との距離が、一方のスイッチング素子部と他方のスイッチング素子部との距離よりも短い。また、言い換えれば、隣り合う2個の回路ユニットが、上下の向きが反転した関係で配置されている。他の、隣り合う2個の回路ユニットにおいても同様である。 In other words, in two adjacent circuit units, the distance between one switching element unit and the other capacitor unit is shorter than the distance between one switching element unit and the other switching element unit. In other words, two adjacent circuit units are arranged in an inverted relationship of the upper and lower directions. The same applies to the other two adjacent circuit units.
また、隣り合う2個の回路ユニットにおいて、第1の電極と第1の電極とが隣り合い、第2の電極と第2の電極とが隣り合う。例えば、隣り合う回路ユニット10aと回路ユニット10bに着目する。回路ユニット10aの第1の電極11aと回路ユニット10bの第1の電極11bとが隣り合う。また、回路ユニット10aの第2の電極12aと回路ユニット10bの第2の電極12bとが隣り合う。他の、隣り合う2個の回路ユニットにおいても同様である。
Further, in two circuit units adjacent to each other, the first electrode and the first electrode are adjacent to each other, and the second electrode and the second electrode are adjacent to each other. For example, attention is focused on the
第1の電極11a〜11fには、共通の電位が印加される。第2の電極12a〜12f
には、共通の電位が印加される。回路ユニット10a〜10fは並列に接続される。
A common potential is applied to the
, A common potential is applied.
第2の電極12a〜12fには、第1の電極11a〜11fよりも低い電位が印加される。第1の電極11a〜11fには、正の電位が印加される。第2の電極12a〜12fは、接地されるか、又は、負の電位が与えられる。
A potential lower than that of the
図2は、本実施形態の回路ユニットの等価回路図である。回路ユニット10a〜10fの回路に相当する回路図である。
FIG. 2 is an equivalent circuit diagram of the circuit unit of the present embodiment. It is a circuit diagram equivalent to a circuit of
回路ユニット10は、第1の電極11、第2の電極12、スイッチング素子部13、コンデンサ部14、交流電極(第3の電極)16を備える。
The
スイッチング素子部13は、第1のスイッチング素子18、第2のスイッチング素子20、第1のダイオード22、第2のダイオード24を備える。第1のスイッチング素子18、第2のスイッチング素子20、第1のダイオード22、第2のダイオード24は、例えば、図示しない、絶縁性又は導電性の基板上に実装される。
The
第1のスイッチング素子18と第2のスイッチング素子20は、第1の電極11と第2の電極12との間に電気的に直列に接続される。第1のスイッチング素子18と第2のスイッチング素子20は、例えば、SiC(炭化珪素)のMOSFET(Metal Oxiside Semiconductor Field Effect Transistor)である。
The first switching element 18 and the
第1のダイオード22は、第1のスイッチング素子18に並列に接続される。第2のダイオード24は、第2のスイッチング素子20に並列に接続される。第1のダイオード22及び第2のダイオード24は、還流ダイオードである。
The
コンデンサ部14は、コンデンサ26を備える。コンデンサ26は、第1の電極11と第2の電極12との間に、第1のスイッチング素子18と第2のスイッチング素子20に対し電気的に並列に接続される。
The
第2の電極12には、第1の電極11よりも低い電位が印加される。第1の電極11には、正の電位が印加される。第2の電極12は、接地されるか、又は、負の電位が与えられる。
A potential lower than that of the
交流電極16は、第1のスイッチング素子18と第2のスイッチング素子20との間に接続される。第1のスイッチング素子18及び第2のスイッチング素子20のゲート電圧を制御することにより、交流電極16から交流電圧が出力される。
The alternating current electrode 16 is connected between the first switching element 18 and the
第2のスイッチング素子20がオン状態からオフ状態へ変化する間、第1のダイオード22を通して図2中に点線矢印で示す向きに電流が流れる。また、第1のスイッチング素子18がオン状態からオフ状態へ変化する間、第2のダイオード24を通して図2中に点線矢印で示す向きに電流が流れる。
While the
次に、本実施形態の半導体装置の作用及び効果について説明する。 Next, the operation and effects of the semiconductor device of the present embodiment will be described.
図3は、比較形態の半導体装置の模式図である。図3(a)が平面図、図3(b)が図3(a)のAA’断面図である。比較形態の半導体装置は、インバータ回路に用いられる半導体モジュールである。 FIG. 3 is a schematic view of a semiconductor device of a comparative embodiment. 3 (a) is a plan view, and FIG. 3 (b) is a cross-sectional view taken along the line AA 'in FIG. 3 (a). The semiconductor device of the comparison form is a semiconductor module used for an inverter circuit.
半導体モジュール900は、隣り合う2個の回路ユニットにおいて、一方のスイッチング素子部と他方のスイッチング素子部とが隣り合い、一方のコンデンサ部と他方のコンデンサ部とが隣り合う点で、本実施形態の半導体モジュール100と異なる。言い換えれば、隣り合う2個の回路ユニットが、上下の向きが同じ関係で配置されている点で、本実施形態の半導体モジュール100と異なる。
In the
半導体モジュール900は、複数の回路ユニット10a〜10fに分割されることによりインダクタンスが低減する。回路ユニット10a〜10fの相互インダクタンスを無視すると、半導体モジュール900をN個の回路ユニットに分割することで、半導体モジュール900のインダクタンスは1/Nに低減する。比較形態では、回路ユニットが6個であるため、インダクタンスは1/6に低減する。
The
したがって、インダクタンスとパワー半導体モジュールを流れる電流の時間変化率(di/dt)に比例するターンオフ時の過電圧が抑制される。よって、素子破壊やノイズの発生の抑制が可能となる。 Therefore, the overvoltage at turn-off, which is proportional to the inductance and the time change rate (di / dt) of the current flowing through the power semiconductor module, is suppressed. Therefore, element destruction and generation of noise can be suppressed.
図4は、比較形態及び本実施形態の半導体装置の動作時の電流の向きと磁束の向きを示す図である。図4(a)が比較形態の場合、図4(b)が本実施形態の場合である。図中、黒矢印が磁束の向きを示す。 FIG. 4 is a diagram showing the direction of current and the direction of magnetic flux when the semiconductor device of the comparative embodiment and this embodiment is operating. FIG. 4A shows the case of the comparative embodiment, and FIG. 4B shows the case of the present embodiment. In the figure, black arrows indicate the direction of the magnetic flux.
図4(a)に示すように、比較形態の半導体モジュール900では、回路ユニット10a〜10fの磁束の向きは同一であり、互いに強めあうことになる。したがって、相互インダクタンスがインダクタンスに加算され、半導体モジュール900のインダクタンスが増加する。
As shown in FIG. 4A, in the
半導体モジュール100においても、複数の回路ユニット10a〜10fに分割されることによりインダクタンスが低減する。更に、図4(b)に示すように、本実施形態の半導体モジュール100では、回路ユニット10a〜10fの磁束の向きは反対になり、互いに打消しあうことになる。したがって、相互インダクタンスがインダクタンスから減算され、インダクタンスが更に低減する。よって、更に、素子破壊やノイズの発生の抑制が可能となる。
Also in the
また、本実施形態の半導体モジュール100では、隣り合う2個の回路ユニットにおいて、第1の電極と第1の電極とが隣り合い、第2の電極と第2の電極とが隣り合う。したがって、複数の第1の電極間の接続、及び、複数の第2の電極間の接続が容易である。
Further, in the
本実施形態によれば、インダクタンスが低減し、素子破壊やノイズの発生の抑制が可能となる半導体モジュールが実現される。 According to the present embodiment, a semiconductor module is realized in which the inductance is reduced and the element breakdown and the occurrence of noise can be suppressed.
なお、ここでは、回路ユニットが6個の場合を例に説明したが、回路ユニットの数は6個に限定されるものではない。回路ユニットが2個以上であれば、任意の数とすることが可能である。 Although the case of six circuit units has been described as an example here, the number of circuit units is not limited to six. If there are two or more circuit units, any number can be used.
(第2の実施形態)
本実施形態の半導体装置は、回路ユニットが環状に配置される以外は、第1の実施形態と同様である。したがって、第1の実施形態と重複する内容については、一部記述を省略する。
Second Embodiment
The semiconductor device of this embodiment is the same as that of the first embodiment except that the circuit units are arranged in a ring shape. Therefore, the description overlapping with the first embodiment is partially omitted.
図5は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、インバータ回路に用いられる半導体モジュールである。 FIG. 5 is a schematic plan view of the semiconductor device of this embodiment. The semiconductor device of this embodiment is a semiconductor module used for an inverter circuit.
半導体モジュール200は、複数の回路ユニット10a〜10hが、環状に配置される。回路ユニット10a〜10hのそれぞれの第1の電極11a〜11hと第2の電極12a〜12hを結ぶ方向が、放射状になるよう回路ユニット10a〜10hが配置される。言い換えれば、回路ユニット10a〜10hはサークル状に配置される。
In the
例えば、図1に示す第1の実施形態の半導体モジュールでは、両端に位置する回路ユニット10aと回路ユニット10f以外の回路ユニット10b〜10eは、隣り合う2個の回路ユニットから磁束の影響を受ける。しかし、両端に位置する回路ユニット10aと回路ユニット10fでは、隣り合う1個の回路ユニットの磁束のみの影響を受ける。したがって、回路ユニット10a〜10f間で磁界の分布が不均一となり、回路ユニット10a〜10f間で電流分布が不均一となる。
For example, in the semiconductor module of the first embodiment shown in FIG. 1, the
回路ユニット10a〜10f間で電流分布が不均一となると、半導体モジュールの定格電流に対する設計マージンを大きくとることが必要となる。したがって、半導体モジュールの製造コストが増大する恐れがある。
When the current distribution becomes uneven among the
図5に示すように、本実施形態の半導体モジュール200では、すべての回路ユニット10a〜10hが、隣り合う2個の回路ユニットから、同様に磁束の影響を受ける。したがって、回路ユニット10a〜10h間で磁界の分布の均一性が向上し、回路ユニット10a〜10h間で電流分布の均一性が向上する。
As shown in FIG. 5, in the
回路ユニット10a〜10h間で電流分布の均一性が向上すると、半導体モジュールの定格電流に対する設計マージンを小さくすることが可能となる。したがって、半導体モジュールの製造コストを削減することが可能となる。
If the uniformity of current distribution among the
本実施形態によれば、インダクタンスが低減し、素子破壊やノイズの発生の抑制が可能となる半導体モジュールが実現される。更に、回路ユニット間での電流分布の均一性が向上し、半導体モジュールの製造コストを削減することが可能となる。 According to the present embodiment, a semiconductor module is realized in which the inductance is reduced and the element breakdown and the occurrence of noise can be suppressed. Furthermore, the uniformity of the current distribution among the circuit units is improved, and the manufacturing cost of the semiconductor module can be reduced.
なお、ここでは、回路ユニットが8個の場合を例に説明したが、回路ユニットの数は8個に限定されるものではない。回路ユニットが4個以上且つ偶数であれば、隣り合う回路ユニットの磁束の向きが逆方向となり、任意の数とすることが可能である。 Here, although the case where eight circuit units are provided has been described as an example, the number of circuit units is not limited to eight. If the number of circuit units is four or more and an even number, the directions of the magnetic fluxes of the adjacent circuit units are reversed, and it is possible to set an arbitrary number.
(第3の実施形態)
本実施形態のインバータ回路及び駆動装置は、第2の実施形態の半導体装置を備える駆動装置である。
Third Embodiment
The inverter circuit and the drive device of this embodiment are a drive device provided with the semiconductor device of the second embodiment.
図6は、本実施形態の半導体装置を備える駆動装置の模式斜視図である。駆動装置300は、モーター40と、インバータ回路50を備える。
FIG. 6 is a schematic perspective view of a drive device provided with the semiconductor device of the present embodiment. The
インバータ回路50は、モーター40の背面に設けられる。インバータ回路50は、第2の実施形態の半導体モジュール200と同一構成の3個の半導体モジュール200a、200b、200cで構成される。3個の半導体モジュール200a、200b、200cを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路50が実現される。インバータ回路50から出力される交流電圧により、モーター40が駆動する。
The
本実施形態のインバータ回路50及び駆動装置300においても、素子破壊やノイズの発生の抑制が可能となる。また、製造コストを削減することが可能となる。また、半導体モジュール200a、200b、200cのそれぞれが、回路ユニットをサークル状に配置することにより、円盤形状となっている。したがって、モーター40の背面に設けることが可能となり、駆動装置300の小型化が実現できる。
Also in the
(第4の実施形態)
本実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
Fourth Embodiment
The vehicle of the present embodiment is a vehicle provided with the semiconductor device of the first embodiment.
図7は、本実施形態の車両の模式図である。本実施形態の車両400は、鉄道車両である。車両400は、モーター140と、インバータ回路150を備える。
FIG. 7 is a schematic view of a vehicle according to the present embodiment. The
インバータ回路150は、第1の実施形態の半導体モジュール100と同一構成の3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。
The
インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により車両400の車輪90が回転する。
The
本実施形態の車両400は、素子破壊やノイズの発生の抑制されたインバータ回路150を有することにより、高い信頼性を備える。
The
(第5の実施形態)
本実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
Fifth Embodiment
The vehicle of the present embodiment is a vehicle provided with the semiconductor device of the first embodiment.
図8は、本実施形態の車両の模式図である。本実施形態の車両1000は、自動車である。車両1000は、モーター140と、インバータ回路150を備える。
FIG. 8 is a schematic view of a vehicle according to the present embodiment. The
インバータ回路150は、第1の実施形態の半導体モジュール100と同一構成の3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。
The
インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により車両1000の車輪90が回転する。
The
本実施形態の車両1000は、素子破壊やノイズの発生の抑制されたインバータ回路150を有することにより、高い信頼性を備える。
The
(第6の実施形態)
本実施形態の昇降機は、第1の実施形態の半導体装置を備える昇降機である。
Sixth Embodiment
The elevator according to this embodiment is an elevator equipped with the semiconductor device according to the first embodiment.
図9は、本実施形態の昇降機(エレベータ)の模式図である。本実施形態の昇降機1100は、かご1010、カウンターウエイト1012、ワイヤロープ1014、巻上機1016、モーター140と、インバータ回路150を備える。
FIG. 9 is a schematic view of an elevator according to the present embodiment. The
インバータ回路150は、第1の実施形態の半導体モジュール100と同一構成の3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。
The
インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により巻上機1016が回転し、かご1010が昇降する。
The
本実施形態の昇降機1100は、素子破壊やノイズの発生の抑制されたインバータ回路150を有することにより、高い信頼性を備える。
The
以下、実施例を説明する。 Examples will be described below.
図10は、実施例の説明図である。図10(a)がシミュレーションを行った構造の説明図である。図10(b)がシミュレーションの結果を示す図である。 FIG. 10 is an explanatory view of the embodiment. FIG. 10A is an explanatory view of the structure where the simulation is performed. FIG. 10 (b) is a diagram showing the result of the simulation.
図10(a)に示すように、反転させた2つの回路ユニット10aと10bを相対的に上下方向に動かし、各回路ユニットの配線基板面のズレ(t)を変化させた。ズレ(t)を変化させて、各回路用ユニット間の結合係数(k)をシミュレーションにより求めた。
As shown in FIG. 10A, the two
配線基板面のズレ(t)と結合係数(k)との関係を占めす。配線基板面が一致する位置(t=0)から、tが正の方向(図10(a)中、回路ユニット10bが相対的に上に行く方向)にずれることで結合係数が負になることがわかる。すなわち、隣り合う2個の回路ユニット10aと10bにおいて、一方のスイッチング素子部13aと他方のコンデンサ部14bとが隣り合い、一方のコンデンサ部14aと他方のスイッチング素子部13bとが隣り合うようにすることで、結合係数が負になる。結合係数が負になることにより、相互インダクタンスがインダクタンスから減算されることになり、インダクタンスが低減する。
The relationship between the deviation (t) of the wiring board surface and the coupling coefficient (k) is occupied. The coupling coefficient becomes negative when t deviates in the positive direction (the direction in which the
実施例により、実施形態の効果が明らかになった。 The effects of the embodiment are clarified by the examples.
以上、第1乃至第3の実施形態においては、第1のスイッチング素子及び第2のスイッチング素子について、MOSFETを例に説明したが、IGBT(Insulated Gate Bipolar Transistor)やHEMT(High Electron Mobility Transistor)等を適用することも可能である。 As described above, in the first to third embodiments, the first switching element and the second switching element have been described using MOSFETs as an example, but IGBTs (Insulated Gate Bipolar Transistors), HEMTs (High Electron Mobility Transistors), etc. It is also possible to apply
また、第1乃至第3の実施形態においては、第1のスイッチング素子及び第2のスイッチング素子の半導体材料としてSiC(炭化珪素)を例に説明したが、Si(シリコン)やGaN(窒化ガリウム)等を適用することも可能である。 In the first to third embodiments, SiC (silicon carbide) has been described as an example of the semiconductor material of the first switching element and the second switching element, but Si (silicon) or GaN (gallium nitride) It is also possible to apply etc.
また、第4乃至第6の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。 In the fourth to sixth embodiments, the semiconductor device of the present invention is applied to a vehicle or an elevator as an example, but the semiconductor device of the present invention is applied to, for example, a power conditioner of a solar power generation system. It is also possible.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 While certain embodiments of the present invention have been described, these embodiments have been presented by way of example only, and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and modifications can be made without departing from the scope of the invention. For example, components of one embodiment may be replaced or modified with components of another embodiment. These embodiments and modifications thereof are included in the scope and the gist of the invention, and are included in the invention described in the claims and the equivalent scope thereof.
10 回路ユニット
10a〜h 回路ユニット
11 第1の電極
11a〜h 第1の電極
12 第2の電極
12a〜h 第2の電極
13 スイッチング素子部
13a〜f スイッチング素子部
14 コンデンサ部
14a〜f コンデンサ部
15a〜f ヒートシンク
16 交流電極(第3の電極)
18 第1のスイッチング素子
20 第2のスイッチング素子
22 第1のダイオード
24 第2のダイオード
26 コンデンサ
40 モーター
50 インバータ回路
100 半導体モジュール(半導体装置)
140 モーター
150 インバータ回路
200 半導体モジュール(半導体装置)
200a〜c 半導体モジュール(半導体装置)
300 駆動装置
400 車両
1000 車両
1100 昇降機
DESCRIPTION OF
18
140
Semiconductor modules (semiconductor devices)
300
Claims (21)
前記複数の回路ユニットのうちの隣り合う2個の前記回路ユニットにおいて、一方の前記回路ユニットでは、前記スイッチング素子部の上に前記コンデンサ部が設けられ、他方の前記回路ユニットでは、前記コンデンサ部の上に前記スイッチング素子部が設けられている半導体装置。 A first electrode, a second electrode, and a switching element unit having a first switching element and a second switching element electrically connected in series between the first electrode and the second electrode, A capacitor electrically connected in parallel to the first switching element and the second switching element is provided between the first electrode and the second electrode, and is stacked with the switching element portion A plurality of circuit units each having a capacitor unit,
In the two adjacent circuit units of the plurality of circuit units, the capacitor unit is provided on the switching element unit in one of the circuit units, and the capacitor unit is provided in the other of the circuit units. The semiconductor device by which the said switching element part is provided on it.
隣り合う2個の前記回路ユニットにおいて、一方の前記スイッチング素子部と他方の前記コンデンサ部とが隣り合い、一方の前記コンデンサ部と他方の前記スイッチング素子部とが隣り合い、一方の前記第1の電極と他方の前記第1の電極とが隣り合い、一方の前記第2の電極と他方の前記第2の電極とが隣り合う半導体装置。 A first electrode, a second electrode, and a switching element unit having a first switching element and a second switching element electrically connected in series between the first electrode and the second electrode, A capacitor electrically connected in parallel to the first switching element and the second switching element is provided between the first electrode and the second electrode, and is stacked with the switching element portion A plurality of circuit units each having a capacitor unit,
In the two adjacent circuit units, one of the switching element portion and the other of the capacitor portion are adjacent to each other, and one of the capacitor portion and the other of the switching element portion are adjacent to each other. A semiconductor device in which an electrode and the other first electrode are adjacent to each other, and one of the second electrode and the other second electrode are adjacent to each other.
前記第1の回路ユニットでは、前記スイッチング素子部の上に前記コンデンサ部が設けられ、前記第2の回路ユニットでは、前記コンデンサ部の上に前記スイッチング素子部が設けられている半導体装置。 A first electrode, a second electrode, and a switching element unit having a first switching element and a second switching element electrically connected in series between the first electrode and the second electrode, A capacitor electrically connected in parallel to the first switching element and the second switching element is provided between the first electrode and the second electrode, and is stacked with the switching element portion A first circuit unit and a second circuit unit having a capacitor unit,
In the first circuit unit, the capacitor unit is provided on the switching element unit, and in the second circuit unit, the switching element unit is provided on the capacitor unit.
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