JP2019079975A - Field-effect transistor and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、良好な高周波特性を有する電界効果型トランジスタおよびその製造方法に関する。 The present invention relates to a field effect transistor having good high frequency characteristics and a method of manufacturing the same.
０．３〜３．０ＴＨｚの電磁波周波数帯であるテラヘルツ波の性質には、数１０Ｇｂ／ｓを超える高速無線通信や、３次元イメージングによる非破壊内部検査、電磁波吸収を利用した成分分析など、これまでにはない新たなアプリケーション創出の可能性が秘められている。 Properties of terahertz waves in the electromagnetic wave frequency band of 0.3 to 3.0 THz include high-speed wireless communication exceeding several tens of Gb / s, nondestructive internal inspection by three-dimensional imaging, component analysis using electromagnetic wave absorption, etc. It has the potential to create new applications that can not be found before.
テラヘルツ波によるアプリケーションを実現する場合には、これを構成する電子デバイスにもより良好な高周波特性が必要とされる。一般的に、良好な高周波特性を有する電子デバイスとして、物性的に特に高い電子移動度を有する化合物半導体を材料とした電界効果型トランジスタが用いられる。今後テラヘルツ波技術の更なる発展にむけては、より良好な高周波特性を有する電界効果型トランジスタが必要となる。 In the case of realizing terahertz wave applications, better high frequency characteristics are also required for the electronic devices that constitute them. Generally, a field effect transistor made of a compound semiconductor having particularly high electron mobility in physical properties is used as an electronic device having good high frequency characteristics. In the future, for further development of terahertz wave technology, a field effect transistor having better high frequency characteristics is required.
上述した電界効果型トランジスタは、半導体基板と、半導体基板の上に形成される半導体積層構造と、半導体積層構造の表面に形成されるゲート電極、およびゲート電極の両脇に形成されるソース電極、ドレイン電極から構成される。特に、高周波特性に優れる高電子移動度トランジスタでは、半導体積層構造は、半導体基板の側から、バッファ層、チャネル層、障壁層、キャリア供給層、パッシベーション層、オーミックキャップ層が順次に積層されて構成されている。 The above-described field effect transistor includes a semiconductor substrate, a semiconductor multilayer structure formed on the semiconductor substrate, a gate electrode formed on the surface of the semiconductor multilayer structure, and a source electrode formed on both sides of the gate electrode. It comprises a drain electrode. In particular, in the high electron mobility transistor excellent in high frequency characteristics, the semiconductor multilayer structure is configured by sequentially stacking a buffer layer, a channel layer, a barrier layer, a carrier supply layer, a passivation layer, and an ohmic cap layer from the semiconductor substrate side. It is done.
この種の電界効果型トランジスタでは、ゲート電極に対して電位を印加すると、印加した電位の強度に応じ、キャリア供給層からチャネル層に対してキャリアが供給されて形成される２次元電子ガスの濃度が変調され、ソース電極、ドレイン電極間に形成された伝導チャネルを通じて電子が移動する。この電子（キャリア）が移動（走行）する伝導チャネルが形成されるチャネル層と電子供給層とは、空間的に分離され、電子供給層における不純物による散乱が抑制される。このため、上述した電界効果型トランジスタでは、電子移動度を向上させることができ、高周波動作を実現することができる。 In this type of field effect transistor, when a potential is applied to the gate electrode, the concentration of two-dimensional electron gas formed by supplying carriers from the carrier supply layer to the channel layer according to the strength of the applied potential. Is modulated and electrons move through the conduction channel formed between the source electrode and the drain electrode. The channel layer in which the conduction channel in which the electrons (carriers) move (travel) is formed and the electron supply layer are spatially separated, and scattering by impurities in the electron supply layer is suppressed. Therefore, in the field effect transistor described above, electron mobility can be improved, and high frequency operation can be realized.
電界効果型トランジスタの高周波特性を向上させるためには、ドレインコンダクタンス、およびソース抵抗を同時に低減することが重要となる。ドレインコンダクタンスを低減させるためには、短チャネル効果の抑制、あるいはドレイン領域の空乏化が有効である。この空乏化を実現するためには、リセス構造の採用が有効な手段である。リセス構造とは、ゲート電極形成部を含む、当該電極周辺のオーミックキャップ層を、ソース電極ならびにドレイン電極の両方向へ除去した構造をいう。 In order to improve the high frequency characteristics of the field effect transistor, it is important to simultaneously reduce the drain conductance and the source resistance. In order to reduce the drain conductance, suppression of the short channel effect or depletion of the drain region is effective. In order to realize this depletion, the use of a recess structure is an effective means. The recess structure refers to a structure in which the ohmic cap layer around the electrode including the gate electrode formation portion is removed in both directions of the source electrode and the drain electrode.
電界効果型トランジスタのドレインコンダクタンス低減には、非特許文献１，非特許文献２に記載されるような、非対称リセス構造と呼ばれる構造を採用するとよいことが知られている。非対称リセス構造とは、非特許文献２のＦｉｇ．４に示されているように、リセス領域を形成する際にドレイン電極側リセス領域を大きくし、ドレイン電極側の広い領域にわたってキャリアを空乏化させることでドレインコンダクタンスを低減する。同時に、ソース電極側リセス領域は縮小し、ソース電極側の空乏化を避けることによってソース抵抗の低減を同時に図る。この２つの効果によって、電界効果型トランジスタの高周波特性は向上する。 It is known that it is preferable to adopt a structure called an asymmetric recess structure as described in Non-Patent Document 1 and Non-Patent Document 2 for reducing the drain conductance of a field effect transistor. The asymmetric recess structure is shown in FIG. As shown in FIG. 4, when forming the recess region, the drain electrode side recess region is enlarged, and the drain conductance is reduced by depleting carriers over a wide region on the drain electrode side. At the same time, the source electrode side recess region is shrunk to simultaneously reduce the source resistance by avoiding depletion on the source electrode side. The two effects improve the high frequency characteristics of the field effect transistor.
一方、特許文献１では、非特許文献１では煩雑になる非対称リセス構造の製造方法の簡易化が可能な非対称リセス構造およびその製法について記載されている。特許文献１の図１に示されている非対称リセス構造のリセス領域を形成するウエットエッチングにおいて、特許文献１の段落００３１，図５，６に示されているように、多層レジストを用いる点が非特許文献１と異なる。 On the other hand, in Patent Document 1, Non-Patent Document 1 describes an asymmetric recess structure that can simplify the manufacturing method of an asymmetric recess structure that is complicated and a manufacturing method thereof. In wet etching for forming the recess region of the asymmetric recess structure shown in FIG. 1 of Patent Document 1, as shown in paragraph 0031 of Patent Document 1 and FIGS. It differs from Patent Document 1.
特許文献１の図５，６に示されているように、非対称リセス構造の形成に多層レジストを用いることで、ウエットエッチング後に蒸着・リフトオフ法を用いてゲート電極を形成することができる。特許文献１に記載されている製造方法によれば、非特許文献１に比較して、絶縁膜を堆積し、この絶縁膜に開口を形成する工程を必要としない点で、製造工程の短縮を実現しながら、非対称リセス構造を作製することができる。 As shown in FIGS. 5 and 6 of Patent Document 1, by using a multi-layered resist for forming the asymmetric recess structure, it is possible to form a gate electrode by wet evaporation and using a vapor deposition / lift-off method after wet etching. According to the manufacturing method described in Patent Document 1, as compared with Non-Patent Document 1, the insulating film is deposited, and the process of forming the opening in the insulating film is not required, thereby shortening the manufacturing process. While realizing, an asymmetric recess structure can be produced.
しかしながら、上述した従来の技術では、以下に示す点で問題があった。 However, the above-described conventional techniques have problems in the following points.
非対称リセス構造は、ドレインコンダクタンスを低減することで高周波特性を向上させることが可能である一方、短所としてドレイン抵抗の増加を招く。ドレイン抵抗の増加は、ドレイン電極からゲート電極直下のチャネルに至る領域（ドレイン領域）において、電子の熱揺らぎによって発生する熱雑音を増加させる。 While the asymmetric recess structure can improve high frequency characteristics by reducing the drain conductance, it causes an increase in drain resistance as a disadvantage. The increase in drain resistance increases thermal noise generated by thermal fluctuation of electrons in a region (drain region) from the drain electrode to the channel immediately below the gate electrode.
電界効果型トランジスタは、ミリ波応用などで重要になる良好な高周波特性が要求される場合もあるが、他方面からの要求として、低雑音性が必要とされるアプリケーションも存在する。例えば、衛星放送や電波観測の受信部では、低ノイズ性がより大きく要求される。従って、非対称リセス幅（リセス量）は、適用されるアプリケーションや設計思想に応じて最適に設計されることが要求され、この要求は様々な機能を１つの集積回路に一体化して高機能化を目指す、モノリシック集積の場面において特に重要になる。 The field effect transistor may be required to have good high frequency characteristics that are important in millimeter wave applications and the like, but there is also an application requiring low noise as the other side. For example, in the receiver for satellite broadcasting and radio wave observation, low noise is required to be larger. Therefore, the asymmetric recess width (recess amount) is required to be optimally designed according to the application and design concept to be applied, and this requirement integrates various functions into one integrated circuit to achieve high functionality. It is particularly important in the goal of monolithic integration.
ところが、前述した従来の技術においては、非対称リセスの形状はリセス領域を形成するためのウエットエッチング時間によってのみでしか制御することができない。これは、電界効果型トランジスタの非対称リセス幅の設計自由度を大きく制限する。 However, in the prior art described above, the shape of the asymmetric recess can be controlled only by the wet etching time for forming the recess region. This greatly limits the design freedom of the asymmetric recess width of the field effect transistor.
本発明は、以上のような問題点を解消するためになされたものであり、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で形成できるようにすることを目的とする。 The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to make it possible to form an asymmetric recess structure of a field effect transistor with a higher degree of freedom in design.
本発明に係る電界効果型トランジスタの製造方法は、半導体基板の上に、バッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層が形成された状態とする第１工程と、リセス形成領域を挟んでオーミックキャップ層の上にソース電極およびドレイン電極を形成する第２工程と、ソース電極およびドレイン電極の間のオーミックキャップ層の上に第１絶縁層を形成する第３工程と、ソース電極との距離よりドレイン電極との距離の方が大きい状態でリセス形成領域内に配置した第１ゲート開口部を第１絶縁層に形成する第４工程と、第１絶縁層のリセス形成領域内で第１ゲート開口部とドレイン電極との間に複数の非対称リセス形成用開口部を形成する第５工程と、第１ゲート開口部および複数の非対称リセス形成用開口部を形成した第１絶縁層をマスクとしてオーミックキャップ層をエッチングし、第１ゲート開口部および複数の非対称リセス形成用開口部の下の領域にリセス領域を形成する第６工程と、第１絶縁層の上に第２絶縁層を形成する第７工程と、第１絶縁層に形成した第１ゲート開口部に連続する第２ゲート開口部を第２絶縁層に形成して第１ゲート開口部と第２ゲート開口部とによりゲート開口部を形成する第８工程と、第１絶縁層の上に配置されて一部がゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極を形成する第９工程とを備え、第６工程では、複数の非対称リセス形成用開口部の各々の開口寸法および複数の非対称リセス形成用開口部の数により、第１ゲート開口部よりドレイン電極の側におけるオーミックキャップ層のエッチング量を制御する。 A method of manufacturing a field effect transistor according to the present invention comprises: a first step in which a buffer layer, a channel layer, a barrier layer, a carrier supply layer, and an ohmic cap layer are formed on a semiconductor substrate; A second step of forming a source electrode and a drain electrode on the ohmic cap layer with the electrode interposed therebetween, a third step of forming a first insulating layer on the ohmic cap layer between the source electrode and the drain electrode, and a source electrode Forming in the first insulating layer a first gate opening disposed in the recess formation region in a state in which the distance to the drain electrode is larger than the distance between A fifth step of forming a plurality of asymmetric recess openings between the first gate aperture and the drain electrode; and a first gate aperture and a plurality of asymmetric recess openings Etching the ohmic cap layer using the formed first insulating layer as a mask to form a recess region in a region under the first gate opening and the plurality of openings for forming a plurality of asymmetric recesses; A seventh step of forming a second insulating layer thereon, and forming a second gate opening in the second insulating layer contiguous to the first gate opening formed in the first insulating layer; An eighth step of forming a gate opening by two gate openings, and a gate electrode disposed on the first insulating layer, a part of which is inserted into the recess region from the gate opening and has a Schottky junction with the barrier layer And forming a ninth step of forming the drain electrode from the first gate opening according to the opening size of each of the plurality of asymmetric recess openings and the number of the asymmetric recess openings in the sixth step. Omi in Controlling the etching amount of the click cap layer.
上記電界効果型トランジスタの製造方法において、複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法をゲート幅方向の開口寸法より短く形成するようにすればよい。 In the method of manufacturing the field effect transistor, each of the plurality of asymmetric recess openings may have an opening dimension in the gate length direction shorter than an opening dimension in the gate width direction.
上記電界効果型トランジスタの製造方法において、複数の非対称リセス形成用開口部を、ゲート幅方向に平行な状態で配列して形成すればよい。 In the method of manufacturing the field effect transistor, the plurality of openings for forming the asymmetric recess may be arranged in parallel in the gate width direction.
上記電界効果型トランジスタの製造方法において、第６工程では、隣り合う複数の非対称リセス形成用開口部の間のオーミックキャップ層の一部を残す状態にエッチングを実施することで、隣り合う複数の非対称リセス形成用開口部の間に、第１絶縁層を支持する支持柱を形成してもよい。 In the method of manufacturing a field effect transistor, in the sixth step, the etching is performed in a state in which a part of the ohmic cap layer is left between the plurality of adjacent asymmetrical recess openings, whereby a plurality of adjacent asymmetricals are formed. A support post supporting the first insulating layer may be formed between the recess openings.
本発明に係る電界効果型トランジスタは、半導体基板の上に形成されたバッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層と、オーミックキャップ層に形成されたリセス領域と、リセス領域を挟んでオーミックキャップ層の上に形成されたソース電極およびドレイン電極と、オーミックキャップ層の上に形成されてリセス領域の上に架設された第１絶縁層と、第１絶縁層の上に第１絶縁層を覆って形成された第２絶縁層と、ソース電極との距離よりドレイン電極との距離の方が大きい状態でリセス領域内に配置されて第１絶縁層および第２絶縁層に形成されたゲート開口部と、第１絶縁層のリセス領域内に配置されてゲート開口部とドレイン電極との間に形成された複数の非対称リセス形成用開口部と、第２絶縁層の上に形成されて一部がゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極とを備え、複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法がゲート幅方向の開口寸法より短く形成され、複数の非対称リセス形成用開口部は、ゲート幅方向に平行な状態で配列されている。 The field effect transistor according to the present invention comprises a buffer layer, a channel layer, a barrier layer, a carrier supply layer, an ohmic cap layer formed on a semiconductor substrate, a recess region formed in the ohmic cap layer, and a recess region. Source and drain electrodes formed on the ohmic cap layer, a first insulating layer formed on the ohmic cap layer and bridged over the recess region, and a first on the first insulating layer. It is disposed in the recess region in a state in which the distance between the second insulating layer formed to cover the insulating layer and the drain electrode is greater than the distance between the source electrode and the first insulating layer and the second insulating layer. And a plurality of asymmetric recess formation openings disposed in the recess region of the first insulating layer and formed between the gate opening and the drain electrode, and a second insulating layer. And a gate electrode having a portion partially inserted into the recess region from the gate opening and a Schottky junction with the barrier layer, and each of the plurality of asymmetric recess openings has a gate length in the gate length direction The plurality of asymmetric recess forming openings are formed shorter than the opening dimension in the width direction, and are arranged in parallel with the gate width direction.
上記電界効果型トランジスタにおいて、隣り合う複数の非対称リセス形成用開口部の間に形成された第１絶縁層を支持する支持柱を備えるようにしてもよい。 The field effect transistor may further include a support post for supporting the first insulating layer formed between the plurality of adjacent asymmetric recess openings.
以上説明したように、本発明によれば、複数の非対称リセス形成用開口部の各々の開口寸法および複数の非対称リセス形成用開口部の数により、ゲート開口部よりドレイン電極の側におけるオーミックキャップ層のエッチング量を制御するようにしたので、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で形成できるという優れた効果が得られる。 As described above, according to the present invention, the ohmic cap layer on the side of the drain electrode from the gate opening according to the size of each of the plurality of asymmetric recess openings and the number of the plurality of asymmetric recess openings Since the amount of etching is controlled, it is possible to obtain an excellent effect that the asymmetric recess structure of the field effect transistor can be formed with higher design freedom.
以下、本発明の実施の形態における電界効果型トランジスタの製造方法ついて図１Ａ〜図１Ｉを参照して説明する。 Hereinafter, a method of manufacturing a field effect transistor according to an embodiment of the present invention will be described with reference to FIGS. 1A to 1I.
まず、図１Ａに示すように、例えば半絶縁性のＩｎＰから構成された半導体基板１０１の上に、バッファ層１０２、チャネル層１０３、障壁層１０４、キャリア供給層１０５、オーミックキャップ層１０６が形成された状態とする（第１工程）。
First, as shown in FIG. 1A, a
例えば、半導体基板１０１の上に、ＩｎＡｌＡｓからなる層厚１００〜３００ｎｍのバッファ層１０２，ＩｎＧａＡｓからなる層厚５〜２０ｎｍのチャネル層１０３，ＩｎＡｌＡｓからなる層厚５〜２０ｎｍの障壁層１０４，Ｓｉが１×１０19〜２×１０19ｃｍ-3にドープされたＩｎＧａＡｓからなるオーミックキャップ層１０６を有機金属気相成長法や分子線エピタキシー法などにより結晶成長することで順次積層する。また、障壁層１０４には、よく知られたシートドープにより不純物としてＳｉが１×１０19ｃｍ-3ドープされたキャリア供給層１０５が形成されている。ここで、実施の形態では、キャリア供給層１０５とオーミックキャップ層１０６との間に、ＩｎＰからなる層厚２〜５ｎｍのパッシベーション層１２１を形成する。
For example, on the
次に、図１Ｂに示すように、リセス領域を形成するリセス形成領域１３１を挟んでオーミックキャップ層１０６の上にソース電極１０７およびドレイン電極１０８を形成する（第２工程）。例えば、オーミックキャップ層１０６上に、Ｔｉ／Ｐｔ／Ａｕを堆積して金属膜を形成し、この金属膜を公知のフォトリソグラフィ技術とエッチング技術とによりパターニングすることで、ソース電極１０７およびドレイン電極１０８を形成すればよい。また、公知のリフトオフ法により、ソース電極１０７およびドレイン電極１０８を形成してもよい。ソース電極１０７，ドレイン電極１０８は、オーミックキャップ層１０６にオーミック接合する。
Next, as shown in FIG. 1B, the
次に、図１Ｃに示すように、ソース電極１０７およびドレイン電極１０８の間のオーミックキャップ層１０６の上に第１絶縁層１０９を形成する（第３工程）。例えば、よく知られたプラズマＣＶＤ法などにより、酸化シリコンまたは窒化シリコンを堆積することで、層厚２０〜２００ｎｍの第１絶縁層１０９を形成する。
Next, as shown in FIG. 1C, the first insulating
次に、図１Ｄ，図１Ｅに示すように、ソース電極１０７との距離よりドレイン電極１０８との距離の方が大きい状態でリセス形成領域１３１内に配置した第１ゲート開口部１０９ａを第１絶縁層１０９に形成する（第４工程）。第１ゲート開口部１０９ａは、図１Ｄの紙面の法線方向に延在するストライプ状の開口である。また、第１絶縁層１０９のリセス形成領域１３１内で第１ゲート開口部１０９ａとドレイン電極１０８との間に複数の非対称リセス形成用開口部１１１を形成する（第５工程）。例えば、公知の電子線リソグラフィ技術とエッチング技術とにより、第１ゲート開口部１０９ａおよび非対称リセス形成用開口部１１１を形成する。
Next, as shown in FIGS. 1D and 1E, the
次に、図１Ｆに示すように、第１ゲート開口部１０９ａおよび複数の非対称リセス形成用開口部１１１を形成した第１絶縁層１０９をマスクとしてオーミックキャップ層１０６をエッチングし、第１ゲート開口部１０９ａおよび複数の非対称リセス形成用開口部１１１の下の領域にパッシベーション層１２１もしくは障壁層１０４の表面が連続して露出したリセス領域１１２を形成する（第６工程）。
Next, as shown in FIG. 1F, the
例えば、クエン酸などのエッチング液を用いたウエットエッチングにより、上述した開口の領域よりエッチング液を侵入させ、オーミックキャップ層１０６を等方的にエッチングする。このエッチングで、エッチング液は、各開口部よりオーミックキャップ層１０６を浸食し、エッチングの横方向の広がりによって１つのつながった空間であるリセス領域１１２を形成する。また、ＩｎＰからなるパッシベーション層１２１を形成しておけば、ＩｎＰはクエン酸系のエッチング液ではほとんどエッチングされないので、エッチングストッパーとなり、障壁層１０４がエッチングされることを防ぐことができる。
For example, by wet etching using an etching solution such as citric acid, the etching solution is made to penetrate from the region of the opening described above, and the
このとき、第１ゲート開口部１０９ａを中心にゲート長方向を見ると、非対称リセス形成用開口部１１１を形成しているため、第１ゲート開口部１０９ａからドレイン側に形成されている空間は、第１ゲート開口部１０９ａからソース側に形成されている空間より広く形成される。このように、複数の非対称リセス形成用開口部１１１を設けることで、新たな工程を追加することなく、第１ゲート開口部１０９ａを中心にした非対称なリセス領域が形成されることになる。
At this time, when viewed in the gate length direction centering on the
ここで、上述した工程（第６工程）では、複数の非対称リセス形成用開口部１１１の各々の開口寸法および複数の非対称リセス形成用開口部１１１の数により、第１ゲート開口部１１０ａよりドレイン電極１０８の側におけるオーミックキャップ層１０６のエッチング量を制御する。これにより、非対称リセスの形状（第１ゲート開口部１０９ａからドレイン側に形成されている空間の広さ）を制御する。なお、以下では、リセス領域１１２における、後述するゲート開口部１１０（図１Ｈ）からソース・ドレインの各々側のゲート長方向の長さを、「リセス幅」と称する。例えば、「ソース側のリセス幅」は、リセス領域１１２における、ゲート開口部１１０からソース側のゲート長方向の長さである。また、「ドレイン側のリセス幅」は、リセス領域１１２における、ゲート開口部１１０からドレイン側のゲート長方向の長さである。
Here, in the above-described step (sixth step), the drain electrode is formed from the first gate opening 110 a according to the opening size of each of the plurality of asymmetric
次に、図１Ｇに示すように、第１絶縁層１０９の上に第２絶縁層１１３を形成する（第７工程）。例えば、プラズマＣＶＤ法などにより、酸化シリコンまたは窒化シリコンを堆積することで、層厚２０〜２００ｎｍの第２絶縁層１１３を形成する。
Next, as shown in FIG. 1G, the second insulating
次に、図１Ｈに示すように、第１絶縁層１０９に形成した第１ゲート開口部１０９ａに連続する第２ゲート開口部１１３ａを第２絶縁層１１３に形成し、第１ゲート開口部１０９ａと第２ゲート開口部１１３ａとによりゲート開口部１１０を形成する（第８工程）。例えば、公知の電子線リソグラフィ技術とエッチング技術とにより、第２ゲート開口部１１３ａを形成する。ここでは、第２ゲート開口部１１３ａを第２絶縁層１１３に形成すればよく、第２ゲート開口部１１３ａを貫通させる程度のエッチングでよい。このため、微細な第２ゲート開口部１１３ａを形成できる。
Next, as shown in FIG. 1H, a second gate opening 113a that is continuous with the
次に、図１Ｉに示すように、第１絶縁層１０９（第２絶縁層１１３）の上に配置されて一部がゲート開口部１１０よりリセス領域１１２に嵌入して障壁層１０４にショットキー接合したゲート電極１１４を形成する（第９工程）。
Next, as shown in FIG. 1I, a part is placed on the first insulating layer 109 (the second insulating layer 113), and a part thereof is inserted into the
例えば、第２絶縁層１１３のゲート開口部１１０を含む所定領域が開口してこれ以外のソース電極１０７，ドレイン電極１０８を含む領域が被覆されたリフトオフマスクを形成する。次いで、このリフトオフマスクの上よりゲート金属材料を堆積して金属膜を形成した後、リフトオフマスクを除去（リフトオフ）する。このリフトオフ法により、ゲート電極１１４が形成できる。金属膜の形成において、堆積されてゲート開口部１１０に入り込んだ金属は、極薄いパッシベーション層１２１を貫通し、ゲート開口部１１０より望める障壁層１０４にショットキー接合する。前述したように、微細な第２ゲート開口部１１３ａ（ゲート開口部１１０）が形成できるので、ショットキー接合のゲート長方向の寸法が微細なゲート電極１１４が実現でき、良好な高周波特性を実現することができる。
For example, a lift-off mask is formed in which a predetermined region including the gate opening 110 of the second insulating
障壁層１０４とショットキー接合を形成しているゲート電極１１４に印加される電位によって、ショットキー接合の直下のチャネルを変調する機能を備えることになる。ゲート電極１１４のサイズ（ゲート長）や形状は、各々、ソース電極１０７、ドレイン電極１０８と寄生容量が発生せず、かつゲート電極１１４全体の抵抗が十分低くなるように設計すればよい。
The potential applied to the
ゲート電極１１４は、Ｎｉ、Ｗ、ＷＳｉＮなど、半導体基板１０１に対する熱拡散が少なく、かつ仕事関数の大きな金属材料から構成すればよい。また、これらの金属材料は、スパッタリング法や、真空蒸着法、無電解めっき法や電解めっき法などによって堆積すればよい。ゲート電極１１４と障壁層１０４の接触面におけるゲート電極１１４の長さ（ゲート長）は、典型的には１０〜１００ｎｍである。
The
また、ゲート電極１１４と障壁層１０４の接触面におけるゲート電極１１４の端からソース電極１０７の端までの距離は、少なくともソース側のリセス幅と同等かそれ以上であれば良く、ゲート電極１１４からドレイン電極１０８の端までの距離は少なくともドレイン側のリセス幅と同等かそれ以上であれば良い。特にトランジスタの出力特性を、より良好なものとするために、ゲート電極１１４からソース電極１０７の端までの距離に比べ、ゲート電極１１４からドレイン電極１０８の端までの距離を長く設定してもよい。
The distance from the end of the
ここで、前述したように、実施の形態では、複数の非対称リセス形成用開口部１１１の各々の開口寸法および複数の非対称リセス形成用開口部１１１の数により、第１ゲート開口部１０９ａからソース側に形成されている空間の広さを制御する。
Here, as described above, in the embodiment, depending on the opening size of each of the plurality of
以下、図１Ｅおよび図１Ｉを用いてより詳細に説明する。所望とする、ゲート開口部１１０よりソース側におけるオーミックキャップ層１０６のエッチング量（リセス幅ｒgs）、およびゲート開口部１１０よりドレイン側におけるオーミックキャップ層１０６のエッチング量（リセス幅ｒgd）に対応させ、非対称リセス形成用開口部１１１の数および複数の非対称リセス形成用開口部１１１の各々の開口寸法（ｗr）、また、隣り合う非対称リセス形成用開口部１１１の間隔ｇr、列数Ｎを決定する。
This will be described in more detail below with reference to FIGS. 1E and 1I. Corresponding to the desired etching amount (recess width r gs ) of the
なお、ここでは、非対称リセス形成用開口部１１１の各々の開口寸法として、ゲート長方向の幅を用いる。また、非対称リセス形成用開口部１１１の平面視の形状は、１つの辺がゲート長方向に平行な矩形である。例えば、ゲート長方向の開口寸法がゲート幅方向の開口寸法より短く形成されている。また、複数の非対称リセス形成用開口部１１１は、ゲート幅方向に平行な状態で配列して形成する。また、基本的に、ソース抵抗は低ければ低いほど望ましく、リセスの形成によって空乏化によるソース抵抗の増加が懸念されるため、ソース側に非対称リセス形成用開口部は形成しない。
Here, the width in the gate length direction is used as the opening size of each of the asymmetric
上述した各パラメータの関係は「ｒgd−ｒgs＝Ｎ（ｇr＋ｗr）・・・（１）」となる。ただし「２ｒgs≧ｇr・・・（２）」の制約条件を満たす必要がある。この条件で、リセス形成に必要なウエットエッチングのエッチングレートやエッチング時間に対して無依存で非対称リセス構造が決定できる。与えられた構造を形成する場合のエッチングレートαとエッチング時間Ｔは、「ｒgs＝αＴ・・・（３）」により決定できる。 The relationship between the above-described parameters is “r gd −r gs = N (g r + w r ) (1)”. However, there are constraints to meet the requirements of "2r gs ≧ g r ··· (2 ) ". Under this condition, an asymmetric recess structure can be determined independently of the etching rate of wet etching required for recess formation and the etching time. The etching rate α and the etching time T in the case of forming a given structure can be determined by “r gs = αT (3)”.
ソース側リセス領域のエッチング量、およびドレイン側リセス領域のエッチング量は、寄生抵抗の増大効果と、寄生容量やドレインコンダクタンスの低減効果のバランスに基づいて設計される。例えば典型的なリセス幅は、ソース側で２０〜２００ｎｍ、ドレイン側で５０〜５００ｎｍである。この範囲でリセス領域１１２を形成することによって、ソース抵抗を十分に低減させながら、かつドレインコンダクタンスをも十分に低減させることが可能となり、高周波特性の向上に最適な構造を実現することができる。
The etching amount of the source side recess region and the etching amount of the drain side recess region are designed based on the balance between the increase effect of the parasitic resistance and the reduction effect of the parasitic capacitance and the drain conductance. For example, typical recess widths are 20-200 nm on the source side and 50-500 nm on the drain side. By forming the
例えば、ソース側のリセス幅ｒgs＝５０ｎｍ、ドレイン側のリセス幅ｒgd＝２００ｎｍに設計する場合を考える。この条件では、（１）の左辺は１５０ｎｍとなるため、例えばＮ＝３，ｇr＝２０ｎｍ，ｗr＝３０ｎｍの条件で、非対称リセス形成用開口部１１１を第１絶縁層１０９に形成すれば良い。非対称リセス形成に必要なウエットエッチング時間に関しては、例えばエッチングレートが５０ｎｍ／分の場合、式（３）を考慮して６０秒のエッチング時間とすれば良い。
For example, consider the case where the recess width r gs = 50 nm on the source side and the recess width r gd = 200 nm on the drain side. In this condition, since the left side is 150nm in (1), for example N = 3, g r = 20nm , under the condition of w r = 30 nm, by forming the asymmetric recess formation opening 111 in the first insulating
上述したように、本発明によれば、非対称リセス形成用開口部１１１の構造を適宜設定することにより、ソース電極１０７側のリセス幅とドレイン電極１０８側のリセス幅とを異なる状態とする、つまり異なるソース抵抗とドレインコンダクタンスを有する電界効果型トランジスタを、短いゲート長を実現しながら高い制御性で作製することができる。この結果、同一集積回路の各機能部に応じ、特性の異なる電界効果型トランジスタを同一の工程や一種類のフォトマスクを適用して実現することができるようになる。
As described above, according to the present invention, the recess width on the side of the
例えば、高周波特性を優先した電界効果型トランジスタＡ、および低ノイズ性を優先した電界効果型トランジスタＢの２つを集積する場合を考える。電界効果型トランジスタＡでは、Ｎ＝３、ｇr＝２０ｎｍ、ｗr＝３０ｎｍに非対称リセス形成用開口部１１１を形成する。一方、電界効果型トランジスタＢでは、Ｎ＝１、ｇr＝２０ｎｍ、ｗr＝３０ｎｍに非対称リセス形成用開口部１１１を形成する。 For example, consider the case of integrating two of a field effect transistor A giving priority to high frequency characteristics and a field effect transistor B giving priority to low noise characteristics. In the field effect transistor A, to form a N = 3, g r = 20nm , w r = asymmetric recess formation opening 111 to 30 nm. On the other hand, the field effect transistor B, and form a N = 1, g r = 20nm , w r = asymmetric recess formation opening 111 to 30 nm.
この寸法条件で、リセス領域１１２の形成におけるエッチング処理条件を、エッチングレートが５０ｎｍ／分の条件で６０秒のエッチング時間とする。これらのことにより、電界効果型トランジスタＡでは、ソース側はリセス幅ｒgs＝５０ｎｍ、ドレイン側はリセス幅ｒgd＝２００ｎｍとなる。電界効果型トランジスタＢでは、ソース側はリセス幅ｒgs＝５０ｎｍ、ドレイン側はリセス幅ｒgd＝１００ｎｍとなる。このように、同一のウエットエッチング条件を適用するという簡便な製造方法によって、ドレイン側のリセス幅が、各々異なる電界効果型トランジスタを集積できるようになる。これにより、複数の電界効果型トランジスタを同一回路上において形成可能となり、集積回路の設計に対する自由度を飛躍的に高めることができるようになる。
Under this dimensional condition, the etching process condition in the formation of the
ところで、上述では、非対称リセス形成用開口部１１１を第１絶縁層１０９に形成した後で、第２絶縁層１１３を形成するようにしたが、これに限るものではない。例えば、第１絶縁層１０９の形成に引き続いて第２絶縁層１１３を形成し、この後、ゲート開口部１１０および非対称リセス形成用開口部１１１を形成してもよい。
By the way, although the 2nd insulating
例えば、図２に示すように、非対称リセス形成用開口部１１１は、第２絶縁層１１３および第１絶縁層１０９を貫通して形成し、この後で、リセス領域１１２を形成し、ゲート電極１１４を形成する。この場合、ゲート電極１１４の形成において、非対称リセス形成用開口部１１１に金属層１１５が形成されるようになる。
For example, as shown in FIG. 2, the
また、第１絶縁層１０９を用いてリセス領域１１２を形成した後、第２絶縁層１１３を形成せずに、ゲート電極１１４を形成してもよい。この場合においても、ゲート電極１１４の形成において、非対称リセス形成用開口部１１１に金属層が形成されるようになる。ここで、非対称リセス形成用開口部１１１の幅ｗrを、例えば５０ｎｍ以下で形成し、かつスパッタリング法によってゲート電極１１４を形成することにより、障壁層１０４やパッシベーション層１２１への金属の堆積が抑制できる。
In addition, after the
また、上述したように、非対称リセス形成用開口部１１１から金属が入り込める状態でゲート電極１１４を形成する場合、非対称リセス形成用開口部１１１の幅ｗrを十分に縮小することが難しい場合もある。このような場合、非対称リセス形成用開口部１１１の幅をあまり小さくせずに形成し、高い歩留まりで良好な非対称リセス構造を形成する。ただし、ゲート電極１１４の形成時に、堆積した金属の一部が非対称リセス形成用開口部１１１より入り込み、パッシベーション層１２１の上に、金属層１１６が形成される。なお、パッシベーション層１２１の層厚を、５〜１０ｎｍ程度に厚く形成することによって、上述したような金属層１１６の堆積による影響を低減して良好な特性を有する電界効果型トランジスタを実現することができる。
There also, as described above, when forming the
ところで、上述したように、ドレイン側のリセス幅ｒgdを大きくする場合、第１絶縁層１０９および第２絶縁層１１３がリセス領域１１２の側に撓む可能性がある。これは、デバイスの機械的強度や信頼性の低下、また寄生容量の増大を招く原因となる。これに対し、図３Ａ、図３Ｂに示すように、第１絶縁層１０９を支持する支持柱１１７を備えるようにすれば、第１絶縁層１０９の撓みが抑制できる。支持柱１１７は、隣り合う複数の非対称リセス形成用開口部１１１の間に形成する。
As described above, when the recess width r gd on the drain side is increased, the first insulating
例えば、複数の非対称リセス形成用開口部１１１を利用し、ウエットエッチングによりリセス領域１１２を形成するときに、エッチング条件を適宜に設定することで、隣り合う複数の非対称リセス形成用開口部１１１の間に、オーミックキャップ層１０６が残るようにすることで、支持柱１１７を形成する。
For example, when the
ここで図３Ｂに示すように、新たに、ｇrを、ゲート電極端とゲート電極１１４に一番近い非対称リセス形成用開口部１１１の端部との距離と定義し、ｇr’を、隣り合う非対称リセス形成用開口部１１１間の距離と定義する。この定義において、非対称リセス形成用開口部１１１の間に形成される支持柱１１７の幅をｗpとすると、「ｒgd−ｒgs＝ｇr＋（Ｎ−１）ｇr’＋Ｎｗr・・・（４）」および「ｗp＝ｇr’−２ｒgs・・・（５）」が成立する。ただし、「ｇr’≧２ｒgs≧ｇr」の制約条件を満たす必要がある。エッチングレートやエッチング時間の関係は先述の式（３）で表現できる。
Here, as shown in FIG. 3B, a new and g r, defined as the distance between the end portions of the top gate electrode end and the
例えば、ソース電極側はリセス幅ｒgs＝３０ｎｍとし、ドレイン電極側はリセス幅ｒgd＝３００ｎｍとする設計を考える。式（４）の左辺は２７０ｎｍとなるため、例えばＮ＝３，ｇr＝２０ｎｍ，ｇr’＝８０ｎｍ、ｗr＝３０ｎｍの寸法で、非対称リセス形成用開口部１１１を形成すれば良い。この場合、支持柱１１７の幅ｗpは２０ｎｍとなる。具体的には、支持柱１１７の幅ｗpを５〜３０ｎｍと設定することにより、寄生容量を増加させることなく、第１絶縁層１０９（および第２絶縁層１１３）を支持し、十分に高い機械的強度および信頼性を確保することが可能となる。
For example, consider a design in which the recess width r gs = 30 nm on the source electrode side and the recess width r gd = 300 nm on the drain electrode side. Because the left side is the 270nm of formula (4), for example N = 3, g r = 20nm , g r '= 80nm, with the dimensions of w r = 30 nm, may be formed asymmetrical
以上に説明したように、本発明によれば、複数の非対称リセス形成用開口部の各々の開口寸法および複数の非対称リセス形成用開口部の数により、ゲート開口部よりドレイン電極の側におけるオーミックキャップ層のエッチング量を制御するようにしたので、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で形成できるようになる。 As described above, according to the present invention, the ohmic cap on the side of the drain electrode from the gate opening is determined according to the opening size of each of the plurality of asymmetric recess openings and the number of the plurality of asymmetric recess openings. Since the etching amount of the layer is controlled, the asymmetric recess structure of the field effect transistor can be formed with higher design freedom.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、障壁層には、シートドープによりキャリア供給層を形成したが、これに限るものではなく、バッファ層にキャリア供給層を設けるようにしてもよい。 The present invention is not limited to the embodiments described above, and many modifications and combinations can be made by those skilled in the art within the technical concept of the present invention. It is clear. For example, although the carrier supply layer is formed by sheet doping in the barrier layer in the above description, the present invention is not limited to this, and the carrier supply layer may be provided in the buffer layer.
１０１…半導体基板、１０２…バッファ層、１０３…チャネル層、１０４…障壁層、１０５…キャリア供給層、１０６…オーミックキャップ層、１０７…ソース電極、１０８…ドレイン電極、１０９…第１絶縁層、１０９ａ…第１ゲート開口部、１１０…ゲート開口部、１１１…非対称リセス形成用開口部、１１２…リセス領域、１１３…第２絶縁層、１１４…ゲート電極、１２１…パッシベーション層、１３１…リセス形成領域。
101
Claims (6)
リセス形成領域を挟んで前記オーミックキャップ層の上にソース電極およびドレイン電極を形成する第２工程と、
前記ソース電極および前記ドレイン電極の間の前記オーミックキャップ層の上に第１絶縁層を形成する第３工程と、
前記ソース電極との距離より前記ドレイン電極との距離の方が大きい状態で前記リセス形成領域内に配置した第１ゲート開口部を前記第１絶縁層に形成する第４工程と、
前記第１絶縁層の前記リセス形成領域内で前記第１ゲート開口部と前記ドレイン電極との間に複数の非対称リセス形成用開口部を形成する第５工程と、
前記第１ゲート開口部および前記複数の非対称リセス形成用開口部を形成した前記第１絶縁層をマスクとして前記オーミックキャップ層をエッチングし、前記第１ゲート開口部および前記複数の非対称リセス形成用開口部の下の領域にリセス領域を形成する第６工程と、
前記第１絶縁層の上に第２絶縁層を形成する第７工程と、
前記第１絶縁層に形成した前記第１ゲート開口部に連続する第２ゲート開口部を前記第２絶縁層に形成して前記第１ゲート開口部と前記第２ゲート開口部とによりゲート開口部を形成する第８工程と、
前記第１絶縁層の上に配置されて一部が前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極を形成する第９工程と
を備え、
前記第６工程では、前記複数の非対称リセス形成用開口部の各々の開口寸法および前記複数の非対称リセス形成用開口部の数により、前記第１ゲート開口部より前記ドレイン電極の側における前記オーミックキャップ層のエッチング量を制御する
ことを特徴とする電界効果型トランジスタの製造方法。 A first step of forming a buffer layer, a channel layer, a barrier layer, a carrier supply layer, and an ohmic cap layer on a semiconductor substrate;
Forming a source electrode and a drain electrode on the ohmic cap layer with a recess formation region interposed therebetween;
Forming a first insulating layer on the ohmic cap layer between the source electrode and the drain electrode;
Forming a first gate opening disposed in the recess formation region in the first insulating layer in a state in which the distance to the drain electrode is larger than the distance to the source electrode;
Forming a plurality of asymmetric recess openings between the first gate opening and the drain electrode in the recess formation region of the first insulating layer;
The ohmic cap layer is etched using the first insulating layer in which the first gate opening and the plurality of asymmetric recess openings are formed as a mask, and the first gate opening and the plurality of asymmetric recess openings A sixth step of forming a recess region in the region under the portion;
Forming a second insulating layer on the first insulating layer;
A second gate opening which is continuous with the first gate opening formed in the first insulating layer is formed in the second insulating layer, and a gate opening is formed by the first gate opening and the second gate opening. An eighth step of forming
And a ninth step of forming a gate electrode disposed on the first insulating layer and partially inserted into the recess region from the gate opening to form a Schottky junction with the barrier layer.
In the sixth step, the ohmic cap on the side of the drain electrode from the first gate opening according to the opening size of each of the plurality of asymmetric recess openings and the number of the plurality of asymmetric recess openings A method of manufacturing a field effect transistor, comprising controlling an etching amount of a layer.
前記複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法をゲート幅方向の開口寸法より短く形成する
ことを特徴とする電界効果型トランジスタの製造方法。 In the method of manufacturing a field effect transistor according to claim 1,
A method of manufacturing a field effect transistor, wherein each of the plurality of asymmetric recess openings has an opening dimension in the gate length direction shorter than an opening dimension in the gate width direction.
前記複数の非対称リセス形成用開口部を、ゲート幅方向に平行な状態で配列して形成する
ことを特徴とする電界効果型トランジスタの製造方法。 In the method of manufacturing a field effect transistor according to claim 1 or 2,
A method of manufacturing a field effect transistor, comprising: forming the plurality of asymmetric recess openings in a state parallel to the gate width direction.
前記第６工程では、隣り合う前記複数の非対称リセス形成用開口部の間の前記オーミックキャップ層の一部を残す状態に前記エッチングを実施することで、隣り合う前記複数の非対称リセス形成用開口部の間に、前記第１絶縁層を支持する支持柱を形成する
ことを特徴とする電界効果型トランジスタの製造方法。 In the method of manufacturing a field effect transistor according to any one of claims 1 to 3,
In the sixth step, the etching is performed in a state in which a part of the ohmic cap layer is left between the plurality of adjacent asymmetric recess openings, whereby the plurality of adjacent asymmetric recess openings are formed. And forming a support pillar supporting the first insulating layer between them.
前記オーミックキャップ層に形成されたリセス領域と、
前記リセス領域を挟んで前記オーミックキャップ層の上に形成されたソース電極およびドレイン電極と、
前記オーミックキャップ層の上に形成されて前記リセス領域の上に架設された第１絶縁層と、
前記第１絶縁層の上に前記第１絶縁層を覆って形成された第２絶縁層と、
前記ソース電極との距離より前記ドレイン電極との距離の方が大きい状態で前記リセス領域内に配置されて前記第１絶縁層および前記第２絶縁層に形成されたゲート開口部と、
前記第１絶縁層の前記リセス領域内に配置されて前記ゲート開口部と前記ドレイン電極との間に形成された複数の非対称リセス形成用開口部と、
前記第２絶縁層の上に形成されて一部が前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極と
を備え、
前記複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法がゲート幅方向の開口寸法より短く形成され、
前記複数の非対称リセス形成用開口部は、ゲート幅方向に平行な状態で配列されている
ことを特徴とする電界効果型トランジスタ。 A buffer layer formed on a semiconductor substrate, a channel layer, a barrier layer, a carrier supply layer, an ohmic cap layer,
A recess region formed in the ohmic cap layer;
A source electrode and a drain electrode formed on the ohmic cap layer with the recess region interposed therebetween;
A first insulating layer formed on the ohmic cap layer and bridged over the recess region;
A second insulating layer formed on the first insulating layer to cover the first insulating layer;
A gate opening which is disposed in the recess region and is formed in the first insulating layer and the second insulating layer in a state where the distance to the drain electrode is larger than the distance to the source electrode;
A plurality of asymmetric recess openings formed in the recess region of the first insulating layer and formed between the gate opening and the drain electrode;
A gate electrode which is formed on the second insulating layer and a part of which is inserted into the recess region from the gate opening and is Schottky junctioned with the barrier layer;
Each of the plurality of asymmetric recess openings has an opening dimension in the gate length direction shorter than an opening dimension in the gate width direction,
The field effect transistor according to claim 1, wherein the plurality of asymmetric recess formation openings are arranged in parallel to the gate width direction.
隣り合う前記複数の非対称リセス形成用開口部の間に形成された前記第１絶縁層を支持する支持柱を備える
ことを特徴とする電界効果型トランジスタ。 In the field effect transistor according to claim 5,
What is claimed is: 1. A field effect transistor comprising: a support column configured to support the first insulating layer formed between the plurality of adjacent asymmetric recess openings.
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|---|---|
| JP2019079975A true JP2019079975A (en) | 2019-05-23 |
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| JPWO2020245922A1 (en) * | 2019-06-04 | 2020-12-10 |
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| JP7197005B2 (en) | 2019-06-04 | 2022-12-27 | 日本電信電話株式会社 | FIELD EFFECT TRANSISTOR AND MANUFACTURING METHOD THEREOF |
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