JP2019077599A - Oxide sintered body, sputtering target, oxide semiconductor thin film, and thin-film transistor - Google Patents
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Abstract
Description
本発明は、酸化物焼結体、スパッタリングターゲット、酸化物半導体薄膜、および薄膜トランジスタに関する。 The present invention relates to an oxide sintered body, a sputtering target, an oxide semiconductor thin film, and a thin film transistor.
薄膜トランジスタに用いられるアモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリヤ移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型、高解像度および高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板等への適用が期待されている。 Amorphous (amorphous) oxide semiconductors used for thin film transistors have high carrier mobility compared to general-purpose amorphous silicon (a-Si), have a large optical band gap, and can be formed at a low temperature, so a large size, It is expected to be applied to next-generation displays that require high resolution and high-speed drive, resin substrates with low heat resistance, and the like.
酸化物半導体の形成に当たっては、スパッタリングターゲットをスパッタリングすることにより薄膜を形成するスパッタリング法が好適に用いられる。これは、スパッタリング法で形成された薄膜が、イオンプレーティング法や真空蒸着法、電子ビーム蒸着法で形成された薄膜に比べ、膜面方向（膜面内）における成分組成や膜厚等の面内均一性に優れており、スパッタリングターゲットと同じ成分組成の薄膜を形成できるためである。 In formation of an oxide semiconductor, the sputtering method which forms a thin film by sputtering a sputtering target is used suitably. This is because the thin film formed by the sputtering method has a component composition, film thickness, etc. in the film surface direction (in film surface) as compared to the thin film formed by the ion plating method, vacuum evaporation method, electron beam evaporation method This is because the internal uniformity is excellent and a thin film having the same component composition as the sputtering target can be formed.
酸化物半導体のなかでも、インジウム、ガリウム、スズ、および酸素からなるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｓｎ−Ｏ、以下「ＩＧＴＯ」と略記する）は、高いキャリヤ移動度と、有機酸による優れたエッチングレートと、リン酸、酢酸および硝酸を含む混酸に対する耐薬品性とを有することから注目されている。 Among oxide semiconductors, amorphous oxide semiconductors composed of indium, gallium, tin and oxygen (In-Ga-Sn-O, hereinafter abbreviated as "IGTO") have high carrier mobility and excellent advantages due to organic acids. It is noted because it has an etching rate and chemical resistance to mixed acids containing phosphoric acid, acetic acid and nitric acid.
特許文献１には、Ｉｎ2Ｏ3、Ｇａ2Ｏ3およびＳｎＯ2からなる透明導電膜の製造方法が記載され、スパッタリングターゲットが例示されている。
特許文献２には、Ｉｎ2Ｏ3にＧａ2Ｏ3およびＳｎＯ2を添加した酸化物半導体膜が記載されている。
特許文献３には、Ｉｎ、Ｇａ、およびＳｎを含み、Ｚｎを選択的に含有する酸化物半導体膜が記載されている。
引用文献４には、Ｉｎ2Ｏ3にＧａ2Ｏ3およびＳｎＯ2を添加した酸化物半導体膜とＩｎ2Ｏ3にＧａ2Ｏ3、ＳｎＯ2およびＺｎＯを添加した酸化物半導体膜を積層したトランジスタおよびスパッタリングターゲットが例示されている。
Patent Document 1 describes a method for producing a transparent conductive film made of In 2 O 3, Ga 2 O 3 and SnO 2, a sputtering target is illustrated.
Patent Document 2 describes an oxide semiconductor film in which Ga 2 O 3 and SnO 2 are added to In 2 O 3 .
Patent Document 3 describes an oxide semiconductor film which contains In, Ga , and Sn and selectively contains Zn.
In the cited document 4 was laminated oxide semiconductor film added with Ga 2 O 3, SnO 2 and ZnO in the oxide semiconductor film and the In 2 O 3 with the addition of Ga 2 O 3 and SnO 2 in In 2 O 3 A transistor and a sputtering target are illustrated.
特許文献５、６には、Ｉｎ2Ｏ3、Ｇａ2Ｏ3およびＳｎＯ2を焼結して得られる酸化物焼結体が記載されている。 Patent Documents 5 and 6 describe oxide sintered bodies obtained by sintering In 2 O 3 , Ga 2 O 3 and SnO 2 .
しかしながら、引用文献１から引用文献６に記載の技術には、以下のような問題があった。 However, the techniques described in Cited Document 1 to Cited Document 6 have the following problems.
特許文献１に記載の技術は導電体膜に係る技術であり、半導体薄膜が得られないという問題があった。理由の１つは、Ｇａの含有量が少なすぎて酸化インジウムの酸素欠損が多くなり過ぎるためである。 The technology described in Patent Document 1 relates to a conductor film, and there is a problem that a semiconductor thin film can not be obtained. One of the reasons is that the content of Ga is too low and oxygen deficiency of indium oxide becomes too much.
特許文献２、３に記載の技術は、酸素を含む雰囲気で成膜することにより、酸素欠損を抑制して半導体薄膜を得ている。しかしながら、酸素を多量に含む雰囲気で成膜すると、ノジュールまたはイエローフレークと呼ばれる、酸化物系の異物が成膜時にターゲット表面に生成し、異常放電や割れの原因になるという問題があった。 The techniques described in Patent Documents 2 and 3 form a film in an atmosphere containing oxygen, thereby suppressing oxygen vacancies and obtaining a semiconductor thin film. However, when film formation is performed in an atmosphere containing a large amount of oxygen, oxide-based foreign matter called nodules or yellow flakes is generated on the surface of the target during film formation, causing abnormal discharge and cracking.
特許文献４、５に記載の技術では、Ｇａ3ＩｎＳｎ5Ｏ16化合物およびＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物のような、比較的強度が低い化合物が焼結体中に生成する。そのため、ボンディング中に割れが発生する場合があった。また、高パワーでスパッタリングした場合に、ターゲットにヘアーラインクラックと呼ばれる微細なクラックが入る場合があり、それが異常放電の原因となり、薄膜の生産性を低下さたり、特性や歩留を低下させる場合があった。
特許文献５では、割れ、およびクラックの問題を解決するために、二段焼成法でＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物の成長を抑制したスパッタリングターゲットを製造しているが、このような製法は、コストと工数を要するという問題があった。
In the techniques described in Patent Documents 4 and 5, compounds having relatively low strength, such as Ga 3 InSn 5 O 16 compounds and Ga 2 In 6 Sn 2 O 16 compounds, are formed in the sintered body. Therefore, a crack may occur during bonding. In addition, when sputtering is performed with high power, fine cracks called hairline cracks may be formed in the target, which may cause abnormal discharge to lower the productivity of the thin film, or lower the characteristics or yield. was there.
In Patent Document 5, cracks, and in order to solve the cracking problem, but manufactures sputtering target that suppresses the growth of Ga 2 In 6 Sn 2 O 16 compound in a two-step firing method, such method is There is a problem that it requires cost and man-hours.
特許文献６に記載の技術は、製造したターゲットを用いて半導体薄膜を成膜した旨が記載されておらず、当該文献記載の条件で、割れ、およびクラックの発生が抑制できるのか不明であった。
本発明は上記課題に鑑みてなされたものであり、薄膜トランジスタに用いたときに優れた特性を有する酸化物半導体薄膜を形成でき、かつ成膜時の割れやノジュールの生成を抑制できる酸化物焼結体、および当該焼結体を有するスパッタリングターゲットの提供を目的とする。薄膜トランジスタに用いたときに優れた特性を有する酸化物半導体薄膜、および当該薄膜を備える薄膜トランジスタを提供することも目的とする。
The technology described in Patent Document 6 does not describe that a semiconductor thin film was formed using the manufactured target, and it was unclear whether generation of cracks and cracks could be suppressed under the conditions described in the document. .
The present invention has been made in view of the above problems, and it is possible to form an oxide semiconductor thin film having excellent characteristics when used as a thin film transistor, and to suppress the formation of cracks and nodules during film formation. It is an object of the present invention to provide a body and a sputtering target having the sintered body. Another object of the present invention is to provide an oxide semiconductor thin film having excellent characteristics when used for a thin film transistor, and a thin film transistor including the thin film.
本発明によれば、以下の酸化物焼結体が提供される。
［１］Ｉｎ元素、Ｇａ元素、Ｓｎ元素およびＡｌ元素を含み、ＧａＩｎＯ3結晶を含み、さらにＳｎＯ2結晶または（Ｇａ1.0-xＩｎx）2ＳｎＯ5結晶（０．１０≦ｘ≦０．５０）の少なくとも一方を含むことを特徴とする、酸化物焼結体。
［２］Ｇａ3ＩｎＳｎ3Ｏ12結晶、Ｇａ3ＩｎＳｎ5Ｏ16結晶およびＧａ2Ｉｎ6Ｓｎ2Ｏ16結晶を含まないことを特徴とする、［１］に記載の酸化物焼結体。
［３］ＧａＩｎＯ3結晶を主成分として含むことを特徴とする、［１］または［２］に記載の酸化物焼結体。
［４］Ｉｎ元素、Ｇａ元素、Ｓｎ元素およびＡｌ元素を含み、Ｇａ3ＩｎＳｎ3Ｏ12結晶、Ｇａ3ＩｎＳｎ5Ｏ16結晶およびＧａ2Ｉｎ6Ｓｎ2Ｏ16結晶を含まないことを特徴とする、酸化物焼結体。
［５］Ｉｎ元素、Ｇａ元素、Ｓｎ元素およびＡｌ元素の原子組成比が下記式（１）から式（４）を満たす範囲であることを特徴とする、［１］から［４］のいずれか１つに記載の酸化物焼結体。
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５ ・・・（１）
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（２）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（３）
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（４）
［６］Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素を下記式（５）から式（８）を満たす原子組成比の範囲で含有することを特徴とする、酸化物焼結体。
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５ ・・・（５）
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（６）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（７）
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（８）
［７］相対密度が９５％以上であることを特徴とする［１］から［６］のいずれか１つに記載の酸化物焼結体。
［８］バルク抵抗が２０ｍΩｃｍ以下であることを特徴とする［１］から［７］のいずれか１つに記載の酸化物焼結体。
According to the present invention, the following oxide sintered body is provided.
[1] contains In element, Ga element, Sn element and Al element, contains GaInO 3 crystal, and further contains SnO 2 crystal or (Ga 1.0-x In x ) 2 SnO 5 crystal (0.10 ≦ x ≦ 0.50 An oxide sintered body comprising at least one of the above.
[2] The oxide sintered body according to [1], which does not contain a Ga 3 InSn 3 O 12 crystal, a Ga 3 InSn 5 O 16 crystal, and a Ga 2 In 6 Sn 2 O 16 crystal.
[3] The oxide sintered body according to [1] or [2], which contains a GaInO 3 crystal as a main component.
[4] characterized in that it contains an In element, a Ga element, a Sn element and an Al element and does not contain a Ga 3 InSn 3 O 12 crystal, a Ga 3 InSn 5 O 16 crystal and a Ga 2 In 6 Sn 2 O 16 crystal , Oxide sintered body.
[5] One of [1] to [4], wherein the atomic composition ratio of the In element, the Ga element, the Sn element and the Al element is a range satisfying the following formulas (1) to (4): Oxide sinter described in one.
0.20 ≦ In / (In + Ga + Sn) ≦ 0.55 (1)
0.01 ≦ Ga / (In + Ga + Sn) ≦ 0.50 (2)
0.01 ≦ Sn / (In + Ga + Sn) ≦ 0.50 (3)
0.05 ≦ Al / (In + Ga + Sn + Al) ≦ 0.30 (4)
[6] An oxide sintered body comprising an In element, a Ga element, a Sn element, and an Al element in the range of the atomic composition ratio satisfying the following Formulas (5) to (8).
0.20 ≦ In / (In + Ga + Sn) ≦ 0.55 (5)
0.01 ≦ Ga / (In + Ga + Sn) ≦ 0.50 (6)
0.01 ≦ Sn / (In + Ga + Sn) ≦ 0.50 (7)
0.05 ≦ Al / (In + Ga + Sn + Al) ≦ 0.30 (8)
[7] The oxide sintered body according to any one of [1] to [6], having a relative density of 95% or more.
[8] The oxide sintered body according to any one of [1] to [7], which has a bulk resistance of 20 mΩcm or less.
本発明によれば、以下のスパッタリングターゲットが提供される。
［９］［１］から［８］のいずれか１つに記載の酸化物焼結体を備えることを特徴とするスパッタリングターゲット。
本発明によれば、以下の酸化物半導体薄膜が提供される。
［１０］ Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素を式（９）から式（１２）を満たす原子組成比の範囲で含有することを特徴とする、酸化物半導体薄膜。
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５ ・・・（９）
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１０）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１１）
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（１２）
According to the present invention, the following sputtering target is provided.
[9] A sputtering target comprising the oxide sintered body according to any one of [1] to [8].
According to the present invention, the following oxide semiconductor thin film is provided.
[10] An oxide semiconductor thin film comprising an In element, a Ga element, a Sn element, and an Al element in a range of atomic composition ratios that satisfy Formulas (9) to (12).
0.20 ≦ In / (In + Ga + Sn) ≦ 0.55 (9)
0.01 ≦ Ga / (In + Ga + Sn) ≦ 0.50 (10)
0.01 ≦ Sn / (In + Ga + Sn) ≦ 0.50 (11)
0.05 ≦ Al / (In + Ga + Sn + Al) ≦ 0.30 (12)
本発明によれば、以下の薄膜トランジスタが提供される。
［１１］［１０］に記載の酸化物半導体薄膜を備えることを特徴とする薄膜トランジスタ。
本発明によれば、以下の電子機器が提供される。
［１２］［１１］に記載の薄膜トランジスタを含む、電子機器。
According to the present invention, the following thin film transistor is provided.
[11] A thin film transistor comprising the oxide semiconductor thin film according to [10].
According to the present invention, the following electronic device is provided.
[12] An electronic device comprising the thin film transistor according to [11].
本発明によれば、薄膜トランジスタに用いたときに優れた特性を有する酸化物半導体薄膜を形成でき、かつ成膜時の割れやノジュールの生成を抑制できる酸化物焼結体、および当該焼結体を有するスパッタリングターゲットを提供できる。薄膜トランジスタに用いたときに優れた特性を有する酸化物半導体薄膜、および当該薄膜を備える薄膜トランジスタも提供できる。 According to the present invention, it is possible to form an oxide semiconductor thin film having excellent characteristics when used in a thin film transistor, and to suppress the generation of cracks and nodules at the time of film formation, and the sintered body The sputtering target can be provided. An oxide semiconductor thin film having excellent characteristics when used for a thin film transistor, and a thin film transistor including the thin film can also be provided.
本実施形態では、酸化物焼結体に含まれる「化合物」を、「結晶」と称して説明することがあるがそれぞれは同様の意味を示す。
＜本発明の背景＞
まず、本発明の背景を簡単に説明する。
ＩＧＴＯ酸化物焼結体において、スパッタ時にターゲットにヘアーラインクラックが生じる場合があることは公知である。
ヘアーラインクラックが生じる原因は明らかではないが、スパッタリングターゲット中にＧａ3Ｉｎ5Ｓｎ2Ｏ16、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16、またはＧａ3ＩｎＳｎ5Ｏ16等の化合物が存在するのが原因と推察される。このように推察する理由は、これらの化合物の結晶相の結晶軸方向の熱膨張率が異なるため、スパッタ等により一方向から熱が加わった場合に、内部応力が発生し、ヘアーラインクラックが発生すると考えられるためである。
これの問題に対し、本発明者らは、ヘアーラインクラックの発生を防止するために、Ｇａ3Ｉｎ5Ｓｎ2Ｏ16、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16、およびＧａ3ＩｎＳｎ5Ｏ16等の化合物の生成を抑制する原料を添加することを考えた。
ただし、添加元素は、スパッタにより成膜した膜にも含まれるため、単に化合物の生成を抑制できるだけでなく、半導体薄膜の特性を悪化させないようにする必要がある。
In the present embodiment, the “compound” contained in the oxide sintered body may be described as “crystal” but each has the same meaning.
<Background of the Invention>
First, the background of the present invention will be briefly described.
It is well known that in the IGTO oxide sintered body, hairline cracks may occur in the target during sputtering.
Although the cause of the hairline crack is not clear, the cause is that a compound such as Ga 3 In 5 Sn 2 O 16 , Ga 2 In 6 Sn 2 O 16 , or Ga 3 InSn 5 O 16 is present in the sputtering target. It is guessed. The reason for this assumption is that the thermal expansion coefficient of the crystal phase of these compounds is different, so when heat is applied from one direction due to sputtering etc., internal stress is generated and a hairline crack is generated. It is because it is thought.
In order to prevent the occurrence of hairline cracks, the present inventors have addressed compounds such as Ga 3 In 5 Sn 2 O 16 , Ga 2 In 6 Sn 2 O 16 , and Ga 3 InSn 5 O 16 against this problem. We considered adding raw materials to suppress the formation of
However, since the additive element is also contained in the film formed by sputtering, it is necessary not only to suppress the formation of the compound but also to prevent the deterioration of the characteristics of the semiconductor thin film.
本発明者らは、さらなる検討の結果、ＩＧＴＯ酸化物焼結体にＡｌを添加することにより、Ｇａ3Ｉｎ5Ｓｎ2Ｏ16、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16、およびＧａ3ＩｎＳｎ5Ｏ16等の化合物の生成が抑制され、ヘアーラインクラックの発生を防止できることを見出した。これは高パワー成膜やスパッタリング装置の大型化にも対応できる可能性がある。
さらに、ＩＧＴＯ酸化物焼結体にＡｌを添加したターゲットを用いて生成した酸化物半導体薄膜は、低温アニールでも安定したＴＦＴ特性を発現する組成であり、また、ＴＦＴの作製において保護膜または絶縁膜を化学蒸着法（ＣＶＤ）で形成する際の加熱等での半導体特性の劣化が小さい（ＣＶＤ耐性が高い）ことが判明したため、本発明を創出するに至った。
以上が本発明の背景である。
As a result of further investigations, the present inventors added Al to the IGTO oxide sintered body to form Ga 3 In 5 Sn 2 O 16 , Ga 2 In 6 Sn 2 O 16 , and Ga 3 InSn 5 O 16. And the like, and it has been found that the formation of compounds such as H. can be suppressed and the occurrence of hairline cracks can be prevented. This may be able to cope with high power film formation and upsizing of the sputtering apparatus.
Furthermore, an oxide semiconductor thin film produced using a target in which Al is added to an IGTO oxide sintered body has a composition that exhibits stable TFT characteristics even at low temperature annealing, and a protective film or insulating film in the production of a TFT It has been found that the deterioration of the semiconductor characteristics due to heating or the like in forming the metal by chemical vapor deposition (CVD) is small (the resistance to CVD is high), and the present invention has been made.
The above is the background of the present invention.
＜酸化物焼結体の構造＞
次に、本実施形態に係る酸化物焼結体の構造について説明する。
本実施形態に係る酸化物焼結体は、Ｉｎ元素（インジウム）、Ｇａ元素（ガリウム）、Ｓｎ元素（スズ）、およびＡｌ元素（アルミニウム）を含む。
<Structure of oxide sinter>
Next, the structure of the oxide sintered body according to the present embodiment will be described.
The oxide sintered body according to the present embodiment contains an In element (indium), a Ga element (gallium), a Sn element (tin), and an Al element (aluminum).
インジウムは、半導体薄膜の移動度を担う酸化物である。
ガリウムは、酸化インジウムの結晶化を抑えたり、酸素欠損の発生を抑える効果と、得られる酸化物半導体薄膜のバンドギャップを大きくする効果を有する。
スズは、耐薬品性を有する。また、導電膜にも使用されることから、半導体薄膜の移動度に影響を及ぼすことは少なく、高価なインジウムの添加量を減らす効果も有する。
Indium is an oxide responsible for the mobility of the semiconductor thin film.
Gallium has the effects of suppressing the crystallization of indium oxide and suppressing the generation of oxygen vacancies, and the effect of increasing the band gap of the obtained oxide semiconductor thin film.
Tin has chemical resistance. In addition, since it is also used as a conductive film, it has little effect on the mobility of the semiconductor thin film, and also has the effect of reducing the amount of addition of expensive indium.
Ａｌは、Ｇａ3Ｉｎ5Ｓｎ2Ｏ16、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16、およびＧａ3ＩｎＳｎ5Ｏ16等の化合物の発生を抑制し、これにより、焼結体の強度を上昇させる効果を有する。
Ａｌ添加によりＧａ3Ｉｎ5Ｓｎ2Ｏ16、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16、およびＧａ3ＩｎＳｎ5Ｏ16等の化合物の発生が抑制される原因は明確でないが、以下の推察ができる。
具体的には、ＡｌはＧａ、Ｓｎ、およびＩｎよりもイオン半径が小さいため、結晶の格子間や結晶粒界、元素欠陥の後などに存在すると考えられ、複雑な結晶構造を示すＧａ3Ｉｎ5Ｓｎ2Ｏ16、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16、およびＧａ3ＩｎＳｎ5Ｏ16等の化合物の析出を抑制し、より単純な結晶構造であるＧａＩｎＯ3、ＳｎＯ2、（Ｇａ0.7Ｉｎ0.3）2ＳｎＯ5などの結晶が析出するものと考えられる。
Al suppresses the generation of compounds such as Ga 3 In 5 Sn 2 O 16 , Ga 2 In 6 Sn 2 O 16 , and Ga 3 InSn 5 O 16 , thereby increasing the strength of the sintered body. Have.
Although the cause of suppressing the generation of compounds such as Ga 3 In 5 Sn 2 O 16 , Ga 2 In 6 Sn 2 O 16 , and Ga 3 InSn 5 O 16 by the addition of Al is not clear, the following can be inferred.
Specifically, since Al has a smaller ion radius than Ga, Sn, and In, it is considered to be present between crystal lattices, crystal grain boundaries, after element defects, etc., and has a complex crystal structure, such as Ga 3 In. It suppresses the precipitation of compounds such as 5 Sn 2 O 16 , Ga 2 In 6 Sn 2 O 16 , and Ga 3 InSn 5 O 16 , and has a simpler crystal structure, GaInO 3 , SnO 2 , (Ga 0.7 In 0.3 ) It is considered that crystals such as 2 SnO 5 precipitate.
本実施形態に係る酸化物焼結体は、前記酸化物焼結体が、Ｇａ3ＩｎＳｎ3Ｏ12結晶、Ｇａ3ＩｎＳｎ5Ｏ16結晶およびＧａ2Ｉｎ6Ｓｎ2Ｏ16結晶を含まないことが望ましい。
これにより、ヘアーラインクラックの発生を抑制できる。
In the oxide sintered body according to the present embodiment, the oxide sintered body does not contain a Ga 3 InSn 3 O 12 crystal, a Ga 3 InSn 5 O 16 crystal, and a Ga 2 In 6 Sn 2 O 16 crystal. desirable.
This can suppress the occurrence of hairline cracks.
本実施形態に係る酸化物焼結体は、ＧａＩｎＯ3結晶を含むことが好ましく、主成分として含むことがより好ましい。これにより、ヘアーラインクラック等の発生がなくなり、異常放電のない安定したスパッタリングが行えるようになる。「ＧａＩｎＯ3結晶を主成分として含む」とは、ＧａＩｎＯ3結晶が、焼結体中に占める割合が５０質量％以上であることを意味する。
ＧａＩｎＯ3結晶が、焼結体中に占める割合は、好ましくは、６０質量％以上であり、より好ましくは、７０質量％以上であり、さらに好ましくは、８０質量％以上である。
The oxide sintered body according to the present embodiment preferably contains a GaInO 3 crystal, and more preferably contains as a main component. As a result, the occurrence of hairline cracks and the like is eliminated and stable sputtering without abnormal discharge can be performed. “Containing GaInO 3 crystal as a main component” means that the proportion of the GaInO 3 crystal in the sintered body is 50% by mass or more.
The proportion of the GaInO 3 crystal in the sintered body is preferably 60% by mass or more, more preferably 70% by mass or more, and still more preferably 80% by mass or more.
本実施形態に係る酸化物焼結体は、ＳｎＯ2結晶および（Ｇａ1.0-xＩｎx）2ＳｎＯ5結晶（０．１０≦ｘ≦０．５０）のいずれか一方または両方を含有していてもよい。ＳｎＯ2結晶および（Ｇａ1.0-xＩｎx）2ＳｎＯ5結晶は、熱伝導率が良く、また、線膨張係数も小さいので、熱歪による焼結体中の内部応力が大きくなることを抑える効果があり、スパッタリング中のヘアーラインクラックの発生を抑える効果もある。（Ｇａ1.0-xＩｎx）2ＳｎＯ5結晶の具体例としては、ｘ＝０．３の（Ｇａ0.7Ｉｎ0.3）2ＳｎＯ5が挙げられる。 The oxide sintered body according to the present embodiment contains one or both of SnO 2 crystal and (Ga 1.0 -x In x ) 2 SnO 5 crystal (0.10 ≦ x ≦ 0.50). It is also good. The SnO 2 crystal and the (Ga 1.0-x In x ) 2 SnO 5 crystal have a good thermal conductivity and a small coefficient of linear expansion, so they are effective in suppressing an increase in internal stress in the sintered body due to thermal strain. There is also an effect of suppressing the occurrence of hairline cracks during sputtering. A specific example of the (Ga 1.0 -x In x ) 2 SnO 5 crystal includes (Ga 0.7 In 0.3 ) 2 SnO 5 with x = 0.3.
＜酸化物焼結体の組成＞
本実施形態に係る酸化物焼結体の組成は、スパッタ時の熱応力で割れることなく、かつ成膜した酸化物半導体薄膜の特性が優れたものであれば、限定しない。具体的な原子組成比としては、以下の式（１）から式（４）を満たす範囲が好ましい。
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５ ・・・（１）
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（２）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（３）
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（４）
<Composition of oxide sinter>
The composition of the oxide sintered body according to the present embodiment is not limited as long as the composition is not broken by the thermal stress during sputtering and has excellent characteristics of the formed oxide semiconductor thin film. As a specific atomic composition ratio, a range satisfying the following formulas (1) to (4) is preferable.
0.20 ≦ In / (In + Ga + Sn) ≦ 0.55 (1)
0.01 ≦ Ga / (In + Ga + Sn) ≦ 0.50 (2)
0.01 ≦ Sn / (In + Ga + Sn) ≦ 0.50 (3)
0.05 ≦ Al / (In + Ga + Sn + Al) ≦ 0.30 (4)
原子組成比を式（１）から式（４）に規定する範囲にすることにより、ヘアーラインクラックなどが発生しないターゲットが得られる。また、当該ターゲットを用いて生成した半導体薄膜の特性も優れる。 By setting the atomic composition ratio in the range defined by Formula (1) to Formula (4), a target which does not generate a hairline crack or the like can be obtained. In addition, the characteristics of the semiconductor thin film generated using the target are also excellent.
式（１）において、インジウムの含有量を０．２０以上とすることにより、移動度の低下を防ぐことができる。式（１）において、インジウムの含有量を０．５５以下とすることにより、スパッタで成膜した膜が結晶化したり、酸素欠損の量が増えすぎて、導体になったりするのを防げる。より好ましくは、０．２５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５、さらに好ましくは、０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５である。 In Formula (1), the fall of mobility can be prevented by content of indium being 0.20 or more. In the formula (1), by setting the content of indium to 0.55 or less, it is possible to prevent the film formed by sputtering from being crystallized or to prevent the film from becoming a conductor because the amount of oxygen deficiency increases too much. More preferably, 0.25 ≦ In / (In + Ga + Sn) ≦ 0.55, and still more preferably 0.30 ≦ In / (In + Ga + Sn) ≦ 0.55.
式（２）において、ガリウムの含有量を０．０１以上とすることにより酸素欠損を抑える効果が発現し、スパッタした膜が半導体薄膜になる。式（２）において、ガリウムの含有量を０．５０以下とすることにより、酸素欠損が少なくなり過ぎて、膜が絶縁体化するのを防げる。より好ましくは、０．０２≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５、さらに好ましくは、０．０３≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０である。 In the formula (2), by setting the content of gallium to 0.01 or more, the effect of suppressing oxygen deficiency is expressed, and the sputtered film becomes a semiconductor thin film. In the formula (2), by setting the content of gallium to 0.50 or less, the number of oxygen vacancies decreases too much to prevent the film from becoming insulator. More preferably, 0.02 ≦ Ga / (In + Ga + Sn) ≦ 0.45, and still more preferably 0.03 ≦ Ga / (In + Ga + Sn) ≦ 0.40.
式（３）において、スズの含有量を０．０１以上とすることにより、耐薬品性が発現する。式（３）において、スズの含有量を０．５０以下とすることにより、エッチングによる半導体薄膜のアイランド形成ができる。より好ましくは、０．０２≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５、さらに好ましくは０．０３≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０である。 In Formula (3), chemical resistance is expressed by setting the content of tin to 0.01 or more. In the formula (3), by setting the content of tin to 0.50 or less, island formation of the semiconductor thin film can be performed by etching. More preferably, 0.02 ≦ Sn / (In + Ga + Sn) ≦ 0.45, and still more preferably 0.03 ≦ Sn / (In + Ga + Sn) ≦ 0.40.
式（４）において、アルミニウムの含有量を０．０５以上とすることにより、本実施形態の化合物を含んだ酸化物焼結体を得ることができる。また、本実施形態の酸化物焼結体から得られる酸化物半導体膜を用いた薄膜トランジスタの移動度を十分な値にできる。さらに、本実施形態の酸化物焼結体から得られる酸化物半導体膜は、低温アニールでも安定したＴＦＴ特性を発現する。式（４）において、アルミニウムの含有量を０．３０以下とすることにより、移動度が小さくなり過ぎるのを防ぐことができる。
より好ましくは、０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．２５、さらに好ましくは０．０８≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．２２である。
By setting the content of aluminum to 0.05 or more in the formula (4), an oxide sintered body containing the compound of the present embodiment can be obtained. In addition, the mobility of the thin film transistor using the oxide semiconductor film obtained from the oxide sintered body of this embodiment can be set to a sufficient value. Furthermore, the oxide semiconductor film obtained from the oxide sintered body of the present embodiment exhibits stable TFT characteristics even at low temperature annealing. In the formula (4), by setting the content of aluminum to 0.30 or less, it is possible to prevent the mobility from becoming too small.
More preferably, 0.05 ≦ Al / (In + Ga + Sn + Al) ≦ 0.25, and still more preferably 0.08 ≦ Al / (In + Ga + Sn + Al) ≦ 0.22.
Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素以外の元素は特に限定しない。
ただし、本実施形態に係る酸化物焼結体は、Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素を含み、残部（Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素を除いた元素）が酸素と不可避不純物からなるものが好ましい。残部が酸素と不可避不純物であることにより、Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素以外の元素が酸化物焼結体や、当該酸化物焼結体を用いて製造された半導体薄膜の特性に与える影響を最小限にできる。
不可避不純物とは、意図的に添加しない元素であって、原料や製造工程で混入する元素を意味する。以下の説明でも同様である。
The elements other than the In element, the Ga element, the Sn element, and the Al element are not particularly limited.
However, the oxide sintered body according to the present embodiment contains In element, Ga element, Sn element and Al element, and the balance (elements excluding In element, Ga element, Sn element and Al element) is oxygen And the inevitable impurities are preferable. Since the remainder is oxygen and an unavoidable impurity, elements other than In element, Ga element, Sn element, and Al element are oxide sintered bodies, and characteristics of semiconductor thin films manufactured using the oxide sintered bodies. Can be minimized.
An unavoidable impurity is an element which is not intentionally added, and means an element which is mixed in the raw material or the manufacturing process. The same applies to the following description.
＜酸化物焼結体の物性＞
本実施形態に係る酸化物焼結体は、相対密度が９５％以上であることが好ましい。
相対密度が９５％以上とすることにより、成膜時のクラック発生やノジュール生成を抑制でき、得られる薄膜トランジスタの性能の低下や、歩留の低下、膜密度の低下を防ぐことができる。また、ＣＶＤ装置での成膜温度を上げることができる。相対密度は、好ましくは、９６％以上であり、より好ましくは、９７％以上である。
相対密度は、例えば、アルキメデス法で測定した酸化物焼結体の実測密度を、酸化物焼結体の理論密度で除した値を、百分率にして、算出することができる。
例えば、酸化物焼結体の原料粉末として酸化物Ａ、酸化物Ｂ、酸化物Ｃ、酸化物Ｄを用いた場合において、酸化物Ａ、酸化物Ｂ、酸化物Ｃ、酸化物Ｄの使用量（仕込量）をそれぞれａ（ｇ）、ｂ（ｇ）、ｃ（ｇ）、ｄ（ｇ）とすると、理論密度は、以下のように当てはめることで算出できる。
理論密度＝（ａ＋ｂ＋ｃ＋ｄ）／（（ａ／酸化物Ａの密度）＋（ｂ／酸化物Ｂの密度）＋（ｃ／酸化物Ｃの密度）＋（ｄ／酸化物Ｄの密度））
なお、各酸化物の密度は、密度と比重はほぼ同等であることから、化学便覧 基礎編Ｉ日本化学編 改定２版（丸善株式会社）に記載されている酸化物の比重の値を用いるとよい。なお、理論密度は、各酸化物の質量比を用いて以下のように算出することもできる。
理論密度＝１／（（酸化物Ａの質量比／酸化物Ａの密度）＋（酸化物Ｂの質量比／酸化物Ｂの密度）＋（酸化物Ｃの質量比／酸化物Ｃの密度）＋（酸化物Ｄの質量比／酸化物Ｄの密度））
<Physical properties of oxide sinter>
The oxide sintered body according to the present embodiment preferably has a relative density of 95% or more.
By setting the relative density to 95% or more, it is possible to suppress the generation of cracks and nodules at the time of film formation, and it is possible to prevent the performance of the thin film transistor obtained, the yield, and the film density from being reduced. Further, the film formation temperature in the CVD apparatus can be raised. The relative density is preferably 96% or more, more preferably 97% or more.
The relative density can be calculated, for example, by dividing the measured density of the oxide sintered body measured by the Archimedes method by the theoretical density of the oxide sintered body as a percentage.
For example, when oxide A, oxide B, oxide C, and oxide D are used as a raw material powder of oxide sintered body, the amount of oxide A, oxide B, oxide C, and oxide D used Assuming that (charged amount) is a (g), b (g), c (g) and d (g), theoretical density can be calculated by applying as follows.
Theoretical density = (a + b + c + d) / ((a / density of oxide A) + (b / density of oxide B) + (c / density of oxide C) + (d / density of oxide D))
In addition, since the density and specific gravity of each oxide are almost the same, using the specific gravity value of the oxide described in the Chemical Handbook, Basic Edition I, Nippon Chemical Edited Second Edition (Maruzen Co., Ltd.) Good. The theoretical density can also be calculated as follows using the mass ratio of each oxide.
Theoretical density = 1 / ((mass ratio of oxide A / density of oxide A) + (mass ratio of oxide B / density of oxide B) + (mass ratio of oxide C / density of oxide C) + (Mass ratio of oxide D / density of oxide D))
本実施形態に係る酸化物焼結体は、バルク抵抗が２０ｍΩｃｍ以下であることが好ましい。
バルク抵抗は、より好ましくは１０ｍΩｃｍ以下、特に好ましくは５ｍΩｃｍ以下である。バルク抵抗を２０ｍΩｃｍ以下とすることにより、直流スパッタで安定した成膜を行うことができる。バルク抵抗の下限値は特に規定しないが、例えば１ｍΩｃｍ以上である。
The oxide sintered body according to the present embodiment preferably has a bulk resistance of 20 mΩcm or less.
The bulk resistance is more preferably 10 mΩcm or less, particularly preferably 5 mΩcm or less. By setting the bulk resistance to 20 mΩcm or less, stable film formation can be performed by direct current sputtering. The lower limit value of the bulk resistance is not particularly specified, but is, for example, 1 mΩcm or more.
バルク抵抗値は、公知の抵抗率計を使用して四探針法（ＪＩＳ Ｒ １６３７）に基づき測定できる。測定箇所は５箇所程度であり、平均値をバルク抵抗値とするのが好ましい。
測定箇所は、酸化物焼結体の平面形状が四角形の場合には、中心および四隅と中心の中間点の４点の計５箇所とするのが好ましい。
なお、酸化物焼結体の平面形状が円形の場合は、円に内接する正方形の中心および正方形の四隅と、中心の中間点の４点の計５箇所とするのが好ましい。
以上が、本実施形態に係る酸化物焼結体の説明である。
The bulk resistance value can be measured based on the four-probe method (JIS R 1637) using a known resistivity meter. There are about five measurement points, and the average value is preferably taken as the bulk resistance value.
When the planar shape of the oxide sintered body is a square, it is preferable that the number of measurement points be five points in total: four points at the center and at four points between the four corners and the center.
In the case where the oxide sintered body has a circular planar shape, it is preferable that a total of five points, ie, the center of the square and the four corners of the square inscribed in the circle, and the middle point of the center be provided.
The above is the description of the oxide sintered body according to the present embodiment.
＜酸化物焼結体の製造方法＞
次に、本実施形態に係る酸化物焼結体の製造方法について説明する。
本実施形態に係る酸化物焼結体が製造できるものであれば、製造方法は特に限定しないが、以下の（ａ）から（ｃ）の工程を含む製法を例示できる。
（ａ）原料化合物粉末を混合して混合物を調製する工程。
（ｂ）混合物を成型して成型体を調製する工程。
（ｃ）成型体を焼結する工程。
<Method of producing oxide sintered body>
Next, the manufacturing method of the oxide sinter which concerns on this embodiment is demonstrated.
Although the manufacturing method is not particularly limited as long as the oxide sintered body according to the present embodiment can be manufactured, a manufacturing method including the following steps (a) to (c) can be exemplified.
(A) A step of mixing the raw material compound powders to prepare a mixture.
(B) molding the mixture to prepare a molded body.
(C) a step of sintering the molded body.
（１）工程（ａ）：配合工程
配合工程は、酸化物焼結体の原料を混合する工程である。
原料としては、インジウム化合物の粉末、ガリウム化合物の粉末、スズ化合物の粉末、およびアルミニウム化合物の粉末を用いる。インジウム、スズおよびガリウムの化合物としては、例えば、酸化物、水酸化物が挙げられる。アルミニウム化合物としては、酸化物が挙げられる。焼結のしやすさ、副生成物の残存のし難さから、酸化物が好ましい。
(1) Step (a): Compounding Step The compounding step is a step of mixing the raw materials of the oxide sintered body.
As a raw material, a powder of indium compound, a powder of gallium compound, a powder of tin compound, and a powder of aluminum compound are used. Examples of compounds of indium, tin and gallium include oxides and hydroxides. As an aluminum compound, an oxide is mentioned. The oxide is preferable from the ease of sintering and the difficulty of remaining by-products.
原料の純度は、通常２Ｎ（９９質量％）以上、好ましくは３Ｎ（９９．９質量％）以上、特に好ましくは４Ｎ（９９．９９質量％）以上である。純度が２Ｎ以上とすることにより、耐久性が確保でき、液晶ディスプレイに用いた際に液晶側に不純物が入り、焼き付けが起こる可能性を低減できる。 The purity of the raw material is usually 2N (99% by mass) or more, preferably 3N (99.9% by mass) or more, particularly preferably 4N (99.99% by mass) or more. By setting the purity to 2 N or more, the durability can be secured, and when used in a liquid crystal display, the possibility of the occurrence of baking due to the entry of impurities on the liquid crystal side can be reduced.
金属酸化物等のターゲットの製造に用いる原料は、通常の混合粉砕機、例えば、湿式ボールミルやビーズミルまたは超音波装置を用いて、均一に混合および粉砕することが好ましい。 The raw materials used for the production of targets such as metal oxides are preferably uniformly mixed and pulverized using a conventional mixing and pulverizing apparatus, for example, a wet ball mill, a bead mill or an ultrasonic device.
配合した原料は仮焼してもよい。仮焼は、スパッタリングターゲットの原料である化合物の混合物を得た後、必要に応じて設けられる工程である。
仮焼により、得られる焼結体の密度を上げることが容易になり好ましいが、コストアップになるおそれがある。そのため、仮焼を行わずに密度を上げることがより好ましい。
The blended raw materials may be calcined. The calcination is a step provided as necessary after obtaining a mixture of compounds which are raw materials of the sputtering target.
Although it is easy to increase the density of the obtained sintered body by calcination, which is preferable, the cost may be increased. Therefore, it is more preferable to increase the density without performing calcination.
仮焼では、原料混合物を５００℃以上、１２００℃以下で、１時間以上、１００時間以下、熱処理することが好ましい。５００℃以上で１時間以上、熱処理することにより、インジウム化合物、ガリウム化合物、スズ化合物の熱分解が十分となる。一方、熱処理条件が、１２００℃以下、１００時間以下とすることにより粒子の粗大化を防止できる。
仮焼は、８００℃以上、１２００℃以下の温度範囲で、２時間以上、５０時間以下、実施することが好ましい。
得られた仮焼物は、下記の成型工程および焼成工程の前に粉砕するのが好ましい。
In the calcination, the raw material mixture is preferably heat-treated at 500 ° C. or more and 1200 ° C. or less for 1 hour or more and 100 hours or less. By heat treatment at 500 ° C. or more for one hour or more, thermal decomposition of the indium compound, the gallium compound, and the tin compound becomes sufficient. On the other hand, coarsening of particles can be prevented by setting the heat treatment conditions to 1200 ° C. or less and 100 hours or less.
The calcination is preferably performed in a temperature range of 800 ° C. or more and 1200 ° C. or less for 2 hours or more and 50 hours or less.
It is preferable to grind | pulverize the obtained calcination thing before the following shaping | molding process and baking process.
（２）工程（ｂ）：成型工程
成型工程は、原料混合物（上記仮焼工程を設けた場合には仮焼物）を加圧成型して成型体とする工程である。この工程により、ターゲットとして好適な形状に成型する。仮焼工程を設けた場合には、得られた仮焼物の微粉末を造粒した後、プレス成型により所望の形状に成型することができる。
(2) Step (b): Forming Step The forming step is a step of pressing and forming the raw material mixture (in the case where the above-mentioned calcination step is provided, the calcined material) to form a formed body. By this process, it is molded into a shape suitable as a target. When the calcining step is provided, the obtained fine powder of the calcined product is granulated, and then can be molded into a desired shape by press molding.
成型体の平均厚みは５．５ｍｍ以上が好ましく、６ｍｍ以上がより好ましく、８ｍｍ以上がさらに好ましく、１２ｍｍ以上が特に好ましい。成型体の平均厚みが５．５ｍｍ以上だと、成型体の厚さ方向の温度勾配が減少し、表面と深部の結晶型の組合せの変動が生じにくくなることが期待できる。 5.5 mm or more is preferable, as for the average thickness of a molded object, 6 mm or more is more preferable, 8 mm or more is more preferable, and 12 mm or more is especially preferable. If the average thickness of the molded body is 5.5 mm or more, it can be expected that the temperature gradient in the thickness direction of the molded body is reduced, and the variation of the combination of surface and deep crystal types is unlikely to occur.
本工程で用いることができる成型処理としては、例えば、プレス成型（一軸プレス）、金型成型、鋳込み成型、射出成型等も挙げられる。焼結密度の高い焼結体（ターゲット）を得るためには、冷間静水圧（ＣＩＰ）等で成型するのが好ましい。 As a shaping | molding process which can be used at this process, press molding (uniaxial press), metal mold | die molding, cast molding, injection molding etc. are mentioned, for example. In order to obtain a sintered body (target) having a high sintered density, it is preferable to perform molding by cold isostatic pressure (CIP) or the like.
また、プレス成型（一軸プレス）後に、冷間静水圧（ＣＩＰ）、熱間静水圧（ＨＩＰ）等で成型するように、２段階以上の成型工程を設けてもよい。
冷間静水圧、または静水圧加圧装置を用いる場合、面圧７８．５ＭＰａ（８００ｋｇｆ／ｃｍ2をＳＩ単位に換算）以上、３９２．４ＭＰａ（４０００ｋｇｆ／ｃｍ2をＳＩ単位に換算）で０．５分以上、６０分以下保持することが好ましく、面圧１９６．２ＭＰａ以上、２９４．３ＭＰａ以下で、２分以上、３０分以下保持することがより好ましい。前記範囲内であると、成型体内部の組成むら等が減り、均一化されることが期待される。面圧を７８．５ＭＰａ以上とすることによりで、焼結後の密度が低くなり、バルク抵抗も低くなる。面圧３９２．４ＭＰａ以下とすることにより、装置を大型化せずに成形できる。保持時間が０．５分以上であると、焼結後の密度と抵抗が高くなるのを防止できる。６０分以下であると時間が掛かりすぎ不経済となるのを防げる。
成型処理では、ポリビニルアルコールやメチルセルロース、ポリワックス、オレイン酸等の成型助剤を用いてもよい。
In addition, two or more stages of forming processes may be provided so as to form by cold isostatic pressure (CIP), hot isostatic pressure (HIP) or the like after press forming (uniaxial press).
When using a cold hydrostatic pressure or hydrostatic pressure device, the surface pressure is 78.5 MPa (800 kgf / cm 2 converted to SI unit) or more, and 392.4 MPa (4000 kgf / cm 2 converted to SI unit) is 0. Holding for 5 minutes or more and 60 minutes or less is preferable, and holding with a surface pressure of 196.2 MPa or more and 294.3 MPa or less and 2 minutes or more and 30 minutes or less is more preferable. It is expected that the composition nonuniformity etc. inside a molded object will reduce and be uniform as it is in the said range. By setting the surface pressure to 78.5 MPa or more, the density after sintering decreases and the bulk resistance also decreases. By setting the surface pressure to 392.4 MPa or less, molding can be performed without increasing the size of the apparatus. It can prevent that the density and resistance after sintering become high as holding time is 0.5 minutes or more. If it takes less than 60 minutes, it will take too long to prevent it from becoming uneconomical.
In the molding process, a molding auxiliary such as polyvinyl alcohol, methyl cellulose, poly wax, oleic acid, etc. may be used.
（３）工程（ｃ）：焼結工程
焼結工程は、上記成型工程で得られた成型体を焼成する必須の工程である。
焼結工程は、酸素ガス雰囲気または酸素ガス加圧下で行うことが好ましい。酸素ガスを含有する雰囲気で焼結すると、得られるターゲットの密度を十分に向上させることができ、スパッタリング時の異常放電の発生を十分に抑制できる。
(3) Step (c): Sintering Step The sintering step is an essential step of firing the molded body obtained in the above-mentioned forming step.
The sintering step is preferably performed under an oxygen gas atmosphere or under an oxygen gas pressure. Sintering in an atmosphere containing oxygen gas can sufficiently improve the density of the obtained target, and can sufficiently suppress the occurrence of abnormal discharge during sputtering.
焼結温度までの昇温速度は３℃／分以下が好ましく、２．５℃／分以下がより好ましく、１．５℃／分以下が特に好ましい。昇温速度が３℃／分以下だと、表面と深部の結晶型の組合せが変動する可能性が低くなる。
昇温の途中で一度昇温を止め所定の温度で保持し、２段階以上で焼結を行っても良い。
The temperature rising rate to the sintering temperature is preferably 3 ° C./minute or less, more preferably 2.5 ° C./minute or less, and particularly preferably 1.5 ° C./minute or less. If the temperature rise rate is 3 ° C./min or less, the possibility of fluctuation of the combination of the surface and deep crystal types decreases.
The heating may be stopped once and held at a predetermined temperature in the middle of the heating, and sintering may be performed in two or more steps.
焼結温度は、１２８０℃以上１５２０℃以下が好ましく、１３００℃以上１５００℃以下がより好ましく、１３２０℃以上１４８０℃以下がさらに好ましい。
焼結時間は、２時間以上９６時間以下が好ましく、４時間以上４８時間以下がより好ましく、６時間以上２４時間以下が特に好ましい。
The sintering temperature is preferably 1280 ° C. or more and 1520 ° C. or less, more preferably 1300 ° C. or more and 1500 ° C. or less, and still more preferably 1320 ° C. or more and 1480 ° C. or less.
The sintering time is preferably 2 hours or more and 96 hours or less, more preferably 4 hours or more and 48 hours or less, and particularly preferably 6 hours or more and 24 hours or less.
冷却は放置して冷却してもよいが、冷却時の降温速度は、通常４℃／分以下、好ましくは２℃／分以下、より好ましくは１℃／分以下、さらに好ましくは０．８℃／分以下、特に好ましくは０．５℃／分以下である。４℃／分以下であると本実施形態に係る結晶型が得られやすい。また、降温時にクラックが発生しにくい。 The cooling may be left standing, but the temperature drop rate during cooling is usually 4 ° C./minute or less, preferably 2 ° C./minute or less, more preferably 1 ° C./minute or less, still more preferably 0.8 ° C. / Minute or less, particularly preferably 0.5 ° C./minute or less. The crystal form which concerns on this embodiment as it is 4 degrees C / min or less is easy to be obtained. In addition, cracking is less likely to occur when the temperature is lowered.
焼結工程で得られた焼結体のバルク抵抗を全体として低減するために、還元処理工程を設けてもよい。還元方法としては、例えば、還元性ガスによる方法、真空焼成、または不活性ガスによる還元等が挙げられる。 A reduction treatment step may be provided to reduce the bulk resistance of the sintered body obtained in the sintering step as a whole. Examples of the reduction method include a method using a reducing gas, vacuum baking, or reduction using an inert gas.
還元性ガスによる還元処理の場合、水素、メタン、一酸化炭素や、これらのガスと酸素との混合ガス等を用いることができる。
不活性ガス中での焼成による還元処理の場合、窒素、アルゴンや、これらのガスと酸素との混合ガス等を用いることができる。
還元処理を行うと、表面部と深部の抵抗値の違いを発生、または増幅させる場合があるため、還元処理は行わなくてもよい。
In the case of reduction treatment using a reducing gas, hydrogen, methane, carbon monoxide, a mixed gas of these gases and oxygen, or the like can be used.
In the case of reduction treatment by firing in an inert gas, nitrogen, argon, a mixed gas of these gases and oxygen, or the like can be used.
When the reduction treatment is performed, the difference in the resistance value between the surface portion and the deep portion may be generated or amplified, so the reduction treatment may not be performed.
＜スパッタリングターゲット＞
次に、本実施形態に係るスパッタリングターゲットについて、図１を参照して説明する。
本実施形態に係るスパッタリングターゲットは、本実施形態に係る酸化物焼結体を備える。
<Sputtering target>
Next, the sputtering target according to the present embodiment will be described with reference to FIG.
The sputtering target according to the present embodiment includes the oxide sintered body according to the present embodiment.
具体的には、スパッタリングターゲットは、酸化物焼結体と、必要に応じて酸化物焼結体に設けられる、バッキングプレート等の冷却および保持用の部材を備える。 Specifically, the sputtering target includes an oxide sintered body, and a cooling and holding member such as a backing plate provided on the oxide sintered body as necessary.
酸化物焼結体は、スパッタリングで成膜する膜原料である。形状は特に限定されないが、図１（Ａ）の符号１に示すような板状でもよく、図１（Ｂ）の符号１Ａに示すように円筒状でもよい。板状の場合、平面形状は図１（Ａ）の符号１に示すような矩形でもよく、図１（Ｃ）の符号１Ｂに示すような円形でもよい。酸化物焼結体は一体成型でもよく、図１（Ｄ）に示すように、複数に分割した酸化物焼結体（符号１Ｃ）をバッキングプレートに各々固定した多分割式でもよい。
バッキングプレートは、酸化物焼結体の保持や冷却用の部材である。材料は銅等の熱伝導性に優れた材料が好ましい。
The oxide sintered body is a film material to be deposited by sputtering. The shape is not particularly limited, but may be plate-like as shown by symbol 1 in FIG. 1 (A) or cylindrical as shown by symbol 1A in FIG. 1 (B). In the case of a plate shape, the planar shape may be a rectangle as shown by symbol 1 in FIG. 1 (A) or a circle as shown by symbol 1B in FIG. 1 (C). The oxide sintered body may be integrally molded, or as shown in FIG. 1 (D), it may be a multi-division type in which the oxide sintered body (code 1C) divided into plural pieces is fixed to the backing plate.
The backing plate is a member for holding and cooling the oxide sintered body. The material is preferably a material excellent in thermal conductivity such as copper.
スパッタリングターゲットは、例えば以下の工程で製造される。
（ｄ）酸化物焼結体の表面を研削する工程。
（ｅ）酸化物焼結体をバッキングプレートにボンディングする工程。
以下、各工程を具体的に説明する。
The sputtering target is manufactured, for example, by the following process.
(D) grinding the surface of the oxide sintered body.
(E) bonding the oxide sintered body to the backing plate.
Each step is specifically described below.
（４）工程（ｄ）：研削工程
研削（加工）工程は、焼結体を、スパッタリング装置への装着に適した形状に切削加工する工程である。
焼結体の表面は０．３ｍｍ以上研削するのが好ましい。研削する深さは、０．５ｍｍ以上研削するのが好ましく、２ｍｍ以上が特に好ましい。０．３ｍｍ以上研削することにより、表面付近の結晶構造の変動部分を除去できる。
(4) Step (d): Grinding Step The grinding (processing) step is a step of cutting the sintered body into a shape suitable for mounting on a sputtering apparatus.
The surface of the sintered body is preferably ground by 0.3 mm or more. The grinding depth is preferably 0.5 mm or more, and particularly preferably 2 mm or more. By grinding 0.3 mm or more, it is possible to remove the fluctuating part of the crystal structure near the surface.
酸化物焼結体を例えば、平面研削盤で研削して平均表面粗さＲａが５μｍ以下の素材とするのが好ましい。さらにスパッタリングターゲットのスパッタ面に鏡面加工を施して、平均表面粗さＲａが１０００×１０-10ｍ以下としてもよい。この鏡面加工（研磨）は機械的な研磨、化学研磨、メカノケミカル研磨（機械的な研磨と化学研磨の併用）等の、公知の研磨技術を用いることができる。例えば、固定砥粒ポリッシャー（ポリッシュ液は水）で＃２０００以上にポリッシングしてもよく、遊離砥粒ラップ（研磨材はＳｉＣペースト等）にてラッピング後、研磨材をダイヤモンドペーストに換えて、ラッピングしてもよい。研磨方法はこれらの方法に限定されない。 For example, it is preferable to grind the oxide sintered body with a surface grinder to obtain a material having an average surface roughness Ra of 5 μm or less. Further, the sputtering surface of the sputtering target may be mirror-polished to have an average surface roughness Ra of 1000 × 10 −10 m or less. This mirror surface process (polishing) can use known polishing techniques such as mechanical polishing, chemical polishing, mechanochemical polishing (combination of mechanical polishing and chemical polishing). For example, a fixed abrasive polisher (the polishing liquid is water) may be polished to # 2000 or more, and after lapping with a free abrasive wrap (abrasive material is SiC paste etc.), the abrasive material is changed to diamond paste and lapping You may The polishing method is not limited to these methods.
研削工程後の酸化物焼結体は、エアーブローや流水洗浄等で清浄するのが好ましい。エアーブローで異物を除去する際には、ノズルの向い側から集塵機で吸気を行なうとより有効に除去できる。なお、エアーブローや流水洗浄では洗浄能力に限界があるので、さらに超音波洗浄等を行なうこともできる。超音波洗浄は、周波数が２５ｋＨｚ以上、３００ｋＨｚ以下の間で、多重発振させて行なう方法が有効である。例えば周波数が２５ｋＨｚ以上、３００ｋＨｚの間で、２５ｋＨｚ刻みに１２種類の周波数を多重発振させて、超音波洗浄を行なうのが良い。 It is preferable to clean the oxide sintered body after the grinding process by air blowing, running water washing or the like. When foreign matter is removed by air blowing, it can be more effectively removed by suctioning air from the side opposite to the nozzle with a dust collector. In addition, since there is a limit in the cleaning ability in air blow or running water cleaning, ultrasonic cleaning can also be performed. The ultrasonic cleaning is preferably performed by performing multiple oscillation at a frequency of 25 kHz or more and 300 kHz or less. For example, ultrasonic cleaning may be performed by performing multi-oscillation of 12 kinds of frequencies in 25 kHz steps at a frequency of 25 kHz or more and 300 kHz.
（５）工程（ｅ）：ボンディング工程
工程（ｅ）は、研削後の焼結体を、金属インジウムなどの低融点金属で、バッキングプレートにボンディングする工程である。
以上がスパッタリングターゲットの説明である。
(5) Step (e): Bonding Step Step (e) is a step of bonding the sintered body after grinding to a backing plate with a low melting point metal such as metallic indium.
The above is the description of the sputtering target.
＜酸化物半導体薄膜＞
次に、本実施形態に係る酸化物半導体薄膜について、説明する。
本実施形態に係る酸化物半導体薄膜は、Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素を含み、原子組成比が下記式（５）から式（８）を満たす。
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５ ・・・（５）
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（６）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（７）
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（８）
<Oxide semiconductor thin film>
Next, the oxide semiconductor thin film according to the present embodiment will be described.
The oxide semiconductor thin film according to the present embodiment contains an In element, a Ga element, a Sn element, and an Al element, and the atomic composition ratio satisfies the following formulas (5) to (8).
0.20 ≦ In / (In + Ga + Sn) ≦ 0.55 (5)
0.01 ≦ Ga / (In + Ga + Sn) ≦ 0.50 (6)
0.01 ≦ Sn / (In + Ga + Sn) ≦ 0.50 (7)
0.05 ≦ Al / (In + Ga + Sn + Al) ≦ 0.30 (8)
式（５）から式（８）に示す組成範囲外では、薄膜トランジスタを形成する工程で使用されるＣＶＤ成膜装置での処理の際に、薄膜トランジスタの半導体部分のキャリヤ濃度が上昇し、その後のアニール処理によってもキャリヤ濃度が低下しない場合がある。この場合、トランジスタとして作動しない可能性がある。その場合、ＣＶＤ装置の成膜温度を低下させて、キャリヤ濃度の上昇を抑え、ＴＦＴ特性の発現を行っていたが、ＣＶＤ装置の成膜温度を低減させたことにより、耐久性の乏しいＴＦＴ特性しか得られない場合がある。 Outside the composition range shown in Formula (5) to Formula (8), the carrier concentration of the semiconductor portion of the thin film transistor is increased during processing in the CVD film forming apparatus used in the step of forming the thin film transistor, and the annealing thereafter is performed. The treatment may not lower the carrier concentration. In this case, it may not operate as a transistor. In that case, the film formation temperature of the CVD apparatus was lowered to suppress the rise of the carrier concentration, and the TFT characteristics were expressed. However, by reducing the film formation temperature of the CVD apparatus, the TFT characteristics having poor durability There are cases where you can only get.
式（５）から式（８）の上下限の具体的な根拠、および、より好ましい範囲は、式（１）から式（４）の上下限の具体的な根拠、および、より好ましい範囲と同じである。
酸化物半導体薄膜中の各金属元素の含有量（原子比）は、ＩＣＰ（Inductive Coupled Plasma）測定またはＸＲＦ（X−ｒａｙFluorescence）測定により、各元素の存在量を測定することで求めることができる。ＩＣＰ測定は誘導プラズマ発光分析装置を用いることができる。ＸＲＦ測定は薄膜蛍光Ｘ線分析装置（ＡＺＸ４００、リガク社製）を用いることができる。
また、セクタ型ダイナミック二次イオン質量分析計ＳＩＭＳ分析を用いても誘導プラズマ発光分析と同等の精度で酸化物半導体薄膜中の各金属元素の含有量（原子比）を分析できる。誘導プラズマ発光分析装置または薄膜蛍光Ｘ線分析装置で測定した金属元素の原子比が既知の標準酸化物薄膜の上面に、ソース・ドレイン電極をＴＦＴ素子と同様の材料をチャネル長で形成したものを標準材料とし、セクタ型ダイナミック二次イオン質量分析計ＳＩＭＳ（ＩＭＳ ７ｆ−Ａｕｔｏ、ＡＭＥＴＥＫ社製）により酸化物半導体層の分析に行い各元素の質量スペクトル強度を得、既知の元素濃度と質量スペクトル強度の検量線を作製する。次に、実ＴＦＴ素子の酸化物半導体膜部分を、セクタ型ダイナミック二次イオン質量分析計ＳＩＭＳ分析によるスペクトル強度から、前述の検量線を用いて、原子比を算出すると、算出された原子比は、別途薄膜蛍光Ｘ線分析装置または誘導プラズマ発光分析装置で測定された酸化物半導体膜の原子比の２原子％以内であることが確認できる。
Specific grounds of upper and lower limits of Formula (5) to Formula (8) and more preferable ranges are the same as specific bases of upper and lower limits of Formula (1) to Formula (4) and more preferable range It is.
The content (atomic ratio) of each metal element in the oxide semiconductor thin film can be determined by measuring the abundance of each element by ICP (Inductive Coupled Plasma) measurement or XRF (X-ray Fluorescence) measurement. The ICP measurement can use an inductive plasma emission analyzer. A thin film fluorescent X-ray analyzer (AZX400, manufactured by Rigaku Corporation) can be used for XRF measurement.
In addition, the content (atomic ratio) of each metal element in the oxide semiconductor thin film can be analyzed with the same accuracy as inductive plasma emission analysis even by using a sector type dynamic secondary ion mass spectrometer SIMS analysis. The source / drain electrode is formed of the same material as the TFT element with a channel length on the top surface of a standard oxide thin film whose atomic ratio of metal elements is known by inductive plasma emission analysis or thin film fluorescent X-ray analysis. As a standard material, analysis of the oxide semiconductor layer is performed with a sector type dynamic secondary ion mass spectrometer SIMS (IMS 7f-Auto, manufactured by AMETEK) to obtain mass spectral intensities of each element, known element concentrations and mass spectral intensities Prepare a standard curve of Next, when the atomic ratio is calculated from the spectral intensity of the oxide semiconductor film portion of the actual TFT element by the sector type dynamic secondary ion mass spectrometer SIMS analysis using the above-mentioned calibration curve, the calculated atomic ratio is It can be confirmed that it is within 2 atomic% of the atomic ratio of the oxide semiconductor film which is separately measured by a thin film fluorescent X-ray analyzer or inductive plasma emission analyzer.
Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素以外の元素は特に限定しない。
ただし、本実施形態に係る酸化物半導体薄膜は、Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素を含み、残部が酸素と不可避不純物からなるものが好ましい。残部が酸素と不可避不純物であることにより、Ｉｎ元素、Ｇａ元素、Ｓｎ元素、およびＡｌ元素以外の元素が酸化物半導体薄膜の特性に与える影響を最小限にできる。
The elements other than the In element, the Ga element, the Sn element, and the Al element are not particularly limited.
However, it is preferable that the oxide semiconductor thin film according to the present embodiment includes an In element, a Ga element, a Sn element, and an Al element, and the balance is made of oxygen and an unavoidable impurity. When the balance is oxygen and an unavoidable impurity, the influence of elements other than In, Ga, Sn, and Al on the characteristics of the oxide semiconductor thin film can be minimized.
酸化物半導体薄膜のキャリヤ密度は、通常１×１０18（ｃｍ-3）以下が好ましく、より好ましくは１×１０14（ｃｍ-3）以上、１×１０17（ｃｍ-3）以下であり、さらに好ましくは１×１０15（ｃｍ-3）以上、１×１０17（ｃｍ-3）以下である。 The carrier density of the oxide semiconductor thin film is usually preferably 1 × 10 18 (cm −3 ) or less, more preferably 1 × 10 14 (cm −3 ) or more and 1 × 10 17 (cm −3 ) or less, More preferably, it is 1 × 10 15 (cm −3 ) or more and 1 × 10 17 (cm −3 ) or less.
酸化物半導体薄膜のキャリヤ密度が１×１０18（ｃｍ-3）以下であると、薄膜トランジスタ等の素子を構成した際の漏れ電流、ノーマリーオンや、ｏｎ−ｏｆｆ比の低下を防ぐことができ、良好なトランジスタ性能が発揮できる。キャリヤ濃度が１×１０14（ｃｍ-3）以上であると、トランジスタとして問題なく駆動する。
酸化物半導体薄膜のキャリヤ密度は、ホール効果測定方法により測定することができる。
When the carrier density of the oxide semiconductor thin film is 1 × 10 18 (cm −3 ) or less, leakage current, normally on, and reduction in on-off ratio can be prevented when a device such as a thin film transistor is formed. , Good transistor performance can be exhibited. If the carrier concentration is 1 × 10 14 (cm −3 ) or more, the transistor can be driven without problems.
The carrier density of the oxide semiconductor thin film can be measured by the Hall effect measurement method.
酸化物半導体薄膜の移動度は１．０ｃｍ2／Ｖ・ｓ以上、５０．０ｍ2／Ｖ・ｓ以下が好ましい。酸化物半導体薄膜の移動度を１．０ｃｍ2／Ｖ・ｓ以上とすることにより、液晶ディスプレイを駆動できる。移動度はホール効果・比抵抗測定装置で求められる。 The mobility of the oxide semiconductor thin film is preferably 1.0 cm 2 / V · s or more and 50.0 m 2 / V · s or less. The liquid crystal display can be driven by setting the mobility of the oxide semiconductor thin film to 1.0 cm 2 / V · s or more. The mobility is determined by a Hall effect / resistivity measuring device.
酸化物半導体薄膜はアモルファス構造であることが好ましい。アモルファス構造であるか否かは、ＸＲＤのピーク、特に２θで３０〜４０°にピークが現れるか否かで判断できる。 The oxide semiconductor thin film preferably has an amorphous structure. Whether or not it has an amorphous structure can be judged by whether or not a peak appears at an XRD peak, particularly at 30 to 40 ° at 2θ.
酸化物半導体薄膜は、バンドギャップが３．０ｅＶ以上であることが好ましい。バンドギャップが３．０ｅＶ以上の場合、酸化物半導体薄膜は、波長が４２０ｎｍ付近から長波長側の光を吸収しなくなる。これにより、酸化物半導体薄膜は、有機ＥＬやＴＦＴ−ＬＣＤの光源からの光を光吸収することがなく、ＴＦＴのチャネル層として用いた際に、ＴＦＴの光による誤作動等がなく、光安定性を向上させることができる。酸化物半導体薄膜のバンドギャップは、好ましくは３．１ｅＶ以上、より好ましくは３．３ｅＶ以上である。
バンドギャップは、試料の透過スペクトルを測定し、吸収が立ち上がる部分にフィッティングし、スペクトルがベースラインと交わるところのエネルギー（ｅＶ）値を、バンドギャップとすることで、求められる。
The oxide semiconductor thin film preferably has a band gap of 3.0 eV or more. When the band gap is 3.0 eV or more, the oxide semiconductor thin film does not absorb light at a wavelength of around 420 nm to the long wavelength side. As a result, the oxide semiconductor thin film does not absorb light from the light source of the organic EL or TFT-LCD, and when used as a channel layer of the TFT, there is no malfunction due to the light of the TFT, etc. It is possible to improve the quality. The band gap of the oxide semiconductor thin film is preferably 3.1 eV or more, more preferably 3.3 eV or more.
The band gap is determined by measuring the transmission spectrum of the sample, fitting it to the portion where the absorption rises, and using the energy (eV) value at which the spectrum crosses the baseline as the band gap.
酸化物半導体薄膜は非晶質であることが好ましい。非晶質にすることにより、スズを添加する効果が強くなり過ぎるのを防ぐことができ、薄膜が導体化するのを防止できる。また、表面粗さを小さくできるので、高移動度のトップゲート型薄膜トランジスタを作製するのに有利になる。 The oxide semiconductor thin film is preferably amorphous. By making it amorphous, it is possible to prevent the effect of adding tin from becoming too strong, and to prevent the thin film from becoming conductive. In addition, the surface roughness can be reduced, which is advantageous for manufacturing a high mobility top gate thin film transistor.
＜酸化物半導体薄膜の製造方法＞
次に、本実施形態に係る酸化物半導体薄膜の製造方法について、説明する。
本実施形態に係る酸化物半導体薄膜が製造できるのであれば、製造方法は、特に限定しない。具体的には以下の製造方法を例示できる。
<Method of manufacturing oxide semiconductor thin film>
Next, the manufacturing method of the oxide semiconductor thin film which concerns on this embodiment is demonstrated.
The manufacturing method is not particularly limited as long as the oxide semiconductor thin film according to the present embodiment can be manufactured. Specifically, the following manufacturing method can be exemplified.
酸化物半導体薄膜の形成には、スパッタリング法が好適に用いられる。これは、イオンプレーティング法、真空蒸着法、または電子ビーム蒸着法で形成された薄膜に比べ、組成、および膜厚等の均一性に優れるからである。また、スパッタリングターゲットと同じ成分組成の薄膜を形成できるためである。 Sputtering is preferably used to form the oxide semiconductor thin film. This is because the uniformity of the composition, the film thickness and the like is excellent as compared with the thin film formed by the ion plating method, the vacuum evaporation method, or the electron beam evaporation method. Moreover, it is because the thin film of the component composition same as a sputtering target can be formed.
スパッタリング法のなかでも、大面積の成膜が可能で、成膜速度が速いＤＣスパッタリング法が好ましい。ＲＦスパッタリング法等の、他のスパッタリング法でもよい。
スパッタリングターゲットとして、本実施形態に係るスパッタリングターゲットを用いることにより、式（５）から式（８）に示す条件を満たす酸化物半導体薄膜が得られる。
Among sputtering methods, a DC sputtering method which can form a large-area film and has a high film formation rate is preferable. Other sputtering methods such as RF sputtering may be used.
By using the sputtering target according to the present embodiment as the sputtering target, an oxide semiconductor thin film satisfying the conditions shown in Formulas (5) to (8) can be obtained.
スパッタリングの雰囲気は、酸化性雰囲気が好ましい。酸化性雰囲気でスパッタリングすることにより、酸化性ガスが半導体薄膜中の酸素欠損を減少させるため、キャリヤ濃度を調整できるためである。酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、Ｏ2、Ｈ2Ｏ、ＣＯ、およびＣＯ2などの酸素原子含有ガスを意味する。酸化性ガスの濃度は装置、基板温度、スパッタリング圧力などの使用する条件で、最適化する。 The atmosphere of sputtering is preferably an oxidative atmosphere. By sputtering in an oxidizing atmosphere, the oxidizing gas reduces oxygen vacancies in the semiconductor thin film, so that the carrier concentration can be adjusted. The oxidizing atmosphere is an atmosphere containing an oxidizing gas. The oxidizing gas means an oxygen atom-containing gas such as O 2 , H 2 O, CO, and CO 2 . The concentration of oxidizing gas is optimized under the conditions of use such as equipment, substrate temperature, sputtering pressure and the like.
一般的なＩＧＴＯ半導体薄膜の成膜では、酸化性ガスの酸素分圧は２０％から３０％程度である。一方で、本実施形態に係るスパッタリングターゲットを用いた成膜では、成膜時の酸素分圧は１％程度でもよい。これは、Ａｌが、酸素欠損の発生を抑える効果が高いため、成膜時に酸素を付加する必要性が低いためである。酸化性ガスの酸素分圧が低いほど、スパッタリング時のノジュール等の発生が抑制されるため、この点でも、本実施形態に係るスパッタリングターゲットは有用である。 In general IGTO semiconductor thin film deposition, the oxygen partial pressure of the oxidizing gas is about 20% to 30%. On the other hand, in the film formation using the sputtering target according to the present embodiment, the oxygen partial pressure at the time of film formation may be about 1%. This is because Al has a high effect of suppressing the generation of oxygen vacancies, so that the necessity of adding oxygen at the time of film formation is low. Since the generation of nodules and the like during sputtering is suppressed as the oxygen partial pressure of the oxidizing gas is lower, the sputtering target according to the present embodiment is also useful in this respect.
スパッタリング時の電力密度（投入電力をターゲットの面の面積で割った値）は、１．０Ｗ／ｃｍ2以上、５．０Ｗ／ｃｍ2以下であることが好ましい。電力密度を１．０Ｗ／ｃｍ2以上とすることにより、放電が安定し、所望のスパッタレートも得られる。電力密度を５．０Ｗ／ｃｍ2以下とすることにより、スパッタリング時に発生した熱でターゲットが割れるのを防ぐことができる。
気体雰囲気の圧力（スパッタ圧力）は、プラズマが安定して放電できる範囲であれば特に限定されないが、０．０５Ｐａ以上、５Ｐａ以下が好ましい。
Power density during sputtering (divided by the area of the surface of the input power target), 1.0 W / cm 2 or more, is preferably 5.0 W / cm 2 or less. By setting the power density to 1.0 W / cm 2 or more, the discharge is stabilized and a desired sputter rate can be obtained. By setting the power density to 5.0 W / cm 2 or less, it is possible to prevent the target from being broken by the heat generated at the time of sputtering.
The pressure (sputtering pressure) of the gas atmosphere is not particularly limited as long as the plasma can be stably discharged, but is preferably 0.05 Pa or more and 5 Pa or less.
成膜される基体としては、シリコンウェハ、ガラス、セラミックス、プラスチックス、および金属などが挙げられる。成膜中の基体温度は、特に制約されないが、非晶質膜を得られやすいという点で、３００℃以下であることが好ましい。また、基体温度は、特に意図的な加熱をしない場合は室温程度でもよい。 The substrate to be deposited may, for example, be a silicon wafer, glass, ceramics, plastics, or metal. The substrate temperature during film formation is not particularly limited, but is preferably 300 ° C. or less in that an amorphous film can be easily obtained. In addition, the substrate temperature may be around room temperature, in particular, when intentional heating is not performed.
成膜後、基体を後加熱（熱処理）することもできる。熱処理により、膜が緻密化し、抵抗値が低くなる。
熱処理は、大気中で６０℃以上、４００℃以下で行うことが好ましい。６０℃以上とすることにより、熱処理による効果が発現する。４００℃以下とすることにより、逆に抵抗値が高くなるのを防止できる。
以上が酸化物半導体薄膜の製造方法の説明である。
After film formation, the substrate can be post-heated (heat treatment). The heat treatment densifies the film and lowers the resistance value.
The heat treatment is preferably performed at 60 ° C. or more and 400 ° C. or less in the air. By setting the temperature to 60 ° C. or higher, the effect of heat treatment is exhibited. By setting the temperature to 400 ° C. or less, it is possible to prevent the resistance value from increasing.
The above is the description of the method for manufacturing the oxide semiconductor thin film.
＜薄膜トランジスタ＞
次に、本実施形態に係る薄膜トランジスタの構造について説明する。
本実施形態に係る薄膜トランジスタは、本実施形態に係る酸化物半導体薄膜を備え、トランジスタとして機能するものであれば、特に構造は限定しない。
具体的な薄膜トランジスタの形状としては、バックチャンネルエッチ型トランジスタ、エッチストッパー型トランジスタ、トップゲート型トランジスタ、などが挙げられる。
<Thin film transistor>
Next, the structure of the thin film transistor according to the present embodiment will be described.
The thin film transistor according to the present embodiment includes the oxide semiconductor thin film according to the present embodiment, and the structure is not particularly limited as long as it functions as a transistor.
Specific examples of the thin film transistor include a back channel etch type transistor, an etch stopper type transistor, a top gate type transistor, and the like.
具体的な薄膜トランジスタの例を図２および図３に示す。
図２に示すように、薄膜トランジスタ１００は、シリコンウェハ２０、ゲート絶縁膜３０、酸化物半導体薄膜４０、ソース電極５０、ドレイン電極６０、および層間絶縁膜７０、７０Ａを備える。
Specific examples of thin film transistors are shown in FIGS. 2 and 3.
As shown in FIG. 2, the thin film transistor 100 includes a silicon wafer 20, a gate insulating film 30, an oxide semiconductor thin film 40, a source electrode 50, a drain electrode 60, and interlayer insulating films 70 and 70A.
シリコンウェハ２０はゲート電極である。ゲート絶縁膜３０はゲート電極と酸化物半導体薄膜４０の導通を遮断する絶縁膜であり、シリコンウェハ２０上に設けられる。
酸化物半導体薄膜４０はチャネル層であり、ゲート絶縁膜３０上に設けられる。酸化物半導体薄膜４０は本実施形態に係る酸化物半導体薄膜が用いられる。
The silicon wafer 20 is a gate electrode. The gate insulating film 30 is an insulating film that blocks conduction between the gate electrode and the oxide semiconductor thin film 40, and is provided on the silicon wafer 20.
The oxide semiconductor thin film 40 is a channel layer and is provided on the gate insulating film 30. The oxide semiconductor thin film according to the present embodiment is used as the oxide semiconductor thin film 40.
ソース電極５０およびドレイン電極６０は、ソース電流およびドレイン電流を酸化物半導体薄膜４０に流すための導電端子であり、酸化物半導体薄膜４０の両端近傍に接触するように、各々設けられる。
層間絶縁膜７０は、ソース電極５０およびドレイン電極６０と、酸化物半導体薄膜４０の間の接触部分以外の導通を遮断する絶縁膜である。
層間絶縁膜７０Ａは、ソース電極５０およびドレイン電極６０と、酸化物半導体薄膜４０の間の接触部分以外の導通を遮断する絶縁膜である。層間絶縁膜７０Ａは、ソース電極５０とドレイン電極６０の間の導通を遮断する絶縁膜でもある。チャネル層保護層でもある。
The source electrode 50 and the drain electrode 60 are conductive terminals for flowing a source current and a drain current to the oxide semiconductor thin film 40, and are provided so as to be in contact with the vicinity of both ends of the oxide semiconductor thin film 40.
The interlayer insulating film 70 is an insulating film that blocks conduction between the source electrode 50 and the drain electrode 60 and the oxide semiconductor thin film 40 except for the contact portion.
The interlayer insulating film 70A is an insulating film that blocks conduction between the source electrode 50, the drain electrode 60, and the oxide semiconductor thin film 40 except for the contact portion. The interlayer insulating film 70A is also an insulating film that blocks the conduction between the source electrode 50 and the drain electrode 60. It is also a channel layer protective layer.
図３に示すように、薄膜トランジスタ１００Ａの構造は、薄膜トランジスタ１００と同様であるが、ソース電極５０およびドレイン電極６０を、ゲート絶縁膜３０と酸化物半導体薄膜４０の両方に接触するように設けている点が異なる。ゲート絶縁膜３０、酸化物半導体薄膜４０、ソース電極５０、およびドレイン電極６０を覆うように、層間絶縁膜７０Ｂが一体に設けられている点も異なる。 As shown in FIG. 3, the structure of the thin film transistor 100A is the same as that of the thin film transistor 100, but the source electrode 50 and the drain electrode 60 are provided in contact with both the gate insulating film 30 and the oxide semiconductor thin film 40. The point is different. Another difference is that an interlayer insulating film 70B is integrally provided to cover the gate insulating film 30, the oxide semiconductor thin film 40, the source electrode 50, and the drain electrode 60.
薄膜トランジスタは、以下の特性を有するのが好ましい。
薄膜トランジスタの移動度は１．０ｃｍ2／Ｖ・ｓ以上、５０．０ｃｍ2／Ｖ・ｓ以下が好ましい。移動度を１．０ｃｍ2／Ｖ・ｓ以上とすることにより、ＣＭＯＳイメージセンサーの転送トランジスタやキャンセルトランジスタ、液晶ディスプレイを駆動できる。
The thin film transistor preferably has the following characteristics.
Mobility of the thin film transistor is 1.0cm 2 / V · s or more, preferably not more than 50.0cm 2 / V · s. By setting the mobility to 1.0 cm 2 / V · s or more, a transfer transistor, a cancel transistor, or a liquid crystal display of a CMOS image sensor can be driven.
飽和移動度は、ドレイン電圧を２０Ｖ印加した場合の伝達特性から求められる。具体的に、伝達特性Ｉｄ−Ｖｇのグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、飽和領域の式により飽和移動度を求めることにより、算出できる。Ｉｄはソース・ドレイン電極間の電流、Ｖｇはソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧である。 The saturation mobility is obtained from the transfer characteristics when a drain voltage of 20 V is applied. Specifically, a graph of the transfer characteristic Id-Vg is created, the transconductance (Gm) of each Vg is calculated, and the saturation mobility can be calculated by the equation of the saturation region. Id is a current between the source and drain electrodes, and Vg is a gate voltage when a voltage Vd is applied between the source and drain electrodes.
閾値電圧（Ｖｔｈ）は、−３．０Ｖ以上、＋３．０Ｖ以下が好ましく、−２．０Ｖ以上、＋２．０Ｖ以下がより好ましく、−１．０Ｖ以上、＋１．０Ｖ以下がさらに好ましい。閾値電圧（Ｖｔｈ）が、−３．０Ｖ以上であると、高移動度の薄膜トランジスタができる。閾値電圧（Ｖｔｈ）が、＋３．０Ｖ以下であると、オフ電流が小さく、オンオフ比の大きな薄膜トランジスタができる。 The threshold voltage (Vth) is preferably -3.0 V or more and +3.0 V or less, more preferably -2.0 V or more and +2.0 V or less, and still more preferably -1.0 V or more and +1.0 V or less. When the threshold voltage (Vth) is -3.0 V or more, a thin film transistor with high mobility can be obtained. When the threshold voltage (Vth) is +3.0 V or less, a thin film transistor with small off current and large on / off ratio can be obtained.
閾値電圧（Ｖｔｈ）は、伝達特性のグラフよりＩｄ＝１０-9ＡでのＶｇで定義できる。
ｏｎ−ｏｆｆ比は１０6以上、１０12以下が好ましく、１０7以上、１０11以下がより好ましく、１０8以上、１０10以下がさらに好ましい。ｏｎ−ｏｆｆ比が１０6以上であると、液晶ディスプレイの駆動ができる。ｏｎ−ｏｆｆ比が１０12以下であると、コントラストの大きな有機ＥＬの駆動ができる。また、本実施形態に係る酸化物半導体薄膜をＣＭＯＳイメージセンサーの転送トランジスタやリセットトランジスタに用いた場合、画像の保持時間を長くしたり、感度を向上させたりすることができる。
The threshold voltage (Vth) can be defined as Vg at Id = 10 −9 A from the graph of transfer characteristics.
The on-off ratio is preferably 10 6 or more and 10 12 or less, more preferably 10 7 or more and 10 11 or less, and still more preferably 10 8 or more and 10 10 or less. When the on-off ratio is 10 6 or more, the liquid crystal display can be driven. When the on-off ratio is 10 12 or less, driving of the organic EL with large contrast can be performed. In addition, when the oxide semiconductor thin film according to the present embodiment is used for a transfer transistor or a reset transistor of a CMOS image sensor, the image retention time can be lengthened or the sensitivity can be improved.
ｏｎ−ｏｆｆ比は、Ｖｇ＝−１０ＶのＩｄの値をＯｆｆ電流値とし、Ｖｇ＝２０ＶのＩｄの値をＯｎ電流値として、比［Ｏｎ電流値／Ｏｆｆ電流値］を決めることにより、求められる。
Ｏｆｆ電流値は、１０-10Ａ以下が好ましく、１０-11Ａ以下がより好ましく、１０-12Ａ以下がさらに好ましい。Ｏｆｆ電流値が１０-10Ａ以下であると、コントラストの大きな有機ＥＬの駆動ができる。また、本実施形態に係る酸化物半導体薄膜をＣＭＯＳイメージセンサーの転送トランジスタやリセットトランジスタに用いた場合、画像の保持時間を長くしたり、感度を向上させたりすることができる。
また、ＴＦＴに保護膜（ＳｉＯ2膜）を形成する場合、ＳｉＯ2をスパッタリング法で成膜を行えば、オフ電流を増加させることなくＴＦＴが得られる。得られたＴＦＴは、ＣＭＯＳセンサーの転送トランジスタや、リセットトランジスタに適用できる。
The on-off ratio can be obtained by setting the ratio [On current value / Off current value] with the value of Id of Vg = −10 V as the Off current value and the value of Id of Vg = 20 V as the On current value. .
The off current value is preferably 10 -10 A or less, more preferably 10 -11 A or less, and still more preferably 10 -12 A or less. When the Off current value is 10 -10 A or less, driving of the organic EL with large contrast can be performed. In addition, when the oxide semiconductor thin film according to the present embodiment is used for a transfer transistor or a reset transistor of a CMOS image sensor, the image retention time can be lengthened or the sensitivity can be improved.
When a protective film (SiO 2 film) is formed on the TFT, if SiO 2 is deposited by sputtering, the TFT can be obtained without increasing the off current. The obtained TFT can be applied to a transfer transistor or a reset transistor of a CMOS sensor.
薄膜トランジスタの半導体層に用いられる、本実施形態に係る非晶質酸化物半導体薄膜の欠陥密度は、５．０×１０16ｃｍ-3以下が好ましく、１．０×１０16ｃｍ-3以下がより好ましい。欠陥密度の減少により、薄膜トランジスタの移動度がさらに高くなり、光照射時の安定性、および熱に対する安定性が高くなり、ＴＦＴが安定して作動するようになる。 The defect density of the amorphous oxide semiconductor thin film according to this embodiment, which is used in the semiconductor layer of the thin film transistor, is preferably 5.0 × 10 16 cm −3 or less, and more preferably 1.0 × 10 16 cm −3 or less. preferable. The decrease in defect density further increases the mobility of the thin film transistor, increases the stability upon irradiation with light and the stability to heat, and allows the TFT to operate stably.
＜薄膜トランジスタの用途＞
本実施形態に係る薄膜トランジスタは、電界効果型トランジスタ、論理回路、メモリ回路、および差動増幅回路等各種の集積回路にも適用でき、それらを電子機器等に適用することができる。さらに、本実施形態に係る薄膜トランジスタは、電界効果型トランジスタ以外にも静電誘起型トランジスタ、ショットキー障壁型トランジスタ、ショットキーダイオード、および抵抗素子にも適応できる。また、本実施形態に係る薄膜トランジスタは、ＣＭＯＳイメージセンサーの転送トランジスタやキャンセルトランジスタにも適応できる。
<Use of thin film transistor>
The thin film transistor according to this embodiment can be applied to various integrated circuits such as a field effect transistor, a logic circuit, a memory circuit, and a differential amplifier circuit, and can be applied to electronic devices and the like. Furthermore, the thin film transistor according to the present embodiment can be applied to an electrostatic induction transistor, a Schottky barrier transistor, a Schottky diode, and a resistor in addition to the field effect transistor. In addition, the thin film transistor according to the present embodiment can also be applied to a transfer transistor or a cancel transistor of a CMOS image sensor.
本実施形態に係る薄膜トランジスタは、表示装置および固体撮像素子等に好適に用いることができる。以下、本実施形態に係る薄膜トランジスタを表示装置および固体撮像素子に用いる場合について、説明する。 The thin film transistor according to the present embodiment can be suitably used for a display device, a solid-state imaging device, and the like. Hereinafter, the case where the thin film transistor according to the present embodiment is used for a display device and a solid-state imaging device will be described.
まず、本実施形態に係る薄膜トランジスタを表示装置に用いる場合について、図４を参照して説明する。
図４(Ａ)は、本発明の一態様の表示装置の上面図である。図４（Ｂ）は、本発明の一態様の表示装置の画素に、液晶素子を適用する場合の画素部の回路を説明するための回路図である。また、図４（Ｃ）は、本発明の一態様の表示装置の画素に、有機ＥＬ素子を適用する場合の画素部の回路を説明するための回路図である。
First, the case where the thin film transistor according to the present embodiment is used for a display device will be described with reference to FIG.
FIG. 4A is a top view of a display device of one embodiment of the present invention. FIG. 4B is a circuit diagram for describing a circuit of a pixel portion in the case where a liquid crystal element is applied to a pixel of a display device of one embodiment of the present invention. FIG. 4C is a circuit diagram for describing a circuit of a pixel portion in the case of applying an organic EL element to a pixel of a display device of one embodiment of the present invention.
画素部に配置するトランジスタは、本実施形態に係る薄膜トランジスタを用いることができる。本実施形態に係る薄膜トランジスタはｎチャネル型とすることが容易なので、ｎチャネル型トランジスタで構成できる駆動回路の一部を、画素部のトランジスタと同一基板上に形成する。画素部や駆動回路に本実施の形態に示す薄膜トランジスタを用いることにより、信頼性の高い表示装置を提供できる。 The thin film transistor according to this embodiment can be used as the transistor provided in the pixel portion. Since the thin film transistor according to this embodiment can easily be an n-channel transistor, part of a driver circuit that can be formed using an n-channel transistor is formed over the same substrate as the transistor in the pixel portion. By using the thin film transistor described in this embodiment for the pixel portion and the driver circuit, a highly reliable display device can be provided.
アクティブマトリクス型表示装置の上面図の一例を図４（Ａ）に示す。表示装置の基板３００上には、画素部３０１、第１の走査線駆動回路３０２、第２の走査線駆動回路３０３、信号線駆動回路３０４が形成される。画素部３０１には、複数の信号線が信号線駆動回路３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路３０２、および第２の走査線駆動回路３０３から延伸して配置される。走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられる。表示装置の基板３００は、ＦＰＣ（Flexible Printed Circuit）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続される。 An example of a top view of the active matrix display device is illustrated in FIG. A pixel portion 301, a first scan line driver circuit 302, a second scan line driver circuit 303, and a signal line driver circuit 304 are formed over a substrate 300 of a display device. In the pixel portion 301, a plurality of signal lines are extended from the signal line driver circuit 304, and a plurality of scan lines are extended from the first scan line driver circuit 302 and the second scan line driver circuit 303. Be placed. Pixels each having a display element are provided in a matrix at intersections of the scan lines and the signal lines. The substrate 300 of the display device is connected to a timing control circuit (also referred to as a controller or a control IC) through a connection portion such as a flexible printed circuit (FPC).
図４（Ａ）では、第１の走査線駆動回路３０２、第２の走査線駆動回路３０３、信号線駆動回路３０４は、画素部３０１と同じ基板３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。 In FIG. 4A, the first scan line driver circuit 302, the second scan line driver circuit 303, and the signal line driver circuit 304 are formed over the same substrate 300 as the pixel portion 301. Therefore, the number of parts such as a drive circuit provided outside is reduced, so that cost can be reduced. Further, in the case where a driver circuit is provided outside the substrate 300, it is necessary to extend the wiring, which increases the number of connections between the wirings. In the case where the driver circuit is provided over the same substrate 300, the number of connections between the wirings can be reduced, which can improve the reliability or the yield.
また、画素部の回路構成の一例を図４（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素に適用することができる画素部の回路を示す。 In addition, an example of a circuit configuration of the pixel portion is illustrated in FIG. Here, a circuit of a pixel portion which can be applied to a pixel of a VA liquid crystal display device is shown.
この回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素部の個々の画素電極に印加する信号を、独立して制御できる。 This circuit can be applied to a configuration having a plurality of pixel electrodes in one pixel. Each pixel electrode is connected to a different transistor, and each transistor is configured to be driven by different gate signals. Thus, signals applied to individual pixel electrodes of the multi-domain designed pixel unit can be controlled independently.
トランジスタ３１６のゲート配線３１２と、トランジスタ３１７のゲート配線３１３には、異なるゲート信号を与えられるように分離されている。一方、データ線として機能するソース電極またはドレイン電極３１４は、トランジスタ３１６とトランジスタ３１７で共通に用いられる。トランジスタ３１６とトランジスタ３１７は、本実施形態に係るトランジスタを用いることができる。これにより、信頼性の高い液晶表示装置を提供できる。 The gate wiring 312 of the transistor 316 and the gate wiring 313 of the transistor 317 are separated so as to be supplied with different gate signals. On the other hand, the source electrode or drain electrode 314 which functions as a data line is used in common by the transistor 316 and the transistor 317. The transistor according to this embodiment can be used as the transistor 316 and the transistor 317. Thus, a highly reliable liquid crystal display device can be provided.
トランジスタ３１６には、第１の画素電極が電気的に接続され、トランジスタ３１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは分離されている。第１の画素電極と第２の画素電極の形状は、特に限定しない。例えば、第１の画素電極は、Ｖ字状とすればよい。 A first pixel electrode is electrically connected to the transistor 316, and a second pixel electrode is electrically connected to the transistor 317. The first pixel electrode and the second pixel electrode are separated. The shapes of the first pixel electrode and the second pixel electrode are not particularly limited. For example, the first pixel electrode may be V-shaped.
トランジスタ３１６のゲート電極はゲート配線３１２と接続され、トランジスタ３１７のゲート電極はゲート配線３１３と接続されている。ゲート配線３１２とゲート配線３１３に異なるゲート信号を与えて、トランジスタ３１６とトランジスタ３１７の動作タイミングを異ならせ、液晶の配向を制御できる。 The gate electrode of the transistor 316 is connected to the gate wiring 312, and the gate electrode of the transistor 317 is connected to the gate wiring 313. Different gate signals can be supplied to the gate wiring 312 and the gate wiring 313, operation timings of the transistor 316 and the transistor 317 can be different, and alignment of liquid crystals can be controlled.
また、容量配線３１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで、保持容量を形成してもよい。 In addition, a storage capacitor may be formed of the capacitor wiring 310, a gate insulating film functioning as a dielectric, and a capacitor electrode electrically connected to the first pixel electrode or the second pixel electrode.
マルチドメイン構造は、一画素に第１の液晶素子３１８と第２の液晶素子３１９を備える。第１の液晶素子３１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子３１９は第２の画素電極と対向電極とその間の液晶層とで構成される。 The multi-domain structure includes a first liquid crystal element 318 and a second liquid crystal element 319 in one pixel. The first liquid crystal element 318 is composed of a first pixel electrode, a counter electrode, and a liquid crystal layer in between, and the second liquid crystal element 319 is composed of a second pixel electrode, a counter electrode, and a liquid crystal layer in between .
画素部の回路は、図４（Ｂ）に示す構成に限定されない。図４（Ｂ）に示す回路にスイッチ、抵抗素子、容量素子、トランジスタ、センサー、または論理回路を追加してもよい。 The circuit of the pixel portion is not limited to the structure shown in FIG. A switch, a resistor, a capacitor, a transistor, a sensor, or a logic circuit may be added to the circuit illustrated in FIG. 4B.
画素部の回路構成の他の一例を図４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。 Another example of the circuit configuration of the pixel portion is illustrated in FIG. Here, a pixel structure of a display device using an organic EL element is shown.
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔が、それぞれ発光性の有機化合物を含む層に注入され、電流が流れる。電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。 In the organic EL element, when a voltage is applied to the light emitting element, electrons are injected from one of the pair of electrodes and holes from the other of the pair of electrodes are injected into the layer containing the light emitting organic compound, and current flows. The recombination of electrons and holes causes the light-emitting organic compound to form an excited state, and light is emitted when the excited state returns to the ground state. From such a mechanism, such a light emitting element is referred to as a current excitation light emitting element.
図４（Ｃ）は、適用可能な画素部の回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。本実施形態の酸化物半導体膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。この回路は、デジタル時間階調駆動を適用できる。 FIG. 4C is a diagram illustrating an example of a circuit of the applicable pixel portion. Here, an example in which two n-channel transistors are used in one pixel is shown. The oxide semiconductor film of this embodiment can be used for a channel formation region of an n-channel transistor. This circuit can apply digital time gray scale drive.
適用可能な回路の構成について、説明する。
画素３２０は、スイッチング用トランジスタ３２１、駆動用トランジスタ３２２、発光素子３２４および容量素子３２３を有している。スイッチング用トランジスタ３２１は、ゲート電極が走査線３２６に接続され、第１の電極（ソース電極およびドレイン電極の一方）が信号線３２５に接続され、第２の電極（ソース電極およびドレイン電極の他方）が駆動用トランジスタ３２２のゲート電極に接続されている。駆動用トランジスタ３２２は、ゲート電極が容量素子３２３を介して電源線３２７に接続され、第１の電極が電源線３２７に接続され、第２の電極が発光素子３２４の第１の電極（画素電極）に接続される。発光素子３２４の第２の電極は、共通電極３２８に相当する。共通電極３２８は、同一基板上に形成される共通電位線と、電気的に接続される。
An applicable circuit configuration will be described.
The pixel 320 includes a switching transistor 321, a driving transistor 322, a light emitting element 324, and a capacitor element 323. In the switching transistor 321, the gate electrode is connected to the scan line 326, the first electrode (one of the source electrode and the drain electrode) is connected to the signal line 325, and the second electrode (the other of the source electrode and the drain electrode) Are connected to the gate electrode of the driving transistor 322. The gate electrode of the driving transistor 322 is connected to the power supply line 327 through the capacitor 323, the first electrode is connected to the power supply line 327, and the second electrode is a first electrode of the light emitting element 324 (pixel electrode Connected to). The second electrode of the light emitting element 324 corresponds to the common electrode 328. The common electrode 328 is electrically connected to a common potential line formed on the same substrate.
スイッチング用トランジスタ３２１および駆動用トランジスタ３２２は、本実施形態に係る薄膜トランジスタを用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。 The thin film transistor according to this embodiment can be used as the switching transistor 321 and the driving transistor 322. Thereby, a highly reliable organic EL display device can be provided.
回路の構成は、図４（Ｃ）に示す構成に限定されない。図４（Ｃ）に示す回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタまたは論理回路を追加してもよい。
以上が本実施形態に係る薄膜トランジスタを表示装置に用いる場合の説明である。
The configuration of the circuit is not limited to the configuration shown in FIG. A switch, a resistor, a capacitor, a sensor, a transistor, or a logic circuit may be added to the circuit illustrated in FIG.
The above is the description in the case where the thin film transistor according to the present embodiment is used for a display device.
次に、本実施形態に係る薄膜トランジスタを固体撮像素子に用いる場合について、図５を参照して説明する。 Next, the case where the thin film transistor according to the present embodiment is used for a solid-state imaging device will be described with reference to FIG.
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーは、信号電荷蓄積部に電位を保持し、その電位を増幅トランジスタを介して、垂直出力線に出力する固体撮像素子である。ＣＭＯＳイメージセンサーに含まれるリセットトランジスタ、および／または転送トランジスタにリーク電流があると、そのリーク電流によって充電または放電が起こり、信号電荷蓄積部の電位が変化する。信号電荷蓄積部の電位が変化すると、増幅トランジスタの電位も変わってしまい、本来の電位からずれた値となり、撮像された映像が劣化してしまう。 A CMOS (Complementary Metal Oxide Semiconductor) image sensor is a solid-state imaging device that holds a potential in a signal charge storage unit and outputs the potential to a vertical output line through an amplification transistor. If there is a leakage current in the reset transistor and / or the transfer transistor included in the CMOS image sensor, the leakage current causes charging or discharging, and the potential of the signal charge storage portion changes. When the potential of the signal charge storage portion changes, the potential of the amplification transistor also changes, resulting in a value deviated from the original potential, and the captured image is degraded.
本実施形態に係る薄膜トランジスタをＣＭＯＳイメージセンサのリセットトランジスタ、および転送トランジスタに適用した場合の動作の効果を説明する。増幅トランジスタは、薄膜トランジスタまたはバルクトランジスタのどちらを適用しても良い。 The effect of the operation when the thin film transistor according to the present embodiment is applied to the reset transistor and the transfer transistor of the CMOS image sensor will be described. The amplification transistor may be either a thin film transistor or a bulk transistor.
図５は、ＣＭＯＳイメージセンサーの画素構成の一例を示す図である。画素は光電変換素子であるフォトダイオード３００２、転送トランジスタ３００４、リセットトランジスタ３００６、増幅トランジスタ３００８および各種配線で構成されており、マトリクス状に複数が配置されてセンサーを構成する。増幅トランジスタ３００８と電気的に接続される選択トランジスタを設けても良い。トランジスタ記号に記してある「ＯＳ」は酸化物半導体（Oxide Semiconductor）を、「Ｓｉ」はシリコンを示しており、それぞれのトランジスタに適用すると好ましい材料を表している。以降の図面についても同様である。 FIG. 5 is a view showing an example of a pixel configuration of a CMOS image sensor. A pixel is composed of a photodiode 3002 that is a photoelectric conversion element, a transfer transistor 3004, a reset transistor 3006, an amplification transistor 3008, and various wirings, and a plurality of pixels are arranged in a matrix to form a sensor. A selection transistor electrically connected to the amplification transistor 3008 may be provided. “OS” described in the transistor symbol indicates an oxide semiconductor, and “Si” indicates silicon, which represents a preferable material when applied to each transistor. The same applies to the subsequent drawings.
フォトダイオード３００２は、転送トランジスタ３００４のソース側に接続されており、転送トランジスタ３００４のドレイン側には信号電荷蓄積部３０１０（ＦＤ：フローティングディフュージョンとも呼ぶ）が形成される。信号電荷蓄積部３０１０にはリセットトランジスタ３００６のソース、および増幅トランジスタ３００８のゲートが接続されている。別の構成として、リセット電源線３１１０を削除することもできる。例えば、リセットトランジスタ３００６のドレインをリセット電源線３１１０ではなく、電源線３１００または垂直出力線３１２０につなぐ方法がある。
以上が、本実施形態に係る薄膜トランジスタを固体撮像素子に用いる場合の説明である。
The photodiode 3002 is connected to the source side of the transfer transistor 3004, and a signal charge storage unit 3010 (FD: also referred to as floating diffusion) is formed on the drain side of the transfer transistor 3004. The signal charge storage unit 3010 is connected to the source of the reset transistor 3006 and the gate of the amplification transistor 3008. Alternatively, the reset power supply line 3110 can be eliminated. For example, there is a method of connecting the drain of the reset transistor 3006 to the power supply line 3100 or the vertical output line 3120 instead of the reset power supply line 3110.
The above is the description in the case where the thin film transistor according to the present embodiment is used for a solid-state imaging device.
このように、本実施形態の酸化物焼結体は、薄膜トランジスタに用いたときに優れた特性を有する酸化物半導体薄膜を形成でき、かつ成膜時の割れやノジュールの生成を抑制できる。 As described above, the oxide sintered body of the present embodiment can form an oxide semiconductor thin film having excellent characteristics when used in a thin film transistor, and can suppress generation of cracks and nodules during film formation.
以下、実施例に基づき、本発明に好適な実施形態を、より詳細に説明するが、本発明は実施例には限定されない。
＜焼結体およびターゲットの強度試験＞
まず、本実施形態の条件を満たす酸化物焼結体を製造してターゲットに加工し、スパッタリング成膜の際の割れやノジュール発生の有無を試験した。具体的な手順は以下の通りである。
Hereinafter, preferred embodiments of the present invention will be described in more detail based on examples, but the present invention is not limited to the examples.
<Strength test of sintered body and target>
First, an oxide sintered body satisfying the conditions of the present embodiment was manufactured and processed into a target, and the presence or absence of cracking and generation of nodules during sputtering film formation was tested. The specific procedure is as follows.
まず、実施例１から実施例３として、ガリウム、インジウム、スズ、およびアルミニウムを含む組成の試料を用意した。さらに、比較例１として、インジウム、ガリウム、スズを含むがアルミニウムを含まない組成の試料も用意した。 First, samples of compositions containing gallium, indium, tin, and aluminum were prepared as Example 1 to Example 3. Furthermore, as Comparative Example 1, a sample having a composition containing indium, gallium and tin but not containing aluminum was prepared.
各元素の原料は、以下の組成を有し、純度９９．９９質量％の酸化物粉末を用いた。
インジウム ：Ｉｎ2Ｏ3
ガリウム ：Ｇａ2Ｏ3
スズ ：ＳｎＯ2
アルミニウム：Ａｌ2Ｏ3
各元素の質量比は以下のように求めた。
インジウム質量比 ：Ｉｎ2Ｏ3／（Ｉｎ2Ｏ3＋Ｇａ2Ｏ3＋ＳｎＯ2＋Ａｌ2Ｏ3）
ガリウム質量比 ：Ｇａ2Ｏ3／（Ｉｎ2Ｏ3＋Ｇａ2Ｏ3＋ＳｎＯ2＋Ａｌ2Ｏ3）
スズ質量比 ：ＳｎＯ2／（Ｉｎ2Ｏ3＋Ｇａ2Ｏ3＋ＳｎＯ2＋Ａｌ2Ｏ3）
アルミニウム質量比 ：Ａｌ2Ｏ3／（Ｉｎ2Ｏ3＋Ｇａ2Ｏ3＋ＳｎＯ2＋Ａｌ2Ｏ3）
各元素の原子比は式（１）から式（４）の不等号で挟まれる中段の式を用いて求めた。
The raw material of each element had the following composition, and used the oxide powder of purity 99.99 mass%.
Indium: In 2 O 3
Gallium: Ga 2 O 3
Tin: SnO 2
Aluminum: Al 2 O 3
The mass ratio of each element was determined as follows.
Indium mass ratio: In 2 O 3 / (In 2 O 3 + Ga 2 O 3 + SnO 2 + Al 2 O 3 )
Gallium mass ratio: Ga 2 O 3 / (In 2 O 3 + Ga 2 O 3 + SnO 2 + Al 2 O 3 )
Tin mass ratio: SnO 2 / (In 2 O 3 + Ga 2 O 3 + SnO 2 + Al 2 O 3 )
Aluminum mass ratio: Al 2 O 3 / (In 2 O 3 + Ga 2 O 3 + SnO 2 + Al 2 O 3 )
The atomic ratio of each element was determined using the equation in the middle between the inequalities of Equations (1) to (4).
次に、原料粉末を秤量し、ポリエチレン製のポットに入れて、乾式ボールミルにより７２時間混合粉砕し、混合粉末を作製した。
この混合粉末を金型に入れ、４９ＭＰａ（５００ｋｇ/ｃｍ2を換算）の圧力でプレス成型体とした。この成型体を１９６ＭＰａ（２０００ｋｇ/ｃｍ2を換算）の圧力でＣＩＰ（Cold Isostatic Pressing）により緻密化を行った。次に、この成型体を常圧焼成炉に設置して、大気雰囲気下で、３５０℃で３時間保持した後に、１００℃／時間にて昇温し、１４３０℃にて、４８時間焼結し、その後、放置して冷却した。
Next, the raw material powder was weighed, placed in a polyethylene pot, and mixed and pulverized by a dry ball mill for 72 hours to prepare a mixed powder.
The mixed powder was placed in a mold and made into a press-molded body at a pressure of 49 MPa (converted to 500 kg / cm 2 ). The compact was densified by CIP (Cold Isostatic Pressing) at a pressure of 196 MPa (converted to 2000 kg / cm 2 ). Next, this molded body is placed in a normal pressure sintering furnace, held at 350 ° C. for 3 hours in the air atmosphere, then heated at 100 ° C./hour and sintered at 1430 ° C. for 48 hours. Then left to cool.
次に、得られた焼結体の結晶構造、結晶構造の格子定数、相対密度、およびバルク抵抗を求めた。さらに、焼結体をスパッタリングターゲットに加工して成膜試験を行った。
具体的な条件は以下の通りである。
Next, the crystal structure, the lattice constant of the crystal structure, the relative density, and the bulk resistance of the obtained sintered body were determined. Furthermore, the sintered body was processed into a sputtering target to conduct a film formation test.
Specific conditions are as follows.
＜結晶構造＞
得られた焼結体について、Ｘ線回折測定装置Ｓｍａｒｔｌａｂにより、以下の条件でＸ線回折（ＸＲＤ）を測定した。得られたＸＲＤチャートをＪＡＤＥ６により分析し、焼結体の結晶構造を求めた。さらに、ピーク強度比から、組成を質量％で求めた。
装置：Ｓｍａｒｔｌａｂ株式会社リガク製
Ｘ線：Ｃｕ−Ｋα線（波長１．５４１８×１０-10ｍ）
２θ―θ反射法 連続スキャン（２．０°/分）
サンプリング間隔：０．０２°
スリットＤＳ（発散スリット）、ＳＳ（発散スリット）、ＲＳ（受光スリット）：１ｍｍ
<Crystal structure>
About the obtained sintered compact, X-ray diffraction (XRD) was measured on X-ray-diffraction measuring device Smartlab on condition of the following. The obtained XRD chart was analyzed by JADE 6 to determine the crystal structure of the sintered body. Furthermore, the composition was determined by mass% from the peak intensity ratio.
Device: SmartLab manufactured by Rigaku Corporation X-ray: Cu-K [alpha line (wavelength 1.5418 × 10 -10 m)
2θ-θ reflection method Continuous scan (2.0 ° / min)
Sampling interval: 0.02 °
Slit DS (divergent slit), SS (divergent slit), RS (receiving slit): 1 mm
＜相対密度＞
得られた酸化物焼結体について、アルキメデス法で測定した実測密度を、各構成元素の酸化物の密度および質量比から算出される理論密度で除した値を、百分率にして、相対密度を算出した。なお、各原料粉末の密度は、密度と比重はほぼ同等であることから、化学便覧 基礎編Ｉ日本化学編 改定２版（丸善株式会社）に記載されている酸化物の比重の値を用いた。
<Relative density>
The relative density is calculated using the value obtained by dividing the actual density measured by the Archimedes method for the obtained oxide sintered body by the theoretical density calculated from the density and mass ratio of the oxides of the constituent elements as a percentage. did. In addition, since the density and specific gravity of each raw material powder are almost the same, the value of the specific gravity of the oxide described in the Chemical Handbook, Basic Edition I, Nippon Chemical Edition, Rev. 2 (Maruzen Co., Ltd.) was used. .
＜バルク抵抗＞
得られた酸化物焼結体のバルク抵抗（ｍΩｃｍ）を、抵抗率計ロレスタ（三菱化学株式会社製、ロレスタＡＸ ＭＣＰ-Ｔ３７０）を使用して、四探針法（ＪＩＳ Ｒ １６３７）に基づき測定した。
測定箇所は酸化物焼結体の中心および酸化物焼結体の四隅と中心との中間点の４点、計５箇所とし、５箇所の平均値をバルク抵抗値とした。
<Bulk resistance>
The bulk resistance (mΩcm) of the obtained oxide sintered body was measured based on the four-point probe method (JIS R 1637) using a resistivity meter Loresta (Loresta AX MCP-T370 manufactured by Mitsubishi Chemical Corporation) did.
The measurement points were four points at the center of the oxide sintered body and the midpoint between the four corners of the oxide sintered body and the center, for a total of five points, and the average value of the five points was taken as the bulk resistance value.
＜成膜耐久評価試験＞
まず、酸化物焼結体を、研削研磨して、４インチφ×厚さ５ｍｍのスパッタリングターゲットに加工し、インジウムろうを用いて銅製のバッキングプレートにボンディングした。
次に、バッキングプレートをＤＣマグネトロンスパッタ装置に取り付け、４００ＷのＤＣスパッタリングを連続５時間実施した。ＤＣスパッタリング後のターゲット表面の状態、具体的にはクラックの有無と黒色異物（ノジュール）の有無を目視で確認した。
以上の結果を表１に示す。得られたＸＲＤチャートを図６から図９に示す。図６から図９には、所定のピークに対応する結晶構造の角度も示す。
<Deposition durability evaluation test>
First, the oxide sintered body was ground and polished, processed into a sputtering target of 4 inches in diameter x 5 mm in thickness, and bonded to a copper backing plate using indium wax.
Next, the backing plate was attached to a DC magnetron sputtering apparatus, and 400 W DC sputtering was performed for 5 hours continuously. The state of the target surface after DC sputtering, specifically, the presence or absence of a crack and the presence or absence of a black foreign matter (nodule) were visually confirmed.
The above results are shown in Table 1. The obtained XRD charts are shown in FIG. 6 to FIG. 6 to 9 also show the angle of the crystal structure corresponding to the predetermined peak.
表１および図６から図９に示すように、実施例１および実施例２は、ＧａＩｎＯ3を主成分とし、ＳｎＯ2を含んでいた。なお、実施例１ではＳｎＯ2の存在は定性的に確認されたものの、質量比率がＸＲＤの定量限界以下であった。
実施例３は、ＧａＩｎＯ3を主成分とし、（Ｇａ0.7Ｉｎ0.3）2ＳｎＯ5を含んでいた。
As shown in Table 1 and FIGS. 6 to 9, Example 1 and Example 2 were mainly composed of GaInO 3 and contained SnO 2 . In Example 1, although the presence of SnO 2 was confirmed qualitatively, the mass ratio was below the quantitative limit of XRD.
Example 3 had GaInO 3 as the main component and contained (Ga 0.7 In 0.3 ) 2 SnO 5 .
一方で比較例１は、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16を主成分とし、Ｇａ3ＩｎＳｎ5Ｏ16を含んでいた。
実施例１から実施例３は、成膜後のターゲットにクラックやノジュールは見られなかった。比較例１は、成膜後のターゲットにクラックやノジュールが観察された。
いずれの試料も、相対密度は９５％以上、バルク抵抗は２０ｍΩｃｍ以下であった。
この結果から、実施例１から実施例３の構成のように、Ａｌを含有するＩＧＴＯは、Ａｌを含有しない場合と比べて、焼結体およびスパッタリングターゲットの、成膜時における強度が高いことが分かった。
On the other hand, Comparative Example 1 contained Ga 2 In 6 Sn 2 O 16 as the main component and contained Ga 3 InSn 5 O 16 .
In Examples 1 to 3, no crack or nodule was found in the target after film formation. In Comparative Example 1, cracks and nodules were observed in the target after film formation.
The relative density of each sample was 95% or more, and the bulk resistance was 20 mΩcm or less.
From these results, it is found that the strength of the sintered body and the sputtering target at the time of film formation is higher than in the case where Al is not contained, as in the configurations of Example 1 to Example 3, as compared with the case where Al is not contained. I understood.
＜半導体薄膜の評価試験＞
次に、実施例１から実施例３、および比較例１のスパッタリングターゲットを用いて、以下の条件で半導体薄膜を製造し、特性を評価した。具体的な手順は以下の通りである。
なお、半導体薄膜の製造は、スパッタリングターゲットの成膜耐久評価を行う前に実施した。
<Evaluation test of semiconductor thin film>
Next, using the sputtering targets of Example 1 to Example 3 and Comparative Example 1, semiconductor thin films were manufactured under the following conditions, and the characteristics were evaluated. The specific procedure is as follows.
In addition, manufacture of a semiconductor thin film was implemented before performing film-forming durability evaluation of a sputtering target.
（１）成膜工程
実施例１から実施例３、および比較例１で製造した酸化物焼結体を研削研磨して、４インチφ×厚さ５ｍｍのスパッタリングターゲットを製造した。作製したスパッタリングターゲットを用いて、ＤＣマグネトロンスパッタリングによって、図１０（Ａ）に示すように、ガラス基板８１（日本電気硝子株式会社製ＡＢＣ−Ｇ）上に、膜厚５０ｎｍの酸化物半導体薄膜８３のみを成膜したサンプルを製造した。
成膜条件は以下の通りである。
雰囲気ガス：ＡｒおよびＯ2
成膜前の背圧：５×１０-4Ｐａ
成膜時のスパッタ圧：０．５Ｐａ
成膜時の基板温度：２４℃
成膜時の酸素分圧：１％
(1) Film Forming Step The oxide sintered bodies produced in Examples 1 to 3 and Comparative Example 1 were ground and polished to produce a sputtering target of 4 inches in diameter × 5 mm in thickness. Only the oxide semiconductor thin film 83 with a film thickness of 50 nm is formed on a glass substrate 81 (ABC-G manufactured by Nippon Electric Glass Co., Ltd.) as shown in FIG. The sample which formed the film was manufactured.
The film formation conditions are as follows.
Atmosphere gas: Ar and O 2
Back pressure before film formation: 5 × 10 -4 Pa
Sputtering pressure during film formation: 0.5 Pa
Substrate temperature during film formation: 24 ° C
Oxygen partial pressure during film formation: 1%
（２）熱処理工程
次に、得られたサンプルを大気中にて２００℃、２５０℃、３５０℃のいずれかの条件で、昇温速度１０℃／分で６０分間加熱処理した。
(2) Heat Treatment Step Next, the obtained sample was subjected to heat treatment in the air under any of conditions of 200 ° C., 250 ° C. and 350 ° C., at a temperature rising rate of 10 ° C./min for 60 minutes.
次に、製造した半導体薄膜について下記評価を行った。
＜ホール効果測定＞
まず、ガラス基板８１および酸化物半導体薄膜８３からなるサンプルから、平面形状が１ｃｍ角の正方形となるように試料を切り出した。次に、切り出した試料の４隅に金（Ａｕ）を、２ｍｍ×２ｍｍ以下の大きさ位になるように、メタルマスクを用いてイオンコーターで成膜した。次にＡｕ金属上にインジウムはんだを乗せて、接触を良くしてホール効果測定用サンプルとした。
Next, the following evaluation was performed about the manufactured semiconductor thin film.
<Hall effect measurement>
First, from the sample consisting of the glass substrate 81 and the oxide semiconductor thin film 83, the sample was cut out so that the planar shape became a square of 1 cm square. Next, gold (Au) was formed in four corners of the cut-out sample by an ion coater using a metal mask so as to have a size of 2 mm × 2 mm or less. Next, indium solder was placed on Au metal to improve the contact and to prepare a Hall effect measurement sample.
ホール効果測定用サンプルをホール効果・比抵抗測定装置（ＲｅｓｉＴｅｓｔ８３００型、東陽テクニカ社製）にセットし、室温においてホール効果を評価し、キャリヤ密度および移動度を求めた。
また、得られた酸化物半導体薄膜８３について、誘導プラズマ発光分析装置（ＩＣＰ−ＡＥＳ、島津製作所社製）で分析した結果、得られた酸化物半導体薄膜の原子比が、酸化物半導体薄膜の製造に用いた焼結体の原子比と同じであることを確認した。
A sample for Hall effect measurement was set in a Hall effect / specific resistance measurement apparatus (ResiTest Model 8300, manufactured by Toyo Technica Co., Ltd.), the Hall effect was evaluated at room temperature, and the carrier density and mobility were determined.
In addition, as a result of analyzing the obtained oxide semiconductor thin film 83 with an inductive plasma emission analyzer (ICP-AES, manufactured by Shimadzu Corporation), the atomic ratio of the obtained oxide semiconductor thin film is the production of the oxide semiconductor thin film. It confirmed that it was the same as the atomic ratio of the sintered compact used for 4.
上記ホール効果測定用サンプルのうち、成膜後の熱処理条件（（２）の熱処理条件）が３５０℃の試料については、さらに、以下の条件でホール測定を行った。
まず、ＣＶＤ装置により基板温度３００℃または３５０℃で、図１０（Ｂ）に示すように酸化物半導体薄膜８３上にＳｉＯ2膜８５を成膜したのち、上記と同じホール測定を実施した。次にＳｉＯ2膜を成膜したサンプルをさらに３５０℃または３００℃で加熱処理し、得られたサンプルの半導体薄膜について上記と同じホール測定を行った。この際、ＳｉＯ2膜に測定用針を金の層まで突き刺し、コンタクトを取った。
About the sample whose heat treatment condition (heat treatment condition of (2)) after film formation is 350 ° C among the samples for Hall effect measurement, hole measurement was further performed under the following conditions.
First, as shown in FIG. 10B, a SiO 2 film 85 was formed on the oxide semiconductor thin film 83 at a substrate temperature of 300 ° C. or 350 ° C. by a CVD apparatus, and then the same hole measurement as described above was performed. Next, the sample on which the SiO 2 film was formed was further heat-treated at 350 ° C. or 300 ° C., and the same hole measurement as described above was performed on the semiconductor thin film of the obtained sample. At this time, the measuring needle was pierced to the SiO 2 film to the gold layer to make contact.
＜半導体薄膜の結晶特性＞
ガラス基板および酸化物半導体層からなるサンプルについて、スパッタ後（膜堆積直後）の加熱していない膜、および表２の成膜後の加熱処理をした後の膜の結晶性をＸ線回折（ＸＲＤ）測定によって評価した。その結果、加熱前は非晶質であり、加熱後も非晶質であった。
<Crystal characteristics of semiconductor thin film>
X-ray diffraction (XRD) of the crystallinity of the unheated film after sputtering (immediately after film deposition) and the heat treatment after film formation shown in Table 2 for the sample consisting of the glass substrate and the oxide semiconductor layer ) Evaluated by measurement. As a result, it was amorphous before heating and was amorphous after heating.
＜半導体薄膜のバンドギャップ＞
ガラス基板８１および酸化物半導体薄膜８３からなるサンプルについて、表２に示す加熱処理条件で熱処理したサンプルの透過スペクトルを測定し、横軸の波長をエネルギー（ｅＶ）に、縦軸の透過率を以下の式（Ａ）に変換した。
透過率＝（αｈν）2 ・・・（Ａ）
ここで、α、ｈ、νは以下の通りである。
α：吸収係数
ｈ：プランク定数
ν：振動数
変換したグラフにおいて、吸収が立ち上がる部分にフィッティングし、グラフがベースラインと交わるところのエネルギー値（ｅＶ）を、バンドギャップとして算出した。
<Band gap of semiconductor thin film>
The transmission spectrum of the sample heat-treated under the heat treatment conditions shown in Table 2 is measured for the sample consisting of the glass substrate 81 and the oxide semiconductor thin film 83, and the wavelength of the horizontal axis is energy (eV) and the transmittance of the vertical axis is Converted to the equation (A) of
Transmittance = (α h)) 2 (A)
Here, α, h and ν are as follows.
α: Absorption coefficient h: Planck constant :: frequency In the converted graph, fitting was performed to a portion where the absorption rises, and an energy value (eV) at which the graph intersects with the baseline was calculated as a band gap.
＜薄膜トランジスタの製造＞
次に、実施例１から実施例３、および比較例１のスパッタリングターゲットを用いて、以下の条件で薄膜トランジスタを製造し、特性を評価した。図３に示す薄膜トランジスタを以下の手順で製造した。
なお、薄膜トランジスタの製造は、スパッタリングターゲットの成膜耐久評価を行う前に実施した。
（１）成膜工程
熱酸化膜（ゲート絶縁膜３０）付きのゲート電極としてのシリコンウェハ２０上に、メタルマスクを介して５０ｎｍの酸化物半導体薄膜４０を形成した。その他の条件は、ガラス基板上に半導体薄膜を形成した場合（半導体薄膜の（１）成膜条件）と同様とした。
<Production of thin film transistor>
Next, thin film transistors were manufactured using the sputtering targets of Example 1 to Example 3 and Comparative Example 1 under the following conditions, and the characteristics were evaluated. The thin film transistor shown in FIG. 3 was manufactured by the following procedure.
The thin film transistors were manufactured before the film formation durability evaluation of the sputtering target was performed.
(1) Film Forming Step An oxide semiconductor thin film 40 of 50 nm was formed via a metal mask on a silicon wafer 20 as a gate electrode with a thermal oxide film (gate insulating film 30). The other conditions were the same as in the case where the semiconductor thin film was formed on the glass substrate ((1) film forming conditions for the semiconductor thin film).
（２）ソース・ドレイン電極の形成
次に、ソース・ドレインのコンタクトホール形状のメタルマスクを用いて、チタン金属をスパッタリングし、ソース電極５０およびドレイン電極６０としてチタン電極を成膜した。実施例Ａ、Ｂ、Ｃ及び比較例Ａについては、得られた積層体を大気中にて３５０℃で６０分間加熱処理し、保護絶縁膜形成前の薄膜トランジスタを製造した。
実施例Ｄについては、得られた積層体を大気中にて３００℃で６０分間加熱処理し、保護絶縁膜形成前の薄膜トランジスタを製造した。
実施例Ｅ及びＦについては、得られた積層体を大気中にて２５０℃で６０分間加熱処理し、保護絶縁膜形成前の薄膜トランジスタを製造した。
実施例Ｇ、Ｈ及び比較例Ｂについては、得られた積層体を大気中にて２００℃で６０分間加熱処理し、保護絶縁膜形成前の薄膜トランジスタを製造した。
(2) Formation of Source / Drain Electrode Next, titanium metal was sputtered using a metal mask in the shape of contact holes of source / drain to form titanium electrodes as source electrode 50 and drain electrode 60. For Examples A, B, C, and Comparative Example A, the obtained laminate was heat-treated at 350 ° C. for 60 minutes in the atmosphere to manufacture a thin film transistor before forming a protective insulating film.
In Example D, the obtained laminate was heat-treated at 300 ° C. for 60 minutes in the air to manufacture a thin film transistor before forming a protective insulating film.
For Examples E and F, the resulting laminate was heat treated in the atmosphere at 250 ° C. for 60 minutes to produce a thin film transistor before forming a protective insulating film.
For Examples G and H and Comparative Example B, the obtained laminate was heat-treated at 200 ° C. for 60 minutes in the air to manufacture a thin film transistor before forming a protective insulating film.
（３）保護絶縁膜の形成
得られた薄膜トランジスタのうち、実施例Ａ、Ｂ、Ｃ及び比較例Ａについては、（２）で得られた保護絶縁膜形成前の薄膜トランジスタの半導体薄膜の上に、基板温度３００℃で化学蒸着法（ＣＶＤ）により、ＳｉＯ2膜（保護絶縁膜；層間絶縁膜７０Ｂ）を形成した。ＳｉＯ2膜形成後、大気中にて３５０℃で１時間加熱処理し、保護絶縁膜を備える薄膜トランジスタを製造した。その後、ソース電極５０およびドレイン電極６０に、装置のプローブピンにてコンタクトホールを形成してコンタクトを取り、薄膜トランジスタを製造した。
(3) Formation of Protective Insulating Film Among the obtained thin film transistors, Examples A, B and C and Comparative Example A were obtained on the semiconductor thin film of the thin film transistor before forming the protective insulating film obtained in (2). A SiO 2 film (protective insulating film; interlayer insulating film 70 B) was formed by chemical vapor deposition (CVD) at a substrate temperature of 300 ° C. After forming the SiO 2 film, heat treatment was performed at 350 ° C. for 1 hour in the air to manufacture a thin film transistor provided with a protective insulating film. Thereafter, contact holes were formed on the source electrode 50 and the drain electrode 60 with the probe pins of the device to make contacts, thereby manufacturing a thin film transistor.
＜薄膜トランジスタの評価＞
製造した薄膜トランジスタについて、保護絶縁膜（ＳｉＯ2膜）形成前の薄膜トランジスタ、および保護絶縁膜（ＳｉＯ2膜）を形成し加熱処理した後の薄膜トランジスタの特性について、ＳｉＯ2膜に測定用針を金属チタンの層まで突き刺し評価を行った。
<Evaluation of thin film transistor>
The thin film transistor manufactured, a protective insulating film on the characteristics of the thin film transistor after (SiO 2 film) formed before the thin film transistor, and forming a protective insulating film (SiO 2 film) was heated titanium metal measuring needle into the SiO 2 film Evaluation was done to the layer of.
＜飽和移動度＞
飽和移動度は、ドレイン電圧を２０Ｖ印加した場合の伝達特性から求めた。具体的に、伝達特性Ｉｄ−Ｖｇのグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、飽和領域の式により飽和移動度を導いた。なお、Ｇｍは∂（Ｉｄ）／∂（Ｖｇ）によって表され、Ｖｇは−１５Ｖから２５Ｖまで印加し、その範囲での最大移動度を飽和移動度と定義した。本発明において特に断らない限り、飽和移動度はこの方法で評価した。上記Ｉｄはソース・ドレイン電極間の電流、Ｖｇはソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧である。
<Saturated mobility>
The saturation mobility was determined from the transfer characteristics when a drain voltage of 20 V was applied. Specifically, a graph of the transfer characteristic Id-Vg was created, the transconductance (Gm) of each Vg was calculated, and the saturation mobility was derived from the equation of the saturation region. Gm is represented by 表 (Id) / ∂ (Vg), and Vg is applied from −15 V to 25 V, and the maximum mobility in that range is defined as the saturation mobility. The saturation mobility was evaluated by this method unless otherwise specified in the present invention. The above Id is the current between the source and drain electrodes, and Vg is the gate voltage when the voltage Vd is applied between the source and drain electrodes.
＜閾値電圧（Ｖｔｈ）＞
閾値電圧（Ｖｔｈ）は、伝達特性のグラフよりＩｄ＝１０-9ＡでのＶｇと定義した。
<Threshold voltage (Vth)>
The threshold voltage (Vth) was defined as Vg at Id = 10 −9 A from the graph of transfer characteristics.
＜ｏｎ−ｏｆｆ比、Ｏｆｆ電流値＞
ｏｎ−ｏｆｆ比は、Ｖｇ＝−１０ＶのＩｄの値をＯｆｆ電流値とし、Ｖｇ＝２０ＶのＩｄの値をＯｎ電流値として比［Ｏｎ／Ｏｆｆ］を決めた。
以上の結果を表２および表３に示す。
<On-off ratio, Off current value>
The on-off ratio was determined using the value of Id of Vg = −10 V as the Off current value and the value of Id of Vg = 20 V as the On current value [On / Off].
The above results are shown in Tables 2 and 3.
表２に示すように、実施例Ａから実施例Ｃでは、薄膜、薄膜トランジスタのいずれも、半導体としての特性が得られていた。
比較例Ａは、保護絶縁膜（ＳｉＯ2膜）を形成し加熱処理した後のキャリヤ密度とＶthが大きくなり過ぎ、ＴＦＴとしては実施例Ａから実施例Ｃよりも不適となった。
As shown in Table 2, in Examples A to C, all of the thin film and the thin film transistor had the characteristics as a semiconductor.
In Comparative Example A, the carrier density and Vth after forming the protective insulating film (SiO 2 film) and heat treatment were too high, and were not suitable as TFTs from Examples A to C.
表３に示すように、実施例Ｄは、半導体膜成膜後の熱処理温度が３００℃でも半導体としての特性が得られていた。
実施例Ｅおよび実施例Ｆでは、半導体膜成膜後の熱処理温度が２５０℃でも半導体としての特性が得られていた。
さらに、実施例Ｇおよび実施例Ｈでは、半導体膜成膜後の熱処理温度が２００℃でも半導体としての特性が得られていた。
比較例Ｂは薄膜、薄膜トランジスタ（ＴＦＴ）のいずれも、導電体になってしまい、半導体としての特性が得られなかった。
As shown in Table 3, in Example D, the semiconductor characteristics were obtained even at a heat treatment temperature of 300 ° C. after the formation of the semiconductor film.
In Example E and Example F, even when the heat treatment temperature after forming the semiconductor film was 250 ° C., the characteristics as a semiconductor were obtained.
Furthermore, in Example G and Example H, the characteristics as a semiconductor were obtained even when the heat treatment temperature after forming the semiconductor film was 200 ° C.
In Comparative Example B, both the thin film and the thin film transistor (TFT) became a conductor, and no semiconductor characteristics were obtained.
以上の結果から、本実施形態に係る組成範囲の酸化物焼結体を用いて成膜した酸化物半導体薄膜は、従来は導体化するガリウム、インジウム、およびスズの組成範囲であっても、アルミニウムを添加することにより、半導体化することが分かった。さらに、低温アニールでも安定したＴＦＴ特性を発現する組成であることが分かった。 From the above results, the oxide semiconductor thin film formed by using the oxide sintered body having the composition range according to the present embodiment is aluminum, even if it is the composition range of gallium, indium and tin to be conductive conventionally. It turned out that a semiconductor is obtained by adding. Furthermore, it was found that the composition exhibited stable TFT characteristics even at low temperature annealing.
２０…シリコンウェハ（ゲート電極）、３０…ゲート絶縁膜、４０…酸化物半導体薄膜、５０…ソース電極、６０…ドレイン電極、７０…層間絶縁膜、７０Ａ…層間絶縁膜、７０Ｂ…層間絶縁膜、８１…ガラス基板、８３…酸化物半導体薄膜、８５…ＳｉＯ2膜、１００…薄膜トランジスタ、１００Ａ…薄膜トランジスタ。 Reference Signs List 20 silicon wafer (gate electrode) 30 gate insulating film 40 oxide semiconductor thin film 50 source electrode 60 drain electrode 70 interlayer insulating film 70 A interlayer insulating film 70 B interlayer insulating film 81: Glass substrate, 83: Oxide semiconductor thin film, 85: SiO 2 film, 100: Thin film transistor, 100A: Thin film transistor.
Claims (12)
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５ ・・・（１）
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（２）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（３）
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（４） The atomic composition ratio of the In element, the Ga element, the Sn element, and the Al element is a range satisfying the following formulas (1) to (4): Oxide sinter described.
0.20 ≦ In / (In + Ga + Sn) ≦ 0.55 (1)
0.01 ≦ Ga / (In + Ga + Sn) ≦ 0.50 (2)
0.01 ≦ Sn / (In + Ga + Sn) ≦ 0.50 (3)
0.05 ≦ Al / (In + Ga + Sn + Al) ≦ 0.30 (4)
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５ ・・・（５）
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（６）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（７）
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（８） What is claimed is: 1. An oxide sintered body comprising an In element, a Ga element, a Sn element, and an Al element in the range of the atomic composition ratio satisfying the following Formulas (5) to (8).
0.20 ≦ In / (In + Ga + Sn) ≦ 0.55 (5)
0.01 ≦ Ga / (In + Ga + Sn) ≦ 0.50 (6)
0.01 ≦ Sn / (In + Ga + Sn) ≦ 0.50 (7)
0.05 ≦ Al / (In + Ga + Sn + Al) ≦ 0.30 (8)
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５５ ・・・（９）
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１０）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１１）
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（１２） What is claimed is: 1. An oxide semiconductor thin film comprising: an In element, a Ga element, a Sn element, and an Al element in a range of an atomic composition ratio that satisfies Formulas (9) to (12).
0.20 ≦ In / (In + Ga + Sn) ≦ 0.55 (9)
0.01 ≦ Ga / (In + Ga + Sn) ≦ 0.50 (10)
0.01 ≦ Sn / (In + Ga + Sn) ≦ 0.50 (11)
0.05 ≦ Al / (In + Ga + Sn + Al) ≦ 0.30 (12)
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