JP2019075544A - テラヘルツ装置 - Google Patents

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Abstract

【課題】より好ましいテラヘルツ装置を提供する。【解決手段】テラヘルツ装置は、半導体基板と、半導体基板上に配置されたテラヘルツ素子５と、テラヘルツ素子５と電気的に並列接続された第１整流素子６１と、を備える。第１整流素子は、たとえばダイオードである。このようなダイオードの具体例は、ツェナーダイオード、ショットキーダイオードおよび発光ダイオードを含む。第１整流素子において、第１端子６１Ａから第２端子６１Ｂに向かって電流が流れやすく、第２端子６１Ｂから第１端子６１Ａに向かって電流は流れにくい。【選択図】図１５

Description

本開示は、テラヘルツ装置に関する。
近年、トランジスタなどの電子デバイスの微細化が進み、その大きさがナノサイズになってきたため、量子効果と呼ばれる新しい現象が観測されるようになっている。そして、この量子効果を利用した超高速デバイスや新機能デバイスの実現を目指した開発が進められている。そのような環境の中で、特に、テラヘルツ帯と呼ばれる、周波数が０．１ＴＨｚ〜１０ＴＨｚの周波数領域を利用して大容量通信や情報処理、あるいはイメージングや計測などを行う試みが行われている。この周波数領域は、光と電波の中間の未開拓領域であり、この周波数帯で動作するデバイスが実現されれば、上述したイメージング、大容量通信・情報処理のほか、物性、天文、生物などのさまざまな分野における計測など、多くの用途に利用されることが期待されている。
特開２００９−０８０４４８号公報
本開示は、より好ましいテラヘルツ装置を提供することをその主たる課題とする。
本開示の第１の側面によると、半導体基板と、前記半導体基板上に配置されたテラヘルツ素子と、前記テラヘルツ素子と電気的に並列接続された第１整流素子と、を備える、テラヘルツ装置が提供される。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
第１実施形態のテラヘルツ装置の斜視図である。 第１実施形態の半導体部品の平面図である。 図２から第１導電体層を省略した図である。 図２の領域ＩＶの部分拡大図である。 第１実施形態のテラヘルツ素子の詳細を示す断面図である。 図５の部分拡大図である。 図２のＶＩＩ−ＶＩＩ線に沿う断面図である。 図２のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。 図２のＩＸ−ＩＸ線の沿う断面図である。 図２のＩＸ−ＩＸ線の沿う他の断面図である。 図２のＸＩ−ＸＩ線に沿う断面図である。 図２のＸＩＩ−ＸＩＩ線に沿う断面図である。 図２のＸＩＩ−ＸＩＩ線に沿う他の断面図である。 図２のＸＩＶ−ＸＩＶ線に沿う断面図である。 第１実施形態のテラヘルツ素子、第１整流素子、第２整流素子の回路図である。 第１実施形態の第１整流素子の断面図である。 第１実施形態の第２整流素子の断面図である。 第１実施形態の第１整流素子の電流電圧特性の一例を示すグラフである。 第１実施形態の第２整流素子の電流電圧特性の一例を示すグラフである。 第１実施形態のテラヘルツ素子の電流電圧特性の一例を示すグラフである。 第１実施形態の第１整流素子と第２整流素子とからなる合成素子の電流電圧特性の一例を示すグラフである。 図２の領域ＸＸＩＩの部分拡大図である。 図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う２つの断面図を含む、テラヘルツ素子、第１整流素子、第２整流素子の回路図である。 第１実施形態のテラヘルツ装置の断面図である。 第１実施形態の第１変形例の半導体部品の平面図である。 第１実施形態の第１変形例のテラヘルツ装置の平面図である。 第１実施形態の第２変形例のテラヘルツ装置の平面図である。 第１実施形態の第３変形例のテラヘルツ装置の平面図である。 第１実施形態の他の変形例のテラヘルツ装置の断面図である。 第２部分の平面視の形状の一例を示す図である。 第２部分の平面視の形状の一例を示す図である。 第２部分の平面視の形状の一例を示す図である。 第２部分の平面視の形状の一例を示す図である。 第２部分の平面視の形状の一例を示す図である。 図２９に示した第１部分を製造する際の一時点における構造の断面図である。 図２９に示した第１部分を製造する際の一時点における構造の断面図である。 図２９に示した第１部分を製造する際の一時点における構造の断面図である。 図２９に示した第１部分を製造する際の一時点における構造の断面図である。 第１実施形態の変形例のテラヘルツ装置の斜視図である。 第１実施形態の変形例のテラヘルツ装置の斜視図である。 第１実施形態の変形例のテラヘルツ装置の平面図である。 第１実施形態の変形例のテラヘルツ装置の平面図である。 第１実施形態の変形例のテラヘルツ装置の平面図である。 第１実施形態の変形例のテラヘルツ装置の平面図である。 第１実施形態の変形例のテラヘルツ装置の平面図である。
以下、本開示の実施の形態につき、図面を参照して具体的に説明する。
「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接していること」、および、「ある物Ａとある物Ｂとの間に他の物を介在していること」を含む。同様に、「ある物Ａがある物Ｂに積層されている」および「ある物Ａがある物Ｂ上に積層されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接積層されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに積層されていること」を含む。
＜第１実施形態＞
図１〜図２４を用いて、本開示の第１実施形態について説明する。
図１は、第１実施形態のテラヘルツ装置の斜視図である。
同図に示すテラヘルツ装置Ａ１は、半導体部品Ｂ１と、支持体８と、樹脂部８５と、ワイヤ８７１、８７２と、を備える。
図２は、第１実施形態の半導体部品の平面図である。
同図に示す半導体部品Ｂ１は、テラヘルツ帯の周波数の高周波電磁波を発振する。半導体部品Ｂ１はテラヘルツ帯の高周波電磁波を発振するものではなく、受信するものであっ
てもよい。半導体部品Ｂ１はテラヘルツ帯の高周波電磁波を発振および受信するものであってもよい。半導体部品Ｂ１は、半導体基板１と、第１導電体層２と、第２導電体層３と、絶縁層４（図５等参照）と、テラヘルツ素子５と、第１整流素子６１と、第２整流素子６２と、を備える。
半導体基板１は、半導体よりなり、半絶縁性を有する。半導体基板１を構成する半導体は、たとえば、ＩｎＰであるが、ＩｎＰ以外の半導体であってもよい。半導体基板１は、表面１１を有する。表面１１は半導体基板１の厚さ方向Ｚ１（図５等参照）を向いている。
図２に示すように、半導体基板１は、縁１３１〜１３４を含む。縁１３１および縁１３３は互いに第１方向Ｘ１に離間している。縁１３１および縁１３３はいずれも、第２方向Ｘ２に沿って延びている。第２方向Ｘ２は、第１方向Ｘ１に直交している。縁１３２および縁１３４は互いに第２方向Ｘ２に離間している。縁１３２および縁１３４はいずれも、第１方向Ｘ１に沿って延びている。縁１３１は縁１３２につながり、縁１３２は縁１３３につながり、縁１３３は縁１３４につながり、縁１３４は縁１３１につながっている。
図４は、図２の領域ＩＶの部分拡大図である。図５は、第１実施形態のテラヘルツ素子の詳細を示す断面図である。
図２、図４、図５に示すテラヘルツ素子５は、半導体基板１に形成されている。テラヘルツ素子５は、第１導電体層２および第２導電体層３に導通している。テラヘルツ素子５は、テラヘルツ素子５から放射された電磁波は、裏面反射体金属層８８に反射されて、半導体基板１に対して垂直方向（厚さ方向Ｚ１）の面発光放射パターンを有する。
テラヘルツ素子５は典型的にはＲＴＤである。テラヘルツ素子５は、ＲＴＤ以外のダイオードや、トランジスタによって構成されていてもよい。テラヘルツ素子５としては、例えば、タンネット（ＴＵＮＮＥＴＴ：Ｔｕｎｎｅｌ Ｔｒａｎｓｉｔ Ｔｉｍｅ）ダイオード、インパット（ＩＭＰＡＴＴ：Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ Ａｖａｌａｎｃｈｅ Ｔｒａｎｓｉｔ Ｔｉｍｅ）ダイオード、ＧａＡｓ系電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＮ系ＦＥＴ、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、あるいは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）により構成されうる。
テラヘルツ素子５を実現するための一例を、図６を用いて説明する。図６は、図５の部分拡大図である。ＧａＩｎＡｓ層９２ａが、半導体層９１ａ（たとえばＧａＩｎＡｓよりなる）に配置され、ｎ型不純物がドープされている。ＧａＩｎＡｓ層９３ａは、ＧａＩｎＡｓ層９２ａに配置され、不純物がドープされていない。ＡｌＡｓ層９４ａがＧａＩｎＡｓ層９３ａに配置され、ＩｎＧａＡｓ層９５が、ＡｌＡｓ層９４ａに配置され、ＡｌＡｓ層９４ｂがＩｎＧａＡｓ層９５上に位置している。ＡｌＡｓ層９４ａとＩｎＧａＡｓ層９５とＡｌＡｓ層９４ｂはＲＴＤ部を構成する。ＧａＩｎＡｓ層９３ｂは、ＡｌＡｓ層９４ｂに配置され、不純物がドープされていない。ＧａＩｎＡｓ層９２ｂは、ＧａＩｎＡｓ層９３ｂに配置され、ｎ型不純物がドープされている。ＧａＩｎＡｓ層９１ｂがＧａＩｎＡｓ層９２ｂに配置され、ｎ型不純物が高濃度にドープされている。そして、第１導電体層２がＧａＩｎＡｓ層９１ｂ上に位置している。
図示は省略するが、図６とは異なり、ｎ型不純物を高濃度にドープされたＧａＩｎＡｓ層が、ＧａＩｎＡｓ層９１ｂおよび第１導電体層２の間に介在していてもよい。これにより、第１導電体層２とＧａＩｎＡｓ層９１ｂとのコンタクトが良好になりうる。
図２０に示すように、テラヘルツ素子５の電流電圧特性を示すグラフにおいて、傾きが負の値となる領域Ｒ１１が存在する。領域Ｒ１１がテラヘルツ波を発振する領域である。
図７は、図２のＶＩＩ−ＶＩＩ線に沿う断面図である。図８は、図２のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。図９は、図２のＩＸ−ＩＸ線の沿う断面図である。図１０は、図２のＩＸ−ＩＸ線の沿う他の断面図である。図１１は、図２のＸＩ−ＸＩ線に沿う断面図である。図１２は、図２のＸＩＩ−ＸＩＩ線に沿う断面図である。図１３は、図２のＸＩＩ−ＸＩＩ線に沿う他の断面図である。図１４は、図２のＸＩＶ−ＸＩＶ線に沿う断面図である。
図８に示す絶縁層４は、半導体基板１上に形成されている。絶縁層４は、たとえば、ＳｉＯ2よりなる。あるいは、絶縁層４を構成する材料は、Ｓｉ3Ｎ4、ＳｉＯＮ、ＨｆＯ2、あるいはＡｌ2Ｏ3であってもよい。絶縁層４の厚さは、たとえば、１０ｎｍ〜１０００ｎｍである。絶縁層４は、たとえば、ＣＶＤ法、あるいはスパッタリング法によって形成されうる。
図２等に示すように、第１導電体層２および第２導電体層３は各々、半導体基板１上に各々形成されている。第１導電体層２および第２導電体層３は互いに絶縁されている。半導体基板１の厚さ方向Ｚ１視において、半導体基板１の厚さ方向Ｚ１に直交する第１方向Ｘ１に第２導電体層３からテラヘルツ素子５が離間している。第１導電体層２および第２導電体層３は各々、金属の積層構造を有する。第１導電体層２および第２導電体層３の各々の積層構造は、たとえば、Ａｕ、Ｐｄ、およびＴｉが積層された構造である。あるいは、第１導電体層２および第２導電体層３の各々の積層構造は、たとえば、ＡｕおよびＴｉが積層された構造である。第１導電体層２および第２導電体層３の各々の厚さは、例えば、１０〜２０００ｎｍである。第１導電体層２および第２導電体層３は各々、いずれも真空蒸着法、あるいはスパッタリング法などによって形成されうる。
第１導電体層２は、第１部位２１と、第１インダクタンス部２２と、第１キャパシタ部２３と、第１電極２５と、を含む。第２導電体層３は、第２部位３１と、第２インダクタンス部３２と、第２キャパシタ部３３と、第２電極３５と、を含む。
図２、図４、図５に示すように、第１部位２１は、第１方向Ｘ１に沿って延びる。第１部位２１は、第１導電部２１４と、第２導電部２１５と、を含む。
図２、図４においては、第１導電部２１４は長矩形状の部位である。第１導電部２１４は、第１方向Ｘ１に沿って延び、アンテナとして機能しうる。第２導電部２１５は、厚さ方向Ｚ１視において、第１導電部２１４から第２導電体層３に向かって延び出ている。第２導電部２１５は、厚さ方向Ｚ１視において、テラヘルツ素子５に重なっている。
図２、図４等に示す第１インダクタンス部２２は、第１部位２１および第１キャパシタ部２３につながり且つ第１部位２１から第１キャパシタ部２３まで第２方向Ｘ２に沿って延びている。第１インダクタンス部２２は、インダクタンスとして機能する。第１インダクタンス部２２の第２方向Ｘ２の長さＬ１（図４参照）は、たとえば、５μｍ〜１００μｍである。第１インダクタンス部２２の幅は、たとえば、１μｍ〜１０μｍである。
第２部位３１は、第３方向Ｘ３に沿って延びる。第３方向Ｘ３は第１方向Ｘ１とは反対の方向である。第２部位３１は、アンテナとして機能しうる。第２インダクタンス部３２は、第２部位３１および第２キャパシタ部３３につながり且つ第２部位３１から第２キャパシタ部３３まで第２方向Ｘ２に沿って延びている。第２インダクタンス部３２は、イン
ダクタンスとして機能する。第２インダクタンス部３２の第２方向Ｘ２の長さＬ２（図４参照）は、たとえば、５μｍ〜１００μｍである。第２インダクタンス部３２の幅は、たとえば、１μｍ〜１０μｍである。
図２、図４等に示すように、第１キャパシタ部２３は、テラヘルツ素子５に対し第２方向Ｘ２側に位置する。本実施形態では、第１キャパシタ部２３は厚さ方向Ｚ１視において矩形状である。
図３は、図２から第１導電体層２を省略した図である。
第２キャパシタ部３３は、テラヘルツ素子５に対し第２方向Ｘ２側に位置する。図１２、図１３に示すように、第２キャパシタ部３３と半導体基板１との間に、第１キャパシタ部２３が介在している。本実施形態とは異なり、第１キャパシタ部２３と半導体基板１との間に第２キャパシタ部３３が介在していてもよい。第２キャパシタ部３３は、第１キャパシタ部２３に積層され、且つ、絶縁層４を介して第１キャパシタ部２３から絶縁されている。第２キャパシタ部３３と第１キャパシタ部２３とが、キャパシタを構成する。本実施形態では、第２キャパシタ部３３は厚さ方向Ｚ１視において矩形状である。
第１電極２５は、第１キャパシタ部２３につながっている。本実施形態では、第１電極２５は矩形状である。本実施形態では、第１電極２５は、ワイヤ８７１（図１１参照）がボンディングされるパッド部である。図１１に示すように、第１電極２５は、半導体基板１に直接接する部位を有する。当該接する部位は、厚さ方向Ｚ１視において、ワイヤ８７１と第１電極２５とが接するワイヤボンディング部に重なっている。
本実施形態では、図２に示すように、厚さ方向Ｚ１視において、第１電極２５は、縁２５１〜２５４を含む。縁２５１および縁２５３はいずれも、第２方向Ｘ２に沿って延びている。縁２５２および縁２５４は互いに第２方向Ｘ２に離間している。縁２５２および縁２５４はいずれも、第１方向Ｘ１に沿って延びている。縁２５１は縁２５２につながり、縁２５２は縁２５３につながり、縁２５３は縁２５４から離間し、縁２５４は縁２５１につながっている。縁２５１および縁２５２は、厚さ方向Ｚ１視において、縁１３１および縁１３２にそれぞれ至っている。本実施形態とは異なり、縁２５１および縁２５２が、厚さ方向Ｚ１視において、縁１３１および縁１３２にそれぞれ至っていなくてもよい。
第２電極３５は、第２キャパシタ部３３につながっている。本実施形態では、第２電極３５は矩形状である。本実施形態では、第２電極３５は、ワイヤ８７２（図１４参照）がボンディングされるパッド部である。図１２に示すように、第２電極３５は、半導体基板１に直接接する部位を有する。当該接する部位は、厚さ方向Ｚ１視において、ワイヤ８７２と第２電極３５とが接するワイヤボンディング部に重なっている。
本実施形態では、図２に示すように、厚さ方向Ｚ１視において、第２電極３５は、縁１３３および縁１３２に至っている。本実施形態とは異なり、厚さ方向Ｚ１視において、第２電極３５は、縁１３３および縁１３２に至っていなくてもよい。この場合、半導体部品Ｂ１の製造工程において、半導体基板１をダイシングする際に、第２電極３５を切断することによって生じうるバリの発生を抑制できる。
本実施形態では、図２に示すように、厚さ方向Ｚ１視において、第２電極３５は、縁３５１〜３５４を含む。縁３５１および縁３５３はいずれも、第２方向Ｘ２に沿って延びている。縁３５２および縁３５４は互いに第２方向Ｘ２に離間している。縁３５２および縁３５４はいずれも、第１方向Ｘ１に沿って延びている。縁３５１は縁３５２につながり、縁３５２は縁３５３につながり、縁３５３は縁３５４につながり、縁３５４は縁３５１か
ら離間している。縁３５２および縁３５３は、厚さ方向Ｚ１視において、縁１３２および縁１３３にそれぞれ至っている。本実施形態とは異なり、縁３５２および縁３５３が、厚さ方向Ｚ１視において、縁１３２および縁１３３にそれぞれ至っていなくてもよい。
図１５は、第１実施形態のテラヘルツ素子、第１整流素子、第２整流素子の回路図である。図１５に示すように、第１整流素子６１は、テラヘルツ素子５と電気的に並列接続されている。第１整流素子６１は、たとえばダイオードである。このようなダイオードの具体例は、ツェナーダイオード、ショットキーダイオード、および発光ダイオードを含む。第１整流素子６１は、第１端子６１Ａおよび第２端子６１Ｂを含む。第１整流素子６１において、第１端子６１Ａから第２端子６１Ｂに向かう電気的な方向が順方向である。通常の使用では、第１整流素子６１において、第１端子６１Ａから第２端子６１Ｂに向かって電流が流れやすく、第２端子６１Ｂから第１端子６１Ａに向かって電流は流れにくい。
図１６は、第１実施形態の第１整流素子の一例の断面図である。図１６に示すように、第１整流素子６１は、第１半導体層６１１および第２半導体層６１２を含む。第１半導体層６１１および第２半導体層６１２は互いに積層されている。第１半導体層６１１は第１の導電型を有し、第２半導体層６１２は第１の導電型とは反対の第２の導電型を有する。第１の導電型がｐ型であるとき第２の導電型はｎ型である。第２の導電型がｎ型であるとき第１の導電型はｐ型である。
図１８は、第１整流素子６１の電流電圧特性を示す。同図では、第１端子６１Ａから第２端子６１Ｂに電流が流れる方向を正方向としている。同図に示すように、第１整流素子６１の第１立ち上がり電圧値Ｖ６１１の絶対値は、第１整流素子６１の第１降伏電圧値Ｖ６１２の絶対値よりも小さい。第１立ち上がり電圧値Ｖ６１１は、テラヘルツ素子５がテラヘルツ波を発振する電圧領域Ｒ１１における値の絶対値の下限（電圧値Ｖ１１の絶対値であり、図２０参照）よりも大きくてもよい。第１立ち上がり電圧値Ｖ６１１は、テラヘルツ素子５がテラヘルツ波を発振する電圧領域Ｒ１１における値の絶対値の上限（電圧値Ｖ１２の絶対値であり、図２０参照）よりも大きくてもよい。電圧値Ｖ１１の絶対値は、たとえば、０．３〜０．５Ｖであり、電圧値Ｖ１２の絶対値は、たとえば、０．５〜０．７Ｖである。第１立ち上がり電圧値Ｖ６１１の絶対値は、たとえば、０．４〜０．９Ｖである。第１降伏電圧値Ｖ６１２の絶対値は、たとえば、２〜８Ｖである。
図１５に示すように、第２整流素子６２は、テラヘルツ素子５と電気的に並列接続されている。第２整流素子６２は、たとえばダイオードである。このようなダイオードの具体例は、ツェナーダイオード、ショットキーダイオード、および発光ダイオードを含む。第２整流素子６２は、第１端子６２Ａおよび第２端子６２Ｂを含む。第２整流素子６２において、第１端子６２Ａから第２端子６２Ｂに向かう電気的な方向が順方向である。通常の使用では、第２整流素子６２において、第１端子６２Ａから第２端子６２Ｂに向かって電流が流れやすく、第２端子６２Ｂから第１端子６２Ａに向かって電流は流れにくい。
図１７は、第１実施形態の第２整流素子の一例の断面図である。図１７に示すように、第２整流素子６２は、第１半導体層６２１および第２半導体層６２２を含む。第２半導体層６２１および第２半導体層６２２は互いに積層されている。第１半導体層６２１は第１の導電型を有し、第２半導体層６２２は第１の導電型とは反対の第２の導電型を有する。第１の導電型がｐ型であるとき第２の導電型はｎ型である。第２の導電型がｎ型であるとき第１の導電型はｐ型である。
図１８は、第２整流素子６２の電流電圧特性を示す。同図では、第１端子６２Ａから第２端子６２Ｂに電流が流れる方向を正方向としている。同図に示すように、第２整流素子６２の第２立ち上がり電圧値Ｖ６２１の絶対値は、第２整流素子６２の第２降伏電圧値Ｖ
６２２の絶対値よりも小さい。第２立ち上がり電圧値Ｖ６２１は、テラヘルツ素子５がテラヘルツ波を発振する電圧領域Ｒ１１における値の絶対値の下限（電圧値Ｖ１１の絶対値であり、図２０参照）よりも大きくてもよい。第２立ち上がり電圧値Ｖ６２１は、テラヘルツ素子５がテラヘルツ波を発振する電圧領域Ｒ１１における値の絶対値の上限（電圧値Ｖ１２の絶対値であり、図２０参照）よりも大きくてもよい。第２立ち上がり電圧値Ｖ６２１の絶対値は、たとえば、０．４〜０．９Ｖである。第２降伏電圧値Ｖ６２２の絶対値は、たとえば、２〜８Ｖである。
図１５に示すように、第１整流素子６１の第１端子６１Ａは、第２整流素子６２の第２端子６２Ｂに導通している。第１整流素子６１の第２端子６１Ｂは、第２整流素子６２の第１端子６２Ａに導通している。したがって、第１整流素子６１および第２整流素子６２からなる合成素子の電流電圧特性は、図２１に示すようになる。図２１に示すように、第１端子６１Ａから第２端子６１Ｂに電流が向かう方向を正方向とした場合、第１立ち上がり電圧値Ｖ６１１において、電流電圧曲線が急激に立ち上り、また、第２立ち上がり電圧値Ｖ６２１の絶対値の負の値において、電流電圧曲線は急激に降下する。
第１整流素子６１および第２整流素子６２の具体例構造の一例について説明する。図２２は、図２の領域ＸＸＩＩの部分拡大図である。図２３は、図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う２つの断面図を含む、テラヘルツ素子、第１整流素子、第２整流素子の回路図である。
図２、図２２、図２３に示す例においては、第１整流素子６１および第２整流素子６２はいずれも、半導体基板１上に形成されている。第１整流素子６１および第２整流素子６２は各々、第１導電体層２（図２２、図２３に示す例では第１電極２５）および第２導電体層３（図２２、図２３に示す例では第２電極３５）の間に電気的に介在している。図２３に示すように、半導体基板１上には、半導体層７１（第１半導体層）および半導体層７２（第２半導体層）が形成されている。半導体層７１および半導体層７２は互いに積層されている。半導体層７１は第１導電型を有し、半導体層７２は第１導電型とは反対の第２導電型を有する。半導体層７１は、たとえば、第１整流素子６１の第１半導体層６１１、および、第２整流素子６２の第１半導体層６２１を構成しうる。半導体層７２は、第１整流素子６１の第２半導体層６１２、および、第２整流素子６２の第２半導体層６２２を構成しうる。
図２３に示すように、第１導電体層２（より具体的には第１電極２５）は、部位２５６、２５７を有し、第２導電体層３（より具体的には第２電極３５）は部位３５６、３５７を有する。部位２５６、３５７は、半導体層７１に接しており、部位２５７、３５６は、半導体層７２に接している。そして、同図に示す例においては、部位２５６が、第１整流素子６１の第１端子６１Ａを構成し、第２電極３５６が第１整流素子６１の第２端子６１Ｂを構成しうる。同図に示す例においては、部位２５７が第２整流素子６２の第２端子６２Ｂを構成し、部位３５７が第２整流素子６２の第１端子６２Ａを構成しうる。
図２２、図２３では、第１電極２５および第２電極３５の間に第１整流素子６１および第２整流素子６２が形成された例を示したが、第１導電体層２における第１電極２５以外の部位と、第２導電体層３における第２電極３５以外の部位との間に、第１整流素子６１および第２電極３５が形成されていてもよい。本開示では第１整流素子６１および第２整流素子６２の２つの整流素子が形成された例を示しているが、第１整流素子６１および第２整流素子６２の１つのみが形成されていてもよい。本開示では第１整流素子６１および第２整流素子６２の２つの整流素子が形成された例を示しているが、第１整流素子６１および第２整流素子６２に加え、テラヘルツ素子５に電気的に直列あるいは並列に接続された追加の素子が配置されていてもよい。
図２４は、第１実施形態のテラヘルツ装置の断面図である。図２４に示す支持体８には半導体部品Ｂ１が配置されている。支持体８は、基板８１および導電体層８２を含む。配線基板８１は、たとえばガラスエポキシ基板である。配線基板８１には、半導体部品Ｂ１が配置されている。導電体層８２は、配線基板８１に形成されている。導電体層８２は、第１導電エレメント８２１および第２導電エレメント８２２を含む。第１導電エレメント８２１および第２導電エレメント８２２は互いに離間している。支持体８は、ガラスエポキシ基板を備えていなくてもよい。支持体８は、リードフレームに由来する１または複数のリードを備えていてもよい。
樹脂部８５は、配線基板８１に配置されている。樹脂部８５は、たとえばエポキシ樹脂よりなる。樹脂部８５は、表面８５３を有する。表面８５３は、配線基板８１の厚さ方向（本実施形態では半導体基板１の厚さ方向Ｚ１と一致する）の一方を向いている。樹脂部８５には、半導体部品Ｂ１が収容された空間８５１が形成されている。空間８５１は、第１側面８５１Ａおよび第２側面８５１Ｂを有する。第１側面８５１Ａは、方向Ｚ１に対し傾斜している。第２側面８５１Ｂは、厚さ方向Ｚ１において、第１側面８５１Ａおよび配線基板８１の間に位置する。第２側面８５１Ｂは配線基板８１の厚さ方向Ｚ１に沿って延びている。厚さ方向Ｚ１における、第２側面８５１Ｂの寸法は、厚さ方向Ｚ１における、テラヘルツ素子Ｂ１の寸法よりも、大きい。
金属層８６は、第１側面８５１Ａに配置されているとよい。金属層８６は、第２側面８５１Ｂにも配置されていてもよい。金属層８６は、金属がめっきされた層であるとよい。金属層８６は、テラヘルツ波をより効率的に反射する。ワイヤ８７１，８７１は、半導体部品Ｂ１と配線基板８１（より厳密には導電体層８２）に接合されている。ワイヤ８７１は、半導体部品Ｂ１の第１電極２５と、導電体層８２における第１導電エレメント８２１とに接合されている。ワイヤ８７２は、半導体部品Ｂ１の第２電極３５と、導電体層８２における第２導電エレメント８２２とに接合されている。図示した例とは異なり、第１側面８５１Ａおよび第２側面８５１Ｂは金属により構成されていてもよい。
次に、本実施形態の作用効果について説明する。
本実施形態においては、図１５に示したように、テラヘルツ装置Ａ１は、テラヘルツ素子５と電気的に並列接続された第１整流素子６１を備える。このような構成によると、テラヘルツ素子５の両端に、たとえば静電気等によって大電圧が印加されたとしても、第１整流素子６１を経由して電流を流すことが可能となる。これにより、テラヘルツ素子５に大電流が流れることを抑制できるため、テラヘルツ素子５が静電気等によって故障することを回避しうる。
本実施形態においては、図１５に示したように、テラヘルツ装置Ａ１は、テラヘルツ素子５と第１整流素子６１とのいずれにも電気的に並列接続された第２整流素子６２を備える。このような構成によると、上述したのと同様の理由により、テラヘルツ素子５が静電気等によって故障することを回避しうる。
本実施形態においては、第１整流素子６１において、第１端子６１Ａから第２端子６１Ｂに向かう電気的な方向が順方向である。第２整流素子６２において、第１端子６２Ａから第２端子６２Ｂに向かう電気的な方向が順方向である。第１整流素子６１の第１端子６１Ａは、第２整流素子６２の第２端子６２Ｂに導通している。このような構成によると、第２端子６１Ｂに対する第１端子６１Ａの電圧が正となる非常に高い電圧が、テラヘルツ素子５の両端に印加された場合には、第１端子６１Ａから第２端子６１Ｂに向かって第１
整流素子６１を介して電流が流れる。第２端子６１Ｂに対する第１端子６１Ａの電圧が負となる非常に高い電圧が、テラヘルツ素子５の両端に印加された場合には、第１端子６２Ａから第２端子６２Ｂに向かって第２整流素子６２を介して電流が流れる。これにより、テラヘルツ素子５に印加されうる電圧の正負に関わらず、テラヘルツ素子５に過大な電流が流れる可能性を低減できる。したがって、より効果的に、テラヘルツ素子５が静電気等によって故障することを回避しうる。
本実施形態においては、第１整流素子６１および第２整流素子６２はいずれも、半導体基板１上に形成されている。このような構成は、半導体基板１の大型化を招くことを極力回避しつつ実現しうる。したがって、本実施形態は、テラヘルツ装置Ａ１の大型化を回避するのに適する。
＜変形例＞
以下の説明では、上記と同一または類似の構成については上記と同一の符号を付し、説明を適宜省略する。
以下の変形例の各構成は、図２５に示すように、第１整流素子６１および第２整流素子６２が、半導体基板１上に形成されていない点において、図２に示した構成と異なり、その他の点は略同様であるから説明を省略する。テラヘルツ素子５、第１整流素子６１、および第２整流素子６２の電気的な配置は、図１５に示したものである。以下の変形例の各構成は、上記実施形態における、図２２、図２３以外の図面に関する説明を適用できる。
図２６は、第１実施形態の第１変形例のテラヘルツ装置の平面図である。図２６のテラヘルツ装置Ａ２では、第１導電エレメント８２１は、第１部位８２１Ａおよび第２部位８２１Ｂを含む。第１部位８２１Ａおよび第２部位８２１Ｂの仮想上の境界を、図２６にて縦に延びる二点鎖線で示している。第１部位８２１Ａは、縁８２１Ｅを含む。第１部位８２１Ａは、図２６における縦方向に沿って延びている。第２部位８２１Ｂは、第２導電エレメント８２２に向かって第１部位８２１Ａから延び出ている。第２部位８２１Ｂは、縁８２１Ｆを含む。縁８２１Ｆは、縁８２１Ｅにつながっている。同図では、第１部位８２１Ａに、第１整流素子６１が配置されている。また、第１部位８２１Ａおよび第２部位８２１Ｂに、テラヘルツ素子５が配置されている。
図２６では、第２導電エレメント８２２は、第１部位８２２Ａおよび２つの第２部位８２２Ｂを含む。第１部位８２２Ａおよび第２部位８２２Ｂの仮想上の境界を、図２６にて縦に延びる二点鎖線で示している。第１部位８２２Ａの一部は、第２部位８２１Ｂに対向している。第１部位８２２Ａは、縁８２２Ｅを含む。第２部位８２２Ｂは、第１部位８２２Ａから第１導電エレメント８２１に向かって延び出ている。第２部位８２２Ｂは、縁８２２Ｆを含む。各第２部位８２２Ｂの一部は、第１部位８２１Ａに対向している。縁８２２Ｆは縁８２２Ｅにつながっている。図２６では、第１部位８２２Ａと２つの第２部位８２２Ｂとによって、凹部８２２Ｒが形成されている。凹部８２２Ｒには、第１導電エレメント８２１の第２部位８２１Ｂが配置されている。同図では、第１部位８２２Ａと第２部位８２２Ｂとに第２整流素子６２が配置されている。
ワイヤ８６１は、第１整流素子６１と、第２導電エレメント８２２における第２部位８２２Ｂと、に接合されている。ワイヤ８６２は、第２整流素子６２と、第２導電エレメント８２２における第２部位８２２Ｂと、に接合されている。ワイヤ８７１は、半導体部品Ｂ１と、第１導電エレメント８２１における第１部位８２１Ａと、に接合されている。ワイヤ８７２は、半導体部品Ｂ１と、第２導電エレメント８２２における第１部位８２２Ａと、に接合されている。ワイヤ８６１、８６２、８７１、８７２はいずれも、平面視において、第１部位２１および第２部位３１（本実施形態ではいずれもアンテナとして機能し
うる）に沿って延びる仮想直線ＬＬを避けて形成されている。図示の例においては、ワイヤ８６１、８６２、８７１、８７２はいずれも、平面視において、第１部位２１および第２部位３１（本実施形態ではいずれもアンテナとして機能しうる）に沿って延びる仮想直線ＬＬに交差しない。平面視において、仮想直線ＬＬを挟んで互いに反対側に、第１整流素子６１および第２整流素子６２が配置されている。
本変形例では、ワイヤ８６１、８６２、８７１、８７２はいずれも、平面視において、第１部位２１および第２部位３１（本実施形態ではいずれもアンテナとして機能しうる）に沿って延びる仮想直線ＬＬを避けて形成されている。このような構成によると、ワイヤ８６１、８６２、８７１、８７２が、テラヘルツの発振（あるいは受信）に影響を与えにくくできる。影響を与えにくくできる理由の一つとしては、たとえば、導体（すなわちワイヤ）が、第１部位２１および第２部位３１（本実施形態ではいずれもアンテナとして機能しうる）に関して形成される電磁場に影響しにくいことが、考えられる。
本変形例では、平面視において、仮想直線ＬＬを挟んで互いに反対側に、第１整流素子６１および第２整流素子６２が配置されている。このような構成によると、半導体部品Ｂ１を支持体８の平面視におけるより中心側に配置しやすい。テラヘルツの発振（あるいは受信）に影響を与えにくくしつつ、平面視における支持体８の面積をより小さくすることが可能となる。
図２７に示す変形例では、第１導電エレメント８２１および第２導電エレメント８２２の形状が一部異なる。図２７では、第２部位８２１Ｂに、第１整流素子６１が配置されている。第１部位８２１Ａおよび第２部位８２１Ｂに、半導体部品Ｂ１が配置されている。このような構成によると、第１整流素子６１を図２７におけるより右側に配置できるので、図２６に示す変形例と比較して、支持体８の平面視における小面積化を実現しうる。
図２８に示す変形例のように、第１整流素子６１および第２整流素子６２を配置してもよい。
本開示では、テラヘルツ装置が支持体および樹脂部を含むものである例を示したが、テラヘルツ装置は、本開示の半導体装置に相当するチップタイプのものであってもよい。
図２９には、別の変形例を示している。図２９に示すテラヘルツ装置Ａ１２は、部材Ｇ１０を更に備える点において、図２４に示したテラヘルツ装置Ａ１とは異なる。本変形例の構成は、図２４に示したテラヘルツ装置Ａ１以外のテラヘルツ装置と組み合わせてもよい。
図２９に示すように、部材Ｇ１０は、樹脂部８５に配置されている。部材Ｇ１０は、空間８５１に露出している。本変形例では、空間８５１は、樹脂部８５および部材Ｇ１０に規定されている。本変形例においては、樹脂部８５に形成された空間８５１には、気体が充填されている。当該気体の具体例は、たとえば、不活性気体（たとえば窒素）および空気を含む。本変形例では、部材Ｇ１０は、板状であるが、他の形状であってもよい。部材Ｇ１０は、たとえば、接合層Ｇ１２を介して、樹脂部８５に形成されていてもよい。空間８５１は、部材Ｇ１０（および接合層Ｇ１２）によって、密閉されていてもよい。図３９、図４０に示すように、部材Ｇ１０を樹脂部８５に配置しやすくするために、樹脂部８５に部材Ｇ１０をはめ込むための少なくとも１つの部位（図３９では部位８８８Ａ〜８８８Ｄ、図４０では部位８８８）を形成してもよい。
図２９に示すように、本変形例においては、部材Ｇ１０は、第１部分Ｇ１１と、第２部分Ｇ１３と、第３部分Ｇ１５とを含む。
第１部分Ｇ１１は、たとえば絶縁材料よりなる。第１部分Ｇ１１は、たとえば、基板（シートやフィルム状のものも含む）であってもよい。第１部分Ｇ１１を構成する材料は、たとえば、テラヘルツ波に対する吸収損失が低く、かつ、テラヘルツ波の透過率が高いものであることが、好ましい。たとえば、第１部分Ｇ１１を構成する基板として、低誘電率の薄膜シートや高抵抗のＳｉ基板等を用いることができる。Ｓｉ基板を用いた場合、積層構造を形成しやすい。第１部分Ｇ１１を構成する材料の他の例は、たとえば、ポリマーおよびＭｇＯを含む。ポリマーを用いる場合、たとえば、シート状に加工したものにパターンを転写することにより、第１部分Ｇ１１を形成できる。ＭｇＯを用いた場合、テラヘルツ波の吸収損失を小さく出来るメリットを享受しうる。あるいは、第１部分Ｇ１１を構成する材料として、化合物半導体（ＳｉＣ、ＧａＮ、ＧａＡｓ、ＩｎＰ、サファイヤ等）を用いてもよい。化合物半導体にドーパントを調整して、抵抗率を大きくしてもよい。
第２部分Ｇ１３は、たとえば、導電材料（たとえば金属（たとえば、Ｃｕ、Ａｌ、あるいはＡｕ等））よりなる。第２部分Ｇ１３は、テラヘルツ波に対する所望の機能を発揮しうる。具体的には、第２部分Ｇ１３は、たとえば、テラヘルツ波帯の偏光機能、周波数フィルター機能、および平面レンズ機能の少なくとも１つの機能を発揮しうる。
第２部分Ｇ１３は、複数の層を含んでいてもよい。図２９に示す例では、第２部分Ｇ１３は、Ｇ１３１、Ｇ１３２を含んでいる。複数の層Ｇ１３１、Ｇ１３２は、互いに図２９の方向Ｚ１において異なる位置に（すなわち異なる高さ位置に）配置されている。各層Ｇ１３１、Ｇ１３２が、所望の機能を発揮するとよい。また、各層Ｇ１３１、Ｇ１３２の平面視の形状や機能が互いに異なっていてもよいし、互いに同一であってもよい。図２９とは異なり、第２部分Ｇ１３が一層のみ（たとえば層Ｇ１３１のみ）の構造であってもよい。また、第２部分Ｇ１３が、３以上の層を含んでいてもよい。
第２部分Ｇ１３は、平面視において、少なくとも１つの帯状部分、少なくとも１つの環状部分、および少なくとも１つのドットの少なくともいずれかを含んでいてもよい。図３０〜図３４に、平面視の第２部分Ｇ１３の形状の具体例を示す。図２９に示す各層Ｇ１３１、Ｇ１３２が、後述の図３０〜図３４のいずれかの形状を有していてもよい。
図３０に示す第２部分Ｇ１３は、平面視において、複数の帯状部分（すなわち、スリット構造）を有している。図３０に示す第２部分Ｇ１３により発揮されうる機能は、たとえば、テラヘルツ波帯の偏光機能や周波数フィルター機能である。図３１に示す第２部分Ｇ１３は、平面視において、複数の環状部分（すなわち、リング構造）を有している。図３１に示す第２部分Ｇ１３により発揮されうる機能は、たとえば、アンテナ機能や集光機能である。図３２に示す第２部分Ｇ１３は、平面視において、複数のドット（すなわち、ドット構造）を有している。図３２に示す第２部分Ｇ１３により発揮されうる機能は、たとえば、ビームパターン制御機能や二次元共振器機能である。その他、第２部分Ｇ１３の平面視の形状が、図３３や図３４に示すものであってもよい。
図２９に示すように、第３部分Ｇ１５は、第２部分Ｇ１３上に配置されている。第３部分Ｇ１５は、たとえば絶縁材料よりなる。このような絶縁材料の具体例は、たとえば、ＳｉＯ2、ＳｉＮ、樹脂、および、ポリマーを含む。図２９に示すように、第３部分Ｇ１５は、複数の層Ｇ１５１、Ｇ１５２を含んでいてもよい。複数の層Ｇ１５１、Ｇ１５２は互いに積層されている。
図２９に示す、部材Ｇ１０と半導体部品Ｂ１との離間距離ＬＬは、たとえば、半導体部品Ｂ１からのテラヘルツ波の１波長（存在する空間中の実効波長）よりも小さくてもよい。離間距離ＬＬが半導体部品Ｂ１からのテラヘルツ波の１波長（存在する空間中の実効波長）よりも小さい場合、近接場のカップリングを用いることで、半導体部品Ｂ１からのテラヘルツ波を適切に外部へと放出させうる。たとえば、半導体部品Ｂ１が空気中に存在する場合には、１波長は１ｍｍ程度であるため、離間距離ＬＬは１ｍｍよりも小さくてもよい。
図３５〜図３８を用いて、部材Ｇ１０の製造方法につき簡単に説明する。まず、図３５に示すように、第１部分Ｇ１１に、第２部分Ｇ１３の層Ｇ１３１を形成する。層Ｇ１３１は金属よりなっていてもよい。層Ｇ１３１は、たとえばパターンニングにより形成されうる。次に、図３６に示すように、第３部分Ｇ１５の層Ｇ１５１を形成する。層Ｇ１５１は、たとえば、絶縁材料を層Ｇ１３１上に形成した後に、表面研磨することにより形成されうる。なお、当該表面研磨が行われなくてもよい。次に、図３５および図３６を用いて説明したのと同様に、図３７、図３８に示すように、層Ｇ１３２および層Ｇ１５２を順次形成する。その後、ダイシングを行うことにより、図３８に示す部材Ｇ１０が製造される。
図４１には、本変形例の装置の平面図を示している。同図に示す装置は、図２６に示した構成と、図３０に示した構成と、を組み合わせたものである。図４１においては、半導体装置Ｂ１の中心点Ｃ１１と、第２部分Ｇ１３の対称点Ｃ１２（平面視において、対称点Ｃ１２について第２部分Ｇ１３が点対称となっている）とが一致している。
図４１に示したものとは異なり、図２６に示した構成と、図３１〜３４のいずれかに示した構成と、を組み合わせてもよい。図４２〜図４５は、それぞれ、図２６に示した構成と、図３１〜３４に示した構成と、を組み合わせたものである。図４２〜図４５においても、半導体装置Ｂ１の中心点Ｃ１１と、第２部分Ｇ１３の対称点Ｃ１２（平面視において、対称点Ｃ１２について第２部分Ｇ１３が点対称となっている）とが一致している。
図２９に示す変形例では、樹脂部８５に形成された空間８５１には、気体が充填されている。このような構成によると、空間８５１に樹脂が充填されている場合と比べて、テラヘルツ波が樹脂を透過する際に減衰することを、抑制できる。また、本変形例によると、樹脂が半導体部品Ｂ１に付着することにより、境界条件が変化してしまいチップ基板内での共振モードに影響する問題の発生を低減あるいは防止できる。
本変形例においては、第２部分Ｇ１３は導電材料よりなる。このような構成によると、第２部分Ｇ１３に、テラヘルツ波に対する所望の機能を発揮させることが可能となる。これにより、より好適なテラヘルツ装置が提供されうる。また、第２部分Ｇ１３は、複数の層Ｇ１３１を含んでいてもよい。この場合には、複数の層Ｇ１３１に、たとえば、異なる機能を発揮させることが可能となる。
本開示は、上述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
本開示は以下の付記に関する実施形態を含む。
［付記１］
半導体基板と、
前記半導体基板上に配置されたテラヘルツ素子と、
前記テラヘルツ素子と電気的に並列接続された第１整流素子と、を備える、テラヘルツ装置。
［付記２］
前記テラヘルツ素子と前記第１整流素子とのいずれにも電気的に並列接続された第２整流素子を更に備える、付記１に記載のテラヘルツ装置。
［付記３］
前記第１整流素子および前記第２整流素子は各々、第１端子および第２端子を含み、前記第１整流素子および前記第２整流素子の各々において、前記第１端子から前記第２端子に向かう電気的な方向が順方向であり、
前記第１整流素子の前記第１端子は、前記第２整流素子の前記第２端子に導通している、付記２に記載のテラヘルツ装置。
［付記４］
前記第１整流素子は、第１立ち上がり電圧値および第１降伏電圧値を有し、前記第２整流素子は、第２立ち上がり電圧値および第２降伏電圧値を有し、
前記第１立ち上がり電圧値の絶対値は、前記第１降伏電圧値の絶対値よりも小さく、
前記第２立ち上がり電圧値の絶対値は、前記第２降伏電圧値の絶対値よりも小さく、
前記第１立ち上がり電圧値および前記第２立ち上がり電圧値は、前記テラヘルツ素子がテラヘルツ波を発振する電圧領域における値の絶対値の下限よりも、大きい、付記２または付記３に記載のテラヘルツ装置。
［付記５］
前記第１立ち上がり電圧値および前記第２立ち上がり電圧値は、前記テラヘルツ素子がテラヘルツ波を発振する電圧領域における値の絶対値の上限よりも、大きい、付記４に記載のテラヘルツ装置。
［付記６］
前記半導体基板上に各々形成され、互いに絶縁された第１導電体層および第２導電体層を更に備え、
前記第１整流素子および前記第２整流素子はいずれも、前記半導体基板上に形成され、且つ、前記第１導電体層および前記第２導電体層の間に電気的に介在している、付記２ないし付記５のいずれかに記載のテラヘルツ装置。
［付記７］
前記半導体基板上に各々形成され、且つ、互いに積層された第１半導体層および第２半導体層を更に備え、
前記第１半導体層は、第１導電型を有し、前記第２半導体層は、前記第１導電型とは反対の第２導電型を有し、
前記第１整流素子の前記第１端子と、前記第２整流素子の前記第２端子とは、前記第１導電体層によって構成され、
前記第１整流素子の前記第２端子と、前記第２整流素子の前記第１端子とは、前記第２導電体層によって構成されている、付記６に記載のテラヘルツ装置。
［付記８］
互いに絶縁された第１導電部位および第２導電部位を更に備え、
前記テラヘルツ素子は、前記第１導電部位および前記第２導電部位の間に電気的に介在しており、
前記第１導電部位は、平面視において、前記テラヘルツ素子の位置する側から第１方向に沿って延びており、前記第２導電部位は、平面視において、前記テラヘルツ素子の位置する側から第１方向とは反対方向に沿って延びている、付記２ないし付記５のいずれかに記載のテラヘルツ装置。
［付記９］
前記半導体基板が配置された支持体を更に備え、
前記テラヘルツ素子および前記支持体に接合された第１ワイヤを更に備え、
前記第１ワイヤは、平面視において、前記第１導電部位に沿って延びる仮想直線を避けて形成されている、付記８に記載のテラヘルツ装置。
［付記１０］
前記テラヘルツ素子および前記支持体に接合された第２ワイヤを更に備え、
前記第２ワイヤは、平面視において、前記仮想直線を避けて形成されている、付記９に記載のテラヘルツ装置。
［付記１１］
前記第１整流素子および前記第２整流素子は、平面視において、前記仮想直線を挟んで互いに反対側に配置されている、付記９または付記１０に記載のテラヘルツ装置。
［付記１２］
前記支持体は、互いに絶縁された第１導電エレメントおよび第２導電エレメントを含み、
前記テラヘルツ装置および前記第１整流素子は、前記第１導電エレメントに配置されており、前記第２整流素子は、前記第２導電エレメントに配置されている、付記８ないし付記１１のいずれかに記載のテラヘルツ装置。
［付記１３］
前記第１導電エレメントは、第１部位と、前記第２導電エレメントに向かって前記第１部位から延び出る第２部位と、を含み、
前記テラヘルツ装置は、前記第１導電エレメントにおける前記第２部位に配置されている、付記１２に記載のテラヘルツ装置。
［付記１４］
前記第１整流素子は、前記第１導電エレメントの前記第２部位に配置されている、付記１３に記載のテラヘルツ装置。
［付記１５］
前記第２導電エレメントは、前記第１部位に対向する部位を含み、前記第２整流素子は、前記第２導電エレメントにおける前記部位に配置されている、付記１３または付記１４に記載のテラヘルツ装置。
［付記１６］
前記テラヘルツ素子を包囲する空間が形成された樹脂部と、
前記樹脂部に配置され、前記空隙に露出した部材と、を更に備え、
前記空間には、気体が充填されている、付記１ないし付記１５のいずれかに記載のテラヘルツ装置。
［付記１７］
前記部材は、前記樹脂部に配置された第１部分と、前記第１部分に配置された第２部分と、を含み、
前記第２部分は、導電材料よりなる、付記１６に記載のテラヘルツ装置。
［付記１８］
前記第２部分は、少なくとも１つの帯状部分、少なくとも１つの環状部分、および少なくとも１つのドットの少なくともいずれかを含む、付記１７に記載のテラヘルツ装置。
１ 半導体基板
１１ 表面
１３１ 縁
１３２ 縁
１３３ 縁
１３４ 縁
２ 第１導電体層
２１ 第１部位
２１４ 第１導電部
２１５ 第２導電部
２１７ 第１コンタクト部
２２ 第１インダクタンス部
２３ 第１キャパシタ部
２５ 第１電極
２５１ 縁
２５２ 縁
２５３ 縁
２５４ 縁
２５６ 部位
２５７ 部位
３ 第２導電体層
３１ 第２部位
３２ 第２インダクタンス部
３３ 第２キャパシタ部
３５ 第２電極
３５１ 縁
３５２ 縁
３５３ 縁
３５４ 縁
３５７ 部位
３５８ 部位
４ 絶縁層
５ テラヘルツ素子
６１ 第１整流素子
６１１ 第１半導体層
６１２ 第２半導体層
６１Ａ 第１端子
６１Ｂ 第２端子
６２ 第２整流素子
６２１ 第１半導体層
６２２ 第２半導体層
６２Ａ 第１端子
６２Ｂ 第２端子
７１、７２ 半導体層
８ 支持体
８１ 基板
８２ 導電体層
８２１ 第１導電エレメント
８２１Ａ 第１部位
８２１Ｂ 第２部位
８２１Ｅ 縁
８２１Ｆ 縁
８２２ 第２導電エレメント
８２２Ａ 第１部位
８２２Ｂ 第２部位
８２２Ｅ 縁
８２２Ｆ 縁
８２２Ｒ 凹部
８５ 樹脂部
８６ 金属部
８６１ ワイヤ
８６２ ワイヤ
８７１ ワイヤ
８７２ ワイヤ
Ａ１、Ａ２ テラヘルツ装置
Ｂ１〜Ｂ４ 半導体部品
ＬＬ 仮想直線
Ｒ１１ 領域
Ｖ１１、Ｖ１２ 電圧値
Ｖ６１１ 第１立ち上がり電圧値
Ｖ６１２ 第１降伏電圧値
Ｖ６２１ 第２立ち上がり電圧値
Ｖ６２２ 第２降伏電圧値
Ｘ１ 第１方向
Ｘ２ 第２方向
Ｘ３ 第３方向
Ｘ４ 第４方向
Ｚ１ 厚さ方向

Claims (18)

  1. 半導体基板と、
    前記半導体基板上に配置されたテラヘルツ素子と、
    前記テラヘルツ素子と電気的に並列接続された第１整流素子と、を備える、テラヘルツ装置。
  2. 前記テラヘルツ素子と前記第１整流素子とのいずれにも電気的に並列接続された第２整流素子を更に備える、請求項１に記載のテラヘルツ装置。
  3. 前記第１整流素子および前記第２整流素子は各々、第１端子および第２端子を含み、前記第１整流素子および前記第２整流素子の各々において、前記第１端子から前記第２端子に向かう電気的な方向が順方向であり、
    前記第１整流素子の前記第１端子は、前記第２整流素子の前記第２端子に導通している、請求項２に記載のテラヘルツ装置。
  4. 前記第１整流素子は、第１立ち上がり電圧値および第１降伏電圧値を有し、前記第２整流素子は、第２立ち上がり電圧値および第２降伏電圧値を有し、
    前記第１立ち上がり電圧値の絶対値は、前記第１降伏電圧値の絶対値よりも小さく、
    前記第２立ち上がり電圧値の絶対値は、前記第２降伏電圧値の絶対値よりも小さく、
    前記第１立ち上がり電圧値および前記第２立ち上がり電圧値は、前記テラヘルツ素子がテラヘルツ波を発振する電圧領域における値の絶対値の下限よりも、大きい、請求項２または請求項３に記載のテラヘルツ装置。
  5. 前記第１立ち上がり電圧値および前記第２立ち上がり電圧値は、前記テラヘルツ素子がテラヘルツ波を発振する電圧領域における値の絶対値の上限よりも、大きい、請求項４に記載のテラヘルツ装置。
  6. 前記半導体基板上に各々形成され、互いに絶縁された第１導電体層および第２導電体層を更に備え、
    前記第１整流素子および前記第２整流素子はいずれも、前記半導体基板上に形成され、且つ、前記第１導電体層および前記第２導電体層の間に電気的に介在している、請求項２ないし請求項５のいずれかに記載のテラヘルツ装置。
  7. 前記半導体基板上に各々形成され、且つ、互いに積層された第１半導体層および第２半導体層を更に備え、
    前記第１半導体層は、第１導電型を有し、前記第２半導体層は、前記第１導電型とは反対の第２導電型を有し、
    前記第１整流素子の前記第１端子と、前記第２整流素子の前記第２端子とは、前記第１導電体層によって構成され、
    前記第１整流素子の前記第２端子と、前記第２整流素子の前記第１端子とは、前記第２導電体層によって構成されている、請求項６に記載のテラヘルツ装置。
  8. 互いに絶縁された第１導電部位および第２導電部位を更に備え、
    前記テラヘルツ素子は、前記第１導電部位および前記第２導電部位の間に電気的に介在しており、
    前記第１導電部位は、平面視において、前記テラヘルツ素子の位置する側から第１方向に沿って延びており、前記第２導電部位は、平面視において、前記テラヘルツ素子の位置する側から第１方向とは反対方向に沿って延びている、請求項２ないし請求項５のいずれかに記載のテラヘルツ装置。
  9. 前記半導体基板が配置された支持体を更に備え、
    前記テラヘルツ素子および前記支持体に接合された第１ワイヤを更に備え、
    前記第１ワイヤは、平面視において、前記第１導電部位に沿って延びる仮想直線を避けて形成されている、請求項８に記載のテラヘルツ装置。
  10. 前記テラヘルツ素子および前記支持体に接合された第２ワイヤを更に備え、
    前記第２ワイヤは、平面視において、前記仮想直線を避けて形成されている、請求項９に記載のテラヘルツ装置。
  11. 前記第１整流素子および前記第２整流素子は、平面視において、前記仮想直線を挟んで互いに反対側に配置されている、請求項９または請求項１０に記載のテラヘルツ装置。
  12. 前記支持体は、互いに絶縁された第１導電エレメントおよび第２導電エレメントを含み、
    前記テラヘルツ装置および前記第１整流素子は、前記第１導電エレメントに配置されており、前記第２整流素子は、前記第２導電エレメントに配置されている、請求項８ないし請求項１１のいずれかに記載のテラヘルツ装置。
  13. 前記第１導電エレメントは、第１部位と、前記第２導電エレメントに向かって前記第１部位から延び出る第２部位と、を含み、
    前記テラヘルツ装置は、前記第１導電エレメントにおける前記第２部位に配置されている、請求項１２に記載のテラヘルツ装置。
  14. 前記第１整流素子は、前記第１導電エレメントの前記第２部位に配置されている、請求項１３に記載のテラヘルツ装置。
  15. 前記第２導電エレメントは、前記第１部位に対向する部位を含み、前記第２整流素子は、前記第２導電エレメントにおける前記部位に配置されている、請求項１３または請求項１４に記載のテラヘルツ装置。
  16. 前記テラヘルツ素子を包囲する空間が形成された樹脂部と、
    前記樹脂部に配置され、前記空隙に露出した部材と、を更に備え、
    前記空間には、気体が充填されている、請求項１ないし請求項１５のいずれかに記載のテラヘルツ装置。
  17. 前記部材は、前記樹脂部に配置された第１部分と、前記第１部分に配置された第２部分と、を含み、
    前記第２部分は、導電材料よりなる、請求項１６に記載のテラヘルツ装置。
  18. 前記第２部分は、少なくとも１つの帯状部分、少なくとも１つの環状部分、および少なくとも１つのドットの少なくともいずれかを含む、請求項１７に記載のテラヘルツ装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114503360A (zh) * 2019-10-10 2022-05-13 罗姆股份有限公司 太赫兹装置
RU2790304C1 (ru) * 2022-06-07 2023-02-16 Федеральное государственное бюджетное учреждение науки Физико-технологический институт имени К.А. Валиева Российской академии наук Пролетный диод с переменной инжекцией для генерации и детектирования терагерцового излучения

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005055366A1 (ja) * 2003-11-14 2005-06-16 Hitachi, Ltd. 車載用レーダ
JP2010206683A (ja) * 2009-03-05 2010-09-16 Japan Radio Co Ltd 平面アンテナ
JP2015180049A (ja) * 2014-02-28 2015-10-08 キヤノン株式会社 発振素子、及びこれを用いた発振器
JP2017069678A (ja) * 2015-09-29 2017-04-06 トッパン・フォームズ株式会社 電子機器及びその設計方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5527570B2 (ja) 2007-09-07 2014-06-18 国立大学法人 香川大学 テラヘルツ光源
JP2010135520A (ja) * 2008-12-03 2010-06-17 Panasonic Corp テラヘルツ受信素子
JP5441470B2 (ja) * 2009-03-27 2014-03-12 キヤノン株式会社 共振器
JP6099114B2 (ja) * 2011-06-14 2017-03-22 ローム株式会社 無線伝送装置
US9331397B2 (en) * 2013-03-18 2016-05-03 Apple Inc. Tunable antenna with slot-based parasitic element

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005055366A1 (ja) * 2003-11-14 2005-06-16 Hitachi, Ltd. 車載用レーダ
JP2010206683A (ja) * 2009-03-05 2010-09-16 Japan Radio Co Ltd 平面アンテナ
JP2015180049A (ja) * 2014-02-28 2015-10-08 キヤノン株式会社 発振素子、及びこれを用いた発振器
JP2017069678A (ja) * 2015-09-29 2017-04-06 トッパン・フォームズ株式会社 電子機器及びその設計方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114503360A (zh) * 2019-10-10 2022-05-13 罗姆股份有限公司 太赫兹装置
CN114503360B (zh) * 2019-10-10 2023-11-03 罗姆股份有限公司 太赫兹装置
RU2790304C1 (ru) * 2022-06-07 2023-02-16 Федеральное государственное бюджетное учреждение науки Физико-технологический институт имени К.А. Валиева Российской академии наук Пролетный диод с переменной инжекцией для генерации и детектирования терагерцового излучения

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