JP2019074823A - Interrupt control device - Google Patents
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Abstract
Description
本発明は、割り込み制御装置に関する。 The present invention relates to an interrupt control device.
プロセッサユニット及びその周辺モジュールにより構成されるコンピュータシステムにおいて、周辺モジュールが割り込み通知をプロセッサユニットに通知する場合、周辺モジュールとプロセッサユニット間を割り込み信号で接続する。この割り込み信号を検知したプロセッサユニットは、割り込み要因を判別し、その割り込み通知に応じた手続き処理を行う。またレベル信号出力の割り込み通知は、一旦信号がアサートさると出力が解除されるまでプロセッサユニットにて割り込み通知として検知され続ける。このためプロセッサユニットが割り込み信号を検知した場合は、速やかに周辺モジュールからのレベル信号出力を解除する必要がある。このためプロセッサユニットは周辺モジュールに対し、割り込み信号出力の解除を指示する。このような指示は多くの場合、周辺モジュールが内蔵するレジスタファイルに対するプロセッサユニットからの読み書き操作によって行われる。 In a computer system configured of a processor unit and its peripheral modules, when the peripheral module notifies the processor unit of interrupt notification, the peripheral module and the processor unit are connected by an interrupt signal. The processor unit that has detected this interrupt signal determines the cause of the interrupt, and performs procedure processing according to the interrupt notification. Further, interrupt notification of level signal output continues to be detected as interrupt notification by the processor unit until the output is released once the signal is asserted. Therefore, when the processor unit detects an interrupt signal, it is necessary to immediately release the level signal output from the peripheral module. Therefore, the processor unit instructs the peripheral module to release the interrupt signal output. Such an instruction is often performed by a read / write operation from a processor unit to a register file incorporated in a peripheral module.
一般的なコンピュータシステムでは、上記のような手順で割り込み処理が行われるが、プロセッサユニットからの周辺モジュールのレジスタファイルへのアクセスがプロセッサユニットの処理負荷を上げ、且つ割り込み検知から割り込み解除までの所要時間、すなわち割り込みレイテンシを増加させる原因になる。 In a general computer system, interrupt processing is performed according to the above procedure, but access from the processor unit to the register file of the peripheral module increases the processing load of the processor unit, and it is necessary from interrupt detection to interrupt release. It causes time, ie, an increase in interrupt latency.
また、パルス信号出力の割り込み通知は信号のエッジでアサートを通知するため、割り込み解除の処理は必要ないが、プロセッサユニットが割り込み禁止中等の原因で取りこぼしが発生する可能性がある。 Further, since the interrupt notification of the pulse signal output is notified of the assertion at the edge of the signal, the interrupt release process is not necessary, but there is a possibility that a drop may occur due to the processor unit being disabled.
特許文献１には割り込み要求を監視し取りこぼしなく処理を行う方法が開示されている。 Patent Document 1 discloses a method of monitoring an interrupt request and performing processing without missing it.
しかしながら、上述の特許文献１に開示された従来技術では、待ち行列がＭＰＵの外部で実施されている。そのためＭＰＵが割り込みの完了を外部に伝える必要がある。ＭＰＵと周辺回路とでは周波数差が大きいため、レイテンシが増加する可能性がある。 However, in the prior art disclosed in the above-mentioned Patent Document 1, the queue is implemented outside the MPU. Therefore, the MPU needs to notify the completion of the interrupt to the outside. Since the frequency difference between the MPU and the peripheral circuit is large, the latency may increase.
そこで、本発明の目的は、割り込み要因クリアに要するプロセッサのサイクルを無くし、かつ割り込みが消失されることを防止可能な割り込み制御装置を提供することにある。 Therefore, an object of the present invention is to provide an interrupt control device capable of eliminating the processor cycle required for clearing the interrupt factor and preventing the disappearance of the interrupt.
上記目的を達成するために、本発明に係る割り込み制御装置は、
１つ以上の周辺回路から割り込み信号である第一の割り込み信号を受信し、受信した前記第一の割り込み信号を第二の割り込み信号として出力する割り込みコントローラと、
前記第二の割り込み信号を受信し、割り込み処理を実行するプロセッサユニットと、
を備え、
前記割り込みコントローラは、前記第一の割り込み信号を出力した前記周辺回路を特定するための情報を割り込み要因として保持する割り込み要因保持手段と、前記割り込み要因をプロセッサユニットに提示する割り込み要因提示手段と、前記第一の割り込み信号をパルス形式に成形し、前記第二の割り込み信号として前記プロセッサユニットへ出力する割り込み信号生成手段と、
を有し、
前記プロセッサユニットは、前記第二の割り込み信号のエッジを検出するエッジ検出手段と、前記エッジ検出手段で検出したエッジの数をカウントするカウント保持手段と、前記カウント保持手段の保持するカウント数が０より大きい場合に割り込み処理を実行し、前記割り込み処理が完了した場合に前記カウント保持手段のカウント値をデクリメントする割り込み処理制御手段と、
を有することを特徴とする。
In order to achieve the above object, an interrupt control device according to the present invention is:
An interrupt controller that receives a first interrupt signal that is an interrupt signal from one or more peripheral circuits and outputs the received first interrupt signal as a second interrupt signal;
A processor unit that receives the second interrupt signal and executes interrupt processing;
Equipped with
The interrupt controller holds, as an interrupt factor, information for identifying the peripheral circuit that has output the first interrupt signal, and an interrupt factor presenting unit that presents the interrupt factor to the processor unit. Interrupt signal generating means for shaping the first interrupt signal into a pulse format and outputting the first interrupt signal as the second interrupt signal to the processor unit;
Have
The processor unit includes edge detection means for detecting an edge of the second interrupt signal, count holding means for counting the number of edges detected by the edge detection means, and the count number held by the count holding means is zero. Interrupt processing control means for executing interrupt processing when the interrupt processing is larger and decrementing the count value of the count holding means when the interrupt processing is completed;
It is characterized by having.
本発明によれば、割り込み要因クリアに要するプロセッサのサイクルを無くし、かつ割り込みが消失されることを防止可能な割り込み制御装置を提供することができる。 According to the present invention, it is possible to provide an interrupt control device capable of eliminating the processor cycle required for clearing the interrupt factor and preventing the disappearance of the interrupt.
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.
以下、図１〜２を用いて第１の実施形態について説明する。割り込み制御装置の構成を図１に示す。 The first embodiment will be described below with reference to FIGS. The configuration of the interrupt control device is shown in FIG.
図１において、割り込みシステム１００は、第一の割り込み信号１０１を外部入力とし、割り込みコントローラ１１０、プロセッサユニット１２０を有する。第二の割り込み信号１０２は割り込みコントローラ１１０から出力され、プロセッサユニット１２０へ入力される信号である。システムバス１０３はプロセッサユニット１２０が割り込みコントローラ１１０のレジスタへアクセスする際に使用されるバスである。 In FIG. 1, an interrupt system 100 has a first interrupt signal 101 as an external input, and has an interrupt controller 110 and a processor unit 120. The second interrupt signal 102 is a signal output from the interrupt controller 110 and input to the processor unit 120. The system bus 103 is a bus used when the processor unit 120 accesses the registers of the interrupt controller 110.
第一の割り込み信号１０１は割り込みシステム１００の外部にある周辺回路からの割り込み信号である。以下、周辺回路Ａ（不図示）、周辺回路Ｂ（不図示）の２つの周辺回路があり、それぞれの周辺回路から１本ずつ割り込み信号が出力されているものとして説明する。すなわち、第一の割り込み信号１０１は２本の信号線から構成される。また、第一の割り込み信号１０１はパルス形式の信号として説明する。ただし、本発明はこれに限定されない。第一の割り込み信号１０１はレベル形式の信号であっても良い。 The first interrupt signal 101 is an interrupt signal from a peripheral circuit outside the interrupt system 100. In the following description, it is assumed that there are two peripheral circuits, peripheral circuit A (not shown) and peripheral circuit B (not shown), and one interrupt signal is output from each of the peripheral circuits. That is, the first interrupt signal 101 is composed of two signal lines. The first interrupt signal 101 is described as a pulse type signal. However, the present invention is not limited to this. The first interrupt signal 101 may be a level format signal.
割り込みコントローラ１１０は、割り込み要因保持部１１１、割り込み信号生成部１１２、割り込み要因提示部１１３を有する。また、プロセッサユニット１２０は、エッジ検出部１２１、カウント値保持部１２２、割り込み処理制御部１２３を有する。 The interrupt controller 110 includes an interrupt factor holding unit 111, an interrupt signal generation unit 112, and an interrupt factor presentation unit 113. The processor unit 120 further includes an edge detection unit 121, a count value holding unit 122, and an interrupt processing control unit 123.
割り込み要因保持部１１１は、アサートされた第一の割り込み信号１０１の割り込み要因を保持する。ここでの割り込み要因とは、アサートされた第一の割り込み信号１０１を出力した周辺回路を特定可能な情報である。以下、周辺回路Ａ（不図示）の割り込み要因は割り込み要因Ａ、周辺回路Ｂ（不図示）の割り込み要因は割り込み要因Ｂと表す。 The interrupt factor holding unit 111 holds an interrupt factor of the asserted first interrupt signal 101. The interrupt factor here is information that can identify the peripheral circuit that has output the asserted first interrupt signal 101. Hereinafter, an interrupt factor of the peripheral circuit A (not shown) is represented as an interrupt factor A, and an interrupt factor of the peripheral circuit B (not shown) is represented as an interrupt factor B.
割り込み要因提示部１１３はプロセッサユニット１２０に割り込み要因保持部１１１が保持する割り込み要因を提示する。プロセッサユニット１３０はシステムバス１０３経由で割り込み要因提示部１１３にアクセスし、処理すべき割り込み要因を読み出すことができる。割り込み要因保持部１１１に複数の要因が保持されている場合は、保持されている割り込み要因の中でより優先順位の高い割り込み要因を提示する。この場合、割り込み要因保持部１１１は各割り込み要因と優先順位とを対応付けたテーブルを持つことで、より優先順位の高い割り込み要因を判断するようにしても良い。 The interrupt factor presenting unit 113 presents to the processor unit 120 the interrupt factor held by the interrupt factor holding unit 111. The processor unit 130 can access the interrupt factor presenting unit 113 via the system bus 103 and read out the interrupt factor to be processed. When a plurality of factors are held in the interrupt factor holding unit 111, an interrupt factor having a higher priority among the held interrupt factors is presented. In this case, the interrupt factor holding unit 111 may determine an interrupt factor having higher priority by having a table in which each interrupt factor is associated with the priority.
加えて割り込み要因提示部１１３は、プロセッサユニット１２０により割り込み要因を読まれた場合、提示した割り込み要因を割り込み要因保持部１１１から削除する。このように動作することで、同じ割り込み要因が複数回プロセッサユニット１２０に読み出されることを防止できる。提示する割り込み要因を更新するタイミングは、アサートされた第一の割り込み信号１０１が増加した場合か、あるいは、プロセッサユニット１２０により割り込み要因を読まれた場合かのいずれかである。 In addition, when the processor unit 120 reads the interrupt factor, the interrupt factor presenting unit 113 deletes the presented interrupt factor from the interrupt factor holding unit 111. By operating in this manner, the same interrupt factor can be prevented from being read by the processor unit 120 multiple times. The timing to update the presented interrupt factor is either when the asserted first interrupt signal 101 increases or when the processor unit 120 reads the interrupt factor.
割り込み信号生成部１１２は、アサートされた第一の割り込み信号１０１の数だけパルスを生成し、第二の割り込み信号１０２としてプロセッサユニット１２０へ出力する。パルスを生成する際、予め定められた時間分だけ間隔を空けてパルスを出力する。これは生成するパルスが互いに重なることを回避するためである。 The interrupt signal generation unit 112 generates pulses for the number of asserted first interrupt signals 101 and outputs the pulses to the processor unit 120 as a second interrupt signal 102. When generating the pulse, the pulse is output at intervals for a predetermined time. This is to prevent the generated pulses from overlapping each other.
エッジ検出部１２１は、第二の割り込み信号１０２のエッジを検出し、検出した場合、カウント保持部１２２の保持するカウント値をインクリメントする。 The edge detection unit 121 detects an edge of the second interrupt signal 102, and when it detects, increments the count value held by the count holding unit 122.
カウント保持部１２２は実行すべき割り込み処理の回数を保持する。リセット時に０に初期化され、リセット解除後はエッジ検出部１２１または割り込み処理制御部１２３で操作される。 The count holding unit 122 holds the number of interrupt processes to be executed. It is initialized to 0 at the time of reset, and is operated by the edge detection unit 121 or the interrupt processing control unit 123 after the reset release.
割り込み処理制御部１２３はカウント保持部１２２の保持するカウント値が０より大きい場合に、メモリ部（不図示）に格納されるプログラムに従って割り込み処理を実行する。実行後はカウント保持部１２２の保持するカウント値をデクリメントする。 When the count value held by the count holding unit 122 is larger than 0, the interrupt processing control unit 123 executes the interrupt processing according to the program stored in the memory unit (not shown). After execution, the count value held by the count holding unit 122 is decremented.
本発明の割り込みシステムのタイムチャートの一部を図２に示す。図２において、２０１は周辺回路Ａ（不図示）が出力する第一の割り込み信号１０１の時間軸、２０２は周辺回路Ｂ（不図示）が出力する第二の割り込み信号１０２の時間軸である。２０３は割り込み信号生成部１１２の出力する第二の割り込み信号１０２の時間軸である。２０４はカウント値保持部１２２の保持するカウント値の時間軸である。２０５は割り込み制御処理部１２３の処理ルーチンの時間軸である。また、２１１から２１６は時刻を示す。 A part of the time chart of the interrupt system of the present invention is shown in FIG. In FIG. 2, reference numeral 201 denotes a time axis of a first interrupt signal 101 output by the peripheral circuit A (not shown), and reference numeral 202 denotes a time axis of a second interrupt signal 102 output by the peripheral circuit B (not shown). Reference numeral 203 denotes a time axis of the second interrupt signal 102 output from the interrupt signal generation unit 112. Reference numeral 204 denotes a time axis of the count value held by the count value holding unit 122. Reference numeral 205 denotes a time axis of the processing routine of the interrupt control processing unit 123. Also, 211 to 216 indicate time.
時刻２１１は周辺回路Ａ（不図示）から第一の割り込み信号１０１が出力された時刻である。このタイミングで第二の割り込み信号１０２もアサートされ、カウント値保持部１２２のカウント値がインクリメントされる。説明のため、第一の割り込み信号１０１から第二の割り込み信号１０２が生成されるまでの遅延は省略して図示している。また、第二の割り込み信号１０２が出力されてからカウント保持部１２２のカウント値がインクリメントされるまでの遅延も省略して図示している。 Time 211 is the time when the first interrupt signal 101 is output from the peripheral circuit A (not shown). At this timing, the second interrupt signal 102 is also asserted, and the count value of the count value holding unit 122 is incremented. For the sake of explanation, the delay from the first interrupt signal 101 to the generation of the second interrupt signal 102 is omitted. Further, a delay from the output of the second interrupt signal 102 to the increment of the count value of the count holding unit 122 is also omitted.
時刻２１２は割り込み制御処理部１２３がカウント値保持部１２２の保持する値が０より大きいことを検知し、割り込み処理を開始する時刻である。この時刻では割り込み要因提示部１１３は周辺回路Ａ（不図示）の割り込みのみのアサートであるため、割り込み要因Ａを提示する。そのため、時刻２１２で実行される割り込み処理は周辺回路Ａ（不図示）を要因とする割り込み処理である。 A time 212 is a time when the interrupt control processing unit 123 detects that the value held by the count value holding unit 122 is larger than 0, and starts the interrupt processing. At this time, the interrupt factor presenting unit 113 presents the interrupt factor A because it is the assertion of only the interrupt of the peripheral circuit A (not shown). Therefore, the interrupt process executed at time 212 is an interrupt process caused by the peripheral circuit A (not shown).
時刻２１３は周辺回路Ｂ（不図示）から第一の割り込み信号１０１が出力された時刻である。このタイミングで第二の割り込み信号１０２もアサートされ、カウント値保持部１２２のカウント値がインクリメントされる。先と同様に説明のため、第一の割り込み信号１０１から第二の割り込み信号１０２が生成されるまでの遅延は省略して図示している。また、第二の割り込み信号１０２が出力されてからカウント保持部１２２のカウント値がインクリメントされるまでの遅延も省略して図示している。時刻２１３では、割り込み処理制御部１２３は割り込み禁止区間としているため、周辺回路Ｂ（不図示）を要因とする割り込み処理は実行されない。しかしながら、第二の割り込み信号１０２のパルスはカウント値保持部１２２が保持しているため消失することは無い。 Time 213 is the time when the first interrupt signal 101 is output from the peripheral circuit B (not shown). At this timing, the second interrupt signal 102 is also asserted, and the count value of the count value holding unit 122 is incremented. As described above, for the sake of explanation, the delay from the generation of the first interrupt signal 101 to the generation of the second interrupt signal 102 is omitted. Further, a delay from the output of the second interrupt signal 102 to the increment of the count value of the count holding unit 122 is also omitted. At time 213, since the interrupt processing control unit 123 sets the interrupt prohibition period, the interrupt processing caused by the peripheral circuit B (not shown) is not executed. However, since the pulse of the second interrupt signal 102 is held by the count value holding unit 122, it does not disappear.
時刻２１４は周辺回路Ａ（不図示）を要因とする割り込み処理が完了する時刻である。このタイミングで割り込み処理制御部１２３はカウント値保持部１２２のカウント値をデクリメントする。 A time 214 is a time at which the interrupt processing caused by the peripheral circuit A (not shown) is completed. At this timing, the interrupt processing control unit 123 decrements the count value of the count value holding unit 122.
時刻２１５は割り込み処理制御部１２３がカウント値保持部１２２の保持する値が０より大きいことを検知し、割り込み処理を開始する時刻である。この時刻では割り込み要因提示部１１３は周辺回路Ｂ（不図示）の割り込みのみのアサートであるため、割り込み要因Ｂを提示する。そのため、時刻２１５で実行される割り込み処理は周辺回路Ｂ（不図示）を要因とする割り込み処理である。 A time 215 is a time when the interrupt processing control unit 123 detects that the value held by the count value holding unit 122 is larger than 0, and starts the interrupt processing. At this time, the interrupt factor presenting unit 113 presents the interrupt factor B because it is the assertion of only the interrupt of the peripheral circuit B (not shown). Therefore, the interrupt process executed at time 215 is an interrupt process caused by the peripheral circuit B (not shown).
時刻２１６は周辺回路Ｂ（不図示）を要因とする割り込み処理が完了する時刻である。このタイミングで割り込み処理制御部１２３はカウント値保持部１２２のカウント値をデクリメントする。時刻２１６以降は、カウント保持部１２２のカウント値が０であるため割り込み処理は実行されていない。 A time 216 is a time at which the interrupt processing caused by the peripheral circuit B (not shown) is completed. At this timing, the interrupt processing control unit 123 decrements the count value of the count value holding unit 122. Since the count value of the count holding unit 122 is 0 after time 216, interrupt processing is not executed.
図２で示したタイムチャートの時刻２１３から分かるように、パルス形式の信号にも関わらず、割り込み禁止区間にプロセッサユニット１２０に届いた割り込み信号が消失することなく実行できる。また第二の割り込み信号１０２はパルス形式の信号であるため、割り込み要因クリアに必要なサイクル数を無くすことができる。 As can be seen from the time 213 of the time chart shown in FIG. 2, it can be executed without losing the interrupt signal that has arrived at the processor unit 120 in the interrupt disabled section regardless of the pulse type signal. Further, since the second interrupt signal 102 is a pulse type signal, it is possible to eliminate the number of cycles required for clearing the interrupt factor.
本発明の割り込み信号生成部１１２の構成例を図３に示す。 A configuration example of the interrupt signal generation unit 112 of the present invention is shown in FIG.
３１１、３２１はパルス信号をレベル信号に変換する回路である。３１２、３２２はレベル信号からパルス信号に変換する回路である。３１３はＯＲの論理ゲートである。３２０は遅延素子である。３１４はレベルパルス変換部３１２、３２２との間のイネーブル信号である。イネーブル信号３１４、３２４は出力元となるレベルパルス変換部３１２、３２２が動作中であることを示す信号である。 Reference numerals 311 and 321 denote circuits for converting pulse signals into level signals. Reference numerals 312 and 322 denote circuits for converting level signals into pulse signals. 313 is an OR logic gate. 320 is a delay element. 314 is an enable signal between the level pulse conversion units 312 and 322. The enable signals 314 and 324 are signals indicating that the level pulse conversion units 312 and 322 which are output sources are in operation.
図３に示した信号生成部１１２の動作例を図４に示す。 An operation example of the signal generation unit 112 shown in FIG. 3 is shown in FIG.
図４において、４２１から４２６は時刻を示す。 In FIG. 4, 421 to 426 indicate time.
４０１は周辺回路Ａ（不図示）の出力する第一の割り込み信号１０１の時間軸、４０２は周辺回路Ｂ（不図示）の出力する第一の割り込み信号１０１の時間軸である。 401 is a time axis of the first interrupt signal 101 output from the peripheral circuit A (not shown), and 402 is a time axis of the first interrupt signal 101 output from the peripheral circuit B (not shown).
４０３は遅延素子３２０の出力信号の時間軸である。遅延素子３２０は時刻４２１から時刻４２２に周辺回路Ｂ（不図示）の出力する第一の割り込み信号１０１を遅延させる。 403 is a time axis of the output signal of the delay element 320. Delay element 320 delays first interrupt signal 101 output from peripheral circuit B (not shown) from time 421 to time 422.
４０４はパルスレベル変換部３１１の出力信号の時間軸である。パルスレベル変換部３１１は周辺回路Ａ（不図示）の出力する第一の割り込み信号１０１をレベル信号に変換する。 Reference numeral 404 denotes a time axis of the output signal of the pulse level conversion unit 311. The pulse level converter 311 converts the first interrupt signal 101 output from the peripheral circuit A (not shown) into a level signal.
４０５はレベルパルス変換部３１２の出力信号の時間軸である。レベルパルス変換部３１２は、他のレベルパルス変換部が動作中か否かを確認し、レベル信号からパルス信号を生成し出力する。本実施例では、レベルパルス変換部３１２はイネーブル信号３２４の状態がディセーブル状態であれば、パルス信号を出力する。加えて、レベルパルス変換部３１２はパルス信号を出力後、パルスレベル変換部３１１にフィードバックをかけ、パルスレベル変換部３１１はレベル信号を立ち下げる。 405 is a time axis of the output signal of the level pulse converter 312. The level pulse converter 312 confirms whether another level pulse converter is in operation, and generates and outputs a pulse signal from the level signal. In the present embodiment, the level pulse conversion unit 312 outputs a pulse signal if the state of the enable signal 324 is the disable state. In addition, after the level pulse conversion unit 312 outputs the pulse signal, feedback is given to the pulse level conversion unit 311, and the pulse level conversion unit 311 causes the level signal to fall.
４０６はレベルパルス変換部３１２のイネーブル信号の時間軸である。レベルパルス変換部３１２がパルス信号を生成、出力している期間、イネーブル状態を示す。 Reference numeral 406 denotes a time axis of the enable signal of the level pulse conversion unit 312. While the level pulse converter 312 generates and outputs a pulse signal, it shows the enabled state.
４０７はパルスレベル変換部３２１の出力信号の時間軸である。パルスレベル変換部３２１は周辺回路Ｂ（不図示）の出力する第一の割り込み信号１０１をレベル信号に変換する。 Reference numeral 407 denotes a time axis of the output signal of the pulse level converter 321. The pulse level converter 321 converts the first interrupt signal 101 output from the peripheral circuit B (not shown) into a level signal.
４０８はレベルパルス変換部３２２の出力信号の時間軸である。レベルパルス変換部３２２は、他のレベルパルス変換部が動作中か否かを確認し、レベル信号からパルス信号を生成し出力する。本実施例では、レベルパルス変換部３２２はイネーブル信号３１４の状態がディセーブル状態であれば、パルス信号を出力する。加えて、レベルパルス変換部３２２はパルス信号を出力後、パルスレベル変換部３２１にフィードバックをかけ、パルスレベル変換部３２１はレベル信号を立ち下げる。 Reference numeral 408 denotes a time axis of the output signal of the level pulse converter 322. The level pulse converter 322 confirms whether or not another level pulse converter is in operation, and generates and outputs a pulse signal from the level signal. In the present embodiment, the level pulse converter 322 outputs a pulse signal if the state of the enable signal 314 is the disable state. In addition, after the level pulse conversion unit 322 outputs a pulse signal, feedback is given to the pulse level conversion unit 321, and the pulse level conversion unit 321 causes the level signal to fall.
４０９はレベルパルス変換部３２２のイネーブル信号の時間軸である。レベルパルス変換部３２２がパルス信号を生成、出力している期間、イネーブル状態を示す。 Reference numeral 409 denotes a time axis of the enable signal of the level pulse converter 322. While the level pulse converter 322 generates and outputs a pulse signal, it shows the enabled state.
４１０はＯＲゲート３１３が出力する第二の割り込み信号１０２の時間軸である。ＯＲゲート３１３はレベルパルス変換部３１２の出力信号とレベルパルス変換部３２２の出力信号との論理和をとり、第二の割り込み信号１０２として出力する。 Reference numeral 410 denotes a time axis of the second interrupt signal 102 output from the OR gate 313. The OR gate 313 ORs the output signal of the level pulse converter 312 and the output signal of the level pulse converter 322, and outputs the result as a second interrupt signal 102.
図４に示す動作例では、時刻４２１の時点で、イネーブル信号３２４はディセーブル状態であるため、レベルパルス変換部３１２はパルス信号を生成、出力する。時刻４２１から時刻４２４まではレベルパルス変換部３１２が動作中であるため、イネーブル信号３１４はイネーブル状態を示す。時刻４２４でレベルパルス変換部３１２はパルスレベル変換部３１１にフィードバックをかけ、パルスレベル変換部３１１はレベル信号を立ち下げる。 In the operation example shown in FIG. 4, the enable signal 324 is in the disable state at time 421, so the level pulse converter 312 generates and outputs a pulse signal. Since the level pulse converter 312 is in operation from time 421 to time 424, the enable signal 314 indicates the enabled state. At time 424, the level pulse conversion unit 312 feeds back the pulse level conversion unit 311, and the pulse level conversion unit 311 causes the level signal to fall.
レベルパルス変換部３２２は時刻４２２から４２４はイネーブル信号３１４がイネーブル状態を示しているため動作していない。時刻４２４の時点で、イネーブル信号３２４がディセーブル状態を示すため、レベルパルス変換部３２２はパルス信号を生成、出力する。時刻４２４から時刻４２６まではレベルパルス変換部３２２が動作中であるため、イネーブル信号３２４はイネーブル状態を示す。時刻４２６でレベルパルス変換部３２２はパルスレベル変換部３２１にフィードバックをかけ、パルスレベル変換部３２１はレベル信号を立ち下げる。 The level pulse converter 322 does not operate since the enable signal 314 indicates the enable state at times 422 to 424. Since the enable signal 324 indicates the disabled state at time 424, the level pulse converter 322 generates and outputs a pulse signal. Since the level pulse converter 322 is in operation from time 424 to time 426, the enable signal 324 indicates the enabled state. At time 426, the level pulse conversion unit 322 feeds back the pulse level conversion unit 321, and the pulse level conversion unit 321 causes the level signal to fall.
ここで、イネーブル信号３１４およびイネーブル信号３２４は、それぞれ時刻４２４、時刻４２６でイネーブル状態からディセーブル状態に遷移しているがこれに限らない。ディセーブル状態に遷移するタイミングを変更することで、第二の割り込み信号１０２のパルスの間隔を調整することが可能である。 Here, the enable signal 314 and the enable signal 324 transition from the enabled state to the disabled state at time 424 and time 426, respectively, but are not limited thereto. It is possible to adjust the pulse interval of the second interrupt signal 102 by changing the timing of transition to the disable state.
図５は実施例１における割り込み処理制御部１２３の動作フローである。 FIG. 5 is an operation flow of the interrupt processing control unit 123 in the first embodiment.
Ｓ５００では、図５の動作フローを終了するか否かを判断する。ＹＥＳの場合は図５に示す処理を終了させる。ＮＯの場合はＳ５０１に処理を進める。 In S500, it is determined whether the operation flow of FIG. 5 is ended. In the case of YES, the process shown in FIG. 5 is ended. In the case of NO, the process proceeds to S501.
Ｓ５０１では、カウント値保持部１２２の保持するカウント値が０より大きいか否かを判断する。ＹＥＳの場合はＳ５０２へ処理を進め、ＮＯの場合はＳ５００を再度処理する。 In S501, it is determined whether the count value held by the count value holding unit 122 is larger than zero. In the case of YES, the process proceeds to S502, and in the case of NO, the process of S500 is performed again.
Ｓ５０２では割り込み処理を実行する。ここでは、システムバス１０３経由で割り込み要因提示部１１３にアクセスし、処理すべき要因を読み出し、読み出した要因に応じて処理を行う。Ｓ５０３では、カウント値保持部１２２の保持するカウント値をデクリメントする処理を実行する。 In step S502, an interrupt process is performed. Here, the interrupt factor presenting unit 113 is accessed via the system bus 103, the factor to be processed is read out, and processing is performed according to the read factor. In S503, a process of decrementing the count value held by the count value holding unit 122 is executed.
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。 As mentioned above, although the preferable embodiment of this invention was described, this invention is not limited to these embodiment, A various deformation | transformation and change are possible within the range of the summary.
１００ 割り込みシステム、１０１ 第一の割り込み信号、
１０２ 第二の割り込み信号、１０３ システムバス、
１１０ 割り込みコントローラ、１２０ プロセッサユニット
100 interrupt system, 101 first interrupt signal,
102 second interrupt signal, 103 system bus,
110 interrupt controller, 120 processor units
Claims (4)
前記第二の割り込み信号を受信し、割り込み処理を実行するプロセッサユニットと、
を備え、
前記割り込みコントローラは、前記第一の割り込み信号を出力した前記周辺回路を特定するための情報を割り込み要因として保持する割り込み要因保持手段と、前記割り込み要因をプロセッサユニットに提示する割り込み要因提示手段と、前記第一の割り込み信号をパルス形式に成形し、前記第二の割り込み信号として前記プロセッサユニットへ出力する割り込み信号生成手段と、を有し、
前記プロセッサユニットは、前記第二の割り込み信号のエッジを検出するエッジ検出手段と、前記エッジ検出手段で検出したエッジの数をカウントするカウント保持手段と、前記カウント保持手段の保持するカウント数が０より大きい場合に割り込み処理を実行し、前記割り込み処理が完了した場合に前記カウント保持手段のカウント値をデクリメントする割り込み処理制御手段と、
を有することを特徴とする割り込み制御装置。 An interrupt controller that receives a first interrupt signal that is an interrupt signal from one or more peripheral circuits and outputs the received first interrupt signal as a second interrupt signal;
A processor unit that receives the second interrupt signal and executes interrupt processing;
Equipped with
The interrupt controller holds, as an interrupt factor, information for identifying the peripheral circuit that has output the first interrupt signal, and an interrupt factor presenting unit that presents the interrupt factor to the processor unit. Interrupt signal generating means for shaping the first interrupt signal into a pulse format and outputting the first interrupt signal as the second interrupt signal to the processor unit;
The processor unit includes edge detection means for detecting an edge of the second interrupt signal, count holding means for counting the number of edges detected by the edge detection means, and the count number held by the count holding means is zero. Interrupt processing control means for executing interrupt processing when the interrupt processing is larger and decrementing the count value of the count holding means when the interrupt processing is completed;
An interrupt control device characterized by having.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017198938A JP2019074823A (en) | 2017-10-13 | 2017-10-13 | Interrupt control device |
Applications Claiming Priority (1)
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| JP2017198938A JP2019074823A (en) | 2017-10-13 | 2017-10-13 | Interrupt control device |
Publications (1)
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| JP2019074823A true JP2019074823A (en) | 2019-05-16 |
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Family Applications (1)
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| JP2017198938A Pending JP2019074823A (en) | 2017-10-13 | 2017-10-13 | Interrupt control device |
Country Status (1)
| Country | Link |
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| JP (1) | JP2019074823A (en) |
-
2017
- 2017-10-13 JP JP2017198938A patent/JP2019074823A/en active Pending
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