JP2019061286A - 表示装置 - Google Patents

Abstract

【課題】トランジスタの閾値電圧のばらつきを補償することができ、輝度のばらつきを抑えることが可能となる表示装置、及びそれを用いた駆動方法を提供する。【解決手段】第１の期間で保持容量に初期電圧を保持させ、第２の期間で保持容量にビデオ信号電圧とトランジスタの閾値電圧とに基づいた電圧を保持させ、第３の期間で第２の期間で保持容量に保持させた電圧をトランジスタのゲート電極に印加することにより、発光素子に電流を供給し、発光素子を発光させる。この動作過程により、発光素子にトランジスタの閾値電圧のばらつきの影響を補償した電流を供給することができ、輝度のばらつきを抑えることができる。【選択図】図３

Description

本発明は、トランジスタを有する表示装置の構成及びその駆動方法に関する。本発明は特
に、薄膜トランジスタを有するアクティブマトリクス型表示装置の構成及びその駆動方法
に関する。また、このような表示装置を表示部に用いた電子機器に関する。

近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の
表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子とし
ては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ
Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉ
ｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイな
どに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、
液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等
の利点がある。また発光素子の輝度は、そこを流れる電流値によって制御される。

また、近年、画素ごとに発光素子と、該発光素子の発光を制御するトランジスタが設けら
れたアクティブマトリクス型表示装置の開発が進められている。アクティブマトリクス型
表示装置は、パッシブマトリクス型表示装置では困難な、高精細、大画面の表示も可能で
あるだけでなく、パッシブマトリクス型表示装置を上回る低消費電力動作を実現し、かつ
高信頼性を有し、実用化が期待されている。

アクティブマトリクス型表示装置における画素の駆動方法としては、画素に入力する信号
の種類で分類すると、電圧入力方式と電流入力方式が挙げられる。前者の電圧入力方式は
、画素に入力するビデオ信号（電圧）を駆動用素子のゲート電極に入力して、該駆動用素
子を用いて発光素子の輝度を制御する方式である。また後者の電流入力方式では、設定さ
れた信号電流を発光素子に流すことにより、該発光素子の輝度を制御する方式である。

ここで、電圧入力方式を適用した表示装置における画素構成の一例とその駆動方式につい
て、図６７を用いて簡単に説明する。なお、代表的な表示装置として、ＥＬ表示装置を例
に挙げて説明する。

図６７は、電圧入力方式を適用した表示装置における画素構成の一例を示す図である（特
許文献１参照）。図６７に示した画素は、駆動用トランジスタ６７０１、スイッチング用
トランジスタ６７０２、保持容量６７０３、信号線６７０４、走査線６７０５、第１及び
第２の電源線６７０６、６７０７、発光素子６７０８を有する。

なお、本明細書中において、トランジスタがオンしているとは、トランジスタのゲート・
ソース間電圧がその閾値電圧を超え、ソースとドレインとの間に電流が流れる状態を指し
、トランジスタがオフしているとは、トランジスタのゲート・ソース間電圧がその閾値電
圧を下回り、ソースとドレインとの間に電流が流れていない状態を指す。

走査線６７０５の電位が変化してスイッチング用トランジスタ６７０２がオンすると、信
号線６７０４に入力されているビデオ信号は、駆動用トランジスタ６７０１のゲート電極
へと入力される。入力されたビデオ信号の電位に従って、駆動用トランジスタ６７０１の
ゲート・ソース間電圧が決定し、駆動用トランジスタ６７０１のソースとドレインとの間
を流れる電流が決定する。この電流は発光素子６７０８に供給され、該発光素子６７０８
は発光する。

このように、電圧入力方式とは、ビデオ信号の電位により駆動用トランジスタのゲート・
ソース間電圧及びソース・ドレイン間を流れる電流を設定し、この電流に応じた輝度で発
光素子を発光させる方式をいう。

発光素子を駆動する半導体素子としては、ポリシリコン（ｐ−Ｓｉ）トランジスタが用い
られる。しかし、ポリシリコントランジスタは、結晶粒界における欠陥に起因して、閾値
電圧やオン電流、移動度等の電気的特性にばらつきが生じやすい。図６７に示した画素に
おいて、駆動用トランジスタ６７０１の特性が画素ごとにばらつくと、同じビデオ信号を
入力した場合にも、それに応じた駆動用トランジスタ６７０１のドレイン電流の大きさが
異なるため、発光素子６７０８の輝度はばらついてしまう。

また、従来の画素回路（図６７）では、保持容量を駆動用トランジスタのゲート・ソース
間に接続しているが、この保持容量をＭＯＳトランジスタで形成した場合、該ＭＯＳトラ
ンジスタのゲート・ソース間電圧が該ＭＯＳトランジスタの閾値電圧とほぼ等しくなると
、該ＭＯＳトランジスタにチャネル領域が誘起されなくなるため、該ＭＯＳトランジスタ
が保持容量として機能しなくなる。その結果、ビデオ信号を正しく保持できなくなる。

特開２００１−１４７６５９号公報

このように、従来の電圧入力方式では、トランジスタの電気的特性のばらつきによって輝
度のばらつきが生じてしまう。

本発明はこのような問題点に鑑み、トランジスタの閾値電圧のばらつきを補償することが
でき、輝度のばらつきの低減が可能となる半導体装置、表示装置及びその駆動方法を提供
することを目的とする。

なお、発光素子を有する半導体装置、表示装置のみが対象となるわけではなく、本発明は
トランジスタの閾値電圧のばらつきに起因するドレイン電流のばらつきを抑制することを
課題としている。よって、駆動用トランジスタのドレイン電流の供給先は、発光素子に限
定されない。以下において、前記ドレイン電流を供給する先を総称して負荷とも言う。

本発明は、画素を有する半導体装置であって、画素は、少なくとも、ビデオ信号が印加さ
れる信号線と、容量線と、第１の電極が信号線に電気的に接続され、第２の電極が負荷に
電気的に接続された第１のトランジスタと、第１のトランジスタの第２の電極とゲート電
極とを電気的に接続するか否かを選択するスイッチとしての機能を有する第２のトランジ
スタと、第１の電極が第１のトランジスタのゲート電極に電気的に接続され、第２の電極
が容量線に電気的に接続された保持容量とを有し、保持容量の第１の電極及び第１のトラ
ンジスタのゲート電極に印加される、ビデオ信号電圧から第１のトランジスタの閾値電圧
の絶対値を加算もしくは減算した電位、及び第１のトランジスタの第１の電極の電位によ
り、負荷に流れる電流量が決定されることを特徴とする半導体装置である。

本発明は、画素を有する半導体装置であって、画素は、少なくとも、信号線と、容量線と
、第１の電極が信号線に電気的に接続され、第２の電極が負荷に電気的に接続された第１
のトランジスタと、第１のトランジスタの第２の電極とゲート電極とを電気的に接続する
か否かを選択するスイッチとしての機能を有する第２のトランジスタと、第１の電極が第
１のトランジスタのゲート電極に電気的に接続され、第２の電極が容量線に電気的に接続
された保持容量とを有し、信号線に印加されるビデオ信号電圧及び第１のトランジスタの
閾値電圧に基づいた電圧を保持容量に保持させ、当該電圧に応じた第１のトランジスタに
設定された電流を負荷に供給することを有することを特徴とする半導体装置である。

本発明は、画素を有する半導体装置であって、画素は、信号線と、容量線と、電源線と、
負荷に電流を供給する機能を有する第１のトランジスタと、第１のトランジスタの第１の
電極と信号線とを電気的に接続するスイッチとしての機能を有する第２のトランジスタと
、第１のトランジスタの第１の電極と電源線とを電気的に接続するスイッチとしての機能
を有する第３のトランジスタと、第１のトランジスタの第２の電極とゲート電極とを電気
的に接続するか否かを選択するスイッチとしての機能を有する第４のトランジスタと、第
１のトランジスタの第２の電極と負荷とを電気的に接続するスイッチとしての機能を有す
る第５のトランジスタと、第１の電極が第１のトランジスタのゲート電極に電気的に接続
され、第２の電極が容量線に電気的に接続された保持容量とを有し、信号線に印加される
ビデオ信号電圧及び第１のトランジスタの閾値電圧に基づいた電圧を保持容量に保持させ
、当該電圧に応じた第１のトランジスタに設定された電流を電源線より負荷に供給するこ
とを特徴とする半導体装置である。

本発明は、画素を有する半導体装置であって、画素は、信号線と、容量線と、電源線と、
負荷に電流を供給する機能を有する第１のトランジスタと、第１のトランジスタの第１の
電極と信号線とを電気的に接続するスイッチとしての機能を有する第２のトランジスタと
、第１のトランジスタの第１の電極と電源線とを電気的に接続するスイッチとしての機能
を有する第３のトランジスタと、第１のトランジスタの第２の電極とゲート電極とを電気
的に接続するか否かを選択するスイッチとしての機能を有する第４のトランジスタと、第
１の電極が第１のトランジスタのゲート電極に電気的に接続され、第２の電極が容量線に
電気的に接続された保持容量とを有し、信号線に印加されるビデオ信号電圧及び第１のト
ランジスタの閾値電圧に基づいた電圧を保持容量に保持させ、当該電圧に応じた第１のト
ランジスタに設定された電流を電源線より負荷に供給することを特徴とする半導体装置で
ある。

なお、本発明の半導体装置において、画素は、さらに第６のトランジスタを有し、第６の
トランジスタを介して第１のトランジスタの第２の電極に初期電位が印加されても良い。

なお、本発明の半導体装置において、第１のトランジスタの第２の電極は第６のトランジ
スタを介して画素が有する配線と電気的に接続されていてもよい。

なお、本発明の半導体装置において、画素は、さらに第６のトランジスタを介して第１の
トランジスタの第２の電極と電気的に接続される初期化線を有していても良い。

なお、本発明の半導体装置において、容量線には、画素が有するその他の配線が用いられ
ていても良い。

なお、本発明の半導体装置において、画素に含まれるそれぞれのトランジスタが有するチ
ャネル長Ｌとチャネル幅Ｗの比Ｗ／Ｌの値の中で、第１のトランジスタが有するＷ／Ｌの
値が最大であるのが望ましい。

なお、本発明の半導体装置において、第２のトランジスタと、第３のトランジスタとが、
互いに異なる導電形式であってもよい。

なお、本発明の半導体装置において、画素は、さらに複数の走査線を有し、画素が有する
少なくとも２つのトランジスタのゲート電極が、同一の走査線に電気的に接続されていて
もよい。

なお、本発明の半導体装置において、さらに複数の走査線を有し、画素が有する複数のト
ランジスタが有するゲート電極の各々は、それぞれ異なる走査線と電気的に接続されてい
てもよい。

なお、本発明の半導体装置において、第４のトランジスタは、Ｎチャネル型であってもよ
い。

本発明は、信号線と、容量線と、電源線と、第１の電極が信号線に電気的に接続され、第
２の電極が負荷に電気的に接続された第１のトランジスタと、第１のトランジスタの第２
の電極とゲート電極とを電気的に接続するか否かを選択するスイッチとしての機能を有す
る第２のトランジスタと、第１の電極が第１のトランジスタのゲート電極に電気的に接続
され、第２の電極が容量線に電気的に接続された保持容量とを含む画素を有し、負荷に電
流を流すことにより、保持容量に所定の初期電圧を保持させた後、第２のトランジスタを
導通状態として、保持容量に信号線より供給されるビデオ信号電圧、及び第１のトランジ
スタの閾値電圧に基づいた電圧を保持させ、当該電圧に基づいた電圧を第１のトランジス
タのゲート電極に印加し、第１のトランジスタを介して電源線より電流を負荷に供給する
ことを特徴とする半導体装置の駆動方法である。

本発明は、信号線と、容量線と、電源線と、第１の電極が信号線に電気的に接続され、第
２の電極が負荷に電気的に接続された第１のトランジスタと、第１のトランジスタの第２
の電極とゲート電極とを電気的に接続するか否かを選択するスイッチとしての機能を有す
る第２のトランジスタと、第１のトランジスタの第２の電極に初期電位を印加するための
スイッチとしての機能を有する第３のトランジスタと、第１の電極が第１のトランジスタ
のゲート電極に電気的に接続され、第２の電極が容量線に電気的に接続された保持容量と
を含む画素を有し、第３のトランジスタを導通状態とすることにより第１のトランジスタ
の第２の電極に初期電位を印加した後、第２のトランジスタを導通状態として、保持容量
に信号線より供給されるビデオ信号電圧、及び第１のトランジスタの閾値電圧に基づいた
電圧を保持させ、当該電圧に基づいた電圧を第１のトランジスタのゲート電極に印加し、
第１のトランジスタを介して電源線より電流を負荷に供給することを特徴とする半導体装
置の駆動方法である。

なお、本発明の駆動方法において、さらに第３のトランジスタを介して第１のトランジス
タの第２の電極と電気的に接続されている初期化線を有し、初期化線より初期電位を供給
してもよい。

なお、本発明の駆動方法において、保持容量に信号線より供給されるビデオ信号電圧及び
第１のトランジスタの閾値電圧に基づいた電圧を保持させる期間と、当該期間以外の期間
とでは、電源線に印加される電圧が異なっていてもよい。

また、上記構成において、負荷は発光素子であっても良い。

なお、トランジスタはその構造上、ソースとドレインの区別が困難である。さらに、回路
の動作によっては、電位の高低が入れ替わる場合もある。したがって、本明細書中では、
ソースとドレインは特に特定せず、第１の電極、第２の電極と記述する。例えば、第１の
電極がソースである場合には、第２の電極とはドレインを指し、逆に第１の電極がドレイ
ンである場合には、第２の電極とはソースを指すものとする。

なお、本書類（明細書、特許請求の範囲または図面など）においては、１画素とは、１つ
の色要素を示すものとする。従って、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー
表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との３画素から
構成されるものとする。なお、色要素は、３色に限定されず、それ以上の数を用いてもよ
いし、ＲＧＢ以外の色を用いてもよい。例えば、白色（Ｗ）を加えてＲＧＢＷとしてもよ
い。また、ＲＧＢに、例えば、イエロー、シアン、マゼンダなど１色以上を追加したもの
でもよい。また、例えば、ＲＧＢの中の少なくとも１色について、類似した色を追加して
もよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であ
るが、波長が異なっている。このような色要素を用いることにより、より実物に近い表示
を行うことができたり、消費電力の低減を実現することができる。なお、１つの色要素に
ついて、複数の領域を用いて明るさを制御してもよい。この場合は、１つの色要素を１画
素とし、その明るさを制御する各領域をサブ画素とする。よって、例えば、面積階調方式
を行う場合、１つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を
表現するわけであるが、明るさを制御する各領域をサブ画素とする。よって、その場合は
、１つの色要素は、複数のサブ画素で構成されることとなる。また、その場合、サブ画素
によって、表示に寄与する領域の大きさが異なっている場合がある。また、１つの色要素
につき複数ある、明るさを制御する領域において、つまり、１つの色要素を構成する複数
のサブ画素において、各々に供給する信号をわずかに異ならせるようにして、視野角を広
げるようにしてもよい。

なお、本書類（明細書、特許請求の範囲または図面など）において、画素は、マトリクス
状に配置（配列）されている場合を含んでいる。ここで、画素がマトリクス状に配置（配
列）されているとは、縦方向もしくは横方向において、直線状に並んで配置されている場
合や、ギザギザな線上に並んでいる場合を含んでいる。よって、例えば、３色の色要素（
例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置されている場合や、３つ
の色要素のドットがいわゆるデルタ配置されている場合も含むものとする。さらに、ベイ
ヤー配置されている場合も含んでいる。なお、色要素のドット毎にその表示領域の大きさ
が異なっていてもよい。これにより、低消費電力化、又は表示素子の長寿命化を図ること
ができる。

なお、本書類（明細書、特許請求の範囲または図面など）における発光素子とは、素子に
流れる電流値によって発光輝度を制御することが可能な素子のことを指す。代表的にはＥ
Ｌ素子を適用することができる。なお、ＥＬ素子は、有機ＥＬ素子でもよいし、無機ＥＬ
素子でもよい。ＥＬ素子以外にも、例えば、フィールドエミッションディスプレイ（ＦＥ
Ｄ）で用いる素子、ＦＥＤの一種であるＳＥＤ（Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ
Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などの発光素子を適用すること
ができる。

なお、本書類（明細書、特許請求の範囲又は図面など）に記載されたトランジスタとして
、様々な形態のトランジスタを用いることが出来る。よって、用いるトランジスタの種類
に限定はない。例えば、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル
、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有する薄膜
トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴを用いる場合、様々なメリッ
トがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コスト
の削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型
基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コス
トで製造できる。さらに、製造温度が低いため、耐熱性の弱い基板を用いることができる
。そのため、透明基板上にトランジスタを製造できる。そして、透明な基板上のトランジ
スタを用いて表示素子での光の透過を制御することが出来る。あるいは、トランジスタの
膜厚が薄いため、トランジスタを構成する膜の一部は、光を透過させることが出来る。そ
のため、開口率が向上させることができる。

なお、多結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結
晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。その
結果、ゲートドライバ回路（走査線駆動回路）やソースドライバ回路（信号線駆動回路）
、信号処理回路（信号生成回路、ガンマ補正回路、ＤＡ変換回路など）を基板上に一体形
成することが出来る。

なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結
晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。この
とき、レーザーを用いず、熱処理を加えるだけで、結晶性を向上させることができる。そ
の結果、ゲートドライバ回路（走査線駆動回路）やソースドライバ回路の一部（アナログ
スイッチなど）を基板上に一体形成することが出来る。さらに、結晶化のためにレーザー
を用いない場合は、シリコンの結晶性のムラを抑えることができる。そのため、綺麗な画
像を表示することが出来る。

ただし、触媒（ニッケルなど）を用いずに、多結晶シリコンや微結晶シリコンを製造する
ことは可能である。

または、半導体基板やＳＯＩ基板などを用いてトランジスタを形成することが出来る。こ
れらにより、特性やサイズや形状などのバラツキが少なく、電流供給能力が高く、サイズ
の小さいトランジスタを製造することができる。これらのトランジスタを用いると、回路
の低消費電力化、又は回路の高集積化を図ることができる。

または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯな
どの化合物半導体または酸化物半導体を有するトランジスタや、さらに、これらの化合物
半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。こ
れらにより、製造温度を低くでき、例えば、室温でトランジスタを製造することが可能と
なる。その結果、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トラ
ンジスタを形成することが出来る。なお、これらの化合物半導体または酸化物半導体を、
トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る
。例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透明電極と
して用いることができる。さらに、それらをトランジスタと同時に成膜又は形成できるた
め、コストを低減できる。

または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることが出来
る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができ
る。また、マスク（レチクル）を用いなくても製造することが可能となるため、トランジ
スタのレイアウトを容易に変更することが出来る。さらに、レジストを用いる必要がない
ので、材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を付けるた
め、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コ
ストにできる。

または、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができ
る。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。
そのため、衝撃に強くできる。

さらに、様々な構造のトランジスタを用いることができる。例えば、ＭＯＳ型トランジス
タ、接合型トランジスタ、バイポーラトランジスタなどを本書類（明細書、特許請求の範
囲又は図面など）に記載されたトランジスタとして用いることが出来る。ＭＯＳ型トラン
ジスタを用いることにより、トランジスタのサイズを小さくすることが出来る。よって、
多数のトランジスタを搭載することができる。バイポーラトランジスタを用いることによ
り、大きな電流を流すことが出来る。よって、高速に回路を動作させることができる。

なお、ＭＯＳ型トランジスタ、バイポーラトランジスタなどを１つの基板に混在させて形
成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが出来る
。

その他、様々なトランジスタを用いることができる。

なお、トランジスタが形成されている基板の種類は、様々なものを用いることができ、特
定のものに限定されることはない。トランジスタが形成される基板としては、例えば、単
結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン
基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポ
リウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生
ポリエステル）などを含む）、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレ
ス・スチル・ホイルを有する基板などを用いることが出来る。あるいは、人などの動物の
皮膚（皮表、真皮）又は皮下組織を基板として用いてもよい。または、ある基板でトラン
ジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタ
を配置してもよい。トランジスタが転置される基板としては、単結晶基板、ＳＯＩ基板、
ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、、木材
基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエス
テル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを
含む）、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを
有する基板などを用いることができる。あるいは、人などの動物の皮膚（皮表、真皮）又
は皮下組織を基板として用いてもよい。または、ある基板でトランジスタを形成し、その
基板を研磨して薄くしてもよい。研磨される基板としては、単結晶基板、ＳＯＩ基板、ガ
ラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、、木材基
板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステ
ル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含
む）、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有
する基板などを用いることができる。あるいは、人などの動物の皮膚（皮表、真皮）又は
皮下組織を基板として用いてもよい。これらの基板を用いることにより、特性のよいトラ
ンジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性
の付与、軽量化、又は薄型化を図ることができる。

なお、本書類（明細書、特許請求の範囲または図面など）において、接続されているとは
、電気的に接続されていることと同義である。したがって、本発明が開示する構成におい
て、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、別の
素子やスイッチなど）が配置されていてもよい。

なお、本書類（明細書、特許請求の範囲または図面など）に示すスイッチは、様々な形態
のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある
。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々な
ものを用いることができる。例えば、トランジスタでもよいし、ダイオード（例えば、Ｐ
Ｎダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジ
スタなど）でもよいし、サイリスタでもよいし、それらを組み合わせた論理回路でもよい
。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイ
ッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、
オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いる
ことが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの
やマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジ
スタのソース端子の電位が、低電位側電源（ＶＳＳ、ＧＮＤ、０Ｖなど）に近い状態で動
作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（ＶＤＤなど
）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲート
・ソース間電圧の絶対値を大きくできるため、スイッチとして機能しやすいからである。
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい
。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型かＮチャネル型かのいずれかのスイッチ
が導通すれば電流を流すことができるため、スイッチとして機能しやすくなる。例えば、
スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させるこ
とが出来る。また、スイッチをオン・オフさせるための信号の電圧振幅値を小さくするこ
とが出来るので、消費電力を小さくすることも出来る。

なお、本書類（明細書、特許請求の範囲または図面など）において、ある物の上に形成さ
れている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上
に、という記載については、ある物の上に直接接していることに限定されない。直接接し
てはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例
えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの
上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃ
や層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含む
ものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接
していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って
例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層
Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形
成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお
、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場
合と、接していない場合とを含むこととする。

本発明により、トランジスタの閾値電圧のばらつきに起因する電流値のばらつきを抑制す
ることができる。そのため、発光素子をはじめとする負荷に所望の電流を供給することが
できる。特に、負荷として発光素子を用いる場合、本発明の表示装置では、トランジスタ
の閾値電圧のばらつきを補償することができるため、発光素子に流れる電流がトランジス
タの閾値電圧に依存しない形で決定される。これにより、発光素子の輝度のばらつきを低
減させることができ、表示装置の画質を向上させることができる。

本発明の表示装置における画素の基本構成の一例を示す図。 本発明の表示装置における画素の基本構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路のタイミングチャートについて説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路のタイミングチャートについて説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路のタイミングチャートについて説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路のタイミングチャートについて説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路のタイミングチャートについて説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路のタイミングチャートについて説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路のタイミングチャートについて説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路のタイミングチャートについて説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成のレイアウトの一例を示す図。 本発明の表示装置の構成例を示す図。 本発明の表示装置における走査線駆動回路の構成例を示す図。 本発明の表示装置における信号線駆動回路の構成例を示す図。 本発明の表示装置の構成例を示す図。 本発明の表示装置の構成例を示す図。 本発明の表示装置の構成例を示す図。 本発明の表示装置に用いる表示パネルの構成の一例を示す図。 本発明の表示装置に用いる発光素子の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置に用いるトランジスタの構造を示す図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置を制御するハードウェアの一例を示す図。 本発明の表示装置を用いたＥＬモジュールの一例を示す図。 本発明の表示装置を用いた表示パネルの構成例を示す図。 本発明の表示装置を用いた表示パネルの構成例を示す図。 本発明の表示装置を用いたＥＬテレビ受像機の一例を示す図。 本発明の表示装置が適用される電子機器の一例を示す図。 従来の画素構成を示す図。

以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。した
がって、本実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
まず、本実施形態の表示装置における画素回路の基本的構成について、図３を用いて説明
する。なお、発光素子として、ＥＬ素子を例に挙げて説明する。

図１は、本実施形態の画素構成の中で、ビデオ信号電圧及びトランジスタの閾値電圧に基
づいた電圧を取得するための回路構成を示した図である。図１は、第１及び第２のトラン
ジスタ１０１、１０２、保持容量１０３、走査線１０４、信号線１０５、電源線１０６、
容量線１０７、発光素子１０８から構成されている。

なお、図１では、第１及び第２のトランジスタ１０１、１０２はともにＰチャネル型とし
ている。

第１のトランジスタ１０１は、ゲート電極が、第２のトランジスタ１０２の第２の電極、
及び保持容量１０３の第１の電極に接続され、第１の電極は、信号線１０５に接続され、
第２の電極は、第２のトランジスタ１０２の第１の電極に接続されている。第２のトラン
ジスタ１０２は、ゲート電極が、走査線１０４に接続されている。保持容量１０３は、第
２の電極が、容量線１０７に接続されている。発光素子は、第２の電極が、電源線１０６
に接続されている。

また、信号線１０５には、ビデオ信号電圧Ｖ_ｄａｔａが印加され、容量線１０７には、電
位Ｖ_ＣＬが印加される。なお、電位の大小関係は、Ｖ_ｄａｔａ＞Ｖ_ＣＬとする。また、電
源線１０６には、電源電位ＶＳＳが印加される。

ここで、第１のトランジスタ１０１は、発光素子１０８に電流を供給する機能を有する。
また、第２のトランジスタは、第１のトランジスタ１０１をダイオード接続の状態にする
スイッチとしての機能を有する。

なお、本明細書中で、ダイオード接続とは、トランジスタのゲート電極と第１もしくは第
２の電極とが接続された状態を指す。

図１に示した画素回路において、第２のトランジスタ１０２をオンさせることにより、第
１のトランジスタ１０１はダイオード接続の状態となり、保持容量１０３に電流が流れ、
保持容量１０３が充電される。保持容量１０３の充電は、保持容量１０３に保持される電
圧が、ビデオ信号電圧Ｖ_ｄａｔａと第１のトランジスタ１０１の閾値電圧｜Ｖ_ｔｈ｜と容
量線１０７の電位Ｖ_ＣＬとの差Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜−Ｖ_ＣＬになるまで続き、保持容
量１０３に保持される電圧がＶ_ｄａｔａ−｜Ｖ_ｔｈ｜−Ｖ_ＣＬになると第１のトランジス
タ１０１はオフし、保持容量１０３に電流が流れなくなる。

以上の動作により、保持容量１０３に、ビデオ信号電圧Ｖ_ｄａｔａ及び第１のトランジス
タ１０１の閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持することができる。

また、第１のトランジスタがＮチャネル型の場合において、第１のトランジスタの閾値電
圧を取得するための回路構成を図２に示す。

図２は、第１及び第２のトランジスタ２０１、２０２、保持容量２０３、走査線２０４、
信号線２０５、電源線２０６、容量線２０７、発光素子２０８から構成されている。

なお、図２では、第２のトランジスタ２０２は、Ｎチャネル型としている。

なお、信号線２０５には、ビデオ信号電圧Ｖ_ｄａｔａが印加され、容量線２０７には、電
位Ｖ_ＣＬが印加される。なお、電位の大小関係は、Ｖ_ＣＬ＞Ｖ_ｄａｔａとする。また、電
源線２０６には、電源電位ＶＤＤが印加される。

図２に示した画素回路において、第２のトランジスタ２０２をオンさせることにより、第
１のトランジスタ２０１はダイオード接続の状態となり、保持容量２０３に電流が流れ、
保持容量２０３が充電される。保持容量２０３の充電は、保持容量２０３に保持される電
圧が、容量線２０７の電位Ｖ_ＣＬとビデオ信号電圧Ｖ_ｄａｔａと第１のトランジスタ２０
１の閾値電圧｜Ｖ_ｔｈ｜との差Ｖ_ＣＬ−Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜になるまで続き、保持容
量２０３に保持される電圧がＶ_ＣＬ−Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜になると第１のトランジス
タ２０１はオフし、保持容量２０３に電流が流れなくなる。

以上の動作により、保持容量２０３に、ビデオ信号電圧Ｖ_ｄａｔａ及び第１のトランジス
タ１０１の閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持することができる。

なお、図１及び図２において、第２のトランジスタは、第１のトランジスタをダイオード
接続の状態にするスイッチとしての機能を有する。よって、第２のトランジスタの代わり
に、スイッチとしての機能を有する別の素子を用いてもよい。例えば、ダイオード（例え
ば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のト
ランジスタなど）でもよいし、サイリスタでもよいし、それらを組み合わせた論理回路で
もよい。

次に、図１もしくは図２に示した基本的な回路構成を有する本実施形態の画素構成につい
て説明する。なお、発光素子として、ＥＬ素子を例に挙げて説明する。

図３は、本実施形態の画素回路の回路図を示す図である。本実施形態の画素回路は、第１
〜第５のトランジスタ３０１〜３０５、保持容量３０６、信号線３０７、第１〜第４の走
査線３０８〜３１１、第１及び第２の電源線３１２、３１３、容量線３１４、発光素子３
１５などから構成されている。

ここで、第１のトランジスタ３０１は、発光素子３１６に電流を供給するトランジスタと
して用いられ、第２〜第５のトランジスタ３０２〜３０５は、配線を接続するかしないか
を選択するスイッチとして用いられる。

第１のトランジスタ３０１は、ゲート電極が、第４のトランジスタ３０４の第２の電極、
及び保持容量３０６の第１の電極に接続され、第１の電極が、第２のトランジスタ３０２
の第２の電極、及び第３のトランジスタ３０３の第２の電極に接続され、第２の電極が、
第４のトランジスタ３０４の第１の電極、及び第５のトランジスタ３０５の第１の電極に
接続されている。第２のトランジスタ３０２は、ゲート電極が、第１の走査線３０８に接
続され、第１の電極が、信号線３０７に接続されている。第３のトランジスタ３０３は、
ゲート電極が、第２の走査線３０９に接続され、第１の電極が、第１の電源線３１２に接
続されている。第４のトランジスタ３０４は、ゲート電極が、第３の走査線３１０に接続
されている。第５のトランジスタ３０５は、ゲート電極が、第４の走査線３１１に接続さ
れ、第２の電極が、発光素子３１５の第１の電極に接続されている。保持容量３０６は、
第２の電極が、容量線３１４に接続されている。発光素子３１５は、第２の電極が、第２
の電源線３１３に接続されている。

また、第１の電源線３１２には、電源電位ＶＤＤが印加され、第２の電源線３１３には、
電源電位ＶＳＳが印加され、容量線３１４には、電位Ｖ_ＣＬが印加される。なお、電位の
大小関係は、ＶＤＤ＞ＶＳＳ、ＶＤＤ＞Ｖ_ＣＬとする。

なお、図３に示した画素回路では、第１〜第５のトランジスタ３０１〜３０５は全てＰチ
ャネル型としている。

なお、図３における第１のトランジスタ３０１は、図１における第１のトランジスタ１０
１に対応する。また、図３における第４のトランジスタ３０４は、図１における第２のト
ランジスタ１０２に対応する。また、図３における第２の電源線３１３は、図１における
電源線１０６に対応する。

次に、本実施形態の画素回路の動作について、図４〜図７を用いて説明する。

図４は、信号線３０７及び第１〜第４の走査線３０８〜３１１に入力されるビデオ信号電
圧及びパルスのタイミングチャートを示しており、図５〜図７に示す画素回路の各動作に
合わせて、第１〜第３の期間Ｔ１〜Ｔ３の３つの期間に分割している。

また、図５〜図７は、各期間における本実施形態の画素回路の接続状態を示す図である。
なお、図５〜図７において、実線で示した箇所は導通しており、破線で示した箇所は導通
していないことを示す。

まず、第１の期間Ｔ１における画素回路の動作について、図５を用いて説明する。図５は
、第１の期間Ｔ１における画素回路の接続状態を示す図である。第１の期間Ｔ１では、第
２〜第４の走査線３０９〜３１１がＬレベルとなり、第３〜第５のトランジスタ３０３〜
３０５がオンする。また、第１の走査線３０８がＨレベルとなり、第２のトランジスタ３
０２がオフする。これにより、第１のトランジスタ３０１はダイオード接続の状態となり
、発光素子３１５に電流が流れる。その結果、第１のトランジスタ３０１の第２の電極、
及び保持容量３０６の第１の電極の電位が下降し、保持容量３０６に、ある初期電圧が保
持される。

以上の動作により、第１の期間Ｔ１では、保持容量３０６に、ある初期電圧を保持する。
本明細書中では、この動作を初期化と呼ぶ。

次に、第２の期間Ｔ２における画素回路の動作について、図６を用いて説明する。図６は
、第２の期間Ｔ２における画素回路の接続状態を示す図である。第２の期間Ｔ２では、第
１及び第３の走査線３０８、３１０がＬレベルとなり、第２及び第４のトランジスタ３０
２、３０４がオンする。また、第２及び第４の走査線３０９、３１１がＨレベルとなり、
第３及び第５のトランジスタ３０３、３０５がオフする。また、信号線３０７には、ビデ
オ信号電圧Ｖ_ｄａｔａが印加される。これにより、第１のトランジスタ３０１の第２の電
極は、信号線３０７に接続されるとともに、第１のトランジスタ３０１はダイオード接続
の状態となり、保持容量３０６に電流が流れ、保持容量３０６が充電される。保持容量３
０６の充電は、保持容量３０６に保持される電圧が、ビデオ信号電圧Ｖ_ｄａｔａと第１の
トランジスタ３０１の閾値電圧｜Ｖ_ｔｈ｜と容量線３１４の電位Ｖ_ＣＬとの差Ｖ_ｄａｔａ
−｜Ｖ_ｔｈ｜−Ｖ_ＣＬになるまで続き、保持容量３０６に保持される電圧がＶ_ｄａｔａ−
｜Ｖ_ｔｈ｜−Ｖ_ＣＬになると第１のトランジスタ３０１はオフし、保持容量３０６に電流
が流れなくなる。

以上の動作により、第２の期間Ｔ２では、保持容量３０６に、ビデオ信号電圧Ｖ_ｄａｔａ
及び第１のトランジスタ３０１の閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持する。

なお、第２の期間Ｔ２で、保持容量３０６に、ビデオ信号電圧Ｖ_ｄａｔａ及び第１のトラ
ンジスタ３０１の閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持するためには、予め、第１の
トランジスタ３０１の第２の電極の電位を、ビデオ信号電圧Ｖ_ｄａｔａと第１のトランジ
スタ３０１の閾値電圧｜Ｖ_ｔｈ｜との差Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜よりも低くしておかなけ
ればならない。したがって、第１の期間Ｔ１で発光素子３１５に電流を流すことにより、
第１のトランジスタ３０１の第２の電極の電位を確実にＶ_ｄａｔａ−｜Ｖ_ｔｈ｜よりも低
くすることができ、閾値電圧の取得を確実に行うことができるようになる。

次に、第３の期間Ｔ３における画素回路の動作について、図７を用いて説明する。図７は
、第３の期間Ｔ３における画素回路の接続状態を示す図である。第３の期間Ｔ３では、第
２及び第４の走査線３０９、３１１がＬレベルとなり、第３及び第５のトランジスタ３０
３、３０５がオンする。また、第１及び第３の走査線３０８、３１０がＨレベルとなり、
第２及び第４のトランジスタ３０２、３０４がオフする。これにより、第１のトランジス
タ３０１の第２の電極は、第１の電源線３１２に接続される。また、第１のトランジスタ
３０１のゲート電極には、期間Ｔ１で保持容量３０６に保持された電圧Ｖ_ｄａｔａ−｜Ｖ
_ｔｈ｜−Ｖ_ＣＬと容量線３１４の電位Ｖ_ＣＬとの和Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜が加えられる
ため、期間Ｔ３での第１のトランジスタ３０１のゲート・ソース間電圧をＶ_ｇｓ（Ｔ３）
とすると、Ｖ_ｇｓ（Ｔ３）は以下の（１）式のように表される。

したがって、第１のトランジスタ３０１のドレイン・ソース間に流れる電流Ｉ_ＯＬＥＤは
以下の（２）式のように表され、この電流が第５のトランジスタ３０５を通って発光素子
３１５に流れ、発光素子３１５が発光する。

ただし、βは、トランジスタの移動度やサイズ、酸化膜による容量などで与えられる定数
である。

以上の動作により、第３の期間Ｔ３では、発光素子３１５にビデオ信号電圧Ｖ_ｄａｔａに
依存した電流Ｉ_ＯＬＥＤを供給し、発光素子３１５を発光させる。

ここで、図３に示した画素回路の動作過程において、第１〜第５のトランジスタ３０１〜
３０５が有する機能を改めて説明する。

第１のトランジスタ３０１は、第３の期間Ｔ３で発光素子３１５に電流を供給する機能を
有する。

第２のトランジスタ３０２は、第２の期間Ｔ２でビデオ信号電圧Ｖ_ｄａｔａを画素に入力
するために、第１のトランジスタ３０１の第１の電極と信号線３０７とを接続するスイッ
チとして機能する。

第３のトランジスタ３０３は、第１及び第３の期間Ｔ１、Ｔ３で第１のトランジスタ３０
１の第１の電極に、第１の電源線３１２の電位を印加するために、第１のトランジスタ３
０１の第１の電極と第１の電源線３１２とを接続するスイッチとして機能する。

第４のトランジスタ３０４は、第２の期間Ｔ２で保持容量３０６に第１のトランジスタ３
０１の閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持するために、第１のトランジスタ３０１
をダイオード接続の状態にするスイッチとして機能する。

第５のトランジスタ３０５は、第１及び第３の期間Ｔ１、Ｔ３では発光素子３１５に電流
を流し、第２の期間Ｔ２で発光素子３１５に電流を流さないように動作する。つまり、発
光素子３１５への電流の供給を制御するために、第１のトランジスタ３０１の第２の電極
と発光素子３１５の第１の電極とを接続するスイッチとして機能する。

以上のような動作過程によって、発光素子３１５に電流Ｉ_ＯＬＥＤを供給し、発光素子３
１５を電流Ｉ_ＯＬＥＤに応じた輝度で発光させることができる。このとき、（２）式に示
したように、発光素子３１５に流れる電流Ｉ_ＯＬＥＤは、第１のトランジスタ３０１の閾
値電圧｜Ｖ_ｔｈ｜に依存しない形で表されるため、トランジスタの閾値電圧のばらつきを
補償することができる。

なお、第２の期間Ｔ２で、ビデオ信号電圧Ｖ_ｄａｔａと第１のトランジスタ３０１の閾値
電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持容量３０６に保持できるようにし、かつ、第３の期
間Ｔ３で第１のトランジスタ３０１をオンさせるために、ビデオ信号電圧Ｖ_ｄａｔａの範
囲をＶ_ＣＬ＋｜Ｖ_ｔｈ｜＜Ｖ_ｄａｔａ≦ＶＤＤとする。

なお、容量線３１４の電位Ｖ_ＣＬは、ビデオ信号電圧Ｖ_ｄａｔａと第１のトランジスタ３
０１の閾値電圧｜Ｖ_ｔｈ｜との差Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜よりも低い電位であればよい。
なお、保持容量３０６に、ビデオ信号電圧Ｖ_ｄａｔａ及び第１のトランジスタ３０１の閾
値電圧｜Ｖ_ｔｈ｜に基づいた電圧を確実に保持できるようにするために、容量線３１４の
電位Ｖ_ＣＬは、より低い方が望ましい。

図３で示した画素回路では、第１のトランジスタ３０１をＰチャネル型としているが、第
１のトランジスタをＮチャネル型としてもよい。ここで、第１のトランジスタをＮチャネ
ル型とした場合の画素構成を、図８に示す。

図８は、本実施形態の画素回路の回路図を示す図である。本実施形態の画素回路は、第１
〜第５のトランジスタ８０１〜８０５、保持容量８０６、信号線８０７、第１〜第４の走
査線８０８〜８１１、第１及び第２の電源線８１２、８１３、容量線８１４、発光素子８
１５から構成されている。

なお、図８の画素回路では、第２〜第５のトランジスタ８０２〜８０５を全てＮチャネル
型としている。

ここで、第１のトランジスタ８０１は、発光素子８１５に電流を供給するトランジスタと
して用いられ、第２〜第５のトランジスタ８０２〜８０５は、配線を接続するかしないか
を選択するスイッチとして用いられる。

第１のトランジスタ８０１は、ゲート電極が、第４のトランジスタ８０４の第２の電極、
及び保持容量８０６の第１の電極に接続され、第１の電極が、第２のトランジスタ８０２
の第２の電極、及び第３のトランジスタ８０３の第２の電極に接続され、第２の電極が、
第４のトランジスタ８０４の第１の電極、及び第５のトランジスタ８０５の第１の電極に
接続されている。第２のトランジスタ８０２は、ゲート電極が、第１の走査線８０８に接
続され、第１の電極が、信号線８０７に接続されている。第３のトランジスタ８０３は、
ゲート電極が、第２の走査線８０９に接続され、第１の電極が、第１の電源線８１２に接
続されている。第４のトランジスタ８０４は、ゲート電極が、第３の走査線８１０に接続
されている。第５のトランジスタ８０５は、ゲート電極が、第４の走査線８１１に接続さ
れ、第２の電極が、発光素子８１５の第２の電極に接続されている。保持容量８０６は、
第２の電極が、容量線８１４に接続されている。発光素子８１５は、第１の電極が、第２
の電源線８１３に接続されている。

また、第１の電源線８１２には、電源電位ＶＳＳが印加され、第２の電源線８１３には、
電源電位ＶＤＤが印加され、容量線８１４には、電位Ｖ_ＣＬが印加される。なお、電位の
大小関係は、ＶＤＤ＞ＶＳＳ、Ｖ_ＣＬ＞ＶＳＳとする。

なお、図８における第１のトランジスタ８０１は、図２における第１のトランジスタ２０
１に対応する。また、図８における第４のトランジスタ８０４は、図２における第２のト
ランジスタ２０２に対応する。また、図８における第２の電源線８１３は、図２における
電源線２０６に対応する。

次に、本実施形態の画素回路の動作について、図９を用いて説明する。

図９は、信号線８０７及び第１〜第４の走査線８０８〜８１１に入力されるビデオ信号電
圧及びパルスのタイミングチャートを示す。第１〜第５のトランジスタが全てＮチャネル
型となったため、第１〜第４の走査線８０８〜８１１に入力されるパルスのタイミングに
ついては、全てのトランジスタがＰチャネル型である場合（図４）に対してＨレベル及び
Ｌレベルが反転している。また、画素回路の各動作に合わせて、第１〜第３の期間Ｔ１〜
Ｔ３の３つの期間に分割している。

第１〜第３の期間Ｔ１〜Ｔ３における図８の画素回路の動作は、図３に示した画素回路の
動作と同じである。つまり、第１の期間Ｔ１では、保持容量８０６に、ある初期電圧を保
持する。つまり、初期化を行う。次に、第２の期間Ｔ２では、保持容量８０６にビデオ信
号電圧Ｖ_ｄａｔａ及び第１のトランジスタ８０１の閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を
保持する。そして、第３の期間Ｔ３では、発光素子８１５にビデオ信号電圧Ｖ_ｄａｔａに
依存した電流Ｉ_ＯＬＥＤを供給し、発光素子８１５を発光させる。なお、発光素子８１５
に流れる電流Ｉ_ＯＬＥＤは、以下の（３）式で表される。

なお、第２の期間Ｔ２で、保持容量８０６に、ビデオ信号電圧Ｖ_ｄａｔａ及び第１のトラ
ンジスタ８０１の閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持するためには、予め、第１の
トランジスタ８０１の第２の電極の電位を、ビデオ信号電圧Ｖ_ｄａｔａと第１のトランジ
スタ８０１の閾値電圧｜Ｖ_ｔｈ｜との和Ｖ_ｄａｔａ＋｜Ｖ_ｔｈ｜よりも高くしておかなけ
ればならない。したがって、第１の期間Ｔ１で発光素子８１５に電流を流すことにより、
第１のトランジスタ８０１の第２の電極の電位を確実にＶ_ｄａｔａ＋｜Ｖ_ｔｈ｜よりも高
くすることができ、閾値電圧の取得及び補償を確実に行うことができるようになる。

なお、図８に示した画素回路の動作過程において、第１〜第５のトランジスタ８０１〜８
０５が有する機能は、それぞれ、図３に示した画素回路における第１〜第５のトランジス
タ３０１〜３０５と同じ機能を有する。

以上のような動作過程によって、発光素子８１５に電流Ｉ_ＯＬＥＤを供給し、発光素子８
１５を電流Ｉ_ＯＬＥＤに応じた輝度で発光させることができる。このとき、（３）式に示
したように、発光素子８１５に流れる電流Ｉ_ＯＬＥＤは、第１のトランジスタ８０１の閾
値電圧｜Ｖ_ｔｈ｜に依存しない形で表されるため、トランジスタの閾値電圧のばらつきを
補償することができる。

なお、第２の期間Ｔ２で、ビデオ信号電圧Ｖ_ｄａｔａと第１のトランジスタ８０１の閾値
電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持容量８０６に保持できるようにし、かつ、第３の期
間Ｔ３で第１のトランジスタ８０１をオンさせるために、ビデオ信号電圧Ｖ_ｄａｔａの範
囲をＶＳＳ≦Ｖ_ｄａｔａ＜Ｖ_ＣＬ−｜Ｖ_ｔｈ｜とする。

なお、容量線８１４の電位Ｖ_ＣＬは、ビデオ信号電圧Ｖ_ｄａｔａと第１のトランジスタ３
０１の閾値電圧｜Ｖ_ｔｈ｜との和Ｖ_ｄａｔａ＋｜Ｖ_ｔｈ｜よりも高い電位であればよい。
なお、保持容量８０６に、ビデオ信号電圧Ｖ_ｄａｔａ及び第１のトランジスタ８０１の閾
値電圧｜Ｖ_ｔｈ｜に基づいた電圧を確実に保持できるようにするために、容量線８１４の
電位Ｖ_ＣＬは、より高い方が望ましい。

以上より、本実施形態の画素構成によって、トランジスタの閾値電圧のばらつきを補償し
、輝度のばらつきを低減させることができるため、画質を向上させることができる。

また、本実施形態の画素回路において、（２）式及び（３）式に示したように、発光素子
に流れる電流Ｉ_ＯＬＥＤは、ビデオ信号電圧Ｖ_ｄａｔａの大きさが定まると、ほぼ一定値
となる。したがって、発光素子に、ビデオ信号電圧に応じた一定の電流を供給することが
でき、発光素子を一定の輝度で発光させることができるため、発光期間（Ｔ３）中の輝度
ムラが低減される。

また、発光素子に流れる電流Ｉ_ＯＬＥＤは、保持容量の容量値に依存しないため、例えば
、製造時におけるマスクパターンの位置合わせのずれなどの製造誤差によって、容量値が
画素ごとにばらついたとしても、発光素子に一定の電流を供給することが可能である。

また、本実施形態の画素回路において、第１のトランジスタの閾値電圧｜Ｖ_ｔｈ｜の取得
とビデオ信号電圧Ｖ_ｄａｔａの取得を同一の期間内に行うことにより、発光素子を発光さ
せるまでの準備期間をより短くすることができるため、１フレーム期間に対して発光期間
をより長くとることができるようになる。したがって、デューティー比（１フレーム期間
における発光期間の割合）を上げることができ、発光素子にかかる電圧を小さくできる。
これにより、消費電力を低減でき、発光素子の劣化も少なくすることができる。

また、発光素子を発光させるまでの準備期間をより短くすることができるため、１フレー
ム期間の長さをより短くすることができ、フレーム周波数をより高くすることができる。
これにより、動画表示などで擬似輪郭やちらつきを抑えることができ、画質を向上させる
ことができる。

なお、本実施形態では、期間Ｔ１において初期化をするときに、第１のトランジスタの第
１の電極を、第３のトランジスタを介して第１の電源線と接続したが、第１のトランジス
タの第１の電極の接続先は、これに限定されない。第１のトランジスタの第１の電極を、
第２のトランジスタを介して信号線と接続し、信号線に、第１のトランジスタがオン状態
となるような電位を印加することにより、初期化を行ってもよい。

なお、本実施形態では、期間Ｔ３において発光素子に電流を供給するときに、第１のトラ
ンジスタの第１の電極を、第３のトランジスタを介して第１の電源線と接続したが、第１
のトランジスタの第１の電極の接続先は、これに限定されない。第１のトランジスタの第
１の電極を、第２のトランジスタを介して信号線と接続し、信号線に、第１のトランジス
タがオン状態となるような電位を印加することにより、発光素子に電流を供給してもよい
。

なお、本実施形態において、保持容量は、金属で形成してもよいし、ＭＯＳトランジスタ
で形成してもよい。特に、保持容量をＭＯＳトランジスタで形成すると、保持容量を金属
で形成する場合よりも、保持容量の占有面積を小さくすることができるため、画素の開口
率を上げることができる。

例えば、図３に示した画素回路において、保持容量をＭＯＳトランジスタで形成した場合
の例を図１０、図１１に示す。

図１０は、保持容量３０６をＰチャネル型トランジスタで形成した場合を示している。Ｐ
チャネル型トランジスタで保持容量を形成する場合、電荷を保持するために、該Ｐチャネ
ル型トランジスタにチャネル領域を誘起させる必要があるため、該Ｐチャネル型トランジ
スタのゲート電極の電位を、該Ｐチャネル型トランジスタの第１及び第２の電極の電位よ
りも低くしなければならない。ところで、図３に示した画素回路の場合、保持容量３０６
において、第１の電極の方が第２の電極よりも電位が高くなる。したがって、該Ｐチャネ
ル型トランジスタを保持容量として機能させるために、該Ｐチャネル型トランジスタの第
１及び第２の電極を保持容量３０６の第１の電極とし、第１のトランジスタ３０１のゲー
ト電極及び第４のトランジスタ３０４の第２の電極と接続する。また、該Ｐチャネル型ト
ランジスタのゲート電極を保持容量３０６の第２の電極とし、容量線３１４と接続する。

図１１は、保持容量３０６をＮチャネル型トランジスタで形成した場合を示している。Ｎ
チャネル型トランジスタで保持容量を形成する場合、電荷を保持するために、該Ｎチャネ
ル型トランジスタにチャネル領域を誘起させる必要があるため、該Ｎチャネル型トランジ
スタのゲート電極の電位を、該Ｎチャネル型トランジスタの第１及び第２の電極の電位よ
りも高くしなければならない。したがって、該Ｎチャネル型トランジスタを保持容量とし
て機能させるために、該Ｎチャネル型トランジスタのゲート電極を保持容量３０６の第１
の電極とし、第１のトランジスタ３０１のゲート電極及び第４のトランジスタ３０４の第
２の電極と接続する。また、該Ｎチャネル型トランジスタの第１及び第２の電極を保持容
量３０６の第２の電極とし、容量線３１４と接続する。

また、別の例として、図８に示した画素回路において、第１及び第２の保持容量をＭＯＳ
トランジスタで形成した場合の例を図１２、図１３に示す。

図１２は、保持容量８０６をＮチャネル型トランジスタで形成した場合を示している。図
８に示した画素回路の場合、保持容量８０６において、第２の電極の方が第１の電極より
も電位が高くなる。したがって、該Ｎチャネル型トランジスタを保持容量として機能させ
るために、該Ｎチャネル型トランジスタの第１及び第２の電極を保持容量８０６の第１の
電極とし、第１のトランジスタ８０１のゲート電極及び第４のトランジスタ８０４の第２
の電極と接続する。また、該Ｎチャネル型トランジスタのゲート電極を保持容量８０６の
第２の電極とし、容量線８１４と接続する。

図１３は、保持容量８０６をＰチャネル型トランジスタで形成した場合を示している。Ｐ
チャネル型トランジスタを保持容量として機能させるために、該Ｐチャネル型トランジス
タのゲート電極を保持容量８０６の第１の電極とし、第１のトランジスタ８０１のゲート
電極及び第４のトランジスタ８０４の第２の電極と接続する。また、該Ｐチャネル型トラ
ンジスタの第１及び第２の電極を保持容量８０６の第２の電極とし、容量線８１４と接続
する。

本実施形態のように、保持容量を第１のトランジスタのゲート電極と容量線との間に接続
することにより、特に保持容量をＭＯＳトランジスタで形成した場合、該ＭＯＳトランジ
スタのゲート・ソース間に、常に該ＭＯＳトランジスタの閾値電圧よりも大きい電圧がか
かるため、該ＭＯＳトランジスタに常にチャネル領域を誘起させることができ、常に保持
容量として機能させることができる。したがって、画素回路の動作過程の中で、保持容量
に所望の電圧を正しく保持することが可能となる。

また、本実施形態の画素構成において、第１〜第５のトランジスタのそれぞれが有するチ
ャネル長Ｌとチャネル幅Ｗの比Ｗ／Ｌの値の中で、第１のトランジスタが有するＷ／Ｌの
値が最大となるようにすると、第１のトランジスタのドレイン・ソース間を流れる電流を
より大きくすることができる。これにより、期間Ｔ２でビデオ信号電圧Ｖ_ｄａｔａ及び第
１のトランジスタの閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を取得するときに、より大きな電
流によって動作を行うことができるため、より迅速な動作ができるようになる。また、期
間Ｔ３で発光素子に流れる電流Ｉ_ＯＬＥＤをより大きくすることができ、輝度をより高く
することが可能となる。

なお、本実施形態では、第２の走査線と第４の走査線とに入力されるパルスのタイミング
が同じであるため、第３のトランジスタと第５のトランジスタを、第２の走査線もしくは
第４の走査線のいずれか一方の走査線で制御してもよい。

例えば、図３に示した画素回路において、第３及び第５のトランジスタ３０３、３０５を
第２の走査線３０９によって制御する場合の例を図１４に示す。なお、図１４では、第３
のトランジスタ３０３のゲート電極、及び第５のトランジスタ３０５のゲート電極が、第
２の走査線３０９に接続されている。

また、別の例として、図８に示した画素回路において、第３及び第５のトランジスタ８０
３、８０５を第４の走査線８１１によって制御する場合の例を図１５に示す。なお、図１
５では、第３のトランジスタ８０３のゲート電極、及び第５のトランジスタ８０５のゲー
ト電極が、第４の走査線８１１に接続されている。

このように、第３及び第５のトランジスタを同一の走査線で制御することにより、走査線
の本数を減らすことができ、画素の開口率を上げることができる。

なお、本実施形態では、第２〜第５のトランジスタをすべてＰチャネル型、もしくはすべ
てＮチャネル型というように、同じ導電形式のトランジスタとしていたが、これに限定さ
れない。Ｐチャネル型とＮチャネル型とを両方とも用いて回路を構成してもよい。

例えば、図３において、第４のトランジスタ３０４をＮチャネル型とし、第４のトランジ
スタ３０４以外のトランジスタをＰチャネル型としてもよい。この画素回路を図１６に示
す。また、信号線３０７及び第１〜第４の走査線３０８〜３１１に入力されるビデオ信号
電圧及びパルスのタイミングチャートを図１７に示す。

このように、第４のトランジスタ３０４をＮチャネル型とすると、第４のトランジスタ３
０４での漏れ電流がＰチャネル型トランジスタの場合よりも小さくなるため、保持容量３
０６に保持した電荷の漏れが少なくなり、保持容量３０６で保持した電圧の変動が小さく
なる。これにより、特に発光期間（Ｔ３）において、第１のトランジスタ３０１のゲート
電極に常に一定の電圧が印加されるため、発光素子３１５に一定の電流を供給することが
できる。その結果、発光素子３１５を一定の輝度で発光させることができ、輝度ムラを低
減させることができる。

また、別の例として、図３において、第２のトランジスタ３０２をＮチャネル型とし、第
２のトランジスタ３０２以外のトランジスタをＰチャネル型としてもよい。この画素回路
を図１８に示す。また、信号線３０７及び第１〜第４の走査線３０８〜３１１に入力され
るビデオ信号電圧及びパルスのタイミングチャートを図１９に示す。

このように、第２のトランジスタ３０２をＮチャネル型とすると、第１の走査線３０８と
第２の走査線３０９と第４の走査線３１１とに入力されるパルスのタイミングが同じにな
るため、第２のトランジスタ３０２と第３のトランジスタ３０３と第５のトランジスタ３
０５を、第１の走査線３０８もしくは第２の走査線３０９もしくは第４の走査線３１１の
いずれか１本の走査線で制御することができる。

ここで、第２のトランジスタ３０２と第３のトランジスタ３０３と第５のトランジスタ３
０５を、第１の走査線３０８で制御する場合の例を図２０に示す。なお、図２０では、第
２のトランジスタ３０２のゲート電極、及び第３のトランジスタ３０３のゲート電極、及
び第５のトランジスタ３０５のゲート電極が、第１の走査線３０８に接続されている。

このように、第２のトランジスタを、第２のトランジスタ以外のトランジスタとは異なる
導電形式にすることにより、走査線の本数を減らすことができ、画素の開口率を上げるこ
とができる。

なお、第２〜第５のトランジスタのどのトランジスタがどちらの導電形式であるかについ
ては、上記の内容に限定されない。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態２）
実施の形態１では、容量線を別に設けていたが、既存の他の配線を容量線の代わりとして
用いてもよい。例えば、他行の画素が有する第１〜第４の走査線のいずれか１つを容量線
の代わりとして用いることにより、当該画素が有する容量線を削除することが可能である
。本実施形態では、当該画素が有する容量線の代わりとして、他行の画素が有する第１〜
第４の走査線のいずれか１つを用いた場合について説明する。なお、発光素子として、Ｅ
Ｌ素子を例に挙げて説明する。

例えば、図３に示した画素回路おいて、当該画素が有する容量線の代わりとして、前行の
画素が有する第２の走査線を用いた場合の画素回路の例を図２１に示す。

図２１は、あるｉ行目の画素Ｐｉｘｅｌ（ｉ）と、その前の行である（ｉ−１）行目の画
素Ｐｉｘｅｌ（ｉ−１）の構成を示している。（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１
）は、第１〜第５のトランジスタ２１０１〜２１０５、保持容量２１０６、第１〜第４の
走査線２１０８〜２１１１、発光素子２１１５などから構成されている。また、ｉ行目の
画素Ｐｉｘｅｌ（ｉ）は、第１〜第５のトランジスタ２１２１〜２１２５、保持容量２１
２６、第１〜第４の走査線２１２８〜２１３１、発光素子２１３５などから構成されてい
る。また、ｉ行目の画素Ｐｉｘｅｌ（ｉ）と（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）
とで、信号線２１０７、第１及び第２の電源線２１１２、２１１３が共有されている。

図２１において、各画素での各素子の接続は、図３で示した画素回路とほぼ同様であるた
め、詳細な説明は割愛する。図３と図２１との違いは、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の
容量線の代わりに、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第２の走査線２１０９
を用いることであり、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の保持容量２１２６の第２の電極が
、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第２の走査線２１０９に接続されている
点である。

なお、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）では、（ｉ−１）行目の画素Ｐｉｘｅ
ｌ（ｉ−１）の容量線の代わりに、（ｉ−２）行目の画素Ｐｉｘｅｌ（ｉ−２）の第２の
走査線２１４９が用いられ、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の保持容量２１
０６の第２の電極が、（ｉ−２）行目の画素Ｐｉｘｅｌ（ｉ−２）の第２の走査線２１４
９に接続されている。

ここで、信号線２１０７、及び（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第１〜第４
の走査線２１０８〜２１１１、及びｉ行目の画素Ｐｉｘｅｌ（ｉ）の第１〜第４の走査線
２１２８〜２１３１に入力されるビデオ信号電圧及びパルスのタイミングチャートを図２
２に示す。なお、図２２に記載の期間Ｔ１〜Ｔ３は、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の動
作に対応したものである。

図２１に示すような画素構成にすると、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の保持容量２１２
６の第２の電極には、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第２の走査線２１０
９に印加される電位が印加される。したがって、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の保持容
量２１２６の第２の電極には、期間Ｔ１ではＨレベルの電位が印加され、期間Ｔ２、Ｔ３
ではＬレベルの電位が印加される。これにより、各期間で、ｉ行目の画素Ｐｉｘｅｌ（ｉ
）の保持容量２１２６の第２の電極に一定の電位を印加することができるため、実施の形
態１で説明したような画素回路の動作を行うことができる。

なお、図２１において、当該画素が有する容量線の代わりとして、前行の画素が有する第
４の走査線を用いても上記と同様の動作を行うことができる。なぜならば、（ｉ−１）行
目の画素Ｐｉｘｅｌ（ｉ−１）の第２の走査線と第４の走査線とに入力されるパルスのタ
イミングが同じであるためである。

なお、当該画素が有する容量線の代わりとして用いる走査線は、前行の画素が有する第２
もしくは第４の走査線に限定されない。当該画素が有する容量線の代わりとして前行の画
素が有する第１もしくは第３の走査線を用いてもよい。また、次行の画素が有する第１〜
第４の走査線のいずれか１つを用いてもよい。

なお、当該画素において、期間Ｔ２、Ｔ３の間、容量線には一定の電位が印加されること
が望ましい。また、期間Ｔ２、Ｔ３の間、容量線には低い電位が印加されることが望まし
い。このようにすると、第１のトランジスタの閾値電圧及びビデオ信号電圧の取得をより
正確に行うことができるとともに、当該画素の発光期間中に発光素子に流れる電流を一定
値に保つことができ、発光素子を一定の輝度で発光させることができる。以上のことを鑑
みると、当該画素が有する容量線の代わりとして、前行の画素が有する第２もしくは第４
の走査線を用いることが望ましい。

別の例として、図８に示した画素回路において、当該画素が有する容量線の代わりとして
、前行の画素が有する第２の走査線を用いた場合の例を図２３に示す。

図２３は、あるｉ行目の画素Ｐｉｘｅｌ（ｉ）と、その前の行である（ｉ−１）行目の画
素Ｐｉｘｅｌ（ｉ−１）の構成を示している。（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１
）は、第１〜第５のトランジスタ２３０１〜２３０５、保持容量２３０６、第１〜第４の
走査線２３０８〜２３１１、発光素子２３１５などから構成されている。また、ｉ行目の
画素Ｐｉｘｅｌ（ｉ）は、第１〜第５のトランジスタ２３２１〜２３２５、保持容量２３
２６、第１〜第４の走査線２３２８〜２３３１、発光素子２３３５などから構成されてい
る。また、ｉ行目の画素Ｐｉｘｅｌ（ｉ）と（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）
とで、信号線２３０７、第１及び第２の電源線２３１２、２３１３が共有されている。

図２３において、各画素での各素子の接続は、図８で示した画素回路とほぼ同様であるた
め、詳細な説明は割愛する。図８と図２３との違いは、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の
容量線の代わりに、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第２の走査線２３０９
を用いることであり、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の保持容量２３２６の第２の電極が
、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第２の走査線２３０９に接続されている
点である。

なお、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）では、（ｉ−１）行目の画素Ｐｉｘｅ
ｌ（ｉ−１）の容量線の代わりに、（ｉ−２）行目の画素Ｐｉｘｅｌ（ｉ−２）の第２の
走査線２３４９が用いられ、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の保持容量２３
０６の第２の電極が、（ｉ−２）行目の画素Ｐｉｘｅｌ（ｉ−２）の第２の走査線２３４
９に接続されている。

ここで、信号線２３０７、及び（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第１〜第４
の走査線２３０８〜２３１１、及びｉ行目の画素Ｐｉｘｅｌ（ｉ）の第１〜第４の走査線
２３２８〜２３３１に入力されるビデオ信号電圧及びパルスのタイミングチャートを図２
４に示す。なお、図２４に記載の期間Ｔ１〜Ｔ３は、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の動
作に対応したものである。

図２３に示すような画素構成にすると、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の保持容量２３２
６の第２の電極には、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第２の走査線２３０
９に印加される電位が印加される。したがって、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の保持容
量２３２６の第２の電極には、期間Ｔ１ではＬレベルの電位が印加され、期間Ｔ２、Ｔ３
ではＨレベルの電位が印加される。これにより、各期間で、ｉ行目の画素Ｐｉｘｅｌ（ｉ
）の保持容量２３２６の第２の電極に一定の電位を印加することができるため、実施の形
態１で説明したような画素回路の動作を行うことができる。

なお、図２３において、当該画素が有する容量線の代わりとして、前行の画素が有する第
４の走査線を用いても上記と同様の動作を行うことができる。なぜならば、（ｉ−１）行
目の画素Ｐｉｘｅｌ（ｉ−１）の第２の走査線と第４の走査線とに入力されるパルスのタ
イミングが同じであるためである。

なお、当該画素が有する容量線の代わりとして用いる走査線は、前行の画素が有する第２
もしくは第４の走査線に限定されない。当該画素が有する容量線の代わりとして前行の画
素が有する第１もしくは第３の走査線を用いてもよい。また、次行の画素が有する第１〜
第４の走査線のいずれか１つを用いてもよい。

なお、当該画素において、期間Ｔ２、Ｔ３の間、容量線には一定の電位が印加されること
が望ましい。また、期間Ｔ２、Ｔ３の間、容量線には高い電位が印加されることが望まし
い。このようにすると、第１のトランジスタの閾値電圧及びビデオ信号電圧の取得をより
正確に行うことができるとともに、当該画素の発光期間中に発光素子に流れる電流を一定
値に保つことができ、発光素子を一定の輝度で発光させることができる。以上のことを鑑
みると、当該画素が有する容量線の代わりとして、前行の画素が有する第２もしくは第４
の走査線を用いることが望ましい。

このように、当該画素が有する容量線の代わりとして、前行の画素が有する第２の走査線
を用いることにより、当該画素に容量線を新たに設ける必要がなくなるため、配線の本数
を減らすことができ、画素の開口率を上げることができる。また、容量線に印加する電圧
を新たに生成する必要がなくなるため、そのための回路を削減することができるとともに
、消費電力も削減することができる。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態３）
実施の形態１及び実施の形態２において、初期化を行うときに発光素子に電流を流してい
たが、これまで示してきた画素回路に、新たに初期化用トランジスタを追加することによ
り、初期化を行うことも可能である。本実施形態では、初期化用トランジスタを用いて初
期化を行う方法について説明する。なお、発光素子として、ＥＬ素子を例に挙げて説明す
る。

初期化を行うためには、第１のトランジスタの第２の電極を、ある初期電位に設定する必
要がある。このとき、第１のトランジスタの第２の電極と他の素子の電極もしくは他の配
線とを、初期化用トランジスタを介して接続し、初期化用トランジスタをオンさせること
により、第１のトランジスタの第２の電極を、接続先の電極もしくは配線が有する電位に
設定することができる。

つまり、初期化用トランジスタは、第１のトランジスタの第２の電極の電位をある初期電
位に設定するために、第１のトランジスタの第２の電極と他の素子の電極もしくは他の配
線とを接続するスイッチとして機能する。

例えば、図３に示した画素回路の場合、保持容量３０６にビデオ信号電圧Ｖ_ｄａｔａ及び
第１のトランジスタ３０１の閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持するためには、予
め、第１のトランジスタ３０１の第２の電極の電位を、ビデオ信号電圧Ｖ_ｄａｔａと第１
のトランジスタ３０１の閾値電圧｜Ｖ_ｔｈ｜との差Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜よりも低くし
ておかなければならない。そこで、第１の期間Ｔ１で、第１のトランジスタ３０１の第２
の電極と他の素子の電極もしくは他の配線とを、初期化トランジスタを介して接続するこ
とにより、第１のトランジスタ３０１の第２の電極の電位をＶ_ｄａｔａ−｜Ｖ_ｔｈ｜より
も低い初期電圧に設定することができる。

ここで、図３に示した画素回路に、初期化用トランジスタを設けた場合の例を図２５に示
す。図２５は、第１のトランジスタ３０１の第２の電極と容量線３１４とを、初期化用ト
ランジスタを介して接続した例である。

図２５では、図３に示した画素回路に、新たに初期化用トランジスタである第６のトラン
ジスタ２５１６と第５の走査線２５１７を加えている。なお、第６のトランジスタ２５１
６は、ゲート電極が、第５の走査線２５１７に接続され、第１の電極が、第１のトランジ
スタ３０１の第２の電極、及び第４のトランジスタ３０４の第１の電極、及び第５のトラ
ンジスタ３０５の第１の電極に接続され、第２の電極が、容量線３１４に接続されている
。

次に、図２５に示した画素回路の動作について、図２６、図２７を用いて説明する。

図２６は、信号線３０７及び第１〜第５の走査線３０８〜３１１、２５１７に入力される
ビデオ信号電圧及びパルスのタイミングチャートを示しており、画素回路の各動作に合わ
せて、Ｔ１〜Ｔ３の３つの期間に分割している。

第１の期間Ｔ１における画素回路の動作について、図２７を用いて説明する。期間Ｔ１で
は、第２、第３、第５の走査線３０９、３１０、２５１７がＬレベルとなり、第３、第４
、第６のトランジスタ３０３、３０４、２５１６がオンする。また、第１及び第４の走査
線３０８、３１１がＨレベルとなり、第２及び第５のトランジスタ３０２、３０５がオフ
する。これにより、第１のトランジスタ３０２の第２の電極と容量線３１４が接続される
ため、第１のトランジスタ３０１の第２の電極、及び第１の保持容量３０６の第１の電極
、及び保持容量３０６の第１の電極の電位が、容量線３１４の電位Ｖ_ＣＬと等しくなる。

以上の動作により、期間Ｔ１では、第１のトランジスタ３０１の第２の電極、及び保持容
量３０６の第１の電極の電位を、初期電位として、容量線３１４の電位Ｖ_ＣＬに設定する
。

このように、期間Ｔ１で、第１のトランジスタ３０１の第２の電極の電位を、Ｖ_ｄａｔａ
−｜Ｖ_ｔｈ｜よりも低い電位である容量線３１４の電位Ｖ_ＣＬに設定することにより、第
１のトランジスタ３０１の第２の電極の電位を確実にＶ_ｄａｔａ−｜Ｖ_ｔｈ｜よりも低く
することができ、閾値電圧の補償を確実に行うことができるようになる。

なお、期間Ｔ２、Ｔ３においては、第５の走査線２５１７をＨレベルとし、第６のトラン
ジスタ２５１６をオフとする。そして、図３に示した画素回路と同じ動作を行う。つまり
、期間Ｔ２では、保持容量３０６にビデオ信号電圧Ｖ_ｄａｔａ及び第１のトランジスタ３
０１の閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を保持する。そして、期間Ｔ３では、発光素子
３１５にビデオ信号電圧Ｖ_ｄａｔａに依存した電流Ｉ_ＯＬＥＤを供給し、発光素子３１５
を発光させる。

なお、第６のトランジスタ２５１６は、第１のトランジスタ３０１の第２の電極が、Ｖ_{ｄ
ａｔａ}−｜Ｖ_ｔｈ｜よりも低い電位に設定されるように接続すればよい。例えば、図２８
に示すように、第６のトランジスタ２５１６の第１の電極を、第１のトランジスタ３０１
のゲート電極、及び第４のトランジスタ３０４の第２の電極、及び保持容量３０６の第１
の電極に接続してもよい。

なお、図２５では、第６のトランジスタ２５１６の第２の電極を容量線３１４に接続した
が、第６のトランジスタ２５１６の第２の電極を、容量線以外の既存の配線と接続しても
よい。特に、期間Ｔ１において、Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜よりも低い電位が印加されてい
る配線であればよい。

例えば、図２９に示すように、第６のトランジスタ２５１６の第２の電極を、第２の走査
線３０９と接続してもよい。期間Ｔ１では、第２の走査線３０９にＬレベルの電位が印加
されるため、第１のトランジスタ３０１の第２の電極の電位を、Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜
よりも低い電位に設定することができる。

なお、期間Ｔ１において、第３の走査線３１０にもＬレベルの電位が印加されるため、第
６のトランジスタ２５１６の第２の電極を、第３の走査線３１０と接続してもよい。

また、第１のトランジスタ３０１の第２の電極をある初期電位に設定するために、新たに
初期化線（初期化用電源線）を設けてもよい。

例えば、図３に示した画素回路に初期化用トランジスタと初期化線を設けた場合の例を図
３０に示す。図３０では、図３に示した画素回路に、新たに初期化用トランジスタである
第６のトランジスタ２５１６、第５の走査線２５１７、初期化線３０１８を加えている。
なお、第６のトランジスタ２５１６は、ゲート電極が、第５の走査線２５１７に接続され
、第１の電極が、第１のトランジスタ３０１の第２の電極、及び第４のトランジスタ３０
４の第１の電極、及び第５のトランジスタ３０５の第１の電極に接続され、第２の電極が
、初期化線３０１８に接続されている。

また、初期化線３０１８には、初期化電位Ｖ_ｉｎｉが印加される。なお、電位の大小関係
は、Ｖ_ｉｎｉ＜Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜とする。

図３０に示した画素回路の第１の期間Ｔ１での動作を、図３１に示す。期間Ｔ１では、第
１のトランジスタ３０１はダイオード接続の状態となり、初期化線３０１８に電流が流れ
る。その結果、第１のトランジスタ３０１の第２の電極、及び保持容量３０６の第１の電
極の電位が初期化線３０１８の電位と等しくなり、保持容量３０６に、初期化電位Ｖ_ｉｎ
ｉと容量線３１４の電位Ｖ_ＣＬとの差Ｖ_ｉｎｉ−Ｖ_ＣＬが保持される。

以上の動作により、期間Ｔ１では、保持容量３０６に初期電圧として、初期化線３０１８
の電位Ｖ_ｉｎｉと容量線３１４の電位Ｖ_ＣＬとの差Ｖ_ｉｎｉ−Ｖ_ＣＬを保持する。

このように、初期化線３０１８を設け、第１のトランジスタ３０１の第２の電極の電位を
、Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜よりも低い電位である初期化電位Ｖ_ｉｎｉに設定することによ
り、第１のトランジスタ３０１の第２の電極の電位を確実にＶ_ｄａｔａ−｜Ｖ_ｔｈ｜より
も低くすることができ、閾値電圧の補償を確実に行うことができるようになる。

特に、新たに初期化線を設けることにより、初期化電位Ｖ_ｉｎｉをＶ_ｄａｔａ−｜Ｖ_ｔｈ
｜よりも低い任意の電位に設定することができるため、第１のトランジスタ３０１の第２
の電極の電位をより確実にＶ_ｄａｔａ−｜Ｖ_ｔｈ｜よりも低くすることができ、閾値電圧
の補償をより確実に行うことができるようになる。

なお、第６のトランジスタ２５１６は、第１のトランジスタ３０１の第２の電極が、初期
化電位Ｖ_ｉｎｉに設定されるように接続すればよい。例えば、図３２に示すように、第６
のトランジスタ２５１６の第１の電極を、第１のトランジスタ３０１のゲート電極、及び
第４のトランジスタ３０４の第２の電極、及び保持容量３０６の第１の電極に接続しても
よい。

このように、新たに初期化用トランジスタ及び初期化線を追加して初期化を行うことによ
り、第１のトランジスタの閾値電圧の取得及び補償を、より確実に行うことができるよう
になる。

また、実施の形態１で説明した初期化の方法では、初期化を行っている最中に発光素子に
電流が流れるため、期間Ｔ１で発光素子が発光していたが、本実施形態で示した方法では
、初期化を行っている最中に発光素子に電流が流れないため、期間Ｔ１で発光素子が発光
せず、発光期間以外での発光素子の発光を抑えることができる。

なお、本実施形態では、初期化用トランジスタである第６のトランジスタをＰチャネル型
としたが、これに限定されない。Ｎチャネル型でもよい。

なお、本実施形態では、第５の走査線を用いて第６のトランジスタを制御したが、第５の
走査線の代わりに、他行の画素が有する既存の他の配線を用いてもよい。特に、初期化を
行う期間Ｔ１で、第６のトランジスタがオンするような電圧が印加される配線を用いるの
が望ましい。例えば、第６のトランジスタがＰチャネル型である場合は、当該画素の第５
の走査線の代わりに、前行の画素の第１の走査線を用いてもよい。また、第６のトランジ
スタがＮチャネル型の場合は、当該画素の第５の走査線の代わりに、前行の画素の第２の
走査線を用いてもよい。このように、第５の走査線の代わりに既存の配線を用いることに
より、当該画素に第５の走査線を新たに設ける必要がなくなるため、配線の本数を減らす
ことができ、画素の開口率を上げることができる。

なお、本実施形態では、第１のトランジスタがＰチャネル型である場合（図３）の場合の
実施例のみを説明したが、本実施形態の内容を、図８に示した画素回路のような、第１の
トランジスタがＮチャネル型である場合にも同様に適用することができる。

なお、図８に示した画素回路に初期化用トランジスタを追加する場合、第１のトランジス
タ８０１の第２の電極の電位が、ビデオ信号電圧Ｖ_ｄａｔａと第１のトランジスタ８０１
の閾値電圧｜Ｖ_ｔｈ｜との和Ｖ_ｄａｔａ＋｜Ｖ_ｔｈ｜よりも高い電位に設定されるように
接続する。また、初期化線を追加する場合、初期化線に印加する電位Ｖ_ｉｎｉは、Ｖ_{ｄａ
ｔａ}＋｜Ｖ_ｔｈ｜よりも高い電位に設定する。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態４）
実施の形態１〜実施の形態３では、第２の電源線の電位を固定電位としているが、第１〜
第４の期間に応じて、第２の電源線の電位を変えてもよい。本実施形態では、第１〜第４
の期間に応じて、第２の電源線の電位を変える場合について説明する。なお、発光素子と
して、ＥＬ素子を例に挙げて説明する。

例えば、図３に示した画素回路において、第２の期間Ｔ２では、第５のトランジスタ３０
５をオフとすることにより、発光素子３１５に電流を流さないようにしているが、例えば
、第５のトランジスタ３０５を削除して、第１のトランジスタ３０１の第２の電極と発光
素子３１５の第１の電極とを直接接続し、第２の期間Ｔ２で第２の電源線３１３の電位を
、発光素子３１５の第１の電極の電位よりも高くすることにより、発光素子３１５に電流
を流さなくすることができる。なぜならば、第２の電源線３１３の電位を発光素子３１５
の第１の電極の電位よりも高くすることにより、発光素子３１５に逆方向のバイアスが加
えられるためである。この場合の例を図３３、図３４に示す。

図３３では、図３に示した画素回路に対して、第１のトランジスタ３０１の第２の電極が
発光素子３１６の第１の電極と直接接続されている。また、図３４は、信号線３０７及び
第１〜第３の走査線３０８〜３１０、第２の電源線３１３に入力されるビデオ信号電圧及
びパルスのタイミングチャートを示している。なお、第１〜第３の走査線３０８〜３１０
に入力されるパルスのタイミングは、図３に示した画素回路と同じである。

第２の期間Ｔ２では、第２の電源線３１３の電位を、ビデオ信号電圧Ｖ_ｄａｔａと第１の
トランジスタ３０１の閾値電圧｜Ｖ_ｔｈ｜との差Ｖ_ｄａｔａ−｜Ｖ_ｔｈ｜以上にすること
により、発光素子３１５に逆方向のバイアスを加えることができる。これにより、期間Ｔ
２で発光素子３１５に電流を流さなくすることができる。

また、第１及び第３の期間Ｔ１、Ｔ３では、第２の電源線３１３の電位を、ビデオ信号電
圧Ｖ_ｄａｔａと第１のトランジスタ３０１の閾値電圧｜Ｖ_ｔｈ｜との差Ｖ_ｄａｔａ−｜Ｖ
_ｔｈ｜よりも低くすることにより、発光素子３１５に順方向のバイアスを加えることがで
きる。これにより、期間Ｔ１、Ｔ３で発光素子３１５に電流を流すことができる。

なお、初期化の方法として、実施の形態３で説明した、初期化用トランジスタを用いて初
期化を行う方法を用いてもよい。この場合の例を、図３５に示す。

図３５に示した画素回路では、初期化用トランジスタを用いて初期化を行う場合の例を示
した図（図２５）において、第５のトランジスタ３０５及び第４の走査線３１１を取り除
き、第１のトランジスタ３０１の第２の電極と発光素子３１５の第１の電極とを接続して
いる。この場合、期間Ｔ１で、第２の電源線３１３の電位を第１のトランジスタ３０１の
第２の電極の電位よりも高くすることにより、発光素子３１５に電流を流さずに初期化を
行うことが可能となる。

また、初期化の方法として、実施の形態３で説明した、初期化用トランジスタと初期化線
を用いて初期化を行う方法を用いてもよい。この場合の例を、図３６に示す。

図３６に示した画素回路では、初期化用トランジスタと初期化線を用いて初期化を行う場
合の例を示した図（図３０）において、第５のトランジスタ３０５及び第４の走査線３１
１を取り除き、第１のトランジスタ３０１の第２の電極と発光素子３１５の第１の電極と
を接続している。この場合、期間Ｔ１で、第２の電源線３１３の電位を初期化電位Ｖ_ｉｎ
ｉ以上にすることにより、発光素子３１５に電流を流さずに初期化を行うことが可能とな
る。

なお、本実施形態では、第１のトランジスタがＰチャネル型である場合（図３）の場合の
実施例のみを説明したが、本実施形態の内容を、図８に示した画素回路のような、第１の
トランジスタがＮチャネル型である場合にも同様に適用することができる。

図８に示した画素回路において、期間に応じて第２の電源線８１３の電位を変える場合、
期間Ｔ２で、第２の電源線８１３の電位を、発光素子８１５の第２の電極の電位よりも低
くすることにより、発光素子８１５に逆方向のバイアスを加えることができる。これによ
り、期間Ｔ２で発光素子８１５に電流を流さなくすることができる。

なお、期間Ｔ２では、第２の電源線８１３の電位を、ビデオ信号電圧Ｖ_ｄａｔａと第１の
トランジスタ８０１の閾値電圧｜Ｖ_ｔｈ｜との和Ｖ_ｄａｔａ＋｜Ｖ_ｔｈ｜以下にすること
により、上記の動作を行うことができる。

また、第１及び第３の期間Ｔ１、Ｔ３では、第２の電源線８１３の電位を、ビデオ信号電
圧Ｖ_ｄａｔａと第１のトランジスタ８０１の閾値電圧｜Ｖ_ｔｈ｜との和Ｖ_ｄａｔａ＋｜Ｖ
_ｔｈ｜よりも高くすることにより、発光素子８１５に順方向のバイアスを加えることがで
きる。これにより、期間Ｔ１、Ｔ３で発光素子８１５に電流を流すことができる。

なお、初期化の方法として、実施の形態３で説明した、初期化用トランジスタを用いて初
期化を行う方法を用いてもよい。この場合、期間Ｔ１で、第２の電源線８１３の電位を第
１のトランジスタ８０１の第２の電極の電位よりも低くすることにより、発光素子８１５
に電流を流さずに初期化を行うことが可能となる。

また、初期化の方法として、実施の形態３で説明した、初期化用トランジスタと初期化線
を用いて初期化を行う方法を用いてもよい。この場合、期間Ｔ１で、第２の電源線８１３
の電位を初期化電位Ｖ_ｉｎｉ以下にすることにより、発光素子８１５に電流を流さずに初
期化を行うことが可能となる。

このように、第２の電源線の電位を期間によって変化させることにより、発光期間（Ｔ３
）以外の期間に発光素子に電流を流さなくすることができるため、発光期間以外の期間で
の発光素子の発光を抑えることができる。また、第５のトランジスタ及び第４の走査線を
設ける必要がなくなるため、画素の開口率を上げることができる。また、走査線駆動回路
の数を減らすことができるため、消費電力を削減することができる。

また、第２の電源線の電位を期間によって変化させることにより、発光素子に逆方向のバ
イアスを加えることができる。特に、発光素子がＥＬ素子の場合、逆方向のバイアスを加
えることによって、ＥＬ素子の劣化状態を改善し、信頼性を向上させることができるとと
もに、寿命を伸ばすことができる。

なお、本発明の画素構成を、面積階調方式を行う場合の画素構成に適用してもよい。つま
り、１画素を複数のサブ画素に分割する画素構成において、各サブ画素に本発明の画素構
成を適用してもよい。これにより、各サブ画素ごとに輝度のばらつきを低減させることが
でき、高画質で、かつ、多階調の表示が可能となる。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態５）
本実施形態では、本発明の表示装置における画素のレイアウトについて述べる。例えば、
図３に示した画素回路について、そのレイアウト図を図３７に示す。なお、図３７に付し
た番号は、図３に付した番号と一致する。なお、レイアウト図は、図３７に限定されない
。

図３に示した画素回路は、第１〜第５のトランジスタ３０１〜３０５、保持容量３０６、
信号線３０７、第１〜第４の走査線３０８〜３１１、第１及び第２の電源線３１２、３１
３、容量線３１４、発光素子３１５から構成されている。

第１〜第４の走査線３０８〜３１１は、第１配線によって形成され、信号線３０７、第１
及び第２の電源線３１２、３１３、容量線３１４は、第２配線によって形成されている。

トップゲート構造の場合は、基板、半導体層、ゲート絶縁膜、第１配線、層間絶縁膜、第
２配線、の順で膜が構成される。また、ボトムゲート構造の場合は、基板、第１配線、ゲ
ート絶縁膜、半導体層、層間絶縁膜、第２配線、の順で膜が構成される。

なお、本実施形態の画素構成において、第１〜第５のトランジスタのそれぞれが有するチ
ャネル長Ｌとチャネル幅Ｗの比Ｗ／Ｌの値の中で、第１のトランジスタが有するＷ／Ｌの
値を最大にすると、第１のトランジスタのドレイン・ソース間を流れる電流をより大きく
することができる。これにより、期間Ｔ２でビデオ信号電圧Ｖ_ｄａｔａ及び第１のトラン
ジスタの閾値電圧｜Ｖ_ｔｈ｜に基づいた電圧を取得するときに、より大きな電流によって
動作を行うことができるため、より迅速な動作ができるようになる。また、期間Ｔ３で発
光素子に流れる電流Ｉ_ＯＬＥＤをより大きくすることができ、輝度をより高くすることが
可能となる。そこで、第１のトランジスタが有するＷ／Ｌの値が最大となるようにするた
めに、図３７では、第１〜第５のトランジスタの中で、第１のトランジスタ３０１が有す
るチャネル幅Ｗを最大にしている。

なお、本実施形態では、第１〜第５のトランジスタ３０１〜３０５をシングルゲート構造
で記載したが、これに限定されない。第１〜第５のトランジスタ３０１〜３０５の構造は
、様々な形態をとることができる。例えば、ゲート電極が２個以上になっているマルチゲ
ート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続される
ような構成となるため、複数のトランジスタが直列に接続されたような構成となる。マル
チゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させ
て信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても
、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。また
、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート
電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大き
くしたり、空乏層ができやすくなってＳ係数（サブスレッショルド係数）を小さくするこ
とができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に
接続されたような構成となる。また、チャネルの上にゲート電極が配置されている構造で
もよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造で
あってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていても
よいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル
（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（も
しくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チ
ャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、Ｌ
ＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トラ
ンジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・
ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性
にすることができる。

なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、アルミニウム（Ａｌ）
、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオ
ジウム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（
Ａｇ）、銅（Ｃｕ）、マグネシウム （Ｍｇ） 、スカンジウム （Ｓｃ）、 コバルト
（ Ｃｏ） 、亜鉛（ Ｚｎ） 、ニオブ（ Ｎｂ） 、シリコン（Ｓｉ）、リン（Ｐ
）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム （Ｉｎ ）、錫 （
Ｓｎ ）、酸素（Ｏ）で構成された群から選ばれた一つもしくは複数の元素、または、前
記群から選ばれた一つもしくは複数の元素を成分とする化合物、合金材料（例えば、イン
ジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウ
ム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）、酸化錫カドミウム（
ＣＴＯ）、アルミネオジウム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）、モリブデ
ンニオブ（Ｍｏ−Ｎｂ）など）で形成されることが望ましい。または、配線、電極、導電
層、導電膜、端子などは、これらの化合物を組み合わせた物質などを有して形成されるこ
とが望ましい。もしくは、前記群から選ばれた一つもしくは複数の元素とシリコンの化合
物（シリサイド）（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイド
など）、前記群から選ばれた一つもしくは複数の元素と窒素の化合物（例えば、窒化チタ
ン、窒化タンタル、窒化モリブデン等）を有して形成されることが望ましい。

なお、シリコン（Ｓｉ）には、ｎ型不純物（リンなど）またはｐ型不純物（ボロンなど）
を含んでいてもよい。シリコンが不純物を含むことにより、導電率が向上したり、通常の
導体と同様な振る舞いをすることが可能となる。従って、配線、電極などとして利用しや
すくなる。

なお、シリコンは、単結晶、多結晶（ポリシリコン）、微結晶（マイクロクリスタルシリ
コン）など、様々な結晶性を有するシリコンを用いることが出来る。あるいは、シリコン
は非晶質（アモルファスシリコン）などの結晶性を有さないシリコンを用いることが出来
る。単結晶シリコンまたは多結晶シリコンを用いることにより、配線、電極、導電層、導
電膜、端子などの抵抗を小さくすることが出来る。非晶質シリコンまたは微結晶シリコン
を用いることにより、簡単な工程で配線などを形成することが出来る。

なお、アルミニウムまたは銀は、導電率が高いため、信号遅延を低減することができる。
さらに、エッチングしやすいので、パターニングしやすく、微細加工を行うことが出来る
。

なお、銅は、導電率が高いため、信号遅延を低減することが出来る。銅を用いる場合は、
密着性を向上させるため、積層構造にすることが望ましい。

なお、モリブデンまたはチタンは、酸化物半導体（ＩＴＯ、ＩＺＯなど）またはシリコン
と接触しても、不良を起こさない、エッチングしやすい、耐熱性が高いなどの利点を有す
るため、望ましい。

なお、タングステンは、耐熱性が高いなどの利点を有するため、望ましい。

なお、ネオジウムは、耐熱性が高いなどの利点を有するため、望ましい。特に、ネオジウ
ムとアルミニウムとの合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこし
にくくなる。

なお、シリコンは、トランジスタが有する半導体層と同時に形成できる、耐熱性が高いな
どの利点を有するため、望ましい。

なお、ＩＴＯ、ＩＺＯ、ＩＴＳＯ、酸化亜鉛（ＺｎＯ）、シリコン（Ｓｉ）、酸化錫（Ｓ
ｎＯ）、酸化錫カドミウム（ＣＴＯ）は、透光性を有しているため、光を透過させる部分
に用いることができる。たとえば、画素電極や共通電極として用いることができる。

なお、ＩＺＯは、エッチングしやすく、加工しやすいため、望ましい。ＩＺＯは、エッチ
ングしたときに、残渣が残ってしまう、ということも起こりにくい。したがって、画素電
極としてＩＺＯを用いると、液晶素子や発光素子に不具合（ショート、配向乱れなど）を
もたらすことを低減出来る。

なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、単層構造でもよいし、
多層構造になっていてもよい。単層構造にすることにより、配線、電極、導電層、導電膜
、端子などの製造工程を簡略化することができ、工程日数を少なくでき、コストを低減す
ることが出来る。あるいは、多層構造にすることにより、それぞれの材料のメリットを生
かしつつ、デメリットを低減させ、性能の良い配線、電極などを形成することが出来る。
たとえば、低抵抗材料（アルミニウムなど）を多層構造の中に含むことにより、配線の低
抵抗化を図ることができる。また、低耐熱性の材料を、高耐熱性の材料で挟む積層構造に
することにより、低耐熱性の材料の持つメリットを生かしつつ、配線、電極などの耐熱性
を高くすることが出来る。例えば、アルミニウムを含む層を、モリブデン、チタン、ネオ
ジウムなどを含む層で挟む積層構造にすると望ましい。

また、配線、電極など同士が直接接する場合、お互いに悪影響を及ぼすことがある。例え
ば、一方の配線、電極などが他方の配線、電極など材料の中に入っていって、性質を変え
てしまい、本来の目的を果たせなくなる。別の例として、高抵抗な部分を形成又は製造す
るときに、問題が生じて、正常に製造できなくなったりすることがある。そのような場合
、積層構造により反応しやすい材料を、反応しにくい材料で挟んだり、覆ったりするとよ
い。例えば、ＩＴＯとアルミニウムとを接続させる場合は、ＩＴＯとアルミニウムとの間
に、チタン、モリブデン、ネオジウム合金を挟むことが望ましい。また、シリコンとアル
ミニウムとを接続させる場合は、ＩＴＯとアルミニウムとの間に、チタン、モリブデン、
ネオジウム合金を挟むことが望ましい。

なお、配線とは、導電体が配置されているものを言う。線状に伸びていても良いし、伸び
ずに短く配置されていてもよい。したがって、電極は、配線に含まれている。

なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどとして、カーボンナノチュ
ーブを用いても良い。さらに、カーボンナノチューブは、透光性を有しているため、光を
透過させる部分に用いることができる。たとえば、画素電極や共通電極として用いること
ができる。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態６）
本実施形態では、表示装置における信号線駆動回路や走査線駆動回路などの構成とその動
作について説明する。

まず、画素構成として、図３や図８に示したような、信号線と第１〜第４の走査線とを用
いて動作を制御する画素構成を用いる場合について説明する。ここでは、画素構成として
、図３に示した画素構成を用いた場合を例に挙げて説明する。この場合の表示装置の構成
例を図３８に示す。

図３８に示した表示装置は、画素部３８０１、第１〜第４の走査線駆動回路３８０２〜３
８０５、信号線駆動回路３８０６を有しており、第１の走査線駆動回路３８０２と第１の
走査線３０８とが接続され、第２の走査線駆動回路３８０３と第２の走査線３０９とが接
続され、第３の走査線駆動回路３８０４と第３の走査線３１０とが接続され、第４の走査
線駆動回路３８０５と第４の走査線３１１とが接続され、信号線駆動回路３８０６と信号
線３０７とが接続される。なお、第１〜第４の走査線、及び信号線に付した符号は、図３
に付した符号に対応している。

まずは、走査線駆動回路について説明する。第１の走査線駆動回路３８０２は、第１の走
査線３０８に順次選択信号を出力するための回路である。第２〜第４の走査線駆動回路３
８０３〜３８０５についても同様である。これにより、画素部３８０１に選択信号が書き
込まれる。

ここで、第１〜第４の走査線駆動回路３８０２〜３８０５の構成例を図３９に示す。第１
〜第４の走査線駆動回路３８０２〜３８０５は、主に、シフトレジスタ３９０１や増幅回
路３９０２などを有している。

次に、図３９に示した第１〜第４の走査線駆動回路３８０２〜３８０５の動作を簡単に説
明する。シフトレジスタ３９０１には、クロック信号（Ｇ−ＣＬＫ）、スタートパルス（
Ｇ−ＳＰ）、クロック反転信号（Ｇ−ＣＬＫＢ）が入力され、これらの信号のタイミング
に従って、順次サンプリングパルスが出力される。出力されたサンプリングパルスは、増
幅回路３９０２で増幅され、各走査線から画素部（Ｘ５４）０１へ入力される。

なお、増幅回路３９０２の構成として、バッファ回路を有してもよいし、レベルシフタ回
路を有してもよい。また、走査線駆動回路には、シフトレジスタ３９０１や増幅回路３９
０２の他に、パルス幅制御回路などが配置されてもよい。

次に、信号線駆動回路について説明する。信号線駆動回路３８０６は、画素部に接続され
た信号線３０７にビデオ信号を順次出力するための回路である。信号線駆動回路３８０６
から出力されたビデオ信号は、画素部３８０１に入力される。画素部３８０１では、ビデ
オ信号に従って、画素の発光状態を制御することにより、画像を表示する。

ここで、信号線駆動回路３８０６の構成例を図４０に示す。図４０（Ａ）は、線順次駆動
で画素に信号を供給する場合の信号線駆動回路３８０６の一例を示している。この場合の
信号線駆動回路３８０６は、主に、シフトレジスタ４００１、第１のラッチ回路４００２
、第２のラッチ回路４００３、増幅回路４００４などを有している。なお、増幅回路４０
０４の構成として、バッファ回路を有してもよいし、レベルシフタ回路を有してもよいし
、デジタル信号をアナログに変換する機能を有する回路を有してもよいし、ガンマ補正を
行う機能を有する回路を有してもよい。

次に、図４０（Ａ）に示した信号線駆動回路３８０６の動作を簡単に説明する。シフトレ
ジスタ４００１には、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、クロ
ック反転信号（Ｓ−ＣＬＫＢ）が入力され、これらの信号のタイミングに従って、順次サ
ンプリングパルスが出力される。

シフトレジスタ４００１より出力されたサンプリングパルスは、第１のラッチ回路４００
２に入力される。第１のラッチ回路４００２には、ビデオ信号線より、ビデオ信号が電圧
Ｖ_ｄａｔａで入力されており、サンプリングパルスが入力されるタイミングに従って、各
列でビデオ信号を保持していく。

第１のラッチ回路４００２において、最終列までビデオ信号の保持が完了すると、水平帰
線期間中に、ラッチ制御線よりラッチ信号が入力され、第１のラッチ回路４００２に保持
されていたビデオ信号は、一斉に第２のラッチ回路（Ｘ５６）０３に転送される。その後
、第２のラッチ回路４００３に保持されたビデオ信号は、１行分が同時に増幅回路４００
４へと入力される。そして、増幅回路４００４にて、ビデオ信号電圧Ｖ_ｄａｔａの振幅が
増幅され、ビデオ信号が各信号線から画素部３８０１へ入力される。

第２のラッチ回路４００３に保持されたビデオ信号が増幅回路４００４に入力され、そし
て、画素部３８０１に入力されている間、シフトレジスタ４００１においては再びサンプ
リングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順次
駆動が可能となる。以後、この動作を繰り返す。

なお、点順次駆動で画素に信号を供給する場合もある。その場合の信号線駆動回路３８０
６の一例を図４０（Ｂ）に示す。この場合の信号線駆動回路３８０６は、シフトレジスタ
４００１とサンプリング回路４００５などを有している。シフトレジスタ４００１から、
サンプリングパルスがサンプリング回路４００５に出力される。また、サンプリング回路
４００５には、ビデオ信号線より、ビデオ信号が電圧Ｖ_ｄａｔａで入力され、サンプリン
グパルスに応じて、順次、画素部３８０１へビデオ信号が出力される。これにより、点順
次駆動が可能となる。

なお、信号線駆動回路やその一部（電流源回路や増幅回路など）は、画素部３８０１と同
一基板上に存在せず、例えば、外付けのＩＣチップを用いて構成されることもある。

以上のような走査線駆動回路及び信号線駆動回路を用いることにより、本発明の画素回路
を駆動させることができる。

なお、例えば、図３や図８に示した画素回路では、第１及び第２の走査線には互いに反転
した選択信号が入力される。よって、第１もしくは第２の走査線駆動回路のいずれか一方
を用いて、第１もしくは第２の走査線のいずれか一方に入力される選択信号を制御し、他
方の走査線には、その反転信号を入力してもよい。この場合の表示装置の構成例を図４１
に示す。

図４１に示した表示装置は、画素部３８０１、第１、第３、第４の走査線駆動回路３８０
２、３８０４、３８０５、信号線駆動回路３８０６、インバータ３８０７を有しており、
第１の走査線駆動回路３８０２と第１の走査線３０８とが接続され、第２の走査線３０９
が、インバータ３８０７を介して第１の走査線駆動回路３８０２と接続される。他の走査
線駆動回路及び信号線駆動回路の接続は、図３８に示した表示装置と同様であるため、こ
こでは説明を割愛する。なお、第１〜第４の走査線、及び信号線に付した符号は、図３に
付した符号に対応している。

図４１に示した表示装置では、第１の走査線駆動回路３８０２を用いて第１の走査線３０
８に入力される選択信号を制御し、第２の走査線３０９には、インバータ３８０７を用い
て生成された、第１の走査線３０８に入力された選択信号の反転信号が入力される。

また、例えば、図３や図８に示した画素構成では、第２及び第４の走査線には同一の選択
信号が入力される。よって、図１４や図１５に示した画素構成のように、第３及び第５の
トランジスタを同一の走査線を用いて制御してもよい。この場合の表示装置の構成例を図
４２に示す。なお、画素構成として、図１４に示した画素構成を用いる場合を例に挙げて
説明する。

図４２は、第３及び第５のトランジスタ３０３、３０５を、第２の走査線３０９を用いて
制御する場合の表示装置の構成例である。図４２に示した表示装置は、画素部３８０１、
第１〜第３の走査線駆動回路３８０２〜３８０４、信号線駆動回路３８０６を有している
。各駆動回路の接続は、図３８に示した表示装置と同様であるため、ここでは説明を割愛
する。なお、第１〜第３の走査線、信号線、第３及び第５のトランジスタに付した符号は
、図１４に付した符号に対応している。

また、例えば、図２０に示した画素構成のように、第２のトランジスタを、第２のトラン
ジスタ以外のトランジスタとは異なる導電形式にすることにより、第２のトランジスタ、
及び第３のトランジスタ、及び第５のトランジスタを、同一の走査線で制御することがで
きる。この場合の表示装置の構成例を図４３に示す。

図４３は、第２、第３、第５のトランジスタ３０２、３０３、３０５を、第１の走査線３
０８を用いて制御する場合の表示装置の構成例である。図４３に示した表示装置は、画素
部３８０１、第１及び第３の走査線駆動回路３８０２、３８０４、信号線駆動回路３８０
６を有している。各駆動回路の接続は、図３８に示した表示装置と同様であるため、ここ
では説明を割愛する。なお、第１及び第３の走査線、信号線、第２、第３、第５のトラン
ジスタに付した符号は、図２０に付した符号に対応している。

このように、表示装置の構成を図４１〜図４３に示したような構成にすることにより、本
発明の画素回路を駆動させることができる。

なお、表示装置の構成を図４１〜図４３に示したような構成にすることにより、走査線及
び走査線駆動回路の数を減らすことができるため、画素部の開口率を上げることができる
。また、消費電力を低減させることができる。また、走査線駆動回路の数を減らすことに
より、額縁を狭くすることができたり、画素部の占有面積を大きくすることができる。

なお、信号線駆動回路や走査線駆動回路などの構成は、図３８〜図４３に限定されない。

なお、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、ど
のような基板上に形成されていてもよい。したがって、図３８〜図４３で示したような回
路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていて
もよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよい
し、どのような基板上に形成されていてもよい。あるいは、図３８〜図４３における回路
の一部が、ある基板に形成されており、図３８〜図４３における回路の別の一部が、別の
基板に形成されていてもよい。つまり、図３８〜図４３における回路の全てが同じ基板上
に形成されていなくてもよい。例えば、図３８〜図４３において、画素部と走査線駆動回
路とは、ガラス基板上にトランジスタを用いて形成し、信号線駆動回路（もしくはその一
部）は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ
）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続
してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数
を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたり
することができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大
きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力
の向上を防ぐことができる。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態７）
本実施形態では、本発明の表示装置に用いる表示パネルについて図４４などを用いて説明
する。なお、図４４（ａ）は、表示パネルを示す上面図、図４４（ｂ）は図４４（ａ）を
Ａ−Ａ’で切断した断面図である。点線で示された信号線駆動回路４４０１、画素部４４
０２、第１の走査線駆動回路４４０３、第２の走査線駆動回路４４０６を有する。また、
封止基板４４０４、シール材４４０５を有し、シール材４４０５で囲まれた内側は、空間
４４０７になっている。

なお、配線４４０８は第１の走査線駆動回路４４０３、第２の走査線駆動回路４４０６及
び信号線駆動回路４４０１に入力される信号を伝送するための配線であり、外部入力端子
となるＦＰＣ４４０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰ
Ｃ４４０９と表示パネルとの接合部上にはＩＣチップ（メモリ回路や、バッファ回路など
が形成された半導体チップ）４４２２、４４２３がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ
）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣには
プリント配線基盤（ＰＷＢ）が取り付けられていてもよい。

次に、断面構造について図４４（ｂ）を用いて説明する。基板４４１０上には画素部４４
０２とその周辺駆動回路（第１の走査線駆動回路４４０３、第２の走査線駆動回路４４０
６及び信号線駆動回路４４０１）が形成されているが、ここでは、信号線駆動回路４４０
１と、画素部４４０２が示されている。

なお、信号線駆動回路４４０１は、トランジスタ４４２０やトランジスタ４４２１など多
数のトランジスタで構成されている。また、本実施形態では、基板上に周辺駆動回路を一
体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部もしくは
一部をＩＣチップなどに形成し、ＣＯＧなどで実装してもよい。

また、画素部４４０２は、スイッチング用トランジスタ４４１１と、駆動用トランジスタ
４４１２とを含む画素を構成する複数の回路を有している。なお、駆動用トランジスタ４
４１２のソース電極は第１の電極４４１３と接続されている。また、第１の電極４４１３
の端部を覆って絶縁物４４１４が形成されている。ここでは、ポジ型の感光性アクリル樹
脂膜を用いることにより形成する。

また、カバレッジを良好なものとするため、絶縁物４４１４の上端部または下端部に曲率
を有する曲面が形成されるようにする。例えば、絶縁物４４１４の材料としてポジ型の感
光性アクリルを用いた場合、絶縁物４４１４の上端部のみに曲率半径（０．２μｍ〜３μ
ｍ）を有する曲面を持たせることが好ましい。また、絶縁物４４１４として、感光性の光
によってエッチャントに不溶解性となるネガ型、あるいは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。

第１の電極４４１３上には、有機化合物を含む層４４１６、及び第２の電極４４１７がそ
れぞれ形成されている。ここで、陽極として機能する第１の電極４４１３に用いる材料と
しては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫
酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングステ
ン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜と
の積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を
用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミ
ックコンタクトがとれ、さらに陽極として機能させることができる。

また、有機化合物を含む層４４１６は、蒸着マスクを用いた蒸着法、またはインクジェッ
ト法によって形成される。有機化合物を含む層４４１６には、周期表第４族金属錯体をそ
の一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分
子系材料であっても高分子系材料であってもよい。また、有機化合物を含む層に用いる材
料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施形態に
おいては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。
さらに、公知の三重項材料を用いることも可能である。

さらに、有機化合物を含む層４４１６上に形成される、陰極である第２の電極４４１７に
用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの
合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、または窒化カルシウム）を用いればよい
。なお、有機化合物を含む層４４１６で生じた光が第２の電極４４１７を透過させる場合
には、第２の電極４４１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（イ
ンジウム錫酸化物））、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、酸化亜鉛
（ＺｎＯ）等）との積層を用いるのがよい。

さらに、シール材４４０５で封止基板４４０４を基板４４１０と貼り合わせることにより
、基板４４１０、封止基板４４０４、及びシール材４４０５で囲まれた空間４４０７に発
光素子４４１８が備えられた構造になっている。なお、空間４４０７には、不活性気体（
窒素やアルゴン等）が充填される場合の他、シール材４４０５で充填される構成も含むも
のとする。

なお、シール材４４０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料
はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板４４０
４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅ
ｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、
ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。

以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。

図４４に示すように、信号線駆動回路４４０１、画素部４４０２、第１の走査線駆動回路
４４０３及び第２の走査線駆動回路４４０６を一体形成することで、表示装置の低コスト
化が図れる。なお、信号線駆動回路４４０１、画素部４４０２、第１の走査線駆動回路４
４０３及び第２の走査線駆動回路４４０６に用いられるトランジスタを単極性とすること
で作製工程の簡略化が図れるためさらなる低コスト化が図れる。また、信号線駆動回路４
４０１、画素部４４０２、第１の走査線駆動回路４４０３及び第２の走査線駆動回路４４
０６に用いられるトランジスタの半導体層にアモルファスシリコンを適用することでさら
なる低コスト化を図ることができる。

なお、表示パネルの構成としては、図４４（ａ）に示したように信号線駆動回路４４０１
、画素部４４０２、第１の走査線駆動回路４４０３及び第２の走査線駆動回路４４０６を
一体形成した構成に限定されず、信号線駆動回路４４０１に相当する信号線駆動回路をＩ
Ｃチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としてもよい。

つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩ
Ｃチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体
チップとすることで、より高速動作且つ低消費電力化を図れる。

そして、走査線駆動回路を画素部と一体形成することで、低コスト化が図れる。なお、こ
の走査線駆動回路及び画素部は単極性のトランジスタで構成することでさらなる低コスト
化が図れる。画素部の有する画素の構成としては実施の形態１〜実施の形態４で示した構
成を適用することができる。また、トランジスタの半導体層にアモルファスシリコンを用
いることで、作製工程が簡略化し、さらなる低コスト化が図れる。

こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ４４０９と基板４４１
０との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装する
ことで基板面積を有効利用することができる。

また、図４４（ａ）の信号線駆動回路４４０１、第１の走査線駆動回路４４０３及び第２
の走査線駆動回路４４０６に相当する信号線駆動回路、第１の走査線駆動回路及び第２の
走査線駆動回路をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成として
もよい。この場合には高精細な表示装置をより低消費電力にすることが可能である。よっ
て、より消費電力が少ない表示装置とするため、画素部に用いられるトランジスタの半導
体層にはポリシリコンを用いることが望ましい。

また、画素部４４０２のトランジスタの半導体層にアモルファスシリコンを用いることに
より低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能と
なる。

なお、走査線駆動回路及び信号線駆動回路は、画素の行方向及び列方向に設けることに限
定されない。

次に、発光素子４４１８に適用可能な発光素子の例を図４５に示す。

基板４５０１の上に陽極４５０２、正孔注入材料からなる正孔注入層４５０３、その上に
正孔輸送材料からなる正孔輸送層４５０４、発光層４５０５、電子輸送材料からなる電子
輸送層４５０６、電子注入材料からなる電子注入層４５０７、そして陰極４５０８を積層
させた素子構造である。ここで、発光層４５０５は、一種類の発光材料のみから形成され
ることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、
この構造に限定されない。

また、図４５で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発
光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエー
ションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光
領域を２つの領域に分けることによって得られる白色発光素子などにも応用可能である。

次に、図４５に示す本発明の素子作製方法について説明する。まず、陽極４５０２（ＩＴ
Ｏ（インジウム錫酸化物））を有する基板４５０１に正孔注入材料、正孔輸送材料、発光
材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極４５０８を
蒸着で形成する。

次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好
適な材料を以下に列挙する。

正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン（
以下「Ｈ_２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効で
ある。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正
孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化
合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と
記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、
ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効
であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用
いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の
超薄膜などがある。

正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン
環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４
’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体
である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェ
ニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニ
ル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−ト
リス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と
記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−アミ
ノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳
香族アミン化合物が挙げられる。

電子輸送材料としては、金属錯体がよく用いられ、トリス（８−キノリノラト）アルミニ
ウム（以下、「Ａｌｑ_３」と記す）、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト
）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−
キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベンゾ
キノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル
）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）_２」と記す）、ビス［２−（２
−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）_２」と記す
）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯
体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，
３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾ
ール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニ
ル）−５−（４−ビフェニリル）−１、２、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ
」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と
記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。

電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ
化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウ
ムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウ
ムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リ
チウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。

発光材料としては、先に述べたＡｌｑ_３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ
）_２、Ｚｎ（ＢＴＺ）_２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素とし
ては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙
色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４
Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを
中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジ
ン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ^２’）アセチルアセト
ナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）_２」と記す）、 ２，３，７，８，１２
，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られて
いる。

以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製
することができる。

また、図４５とは逆の順番に層を形成した発光素子を用いることもできる。つまり、基板
４５０１の上に陰極４５０８、電子注入材料からなる電子注入層４５０７、その上に電子
輸送材料からなる電子輸送層４５０６、発光層４５０５、正孔輸送材料からなる正孔輸送
層４５０４、正孔注入材料からなる正孔注入層４５０３、そして陽極４５０２を積層させ
た素子構造である。

また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよ
い。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反
対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射
出構造の発光素子にも適用することができる。

まず、上面射出構造の発光素子について、図４６（ａ）を用いて説明する。

基板４６００上に駆動用トランジスタ４６０１が形成され、駆動用トランジスタ４６０１
のソース電極に接して第１の電極４６０２が形成され、その上に有機化合物を含む層４６
０３と第２の電極４６０４が形成されている。

また、第１の電極４６０２は発光素子の陽極である。そして、第２の電極４６０４は発光
素子の陰極である。つまり、第１の電極４６０２と第２の電極４６０４とで有機化合物を
含む層４６０３が挟まれているところが発光素子となる。

また、ここで、陽極として機能する第１の電極４６０２に用いる材料としては、仕事関数
の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン
膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との
積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用
いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミッ
クコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を
用いることで光を透過させない陽極を形成することができる。

また、陰極として機能する第２の電極４６０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ_２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウム
錫酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用い
るのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透
過させることが可能な陰極を形成することができる。

こうして、図４６（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可
能になる。つまり、図４４の表示パネルに適用した場合には、封止基板４４０４側に光が
射出することになる。従って、上面射出構造の発光素子を表示装置に用いる場合には、封
止基板４４０４は光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、封止基板４４０４に光学フィルムを設ければよい
。

なお、第１の電極４６０２を、陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕
事関数の小さい材料からなる金属膜を用いて形成することもできる。この場合には、第２
の電極４６０４にはＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）
などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率
を高くすることができる。

次に、下面射出構造の発光素子について、図４６（ｂ）を用いて説明する。射出構造以外
は図４６（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。

ここで、陽極として機能する第１の電極４６０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム
亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導
電膜を用いることで光を透過させることが可能な陽極を形成することができる。

また、陰極として機能する第２の電極４６０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ_２、または窒化カルシウム）からなる金属膜を用いることができる。こうして、光を
反射する金属膜を用いることで光が透過しない陰極を形成することができる。

こうして、図４６（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可
能になる。つまり、図４４の表示パネルに適用した場合には、基板４４１０側に光が射出
することになる。従って、下面射出構造の発光素子を表示装置に用いる場合には、基板４
４１０は光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、基板４４１０に光学フィルムを設ければよい。

次に、両面射出構造の発光素子について、図４６（ｃ）を用いて説明する。射出構造以外
は図４６（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。

ここで、陽極として機能する第１の電極４６０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム
亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導
電膜を用いることで光を透過させることが可能な陽極を形成することができる。

また、陰極として機能する第２の電極４６０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ_２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウム
錫酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）
等）との積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を
用いることで光を透過させることが可能な陰極を形成することができる。

こうして、図４６（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可
能になる。つまり、図４４の表示パネルに適用した場合には、基板４４１０側と封止基板
４４０４側に光が射出することになる。従って、両面射出構造の発光素子を表示装置に用
いる場合には、基板４４１０及び封止基板４４０４は、ともに光透過性を有する基板を用
いる。

また、光学フィルムを設ける場合には、基板４４１０及び封止基板４４０４の両方に光学
フィルムを設ければよい。

また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置に
も本発明を適用することが可能である。

図４７に示すように、基板４７００上に下地膜４７０２が形成され、下地膜４７０２の上
に駆動用トランジスタ４７０１が形成され、駆動用トランジスタ４７０１のソース電極に
接して第１の電極４７０３が形成され、その上に有機化合物を含む層４７０４と第２の電
極４７０５が形成されている。

また、第１の電極４７０３は発光素子の陽極である。そして、第２の電極４７０５は発光
素子の陰極である。つまり、第１の電極４７０３と第２の電極４７０５とで有機化合物を
含む層４７０４が挟まれているところが発光素子となる。図４７の構成では白色光を発光
する。そして、発光素子の上部に赤色のカラーフィルター４７０６Ｒ、緑色のカラーフィ
ルター４７０６Ｇ、青色のカラーフィルター４７０６Ｂを設けられており、フルカラー表
示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス
（ＢＭともいう）４７０７が設けられている。

上述した発光素子の構成は組み合わせて用いることができ、本発明の表示装置に適宜用い
ることができる。また、上述した表示パネルの構成や、発光素子は例示であり、上述した
構成と異なる他の構成を有する表示装置に適用することもできる。

次に、表示パネルの画素部の部分断面図を示す。

まず、トランジスタの半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）膜を用いた場合について
、図４８、図４９及び図５０を用いて説明する。

ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成膜
法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む
半導体膜（微結晶半導体膜を含む）であればよい。さらに非晶質シリコンゲルマニウム膜
などの非晶質構造を含む化合物半導体膜でもよい。

そして、アモルファスシリコン膜をレーザー結晶化法や、ＲＴＡやファーネスアニール炉
を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化
させる。もちろん、これらを組み合わせて行ってもよい。

上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。

さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターンを形成して
、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導
体層に用いる。

図４８（ａ）に示すように、基板４８０１上に下地膜４８０２が形成され、その上に半導
体層が形成されている。半導体層は、駆動用トランジスタ４８１８のチャネル形成領域４
８０３、ＬＤＤ領域４８０４及びソース領域又はドレイン領域となる不純物領域４８０５
、並びに容量素子４８１９の下部電極となるチャネル形成領域４８０６、ＬＤＤ領域４８
０７及び不純物領域４８０８を有する。なお、チャネル形成領域４８０３及びチャネル形
成領域４８０６はチャネルドープが行われていてもよい。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
４８０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素
（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

半導体層上には、ゲート絶縁膜４８０９を介してゲート電極４８１０及び容量素子４８１
９の上部電極４８１１が形成されている。

容量素子４８１９及び駆動用トランジスタ４８１８を覆って層間絶縁膜４８１２が形成さ
れ、層間絶縁膜４８１２上に、コンタクトホールを介して配線４８１３が不純物領域４８
０５と接している。配線４８１３に接して画素電極４８１４が形成され、画素電極４８１
４の端部及び配線４８１３を覆って絶縁物４８１５が形成されている。ここでは、ポジ型
の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極４８１４上に有
機化合物を含む層４８１６及び対向電極４８１７が形成され、画素電極４８１４と対向電
極４８１７とで有機化合物を含む層４８１６が挟まれた領域に、発光素子４８２０が形成
されている。

また、図４８（ｂ）に示すように、容量素子４８１９の下部電極の一部を構成するＬＤＤ
領域が、容量素子４８１９の上部電極４８１１と重なるような領域４８２１を設けてもよ
い。なお、図４８（ａ）と共通する箇所は共通の符号を用い、説明は省略する。

また、図４９（ａ）に示すように、容量素子４８２３は、駆動用トランジスタ４８１８の
不純物領域４８０５と接する配線４８１３と同じ層に形成された第２の上部電極４８２２
を有していてもよい。なお、図４８（ａ）と共通する箇所は共通の符号を用い、説明は省
略する。第２の上部電極４８２２は不純物領域４８０８と接しているため、上部電極４８
１１とチャネル形成領域４８０６とでゲート絶縁膜４８０９を挟みこんで構成される第１
の容量素子と、上部電極４８１１と第２の上部電極４８２２とで層間絶縁膜４８１２を挟
みこんで構成される第２の容量素子と、が並列に接続され、第１の容量素子と第２の容量
素子からなる容量素子４８２３が形成される。この容量素子４８２３の容量は、第１の容
量素子と第２の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量
の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いる
とより開口率の向上が図れる。

また、図４９（ｂ）に示すような容量素子の構成としてもよい。基板４９０１上に下地膜
４９０２が形成され、その上に半導体層が形成されている。半導体層は、駆動用トランジ
スタ４９１８のチャネル形成領域４９０３、ＬＤＤ領域４９０４及びソース領域又はドレ
イン領域となる不純物領域４９０５を有する。なお、チャネル形成領域４９０３はチャネ
ルドープが行われていてもよい。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
４９０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素
（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

半導体層上には、ゲート絶縁膜４９０６を介してゲート電極４９０７及び第１の電極４９
０８が形成されている。

駆動用トランジスタ４９１８及び第１の電極４９０８を覆って第１の層間絶縁膜４９０９
が形成され、第１の層間絶縁膜４９０９上に、コンタクトホールを介して配線４９１０が
不純物領域４９０５と接している。また、配線４９１０と同層に、配線４９１０と同じ材
料からなる第２の電極４９１１が形成される。

さらに、配線４９１０及び第２の電極４９１１を覆うように第２の層間絶縁膜４９１２が
形成され、第２の層間絶縁膜４９１２上に、コンタクトホールを介して配線４９１０と接
して画素電極４９１３が形成されている。また、画素電極４９１３と同層に、画素電極４
９１３と同じ材料からなる第３の電極４９１４が形成されている。ここで、第１の電極４
９０８、第２の電極４９１１及び第３の電極４９１４からなる容量素子４９１９が形成さ
れる。

画素電極４９１３上に有機化合物を含む層４９１６及び対向電極４９１７が形成され、画
素電極４９１３と対向電極４９１７とで有機化合物を含む層４９１６が挟まれた領域に、
発光素子４９２０が形成されている。

上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図４８及び図
４９に示したような構成が挙げられる。なお、図４８及び図４９に示したトランジスタの
構造は、トップゲート構造のトランジスタの一例である。つまり、ＬＤＤ領域はゲート電
極と重なっていてもよいし、ゲート電極と重なっていなくてもよい。また、ＬＤＤ領域の
一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート
電極のテーパー部の下部にＬＤＤ領域が自己整合的に設けられていてもよい。また、ゲー
ト電極は２つに限定されず、３つ以上のマルチゲート構造でもよいし、１つのゲート電極
でもよい。

本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に結晶性半導体膜を用いることで、走査線駆動回路及び信号線駆動回路を
画素部と一体形成することが容易になる。また、信号線駆動回路の一部を画素部と一体形
成し、一部はＩＣチップ上に形成して図４４の表示パネルに示すようにＣＯＧ等で実装し
てもよい。このような構成とすることで、製造コストの削減を図ることができる。

また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）を用いたトランジスタの構成として、基
板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位
置するボトムゲート構造のトランジスタを適用してもよい。ここで、ボトムゲート構造の
トランジスタを適用した表示パネルの画素部の部分断面図を図５０に示す。

図５０（ａ）に示すように、基板５００１上に下地膜５００２が形成されている。さらに
下地膜５００２上にゲート電極５００３が形成されている。また、ゲート電極５００３と
同層に、ゲート電極５００３と同じ材料からなる第１の電極５００４が形成されている。
ゲート電極５００３の材料には、リンが添加された多結晶シリコンを用いることができる
。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。

ゲート電極５００３及び第１の電極５００４を覆うように、ゲート絶縁膜５００５が形成
されている。ゲート絶縁膜５００５としては、酸化珪素膜や窒化珪素膜などが用いられる
。

ゲート絶縁膜５００５上に、半導体層が形成されている。半導体層は駆動用トランジスタ
５０２２のチャネル形成領域５００６、ＬＤＤ領域５００７及びソース領域又はドレイン
領域となる不純物領域５００８、並びに容量素子５０２３の第２の電極となるチャネル形
成領域５００９、ＬＤＤ領域５０１０及び不純物領域５０１１を有する。なお、チャネル
形成領域５００６及びチャネル形成領域５００９はチャネルドープが行われていてもよい
。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
５００２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素
（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

半導体層を覆って第１の層間絶縁膜５０１２が形成され、第１の層間絶縁膜５０１２上に
、コンタクトホールを介して配線５０１３が不純物領域５００８と接している。また、配
線５０１３と同層に、配線５０１３と同じ材料で第３の電極５０１４が形成されている。
第１の電極５００４、第２の電極、第３の電極５０１４によって容量素子５０２３が構成
されている。

また、第１の層間絶縁膜５０１２には開口部５０１５が形成されている。駆動用トランジ
スタ５０２２、容量素子５０２３及び開口部５０１５を覆うように第２の層間絶縁膜５０
１６が形成され、第２の層間絶縁膜５０１６上に、コンタクトホールを介して画素電極５
０１７が形成されている。また、画素電極５０１７の端部を覆って絶縁物５０１８が形成
されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画
素電極５０１７上に有機化合物を含む層５０１９及び対向電極５０２０が形成され、画素
電極５０１７と対向電極５０２０とで有機化合物を含む層５０１９が挟まれた領域に、発
光素子５０２１が形成されている。そして、発光素子５０２１の下部に開口部５０１５が
位置している。つまり、発光素子５０２１からの発光を基板側から取り出すときには、開
口部５０１５を有するため、透過率を高めることができる。

また、図５０（ａ）において、画素電極５０１７と同層に、同じ材料を用いて第４の電極
５０２４を形成して、図５０（ｂ）のような構成としてもよい。すると、第１の電極５０
０４、第２の電極、第３の電極５０１４及び第４の電極５０２４によって構成される容量
素子５０２５を形成することができる。

次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合
について、図５１、図５２及び図５３を用いて説明する。

アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタを適用した表
示パネルの画素部の部分断面図を図５１に示す。図５１（ａ）に示すように、基板５１０
１上に下地膜５１０２が形成されている。さらに、下地膜５１０２上に画素電極５１０３
が形成されている。また、画素電極５１０３と同層に、画素電極５１０３と同じ材料から
なる第１の電極５１０４が形成されている。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
５１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素
（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

下地膜５１０２上に配線５１０５及び配線５１０６が形成され、画素電極５１０３の端部
が配線５１０５で覆われている。配線５１０５及び配線５１０６の上部に、Ｎ型の導電型
を有するＮ型半導体層５１０７及びＮ型半導体層５１０８が形成されている。また、配線
５１０５と配線５１０６の間であって、下地膜５１０２上に半導体層５１０９が形成され
ている。そして、半導体層５１０９の一部は、Ｎ型半導体層５１０７及びＮ型半導体層５
１０８上にまで延長されている。なお、この半導体層５１０９はアモルファスシリコン（
ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成さ
れている。

半導体層５１０９上に、ゲート絶縁膜５１１０が形成されている。また、ゲート絶縁膜５
１１０と同層に、ゲート絶縁膜５１１０と同じ材料からなる絶縁膜５１１１が第１の電極
５１０４上にも形成されている。なお、ゲート絶縁膜５１１０としては、酸化珪素膜や窒
化珪素膜などが用いられる。

ゲート絶縁膜５１１０上に、ゲート電極５１１２が形成されている。また、ゲート電極５
１１２と同層に、ゲート電極５１１２と同じ材料からなる第２の電極５１１３が、第１の
電極５１０４上に絶縁膜５１１１を介して形成されている。これにより、第１の電極５１
０４及び第２の電極５１１３で絶縁膜５１１１を挟み込んだ構造の容量素子５１１９が形
成されている。また、画素電極５１０３の端部、駆動用トランジスタ５１１８及び容量素
子５１１９を覆い、層間絶縁膜５１１４が形成されている。

層間絶縁膜５１１４及びその開口部に位置する画素電極５１０３上に、有機化合物を含む
層５１１５及び対向電極５１１６が形成され、画素電極５１０３と対向電極５１１６とで
有機化合物を含む層５１１５が挟まれた領域に、発光素子５１１７が形成されている。

また、図５１（ａ）に示す第１の電極５１０４を、図５１（ｂ）に示すように第１の電極
５１２０で形成してもよい。なお、図５１（ｂ）に示した第１の電極５１２０は、配線５
１０５、５１０６と同層に、配線５１０５、５１０６と同一材料で形成されている。

次に、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを適用
した表示パネルの画素部の部分断面図を図５２、図５３に示す。

図５２（ａ）に示すように、基板５２０１上に下地膜５２０２が形成されている。さらに
、下地膜５２０２上にゲート電極５２０３が形成されている。また、ゲート電極５２０３
と同層に、ゲート電極５２０３と同じ材料からなる第１の電極５２０４が形成されている
。ゲート電極５２０３の材料には、リンが添加された多結晶シリコンを用いることができ
る。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。

ゲート電極５２０３及び第１の電極５２０４を覆うように、ゲート絶縁膜５２０５が形成
されている。ゲート絶縁膜５２０５としては、酸化珪素膜や窒化珪素膜などが用いられる
。

ゲート絶縁膜５２０５上に、半導体層５２０６が形成されている。また、半導体層５２０
６と同層に、半導体層５２０６と同じ材料からなる半導体層５２０７が形成されている。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
５２０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素
（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

半導体層５２０６上には、Ｎ型の導電性を有するＮ型半導体層５２０８、５２０９が形成
され、半導体層５２０７上には、Ｎ型半導体層５２１０が形成されている。

Ｎ型半導体層５２０８、５２０９上にはそれぞれ配線５２１１、５２１２が形成される。
また、配線５２１１、５２１２と同層に、配線５２１１、５２１２と同一材料からなる導
電層５２１３が、Ｎ型半導体層５２１０上に形成されている。

これにより、半導体層５２０７、Ｎ型半導体層５２１０及び導電層５２１３からなる第２
の電極が構成される。なお、この第２の電極と第１の電極５２０４でゲート絶縁膜５２０
５を挟み込んだ構造の容量素子５２２０が形成されている。

また、配線５２１１の一方の端部は延在し、その延在した配線５２１１上部に接して画素
電極５２１４が形成されている。

また、画素電極５２１４の端部、駆動用トランジスタ５２１９及び容量素子５２２０を覆
うように絶縁物５２１５が形成されている。

画素電極５２１４及び絶縁物５２１５上には、有機化合物を含む層５２１６及び対向電極
５２１７が形成され、画素電極５２１４と対向電極５２１７とで有機化合物を含む層５２
１６が挟まれた領域に、発光素子５２１８が形成されている。

なお、容量素子５２２０の第２の電極の一部となる半導体層５２０７及びＮ型半導体層５
２１０は設けなくてもよい。つまり、容量素子５２２０の第２の電極は導電層５２１３と
し、容量素子５２２０の構造を、第１の電極５２０４と導電層５２１３でゲート絶縁膜を
挟み込んだ構造としてもよい。

なお、図５２（ａ）において、配線５２１１を形成する前に画素電極５２１４を形成する
ことで、図５２（ｂ）に示すような、画素電極５２１４と同層に、画素電極５２１４と同
じ材料からなる第２の電極５２２１を形成することができる。これにより、第２の電極５
２２１と第１の電極５２０４でゲート絶縁膜５２０５を挟み込んだ構造の容量素子５２２
２を形成することができる。

なお、図５２では、逆スタガ型のチャネルエッチ構造のトランジスタを適用した例につい
て示したが、もちろんチャネル保護構造のトランジスタを適用してもよい。チャネル保護
構造のトランジスタを適用した場合について、図５３（ａ）、（ｂ）を用いて説明する。

図５３（ａ）に示すチャネル保護型構造のトランジスタは、図５２（ａ）に示したチャネ
ルエッチ構造の駆動用トランジスタ５２１９の半導体層５２０６のチャネルが形成される
領域上に、エッチングのマスクとなる絶縁物５３０１が設けられている点が異なり、他の
共通しているところは共通の符号を用いている。

また、同様に、図５３（ｂ）に示すチャネル保護型構造のトランジスタは、図５２（ｂ）
に示したチャネルエッチ構造の駆動用トランジスタ５２１９の半導体層５２０６のチャネ
ルが形成される領域上に、エッチングのマスクとなる絶縁物５３０１が設けられている点
が異なり、他の共通しているところは共通の符号を用いている。

本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。

なお、本発明の表示装置の画素部に適用することができるトランジスタの構造や、容量素
子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子
の構造を用いることができる。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態８）
本実施形態では、トランジスタを始めとする半導体装置を作製する方法として、プラズマ
処理を用いて半導体装置を作製する方法について説明する。

図５４は、トランジスタを含む半導体装置の構造例を示した図である。なお、図５４にお
いて、図５４（Ｂ）は図５４（Ａ）のａ−ｂ間の断面図に相当し、図５４（Ｃ）は図５４
（Ａ）のｃ−ｄ間の断面図に相当する。

図５４に示す半導体装置は、基板５４０１上に絶縁膜５４０２を介して設けられた半導体
膜５４０３ａ、５４０３ｂと、当該半導体膜５４０３ａ、５４０３ｂ上にゲート絶縁膜５
４０４を介して設けられたゲート電極５４０５と、ゲート電極を覆って設けられた絶縁膜
５４０６、５４０７と、半導体膜５４０３ａ、５４０３ｂのソース領域またはドレイン領
域と接続し且つ絶縁膜５４０７上に設けられた導電膜５４０８とを有している。なお、図
５４においては、半導体膜５４０３ａの一部をチャネル領域として用いたＮチャネル型ト
ランジスタ５４１０ａと半導体膜５４０３ｂの一部をチャネル領域として用いたＰチャネ
ル型トランジスタ５４１０ｂとを設けた場合を示しているが、この構成に限られない。例
えば、図５４では、Ｎチャネル型トランジスタ５４１０ａにＬＤＤ領域を設け、Ｐチャネ
ル型トランジスタ５４１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成として
もよいし両方に設けない構成とすることも可能である。

なお、本実施形態では、上記基板５４０１、絶縁膜５４０２、半導体膜５４０３ａ及び５
４０３ｂ、ゲート絶縁膜５４０４、絶縁膜５４０６または絶縁膜５４０７のうち少なくと
もいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜また
は絶縁膜を酸化または窒かすることによって、図５４に示した半導体装置を作製する。こ
のように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによっ
て、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶
縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑
制し半導体装置の特性等を向上させることが可能となる。

なお、本実施形態では、上記図５４における半導体膜５４０３ａ及び５４０３ｂまたはゲ
ート絶縁膜５４０４にプラズマ処理を行い、当該半導体膜５４０３ａ及び５４０３ｂまた
はゲート絶縁膜５４０４を酸化または窒化することによって半導体装置を作製する方法に
ついて図面を参照して説明する。

はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直
角に近い形状で設ける場合について示す。

まず、基板５４０１上に島状の半導体膜５４０３ａ、５４０３ｂを形成する（図５５（Ａ
））。島状の半導体膜５４０３ａ、５４０３ｂは、基板５４０１上にあらかじめ形成され
た絶縁膜５４０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を
用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非
晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチン
グすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザー結晶
化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素
を用いる熱結晶化法またはこれら方法を組み合わせた方法等の公知の結晶化法により行う
ことができる。なお、図５５では、島状の半導体膜５４０３ａ、５４０３ｂの端部を直角
に近い形状（θ＝８５〜１００°）で設ける。

次に、プラズマ処理を行い半導体膜５４０３ａ、５４０３ｂを酸化または窒化することに
よって、当該半導体膜５４０３ａ、５４０３ｂの表面にそれぞれ酸化膜または窒化膜５４
２１ａ、５４２１ｂ（以下、絶縁膜５４２１ａ、絶縁膜５４２１ｂとも記す）を形成する
（図５５（Ｂ））。例えば、半導体膜５４０３ａ、５４０３ｂとしてＳｉを用いた場合、
絶縁膜５４２１ａ及び絶縁膜５４２１ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（
ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜５４０３ａ、５４０３ｂを
酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半
導体膜５４０３ａ、５４０３ｂに接して酸化珪素（ＳｉＯｘ）が形成され、当該酸化珪素
の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理に
より半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）と希ガス（Ｈｅ
、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ_２）
と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、
プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）
と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素
と水素と希ガス雰囲気下またはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガス
としては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いて
もよい。そのため、絶縁膜５４２１ａ、５４２１ｂは、プラズマ処理に用いた希ガス（Ｈ
ｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合
には絶縁膜５４２１ａ、５４２１ｂにＡｒが含まれている。

また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３
以上１×１０^１３ｃｍ^−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ
以下で行う。プラズマの電子密度が高密度であり、基板５４０１上に形成された被処理物
（ここでは、半導体膜５４０３ａ、５４０３ｂ）付近での電子温度が低いため、被処理物
に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×
１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化また
は窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により
形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。
また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比
較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温
度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行
うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４
５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズ
マ処理として上記条件を用いて行うものとする。

次に、絶縁膜５４２１ａ、５４２１ｂを覆うようにゲート絶縁膜５４０４を形成する（図
５５（Ｃ））。ゲート絶縁膜５４０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラ
ズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪
素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素また
は窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例え
ば、半導体膜５４０３ａ、５４０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを
酸化させることによって当該半導体膜５４０３ａ、５４０３ｂ表面に絶縁膜５４２１ａ、
５４２１ｂとして酸化珪素を形成した場合、当該絶縁膜５４２１ａ、５４２１ｂ上にゲー
ト絶縁膜として酸化珪素（ＳｉＯｘ）を形成する。また、上記図５５（Ｂ）において、プ
ラズマ処理により半導体膜５４０３ａ、５４０３ｂを酸化または窒化することによって形
成された絶縁膜５４２１ａ、５４２１ｂの膜厚が十分である場合には、当該絶縁膜５４２
１ａ、５４２１ｂをゲート絶縁膜として用いることも可能である。

次に、ゲート絶縁膜５４０４上にゲート電極５４０５等を形成することによって、島状の
半導体膜５４０３ａ、５４０３ｂをチャネル領域として用いたＮチャネル型トランジスタ
５４１０ａ、Ｐチャネル型トランジスタ５４１０ｂを有する半導体装置を作製することが
できる（図５５（Ｄ））。

このように、半導体膜５４０３ａ、５４０３ｂ上にゲート絶縁膜５４０４を設ける前に、
プラズマ処理により半導体膜５４０３ａ、５４０３ｂの表面を酸化または窒化することに
よって、チャネル領域の端部５４５１ａ、５４５１ｂ等におけるゲート絶縁膜５４０４の
被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり
、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、Ｃ
ＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体
膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、
あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによって
、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。

また、上記図５５において、ゲート絶縁膜５４０４を形成した後にプラズマ処理を行うこ
とによって、ゲート絶縁膜５４０４を酸化または窒化させてもよい。この場合、半導体膜
５４０３ａ、５４０３ｂを覆うように形成されたゲート絶縁膜５４０４（図５６（Ａ））
にプラズマ処理を行い、ゲート絶縁膜５４０４を酸化または窒化することによって、ゲー
ト絶縁膜５４０４の表面に酸化膜または窒化膜（以下、絶縁膜５４２３とも記す）を形成
する（図５６（Ｂ））。プラズマ処理の条件は、上記図５５（Ｂ）と同様に行うことがで
きる。また、絶縁膜５５２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒ
を用いた場合には絶縁膜５５２３にＡｒが含まれている。

また、図５６（Ｂ）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート
絶縁膜５４０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒
化させてもよい。この場合、半導体膜５４０３ａ、５４０３ｂ型に酸化珪素（ＳｉＯｘ）
または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極５４０５に接し
て窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜１２３上にゲ
ート電極５４０５等を形成することによって、島状の半導体膜５４０３ａ、５４０３ｂを
チャネル領域として用いたＮチャネル型トランジスタ５４１０ａ、Ｐチャネル型トランジ
スタ５４１０ｂを有する半導体装置を作製することができる（図５６（Ｃ））。このよう
に、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化また
は窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる
。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成され
た絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上
させることができる。

なお、図５６においては、あらかじめ半導体膜５４０３ａ、５４０３ｂにプラズマ処理を
行うことによって、当該半導体膜５４０３ａ、５４０３ｂの表面を酸化または窒化させた
場合を示したが、半導体膜５４０３ａ、５４０３ｂにプラズマ処理を行わずにゲート絶縁
膜５４０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲート
電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶
縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体
膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆
不良に起因するゲート電極と半導体膜のショート等を防止することができる。

このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜
またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化また
は窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲ
ート電極と半導体膜のショート等を防止することができる。

次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパ
ー形状（θ＝３０〜８５°）で設ける場合について示す。

まず、基板５４０１上に島状の半導体膜５４０３ａ、５４０３ｂを形成する（図５７（Ａ
））。島状の半導体膜５４０３ａ、５４０３ｂは、基板５４０１上にあらかじめ形成され
た絶縁膜５４０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を
用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非
晶質半導体膜を形成し、当該非晶質半導体膜をレーザー結晶化法、ＲＴＡ又はファーネス
アニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの公
知の結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより
設けることができる。なお、図５７では、島状の半導体膜の端部をテーパー形状（θ＝３
０〜８５°）で設ける。

次に、半導体膜５４０３ａ、５４０３ｂを覆うようにゲート絶縁膜５４０４を形成する（
図５７（Ｂ））。ゲート絶縁膜５４０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プ
ラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化
珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素ま
たは窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。

次に、プラズマ処理を行いゲート絶縁膜５４０４を酸化または窒化することによって、当
該ゲート絶縁膜５４０４の表面にそれぞれ酸化膜または窒化膜（以下、絶縁膜５４２４と
も記す）を形成する（図５７（Ｃ））。なお、プラズマ処理の条件は上記と同様に行うこ
とができる。例えば、ゲート絶縁膜５４０４として酸化珪素（ＳｉＯｘ）または酸化窒化
珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲー
ト絶縁膜５４０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ
法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形
成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜５４０４を
窒化することによって、ゲート絶縁膜５４０４の表面に絶縁膜５４２４として窒化酸化珪
素（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズ
マ処理を行うことによりゲート絶縁膜５４０４を酸化させた後に、再度窒素雰囲気下でプ
ラズマ処理を行うことにより窒化させてもよい。また、絶縁膜５４２４は、プラズマ処理
に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜５４２４中にＡｒが含
まれている。

次に、ゲート絶縁膜５４０４上にゲート電極５４０５等を形成することによって、島状の
半導体膜５４０３ａ、５４０３ｂをチャネル領域として用いたＮチャネル型トランジスタ
５４１０ａ、Ｐチャネル型トランジスタ５４１０ｂを有する半導体装置を作製することが
できる（図５７（Ｄ））。

このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化
膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。
プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ法やスパッタ法
で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジ
スタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすること
によって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導
体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理
を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができ
る。

次に、図５７とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体
的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関し
て示す。

まず、基板５４０１上に島状の半導体膜５４０３ａ、５４０３ｂを形成する（図５８（Ａ
））。島状の半導体膜５４０３ａ、５４０３ｂは、基板５４０１上にあらかじめ形成され
た絶縁膜５４０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を
用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非
晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト５４２５ａ、５４２
５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。
なお、非晶質半導体膜の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉
を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を
組み合わせた方法等の公知の結晶化法により行うことができる。

次に、半導体膜のエッチングのために使用したレジスト５４２５ａ、５４２５ｂを除去す
る前に、プラズマ処理を行い島状の半導体膜５４０３ａ、５４０３ｂの端部を選択的に酸
化または窒化することによって、当該半導体膜５４０３ａ、５４０３ｂの端部にそれぞれ
酸化膜または窒化膜（以下、絶縁膜５４２６とも記す）を形成する（図５８（Ｂ））。プ
ラズマ処理は、上述した条件下で行う。また、絶縁膜５４２６は、プラズマ処理に用いた
希ガスを含んでいる。

次に、半導体膜５４０３ａ、５４０３ｂを覆うようにゲート絶縁膜５４０４を形成する（
図５８（Ｃ））。ゲート絶縁膜５４０４は、上記と同様に設けることができる。

次に、ゲート絶縁膜５４０４上にゲート電極５４０５等を形成することによって、島状の
半導体膜５４０３ａ、５４０３ｂをチャネル領域として用いたＮチャネル型トランジスタ
５４１０ａ、Ｐチャネル型トランジスタ５４１０ｂを有する半導体装置を作製することが
できる（図５８（Ｄ））。

半導体膜５４０３ａ、５４０３ｂの端部をテーパー形状に設けた場合、半導体膜５４０３
ａ、５４０３ｂの一部に形成されるチャネル領域の端部５４５２ａ、５４５２ｂもテーパ
ー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、
トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理により
チャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半導
体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの
影響を低減することができる。

なお、図５８では、半導体膜５４０３ａ、５４０３ｂの端部に限ってプラズマ処理により
酸化または窒化を行った例を示したが、もちろん上記図５７で示したようにゲート絶縁膜
５４０４にもプラズマ処理を行って酸化または窒化させることも可能である（図６０（Ａ
））。

次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的に
は、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。

まず、基板５４０１上に上記と同様に島状の半導体膜５４０３ａ、５４０３ｂを形成する
（図５９（Ａ））。

次に、プラズマ処理を行い半導体膜５４０３ａ、５４０３ｂを酸化または窒化することに
よって、当該半導体膜５４０３ａ、５４０３ｂの表面にそれぞれ酸化膜または窒化膜５４
２７ａ、５４２７ｂ（以下、絶縁膜５４２７ａ、絶縁膜５４２７ｂとも記す）を形成する
（図５９（Ｂ））。プラズマ処理は上述した条件下で同様に行うことができる。例えば、
半導体膜５４０３ａ、５４０３ｂとしてＳｉを用いた場合、絶縁膜５４２７ａ及び絶縁膜
５４２７ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される。ま
た、プラズマ処理により半導体膜５４０３ａ、５４０３ｂを酸化させた後に、再度プラズ
マ処理を行うことによって窒化させてもよい。この場合、半導体膜５４０３ａ、５４０３
ｂに接して酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成
され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そ
のため、絶縁膜５４２７ａ、５４２７ｂは、プラズマ処理に用いた希ガスを含んでいる。
なお、プラズマ処理を行うことにより半導体膜５４０３ａ、５４０３ｂの端部も同時に酸
化または窒化される。

次に、絶縁膜５４２７ａ、５４２７ｂを覆うようにゲート絶縁膜５４０４を形成する（図
５９（Ｃ））。ゲート絶縁膜５４０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラ
ズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪
素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素また
は窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例え
ば、半導体膜５４０３ａ、５４０３ｂとしてＳｉを用いてプラズマ処理により酸化させる
ことによって、当該半導体膜５４０３ａ、５４０３ｂ表面に絶縁膜５４２７ａ、５４２７
ｂとして酸化珪素を形成した場合、当該絶縁膜５４２７ａ、５４２７ｂ上にゲート絶縁膜
として酸化珪素（ＳｉＯｘ）を形成する。

次に、ゲート絶縁膜５４０４上にゲート電極５４０５等を形成することによって、島状の
半導体膜５４０３ａ、５４０３ｂをチャネル領域として用いたＮチャネル型トランジスタ
５４１０ａ、Ｐチャネル型トランジスタ５４１０ｂを有する半導体装置を作製することが
できる（図５９（Ｄ））。

半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域
の端部５４５３ａ、５４５３ｂもテーパー形状となるため、半導体素子の特性に影響を及
ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することによ
って、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を低
減することができる。

なお、図５９では、半導体膜５４０３ａ、５４０３ｂに限ってプラズマ処理により酸化ま
たは窒化を行った例を示したが、もちろん上記図５７で示したようにゲート絶縁膜５４０
４にプラズマ処理を行って酸化または窒化させることも可能である（図６０（Ｂ））。こ
の場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜５４０４を酸化
させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この
場合、半導体膜５４０３ａ、５４０３ｂ型に酸化珪素（ＳｉＯｘ）または酸化窒化珪素（
ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極５４０５に接して窒化酸化珪素（Ｓｉ
ＮｘＯｙ）（ｘ＞ｙ）が形成される。

このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表面
を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。その結果、絶
縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導
体素子の微細化及び高性能化を実現することが達成できる。

なお、本実施形態では、上記図５４における半導体膜５４０３ａ及び５４０３ｂまたはゲ
ート絶縁膜５４０４にプラズマ処理を行い、当該半導体膜５４０３ａ及び５４０３ｂまた
はゲート絶縁膜５４０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化または
窒化を行う層は、これに限定されない。例えば、基板５４０１または絶縁膜５４０２にプ
ラズマ処理を行ってもよいし、絶縁膜５４０６または絶縁膜５４０７にプラズマ処理を行
ってもよい。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態９）
本実施形態では、実施の形態１から実施の形態６までで述べた駆動方法を制御するハード
ウェアについて述べる。

大まかな構成図を図６１に示す。基板６１０１の上に、画素部６１０４、信号線駆動回路
６１０６、走査線駆動回路６１０５が配置されている。なお、それ以外にも、電源回路や
プリチャージ回路やタイミング生成回路などが配置されてもよい。なお、信号線駆動回路
６１０６や走査線駆動回路６１０５が配置されていなくてもよい。その場合、基板６１０
１に配置されていないものをＩＣに形成してもよい。そのＩＣは、基板６１０１の上に、
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって配置されてもよい。あるいは、周辺回路
基板６１０２と基板６１０１とを接続する接続基板６１０７の上に、ＩＣが配置されても
よい。

周辺回路基板６１０２には、信号６１０３が入力される。そして、コントローラ６１０８
が制御して、メモリ６１０９、６１１０などに信号が保存される。信号６１０３がアナロ
グ信号の場合は、アナログ・デジタル変換を行った後、そして、メモリ６１０９、６１１
０などに保存されることが多い。そして、コントローラ６１０８がメモリ６１０９、６１
１０などに保存された信号を用いて、基板６１０１に信号を出力する。

実施の形態１〜実施の形態６で述べた駆動方法を実現するために、コントローラ６１０８
が、サブフレームの出現順序などを制御して、基板６１０１に信号を出力する。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態１０）
本実施形態では、本発明の表示装置を用いたＥＬモジュール及びＥＬテレビ受像機の構成
例について説明する。

図６２は表示パネル６２０１と、回路基板６２０２を組み合わせたＥＬモジュールを示し
ている。表示パネル６２０１は画素部６２０３、走査線駆動回路６２０４及び信号線駆動
回路６２０５を有している。回路基板６２０２には、例えば、コントロール回路６２０６
や信号分割回路６２０７などが形成されている。表示パネル６２０１と回路基板６２０２
は接続配線６２０８によって接続されている。接続配線にはＦＰＣ等を用いることができ
る。

コントロール回路６２０６が、実施の形態９における、コントローラ６１０８やメモリ６
１０９、６１１０などに相当する。主に、コントロール回路６２０６において、サブフレ
ームの出現順序などを制御している。

表示パネル６２０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数
の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（複
数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチッ
プをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル６２０１に実装するとよい
。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ
）やプリント基板を用いて表示パネル６２０１に実装してもよい。

また、走査線や信号線に設定する信号をバッファ回路によりインピーダンス変換すること
で、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提
供することができる。

また、さらに消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部を
形成し、全ての信号線駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）表示パネルに実装してもよい。

例えば、表示パネルの画面全体をいくつかの領域に分割し、各々の領域に一部もしくは全
ての周辺駆動回路（信号線駆動回路、走査線駆動回路など）を形成したＩＣチップを配置
し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装してもよい。この場
合の表示パネルの構成を図６３に示す。

図６３では、画面全体を４つの領域に分割し、８個のＩＣチップを用いて駆動させる例で
ある。表示パネルの構成は、基板６３１０、画素部６３１１、ＦＰＣ６３１２ａ〜６３１
２ｈ、ＩＣチップ６３１３ａ〜６３１３ｈを有する。８個のＩＣチップのうち、６３１３
ａ〜６３１３ｄには信号線駆動回路を形成しており、６３１３ｅ〜６３１３ｈには走査線
駆動回路を形成している。そして、任意のＩＣチップを駆動させることにより、４つの画
面領域のうち任意の画面領域のみを駆動させることが可能となる。例えば、ＩＣチップ６
３１３ａと６３１３ｅのみを駆動させると、４つの画面領域のうち、左上の領域のみを駆
動させることができる。このようにすることにより、消費電力を低減させることが可能と
なる。

また、別の構成を有している表示パネルの例を図６４に示す。図６４の表示パネルは基板
６４２０上に、画素６４３０が複数配列された画素部６４２１、走査線６４３３の信号を
制御する走査線駆動回路６４２２、信号線６４３１の信号を制御する信号線駆動回路６４
２３を有している。また、画素６４３０に含まれる発光素子の輝度変化を補正するための
モニタ回路６４２４が設けられていてもよい。画素６４３０に含まれる発光素子とモニタ
回路６４２４に含まれる発光素子は同じ構造を有している。発光素子の構造は一対の電極
間にエレクトロルミネセンスを発現する材料を含む層を挟んだ形となっている。

基板６４２０の周辺部には、走査線駆動回路６４２２に外部回路から信号を入力する入力
端子６４２５、信号線駆動回路６４２３に外部回路から信号を入力する入力端子６４２６
、モニタ回路６４２４に信号を入力する入力端子６４２９を有している。

画素６４３０に設けた発光素子を発光させるためには、外部回路から電力を供給する必要
がある。画素部６４２１に設けられる電源線６４３２は、入力端子６４２７で外部回路と
接続される。電源線６４３２は引き回す配線の長さにより抵抗損失が生じるので、入力端
子６４２７は基板６４２０の周辺部に複数箇所設けることが好ましい。入力端子６４２７
は基板６４２０の両端部に設け、画素部６４２１の面内で輝度ムラが目立たないように配
置されている。すなわち、画面の中で片側が明るく、反対側が暗くなってしまうことを防
いでいる。また、一対の電極を備えた発光素子の、電源線６４３２と接続する電極とは反
対側の電極は、複数の画素６４３０で共有する共通電極として形成されるが、この電極の
抵抗損失も低くするために、端子６４２８を複数個備えている。

このような表示パネルは、電源線がＣｕなどの低抵抗材料で形成されているので、特に画
面サイズが大型化したときに有効である。例えば、画面サイズが１３インチクラスの場合
対角線の長さは３４０ｍｍであるが、６０インチクラスの場合には１５００ｍｍ以上とな
る。このような場合には、配線抵抗を無視することが出来ないので、Ｃｕなどの低抵抗材
料を配線として用いることが好ましい。また、配線遅延を考慮すると、同様にして信号線
や走査線を形成してもよい。

上記のようなパネル構成を備えたＥＬモジュールにより、ＥＬテレビ受像機を完成させる
ことができる。図６５は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チュ
ーナ６５０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路６５０２
と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処
理回路６５０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回
路６２０６により処理される。コントロール回路６２０６は、走査線側と信号線側にそれ
ぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路６２０７を設
け、入力デジタル信号をＭ個に分割して供給する構成としてもよい。

チューナ６５０１で受信した信号のうち、音声信号は音声信号増幅回路６５０４に送られ
、その出力は音声信号処理回路６５０５を経てスピーカー６５０６に供給される。制御回
路６５０７は受信局（受信周波数）や音量の制御情報を入力部６５０８から受け、チュー
ナ６５０１や音声信号処理回路６５０５に信号を送出する。

ＥＬモジュールを筐体に組みこんで、テレビ受像機を完成させることができる。ＥＬモジ
ュールにより、表示部が形成される。また、スピーカー、ビデオ入力端子などが適宜備え
られている。

勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、
鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表
示媒体として様々な用途に適用することができる。

このように、本発明の表示装置、及びその駆動方法を用いることにより、輝度のばらつき
が低減された、綺麗な画像を見ることができるようになる。

なお、本実施の形態は、他の実施の形態で述べた内容（一部でもよい）を、具現化した場
合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、
詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例などを示
している。したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合
わせ、又は置き換えを自由に行うことができる。

なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。

同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図
で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行
うことが出来る。さらに、本実施の形態の図において、各々の部分に関して、別の実施の
形態の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態１１）
本発明の表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型
ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置
（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機
器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、
記憶媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉ
ｓｃ（ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置
）等が挙げられる。それらの電子機器の具体例を図６６に示す。

図６６（Ａ）は自発光型のディスプレイであり、筐体６６０１、支持台６６０２、表示部
６６０３、スピーカー部６６０４、ビデオ入力端子６６０５等を含む。本発明は、表示部
６６０３を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減
された、綺麗な画像を見ることができるようになる。自発光型であるためバックライトが
必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ディスプレイ
は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表
示装置が含まれる。

図６６（Ｂ）はデジタルスチルカメラであり、本体６６０６、表示部６６０７、受像部６
６０８、操作キー６６０９、外部接続ポート６６１０、シャッター６６１１等を含む。本
発明は、表示部６６０７を構成する表示装置に用いることができ、本発明により、輝度の
ばらつきが低減された、綺麗な画像を見ることができるようになる。

図６６（Ｃ）はノート型パーソナルコンピュータであり、本体６６１２、筐体６６１３、
表示部６６１４、キーボード６６１５、外部接続ポート６６１６、ポインティングマウス
６６１７等を含む。本発明は、表示部６６１４を構成する表示装置に用いることができ、
本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる
。

図６６（Ｄ）はモバイルコンピュータであり、本体６６１８、表示部６６１９、スイッチ
６６２０、操作キー６６２１、赤外線ポート６６２２等を含む。本発明は、表示部６６１
９を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された
、綺麗な画像を見ることができるようになる。

図６６（Ｅ）は記憶媒体読込部を備えた画像再生装置（具体的には、例えばＤＶＤ再生装
置）であり、本体６６２３、筐体６６２４、表示部Ａ６６２５、表示部Ｂ６６２６、記憶
媒体（ＤＶＤ等）読込部６６２７、操作キー６６２８、スピーカー部６６２９等を含む。
表示部Ａ６６２５は主に画像情報を表示し、表示部Ｂ６６２６は主に文字情報を表示する
。本発明は、表示部Ａ６６２５、表示部Ｂ６６２６を構成する表示装置に用いることがで
き、本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるように
なる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図６６（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体６
６３０、表示部６６３１、アーム部６６３２等を含む。本発明は、表示部６６３１を構成
する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な
画像を見ることができるようになる。

図６６（Ｇ）はビデオカメラであり、本体６６３３、表示部６６３４、筐体６６３５、外
部接続ポート６６３６、リモコン受信部６６３７、受像部６６３８、バッテリー６６３９
、音声入力部６６４０、操作キー６６４１等を含む。本発明は、表示部６６３４を構成す
る表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な画
像を見ることができるようになる。

図６６（Ｈ）は携帯電話であり、本体６６４２、筐体６６４３、表示部６６４４、音声入
力部６６４５、音声出力部６６４６、操作キー６６４７、外部接続ポート６６４８、アン
テナ６６４９等を含む。本発明は、表示部６６４４を構成する表示装置に用いることがで
きる。なお、表示部６６４４は黒色の背景に白色の文字を表示することで携帯電話の消費
電流を抑えることができる。また本発明により、輝度のばらつきが低減された、綺麗な画
像を見ることができるようになる。

なお、発光輝度が高い発光材料を用いれば、出力した画像情報を含む光をレンズ等で拡大
投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。

また、近年では、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電
子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する
機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好
ましい。

また、発光型の表示装置は発光している部分が電力を消費するため、発光部分が極力少な
くなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音
響再生装置のような文字情報を主とする表示部に発光型の表示装置を用いる場合には、非
発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可
能である。また、本実施形態の電子機器は、実施の形態１〜実施の形態１０に示したいず
れの構成の表示装置を用いてもよい。

１０１ トランジスタ
１０２ トランジスタ
１０３ 保持容量
１０４ 走査線
１０５ 信号線
１０６ 電源線
１０７ 容量線
１０８ 発光素子
１２３ 絶縁膜
２０１ トランジスタ
２０２ トランジスタ
２０３ 保持容量
２０４ 走査線
２０５ 信号線
２０６ 電源線
２０７ 容量線
２０８ 発光素子
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ 保持容量
３０７ 信号線
３０８ 第１の走査線
３０９ 第２の走査線
３１０ 第３の走査線
３１１ 第４の走査線
３１２ 電源線
３１３ 電源線
３１４ 容量線
３１５ 発光素子
３１６ 発光素子
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ 保持容量
８０７ 信号線
８０８ 第１の走査線
８０９ 第２の走査線
８１０ 第３の走査線
８１１ 第４の走査線
８１２ 電源線
８１３ 電源線
８１４ 容量線
８１５ 発光素子
２１０１ トランジスタ
２１０２ トランジスタ
２１０３ トランジスタ
２１０４ トランジスタ
２１０５ トランジスタ
２１０６ 保持容量
２１０７ 信号線
２１０８ 第１の走査線
２１０９ 第２の走査線
２１１０ 第３の走査線
２１１１ 第４の走査線
２１１２ 電源線
２１１３ 電源線
２１１５ 発光素子
２１２１ トランジスタ
２１２２ トランジスタ
２１２３ トランジスタ
２１２４ トランジスタ
２１２５ トランジスタ
２１２６ 保持容量
２１２８ 第１の走査線
２１２９ 第２の走査線
２１３０ 第３の走査線
２１３１ 第４の走査線
２１３５ 発光素子
２１４９ 第２の走査線
２３０１ トランジスタ
２３０２ トランジスタ
２３０３ トランジスタ
２３０４ トランジスタ
２３０５ トランジスタ
２３０６ 保持容量
２３０７ 信号線
２３０８ 第１の走査線
２３０９ 第２の走査線
２３１０ 第３の走査線
２３１１ 第４の走査線
２３１２ 電源線
２３１５ 発光素子
２３２１ トランジスタ
２３２２ トランジスタ
２３２３ トランジスタ
２３２４ トランジスタ
２３２５ トランジスタ
２３２６ 保持容量
２３２８ 第１の走査線
２３２９ 第２の走査線
２３３０ 第３の走査線
２３３１ 第４の走査線
２３３５ 発光素子
２３４９ 第２の走査線
２５１６ トランジスタ
２５１７ 第５の走査線

Claims (2)

1. 画素部と第１乃至第４の走査線駆動回路と、を有し、
   前記画素部は、Ｐチャネル型の第１乃至第５のトランジスタと、容量素子と、発光素子と、を有し、
   前記第２のトランジスタのソース又はドレインの一方は、ビデオ信号が入力される信号線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
   前記容量素子の第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、
   前記容量素子の第２の電極は、第１の導電層を有し、
   前記第１の導電層は、延伸している領域を有し、
   前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、前記画素部を間に挟んで、前記第３の走査線駆動回路部及び前記第４の走査線駆動回路と向かいあって配置される表示装置。
2. 画素部と第１乃至第４の走査線駆動回路と、を有し、
   前記画素部は、Ｐチャネル型の第１乃至第５のトランジスタと、容量素子と、発光素子と、を有し、
   前記第２のトランジスタのソース又はドレインの一方は、ビデオ信号が入力される信号線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
   前記容量素子の第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、
   前記容量素子の第２の電極は、第１の導電層を有し、
   前記第１の導電層は、延伸している領域を有し、
   前記電源線は、前記第１の導電層とは異なる第２の導電層を有し、
   前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、前記画素部を間に挟んで、前記第３の走査線駆動回路部及び前記第４の走査線駆動回路と向かいあって配置される表示装置。

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