JP2019053726A - 高帯域メモリシステム - Google Patents

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Abstract

【課題】ホスト装置とインターフェースするために、メモリ動作において決定性及び非決定性処理を可能にする高帯域メモリシステムを提供する。【解決手段】高帯域メモリ（ＨＢＭ）システム１００は、ＨＢＭ装置１０５ａ〜１０５ｄと、ホスト装置１０１に接続される第１インターフェース１０８〜１１０と、ＨＢＭ装置に接続される第２インターフェース１１１と、を含む論理回路１０４と、を有する。論理回路は、ホスト装置から第１命令語を受信し、第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換し、第２インターフェースを介してＨＢＭ装置に伝送する。第１ＰＩＭ命令語は、完了のための決定性の遅延を有する。論理回路は、ホスト装置から第２命令語をさらに受信し、第２ＰＩＭ命令語に変換し、第２インターフェースを介してＨＢＭ装置に伝送する。第２ＰＩＭ命令語は、完了のための非決定性の遅延を有する。【選択図】図１

Description

本発明は、高帯域メモリ（ＨＢＭ）システムに関し、特に、ホスト装置とインターフェースするために、メモリ動作において決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）及び非決定性（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ）処理を可能にする高帯域メモリシステムに関する。
ディープ神経網（Ｄｅｅｐ Ｎｅｕｒａｌ Ｎｅｔ）のような新しい応用プログラムは、膨大な計算及びメモリ機能を使用して、他のデータセットを学習し、高い正確度で学習する。
しかしながら、高性能コンピューティング（ＨＰＣ）、グラフィックアルゴリズムなどのような応用プログラムが、データ及び演算集約的に変わるにつれてエネルギーの効率性と低遅延が重要な特性となり、これらを向上させることが課題となっている。
プロセシングインメモリ（Ｐｒｏｃｅｓｓｉｎｇ Ｉｎ Ｍｅｍｏｒｙ：ＰＩＭ）は、ＤＲＡＭロジックダイ（ｌｏｇｉｃ ｄｉｅｓ）の複雑な作業をスケジューリングして、低電力技術プロセスでデータが配置されている場所のより近くに付加的なコンピューティング機能を提供することによって、上記のような問題を解決する能力を備えている。
米国特許第５９０１３０４号明細書 米国特許第６７６３４４３号明細書 米国特許第７４１２５５３号明細書 米国特許出願公開第２００５／０１１４５５７号明細書 米国特許出願公開第２００９／００６３７６０号明細書
本発明は上記従来の高帯域メモリシステムにおける課題に鑑みてなされたものであって、本発明の目的は、ホスト装置とインターフェースするために、メモリ動作において決定性及び非決定性処理を可能にする高帯域メモリシステムを提供することにある。
上記目的を達成するためになされた本発明による高帯域メモリシステムは、高帯域メモリ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：以下、ＨＢＭ）システムにおいて、高帯域メモリ（ＨＢＭ）装置と、ホスト装置に接続される第１インターフェースと、前記ＨＢＭ装置に接続される第２インターフェースと、を含む論理回路と、を有し、前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語を前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換し、前記第１ＰＩＭ命令語は、完了のための決定性の遅延（ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有し、前記論理回路は、前記ホスト装置から前記第１インターフェースを介して第２命令語をさらに受信し、前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第２ＰＩＭ命令語に前記受信した第２命令語を変換し、前記第２ＰＩＭ命令語は、完了のための非決定性の遅延を有することを特徴とする。
また、上記目的を達成するためになされた本発明による高帯域メモリシステムは、高帯域メモリ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：以下、ＨＢＭ）システムにおいて、高帯域メモリ（ＨＢＭ）装置と、ホスト装置と接続される命令語／アドレスバスと、前記ホスト装置と接続されるデータバスと、を含む第１インターフェースと、前記ＨＢＭ装置と接続される第２インターフェースと、前記ホスト装置と接続されるトランザクションバスを含む論理回路とを有し、前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語を前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換し、前記第１ＰＩＭ命令語は、完了のための非決定性の遅延（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有し、前記論理回路は、前記第１ＰＩＭ命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示を伝送することを特徴とする。
また、上記目的を達成するためになされた本発明による高帯域メモリシステムは、高帯域メモリ（ＨＢＭ）システムにおいて、プロセシングインメモリ（ＰＩＭ）機能を有する高帯域メモリ装置と、ホスト装置と接続される命令語／アドレスバスと、前記ホスト装置と接続されるデータバスと、を含む第１インターフェースと、前記ＨＢＭ装置と接続される第２インターフェースと、ホスト装置と接続されるトランザクションバスを含む論理回路と、を有し、前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語をプロセシングインメモリ（ＰＩＭ）処理のために、前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第１命令語に変換し、前記第１命令語は完了のための決定性の遅延を有し、前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第２命令語をさらに受信し、前記受信した第２命令語をプロセシングインメモリ（ＰＩＭ）処理のために、前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第２命令語に変換し、 前記第２命令語は、完了のための非決定性の遅延を有することを特徴とする。
本発明に係る高帯域メモリシステムによれば、ホスト装置とインターフェースするためのメモリ動作において決定的及び非決定的処理を可能にするシステム及びプロトコルを具現し得る。
本発明の一実施形態によるＨＢＭ＋システムの例示的実施例の一部を示す断面図である。 本発明の一実施形態による例示的な１段階（ｏｎｅ−ｓｔｅｐ）ＨＢＭ＋プロトコル命令語に対するタイミング図である。 本発明の一実施形態による「ＰＩＭ＿ＣＭＤ」命令語の内容の例示的な配置を示す図である。 本発明の一実施形態による例示的な１段階ＨＢＭ＋プロトコル命令語に対する概略的なタイミング図である。 本発明の一実施形態によるＰＩＭ動作が、単一のアドレスに指向したり、ＨＢＭ＋装置において同一の行に指向したりする例示的な１段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。 本発明の一実施形態によるＰＩＭ動作が同一のチャンネルのバンク内にある、ＨＢＭ＋プロトコルＰＩＭ命令語の一例を示すタイミング図である。 本発明の一実施形態によるＰＩＭ動作が異なるチャンネルを横断するＨＢＭ＋プロトコルＰＩＭ命令語の一例を示すタイミング図である。 本発明の一実施形態によるＰＩＭ命令語が完了されるまでにＨＢＭ＋スタックが時間の推定値を提供する例示的なステップＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。 ＨＢＭ＋スタックが、本発明の一実施形態によるＰＩＭ命令語が完了する時のための信用ベースの指示を提供する例示的な２段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。 ＨＢＭ＋スタックが、本発明の一実施形態によるＰＩＭ命令語が完了する時のためのフィードバックベースの指示を提供する例示的な２段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。
次に、本発明に係る高帯域メモリシステムを実施するための形態の具体例を図面を参照しながら説明する。
本明細書の全体にわたって「実施形態」、「一実施例」又は「実施例」は、実施形態と関連して説明する特定の特徴、構造又は特性が本明細書で開示する少なくとも一つの実施例に含まれることができるというのを意味する。
従って、本発明の全体にわたって「実施形態」、「一実施例において」又は「実施例において」又は「一実施例によって」（又は類似の輸入物を有する他の句）という表現は、全てが必ずしも同一の実施例を示すことではない。
なお、特定のフィーチャー（ｆｅａｔｕｒｅ）、構造又は特性は、一つ以上の実施例において任意の適した方式に接続されている。
これと関連して、本明細書に使用するように、「例示的な」という単語は、「例示、実例又は例示を提供する」というのを意味する。
「例示的な」ものとして本明細書に記載された任意の実施例は、必ずしも他の実施例より好ましいか、且つ、有利なものと解釈されてはならない。
また、ここで論議の文脈によって、単数は対応する複数の形態を含むことができ、複数の用語は相応する単数の形態を含む。
本明細書に示し論議する多様な図面（構成要素も含む）は、ただ例示的な目的のためのものであり、一定の比率で描かれるものではない。
同様に、多様な波形及びタイミング図が、ただ例示的な目的のために示される。
例えば、一部要素の寸法は、明確性のために他の要素に比して誇張され得る。なお、適切なものと考慮される場合、参照符号は、相応する及び／又は類似の要素を示すために図面の間で繰り返された。
本明細書において使用する用語は、ただ特定の例示的な実施例を説明するためのものであり、請求の趣旨を限定するためのものではない。
本願において使用した単数の形態は、文脈上、別に指示しない限り、複数の形態を含み得る。
本明細書において使用する「〜含む。」及び／又は「含む〜」という用語は、明示された特徴、整数、段階、動作、構成要素及び／又は構成要素の存在を示すが、存在を排除しないというのがもっと理解されるはずである。
又は、一つ以上の他の特徴、整数、段階、動作、要素、構成要素及び／又はグループの追加を含むことができる。ここに使用された「第一番目」、「第二番目」などの用語は、前に明示された名詞のラベルとして使用され、明示的に定義されない限り、全ての類型の順序（例：空間的、時間的、論理的など）を暗示しない。
なお、同一且つ同様の機能を有する部品（ｐａｒｔｓ）、コンポーネント（ｃｏｍｐｏｎｅｎｔｓ）、ブロック、回路、ユニット又はモジュールを示すために二つ以上の図面にわたって同一の参照番号が使用され得る。
しかしながら、このような使用法は、説明の簡素化及び論議の容易さのためだけに使用される。このような構成要素又はユニットの構成又は構造的細部事項が、全ての実施例にわたって同一であるというのを意味しないか、又は共通して参照された部品／モジュールが、本明細書に開示された特徴の実施例の教示を具現する唯一の方法であるのを意味しない。
別に定義されない限り、本明細書に使用された全ての用語（技術用語及び科学用語を含む）は、この主題が属する技術の分野における当業者が一般的に理解するものと同一の意味を有する。
なお、一般的に使用される辞書にて定義された用語のような一の用語は、関連技術の脈絡における意味と一致する意味を有するものと解釈されるべきであり、理想的な又は過度に形式的な意味として解釈されない限り、明示的にここに定義される。
明細書に開示した主題は、高帯域ＰＩＭ（ＨＢＭ＋）システムのための準同期インターフェースプロトコルに関するものである。
すなわち、本明細書に開示した主題は、（（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）ＨＢＭ＋システムとホスト装置との間のインターフェースとして、決定性の遅延（（ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ）及び非決定性の遅延（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ）を全て含むので、従って、準同期式（ｑｕａｓｉ−ｓｙｎｃｈｒｏｎｏｕｓ）インターフェースプロトコルである。
本明細書に開示した準同期プロトコルを介する通信は、一つ以上のクロック信号と同期化され得るが、ＰＩＭ動作（演算）のような特定の動作と関連した特定の遅延は、完了のための決定性の遅延又は非決定性の遅延を有する。
決定性の遅延を提供できるＰＩＭ動作は、１段階ＨＢＭ＋プロトコルを使用して遂行するが、非決定性の遅延を提供できるＰＩＭ動作は、２段階ＨＢＭ＋プロトコルを使用して遂行する。
図１は、本発明の一実施形態によるＨＢＭ＋システム１００の例示的な実施例の一部を示す断面図である。
ＨＢＭ＋システム１００は、ホスト装置１０１、インターポーザー（ｉｎｔｅｒｐｏｓｅｒ）１０２、及びＨＢＭ＋スタック（ｓｔａｃｋ）１０３を含む。
ＨＢＭ＋スタック１０３は、論理回路又はダイ（ｄｉｅ）１０４及び複数のＨＢＭ＋メモリ装置（１０５ａ〜１０５ｄ）を含む。
ホスト装置１０１及びＨＢＭ＋スタック１０３は、インターポーザー１０２の上部表面に固定される。
一実施形態において、ホスト装置１０１は、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、グラフィック加速器、又はＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であり得るが、これに限定されるものではない。
ＨＢＭ＋メモリ装置（１０５ａ〜１０５ｄ）は、チャンネル当たり、１６個のバンクが有り得る二つのチャンネルに分割され得る。
一つ以上のＨＢＭ＋メモリ装置（１０５ａ〜１０５ｄ）は、また従来の判読及び記録動作のようなＰＩＭ機能及び規則的なデータ格納機能を含む。
ＨＢＭ＋メモリ装置に提供されるＰＩＭ機能は、ホスト装置１０１によってより効率的に提供される。
ロジックダイ１０４は、ＨＢＭ＋メモリ装置１０５内のＰＩＭ機能を制御するためのロジック機能を含むことができる。
ＨＢＭ＋内部バス１１１は、ロジックダイ１０４をＨＢＭ＋メモリ装置１０５のそれぞれに接続させる。
ＨＢＭ＋内部バス１１１は、複数のアドレスライン、複数の命令語ライン、複数のデータライン及び／又は一つ以上の他の信号線を含むことができる。
たとえば、４個のＨＢＭ＋メモリ装置１０５が、ＨＢＭ＋スタック１０３として示しているが、任意の数のＨＢＭ＋メモリ装置１０５が、ＨＢＭ＋スタック１０３を形成できるのはよく理解されるはずである。
たとえば、ＨＢＭ＋システム１００の一部のみを図１に示しているが、インターポーザー１０２の上部表面に取り付けられることができる追加的なＨＢＭ＋スタック１０３が有り得るのを理解されるべきである。
インターポーザー１０２は、基板１０６の上部表面に固定される。
基板１０６は、他の装置（図示せず）との電気的接続を提供するのに使用される端子１０７を含むことができる。
インターポーザー１０２は、ホスト装置１０１及びＨＢＭ＋スタック１０３に対する構造的ベースを提供する以外、ホスト装置１０１とＨＢＭ＋スタック１０３との間の電気的接続を提供する。
一実施形態において、インターポーザー１０２は、ホスト装置１０１とＨＢＭ＋スタック１０３との間を電気的に接続する命令語／アドレス（ｃｏｍｍａｎｄ／ａｄｄｒｅｓｓ：以下、ＣＡ）バス１０８、データバス１０９、及びトランザクションバス１１０を含む。
インターポーザー１０２は、また、図に示さない追加的な電気的接続を含むことができる。
ＣＡバス１０８、データバス１０９、及びトランザクションバス１１０のそれぞれは、複数のライン及び／又はビットを含むことができる。
一実施形態において、トランザクションバス１１０は、トランザクション応答信号（ＲＳＰ＿Ｒ）及びトランザクションエラー信号（ＲＳＰ＿Ｅ）を含むことができる。
ＣＡバス１０８、データバス１０９、及びトランザクションバス１１０は、ＨＢＭ＋システム１００内において同期型方式で動作し得る。
即ち、ＣＡバス１０８、データバス１０９、及びトランザクションバス１１０は、一つ以上のクロック信号と同期して動作する。
一実施形態において、ＨＢＭ＋システム１００は、命令語又はトランザクションの発行とＨＢＭ＋スタック１０３の出力との間のタイミングが要求される場合に対し、ホスト装置１０１とＨＢＭの＋正規データ格納機能及び／又はＰＩＭ機能に基づいて、又はＨＢＭ＋スタック１０３が他の命令語又はトランザクションのために準備される時、応答は決定性である。
ＨＢＭ＋システム１００は、また、命令語又はトランザクションの発行と応答の出力との間のタイミング、例えば、ホスト装置１０１とＨＢＭ＋スタック１０３の正規データ格納機能及び／又はＰＩＭ機能に基づくか、又はＨＢＭ＋スタック１０３が他の命令語又はトランザクションを準備する時、非決定性であり得る。
本明細書において使用される用語の「準同期インターフェース（ｑｕａｓｉ−ｓｙｎｃｈｒｏｎｏｕｓ ｉｎｔｅｒｆａｃｅ）」は、決定性の通信及び非決定性の通信又はトランザクションが経て通過するインターフェースを意味する。
１段階ＨＢＭ＋プロトコルは、一般的にホスト装置１０１が結果を待たない比較的に規則的なデータ格納及び簡単なＰＩＭ動作のためのものである。
即ち、命令語の発行と応答の出力との間の時間又は遅延は、決定性であるから、ホスト装置１０１は、命令語の発行と応答の出力との間に他の動作を遂行し得る。
代案として、ホスト装置１０１は、決定性の遅延の後で、正規（レギュラー）トランザクションを再開するようにスケジューリングされ得る。
一般的に簡単なＰＩＭ動作には、一つ又は二つのソース及び／又は対象アドレスが含まれ、ストライド媒介変数は含まれない。
２段階ＨＢＭ＋プロトコルは、一般的にホスト装置１０１が結果を要求する複数のソース及び／又は目的地アドレス、マトリックス動作、ストライドを含む動作のような、しかし、これに限定されないもっと複雑なＰＩＭ動作のためのものである。
コマンドの発行と応答の出力との間の時間又は遅延は非決定性であるから、ホスト装置１０１は、命令語の発行と応答の出力との間、又は命令語の発行とＨＢＭ＋スタック１０３が他の命令語又はトランザクションを受信する準備ができた時との間に他の動作を遂行し得る。
後段に示す表２は、ＨＢＭ＿＋ＰＩＭ命令語のカテゴリ及びタイミング推定の例を示すものである。
図２は、本発明の一実施形態による例示的な１段階ＨＢＭ＋プロトコル命令語を概略的に示すタイミング図である。
タイミング図２００は、スケーリングされず、ただ例示的なＰＩＭ命令語に対する１段階（ｏｎｅ−ｓｔｅｐ）ＨＢＭ＋プロトコルの相対的なシーケンスを描写するためのものであるのを理解すべきである。
タイミング図２００は、一般的に特定のバスの単方向性又は両方向性を示すために、異なるバスと関連された矢印を含む。
特に、左側から右側へ向ける矢印は、ホスト装置１０１からＨＢＭ＋スタック１０３に伝送された通信、トランザクション、又は信号を示す反面、右側から左側へ向ける矢印は、ＨＢＭ＋スタック１０３からホスト装置１０１に伝送された通信、トランザクション、又は信号を示す。
ここに開示した全てのタイミング図において、ＨＢＭ＋内部バス１１１を介して発生するものとして示したトランザクション及び動作は、ＨＢＭ＋スタック１０３の外部の装置では見られない。
図２の２０１において、ホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＣＨＲＧ」命令語を発行する。
「ＰＩＭ＿ＣＨＲＧ」命令語は、発行される「ＰＩＭ＿ＣＭＤ」に対するバンク及びチャンネル識別情報を含む。
ロジックダイ１０４は、「ＰＩＭ＿ＣＨＲＧ」命令語に応答して、一つ以上の選択されたチャンネルの関連バンクをプリチャージし、ホスト装置１０１と後続する「ＰＩＭ＿ＣＭＤ」に対する関連バンクの所有権を保障するために一つ以上の選択されたチャンネルの関連バンクをロックする。
「ＰＩＭ＿ＣＨＲＧ命令語」の直ぐ次に、ホスト装置１０１は、２０２においてＣＡバス１０８を介して「ＰＩＭ＿ＷＲ」命令語を発行する。
下記に示す表１は、「ＰＩＭ＿ＣＨＲＧ」命令語及び「ＰＩＭ＿ＷＲ」命令語に対する例示的な物理的信号パラメータを示す。
Figure 2019053726
表１には、現在ＪＥＤＥＣ ＨＢＭ標準に基づいた一つのピンの識別例が上段に指示されている。
「Ｈ」は高い論理電圧レベルを表し、「Ｌ」は低い論理電圧レベルを表す。「Ｘ」は「相関なし（ｄｏｎ’ｔ ｃａｒｅ）」の論理電圧レベルを表す。
図３は、本発明の一実施形態による「ＰＩＭ＿ＣＭＤ」命令語のコンテンツの例示的な配置を示す図である。
「ＰＩＭ＿ＣＭＤ」は、実際、ＰＩＭ命令語を含み、ＣＡバス１０８を介して伝送されるものとは対照的にデータバス１０９を介して伝送される。
ロジックダイ１０４は、「ＰＩＭ＿ＣＭＤ」をデコーディングし、「ＰＩＭ＿ＣＭＤ」命令に含まれたＰＩＭ動作を完了するために、ＨＢＭ＋スタック１０３内部のコマンドを発行する。
一実施形態において、全てのＰＩＭ命令語が「ＰＩＭ＿ＣＭＤ」の全てのフィールドを使用し得るのではないが、「ＰＩＭ＿ＣＭＤ」は固定された大きさ又は長さを有する。
図３に示したように、「ＰＩＭ＿ＣＭＤ」命令語３００は、ＩＤフィールド３０１、動作フィールド３０２、ストライドフィールド３０３、フラッグフィールド３０４、範囲フィールド３０５、値フィールド３０６、番号フィールド３０７、ソースアドレス１フィールド３０８、ソースアドレス２フィールド３０９、目的地アドレス１フィールド３１０、目的地アドレス２フィールド３１１を含む。
一実施形態において、ＩＤフィールド３０１は３ビットを含むことができ、動作フィールド３０２は３ビットを含むことができる。
ストライドフィールド３０３は１６ビットを含むことができる。
フラッグフィールド３０４は２ビットを含むことができ、範囲フィールド３０５は３２ビットを含むことができる。
値フィールド３０６は６４ビットを含むことができる。
番号フィールド３０７は８ビットを含むことができる。
ソースアドレス１フィールド３０８は３２ビットを含むことができ、ソースアドレス２フィールド３０９は３２ビットを含むことができる。
目的地アドレス１フィールド３１０は３２ビットを含むことができ、目的地アドレス２フィールド３１１は３２ビットを含むことができる。
その他、追加フィールド及び／又はフィールド配列及び／又はフィールドの大きさが追加され得る。
再び、図２を参照すると、２０２においてＣＡバス１０８を介して伝送された「ＰＩＭ＿ＷＲ」命令語は、２０３においてデータバス１０９を介して「ＰＩＭ＿ＣＭＤ」を伝送するのに使用される。
一実施形態において、データバス１０９に示される「ＰＩＭ＿ＣＭＤ」命令語は、ＣＡバス１０８上に示される「ＰＩＭ＿ＷＲ」命令語に後続する。
他の実施形態において、データバス１０９上に示される「ＰＩＭ＿ＣＭＤ」命令語は、ＣＡバス１０８上に示される「ＰＩＭ＿ＷＲ」命令語と少なくとも部分的に同時に有り得る。
「ＰＩＭ＿ＣＭＤ」に応答して、ロジックダイ１０４は、「ＰＩＭ＿ＣＭＤ」に含まれたＰＩＭ動作に対するソースとなるデータを判読するために、ＨＢＭ＋内部バス１１１を介し、２０４においてソースリード命令語「ＳＲＣ＿ＲＤ」を伝送する。
この例において、ＰＩＭ動作「ＯＰ」は、２０５において遂行される。
ＰＩＭ動作の結果は、２０６においてロジックダイ１０４により伝送された「ＤＳＴ＿ＷＲ」命令語を使用して目的地アドレスに記録される。
２０７において、ＰＩＭ動作は完了され、ＨＢＭ＋スタック１０３は、ホスト装置１０１から追加の正規動作、ＰＩＭ動作及び／又は他のトランザクションを受信する準備ができる。
図２に示した１段階ＨＢＭ＋プロトコルのタイミングは決定性であり、よって、２０２において「ＰＩＭ＿ＷＲ」命令語が発行された時と、ＨＢＭ＋スタック１０３がホスト装置１０１から他の命令語及び／又はトランザクションを受信する準備ができた（即ち、正規トランザクションを再開する）時との間の時間が（ｔＰＩＭ＿ＷＲ）で図２に示されている。
即ち、タイミング（ｔＰＩＭ＿ＷＲ）は、ＨＢＭ＋スタック１０３内の同一のチャンネル／バンクにホスト装置１０１によって新しい命令語又はトランザクションが発行される前に、最小時間と見なすことができる。
１段階ＨＢＭ＋プロトコルのタイミングが決定性の属性であるのを示すために、図２に示した多様な命令語、トランザクション、及び応答の間の矢印が実線矢印で指示されている。
なお、図５及び図７は、それぞれ互いに異なる決定性のタイミングシナリオに対するタイミング図を示す。
図４は、本発明の一実施形態による例示的な１段階ＨＢＭ＋プロトコル命令語に対する概略タイミング図である。
タイミング図４００は、スケーリングされず、例示的なＰＩＭ命令語に対する２段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するためのものであるのを理解すべきである。
図２のタイミング図２００と同様に、図４に示すように、タイミング図４００は、一般的に特定のバスの単方向又は両方向の特性を示すために異なるバスと関連された矢印を含む。
空間に対する考慮事項が反映されない図４に示すように、ホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＣＨＲＧ」命令語を送り出す。
１段階ＨＢＭ＋プロトコルと同様に、「ＰＩＭ＿ＣＨＲＧ」命令語はバンクを含み、「ＰＩＭ＿ＣＭＤ」に対するチャンネル識別情報が直ぐに発行される。
「ＰＩＭ＿ＣＨＲＧ」命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネルで関連バンクをプリチャージし、ホスト装置１０１に対するＨＢＭ＋スタック１０３の所有権を保証するように全体のＨＢＭ＋スタック１０３をロックする。
「ＰＩＭ＿ＣＨＲＧ」命令語（図示せず）の直後に、４０１においてホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＷＲ」命令語を発行する。
４０２においてホスト装置１０１は、データバス１０９上に「ＰＩＭ＿ＣＭＤ」を発行する。
「ＰＩＭ＿ＣＭＤ」に応答して、ロジックダイ１０４は、４０３においてソースリード命令語（ＳＲＣ＿ＲＤ）をＨＢＭ＋内部バス１１１を介して伝送し、「ＰＩＭ＿ＣＭＤ」に示された動作のためのソースデータを判読する。
ＰＩＭ動作「ＯＰ」は４０４において遂行される。
ＰＩＭ動作の結果は、４０５において「ＤＳＴ＿ＷＲ」命令語を使用して目的地アドレスに記録される。
図４に示した例示的なタイミングに対し、４０６においてロジックダイ１０４は、トランザクションバス１１０を介して判読準備命令語（ＲＤ＿ＲＤＹ）をホスト装置１０１に伝送する。
４０７において、ホスト装置１０１は、ＣＡバス１０８を介してリード命令語（ＲＤ）を伝送する。
４０８において、ロジックダイ１０４は、リードデータ（ＲＤ＿ＤＡＴＡ）をデータバス１０９を介して出力し、４０９においてホスト装置１０１は、正規動作及びトランザクションをもたらすことができる。
一部の２段階ＨＢＭ＋プロトコルＰＩＭ命令語に対し、判読準備命令語（ＲＤ＿ＲＤＹ）をホスト装置１０１に伝送する代わりに、ホスト装置１０１が中間に他の作業をスケジュールするために、ロジックダイ１０４はＰＩＭ動作がいつ完了され得るかに対する指示（ｉｎｄｉｃａｔｉｏｎ）をホスト装置１０１に伝達する。
そのような指示を伝送するロジックダイ１０４のいくつかの例示的なシナリオは、図８及び図１０で説明する。
１段階ＨＢＭ＋プロトコルとは対照的に、２段階ＨＢＭ＋プロトコルは、非決定性のタイミング特性を有する。
なぜなら、ＰＩＭ動作「ＯＰ」は、一般的に２段階ＨＢＭ＋プロトコルに対してより複雑であり、不確定な量の時間、ＰＩＭ動作に依存する。
例えば、「１００×１００」行列で実行される行列転置ＰＩＭ演算（動作）は、ＰＩＭ転置演算が二つの場合、全てが同一の演算であるが、「１０×１０」行列に対して同一の行列転置ＰＩＭ演算（動作）より長くかかる可能性がある。
２段階ＨＢＭ＋動作と関連したタイミングが一般的に非決定性であることを示すために、図４の命令語と応答との間に表示した矢印中の一部が太い点線矢印で示される。
例えば、４０１における「ＰＩＭ＿ＷＲ」命令語と４０６における「ＲＤ＿ＲＤＹ」応答との間の矢印と、４０６における「ＲＤ＿ＲＤＹ」応答と４０７における「ＲＤ」命令語との間の矢印は、２段階ＨＢＭ＋プロトコルの非決定性の性質を示すため、太い点線矢印で示す。
非決定性の特性は、また、
４０４におけるＰＩＭ動作の「ＯＰ」と４０５における「ＤＳＴ＿ＷＲ」応答との間の濃い点線矢印によっても示される。
Figure 2019053726
ホスト装置１０１からの観点において、１段階ＨＢＭ＋プロトコルの決定性の特性は、ホストベースの命令語スケジューリングプロトコルを提供するものと見なすことができる。
例えば、図５は、本発明の一実施形態によるＰＩＭ動作が単一のアドレスに指向したり、ＨＢＭ＋装置において同一の行に指向したりする例示的な１段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。
タイミング図５００は、スケーリングされず、単一のアドレスに指向したり、ＨＢＭ＋内の同一の行に指向したりする、例示的なＰＩＭ動作に対する１段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するためのものであるのを理解すべきである。
５０１において、ホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＣＨＲＧ」命令語を発行する。
「ＰＩＭ＿ＣＨＲＧ」命令語は、直ぐに発行される「ＰＩＭ＿ＣＭＤ」に対するバンク及びチャンネル識別情報を含む。
「ＰＩＭ＿ＣＨＲＧ」命令語に応答して、ロジックダイ１０４は一つ以上の選択されたチャンネルに関連バンクをプリチャージし、ＰＩＭ動作中、ホスト装置１０１に対する所有権を保障するために一つ以上の選択されたチャンネルに関連バンクを固定する。
「ＰＩＭ＿ＣＨＲＧ」命令語の直ぐ次に、ホスト装置１０１は、５０２においてＣＡバス１０８を介して「ＰＩＭ＿ＷＲ」命令語を発行する。
５０３において、ホスト装置１０１は、データバス１０９を介して「ＰＩＭ＿ＣＭＤ」を伝送する。
この実施形態において、「ＰＩＭ＿ＣＭＤ」がＨＢＭ＋装置１０５でメモリロケーション（ｍｅｍｏｒｙ ｌｏｃａｔｉｏｎ）の値を増加させる命令であると見なす。
「ＰＩＭ＿ＷＲ」命令語と「ＰＩＭ＿ＣＭＤ」命令語との間の時間遅延は、（ｔＷＬ）であり、これは、「ＰＩＭ＿ＷＲ」命令語を送信し、「ＰＩＭ＿ＣＭＤ」命令語を送信する間に待機しなければならないライト時間の遅延である。
「ＰＩＭ＿ＣＭＤ」命令語は、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＨＢＭメモリ装置に対し、（ｔＢＬ／２）のバースト長さの遅延を使用する。
ロジックダイ１０４が「ＰＩＭ＿ＣＭＤ」をデコーディングし、５０４においてＨＢＭ＋内部バス１１１を介してＨＢＭ＋スタック１０３に「ＡＣＴ」命令語を発行する（ｔＰＤ）の伝播遅延が存在する。
選択された行に対する活性化遅延は（ｔＲＣＤ）である。
５０５において、ロジックダイ１０４は、選択されたソースデータをロードするためにリード命令語「ＲＤ」を発行する。
経路５２０に沿って選択されたデータをリードするための遅延は（ｔＲＬ）である。
５０６において、選択されたソースデータは、（ｔＢＬ／２）の遅延で判読される（「ＲＤ＿Ｄａｔａ」）。
５０７において、ＰＩＭ動作「ＩＯＰ」は（ｔＩＯＰ）の遅延で遂行される。
この例において、ＰＩＭ動作「ＩＯＰ」は、相対的に複雑ではないＰＩＭ動作であるＨＢＭ＋装置１０４内のメモリロケーションの値を増加させるのである。
図５の５３０で示した並列経路において、ロジックダイ１０４は、５０７においてＰＩＭ命令語「ＩＯＰ」の後、データが再びメモリに記録されるため、（ｔＲＴＷ）の遅延後、５０８においてライト命令語「ＷＲ」を発行する。
ライト命令語「ＷＲ」と関連された遅延は（ｔＷＬ）である。
一実施形態において、ロジックダイ１０４は、５０９において、結果データを記録する（「ＷＲ＿Ｄａｔａ」）ためのタイミングが正確であるように、５０８でのライト命令語「ＷＲ」を伝送するための適切な時間を決定する。
５０９において、ライト命令語「ＷＲ」に応答して、ＰＩＭ動作「ＩＯＰ」の結果は、「ｔＢＬ／２」のバースト長さの遅延でメモリに再び記録される（「ＷＲ＿Ｄａｔａ」）。
再びメモリに記録した結果の復旧時間遅延は（ｔＷＲ）である。
５１０において、ロジックダイ１０４は結果が記録された行に対するプリチャージ命令語「ＰＲＥ」を発行し、５１１においてホスト装置１０１が追加トランザクション及び／又は命令語をＨＢＭ＋スタック１０３に発行する前に（ｔＲＰ）のプリチャージ遅延が続く。
従って、ＰＩＭ動作が単一のアドレスに指向したり、ＨＢＭ＋装置において同一の行に向けるこのシナリオで、５０２において「ＰＩＭ＿ＷＲ」命令語が発行される時と、５１１においてホスト装置１０１からＨＢＭ＋スタック１０３が他の命令語及び／又はトランザクションを受信する準備ができる時との間の時間（ｔＰＩＭ＿ＷＲ）は、下記に示す数式１のように決定される。
Figure 2019053726
ここで、図５に示した経路５２０、５３０の間の最大遅延は、（ｔＰＩＭ＿ＷＲ）を定義するのに使用される。
経路５２０の遅延は（ｔＲＬ＋ｔＢＬ／２＋ｔＩＯＰ）である一方、経路５３０の遅延は（ｔＲＴＷ＋ｔＷＬ）である。
ホストベース命令語スケジューリングプロトコルを提供するものと見なすことができるもう一つの１段階ＨＢＭ＋プロトコルシナリオを、図６に示す。
特に、図６は、本発明の一実施形態によるＰＩＭ動作が同一のチャンネルのバンク内にある例示的な１段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。
タイミング図６００は、同一にスケーリングされたのではなく、ただ同一のチャンネルのバンクに向ける例示的なＰＩＭ動作に対する１段階ＨＢＭ＋プロトコルの相対的なシーケンスを示すためのものであるのを理解すべきである。
６０１において、ホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＣＨＲＧ」命令語を発行する。
「ＰＩＭ＿ＣＨＲＧ」命令語は、直ぐに発行される「ＰＩＭ＿ＣＭＤ」に対するバンク及びチャネル識別情報を含む。
「ＰＩＭ＿ＣＨＲＧ」命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネルに関連バンクをプリチャージし、ＰＩＭ動作中、ホスト装置１０１に対する所有権を保障するために一つ以上の選択されたチャンネルに関連バンクを固定する。
「ＰＩＭ＿ＣＨＲＧ」命令語の直ぐ次に、ホスト装置１０１は、６０２においてＣＡバス１０８を介して「ＰＩＭ＿ＷＲ」命令語を発行する。
６０３において、ホスト装置１０１は、データバス１０９を介して「ＰＩＭ＿ＣＭＤ」を伝送する。
この実施形態において、「ＰＩＭ＿ＣＭＤ」は、メモリロケーションＢを、ロケーションＡ及びＢがＨＢＭ＋装置１０５内の同一のチャンネル内のバンク内にあるメモリロケーションＡと等しくなるように設定する命令語であると見なす。
「ＰＩＭ＿ＷＲ」命令語と「ＰＩＭ＿ＣＭＤ」命令語との間のライト時間遅延は（ｔｗｌ）である。
「ＰＩＭ＿ＷＲ」命令語は、ＤＤＲ ＨＢＭメモリ装置に対して（ｔＢＬ／２）のバースト遅延を使用する。
６０３における「ＰＩＭ＿ＣＭＤ」に応答して、ロジックダイ１０４は、６０４においてＨＢＭ内部バス１１１を介してＨＢＭ＋スタック１０３に活性化命令語「ＡＣＴ１」を伝送して、第１ソースデータアドレス（即ち、ロケーションＡ）を活性化させる。
ロジックダイ１０４が「ＰＩＭ＿ＣＭＤ」をデコーディングし、６０４において「ＡＣＴ１」命令語を発行するための伝播遅延は（ｔＰＤ）である。
第１並列経路６２０において、ロジックダイ１０４は、６０５において第２ソースデータアドレス（即ち、ロケーションＢ）を活性化するため、活性化命令語「ＡＣＴ２」を発行する。
「ＡＣＴ１」命令語の発行と「ＡＣＴ２」命令語の発行との間の遅延は、（ｔＲＲＤ）又は（ｔＲＣ）である。
ＰＩＭ動作が、二つの互いに異なるバンクの間で進行される場合、遅延は（一般的に）（ｔＲＲＤ）となる。
（ソースと目的地アドレスが同一のバンクグループ内にある二つの互いに異なるバンクの間にあると、遅延は（ｔＲＲＤＬ）となるはずであるが、ソースと目的地アドレスが他のバンクにある二つの異なるバンクにあると、遅延は（ｔＲＲＤＦ）である。）
ＰＩＭ動作が同一のバンク内にあると、遅延は（ｔＲＣ）となる。
この並列経路６２０において、ロジックダイ１０４が、６０６においてライト命令語「ＷＲ２」を発行する前に（ｔＲＣＤ）の遅延が存在し、（ｔＷＬ）のライト命令語「ＷＲ２」に後続する遅延がまた存在するはずである。
第２並列経路６３０において、ロジックダイ１０４は活性化命令語「ＡＣＴ１」に応答して、６０７においてリード命令語「ＲＤ１」を発行する。
活性化命令語「ＡＣＴ１」の以後、及びリード命令語「ＲＤ１」の以前に（ｔＲＣＤ）の遅延がある。
リード命令語「ＲＤ１」が発行された時間と６０８でのリードデータ「ＲＤ＿ＤＡＴＡ」の動作との間には、（ｔＲＬ）の遅延がある。
データは、６０８において（ｔＢＬ／２）のバースト長さの遅延で読み出される。
６０９において、ＰＩＭ動作「ＩＯＰ」は、（ｔＩＯＰ）の遅延で実行される。
ＰＩＭ動作「ＩＯＰ」から生成されたデータを記録するため、６１０においてロジックダイ１０４がプリチャージ命令語「ＰＲＥ１」を発行するためのリード命令語「ＲＤ１」以降、（ｔＲＴＷ−ｔＲＣＤ）の遅延が存在する。
６１１において、ライト命令語「ＷＲ２」に応答して、ＰＩＭ動作「ＩＯＰ」の結果は（ｔＢＬ／２）の遅延でメモリに再び記録される（「ＷＲ＿Ｄａｔａ」）。
再びメモリに記録した結果の復旧時間は（ｔＷＲ）である。
６１２において、ロジックダイ１０４は、結果を復旧するために記録された行に対するプリチャージ命令語「ＰＲＥ２」を発行し、６１３において、ホスト装置１０１がＨＢＭ＋スタック１０３に追加トランザクション及び／又は命令語を発行する前に（ｔＲＰ）の遅延が続く。
従って、ＰＩＭ動作が同一のチャンネル内のバンクに指向されるこのようなシナリオにおいて、６０２において「ＰＩＭ＿ＷＲ」命令語が発行される時と、ＨＢＭ＋スタック１０３が６１３においてホスト装置１０１から他の命令語を受信する準備ができる時との間の時間（ｔＰＩＭ＿ＷＲ）は、下記に示す数式２のように決定される。
Figure 2019053726
ここで、図６に示した経路６２０、６３０の間の最大遅延は、（ｔＰＩＭ＿ＷＲ）を定義するのに使用される。
経路６２０の遅延は（ｔＲＣＤ＋ｔＢＬ／２＋ｔＩＯＰ）である一方、経路６３０の遅延は（ｔＲＲＤ＋ｔＲＣＤ＋ｔＷＬ）である。
ホストベース命令語スケジューリングプロトコルを提供するものと見なすことができる、もう一つの１段階ＨＢＭ＋プロトコルシナリオを、図７に示す。
特に、図７は、本発明の一実施形態によるＰＩＭ動作が異なるチャンネルを介して行われる例示的な１段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。
タイミング図７００はスケーリングされず、異なるチャンネルにかけた例示的なＰＩＭ動作に対する１段階ＨＢＭ＋プロトコルの相対的なシーケンスを示すためのものであるのを理解すべきである。
７０１において、ホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＣＨＲＧ」命令語を発行する。
「ＰＩＭ＿ＣＨＲＧ」命令語は、直ぐに発行される「ＰＩＭ＿ＣＭＤ」に対するバンク及びチャネル識別情報を含む。
「ＰＩＭ＿ＣＨＲＧ」命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネルに関連バンクをプリチャージし、一つ以上の選択されたチャンネルに関連バンクを固定して、ＰＩＭ動作中、ホスト装置１０１に対する関連バンクの所有権を保証する。
「ＰＩＭ＿ＣＨＲＧ」命令語の直ぐ次に、ホスト装置１０１は、７０２においてＣＡバス１０８を介して「ＰＩＭ＿ＷＲ」命令語を発行する。
７０３において、ホスト装置１０１はデータバス１０９を介して「ＰＩＭ＿ＣＭＤ」を伝送する。
「ＰＩＭ＿ＷＲ」命令語と「ＰＩＭ＿ＣＭＤ」命令語との間の時間遅延は（ｔＷＬ）であり、これは、「ＰＩＭ＿ＷＲ」命令語を送り、「ＰＩＭ＿ＣＭＤ」命令語を送る間に待機しなければならない時間である。
「ＰＩＭ＿ＣＤ」命令語は、ＤＤＲ ＨＢＭメモリ装置に対して（ｔＢＬ／２）のバースト長さの遅延を有する。
７０３における「ＰＩＭ＿ＣＭＤ」に応答して、ロジックダイ１０４は、７０４においてＨＢＭ内部バス１１１を介してＨＢＭ＋スタック１０３にアクティブ命令語「ＡＣＴ１」を伝送する。
７０４において、ロジックダイ１０４が「ＰＩＭ＿ＣＭＤ」をデコーディングし、「ＡＣＴ１」命令語を発行する時間の遅延は（ｔＰＤ）である。
遅延（ｔＲＣＤ）後に、ロジックダイ１０４は、７０５においてリード命令語「ＲＤ１」を発行する。
第１並列経路７２０において、７０６では、（ｔＢＬ／２）のバースト長さの遅延を有する「ＲＤ＿Ｄａｔａ」でデータが判読される前に（ｔＲＬ）の遅延が存在する。
７０７において、ＰＩＭ動作「ＩＯＰ」は、（ｔＩＯＰ）の遅延で実行される。
ＰＩＭ動作「ＩＯＰ」から生成されたデータを記録するため、ロジックダイ１０４が７０８においてプリチャージ命令語「ＰＲＥ１」を発行するために、７０５においてリード命令語「ＲＤ１」の以降、遅延（ｔＲＴＷ−ｔＲＣＤ）が存在する。
第２並列経路７３０において、ロジックダイ１０４は、７０９においてアクティブ命令語「ＡＣＴ２」を発行する。
ＰＩＭ動作が、異なるチャンネルにかけて実行される状況において、ロジックダイ１０４が活性化命令語「ＡＣＴ２」を発行する時に制約はない。
ロジックダイ１０４が、７１０においてライト命令語「ＷＲ２」を発行する前に（ｔＲＣＤ）の遅延が存在する。
７１１において、ライト命令語「ＷＲ２」が発行されてからデータが「ＷＲ＿Ｄａｔａ」で記録されるまでの時間の間に（ｔＷＬ）の遅延が存在する。
７１１において、データは（ｔＢＬ／２）のバースト長さの遅延で記録される（「ＷＲ＿Ｄａｔａ」）。
ロジックダイ１０４が、７１２において復旧のために結果を記録した行に対し、プリチャージ命令語「ＰＲＥ２」を発行する前に（ｔＷＲ）の遅延があり、７１３においてホスト装置１０１が、追加トランザクション及び／又は命令語をＨＢＭ＋スタック１０３に発行する前に（ｔＲＰ）の遅延が続く。
従って、ＰＩＭ動作が、他のチャンネルにかけられているこのようなシナリオにおいて、「ＰＩＭ＿ＷＲ」命令語が７０２において発行される時と、ＨＢＭ＋スタック１０３がホスト装置１０１から他のコマンドを受信する準備ができた時との間の時間（ｔＰＩＭ＿ＷＲ）は、下記に示す数式３のように表すことができる。
Figure 2019053726
図８〜図１０は、本発明の一実施形態によるＰＩＭ動作が、図５〜図７において考慮された１段階ＨＢＭ＋プロトコル命令語よりもっと複雑な２段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図であり、結果的に完了のための全体の非決定性のタイミングを有することになる。
従って、一部の２段階ＨＢＭ＋プロトコルＰＩＭ命令語は、クライアントベースの命令語スケジューリングプロトコルを提供するものと見なすことができ、ＨＢＭ＋スタックは、２段階ＨＢＭ＋プロトコルＰＩＭ命令語の内の一部の非決定性の特徴を説明するためにＰＩＭ命令語がいつ完了するかの指示（ｉｎｄｉｃａｔｉｏｎ）を提供することができる。
これに関連して、ロジックダイ１０４は、複雑なＰＩＭ命令語が完了する時間をホスト装置１０１に示す指示を提供することができる。
一実施形態において、有効時間の指示は、時間の推定を含むことができる。
他の実施形態において、有効時間の指示は、信用ベースの値を含むことができる。
さらに他の実施形態において、有効時間の指示は、ＰＩＭ動作が完了したか否かを見るために、ホスト装置１０１にＨＢＭ＋スタックをいつポーリングするかに対する指示が与えられる再試行ベースのフィードバックを含むことができる。
ホスト装置１０１に提供されるＰＩＭ命令語が完了する時間に対する指示は、自動ログの内容、履歴統計情報、計算された推定値、進行中のトラフィック及び／又は最大ＰＩＭ作業範囲などに基づいたり、これらから予測したりすることができるが、本発明は、これらに限定されるものではない。
後続する図８〜図１０のタイミング図に示す２段階ＨＢＭ＋プロトコルＰＩＭ命令語は、図１に示したトランザクションバス１１０を使用しない。
その代わりに、図８〜図１０に示す２段階ＨＢＭ＋プロトコルＰＩＭ命令語は、ＣＡバス１０８、データバス１０９、及びＨＢＭ＋内部バス１１１を利用して、ＰＩＭ命令語が完了する有効時間の指示をホスト装置１０１に提供する。
図８は、ＨＢＭ＋スタック１０３が、本発明の一実施形態によるＰＩＭ命令語が完了する時のための推定値を提供する、例示的な２段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。
タイミング図８００は、スケーリングされず、ただ例示的なＰＩＭ動作が完了する時のための推定値をＨＢＭ＋スタックが提供する場合に対する、２段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するためのものであるのを理解すべきである。
８０１において、ホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＣＨＲＧ」命令語を発行する。
「ＰＩＭ＿ＣＨＲＧ」命令語は、直ぐに発行される「ＰＩＭ＿ＣＭＤ」に対するバンク及びチャンネル識別情報を含む。
「ＰＩＭ＿ＣＨＲＧ」命令語に応答して、ロジックダイ１０４は一つ以上の選択されたチャンネル内の関連バンクをプリチャージし、ＰＩＭ動作中、ホスト装置１０１にＨＢＭ＋スタックの所有権を保障するようにＨＢＭ＋スタック１０３を固定する。
「ＰＩＭ＿ＣＨＲＧ」命令語の直ぐ次に、ホスト装置１０１は、８０２においてＣＡバス１０８を介して「ＰＩＭ＿ＷＲ」命令語を発行する。
ホスト装置１０１は、８０３においてデータバス１０９を介して「ＰＩＭ＿ＣＭＤ」を伝送する。
「ＰＩＭ＿ＷＲ」命令語と「ＰＩＭ＿ＣＭＤ」命令語との間の遅延は、（ｔＷＬ）である。
「ＰＩＭ＿ＣＭＤ」命令語は、ＤＤＲ ＨＢＭメモリ装置に対して（ｔＢＬ／２）バースト長さの遅延を使用する。
８０３における「ＰＩＭ＿ＣＭＤ」に応答して、ロジックダイ１０４は、８０４においてＨＢＭ＋スタック１０３にＨＢＭ＋内部バス１１１を介して活性化命令語「ＡＣＴ１」を伝送する。
８０４において、ロジックダイ１０４が「ＰＩＭ＿ＣＭＤ」をデコーディングし、「ＡＣＴ１」命令語を発行する時間の遅延は（ｔＰＤ）である。
遅延（ｔＲＣＤ）の後に、ロジックダイ１０４は、８０５においてリード命令語「ＲＤ１」を発行する。
８０６において、（ｔＢＬ／２）のバースト長さの遅延を有する「ＲＤ＿Ｄａｔａ」でデータが判読される前に（ｔＲＬ）の遅延が存在する。
ＰＩＭ動作「ＩＯＰ」は、（ｔＩＯＰ）の遅延で８０７において実行される。
しかし、ＰＩＭ動作「ＩＯＰ」が複雑であるから、ＰＩＭ動作「ＩＯＰ」と関連した遅延は非決定性である。
ロジックダイ１０４は、またリード命令語「ＲＤ」が８０５において発行された後、ＰＩＭ動作「ＩＯＰ」が８０７において完了される前に（ｔＲＴＷ）の遅延後、８０８においてライト命令語「ＷＲ」を発行する。
ＰＩＭ動作「ＩＯＰ」の結果は、８１０において、ライト命令語「ＷＲ」の発行後、（ｔＷＬ）の遅延後にメモリに記録される（「ＷＲ＿Ｄａｔａ」）。
８１１において、ロジックダイ１０４は、（ｔＷＲ）の遅延後にプリチャージ命令語「ＰＲＥ」を発行する。
ホスト装置１０１が、８１２において、ＨＢＭ＋スタック１０３に追加トランザクション及び／又は命令語を発行する前に（ｔＲＰ）の遅延が続く。
タイミング図８００に示した多くのトランザクションが決定性の側面があっても、全体トランザクションの全体タイミングは非決定性である。
８０７でのＰＩＭ動作「ＩＯＰ」の非決定性の遅延を説明するために、ホスト装置１０１は、８１３においてＣＡバス１０８を介して「ＰＩＭ＿ＲＤ」命令語を発行する。
ロジックダイ１０４が、「ＰＩＭ＿ＥＳＴ」応答で８１４において応答する前に（ｔＲＬ）の遅延があるはずである。
この実施形態において、「ＰＩＭ＿ＥＳＴ」応答は、８０７におけるＰＩＭ動作（ＩＯＰ）が完了する時間を示す時間推定を含むことができる。
一実施形態において、時間の推定は、時間の単位である。
他の実施形態において、時間の推定は、クロックサイクルの単位からなる。
従って、８０２において、「ＰＩＭ＿ＷＲ」命令語が発行された時と、ＨＢＭ＋スタック１０３が、８１２においてホスト装置１０１から他のコマンドを受信する準備ができた時との間の有効時間（ｔＰＩＭ＿ＷＲ）（有効）は、下記に示す数式４で表すことができる。
Figure 2019053726
 （ｔＰＩＭ＿ＷＲ）は、ＰＩＭ動作（演算）が完了するのにかかる時間の決定性の部分を示し、（ｔＰＩＭ＿ＥＳＴ）は、ＰＩＭ動作（演算）が完了するまでの時間の非決定性の部分の時間推定を示す。
図９は、ＨＢＭ＋スタック１０３が、本発明の一実施形態によるＰＩＭ命令語が完了する時のための信用ベースの指示を提供する、例示的な２段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。
タイミング図９００は、スケーリングされず、ただＨＢＭ＋スタックが例示的なＰＩＭ動作が完了する時のための信用ベースの指示を提供する時の２段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するためのものであるのを理解すべきである。
９０１において、ホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＣＨＲＧ」命令語を発行する。
「ＰＩＭ＿ＣＨＲＧ」命令語は、直ぐに発行される「ＰＩＭ＿ＣＭＤ」に対するバンク及びチャンネル識別情報を含む。
「ＰＩＭ＿ＣＨＲＧ」命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネル内の関連バンクをプリチャージし、ＰＩＭ動作中、ホスト装置１０１にＨＢＭ＋スタックの所有権を保障するようにＨＢＭ＋スタック１０３を固定する。
「ＰＩＭ＿ＣＨＲＧ」命令語の直ぐ次に、９０２において、ホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＷＲ」命令語を発行する。
ホスト装置１０１は、９０３において、データバス１０９を介して「ＰＩＭ＿ＣＭＤ」を伝送する。
「ＰＩＭ＿ＷＲ」命令語と「ＰＩＭ＿ＣＭＤ」命令語との間の遅延は（ｔＷＬ）である。
「ＰＩＭ＿ＣＭＤ」命令語は、ＤＤＲ ＨＢＭメモリ装置に対して（ｔＢＬ／２）のバースト長さの遅延を使用する。
９０３における「ＰＩＭ＿ＣＭＤ」に応答して、ロジックダイ１０４は、９０４において、ＨＢＭ＋内部バス１１１を介してＨＢＭ＋スタック１０３に活性化命令語「ＡＣＴ１」を伝送する。
９０４において、ロジックダイ１０４が「ＰＩＭ＿ＣＭＤ」をデコーディングし、「ＡＣＴ１」命令語を発行する時間の遅延は（ｔＰＤ）である。
遅延（ｔＲＣＤ）後に、ロジックダイ１０４は、９０５において、リード命令語「ＲＤ」を発行する。
９０６において、（ｔＢＬ／２）のバースト長さの遅延を有する「ＲＤ＿Ｄａｔａ」でデータが判読される前に（ｔＲＬ）の遅延が存在する。
ＰＩＭ動作（ＩＯＰ）は、（ｔＩＯＰ）の遅延で９０７において実行される。
しかし、ＰＩＭ動作（演算）（ＩＯＰ）が複雑であるから、ＰＩＭ動作（演算）（ＩＯＰ）と関連した遅延は非決定性である。
ロジックダイ１０４は、また、リード命令語「ＲＤ」が９０５において発行された後、ＰＩＭ動作「ＩＯＰ」が９０７において完了される前に、（ｔＲＴＷ）の遅延で９０８においてライト命令語「ＷＲ」を発行する。
ＰＩＭ動作「ＩＯＰ」の結果は、９０９において（ｔＷＬ）の遅延を有するライト命令語「ＷＲ」の発行後、メモリに記録される（「ＷＲ＿Ｄａｔａ」）。
９１０において、ロジックダイ１０４は、（ｔＷＲ）の遅延を有するプリチャージ命令語「ＰＲＥ」を発行する。
ホスト装置１０１が、９１１において、ＨＢＭ＋スタック１０３に追加トランザクション及び／又は命令語を発行する前に（ｔＲＰ）の遅延が続く。
たとえ、タイミング図９００に描写した多くのトランザクションが決定性の側面があっても、全体トランザクションの全体タイミングは非決定性である。
９０７において、ＰＩＭ動作「ＩＯＰ」の非決定性の遅延を説明するために、ホスト装置１０１は、９１２においてＣＡバス１０８を介して「ＰＩＭ＿ＲＤ」命令語を発行する。
ロジックダイ１０４が、「ＰＩＭ＿ＣＲＥＤ」応答で９１３において応答する前に（ｔＲＬ）の遅延があるはずである。
この実施形態において、「ＰＩＭ＿ＣＲＥＤ」応答は、ホスト装置１０１がスロットリング（ｔｈｒｏｔｔｌｉｎｇ）メカニズムとして使用し得る複数のクレジット（ｃｒｅｄｉｔｓ）に関する情報を含むことができる。
例えば、「ＰＩＭ＿ＣＲＥＤ」応答が、ホスト装置１０１が「０」より大きな整数のクレジット（ｃｒｅｄｉｔｓ）を有することを示す場合、ホスト装置１０１は、クレジットが残っていないまでＨＢＭ＋スタック１０３に命令語及び／又はトランザクションを発行し続けることができる。
従って、９０２において「ＰＩＭ＿ＷＲ」命令語が発行された時と、９１１においてＨＢＭ＋スタック１０３がホスト装置１０１から他の命令語を受信する準備ができた時との間の有効時間（ｔＰＩＭ＿ＷＲ（ｅｆｆｅｃｔｉｖｅ））は、下記に示す数式５で表すことができる。
Figure 2019053726
 ここで、（ｔＰＩＭ＿ＷＲ）は、ＰＩＭ動作が完了する時間の決定性の部分を示し、（ｔＰＩＭ＿ＣＲＥＤ）は「０」より大きな整数のクレジットを示し、ホスト装置１０１がこれ以上残っているクレジットがないまで、ホスト装置１０１は、ＨＢＭ＋スタック１０３に命令語及び／又はトランザクションを発行し続けるはずである。
図１０は、ＨＢＭ＋スタック１０３が、本発明の一実施形態によるＰＩＭ命令語が完了される時のためのフィードバックベースの指示を提供する例示的な２段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図である。
タイミング図１０００は、スケーリングされず、ただＨＢＭ＋スタックが例示的なＰＩＭ動作が完了する時のためのフィードバックベースの指示を提供する場合に対する、２段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するためのものであるのを理解すべきである。
１００１において、ホスト装置１０１は、ＣＡバス１０８を介して「ＰＩＭ＿ＣＨＲＧ」命令語を発行する。
「ＰＩＭ＿ＣＨＲＧ」命令語は、直ぐに発行される「ＰＩＭ＿ＣＭＤ」に対するバンク及びチャンネル識別情報を含む。
「ＰＩＭ＿ＣＨＲＧ」命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネル内の関連バンクをプリチャージし、ＰＩＭ動作中、ホスト装置１０１にＨＢＭ＋スタックの所有権を保障するようにＨＢＭ＋スタック１０３を固定する。
「ＰＩＭ＿ＣＨＲＧ」命令語の直ぐ次に、ホスト装置１０１は、１００２においてＣＡバス１０８を介して「ＰＩＭ＿ＷＲ」命令語を発行する。
ホスト装置１０１は、１００３において、データバス１０９を介して「ＰＩＭ＿ＣＭＤ」を伝送する。
「ＰＩＭ＿ＷＲ」命令語と「ＰＩＭ＿ＣＭＤ」命令語との間の時間の遅延は（ｔＷＬ）である。
「ＰＩＭ＿ＣＭＤ」命令語は、ＤＤＲ ＨＢＭメモリ装置に対して（ｔＢＬ／２）のバースト長さの遅延を使用する。
１００３における「ＰＩＭ＿ＣＭＤ」に応答して、ロジックダイ１０４は、１００４においてＨＢＭ＋スタック１０３に活性化命令語「ＡＣＴ」を伝送する。
１００４において、ロジックダイ１０４が、「ＰＩＭ＿ＣＭＤ」をデコーディングし、「ＡＣＴ」命令語を発行する時間の遅延は（ｔＰＤ）である。
遅延（ｔＲＣＤ）の後に、ロジックダイ１０４は、１００５においてリード命令語「ＲＤ」を発行する。
１００６において、（ｔＢＬ／２）のバースト長さの遅延を有する「ＲＤ＿Ｄａｔａ」でデータが読まれる前に（ｔＲＬ）の遅延が存在する。
ＰＩＭ動作「ＩＯＰ」は、１００７において（ｔＩＯＰ）の遅延で実行される。
しかし、ＰＩＭ動作（演算）「ＩＯＰ」が複雑であるから、ＰＩＭ動作（演算）「ＩＯＰ」と関連した遅延は非決定性である。
ロジックダイ１０４は、また、リード命令語「ＲＤ」が１００５において発行された後、ＰＩＭ動作「ＩＯＰ」が１００７において完了する前に、１００８において、（ｔＲＴＷ）の遅延でライト命令語「ＷＲ」を発行する。
１００９において、ＰＩＭ動作「ＩＯＰ」の結果は、（ｔＷＬ）の遅延を有するライト命令語（ＷＲ）を発行後に、メモリに記録される（「ＷＲ＿Ｄａｔａ」）。
１０１０において、ロジックダイ１０４は、（ｔＷＲ）の遅延を有するプリチャージ命令語「ＰＲＥ」を発行する。
１０１１において、ホスト装置１０１が、ＨＢＭ＋スタック１０３に追加トランザクション及び／又は命令語を発行する前に（ｔＲＰ）の遅延が続く。
たとえ、タイミング図１０００に描写した多くのトランザクションが決定性の側面があっても、全体トランザクションの全体タイミングは非決定性である。
符号１００７におけるＰＩＭ動作「ＩＯＰ」の非決定性の遅延を説明するため、ホスト装置１０１は、１０１２においてＣＡバス１０８を介して「ＰＩＭ＿ＲＤ」命令語を発行する。
ロジックダイ１０４が、「ＰＩＭ＿ＦＤＢＫ」応答で１０１３において応答する前に（ｔＲＬ）の遅延があるはずである。
この実施形態において、「ＰＩＭ＿ＦＤＢＫ」応答は、ＰＩＭ動作が完了したか否かを判定するために、ホスト装置１０１が、ＨＢＭ＋スタック１０３をポーリングする前の時間周期に関する情報を含むことができる。
ホスト装置１０１は、フィードバック情報を使用してＨＢＭ＋スタック１０３をポーリングするために、戻ってくる前に他の動作をスケジューリングして実行することができる。
従って、１００２において、「ＰＩＭ＿ＷＲ」命令語が発行され、１０１１においてＨＢＭ＋スタック１０３がホスト装置１０１から他の命令語を受信する準備ができるまでの有効時間（ｔＰＩＭ＿ＷＲ（ｅｆｆｅｃｔｉｖｅ））は、下記に示す数式６で表すことができる。
Figure 2019053726
 ここで、（ｔＰＩＭ＿ＷＲ）は、ＰＩＭ動作が完了する時間の決定性の部分を示し、（ｔＰＩＭ＿ＦＢＤＢＫ）は、ＰＩＭ動作が完了したか否かを決定するために、ホスト装置１０１がＨＢＭ＋スタック１０３をポーリングする前の時間周期に関する情報を示す。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、ホスト装置とインターフェースするためのメモリにおいて決定性の処理及び非決定性の処理を可能にするシステムを有する電子装置に好適に使用される。
１００ ＨＢＭ＋システム
１０１ ホスト装置
１０２ インターポーザー
１０３ ＨＢＭ＋スタック
１０４ ロジックダイ
１０５ａ〜１０５ｄ ＨＢＭ＋メモリ装置
１０６ 基板
１０７ 端子
１０８ ＣＡバス
１０９ データバス
１１０ トランザクションバス
１１１ ＨＢＭ＋内部バス
２００、４００、５００、６００、７００、８００、９００、１０００ タイミング図
３００ 「ＰＩＭ＿ＣＭＤ」命令語
３０１ ＩＤフィールド
３０２ 動作フィールド
３０３ ストライドフィールド
３０４ フラッグフィールド
３０５ 範囲フィールド
３０６ 値フィールド
３０７ 番号フィールド
３０８ ソースアドレス１フィールド
３０９ ソースアドレス２フィールド
３１０ 目的地アドレス１フィールド
３１１ 目的地アドレス２フィールド

Claims (20)

  1. 高帯域メモリ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：以下、ＨＢＭ）システムにおいて、
    高帯域メモリ（ＨＢＭ）装置と、
    ホスト装置に接続される第１インターフェースと、前記ＨＢＭ装置に接続される第２インターフェースと、を含む論理回路と、を有し、
    前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語を前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換し、
    前記第１ＰＩＭ命令語は、完了のための決定性の遅延（ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有し、
    前記論理回路は、前記ホスト装置から前記第１インターフェースを介して第２命令語をさらに受信し、前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第２ＰＩＭ命令語に前記受信した第２命令語を変換し、
    前記第２ＰＩＭ命令語は、完了のための非決定性の遅延を有することを特徴とする高帯域メモリシステム。
  2. 前記ホスト装置から受信した前記第１命令語に応答して、前記論理回路は、前記ＨＢＭ装置を制御して、前記ＨＢＭ装置のチャンネルの内の少なくとも一つの選択されたバンクをプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）することを特徴とする請求項１に記載の高帯域メモリシステム。
  3. 前記第１命令語が前記ホスト装置から前記論理回路によって受信される時と、前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時との間の時間は、決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）であることを特徴とする請求項１に記載の高帯域メモリシステム。
  4. 前記第１インターフェースは、命令語／アドレスバス及びデータバスを含み、
    前記第１命令語は、前記命令語／アドレスバスを介して前記論理回路によって受信され、
    前記第１命令語に対応する第１命令語パケットは、前記データバスを介して前記論理回路によって受信されることを特徴とする請求項３に記載の高帯域メモリシステム。
  5. 前記論理回路と前記ホスト装置との間を接続するトランザクションバスをさらに有し、
    前記論理回路は、前記第２ＰＩＭ命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示（ｉｎｄｉｃａｔｉｏｎ）を伝送することを特徴とする請求項４に記載の高帯域メモリシステム。
  6. 前記ＨＢＭシステムが、前記ホスト装置から他の命令語を受信する準備ができている時、第３命令語が前記命令語／アドレスバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記第３命令語に対する応答は、前記論理回路から前記データバスを介して前記ホスト装置に出力されることを特徴とする請求項５に記載の高帯域メモリシステム。
  7. 前記ＨＢＭシステムは、前記論理回路と前記ホスト装置との間を接続するトランザクションバスをさらに有し、
    前記第２命令語は、前記命令語／アドレスバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記第２命令語に対応する第２命令語パケットは、前記データバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記論理回路は、前記第２ＰＩＭ命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示を伝送することを特徴とする請求項１に記載の高帯域メモリシステム。
  8. 高帯域メモリ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：以下、ＨＢＭ）システムにおいて、
    高帯域メモリ（ＨＢＭ）装置と、
    ホスト装置と接続される命令語／アドレスバスと、前記ホスト装置と接続されるデータバスと、を含む第１インターフェースと、前記ＨＢＭ装置と接続される第２インターフェースと、前記ホスト装置と接続されるトランザクションバスを含む論理回路とを有し、
    前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語を前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換し、前記第１ＰＩＭ命令語は、完了のための非決定性の遅延（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有し、前記論理回路は、前記第１ＰＩＭ命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示を伝送することを特徴とする高帯域メモリシステム。
  9. 第１命令語に対応する第１命令語パケットは、前記データバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記第１命令語を前記ホスト装置から受信した時と、前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時との間の時間は、非決定性であることを特徴とする請求項８に記載の高帯域メモリシステム。
  10. 前記第１命令語に後続して、前記ホスト装置から第２命令語が前記命令語／アドレスバスを介して前記論理回路によって受信され、
    前記第２命令語に対応する出力は、前記論理回路から前記データバスを介して前記ホスト装置に出力されることを特徴とする請求項９に記載の高帯域メモリシステム。
  11. 前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第３命令語を受信し、前記受信した第３命令語を前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第２ＰＩＭ命令語に変換し、前記第２ＰＩＭ命令語は、完了のための決定性の遅延を有することを特徴とする請求項１０に記載の高帯域メモリシステム。
  12. 前記ホスト装置から受信した前記第３命令語に応答して、前記論理回路は、前記ＨＢＭ装置のチャンネルの内の少なくとも一つの選択されたバンクをプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）するように前記ＨＢＭ装置を制御することを特徴とする請求項１１に記載の高帯域メモリシステム。
  13. 前記論理回路は、前記ホスト装置から第４命令語を受信し、
    前記第４命令語が前記ホスト装置から前記論理回路によって受信される時と、前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時との間の時間は、決定性であることを特徴とする請求項１２に記載の高帯域メモリシステム。
  14. 前記第４命令語は、前記命令語／アドレスバスを介して受信され、
    前記第４命令語に対応する第４命令語パケットは、前記データバスを介して受信されることを特徴とする請求項１３に記載の高帯域メモリシステム。
  15. 高帯域メモリ（ＨＢＭ）システムにおいて、
    プロセシングインメモリ（ＰＩＭ）機能を有する高帯域メモリ装置と、
    ホスト装置と接続される命令語／アドレスバスと、前記ホスト装置と接続されるデータバスと、を含む第１インターフェースと、前記ＨＢＭ装置と接続される第２インターフェースと、ホスト装置と接続されるトランザクションバスを含む論理回路と、を有し、
    前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語をプロセシングインメモリ（ＰＩＭ）処理のために、前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第１命令語に変換し、前記第１命令語は完了のための決定性の遅延を有し、
    前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第２命令語をさらに受信し、前記受信した第２命令語をプロセシングインメモリ（ＰＩＭ）処理のために、前記第２インターフェースを介して前記ＨＢＭ装置に伝送する第２命令語に変換し、 前記第２命令語は、完了のための非決定性の遅延を有することを特徴とする高帯域メモリシステム。
  16. 前記ホスト装置から受信した前記第１命令語に応答して、前記論理回路は、前記ＨＢＭ装置のチャンネルの内の少なくとも一つの選択されたバンクをプリチャージするように前記ＨＢＭ装置を制御することを特徴とする請求項１５に記載の高帯域メモリシステム。
  17. 前記論理回路によって前記ホスト装置から第３命令語が受信される時と、前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時との間の時間は、決定論性であることを特徴とする請求項１５に記載の高帯域メモリシステム。
  18. 前記第１命令語は、前記命令語／アドレスバスを介して受信され、
    前記第１命令語に対応する第１命令語パケットは、前記データバスを介して受信されることを特徴とする請求項１７に記載の高帯域メモリシステム。
  19. 前記第２命令語は、前記命令語／アドレスバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記第２命令語に対応する第２命令語パケットは、前記データバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記論理回路は、前記第２命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示を伝送することを特徴とする請求項１８に記載の高帯域メモリシステム。
  20. 第３命令語は、前記命令語／アドレスバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記第３命令語に対応する出力は、前記データバスを介して前記論理回路から前記ホスト装置に出力されることを特徴とする請求項１９に記載の高帯域メモリシステム。
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