JP2019036818A

JP2019036818A - Output circuit

Info

Publication number: JP2019036818A
Application number: JP2017156410A
Authority: JP
Inventors: 太田　則一; Norikazu Ota; 則一太田; 村田　香苗; Kanae Murata; 香苗村田; 尾崎　貴志; Takashi Ozaki; 貴志尾崎
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 2017-08-14
Filing date: 2017-08-14
Publication date: 2019-03-07

Abstract

To provide an output circuit capable of restraining through current by simple configuration.SOLUTION: An output circuit 2 includes first through third transistors 21-23, and a resistive element 24. The first and second transistors 21, 22 are connected in series between a power supply 25 and a ground terminal 28. The resistive element 24 has one end connected with the power supply 25, and the other end connected with the gate G1 of the first transistor 21. The third transistor 23 is connected between the other end of the resistive element 24 and the ground terminal 28. A parasitic capacitance (capacitor 29) accompanies the first transistor 21. The parasitic capacitance and the resistive element 24 constitute a lowpass filter between the power supply 25 and the third transistor 23. Time constant of the lowpass filter constituted of the parasitic capacitance of the first transistor 21 and the resistive element 24 is larger than the switching time constant of the second transistor 22.SELECTED DRAWING: Figure 1

Description

本明細書が開示する技術は、出力回路に関する。特に、低電圧のパルス信号を高電圧のパルス信号にレベル変換する出力回路に関する。 The technology disclosed in this specification relates to an output circuit. In particular, the present invention relates to an output circuit for converting a level of a low voltage pulse signal into a high voltage pulse signal.

出力端の電圧がグランド電圧と電源電圧の間で切り換えられる出力回路が知られている。典型的な出力回路は、グランドと電源との間に直列に接続されている２個のスイッチング素子を備えており、その直列接続の中点が出力端に接続されている。以下、説明の便宜上、中点が出力端に接続されている２個のスイッチング素子のうち、高電位側のスイッチング素子を上スイッチング素子と称し、低電位側のスイッチング素子を下スイッチング素子と称する。上スイッチング素子をオン状態に切り換え、下スイッチング素子をオフ状態に切り換えると、出力端は電源電圧に保持される。上スイッチング素子をオフ状態に切り換え、下スイッチング素子をオン状態に切り換えると、出力端はグランド電圧に切り換えられる。出力端から出力される信号は、グランド電圧のＬＯＷレベルと電源電圧のＨＩＧＨレベルを有するパルス信号となる。 An output circuit in which the voltage at the output terminal is switched between a ground voltage and a power supply voltage is known. A typical output circuit includes two switching elements connected in series between a ground and a power supply, and the midpoint of the series connection is connected to the output terminal. Hereinafter, of the two switching elements whose middle points are connected to the output terminal, the switching element on the high potential side is referred to as the upper switching element, and the switching element on the low potential side is referred to as the lower switching element. When the upper switching element is switched to the on state and the lower switching element is switched to the off state, the output terminal is held at the power supply voltage. When the upper switching element is switched to the off state and the lower switching element is switched to the on state, the output terminal is switched to the ground voltage. A signal output from the output terminal is a pulse signal having a LOW level of the ground voltage and a HIGH level of the power supply voltage.

一般に、上スイッチング素子にはｐチャネル型のスイッチング素子が用いられ、下スイッチング素子にはｎチャネル型のスイッチング素子が用いられる。ｐチャネル型のスイッチング素子では、高電圧側の電位を基準に電源電圧よりも低い電圧振幅のパルス信号でオンとオフが切り換えられる。ｎチャネル型のスイッチング素子では、低電圧側の電位を基準に電源電圧よりも低い電圧振幅の入力パルス信号でオンとオフが切り換えられる。したがって、グランドを基準に低電圧の入力パルス信号が供給されている場合には、ｎチャネル型のスイッチング素子のゲートに直接に入力パルス信号を接続することで、下スイッチング素子のオンオフ制御が可能である。他方、ｐチャネル型のスイッチング素子のゲート制御のためには、レベル変換回路（例えば特許文献１）を用いて入力パルス信号のＨＩＧＨレベルを電源電圧まで持ち上げた信号を生成して上スイッチング素子のゲート制御を行う必要がある。レベル変換回路には、複数素子が必要となる（特許文献１のレベル変換回路では４個のトランジスタが必要である）。上スイッチング素子にｐチャネル型のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用い、下スイッチング素子にｎチャネル型のＭＯＳトランジスタを用いた直列接続は、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳ）回路あるいは、相補的ＭＯＳ回路と呼ばれ、汎用されている（例えば特許文献１）。 In general, a p-channel switching element is used as the upper switching element, and an n-channel switching element is used as the lower switching element. In the p-channel type switching element, on / off is switched by a pulse signal having a voltage amplitude lower than the power supply voltage with reference to the potential on the high voltage side. In an n-channel type switching element, on and off are switched by an input pulse signal having a voltage amplitude lower than the power supply voltage with reference to the potential on the low voltage side. Therefore, when a low-voltage input pulse signal is supplied with reference to the ground, the on / off control of the lower switching element is possible by connecting the input pulse signal directly to the gate of the n-channel switching element. is there. On the other hand, in order to control the gate of the p-channel type switching device, a level conversion circuit (for example, Patent Document 1) is used to generate a signal in which the HIGH level of the input pulse signal is raised to the power supply voltage and It is necessary to control. The level conversion circuit requires a plurality of elements (the level conversion circuit disclosed in Patent Document 1 requires four transistors). A series connection in which a p-channel MOS (Metal-Oxide-Semiconductor) transistor is used as the upper switching element and an n-channel MOS transistor is used as the lower switching element is a CMOS (Complementary MOS) circuit or a complementary MOS circuit. It is called and widely used (for example, Patent Document 1).

出力側に２個のスイッチング素子の直列接続を用いた出力回路では、上下のスイッチング素子が切り換わる際、電源からグランドにダイレクトに電流が流れる。そのような電流は「貫通電流」と呼ばれる。貫通電流が大きいと回路にダメージを与えるおそれがある。特許文献２に開示された出力回路は、一方のスイッチング素子をオンからオフへの切り換えた後、そのターンオフ信号を受けて他方のスイッチング素子をオフからオンに切り換える。そうして、両スイッチング素子が共にオンする期間が生じることを回避し、貫通電流を抑える。 In an output circuit using a series connection of two switching elements on the output side, when the upper and lower switching elements are switched, a current flows directly from the power supply to the ground. Such a current is called a “through current”. If the through current is large, the circuit may be damaged. The output circuit disclosed in Patent Document 2 switches one switching element from on to off and then receives the turn-off signal to switch the other switching element from off to on. Thus, the occurrence of a period during which both switching elements are turned on is avoided, and the through current is suppressed.

特開２００６−９４３０１号公報JP 2006-94301 A 特開２０１４−２７５１５号公報JP 2014-27515 A

特許文献２に開示された出力回路は、ＣＭＯＳ回路の前段に複雑な回路を備えることによって、貫通電流が少なくなるように、上下のスイッチング素子の切り換えタイミングを調整する。本明細書は、極めて簡単な回路構成で貫通電流を抑制することができる出力回路を提供する。 The output circuit disclosed in Patent Document 2 is provided with a complicated circuit in front of the CMOS circuit to adjust the switching timing of the upper and lower switching elements so that the through current is reduced. The present specification provides an output circuit capable of suppressing a through current with a very simple circuit configuration.

本明細書が開示する出力回路は、３個のｎチャネル型のスイッチング素子（第１−第３スイッチング素子）と、抵抗素子と、出力端と、入力端を備えている。第１及び第２スイッチング素子は、電源とグランドの間で直列に接続されている。説明の便宜上、直列に接続された２個のスイッチング素子のうち、高電位側を第１スイッチング素子と称し、低電位側を第２スイッチング素子と称する。第１及び第２スイッチング素子の直列接続の中点に出力端が接続されている。抵抗素子は、一端が電源に接続されており、他端が第１スイッチング素子のゲートに接続されている。抵抗素子の他端とグランドの間に第３スイッチング素子が接続されている。入力端は、第２スイッチング素子のゲートと第３スイッチング素子のゲートに接続されている。第１スイッチング素子には寄生容量が付随する。その寄生容量と抵抗素子は、電源と第１スイッチング素子のゲートの間でローパスフィルタを構成する。本明細書が開示する出力回路では、第１スイッチング素子の寄生容量と抵抗素子で構成されるローパスフィルタの時定数が、第２スイッチング素子のスイッチング時定数よりも大きい。 The output circuit disclosed in the present specification includes three n-channel switching elements (first to third switching elements), a resistance element, an output terminal, and an input terminal. The first and second switching elements are connected in series between the power supply and the ground. For convenience of explanation, of the two switching elements connected in series, the high potential side is referred to as a first switching element, and the low potential side is referred to as a second switching element. An output end is connected to the midpoint of the series connection of the first and second switching elements. The resistance element has one end connected to the power supply and the other end connected to the gate of the first switching element. A third switching element is connected between the other end of the resistance element and the ground. The input end is connected to the gate of the second switching element and the gate of the third switching element. A parasitic capacitance is associated with the first switching element. The parasitic capacitance and the resistance element constitute a low-pass filter between the power supply and the gate of the first switching element. In the output circuit disclosed in this specification, the time constant of the low-pass filter including the parasitic capacitance of the first switching element and the resistance element is larger than the switching time constant of the second switching element.

上記の出力回路では、入力端に入力される入力パルス信号は、ＨＩＧＨレベルの電圧が電源電圧にレベル変換されて出力端から出力される（入力パルス信号のＨＩＧＨレベルの電圧は出力回路の電源電圧よりも低くてよい）。入力端の電圧がＨＩＧＨレベルからＬＯＷレベルに切り換わるとき、第２、第３スイッチング素子は直ちにオンからオフに切り換わる。第３スイッチング素子がオフになるので、第１スイッチング素子のゲート（以下、第１ゲート）がグランドから切り離され、抵抗素子を通じて電源から第１ゲートへ電流が流れる。電源と第１ゲートの間のローパスフィルタの時定数が第２スイッチング素子のスイッチング時定数よりも大きいので、第１ゲートの電圧がオン電圧まで上昇するのは、第２スイッチング素子がオフした後となる。従って貫通電流が抑制される。入力端の電圧がＬＯＷレベルからＨＩＧＨレベルに切り換わるときは、第２、第３スイッチング素子がオフからオンに切り換わる。第１ゲートとグランドの間には第３スイッチング素子のみが接続されており、第１ゲートとグランドの間のインピーダンスは、一般に、出力端に接続されている負荷のインピーダンスよりも小さい。このことから、入力端の電圧がＨＩＧＨレベルからＬＯＷレベルに切り換わると、第１スイッチング素子も遅滞なくオフする。従って、このときも、貫通電流が抑えられる。 In the above output circuit, the input pulse signal input to the input terminal is output from the output terminal after the HIGH level voltage is converted to the power supply voltage (the HIGH level voltage of the input pulse signal is the power supply voltage of the output circuit). May be lower). When the voltage at the input terminal is switched from HIGH level to LOW level, the second and third switching elements are immediately switched from ON to OFF. Since the third switching element is turned off, the gate of the first switching element (hereinafter referred to as the first gate) is disconnected from the ground, and current flows from the power source to the first gate through the resistance element. Since the time constant of the low-pass filter between the power source and the first gate is larger than the switching time constant of the second switching element, the voltage of the first gate rises to the ON voltage after the second switching element is turned off. Become. Accordingly, the through current is suppressed. When the voltage at the input terminal is switched from the LOW level to the HIGH level, the second and third switching elements are switched from OFF to ON. Only the third switching element is connected between the first gate and the ground, and the impedance between the first gate and the ground is generally smaller than the impedance of the load connected to the output terminal. For this reason, when the voltage at the input terminal is switched from the HIGH level to the LOW level, the first switching element is also turned off without delay. Therefore, also at this time, the through current is suppressed.

本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。 Details and further improvements of the technology disclosed in this specification will be described in the following “DETAILED DESCRIPTION”.

実施例の出力回路の回路図である。It is a circuit diagram of the output circuit of an Example. 出力回路の各部のタイミングチャート図である。It is a timing chart figure of each part of an output circuit.

図面を参照して実施例の出力回路を説明する。図１に、出力回路２の回路図を示す。出力回路２は、入力端２６とグランド端２８の間に入力されるパルス信号（入力パルス信号）を、電圧レベルを変換して出力する回路である。なお、図１の回路では、出力パルス信号は入力パルス信号の反転信号となる。非反転信号を出力したい場合には、入力端２６あるいは出力端２７にインバータ素子を加えればよい。 The output circuit of the embodiment will be described with reference to the drawings. FIG. 1 shows a circuit diagram of the output circuit 2. The output circuit 2 is a circuit that converts a voltage level and outputs a pulse signal (input pulse signal) input between the input terminal 26 and the ground terminal 28. In the circuit of FIG. 1, the output pulse signal is an inverted signal of the input pulse signal. In order to output a non-inverted signal, an inverter element may be added to the input terminal 26 or the output terminal 27.

出力回路２は、３個のトランジスタ２１−２３、抵抗素子２４、電源２５、入力端２６、出力端２７、グランド端２８を備えている。３個のトランジスタ２１−２３は全てＮチャネル型の電圧駆動型素子である。より具体的には、３個のトランジスタ２１−２３は、Ｎチャネル型のＭＯＳトランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＴｒａｎｓｉｓｔｏｒ）である。ｎチャネル型のＭＯＳトランジスタがオフからオンに切り換わる閾値電圧を記号「Ｖｔｈ」で表す。なお、説明の便宜上、３個のトランジスタを、第１トランジスタ２１、第２トランジスタ２２、第３トランジスタと称する。 The output circuit 2 includes three transistors 21-23, a resistance element 24, a power supply 25, an input terminal 26, an output terminal 27, and a ground terminal 28. All of the three transistors 21-23 are N-channel type voltage driven elements. More specifically, the three transistors 21-23 are N-channel MOS transistors (Metal-Oxide-Semiconductor Transistors). The threshold voltage at which the n-channel MOS transistor switches from off to on is represented by the symbol “Vth”. For convenience of explanation, the three transistors are referred to as a first transistor 21, a second transistor 22, and a third transistor.

第１トランジスタ２１と第２トランジスタ２２は、電源２５とグランド端２８の間に直列に接続されている。直列接続の高電位側のトランジスタが第１トランジスタ２１であり、低電位側のトランジスタが第２トランジスタ２２である。第１トランジスタ２１と第２トランジスタ２２の直列接続の中点に出力端２７が接続されている。２個のスイッチング素子の直列接続の中点を出力端とする回路の場合、高電位側にＰチャネル型スイッチング素子を配し、低電位側にＮチャネル型スイッチング素子を配する相補型と呼ばれる接続が通常である。しかし本実施例の出力回路２の場合、２個ともＮチャネル型のスイッチング素子（トランジスタ）を採用している点に特徴がある。詳しくは後述するが、２個ともＮチャネル型のスイッチング素子を採用することで、貫通電流を抑制するための仕組みが簡単に構成できる。 The first transistor 21 and the second transistor 22 are connected in series between the power supply 25 and the ground terminal 28. The high-potential side transistor connected in series is the first transistor 21, and the low-potential side transistor is the second transistor 22. An output terminal 27 is connected to the midpoint of the series connection of the first transistor 21 and the second transistor 22. In the case of a circuit having the output point at the midpoint of the series connection of two switching elements, a connection called a complementary type in which a P-channel type switching element is arranged on the high potential side and an N-channel type switching element is arranged on the low potential side Is normal. However, the output circuit 2 of this embodiment is characterized in that both of them employ N-channel type switching elements (transistors). As will be described in detail later, a mechanism for suppressing the through current can be easily configured by adopting both N-channel switching elements.

抵抗素子２４は、その一端が電源２５に接続されており、他端が第１トランジスタ２１のゲートに接続されている。説明の便宜上、以下では、第１トランジスタ２１のゲートを第１ゲートＧ１と称する場合がある。また、第１トランジスタ２１のソースを第１ソースＳ１と称する場合がある。 The resistance element 24 has one end connected to the power supply 25 and the other end connected to the gate of the first transistor 21. For convenience of explanation, the gate of the first transistor 21 may be referred to as a first gate G1 below. In addition, the source of the first transistor 21 may be referred to as a first source S1.

図１おいて、第１ゲートＧ１と第１ソースＳ１の間にコンデンサ２９が接続されている。コンデンサ２９は、単独の素子ではなく、第１トランジスタ２１の寄生容量である。寄生容量であることを表すため、図１においてコンデンサ２９は破線で描いてある。コンデンサ２９の容量を記号Ｃ_Ｌで表し、抵抗素子２４の抵抗値を記号Ｒ_Ｌで表す。第２トランジスタ２２、第３トランジスタ２３にも寄生容量は存在するが、それらについては本実施例では無視する。 In FIG. 1, a capacitor 29 is connected between the first gate G1 and the first source S1. The capacitor 29 is not a single element but a parasitic capacitance of the first transistor 21. In order to represent the parasitic capacitance, the capacitor 29 is drawn by a broken line in FIG. Represents the capacitance of the capacitor 29 by the symbol _{C L,} represents the resistance value of the resistance element 24 by the symbol _{R L.} There are parasitic capacitances in the second transistor 22 and the third transistor 23, but they are ignored in this embodiment.

抵抗素子２４とコンデンサ２９は、電源２５と第１ゲートＧ１の間でローパスフィルタを構成する。その時定数は、Ｒ_Ｌ・Ｃ_Ｌで表される。実施例の出力回路２では、ローパスフィルタの時定数（Ｒ_Ｌ・Ｃ_Ｌ）が第２トランジスタ２２のスイッチング時定数よりも大きくなるように、抵抗値Ｒ_Ｌが選定されている。なお、寄生容量Ｃ_Ｌは第１トランジスタ２１を選定すれば決まってしまうので調整の余地がない。 The resistance element 24 and the capacitor 29 constitute a low-pass filter between the power supply 25 and the first gate G1. The time constant is represented by R _L · C _L. In the output circuit 2 of the embodiment, the resistance value R _L is selected so that the time constant (R _L · C _L ) of the low-pass filter is larger than the switching time constant of the second transistor 22. Since the parasitic capacitance _CL is determined by selecting the first transistor 21, there is no room for adjustment.

第３トランジスタ２３は、抵抗素子２４の他端（即ち、第１ゲートＧ１）とグランド端２８の間に接続されている。第３トランジスタ２３のドレインが抵抗素子２４の他端に接続され、ソースがグランド端２８に接続される。 The third transistor 23 is connected between the other end (that is, the first gate G1) of the resistance element 24 and the ground end 28. The drain of the third transistor 23 is connected to the other end of the resistance element 24, and the source is connected to the ground terminal 28.

第２トランジスタ２２のゲートと第３トランジスタ２３のゲートが入力端２６に接続されている。 The gate of the second transistor 22 and the gate of the third transistor 23 are connected to the input terminal 26.

以上の通り、出力回路２は、極めて簡単な構造である。出力回路２は、簡単な構造で貫通電流を抑制することができる。「貫通電流」とは、直列に接続された２個のトランジスタ（第１トランジスタ２１と第２トランジスタ２２）の夫々が切り換わる際に高電位端（即ち電源２５）から低電位端（即ちグランド端２８）へダイレクトに流れる電流である。以下、出力回路２の動作とともに、貫通電流が抑制できる仕組みを説明する。 As described above, the output circuit 2 has a very simple structure. The output circuit 2 can suppress a through current with a simple structure. “Through current” refers to a high potential end (ie, power supply 25) to a low potential end (ie, ground end) when each of two transistors (first transistor 21 and second transistor 22) connected in series is switched. 28) is a current that flows directly. Hereinafter, a mechanism capable of suppressing the through current as well as the operation of the output circuit 2 will be described.

図２は、出力回路２の各部のタイミングチャートである。図１とともに図２を参照しつつ出力回路２の動作を説明する。図２のグラフＧｒ１は、入力端２６に印加される入力パルス信号ＶＩＮのタイミングチャートである。グラフＧｒ２は、第２トランジスタ２２と第３トランジスタ２３のタイミングチャートである。図２の記号Ｔｒ２は第２トランジスタ２２を表しており、記号Ｔｒ３は第３トランジスタ２３を表している。なお、第２トランジスタ２２のゲートと第３トランジスタ２３のゲートはともに入力端２６に接続されているので、第２トランジスタ２２と第３トランジスタ２３は同期して動作する。 FIG. 2 is a timing chart of each part of the output circuit 2. The operation of the output circuit 2 will be described with reference to FIG. 2 together with FIG. A graph Gr1 in FIG. 2 is a timing chart of the input pulse signal VIN applied to the input terminal 26. The graph Gr2 is a timing chart of the second transistor 22 and the third transistor 23. The symbol Tr2 in FIG. 2 represents the second transistor 22, and the symbol Tr3 represents the third transistor 23. Since the gates of the second transistor 22 and the third transistor 23 are both connected to the input terminal 26, the second transistor 22 and the third transistor 23 operate in synchronization.

グラフＧｒ３は第１ゲートＧ１（第１トランジスタ２１のゲート）の電圧ＶＧのタイミングチャートである。グラフＧｒ４は、第１トランジスタ２１のタイミングチャートである。図２の記号Ｔｒ１は第１トランジスタ２１を表している。グラフＧｒ５は、出力端２７から出力される信号（出力パルス信号ＶＯＵＴ）のタイミングチャートである。図２における「ＬＯＷ」の電圧レベルは図１のグランド端２８の電位に相当する。図２における「ＨＩＧＨ＿１」の電圧レベルは、入力パルス信号のＨＩＧＨレベルを表している。入力パルス信号のＨＩＧＨレベル（ＨＩＧＨ＿１）は、出力回路２の電源電圧ＶＨよりも低い。 A graph Gr3 is a timing chart of the voltage VG of the first gate G1 (the gate of the first transistor 21). The graph Gr4 is a timing chart of the first transistor 21. A symbol Tr <b> 1 in FIG. 2 represents the first transistor 21. A graph Gr5 is a timing chart of a signal (output pulse signal VOUT) output from the output terminal 27. The voltage level “LOW” in FIG. 2 corresponds to the potential of the ground terminal 28 in FIG. The voltage level of “HIGH_1” in FIG. 2 represents the HIGH level of the input pulse signal. The HIGH level (HIGH_1) of the input pulse signal is lower than the power supply voltage VH of the output circuit 2.

図２のタイミングチャートでは、時刻Ｔ１に入力パルス信号ＶＩＮがＬＯＷレベルからＨＩＧＨ＿１レベルに切り換わり、時刻Ｔ２にＨＩＧＨ＿１レベルからＬＯＷレベルに切り換わる。入力パルス信号ＶＩＮは時刻Ｔ３に再びＬＯＷレベルからＨＩＧＨ＿１レベルに切り換わり、時刻Ｔ４にＨＩＧＨ＿１レベルからＬＯＷレベルに切り換わる。 In the timing chart of FIG. 2, the input pulse signal VIN switches from the LOW level to the HIGH_1 level at time T1, and switches from the HIGH_1 level to the LOW level at time T2. The input pulse signal VIN switches from the LOW level to the HIGH_1 level again at time T3, and switches from the HIGH_1 level to the LOW level at time T4.

入力パルス信号ＶＩＮがＬＯＷレベルのとき、即ち、入力端２６の電圧がＬＯＷレベルのとき、第２トランジスタ２２と第３トランジスタ２３はオフ状態である（グラフＧｒ２の時刻Ｔ１以前を参照）。第３トランジスタ２３のドレインはソースから遮断され、第１トランジスタ２１のゲート（第１ゲートＧ１）の電圧ＶＧは電源電圧ＶＨにプルアップされる。その結果、第１トランジスタ２１はオン状態となる（グラフＧｒ３、Ｇ４の時刻Ｔ１以前を参照）。先に述べたようにｎチャネル型のＭＯＳトランジスタである第１トランジスタ２１の閾値電圧が電圧Ｖｔｈであるので、第１トランジスタ２１のソース（第１ソースＳ１）の電圧は、電圧（ＶＨ−Ｖｔｈ）まで上昇し、保持される（グラフＧｒ５の時刻Ｔ１以前を参照）。この電圧（ＶＨ−Ｖｔｈ）が、出力端２７のＨＩＧＨレベルに相当する。以後、電圧（ＶＨ−Ｖｔｈ）を、「電圧ＶＨＯ」と表記する。 When the input pulse signal VIN is at the LOW level, that is, when the voltage at the input terminal 26 is at the LOW level, the second transistor 22 and the third transistor 23 are in the off state (see time T1 before the graph Gr2). The drain of the third transistor 23 is cut off from the source, and the voltage VG of the gate (first gate G1) of the first transistor 21 is pulled up to the power supply voltage VH. As a result, the first transistor 21 is turned on (see graphs Gr3 and G4 before time T1). As described above, since the threshold voltage of the first transistor 21 which is an n-channel MOS transistor is the voltage Vth, the voltage of the source (first source S1) of the first transistor 21 is the voltage (VH−Vth). And is held (refer to time before time T1 in graph Gr5). This voltage (VH−Vth) corresponds to the HIGH level of the output terminal 27. Hereinafter, the voltage (VH−Vth) is expressed as “voltage VHO”.

入力パルス信号ＶＩＮ、即ち入力端２６の電圧は、時刻Ｔ１にＬＯＷレベルからＨＩＧＨ＿１レベルに切り換わる（グラフＧｒ１の時刻Ｔ１参照）。第２トランジスタ２２と第３トランジスタ２３のゲート電圧がＨＩＧＨ＿１となり、第２トランジスタ２２と第３トランジスタ２３はオフからオンに切り換わる（グラフＧｒ２参照）。第３トランジスタ２３がオン状態になると、第１トランジスタ２１のゲート（第１ゲートＧ１）がグランド端２８と接続され、電圧ＶＧがグランドレベル（ＬＯＷレベル）に下がり、第１トランジスタ２１がオンからオフに切り換わる。 The input pulse signal VIN, that is, the voltage at the input terminal 26 switches from the LOW level to the HIGH_1 level at time T1 (see time T1 in the graph Gr1). The gate voltages of the second transistor 22 and the third transistor 23 become HIGH_1, and the second transistor 22 and the third transistor 23 are switched from off to on (see graph Gr2). When the third transistor 23 is turned on, the gate (first gate G1) of the first transistor 21 is connected to the ground terminal 28, the voltage VG falls to the ground level (LOW level), and the first transistor 21 is turned off from on. Switch to.

時刻Ｔ１のタイミングで、第１トランジスタ２１は、遅延なくオンからオフに切り換わる。これは次の理由による。第１トランジスタ２１のゲート（第１ゲートＧ１）とグランド端２８の間には第３トランジスタ２３のみが接続されている。第１ゲートＧ１とグランド端２８の間のインピーダンスは第３トランジスタ２３のドレイン／ソース間のインピーダンスが支配的となる。一方、出力端２７には負荷３が接続されている。負荷３は、出力端２７から供給される電力で動作するデバイスが含まれている。一般に、負荷に含まれているデバイスのインピーダンスの方が、１個のトランジスタ（第３トランジスタ２３）のインピーダンスよりも大きい。第１ゲートＧ１とグランド端２８の間のインピーダンスが、出力端２７、即ち、第２トランジスタ２２のドレインに接続されている負荷３のインピーダンスよりも小さいので、第１ゲートＧ１の電圧ＶＧは速やかに立下り、第１トランジスタ２１は速やかにオフに切り換わる。時刻Ｔ１に第２トランジスタ２２と第３トランジスタ２３がオフからオンに切り換わる際に第１トランジスタ２１が遅滞なくオンからオフに切り換わるので、貫通電流（第１トランジスタ２１と第２トランジスタ２２を介して電源２５からグランド端２８へダイレクトに流れる電流）は大きくならない。 At the timing of time T1, the first transistor 21 switches from on to off without delay. This is due to the following reason. Only the third transistor 23 is connected between the gate (first gate G 1) of the first transistor 21 and the ground terminal 28. The impedance between the first gate G1 and the ground end 28 is dominated by the drain / source impedance of the third transistor 23. On the other hand, a load 3 is connected to the output end 27. The load 3 includes a device that operates with electric power supplied from the output terminal 27. Generally, the impedance of a device included in a load is larger than the impedance of one transistor (third transistor 23). Since the impedance between the first gate G1 and the ground terminal 28 is smaller than the impedance of the load 3 connected to the output terminal 27, that is, the drain of the second transistor 22, the voltage VG of the first gate G1 is quickly increased. At the fall, the first transistor 21 is quickly turned off. When the second transistor 22 and the third transistor 23 are switched from OFF to ON at the time T1, the first transistor 21 is switched from ON to OFF without delay, so that a through current (via the first transistor 21 and the second transistor 22). Current flowing directly from the power supply 25 to the ground terminal 28) does not increase.

時刻Ｔ２に入力パルス信号ＶＩＮ、即ち、入力端２６の電圧がＨＩＧＨ＿１レベルからＬＯＷレベルに切り換わる。第２トランジスタ２２と第３トランジスタ２３がオンからオフに切り換わる。第３トランジスタ２３がオフに切り換わると、第１トランジスタ２１のゲート（第１ゲートＧ１）がグランド端２８から遮断される。第１ゲートＧ１には、抵抗素子２４を介して電源２５から電流が流れ込む。ここで、先に述べたように、第１トランジスタ２１の寄生容量（コンデンサ２９）と抵抗素子２４がローパスフィルタを構成する。そして、その時定数（Ｒ_Ｌ・Ｃ_Ｌ）は、第２トランジスタ２２のスイッチング時定数よりも大きい。従って、第１トランジスタ２１のゲート電圧ＶＧは、第２トランジスタ２２の切り換わり速度よりも緩やかに立ち上がる。即ち、第２トランジスタ２２がオンからオフに切り換わるタイミングに対して第１トランジスタ２１がオフからオンに切り換わるタイミングが遅延する。その結果、貫通電流が抑えられる。図２において記号ｄＴが示す時間差がこの遅延を表している。なお、図２では、第２トランジスタ２２のスイッチング速度は無限大と仮定してタイミングチャートを描いてある。第２トランジスタ２２のスイッチング速度によるオンからオフへの切り換えの時間遅延（即ちスイッチング時定数）は、上記したローパスフィルタの時定数（Ｒ_Ｌ・Ｃ_Ｌ）よりも小さい。 At time T2, the input pulse signal VIN, that is, the voltage at the input terminal 26 is switched from the HIGH_1 level to the LOW level. The second transistor 22 and the third transistor 23 are switched from on to off. When the third transistor 23 is switched off, the gate (first gate G1) of the first transistor 21 is disconnected from the ground terminal 28. A current flows from the power source 25 into the first gate G <b> 1 through the resistance element 24. Here, as described above, the parasitic capacitance (capacitor 29) of the first transistor 21 and the resistance element 24 constitute a low-pass filter. The time constant (R _L · C _L ) is larger than the switching time constant of the second transistor 22. Accordingly, the gate voltage VG of the first transistor 21 rises more slowly than the switching speed of the second transistor 22. That is, the timing at which the first transistor 21 switches from off to on is delayed with respect to the timing at which the second transistor 22 switches from on to off. As a result, the through current is suppressed. The time difference indicated by the symbol dT in FIG. 2 represents this delay. In FIG. 2, the timing chart is drawn on the assumption that the switching speed of the second transistor 22 is infinite. The time delay (that is, the switching time constant) of switching from on to off depending on the switching speed of the second transistor 22 is smaller than the time constant (R _L · C _L ) of the low-pass filter described above.

時刻Ｔ２において、第２トランジスタ２２がオンからオフに切り換わり、第１トランジスタ２１がオフからオンに切り換わる。その結果、出力端２７はグランド端２８から遮断され、ＬＯＷレベルからＨＩＧＨレベル（電圧ＶＨＯ）に上昇する（グラフＧｒ５、時刻Ｔ２参照）。 At time T2, the second transistor 22 is switched from on to off, and the first transistor 21 is switched from off to on. As a result, the output terminal 27 is disconnected from the ground terminal 28, and rises from the LOW level to the HIGH level (voltage VHO) (see graph Gr5, time T2).

時刻Ｔ３で入力パルス信号ＶＩＮ（即ち、入力端２６）の電圧が再びＬＯＷレベルからＨＩＧＨ＿１レベルに切り換わり、時刻Ｔ４で再びＨＩＧＨ＿１レベルからＬＯＷレベルに切り換わる。時刻Ｔ３、Ｔ４における動作は、それぞれ、上記した時刻Ｔ１、Ｔ２における動作と同じである。 At time T3, the voltage of the input pulse signal VIN (that is, the input terminal 26) switches from the LOW level to the HIGH_1 level again, and at time T4, the voltage switches from the HIGH_1 level to the LOW level again. The operations at times T3 and T4 are the same as the operations at times T1 and T2, respectively.

以上の通り、実施例の出力回路２は、貫通電流を抑えることができる。そのポイントは、次の２点である。一つは、中点が出力端２７に接続されている２個のトランジスタ（第１トランジスタ２１と第２トランジスタ２２）の直列接続として、２個ともＮチャネル型のスイッチング素子を採用したことである。もう一つは、第１トランジスタ２１のゲート（第１ゲートＧ１）に、電源２５とグランド端２８に直列接続された抵抗素子２４と第３トランジスタ２３の中点を接続したことである。ここで、抵抗素子２４の抵抗値Ｒ_Ｌと第１トランジスタ２１の寄生容量Ｃ_Ｌで構成されるローパスフィルタの時定数（Ｒ_Ｌ・Ｃ_Ｌ）が第２トランジスタ２２のスイッチング時定数よりも大きくなるように抵抗値Ｒ_Ｌが選定されている。出力回路２は、上記の特徴により、簡単な構成で貫通電流を抑制することができる。 As described above, the output circuit 2 of the embodiment can suppress the through current. The points are the following two points. One is that two transistors (first transistor 21 and second transistor 22) whose midpoints are connected to the output terminal 27 are connected in series and both N-channel switching elements are employed. . The other is that the middle point of the third transistor 23 and the resistor 24 connected in series to the power supply 25 and the ground terminal 28 are connected to the gate of the first transistor 21 (first gate G1). Here, the time constant (R _L · C _L ) of the low-pass filter formed by the resistance value R _L of the resistance element 24 and the parasitic capacitance C _L of the first transistor 21 is larger than the switching time constant of the second transistor 22. Thus, the resistance value _RL is selected. The output circuit 2 can suppress a through current with a simple configuration due to the above-described characteristics.

実施例で説明した技術に関する留意点を述べる。図１の回路図は最小限の構成を示している。図１の構成に、ノイズ除去のための抵抗やコンデンサなどの受動素子を加えても良い。 Points to be noted regarding the technology described in the embodiments will be described. The circuit diagram of FIG. 1 shows a minimum configuration. Passive elements such as resistors and capacitors for noise removal may be added to the configuration of FIG.

実施例の出力回路２は、３個のＮチャネル型ＭＯＳトランジスタを採用している。本明細書が開示する出力回路のスイッチング素子は、ＭＯＳトランジスタに限られない。出力回路のスイッチング素子は、Ｎチャネル型、かつ、電圧駆動型素子であればよい。 The output circuit 2 of the embodiment employs three N channel type MOS transistors. The switching element of the output circuit disclosed in this specification is not limited to a MOS transistor. The switching element of the output circuit may be an N channel type and voltage driven type element.

実施例の第１トランジスタ２１、第２トランジスタ２２、第３トランジスタ２３が、それぞれ、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子の一例に相当する。 The first transistor 21, the second transistor 22, and the third transistor 23 in the example correspond to an example of a first switching element, a second switching element, and a third switching element, respectively.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

２：出力回路
３：負荷
２１：第１トランジスタ
２２：第２トランジスタ
２３：第３トランジスタ
２４：抵抗素子
２５：電源
２６：入力端
２７：出力端
２８：グランド端
２９：コンデンサ
Ｇ１：第１ゲート
Ｓ１：第１ソース
Ｒ_Ｌ：抵抗値
Ｃ_Ｌ：寄生容量 2: Output circuit 3: Load 21: First transistor 22: Second transistor 23: Third transistor 24: Resistive element 25: Power supply 26: Input terminal 27: Output terminal 28: Ground terminal 29: Capacitor G1: First gate S1 : First source R _L : Resistance value C _L : Parasitic capacitance

Claims

電源とグランドとの間に直列に接続されている２個のｎチャネル型の第１及び第２スイッチング素子と、
前記第１及び第２スイッチング素子の直列接続の中点に接続されている出力端と、
一端が前記電源に接続されており、他端が高電位側のスイッチング素子である第１スイッチング素子のゲートに接続されている抵抗素子と、
前記抵抗素子の他端と前記グランドとの間に接続されているｎチャネル型の第３スイッチング素子と、
低電位側のスイッチング素子である前記第２スイッチング素子のゲートと前記第３スイッチング素子のゲートに接続されている入力端と、
を備えており、
前記第１スイッチング素子の寄生容量と前記抵抗素子で構成されるローパスフィルタの時定数が、前記第２スイッチング素子のスイッチング時定数よりも大きい、出力回路。 Two n-channel first and second switching elements connected in series between a power source and a ground;
An output terminal connected to a midpoint of series connection of the first and second switching elements;
A resistance element having one end connected to the power supply and the other end connected to the gate of a first switching element that is a high-potential side switching element;
An n-channel third switching element connected between the other end of the resistance element and the ground;
An input terminal connected to the gate of the second switching element and the gate of the third switching element, which are low-potential side switching elements;
With
An output circuit, wherein a time constant of a low-pass filter including the parasitic capacitance of the first switching element and the resistance element is larger than a switching time constant of the second switching element.