JP2019035842A - Display device - Google Patents
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Abstract
Description
本発明の実施形態は、表示装置に関する。 Embodiments described herein relate generally to a display device.
液晶表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、テレビ受像機、カーナビゲーション装置等の車載用ディスプレイ、ノートパソコン、タブレット型ＰＣ、携帯電話、スマートフォンなどモバイル用端末等、様々な機器のディスプレイとして普及している。 Liquid crystal display devices are thin, lightweight, and have low power consumption, and are therefore used as displays for various devices. Among them, active matrix liquid crystal display devices in which transistors are arranged for each pixel include various devices such as in-vehicle displays such as television receivers and car navigation devices, mobile terminals such as notebook computers, tablet PCs, mobile phones and smartphones. It is popular as a display.
近年、液晶表示装置に用いられアモルファスシリコンを使用したＴＦＴ（薄膜トランジスタ）に比べ、電子移動度が高い有機半導体、及び酸化物半導体を使用したＴＦＴの研究開発が活発化している。半導体層に有機半導体、酸化物半導体を使用したＴＦＴでは、片チャネルのトランジスタ（ｐＭＯＳ−ＴＦＴ、又はｎＭＯＳ−ＴＦＴ）が使用される。 In recent years, research and development of TFTs using organic semiconductors and oxide semiconductors with high electron mobility compared to TFTs (thin film transistors) that use amorphous silicon and are used in liquid crystal display devices have become active. In a TFT using an organic semiconductor or an oxide semiconductor for a semiconductor layer, a one-channel transistor (pMOS-TFT or nMOS-TFT) is used.
ところで、液晶表示装置には表示領域に走査線などの配線群を駆動する駆動回路が設けられている。このような駆動回路として、片チャネルのトランジスタ（例えば、ｎＭＯＳ−ＴＦＴ）で構成された走査線ドライバが知られている。走査線ドライバが走査線を１本ずつ順次駆動し、駆動された走査線に接続する画素に映像信号が書き込まれることで映像が表示される。上述の走査線ドライバは、入力された入力信号の位相をシフトさせて出力するシフトレジスタに片チャネルのトランジスタを使用している。 By the way, the liquid crystal display device is provided with a drive circuit for driving a wiring group such as a scanning line in the display area. As such a driving circuit, a scanning line driver constituted by a single-channel transistor (for example, an nMOS-TFT) is known. The scanning line driver sequentially drives the scanning lines one by one, and an image is displayed by writing a video signal to a pixel connected to the driven scanning line. The scanning line driver described above uses a one-channel transistor in a shift register that shifts the phase of an input signal that is input and outputs the result.
一方、液晶表示装置にもともと備えられている表示用の共通電極を、一対のタッチセンサ用電極のうちの一方として兼用し、他方の電極（タッチ検出電極）をこの共通電極と交差するように配置した、いわゆるインセルタイプのタッチ検出機能付きの液晶表示装置が提案されている。 On the other hand, the common electrode for display provided in the liquid crystal display device is also used as one of a pair of touch sensor electrodes, and the other electrode (touch detection electrode) is arranged so as to intersect with the common electrode. A so-called in-cell type liquid crystal display device with a touch detection function has been proposed.
インセルタイプのタッチ検出機能付きの液晶表示装置では、タッチ動作と表示動作とが時分割により駆動されるため、走査線の駆動を一時的に停止してタッチ動作を実行し、その後停止した走査線位置から表示のための駆動を再開する場合がある。片チャネルのトランジスタで構成された走査線ドライバでは、一時的に駆動を停止している期間中に片チャネルのトランジスタから電流がリークすることによって走査線の駆動を再開することができず、走査線の駆動が停止する可能性があった。そして、センシングの際、走査線を電気的にフローティング状態にすることが困難となる可能性があった。
本実施形態は、走査線を電気的にフローティング状態にすることができる表示装置を提供する。
In an in-cell type liquid crystal display device with a touch detection function, the touch operation and the display operation are driven in a time-sharing manner. Therefore, the scanning line driving is temporarily stopped to perform the touch operation, and then the scanning line stopped The drive for display may be resumed from the position. In a scanning line driver composed of a single-channel transistor, the scanning line cannot be restarted due to current leakage from the single-channel transistor during a period in which the driving is temporarily stopped. The drive could stop. In sensing, it may be difficult to make the scanning line in an electrically floating state.
The present embodiment provides a display device capable of electrically bringing a scanning line into a floating state.
一実施形態に係る表示装置は、
複数の走査線と、
それぞれ前記複数の走査線に一対一で接続された複数のシフトレジスタと、前記複数のシフトレジスタとともに縦続接続されたダミーシフトレジスタと、を有する走査線ドライバと、を備え、
前記複数のシフトレジスタ及び前記ダミーシフトレジスタは、それぞれ同一のチャネル型の複数の薄膜トランジスタで構成され、
第１走査期間に、
前記ダミーシフトレジスタの１段前のシフトレジスタである第１シフトレジスタは、走査信号を対応する走査線及び前記ダミーシフトレジスタにそれぞれ出力し、
前記第１走査期間に続く第１走査停止期間に、
全てのシフトレジスタは、全ての走査線を電気的にフローティング状態とし、
前記ダミーシフトレジスタは、入力された前記走査信号を保持し、
前記第１走査停止期間が終了する直前に、
前記ダミーシフトレジスタは、前記走査信号を前記ダミーシフトレジスタの１段後のシフトレジスタである第２シフトレジスタに出力し、
前記第１走査停止期間に続く第２走査期間に、
前記第２シフトレジスタは、走査信号を対応する走査線に出力する。
A display device according to an embodiment includes:
A plurality of scan lines;
A scanning line driver having a plurality of shift registers connected to the plurality of scanning lines on a one-to-one basis and a dummy shift register connected in cascade with the plurality of shift registers,
Each of the plurality of shift registers and the dummy shift register includes a plurality of thin film transistors of the same channel type,
During the first scanning period,
The first shift register, which is a shift register one stage before the dummy shift register, outputs a scanning signal to the corresponding scanning line and the dummy shift register, respectively.
In a first scan stop period following the first scan period,
All shift registers have all scan lines electrically floating,
The dummy shift register holds the input scanning signal,
Immediately before the end of the first scanning stop period,
The dummy shift register outputs the scanning signal to a second shift register which is a shift register after one stage of the dummy shift register,
In a second scanning period following the first scanning stop period,
The second shift register outputs a scanning signal to a corresponding scanning line.
また、一実施形態に係る表示装置は、
複数の走査線と、
それぞれ前記複数の走査線に一対一で接続された複数のシフトレジスタと、前記複数のシフトレジスタとともに縦続接続されたダミーシフトレジスタと、を有する走査線ドライバと、を備え、
前記複数のシフトレジスタ及び前記ダミーシフトレジスタは、それぞれ、第１スイッチと、前記第１スイッチに走査信号を与えるのかどうか切替える第２スイッチと、を有し、
前記複数のシフトレジスタは、それぞれ、前記第１スイッチにリセット信号を与えるのかどうか切替える第３スイッチをさらに有し、
前記第１スイッチ、前記第２スイッチ、及び前記第３スイッチは、それぞれ同一のチャネル型の薄膜トランジスタで構成され、
第１走査期間に、
前記ダミーシフトレジスタの１段前のシフトレジスタである第１シフトレジスタにおいて、前記第１スイッチは入力された第１極性の第１走査信号により導通状態に切替えられ前記第１極性の第２走査信号を対応する走査線及び前記ダミーシフトレジスタにそれぞれ出力し、
全てのシフトレジスタの前記第３スイッチのゲートに前記第１極性とは逆の極性である第２極性の信号が入力されることで各々の前記第３スイッチは非導通状態に切替えられ、
前記第１走査期間に続く第１走査停止期間に、
前記全てのシフトレジスタの前記第３スイッチのゲートに前記第１極性の信号が入力されることで各々の前記第３スイッチは導通状態に切替えられ前記第１極性とは逆の極性である第２極性の前記リセット信号を前記全てのシフトレジスタの前記第１スイッチのゲートに出力し、前記全てのシフトレジスタの前記第１スイッチを非導通状態に切替え、全ての走査線を電気的にフローティング状態とし、
前記ダミーシフトレジスタは、前記第１極性の第２走査信号を保持し、前記第１走査停止期間が終了する直前に保持した前記第１極性の第２走査信号に基づいて前記第１極性の第３走査信号を前記ダミーシフトレジスタの１段後のシフトレジスタである第２シフトレジスタに出力し、
前記第２シフトレジスタは、前記第１走査停止期間が終了する直前に、前記第２スイッチは前記ダミーシフトレジスタから入力された前記第１極性の第３走査信号により導通状態に切替えられ前記第１極性の第３走査信号を前記第１スイッチのゲートに出力し、
前記第１走査停止期間に続く第２走査期間に、
前記第２シフトレジスタにおいて、前記第１スイッチは導通状態に切替えられ前記第１極性の第４走査信号を対応する走査線に出力する。
In addition, a display device according to an embodiment includes:
A plurality of scan lines;
A scanning line driver having a plurality of shift registers connected to the plurality of scanning lines on a one-to-one basis and a dummy shift register connected in cascade with the plurality of shift registers,
Each of the plurality of shift registers and the dummy shift register includes a first switch and a second switch that switches whether to apply a scanning signal to the first switch,
Each of the plurality of shift registers further includes a third switch that switches whether to apply a reset signal to the first switch;
Each of the first switch, the second switch, and the third switch is composed of the same channel type thin film transistor,
During the first scanning period,
In the first shift register, which is a shift register one stage before the dummy shift register, the first switch is switched to a conductive state by the input first scan signal having the first polarity, and the second scan signal having the first polarity. Are respectively output to the corresponding scanning line and the dummy shift register,
Each of the third switches is switched to a non-conductive state by inputting a signal of the second polarity that is opposite to the first polarity to the gates of the third switches of all the shift registers.
In a first scan stop period following the first scan period,
When the signal of the first polarity is input to the gates of the third switches of all the shift registers, each of the third switches is switched to a conductive state, and the second polarity is opposite to the first polarity. The reset signal of polarity is output to the gates of the first switches of all the shift registers, the first switches of all the shift registers are switched to a non-conductive state, and all the scanning lines are set in an electrically floating state. ,
The dummy shift register holds the second scan signal of the first polarity, and the first polarity of the second shift signal is held based on the second scan signal of the first polarity held immediately before the end of the first scan stop period. 3 scan signals are output to a second shift register which is a shift register after one stage of the dummy shift register,
In the second shift register, immediately before the end of the first scan stop period, the second switch is switched to a conductive state by the third scan signal having the first polarity input from the dummy shift register. Outputting a third scanning signal of polarity to the gate of the first switch;
In a second scanning period following the first scanning stop period,
In the second shift register, the first switch is switched to a conductive state and outputs the fourth scan signal having the first polarity to the corresponding scan line.
また、一実施形態に係る表示装置は、
複数の走査線と、
それぞれ前記複数の走査線に一対一で接続された複数のシフトレジスタを有する走査線ドライバであって、前記複数のシフトレジスタは縦続接続された、前記走査線ドライバと、を備え、
前記複数のシフトレジスタは、それぞれ同一のチャネル型の複数の薄膜トランジスタで構成され、
画像を表示する表示期間に、
全てのシフトレジスタは、前記複数の走査線を駆動し、
前記表示期間から外れた非表示期間における書込み期間に、
前記全てのシフトレジスタは、前記全ての走査線を駆動し、
前記非表示期間において前記書込み期間に続く非書込み期間に、
前記全てのシフトレジスタは、前記全ての走査線を電気的にフローティング状態とする。
In addition, a display device according to an embodiment includes:
A plurality of scan lines;
A scanning line driver having a plurality of shift registers respectively connected to the plurality of scanning lines on a one-to-one basis, wherein the plurality of shift registers are connected in cascade, and
Each of the plurality of shift registers includes a plurality of thin film transistors of the same channel type,
During the display period for displaying images,
All shift registers drive the plurality of scan lines,
In the writing period in the non-display period outside the display period,
All the shift registers drive all the scan lines;
In the non-writing period following the writing period in the non-display period,
All the shift registers bring all the scanning lines into an electrically floating state.
また、一実施形態に係る表示装置は、
複数の走査線と、
それぞれ前記複数の走査線に一対一で接続された複数のシフトレジスタを有する走査線ドライバであって、前記複数のシフトレジスタは縦続接続された、前記走査線ドライバと、を備え、
前記複数のシフトレジスタは、それぞれ、第１スイッチと、前記第１スイッチに走査信号を与えるのかどうか切替える第２スイッチと、前記第１スイッチに制御信号を与えるのかどうか切替える第４スイッチを有し、
前記第１スイッチ、前記第２スイッチ、及び前記第４スイッチは、それぞれ同一のチャネル型の薄膜トランジスタで構成され、
画像を表示する表示期間に、
各々の前記シフトレジスタにおいて、前記第２スイッチのゲートに１段前の前記シフトレジスタから第１極性の前記走査信号が入力されることで前記第２スイッチは導通状態に切替えられ前記走査信号を前記第１スイッチのゲートに出力し、前記第１スイッチは導通状態に切替えられ前記第１極性の走査信号を対応する走査線及び１段後の前記シフトレジスタにそれぞれ出力し、
前記表示期間から外れた非表示期間における書込み期間に、
前記全てのシフトレジスタの前記第４スイッチのゲートに前記第１極性の信号が入力されることで各々の前記第４スイッチは導通状態に切替えられ前記第１極性の制御信号を各々の前記第１スイッチのゲートに出力し、全ての第１スイッチは導通状態に切替えられ前記走査信号を全ての走査線に出力し、
前記非表示期間において前記書込み期間に続く非書込み期間に、
前記全てのシフトレジスタの各々の前記第４スイッチは前記導通状態に保持され前記第１極性とは逆の極性である第２極性の制御信号を各々の前記第１スイッチのゲートに出力し、前記全ての第１スイッチを非導通状態に切替え、前記全ての走査線を電気的にフローティング状態とする。
In addition, a display device according to an embodiment includes:
A plurality of scan lines;
A scanning line driver having a plurality of shift registers respectively connected to the plurality of scanning lines on a one-to-one basis, wherein the plurality of shift registers are connected in cascade, and
Each of the plurality of shift registers includes a first switch, a second switch that switches whether to apply a scanning signal to the first switch, and a fourth switch that switches whether to supply a control signal to the first switch,
Each of the first switch, the second switch, and the fourth switch is composed of the same channel type thin film transistor,
During the display period for displaying images,
In each of the shift registers, when the scanning signal having the first polarity is input to the gate of the second switch from the previous shift register, the second switch is switched to a conductive state, and the scanning signal is converted to the scanning signal. Output to the gate of the first switch, the first switch is switched to the conductive state, and the scanning signal of the first polarity is output to the corresponding scanning line and the shift register after one stage,
In the writing period in the non-display period outside the display period,
When the first polarity signal is input to the gates of the fourth switches of all the shift registers, each of the fourth switches is switched to a conductive state, and the first polarity control signal is sent to each of the first switches. Output to the gates of the switches, all the first switches are switched to the conductive state, the scanning signal is output to all the scanning lines,
In the non-writing period following the writing period in the non-display period,
The fourth switch of each of all the shift registers is held in the conductive state and outputs a control signal having a second polarity that is opposite to the first polarity to the gate of each of the first switches, All the first switches are switched to the non-conducting state, and all the scanning lines are electrically floated.
以下に、本発明の実施形態及びその変形例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
以下、表示装置として液晶表示装置を例として実施形態を説明する。
Embodiments of the present invention and modifications thereof will be described below with reference to the drawings. It should be noted that the disclosure is merely an example, and those skilled in the art can easily conceive of appropriate modifications while maintaining the gist of the invention are naturally included in the scope of the present invention. In addition, the drawings may be schematically represented with respect to the width, thickness, shape, and the like of each part in comparison with actual aspects for the sake of clarity of explanation, but are merely examples, and the interpretation of the present invention is not limited. It is not limited. In addition, in the present specification and each drawing, elements similar to those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description may be omitted as appropriate.
Hereinafter, an embodiment will be described using a liquid crystal display device as an example of the display device.
（一実施形態）
まず、一実施形態に係る液晶表示装置について説明する。
図１は、一実施形態に係る液晶表示装置の一構成例を概略的に示す斜視図及び回路図である。
(One embodiment)
First, a liquid crystal display device according to an embodiment will be described.
FIG. 1 is a perspective view and a circuit diagram schematically showing a configuration example of a liquid crystal display device according to an embodiment.
図１に示すように、本実施形態の液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＰＮＬを備えている。液晶表示パネルＰＮＬは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＣと、を備えている。液晶表示パネルＰＮＬは、画像を表示する表示領域（アクティブエリア）ＤＡと、表示領域ＤＡの外側の非表示領域ＮＤＡと、を備えている。表示領域ＤＡは、マトリクス状に配置された複数（ｋ×ｊ個）の画素ＰＸによって構成されている（但し、ｋ及びｊは正の整数である）。 As shown in FIG. 1, the liquid crystal display device of this embodiment includes an active matrix type liquid crystal display panel PNL. The liquid crystal display panel PNL is held between the array substrate AR that is the first substrate, the counter substrate CT that is the second substrate disposed so as to face the array substrate AR, and the array substrate AR and the counter substrate CT. A liquid crystal layer LC. The liquid crystal display panel PNL includes a display area (active area) DA for displaying an image and a non-display area NDA outside the display area DA. The display area DA is composed of a plurality (k × j) of pixels PX arranged in a matrix (where k and j are positive integers).
液晶表示パネルＰＮＬは、表示領域ＤＡにおいて、複数（ｊ本）の走査線ＧＬ（ＧＬ１〜ＧＬｊ）、複数（ｊ本）の補助容量線ＣＬ（ＣＬ１〜ＣＬｊ）、複数（ｋ本）の信号線ＳＬ（ＳＬ１〜ＳＬｋ）などを備えている。走査線ＧＬ及び補助容量線ＣＬは、例えば、第１方向Ｘに略直線的に延在している。これらの走査線ＧＬ及び補助容量線ＣＬは、第１方向Ｘに交差する第２方向Ｙに交互に並列配置されている。本実施形態において、第１方向Ｘと第２方向Ｙとは直交しているが、９０°以外の角度で交差していてもよい。信号線ＳＬは、走査線ＧＬ及び補助容量線ＣＬと交差している。 In the display area DA, the liquid crystal display panel PNL includes a plurality (j) of scanning lines GL (GL1 to GLj), a plurality (j) of auxiliary capacitance lines CL (CL1 to CLj), and a plurality of (k) of signal lines. SL (SL1 to SLk) and the like are provided. For example, the scanning line GL and the auxiliary capacitance line CL extend substantially linearly in the first direction X. The scanning lines GL and the auxiliary capacitance lines CL are alternately arranged in parallel in the second direction Y that intersects the first direction X. In the present embodiment, the first direction X and the second direction Y are orthogonal to each other, but may intersect at an angle other than 90 °. The signal line SL intersects with the scanning line GL and the auxiliary capacitance line CL.
信号線ＳＬは、第２方向Ｙに略直線的に延在している。なお、走査線ＧＬ、補助容量線ＣＬ、及び信号線ＳＬは、必ずしも直線的に延在していなくともよく、それらの一部が屈曲していてもよい。 The signal line SL extends substantially linearly in the second direction Y. Note that the scanning lines GL, the auxiliary capacitance lines CL, and the signal lines SL do not necessarily extend linearly, and some of them may be bent.
各走査線ＧＬは、表示領域ＤＡの外側に引き出され、走査線ドライバＧＤに接続されている。各信号線ＳＬは、表示領域ＤＡの外側に引き出され、信号線ドライバＳＤに接続されている。これらの走査線ドライバＧＤ及び信号線ドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲの非表示領域ＮＤＡに形成され、駆動ＩＣチップを備えたコントローラ２と接続されている。
Each scanning line GL is drawn outside the display area DA and connected to the scanning line driver GD. Each signal line SL is drawn outside the display area DA and connected to the signal line driver SD. At least a part of the scanning line driver GD and the signal line driver SD is formed in, for example, the non-display area NDA of the array substrate AR, and is connected to the
各画素ＰＸは、画素スイッチＳＷ、画素電極ＰＥ、共通電極ＣＯＭなどを備えている。なお、本実施形態における画素スイッチＳＷは、リーク電流を低減するためダブルゲート構造である。補助容量Ｃｃｓは、例えば補助容量線ＣＬと画素電極ＰＥとの間に形成される。補助容量線ＣＬは、補助容量電圧が印加される電圧印加部（図示せず）と電気的に接続されている。 Each pixel PX includes a pixel switch SW, a pixel electrode PE, a common electrode COM, and the like. Note that the pixel switch SW in the present embodiment has a double gate structure in order to reduce leakage current. The auxiliary capacitance Ccs is formed, for example, between the auxiliary capacitance line CL and the pixel electrode PE. The auxiliary capacitance line CL is electrically connected to a voltage application unit (not shown) to which an auxiliary capacitance voltage is applied.
なお、本実施形態においては、液晶表示パネルＰＮＬは、画素電極ＰＥと共通電極ＣＯＭとがアレイ基板ＡＲに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＯＭとの間に形成される電界を主に利用して液晶層ＬＣの液晶分子の配向方向を制御する。 In the present embodiment, the liquid crystal display panel PNL has a configuration in which the pixel electrode PE and the common electrode COM are formed on the array substrate AR, and is formed between the pixel electrode PE and the common electrode COM. The orientation direction of the liquid crystal molecules of the liquid crystal layer LC is controlled mainly using an electric field.
画素スイッチＳＷは、走査線ドライバＧＤに利用する複数のスイッチと同一のチャネル型の薄膜トランジスタ（ＴＦＴ）で構成されている。例えば、画素スイッチＳＷは、ｎチャネル型のＴＦＴによって構成されている。画素スイッチＳＷは、対応する単個の走査線ＧＬ及び対応する単個の信号線ＳＬと電気的に接続されている。画素スイッチＳＷは、トップゲート型あるいはボトムゲート型のいずれであってもよい。また、画素スイッチＳＷの半導体層は、非晶質シリコン、多結晶シリコン、有機物半導体、酸化物半導体などの半導体で形成されている。酸化物半導体の体表的な例としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、インジウム亜鉛酸化物（ＩＺＯ）、亜鉛スズ酸化物（ＺｎＳｎＯ）、亜鉛酸化物（ＺｎＯ）、及び透明アモルファス酸化物半導体（ＴＡＯＳ）などが挙げられる。本実施形態において、上記半導体層は、ＴＡＯＳで形成されている。 The pixel switch SW is composed of the same channel type thin film transistor (TFT) as a plurality of switches used for the scanning line driver GD. For example, the pixel switch SW is configured by an n-channel TFT. The pixel switch SW is electrically connected to the corresponding single scanning line GL and the corresponding single signal line SL. The pixel switch SW may be either a top gate type or a bottom gate type. The semiconductor layer of the pixel switch SW is formed of a semiconductor such as amorphous silicon, polycrystalline silicon, an organic semiconductor, or an oxide semiconductor. Examples of body surface examples of oxide semiconductors include, for example, indium gallium zinc oxide (IGZO), indium gallium oxide (IGO), indium zinc oxide (IZO), zinc tin oxide (ZnSnO), and zinc oxide (ZnO). And transparent amorphous oxide semiconductor (TAOS). In the present embodiment, the semiconductor layer is formed of TAOS.
複数の画素電極ＰＥは、複数の画素スイッチＳＷに一対一で電気的に接続されている。画素電極ＰＥは、各画素ＰＸに配置されている。共通電極ＣＯＭは、液晶層ＬＣを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＯＭは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの金属材料によって形成されてもよい。 The plurality of pixel electrodes PE are electrically connected to the plurality of pixel switches SW on a one-to-one basis. The pixel electrode PE is disposed in each pixel PX. The common electrode COM is disposed in common to the pixel electrodes PE of the plurality of pixels PX via the liquid crystal layer LC. The pixel electrode PE and the common electrode COM are formed of a light-transmitting conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO). It may be formed of a metal material.
アレイ基板ＡＲは、共通電極ＣＯＭにコモン電圧を印加するための共通電極ドライバ（図示せず）を備えている。この共通電極ドライバは、例えば、表示領域ＤＡの外側に形成されている。共通電極ＣＯＭは、表示領域ＤＡの外側に引き出され、図示しない導電部材を介して、共通電極ドライバと電気的に接続されている。なお、共通電極ドライバに関しては後述する。 The array substrate AR includes a common electrode driver (not shown) for applying a common voltage to the common electrode COM. This common electrode driver is formed outside the display area DA, for example. The common electrode COM is drawn out to the outside of the display area DA and is electrically connected to the common electrode driver via a conductive member (not shown). The common electrode driver will be described later.
本実施形態の液晶表示装置は、センサを備えている。センサは、液晶表示装置への被検出物の接触或いは接近を検出するためのセンシングを行う。上記被検出物としては、指などの導電性を有する物体を挙げることができる。本実施形態の液晶表示装置は、いわゆるタッチ検出機能を備えている。本実施形態のセンサは、検出方式として、相互容量方式及び自己容量方式を採用することができる。上記相互容量方式では、誘電体を介して対向する一対の電極間の静電容量の変化に基づいて、被検出物の接触或いは接近を検出できる。上記自己容量方式では、検出電極自体の容量の変化に基づいて被検出物を検出できる。次に、上記自己容量方式及び上記相互容量方式について詳しく説明する。 The liquid crystal display device of this embodiment includes a sensor. The sensor performs sensing for detecting contact or approach of an object to be detected to the liquid crystal display device. Examples of the object to be detected include a conductive object such as a finger. The liquid crystal display device of this embodiment has a so-called touch detection function. The sensor of this embodiment can employ a mutual capacitance method and a self-capacitance method as a detection method. In the mutual capacitance method, it is possible to detect contact or approach of an object to be detected based on a change in capacitance between a pair of electrodes opposed via a dielectric. In the self-capacitance method, an object to be detected can be detected based on a change in capacitance of the detection electrode itself. Next, the self-capacitance method and the mutual capacitance method will be described in detail.
＜自己容量方式＞
図２、図３は、本実施形態の液晶表示装置における自己容量方式の原理を説明するための図である。センサＳＳは検出電極ＤＥなどを有している。
図２は、液晶表示装置に対してユーザの指が接触も接近もしていない状態を示している。図２（１）は制御スイッチＳＷｃにより電源Ｖｄｄと検出電極ＤＥとが接続され、検出電極ＤＥがコンデンサＣｃｒに接続されていない状態を示している。この状態では、検出電極ＤＥが有する容量Ｃｘ１が充電される。図２（２）は制御スイッチＳＷｃにより、電源Ｖｄｄと検出電極ＤＥとの接続がオフされ、検出電極ＤＥとコンデンサＣｃｒとが接続された状態を示している。この状態では、容量Ｃｘ１の電荷はコンデンサＣｃｒを介して放電される。
<Self capacity method>
2 and 3 are diagrams for explaining the principle of the self-capacitance method in the liquid crystal display device of the present embodiment. The sensor SS has a detection electrode DE and the like.
FIG. 2 shows a state in which the user's finger is not touching or approaching the liquid crystal display device. FIG. 2A shows a state where the power supply Vdd and the detection electrode DE are connected by the control switch SWc, and the detection electrode DE is not connected to the capacitor Ccr. In this state, the capacitor Cx1 included in the detection electrode DE is charged. FIG. 2B shows a state in which the connection between the power source Vdd and the detection electrode DE is turned off by the control switch SWc, and the detection electrode DE and the capacitor Ccr are connected. In this state, the charge of the capacitor Cx1 is discharged through the capacitor Ccr.
図３は、液晶表示装置にユーザの指が接触又は接近している状態を示している。図３（１）は制御スイッチＳＷｃにより電源Ｖｄｄと検出電極ＤＥとが接続され、検出電極ＤＥがコンデンサＣｃｒに接続されていない状態を示している。この状態では、検出電極ＤＥが有する容量Ｃｘ１のみでなく、検出電極ＤＥに近接している利用者の指により生じる容量Ｃｘ２も充電される。図３（２）は制御スイッチＳＷｃにより、電源Ｖｄｄと検出電極ＤＥがオフされ、検出電極ＤＥとコンデンサＣｃｒとが接続された状態を示している。この状態では、容量Ｃｘ１の電荷と容量Ｃｘ２の電荷とがコンデンサＣｃｒを介して放電される。 FIG. 3 shows a state in which the user's finger is in contact with or close to the liquid crystal display device. FIG. 3A shows a state where the power supply Vdd and the detection electrode DE are connected by the control switch SWc, and the detection electrode DE is not connected to the capacitor Ccr. In this state, not only the capacitance Cx1 of the detection electrode DE but also the capacitance Cx2 generated by the user's finger close to the detection electrode DE is charged. FIG. 3B shows a state where the power source Vdd and the detection electrode DE are turned off by the control switch SWc, and the detection electrode DE and the capacitor Ccr are connected. In this state, the charge in the capacitor Cx1 and the charge in the capacitor Cx2 are discharged through the capacitor Ccr.
ここで、図３（２）に示す放電時における容量Ｃｃｒの電圧変化特性は、容量Ｃｘ２が存在するため、図２（２）に示す放電時における容量Ｃｃｒの電圧変化特性とは明らかに異なる。したがって、自己容量方式では、容量Ｃｃｒの電圧変化特性が、容量Ｃｘ２の有り無しにより、異なることを利用して、指などの操作入力の有無を判定している。 Here, the voltage change characteristic of the capacity Ccr at the time of discharge shown in FIG. 3 (2) is clearly different from the voltage change characteristic of the capacity Ccr at the time of discharge shown in FIG. 2 (2) because the capacity Cx2 exists. Therefore, in the self-capacitance method, the presence / absence of an operation input of a finger or the like is determined using the fact that the voltage change characteristic of the capacitor Ccr varies depending on whether the capacitor Cx2 is present or not.
＜相互容量方式＞
図４は、本実施形態の液晶表示装置の相互容量方式の代表的な基本構成を示す図である。センサＳＳは検出電極ＤＥ、共通電極ＣＯＭなどを有している。共通電極ＣＯＭは、複数のストライプ状の共通電極Ｃｏｍ１，Ｃｏｍ２，Ｃｏｍ３，・・・を含んでいる。この複数の共通電極Ｃｏｍ１，Ｃｏｍ２，Ｃｏｍ３，・・・が走査（駆動）方向（Ｙ方向またはＸ方向）に配列されている。
<Mutual capacity method>
FIG. 4 is a diagram showing a typical basic configuration of the mutual capacitance method of the liquid crystal display device of the present embodiment. The sensor SS has a detection electrode DE, a common electrode COM, and the like. The common electrode COM includes a plurality of striped common electrodes Com1, Com2, Com3,. The plurality of common electrodes Com1, Com2, Com3,... Are arranged in the scanning (driving) direction (Y direction or X direction).
一方、検出電極ＤＥは、複数のストライプ状の検出電極Ｄｅ１，Ｄｅ２，Ｄｅ３，・・・（ストライプ状の共通電極よりも細い）を含んでいる。複数の検出電極Ｄｅ１，Ｄｅ２，Ｄｅ３，・・・は、共通電極Ｃｏｍ１，Ｃｏｍ２，Ｃｏｍ３，・・・と直交する方向（Ｘ方向またはＹ方向）に配列されている。 On the other hand, the detection electrode DE includes a plurality of stripe-shaped detection electrodes De1, De2, De3,... (Thinner than the stripe-shaped common electrode). The plurality of detection electrodes De1, De2, De3,... Are arranged in a direction (X direction or Y direction) orthogonal to the common electrodes Com1, Com2, Com3,.
共通電極ＣＯＭと検出電極ＤＥは、上下方向に間隔を置いて配置される。このために、複数の共通電極Ｃｏｍ１，Ｃｏｍ２，Ｃｏｍ３，・・・と、複数の検出電極Ｄｅ１，Ｄｅ２，Ｄｅ３，・・・との間には、基本的に容量Ｃｃが存在する。 The common electrode COM and the detection electrode DE are arranged at an interval in the vertical direction. Therefore, a capacitance Cc basically exists between the plurality of common electrodes Com1, Com2, Com3,... And the plurality of detection electrodes De1, De2, De3,.
複数の共通電極Ｃｏｍ１，Ｃｏｍ２，Ｃｏｍ３，・・・は所定の周期で駆動パルス（書込み信号）Ｖｗにより走査される。今、ユーザの指が検出電極Ｄｅ２に近接して存在するものとする。すると、共通電極Ｃｏｍ２に駆動パルスＶｗが供給されたときに、検出電極Ｄｅ２からは、他の検出電極Ｄｅから得られるパルスよりもレベルの低いパルスが得られる。 The plurality of common electrodes Com1, Com2, Com3,... Are scanned with a drive pulse (write signal) Vw at a predetermined cycle. Now, it is assumed that the user's finger exists close to the detection electrode De2. Then, when the driving pulse Vw is supplied to the common electrode Com2, the detection electrode De2 can obtain a pulse having a lower level than the pulses obtained from the other detection electrodes De.
指で表される容量Ｃｘは、ユーザの指が検出電極ＤＥに近い場合と、遠い場合とで異なる。このために検出パルス（読取り信号）Ｖｒのレベルもユーザの指が検出電極ＤＥに近い場合と、遠い場合とで異なる。よって、液晶表示装置の入力面に対する指の近接度を検出パルスＶｒのレベルで判断することができる。勿論、駆動パルスＶｗによる電極駆動タイミングと、検出パルスＶｒの出力タイミングにより、液晶表示装置の入力面上の指の２次元上の位置を検出することができる。 The capacitance Cx represented by the finger is different depending on whether the user's finger is close to the detection electrode DE or not. For this reason, the level of the detection pulse (read signal) Vr also differs between when the user's finger is close to the detection electrode DE and when it is far away. Therefore, the proximity of the finger to the input surface of the liquid crystal display device can be determined based on the level of the detection pulse Vr. Of course, the two-dimensional position of the finger on the input surface of the liquid crystal display device can be detected by the electrode drive timing by the drive pulse Vw and the output timing of the detection pulse Vr.
図５は、本実施形態の液晶表示装置のセンサＳＳの概略の構成を示す図である。図５（１）は液晶表示装置の断面図を示し、図５（２）はセンサＳＳの構成を示す平面図を示している。 FIG. 5 is a diagram showing a schematic configuration of the sensor SS of the liquid crystal display device of the present embodiment. FIG. 5A shows a cross-sectional view of the liquid crystal display device, and FIG. 5B shows a plan view showing the configuration of the sensor SS.
図５（１）に示すように、液晶表示装置は、アレイ基板ＡＲと、対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＣと、を備えている。
なお、以下では説明の簡略のために、上述の共通電極Ｃｏｍ１，Ｃｏｍ２，Ｃｏｍ３，・・・を共通電極ＣＯＭと表す。また、検出電極Ｄｅ１，Ｄｅ２，Ｄｅ３，・・・を検出電極ＤＥと表す。
As shown in FIG. 5A, the liquid crystal display device includes an array substrate AR, a counter substrate CT, and a liquid crystal layer LC held between the array substrate AR and the counter substrate CT.
In the following, for the sake of simplicity, the above-described common electrodes Com1, Com2, Com3,. Further, the detection electrodes De1, De2, De3,... Are represented as detection electrodes DE.
アレイ基板ＡＲは、ＴＦＴ基板１０と、共通電極ＣＯＭと、を備えている。ＴＦＴ基板１０は、ガラス基板等の透明な絶縁基板と、上述した画素スイッチＳＷなどの複数のスイッチング素子と、上述した信号線ＳＬ、走査線ＧＬ等の各種配線と、これらを覆う絶縁膜である平坦化層と、を備えている。共通電極ＣＯＭは、ＴＦＴ基板１０の上に配置され絶縁層で覆われている。共通電極ＣＯＭは、センサ用駆動電極としても用いられる。そして、本実施形態では、共通電極ＣＯＭは走査線ＧＬが延在する方向と同じ方向に延在している。
The array substrate AR includes a
対向基板ＣＴは、ガラス基板等の透明な絶縁基板１５と、カラーフィルタＣＦと、検出電極ＤＥと、偏光板ＰＬと、を備えている。カラーフィルタＣＦは、絶縁基板１５上に配置されている。カラーフィルタＣＦは、オーバーコート層ＯＣで覆われている。検出電極ＤＥは、絶縁基板１５の外側（カラーフィルタＣＦと反対側）の主面に配置されている。検出電極ＤＥは、共通電極ＣＯＭが延びた方向（第１方向）と略直交する方向（第２方向）に延びるとともに、第１方向に複数並んだストライプ状に配置されている。検出電極ＤＥは、例えばＩＴＯやＩＺＯ等の透明な導電材料によって形成されている。偏光板ＰＬは、検出電極ＤＥ上（絶縁基板１５のカラーフィルタＣＦと反対側）に配置されている。
The counter substrate CT includes a transparent insulating
図５（２）は、上述の共通電極ＣＯＭと検出電極ＤＥとの一構成例を説明するための図である。本実施形態の液晶表示装置は、センサＳＳの検出部としての検出ドライバＴＰＩＣとディスプレイドライバＤＤＩとをさらに備えている。ディスプレイドライバＤＤＩは、共通電極ＣＯＭを駆動するための共通電極ドライバＣＤなどを有している。センシング期間に、検出ドライバＴＰＩＣとディスプレイドライバＤＤＩとは協働する。具体的には、ディスプレイドライバＤＤＩは共通電極ＣＯＭに駆動パルス（書込み信号）Ｖｗを書込み、検出ドライバＴＰＩＣは検出電極ＤＥから検出パルス（センサ信号，読取り信号）Ｖｒを読取る。検出ドライバＴＰＩＣは、駆動パルスＶｗを入力した共通電極ＣＯＭの位置と、検出パルスＶｒの波形とから指の入力位置情報を把握する。ここで、上記入力位置情報の算出は、不図示の外部装置が行うように構成することができる。 FIG. 5B is a diagram for explaining a configuration example of the common electrode COM and the detection electrode DE described above. The liquid crystal display device of the present embodiment further includes a detection driver TPIC and a display driver DDI as detection units of the sensor SS. The display driver DDI includes a common electrode driver CD for driving the common electrode COM. During the sensing period, the detection driver TPIC and the display driver DDI cooperate. Specifically, the display driver DDI writes a drive pulse (write signal) Vw to the common electrode COM, and the detection driver TPIC reads a detection pulse (sensor signal, read signal) Vr from the detection electrode DE. The detection driver TPIC grasps the input position information of the finger from the position of the common electrode COM to which the drive pulse Vw is input and the waveform of the detection pulse Vr. Here, the calculation of the input position information can be performed by an external device (not shown).
図６は、本実施形態の液晶表示装置の相互容量方式の駆動方法を説明するための図である。
図６（１）には、共通電極ＣＯＭの駆動単位電極Ｔｕを示している。駆動単位電極Ｔｕ１、・・・ＴｕＮはそれぞれ連続する複数のストライプ状の共通電極Ｃｏｍで構成されている。上述のように、映像表示に使用される共通電極ＣＯＭは、センシング用としても使用される。映像表示のための共通電極ＣＯＭの駆動と、センシングのための共通電極ＣＯＭの駆動とは、タイムシェアリングにより行われる。
FIG. 6 is a diagram for explaining a mutual capacitive driving method of the liquid crystal display device of the present embodiment.
FIG. 6A shows the drive unit electrode Tu of the common electrode COM. The drive unit electrodes Tu1,... TuN are each composed of a plurality of continuous stripe-shaped common electrodes Com. As described above, the common electrode COM used for video display is also used for sensing. The driving of the common electrode COM for video display and the driving of the common electrode COM for sensing are performed by time sharing.
図６（２）に示す駆動方式では、１フレーム期間を複数のユニットで構成する。１ユニット内は、映像を表示する期間とセンシングを行う期間とに分割される。映像表示期間とセンシング期間とが交互に繰り返されて１フレーム期間が構成される。本実施形態において、上記複数の画素ＰＸの種類は、赤色（Ｒ）の画素、緑色（Ｇ）の画素、及び青色（Ｂ）の画素の３種類が挙げられる。 In the driving method shown in FIG. 6B, one frame period is composed of a plurality of units. One unit is divided into a period for displaying video and a period for sensing. The video display period and the sensing period are alternately repeated to form one frame period. In the present embodiment, the types of the plurality of pixels PX include three types of a red (R) pixel, a green (G) pixel, and a blue (B) pixel.
映像表示期間に、上記共通電極ドライバＣＤは駆動単位電極Ｔｕ（複数の共通電極Ｃｏｍ）にコモン電圧Ｖｃｏｍを印加し、上記走査線ドライバＧＤは対応する走査線ＧＬに走査信号を与え、上記信号線ドライバＳＤはＲＧＢの３色を選択する信号（ＳＥＬＲ／Ｇ／Ｂ）に対応して色毎の映像信号（ＳＩＧ）を対応する信号線ＳＬに与える。 In the video display period, the common electrode driver CD applies a common voltage Vcom to the drive unit electrode Tu (a plurality of common electrodes Com), the scanning line driver GD applies a scanning signal to the corresponding scanning line GL, and the signal line The driver SD applies a video signal (SIG) for each color to the corresponding signal line SL in response to a signal (SELR / G / B) for selecting three colors of RGB.
一方、映像表示期間の後のセンシング期間では、共通電極ドライバＣＤは駆動単位電極Ｔｕ（複数の共通電極Ｃｏｍ）に駆動パルスＶｗを印加し、上記検出ドライバＴＰＩＣは検出電極ＤＥから検出パルスＶｒを読取り、上記相互容量方式による検出動作を実行する。そして、分割された複数の映像表示行と複数の駆動単位電極Ｔｕ（Ｔｕ１、・・・、ＴｕＮ）について上述の動作を順次繰り返して実行する。 On the other hand, in the sensing period after the video display period, the common electrode driver CD applies the drive pulse Vw to the drive unit electrode Tu (a plurality of common electrodes Com), and the detection driver TPIC reads the detection pulse Vr from the detection electrode DE. Then, the detection operation by the mutual capacitance method is executed. Then, the above-described operation is sequentially repeated for a plurality of divided video display rows and a plurality of drive unit electrodes Tu (Tu1,..., TuN).
続いて、第１の実施の形態の液晶表示装置に用いられる複数のシフトレジスタ及び複数のダミーシフトレジスタの構成と動作について説明する。図７は、上記実施形態の液晶表示装置に用いられる複数のシフトレジスタＳＲ、複数のダミーシフトレジスタＤＳ、給電部１、コントローラ２などを示す回路図である。
Next, the configuration and operation of a plurality of shift registers and a plurality of dummy shift registers used in the liquid crystal display device of the first embodiment will be described. FIG. 7 is a circuit diagram showing a plurality of shift registers SR, a plurality of dummy shift registers DS, a
図７に示すように、走査線ドライバＧＤは、複数のシフトレジスタＳＲと、少なくとも１個のダミーシフトレジスタＤＳと、を有している。本実施形態において、走査線ドライバＧＤは、複数のダミーシフトレジスタＤＳを有している。複数のダミーシフトレジスタＤＳは、複数の走査線ＧＬに一対一で接続されている。ダミーシフトレジスタＤＳは、複数のシフトレジスタＳＲとともに縦続接続されている。複数のシフトレジスタＳＲと、少なくとも１個のダミーシフトレジスタＤＳとは、交互に設けられている。
上記のことから、走査線ドライバＧＤの複数のシフトレジスタは、走査線ＧＬに接続された正規のシフトレジスタＳＲと、走査線ＧＬに接続されていないダミーシフトレジスタＤＳとに分類される。
As shown in FIG. 7, the scanning line driver GD has a plurality of shift registers SR and at least one dummy shift register DS. In the present embodiment, the scanning line driver GD has a plurality of dummy shift registers DS. The plurality of dummy shift registers DS are connected to the plurality of scanning lines GL on a one-to-one basis. The dummy shift register DS is connected in cascade with a plurality of shift registers SR. The plurality of shift registers SR and at least one dummy shift register DS are alternately provided.
From the above, the plurality of shift registers of the scanning line driver GD are classified into normal shift registers SR connected to the scanning lines GL and dummy shift registers DS not connected to the scanning lines GL.
パルス信号であるクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤに同期したトリガ信号であるスタートパルス信号ＳＴは、走査線ドライバＧＤの初段のシフトレジスタＳＲ１に入力される。走査線ドライバＧＤにおいて、シフトレジスタＳＲ及びダミーシフトレジスタＤＳは、スタートパルス信号ＳＴを、順次次段のダミーシフトレジスタＤＳ及びシフトレジスタＳＲに転送し、その転送動作に同期してパルス信号である走査信号Ｇ１，Ｇ２，Ｇ３，・・・を順次出力する。 A start pulse signal ST that is a trigger signal synchronized with the clock signals CKA, CKB, CKC, and CKD that are pulse signals is input to the first-stage shift register SR1 of the scanning line driver GD. In the scanning line driver GD, the shift register SR and the dummy shift register DS sequentially transfer the start pulse signal ST to the dummy shift register DS and the shift register SR in the next stage, and scan that is a pulse signal in synchronization with the transfer operation. The signals G1, G2, G3,.
シフトレジスタＳＲ及びダミーシフトレジスタＤＳは、８相のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ，ＣＫＯＡ，ＣＫＯＢ，ＣＫＯＣ，ＣＫＯＤで駆動されるよう構成されている。各々のシフトレジスタＳＲ及びダミーシフトレジスタＤＳには、クロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤのうち３つの位相のクロック信号と、クロック信号ＣＫＯＡ，ＣＫＯＢ，ＣＫＯＣ，ＣＫＯＤのうち１つの位相のクロック信号とが対応付けられている。 The shift register SR and the dummy shift register DS are configured to be driven by eight-phase clock signals CKA, CKB, CKC, CKD, CKOA, CKOB, CKOC, and CKOD. Each shift register SR and dummy shift register DS includes a clock signal having three phases among the clock signals CKA, CKB, CKC, and CKD, and a clock signal having one phase among the clock signals CKOA, CKOB, CKOC, and CKOD. Are associated.
クロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤは、それぞれ１Ｈ（１水平駆動期間）幅のパルスを有している。すなわち、クロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤは、４Ｈ（４水平駆動期間）を周期として繰り返して発生される。具体的には、クロック信号はＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ，ＣＫＡ，・・・の順序で生成され、対応するシフトレジスタＳＲ及び対応するダミーシフトレジスタＤＳに供給される。 Each of the clock signals CKA, CKB, CKC, and CKD has a pulse having a width of 1H (one horizontal drive period). That is, the clock signals CKA, CKB, CKC, and CKD are repeatedly generated with a period of 4H (4 horizontal drive periods). Specifically, the clock signals are generated in the order of CKA, CKB, CKC, CKD, CKA,... And supplied to the corresponding shift register SR and the corresponding dummy shift register DS.
同様に、クロック信号ＣＫＯＡ，ＣＫＯＢ，ＣＫＯＣ，ＣＫＯＤは、それぞれ１Ｈ（１水平駆動期間）幅のパルスを有し、４Ｈ（４水平駆動期間）を周期として繰り返して発生される。具体的には、クロック信号はＣＫＯＡ，ＣＫＯＢ，ＣＫＯＣ，ＣＫＯＤ，ＣＫＯＡ，・・・の順序で生成され、対応するシフトレジスタＳＲ及び対応するダミーシフトレジスタＤＳに供給される。 Similarly, the clock signals CKOA, CKOB, CKOC, and CKOD each have a pulse with a width of 1H (one horizontal drive period) and are repeatedly generated with a period of 4H (4 horizontal drive periods). Specifically, the clock signals are generated in the order of CKOA, CKOB, CKOC, CKOD, CKOA,... And supplied to the corresponding shift register SR and the corresponding dummy shift register DS.
シフトレジスタＳＲ及びダミーシフトレジスタＤＳを表す四角のブロックの右側には、入出力信号に対応した３つの信号端子が設けられている。右側の上段の信号端子には、前段のシフトレジスタＳＲ又はダミーシフトレジスタＤＳからの出力信号（走査信号Ｇ）が入力される。なお、初段のシフトレジスタＳＲ１の右側の上段の信号端子には、スタートパルス信号ＳＴが入力される。右側の中段の信号端子からは、出力信号である走査信号Ｇが出力される。この出力信号は次段のシフトレジスタＳＲ又はダミーシフトレジスタＤＳへの入力信号となる。右側の下段の信号端子には、２段後に設けられたシフトレジスタＳＲ又はダミーシフトレジスタＤＳからの出力信号が入力される。 Three signal terminals corresponding to input / output signals are provided on the right side of the square block representing the shift register SR and the dummy shift register DS. An output signal (scanning signal G) from the preceding shift register SR or dummy shift register DS is input to the upper right signal terminal. The start pulse signal ST is input to the upper signal terminal on the right side of the first-stage shift register SR1. A scanning signal G that is an output signal is output from the middle signal terminal on the right side. This output signal becomes an input signal to the next-stage shift register SR or dummy shift register DS. The output signal from the shift register SR or the dummy shift register DS provided after the second stage is input to the lower right signal terminal.
ここで、シフトレジスタＳＲに関して、上記右側の中段の信号端子は走査線ＧＬに接続されている。シフトレジスタＳＲは、走査信号Ｇである走査信号ＧＳを走査線ＧＬに出力する。例えば、初段のシフトレジスタＳＲ１は走査信号Ｇ１である走査信号ＧＳ１を走査線ＧＬ１に出力する。シフトレジスタＳＲ１の次のシフトレジスタＳＲである３段目のシフトレジスタＳＲ３は走査信号Ｇ３である走査信号ＧＳ２を走査線ＧＬ２に出力する。 Here, with respect to the shift register SR, the middle signal terminal on the right side is connected to the scanning line GL. The shift register SR outputs the scanning signal GS that is the scanning signal G to the scanning line GL. For example, the first-stage shift register SR1 outputs the scanning signal GS1, which is the scanning signal G1, to the scanning line GL1. The third-stage shift register SR3 that is the next shift register SR of the shift register SR1 outputs the scanning signal GS2 that is the scanning signal G3 to the scanning line GL2.
上記ブロックの左側には、クロック信号に対応した４つの信号端子と、制御信号ＦＤＯＮ１，ＦＤＯＮ２に対応した２つの信号端子と、が設けられている。シフトレジスタＳＲに関しては、左側の下段に、制御信号ＲＳＴに対応した１つの信号端子がさらに設けられている。 On the left side of the block, four signal terminals corresponding to the clock signal and two signal terminals corresponding to the control signals FDON1 and FDON2 are provided. With respect to the shift register SR, one signal terminal corresponding to the control signal RST is further provided on the lower left side.
走査線ドライバＧＤにおいて、４ｍ−３段目の各々のシフトレジスタＳＲ（４ｍ−３）とコントローラ２との接続関係は同一であり、４ｍ−２段目の各々のダミーシフトレジスタＤＳ（４ｍ−２）とコントローラ２との接続関係は同一であり、４ｍ−１段目の各々のシフトレジスタＳＲ（４ｍ−１）とコントローラ２との接続関係は同一であり、４ｍ段目の各々のダミーシフトレジスタＤＳ（４ｍ）とコントローラ２との接続関係は同一である。ここで上記ｍは正の整数である（ｍ＝１，２，・・・）。
In the scanning line driver GD, the connection relationship between each shift register SR (4m-3) in the 4m-3 stage and the
各々のシフトレジスタＳＲ及びダミーシフトレジスタＤＳには、給電部１から電源電圧（高電圧ＶＧＨ、低電圧ＶＧＬ１，ＶＧＬ２）が与えられる。例えば、高電圧ＶＧＨは＋５Ｖ、低電圧ＶＧＬ１は−５Ｖ、低電圧ＶＧＬ２は−７Ｖである。上記の場合、低電圧ＶＧＬ２の絶対値は、低電圧ＶＧＬ１の絶対値より大きい。
Each shift register SR and dummy shift register DS are supplied with a power supply voltage (high voltage VGH, low voltages VGL1, VGL2) from the
なお、ダミーシフトレジスタＤＳの個数は、本実施形態の個数に限らず、種々変形可能である。
例えば、ダミーシフトレジスタＤＳの個数は、本実施形態の個数より多くともよい。本実施形態のシフトレジスタＳＲは走査線ドライバＧＤにおいて１つ置きに設けられているが、上記の場合のシフトレジスタＳＲは走査線ドライバＧＤにおいて２つ置きに設けられていてもよい。言い換えると、連続するシフトレジスタＳＲの間に２個のダミーシフトレジスタＤＳが設けられていてもよい。
また、ダミーシフトレジスタＤＳの個数は、本実施形態の個数より少なくともよい。本実施形態のダミーシフトレジスタＤＳは走査線ドライバＧＤにおいて１つ置きに設けられているが、上記の場合のダミーシフトレジスタＤＳは走査線ドライバＧＤにおいて２つ置きに設けられていてもよい。
Note that the number of dummy shift registers DS is not limited to the number of the present embodiment, and can be variously modified.
For example, the number of dummy shift registers DS may be larger than the number of this embodiment. In the present embodiment, every other shift register SR is provided in the scanning line driver GD. However, every second shift register SR in the scanning line driver GD may be provided in the scanning line driver GD. In other words, two dummy shift registers DS may be provided between successive shift registers SR.
Further, the number of dummy shift registers DS is at least better than the number of the present embodiment. In the present embodiment, every other dummy shift register DS is provided in the scanning line driver GD. However, every second dummy shift register DS in the above case may be provided in the scanning line driver GD.
図８は、図７に示したシフトレジスタＳＲを示す回路図である。ここでは、走査線ドライバＧＤの４ｍ−３段目に相当するｎ段目のシフトレジスタＳＲｎを表している。複数のシフトレジスタＳＲを代表してシフトレジスタＳＲｎについて説明する。
図８に示すように、シフトレジスタＳＲｎは、第１スイッチＴ１、第２スイッチＴ２、第３スイッチＴ３、第４スイッチＴ４、第５スイッチＴ５、第６スイッチＴ６、第７スイッチＴ７、第８スイッチＴ８、第９スイッチＴ９、第１０スイッチＴ１０、第１１スイッチＴ１１、第１２スイッチＴ１２、第１３スイッチＴ１３、第１４スイッチＴ１４、第１５スイッチＴ１５、キャパシタＣ１、及びキャパシタＣ２を有している。
FIG. 8 is a circuit diagram showing the shift register SR shown in FIG. Here, the n-th shift register SRn corresponding to the 4m-3th stage of the scanning line driver GD is shown. The shift register SRn will be described as a representative of the plurality of shift registers SR.
As shown in FIG. 8, the shift register SRn includes the first switch T1, the second switch T2, the third switch T3, the fourth switch T4, the fifth switch T5, the sixth switch T6, the seventh switch T7, and the eighth switch. T8, ninth switch T9, tenth switch T10, eleventh switch T11, twelfth switch T12, thirteenth switch T13, fourteenth switch T14, fifteenth switch T15, capacitor C1, and capacitor C2.
第１乃至第１５スイッチＴ１乃至Ｔ１５は、それぞれ同一のチャネル型のＴＦＴで構成され、例えば、ｎチャネル型のＴＦＴによって構成されている。これら各ＴＦＴは酸化物半導体を使用している。また、これらｎチャネル型の各ＴＦＴはゲートにＨ（Ｈｉｇｈ）レベルの電圧が印加されるとオン（ソース−ドレイン端子間が電気的に導通）し、Ｌ（Ｌｏｗ）レベルの電圧が印加されるとオフ（ソース−ドレイン端子間が電気的に遮断）する。本実施形態において、上記Ｈレベルは第１極性であり、上記Ｌレベルは第１極性とは逆の極性である第２極性である。 The first to fifteenth switches T1 to T15 are each composed of the same channel type TFT, for example, an n channel type TFT. Each of these TFTs uses an oxide semiconductor. Each of these n-channel TFTs is turned on (electrically conductive between the source and drain terminals) when an H (High) level voltage is applied to the gate, and an L (Low) level voltage is applied. And off (electrically cut off between source and drain terminals). In the present embodiment, the H level is a first polarity, and the L level is a second polarity that is opposite to the first polarity.
シフトレジスタＳＲｎは、走査信号ＧＳ［（ｎ＋１）／２］でもある走査信号Ｇｎを（ｎ＋１）／２行目の走査線ＧＬ［（ｎ＋１）／２］に出力する出力端子ＯＵＴを有している。また、シフトレジスタＳＲｎは、（１）クロック信号が入力される６つの入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４，ＩＮ５，ＩＮ６と、（２）出力動作期間の開始時を表すトリガ信号が入力される入力端子ＩＮ７と、（３）終了時を表すトリガ信号が入力される入力端子ＩＮ８と、（４）出力動作を強制終了する制御信号が入力される入力端子ＩＮ９，ＩＮ１０と、（５）別途、出力動作を強制終了する制御信号が入力される入力端子ＩＮ１１と、を備えている。 The shift register SRn has an output terminal OUT that outputs the scanning signal Gn, which is also the scanning signal GS [(n + 1) / 2], to the scanning line GL [(n + 1) / 2] in the (n + 1) / 2th row. . The shift register SRn receives (1) six input terminals IN1, IN2, IN3, IN4, IN5, and IN6 to which a clock signal is input, and (2) a trigger signal indicating the start of the output operation period. An input terminal IN7, (3) an input terminal IN8 to which a trigger signal indicating an end time is input, (4) input terminals IN9 and IN10 to which a control signal for forcibly ending the output operation is input, and (5) separately. And an input terminal IN11 to which a control signal for forcibly terminating the output operation is input.
入力端子ＩＮ１にはクロック信号（ここでは、ＣＫＯＡ）が入力され、入力端子ＩＮ２，ＩＮ６にはクロック信号（ここでは、ＣＫＤ）が入力され、入力端子ＩＮ３，ＩＮ４にはクロック信号（ここでは、ＣＫＢ）が入力され、入力端子ＩＮ５にはクロック信号（ここでは、ＣＫＣ）が入力される。なお、初段のシフトレジスタＳＲ１の入力端子ＩＮ７には、コントローラ２からスターとパルス信号ＳＴが入力される。入力端子ＩＮ７には、１段前のダミーシフトレジスタＤＳ（ｎ−１）から走査信号Ｇ（ｎ−１）が入力される。入力端子ＩＮ８には、２段後のシフトレジスタＳＲ（ｎ＋２）から走査信号Ｇ（ｎ＋２）が入力される。入力端子ＩＮ９には制御信号ＦＤＯＮ１が入力され、入力端子ＩＮ１０には制御信号ＦＤＯＮ２が入力される。入力端子ＩＮ１１には制御信号ＲＳＴが入力される。
A clock signal (here, CKOA) is input to the input terminal IN1, a clock signal (here, CKD) is input to the input terminals IN2, IN6, and a clock signal (here, CKB) is input to the input terminals IN3, IN4. ) And a clock signal (here, CKC) is input to the input terminal IN5. Note that the star and the pulse signal ST are input from the
第１スイッチＴ１は、入力端子ＩＮ１に接続されたドレインと、出力端子ＯＵＴに接続されたソースとを有している。第１スイッチＴ１のゲートとソースとの間にはキャパシタＣ１が接続されている。トランジスタＴ５は、ノードＮＢがＨレベルとなる期間にオンし、この期間内に入力端子ＩＮ１に入力されるクロック信号ＣＫＯＡを取り込み、出力端子ＯＵＴに走査信号Ｇｎとして出力する。 The first switch T1 has a drain connected to the input terminal IN1 and a source connected to the output terminal OUT. A capacitor C1 is connected between the gate and source of the first switch T1. The transistor T5 is turned on while the node NB is at the H level, and takes in the clock signal CKOA that is input to the input terminal IN1 during this period and outputs it as the scanning signal Gn to the output terminal OUT.
第２スイッチＴ２は第１０スイッチＴ１０を介してダイオード接続され、第２スイッチＴ２のドレインとゲートとは電気的に接続されている。第２スイッチＴ２は、第１スイッチＴ１に走査信号Ｇ（ｎ−１）又はスタートパルス信号ＳＴを与えるのかどうか切替える。第２スイッチＴ２は、第１スイッチＴ１のゲートと電気的に接続するノードＮＢにＨレベルの走査信号Ｇ（ｎ−１）又はＨレベルのスタートパルス信号ＳＴを与える。なお、シフトレジスタＳＲｎは、必要に応じて第１０スイッチＴ１０を用いればよく、第２スイッチＴ２は第１０スイッチＴ１０を介すること無しにダイオード接続されていてもよい。 The second switch T2 is diode-connected via the tenth switch T10, and the drain and gate of the second switch T2 are electrically connected. The second switch T2 switches whether to apply the scanning signal G (n-1) or the start pulse signal ST to the first switch T1. The second switch T2 supplies an H level scanning signal G (n−1) or an H level start pulse signal ST to a node NB electrically connected to the gate of the first switch T1. The shift register SRn may use the tenth switch T10 as necessary, and the second switch T2 may be diode-connected without going through the tenth switch T10.
第１１スイッチＴ１１は第１２スイッチＴ１２を介してダイオード接続され、第１１スイッチＴ１１のドレインとゲートとは電気的に接続されている。第１１スイッチＴ１１は、第１スイッチＴ１に走査信号Ｇ（ｎ＋２）を与えるのかどうか切替える。第１１スイッチＴ１１は、ノードＮＢにＨレベルの走査信号Ｇ（ｎ＋２）を与える。なお、シフトレジスタＳＲｎは、必要に応じて第１２スイッチＴ１２を用いればよく、第１１スイッチＴ１１は第１２スイッチＴ１２を介すること無しにダイオード接続されていてもよい。 The eleventh switch T11 is diode-connected via the twelfth switch T12, and the drain and gate of the eleventh switch T11 are electrically connected. The eleventh switch T11 switches whether to apply the scanning signal G (n + 2) to the first switch T1. The eleventh switch T11 applies the H level scanning signal G (n + 2) to the node NB. The shift register SRn may use the twelfth switch T12 as necessary, and the eleventh switch T11 may be diode-connected without going through the twelfth switch T12.
第３スイッチＴ３は、ノードＮＢと低電圧ＶＧＬ（ここでは、ＶＧＬ２）が印加されている配線との間の接続状態を切替える。第３スイッチＴ３は、ゲートに入力される制御信号ＲＳＴに応じて低電圧ＶＧＬ２であるリセット信号を第１スイッチＴ１に与えるのかどうか切替える。第３スイッチＴ３は、ゲートにＨレベルの制御信号ＲＳＴが入力されるとオンし、ノードＮＢにＬレベルのリセット信号を与える。 The third switch T3 switches the connection state between the node NB and the wiring to which the low voltage VGL (here, VGL2) is applied. The third switch T3 switches whether to apply a reset signal, which is the low voltage VGL2, to the first switch T1 in accordance with the control signal RST input to the gate. The third switch T3 is turned on when an H level control signal RST is input to the gate, and applies an L level reset signal to the node NB.
第４スイッチＴ４は、入力端子ＩＮ９に接続されたドレインと、ノードＮＢに接続されたソースと、入力端子ＩＮ１０に接続されたゲートと、を有している。第４スイッチＴ４は、ゲートに入力される制御信号ＦＤＯＮ２に応じて制御信号ＦＤＯＮ１を第１スイッチＴ１に与えるのかどうか切替える。 The fourth switch T4 has a drain connected to the input terminal IN9, a source connected to the node NB, and a gate connected to the input terminal IN10. The fourth switch T4 switches whether to give the control signal FDON1 to the first switch T1 according to the control signal FDON2 input to the gate.
第５スイッチＴ５は、ノードＮＡと低電圧ＶＧＬ（ここでは、ＶＧＬ１）が印加されている配線との間の接続状態を切替える。シフトレジスタＳＲｎの第５スイッチＴ５は、対応する単個の走査線ＧＬ［（ｎ＋１）／２］に接続されている。第５スイッチＴ５は、ゲートに入力されるクロック信号ＣＫＢに応じて低電圧ＶＧＬ１を第１スイッチＴ１に与えるのかどうか切替える。第５スイッチＴ５は、ゲートにＨレベルのクロック信号ＣＫＢが入力されるとオンし、ノードＮＡに低電圧ＶＧＬ１であるＬレベルの信号を与える。 The fifth switch T5 switches a connection state between the node NA and the wiring to which the low voltage VGL (here, VGL1) is applied. The fifth switch T5 of the shift register SRn is connected to a corresponding single scanning line GL [(n + 1) / 2]. The fifth switch T5 switches whether to apply the low voltage VGL1 to the first switch T1 according to the clock signal CKB input to the gate. The fifth switch T5 is turned on when an H level clock signal CKB is input to the gate, and applies an L level signal which is the low voltage VGL1 to the node NA.
第５スイッチＴ５と同様、第６乃至第８スイッチＴ６乃至Ｔ８も、それぞれ、ノードＮＡと低電圧ＶＧＬ（ここでは、ＶＧＬ１）が印加されている配線との間の接続状態を切替える。第６スイッチＴ６は、ゲートにＨレベルのクロック信号ＣＫＣが入力されるとオンする。第７スイッチＴ７は、ゲートにＨレベルのクロック信号ＣＫＤが入力されるとオンする。第８スイッチＴ８は、ゲートに接続されるノードＮＣの電位に応じてオン／オフが制御される。 Similar to the fifth switch T5, the sixth to eighth switches T6 to T8 also switch the connection state between the node NA and the wiring to which the low voltage VGL (here, VGL1) is applied. The sixth switch T6 is turned on when the H level clock signal CKC is input to the gate. The seventh switch T7 is turned on when an H level clock signal CKD is input to the gate. The eighth switch T8 is controlled to be turned on / off according to the potential of the node NC connected to the gate.
第９スイッチＴ９は、ノードＮＣと低電圧ＶＧＬ（ここでは、ＶＧＬ２）が印加されている配線との間の接続状態を切替える。第３スイッチＴ３は、ゲートに入力される制御信号ＲＳＴに応じて低電圧ＶＧＬ２であるＬレベルの信号をノードＮＣに与えるのかどうか切替える。第９スイッチＴ９は、ゲートにＨレベルの制御信号ＲＳＴが入力されるとオンし、ノードＮＣにＬレベルの信号を与える。 The ninth switch T9 switches a connection state between the node NC and the wiring to which the low voltage VGL (here, VGL2) is applied. The third switch T3 switches whether to apply an L level signal, which is the low voltage VGL2, to the node NC in accordance with the control signal RST input to the gate. The ninth switch T9 is turned on when an H level control signal RST is input to the gate, and applies an L level signal to the node NC.
第１３スイッチＴ１３は、ノードＮＢと低電圧ＶＧＬ（ここでは、ＶＧＬ２）が印加されている配線との間の接続状態を切替える。第１３スイッチＴ１３は、ゲートに接続されるノードＮＣの電位に応じてオン／オフが制御される。
第１４スイッチＴ１４は、ノードＮＣと低電圧ＶＧＬ（ここでは、ＶＧＬ２）が印加されている配線との間の接続状態を切替える。第１４スイッチＴ１４は、ゲートに接続されるノードＮＢの電位に応じてオン／オフが制御される。
第１５スイッチＴ１５は、ノードＮＢと低電圧ＶＧＬ（ここでは、ＶＧＬ２）が印加されている配線との間の接続状態を切替える。第１５スイッチＴ１５は、ゲートにＨレベルのクロック信号ＣＫＣが入力されるとオンし、ノードＮＢに低電圧ＶＧＬ２であるＬレベルの信号を与える。
The thirteenth switch T13 switches a connection state between the node NB and the wiring to which the low voltage VGL (here, VGL2) is applied. The thirteenth switch T13 is controlled to be turned on / off according to the potential of the node NC connected to the gate.
The fourteenth switch T14 switches a connection state between the node NC and the wiring to which the low voltage VGL (here, VGL2) is applied. The fourteenth switch T14 is controlled to be turned on / off according to the potential of the node NB connected to the gate.
The fifteenth switch T15 switches the connection state between the node NB and the wiring to which the low voltage VGL (here, VGL2) is applied. The fifteenth switch T15 is turned on when an H level clock signal CKC is input to the gate, and applies an L level signal which is the low voltage VGL2 to the node NB.
入力端子ＩＮ１とノードＮＣとの間にはキャパシタＣ２が接続されている。シフトレジスタＳＲｎが出力端子ＯＵＴに走査信号Ｇｎを出力していない状態において、入力端子ＩＮ１にＨレベルのクロック信号ＣＫＯＡが入力された場合、キャパシタＣ２を介してノードＮＣの電位を高くして第８スイッチＴ８及び第１３スイッチＴ１３をそれぞれ動作させ、ノードＮＢに低電圧ＶＧＬ２を与えノードＮＢの電位を保持し、ノードＮＡに低電圧ＶＧＬ１を与えノードＮＡの電位を保持する。 A capacitor C2 is connected between the input terminal IN1 and the node NC. In the state where the shift register SRn does not output the scanning signal Gn to the output terminal OUT, when the H level clock signal CKOA is input to the input terminal IN1, the potential of the node NC is increased via the capacitor C2 to The switch T8 and the thirteenth switch T13 are operated to apply the low voltage VGL2 to the node NB and hold the potential of the node NB, and apply the low voltage VGL1 to the node NA and hold the potential of the node NA.
図９は、図７に示したダミーシフトレジスタＤＳを示す回路図である。ここでは、走査線ドライバＧＤの４ｍ−２段目に相当するｎ＋１段目のダミーシフトレジスタＤＳ（ｎ＋１）を表している。複数のダミーシフトレジスタＤＳを代表してダミーシフトレジスタＤＳ（ｎ＋１）について説明する。
図９に示すように、ダミーシフトレジスタＤＳ（ｎ＋１）は、第３スイッチＴ３、及び第９スイッチＴ９を有していない以外、シフトレジスタＳＲと同様に構成されている。言うまでもないが、複数のシフトレジスタＳＲ及び複数のダミーシフトレジスタＤＳは、それぞれ同一のチャネル型の複数のＴＦＴで構成されている。
FIG. 9 is a circuit diagram showing the dummy shift register DS shown in FIG. Here, the n + 1 stage dummy shift register DS (n + 1) corresponding to the 4m-2 stage of the scanning line driver GD is shown. The dummy shift register DS (n + 1) will be described as a representative of the plurality of dummy shift registers DS.
As shown in FIG. 9, the dummy shift register DS (n + 1) is configured in the same manner as the shift register SR, except that it does not have the third switch T3 and the ninth switch T9. Needless to say, the plurality of shift registers SR and the plurality of dummy shift registers DS are each composed of a plurality of TFTs of the same channel type.
シフトレジスタＳＲのノードＮＢにＬレベルのリセット信号が与えられても、ダミーシフトレジスタＤＳ（ｎ＋１）のノードＮＢに上記リセット信号が与えられることは無いため、ダミーシフトレジスタＤＳ（ｎ＋１）はノードＮＢの情報（電位）を保持することができる。
以上のように、本実施形態の液晶表示装置は構成されている。
Even if an L level reset signal is applied to the node NB of the shift register SR, the reset signal is not applied to the node NB of the dummy shift register DS (n + 1), so the dummy shift register DS (n + 1) is connected to the node NB. The information (potential) can be held.
As described above, the liquid crystal display device of the present embodiment is configured.
本実施形態の液晶表示装置は、図６に示した駆動方法と異なる他の複数の駆動方法にも対応している。次に、上記他の複数の駆動方法について説明する。以下に、実施例１の液晶表示装置の駆動方法と、実施例２の液晶表示装置の駆動方法と、について説明する。特に、信号線ドライバＳＤの動作について説明する。 The liquid crystal display device of this embodiment is compatible with a plurality of other driving methods different from the driving method shown in FIG. Next, the other plural driving methods will be described. Hereinafter, a driving method of the liquid crystal display device according to the first embodiment and a driving method of the liquid crystal display device according to the second embodiment will be described. In particular, the operation of the signal line driver SD will be described.
（実施例１）
まず、実施例１の液晶表示装置の駆動方法について説明する。実施例１では、図６に示した駆動方法と同様、１フレーム期間内に、映像（画像）表示期間とセンシング期間とを設定することができる。
Example 1
First, a method for driving the liquid crystal display device according to the first embodiment will be described. In the first embodiment, similarly to the driving method illustrated in FIG. 6, the video (image) display period and the sensing period can be set within one frame period.
ここで、実施例１の液晶表示装置の駆動方法の概要を、ｎ段目のシフトレジスタＳＲｎ、ｎ＋１段目のダミーシフトレジスタＤＳｎ＋１、及びｎ＋２段目のシフトレジスタＳＲｎ＋２を含む複数のシフトレジスタＳＲ及び複数のダミーシフトレジスタＤＳを用いて説明する。なお、シフトレジスタＳＲｎを第１シフトレジスタと称し、シフトレジスタＳＲｎ＋２を第２シフトレジスタと称する場合がある。
例えば、１フレーム期間は、第１走査期間Ｐｓｃ１、上記第１走査期間に続く第１走査停止期間Ｐｐ１、上記第１走査停止期間に続く第２走査期間Ｐｓｃ２などを有している。
Here, an outline of the driving method of the liquid crystal display device of
For example, one frame period includes a first scan period Psc1, a first scan stop period Pp1 following the first scan period, a second scan period Psc2 following the first scan stop period, and the like.
第１走査期間Ｐｓｃ１に、シフトレジスタＳＲｎは、走査信号Ｇｎを対応する走査線ＧＬ［（ｎ＋１）／２］及びダミーシフトレジスタＤＳｎ＋１にそれぞれ出力する。
第１走査停止期間Ｐｐ１に、全てのシフトレジスタＳＲは、全ての走査線ＧＬを電気的にフローティング状態とし、ダミーシフトレジスタＤＳｎ＋１は、入力された走査信号Ｇｎを保持する。
第１走査停止期間Ｐｐ１が終了する直前に、ダミーシフトレジスタＤＳｎ＋１は、走査信号Ｇｎ＋１をシフトレジスタＳＲｎ＋２に出力する。
第２走査期間Ｐｓｃ２に、シフトレジスタＳＲｎ＋２は、走査信号Ｇｎ＋２を対応する走査線ＧＬ［（ｎ＋１）／２＋１］に出力する。
In the first scanning period Psc1, the shift register SRn outputs the scanning signal Gn to the corresponding scanning line GL [(n + 1) / 2] and the dummy shift
In the first scanning stop period Pp1, all the shift registers SR make all the scanning lines GL electrically floating, and the dummy shift register DSn + 1 holds the input scanning signal Gn.
Immediately before the end of the first scanning stop period Pp1, the dummy shift register DSn + 1 outputs the scanning signal Gn + 1 to the shift
In the second scanning period Psc2, the shift register SRn + 2 outputs the scanning signal Gn + 2 to the corresponding scanning line GL [(n + 1) / 2 + 1].
次に、図１０、及び図７乃至９を用い、実施例１の液晶表示装置の駆動方法について詳細に説明する。図１０は、上記実施形態の実施例１の液晶表示装置の駆動方法を説明するためのタイミングチャートである。図１０には、１フレーム期間のうちの一部の期間における、各種のクロック信号ＣＫ，ＣＫＯ、各種の制御信号ＲＳＴ，ＦＤＯＮ、高電圧ＶＧＨ、各種の低電圧ＶＧＬ、各種の走査線ＧＬの電位、コモン電圧Ｖｃｏｍ、駆動パルスＶｗを示す図である。なお、走査期間Ｐｓｃの長さと、走査停止期間Ｐｐの長さとは、同一であってもよく、又は異なっていてもよい。
Next, the driving method of the liquid crystal display device of
図１０、及び図７乃至９に示すように、第１走査期間Ｐｓｃ１の前の走査停止期間Ｐｐ０において、センシング期間Ｐｓｓが経過した後、制御信号ＲＳＴのレベルはＬレベルであり、クロック信号ＣＫＯＤのレベルはＬレベルからＨレベルに切替る。これにより、ダミーシフトレジスタＤＳｎ−１は、Ｈレベルのクロック信号ＣＫＯＤを第１走査信号Ｇｎ−１としてシフトレジスタＳＲｎに出力する。
シフトレジスタＳＲｎにおいて、第２スイッチＴ２のゲートにＨレベル（ここでは、第１極性）の第１走査信号Ｇｎ−１が入力されることで第２スイッチＴ２は導通状態に切替えられ、第１０スイッチＴ１０のゲートにＨレベルのクロック信号ＣＫＤが入力されることで第１０スイッチＴ１０は導通状態に切替えられ、第１走査信号Ｇｎ−１を第１スイッチＴ１のゲートに出力する。また、第１４スイッチＴ１４も導通状態に切替えられ、第１４スイッチＴ１４は、低電圧ＶＧＬ２をノードＮＣに出力する。
As shown in FIG. 10 and FIGS. 7 to 9, in the scanning stop period Pp0 before the first scanning period Psc1, after the sensing period Pss has elapsed, the level of the control signal RST is L level, and the clock signal CKOD The level is switched from L level to H level. As a result, the dummy shift register DSn-1 outputs the H level clock signal CKOD to the shift register SRn as the first scanning signal Gn-1.
In the shift register SRn, the second switch T2 is switched to the conductive state when the first scanning signal Gn-1 of H level (here, the first polarity) is input to the gate of the second switch T2, and the tenth switch When the H level clock signal CKD is input to the gate of T10, the tenth switch T10 is switched to the conductive state, and the first scanning signal Gn-1 is output to the gate of the first switch T1. The fourteenth switch T14 is also switched to the conductive state, and the fourteenth switch T14 outputs the low voltage VGL2 to the node NC.
第１走査期間Ｐｓｃ１に、シフトレジスタＳＲｎにおいて、第１スイッチＴ１は導通状態に切替えられ、Ｈレベルのクロック信号ＣＫＯＡをＨレベルの第２走査信号Ｇｎとして対応する走査線ＧＬ［（ｎ＋１）／２］及びダミーシフトレジスタＤＳｎ＋１にそれぞれ出力する。その際、入力端子ＩＮ１にＨレベルのクロック信号ＣＫＯＡのパルスが入力すると、ブートストラップ効果によって、第１スイッチＴ１のソース−ゲート間に接続されたキャパシタＣ１を介してノードＮＢの電位がさらに上昇するものである。
In the first scanning period Psc1, in the shift register SRn, the first switch T1 is switched to the conductive state, and the scanning line GL [(n + 1) / 2 corresponding to the H level clock signal CKOA as the H level second scanning signal Gn. ] And the dummy shift
ここで、第１走査期間Ｐｓｃ１において制御信号ＲＳＴのレベルはＬレベル（ここでは、第２極性）である。このため、第１走査期間Ｐｓｃ１に、全てのシフトレジスタＳＲの第３スイッチＴ３のゲートにＬレベルの信号（制御信号ＲＳＴ）が入力されるため、各々の第３スイッチＴ３は非導通状態に切替えられている。同様に、各々の第９スイッチＴ９も非導通状態に切替えられている。
また、クロック信号ＣＫＢ，ＣＫＣ，ＣＫＤのレベル、制御信号ＦＤＯＮ２のレベルはＬレベルである。シフトレジスタＳＲｎにおいて、スイッチＴ４，Ｔ５，Ｔ６，Ｔ７，Ｔ１０，Ｔ１２も非導通状態に切替えられている。
Here, in the first scanning period Psc1, the level of the control signal RST is L level (here, the second polarity). For this reason, since the L-level signal (control signal RST) is input to the gates of the third switches T3 of all the shift registers SR in the first scanning period Psc1, each of the third switches T3 is switched to the non-conductive state. It has been. Similarly, each ninth switch T9 is also switched to a non-conducting state.
The levels of the clock signals CKB, CKC, CKD and the level of the control signal FDON2 are L level. In the shift register SRn, the switches T4, T5, T6, T7, T10, and T12 are also switched to the non-conductive state.
続いて、第１走査停止期間Ｐｐ１に、全てのシフトレジスタＳＲの第３スイッチＴ３のゲートにＨレベルの信号（制御信号ＲＳＴ）が入力されることで各々の第３スイッチＴ３は導通状態に切替えられ、低電圧ＶＧＬ２であるＬレベルのリセット信号を全てのシフトレジスタＳＲの第１スイッチＴ１のゲートに出力し、全てのシフトレジスタＳＲの第１スイッチＴ１を非導通状態に切替える。少なくともセンシング期間Ｐｓｓに、制御信号ＲＳＴと、各種のクロック信号ＣＫ，ＣＫＯは、Ｌレベルに保持される。これにより、全ての走査線ＧＬを電気的にフローティング状態とすることができる。 Subsequently, in the first scanning stop period Pp1, an H level signal (control signal RST) is input to the gates of the third switches T3 of all the shift registers SR, whereby each of the third switches T3 is switched to a conductive state. Then, an L level reset signal, which is the low voltage VGL2, is output to the gates of the first switches T1 of all the shift registers SR, and the first switches T1 of all the shift registers SR are switched to the non-conductive state. At least during the sensing period Pss, the control signal RST and the various clock signals CK and CKO are held at the L level. Thereby, all the scanning lines GL can be brought into an electrically floating state.
そして、全ての走査線ＧＬをハイインピーダンス（Hi-z）にすることができる。例えば、走査線ＧＬ［（ｎ＋１）／２］は、Ｈレベルの第２走査信号Ｇｎが与えられた後であるため、＋５Ｖ付近の電位に保持される。走査線ＧＬ［（ｎ＋１）／２］以外の走査線ＧＬは、第５スイッチＴ５、第６スイッチＴ６、又は第７スイッチＴ７を介して低電圧ＶＧＬ１が与えられた後であるため、−５Ｖ付近の電位に保持される。 All the scanning lines GL can be set to high impedance (Hi-z). For example, since the scanning line GL [(n + 1) / 2] is after the H-level second scanning signal Gn is given, it is held at a potential near + 5V. Since the scanning lines GL other than the scanning line GL [(n + 1) / 2] are after the low voltage VGL1 is applied through the fifth switch T5, the sixth switch T6, or the seventh switch T7, the vicinity of −5V Is maintained at the potential of.
各々のシフトレジスタＳＲの第１スイッチＴ１のゲートに入力されるＬレベルの信号の電圧の絶対値のうち、Ｌレベルのリセット信号の電圧（低電圧ＶＧＬ２）の絶対値は、最も大きい。Ｌレベルのリセット信号を全てのシフトレジスタＳＲの第１スイッチＴ１のゲートに出力した際、各々のシフトレジスタＳＲの第１スイッチＴ１において、ゲートのＬレベル（第２極性）の電圧の絶対値は、ソースのＬレベル（第２極性）の電圧の絶対値より大きい。なお、ノードＮに注目すると、相対的にノードＮＢの電位をノードＮＡの電位より低く設定することができる。このため、ｎチャネル型のＴＦＴである第１スイッチＴ１の閾値電圧がシフトしても、第１スイッチＴ１を確実にオフにすることができる。 Among the absolute values of the voltage of the L level signal input to the gate of the first switch T1 of each shift register SR, the absolute value of the voltage of the L level reset signal (low voltage VGL2) is the largest. When an L level reset signal is output to the gates of the first switches T1 of all the shift registers SR, the absolute values of the L level (second polarity) voltages of the gates of the first switches T1 of the respective shift registers SR are , Greater than the absolute value of the L level (second polarity) voltage of the source. When attention is paid to the node N, the potential of the node NB can be set relatively lower than the potential of the node NA. Therefore, even if the threshold voltage of the first switch T1, which is an n-channel TFT, is shifted, the first switch T1 can be reliably turned off.
第１走査停止期間Ｐｐ１のセンシング期間Ｐｓｓに、上記ディスプレイドライバＤＤＩは、対象の共通電極Ｃｏｍｈ（駆動単位電極Ｔｕｉ）に駆動パルスＶｗを書込み、非対象の共通電極Ｃｏｍｐ（駆動単位電極Ｔｕｑ）には０Ｖ（ＧＮＤレベル）のコモン電圧Ｖｃｏｍを与えたままとする。検出ドライバＴＰＩＣは、任意の検出電極Ｄｅから検出パルスＶｒを読取る。上記のように、１フレーム期間の途中でセンシングを行うことが可能である。 In the sensing period Pss of the first scanning stop period Pp1, the display driver DDI writes the drive pulse Vw to the target common electrode Comh (drive unit electrode Tui), and the non-target common electrode Comp (drive unit electrode Tuq). The common voltage Vcom of 0 V (GND level) is kept applied. The detection driver TPIC reads the detection pulse Vr from an arbitrary detection electrode De. As described above, sensing can be performed in the middle of one frame period.
センシング期間Ｐｓｓに、共通電極ＣＯＭと走査線ＧＬの間に不所望に形成される寄生容量（浮遊容量）を低減することができる。すなわち、共通電極ＣＯＭの負荷（抵抗）を低減することができ、例えば、共通電極ＣＯＭへの駆動パルスＶｗの高速書込みが可能となる。このため、センサＳＳによるセンシングの速度の向上を図ることができる。又は、センサＳＳによるセンシングの精度の向上を図ることができる。 Parasitic capacitance (floating capacitance) that is undesirably formed between the common electrode COM and the scanning line GL during the sensing period Pss can be reduced. That is, the load (resistance) of the common electrode COM can be reduced, and, for example, the driving pulse Vw can be written to the common electrode COM at high speed. For this reason, the speed of sensing by the sensor SS can be improved. Alternatively, it is possible to improve the accuracy of sensing by the sensor SS.
上記第１走査停止期間Ｐｐ１のセンシング期間Ｐｓｓに、ダミーシフトレジスタＤＳｎ＋１のスイッチＴ４，Ｔ５，Ｔ６，Ｔ７，Ｔ１０，Ｔ１２は、それぞれ非導通状態に切替えられている。このため、ダミーシフトレジスタＤＳｎ＋１は、ノードＮＢに与えられたＨレベルの第２走査信号Ｇｎを保持する。 During the sensing period Pss of the first scanning stop period Pp1, the switches T4, T5, T6, T7, T10, and T12 of the dummy shift register DSn + 1 are switched to the non-conductive state. Therefore, the dummy shift register DSn + 1 holds the second scanning signal Gn at the H level given to the node NB.
第１走査停止期間Ｐｐ１が終了する直前の期間（第１走査停止期間Ｐｐ１内においてセンシング期間Ｐｓｓが経過した後の期間）に、クロック信号ＣＫＯＢのレベルはＬレベルからＨレベルに切替る。これにより、ダミーシフトレジスタＤＳｎ＋１は、Ｈレベルのクロック信号ＣＫＯＢを第３走査信号Ｇｎ＋１としてシフトレジスタＳＲｎ＋２に出力する。
In the period immediately before the end of the first scanning stop period Pp1 (the period after the sensing period Pss has elapsed in the first scanning stop period Pp1), the level of the clock signal CKOB is switched from the L level to the H level. As a result, the dummy shift register DSn + 1 outputs the H level clock signal CKOB as the third scanning signal Gn + 1 to the shift
上記の期間、シフトレジスタＳＲｎ＋２において、第２スイッチＴ２のゲートにＨレベルの第３走査信号Ｇｎ＋１が入力されることで第２スイッチＴ２は導通状態に切替えられ、第１０スイッチＴ１０のゲートにＨレベルのクロック信号ＣＫＢが入力されることで第１０スイッチＴ１０は導通状態に切替えられ、第３走査信号Ｇｎ＋１を第１スイッチＴ１のゲートに出力する。また、第１４スイッチＴ１４も導通状態に切替えられ、第１４スイッチＴ１４は、低電圧ＶＧＬ２をノードＮＣに出力する。
During the above period, in the shift
続いて、第２走査期間Ｐｓｃ２に、シフトレジスタＳＲｎ＋２において、第１スイッチＴ１は導通状態に切替えられ、Ｈレベルのクロック信号ＣＫＯＣをＨレベルの第４走査信号Ｇｎ＋２として対応する走査線ＧＬ［（ｎ＋１）／２＋１］及びダミーシフトレジスタＤＳｎ＋３にそれぞれ出力する。
Subsequently, in the second scanning period Psc2, in the shift
ここで、第１走査期間Ｐｓｃ１において、全てのシフトレジスタＳＲの第３スイッチＴ３及び第９スイッチＴ９も非導通状態に切替えられている。
また、クロック信号ＣＫＡ，ＣＫＢ，ＣＫＤのレベル、制御信号ＦＤＯＮ２のレベルはＬレベルである。シフトレジスタＳＲｎ＋２において、スイッチＴ４，Ｔ５，Ｔ６，Ｔ７，Ｔ１０，Ｔ１２も非導通状態に切替えられている。
第２走査停止期間Ｐｐ２以降も、同様に駆動される。
Here, in the first scanning period Psc1, the third switch T3 and the ninth switch T9 of all the shift registers SR are also switched to the non-conductive state.
The levels of the clock signals CKA, CKB, CKD and the level of the control signal FDON2 are L level. In the shift
The driving is similarly performed after the second scanning stop period Pp2.
上述したように、走査線ドライバＧＤはダミーシフトレジスタＤＳを有し、シフトレジスタＳＲは第３スイッチＴ３を有している。そのため、実施例１の液晶表示装置の駆動方法によれば、複数の走査線ＧＬを走査する途中でシフトレジスタＳＲの電荷を全てリセットすることができ、全ての走査線ＧＬを電気的にフローティング状態にすることができる。そして、その状態でセンシングを行うことができる。 As described above, the scanning line driver GD has the dummy shift register DS, and the shift register SR has the third switch T3. Therefore, according to the driving method of the liquid crystal display device of the first embodiment, it is possible to reset all the charges of the shift register SR during the scanning of the plurality of scanning lines GL, and all the scanning lines GL are in an electrically floating state. Can be. Then, sensing can be performed in that state.
（実施例２）
次に、実施例２の液晶表示装置の駆動方法について説明する。走査線ドライバＧＤのスイッチが酸化物半導体を用いた半導体層を有するＴＦＴで形成されている場合、上記ＴＦＴのリーク電流が少ないため電荷が残り易く、ＴＦＴに一定の電圧がかかり続けるような状態では閾値シフトなどの信頼性に問題が生じることがあり得る。そこで、実施例２では、画像（映像）を表示しない非表示期間に、シフトレジスタＳＲ及びダミーシフトレジスタＤＳに電荷が残らないようにすることで、画素ＰＸでの電荷の偏りを小さくすることができる。
(Example 2)
Next, a driving method of the liquid crystal display device of Example 2 will be described. When the switch of the scanning line driver GD is formed of a TFT having a semiconductor layer using an oxide semiconductor, since the TFT has a small leakage current, electric charge is likely to remain, and in a state where a constant voltage is continuously applied to the TFT. There may be a problem in reliability such as threshold shift. Therefore, in the second embodiment, the charge bias in the pixel PX can be reduced by preventing the charge from remaining in the shift register SR and the dummy shift register DS during a non-display period in which no image (video) is displayed. it can.
上記非表示期間は、例えば、液晶表示装置がスリープモードとなる期間であり、黒を表示する期間である。スリープモードでは、液晶表示装置は、ＩＣ機能を停止させ、定期的に黒を表示するための信号を書込むための書込み期間や非書込み期間を設けている。非書込み期間では、液晶表示装置はセンシングを行うことができる。液晶表示装置は、入力（例えば、指の接触又は接近）を検出するとスリープモードを終了し、ＩＣ機能を再開することができる。 The non-display period is, for example, a period during which the liquid crystal display device is in a sleep mode, and is a period during which black is displayed. In the sleep mode, the liquid crystal display device has a writing period and a non-writing period for writing a signal for periodically displaying black by stopping the IC function. In the non-writing period, the liquid crystal display device can perform sensing. When the liquid crystal display device detects an input (for example, finger contact or approach), the liquid crystal display device can exit the sleep mode and resume the IC function.
ここで、実施例２の液晶表示装置の駆動方法の概要を説明する。
液晶表示装置の動作期間は、画像を表示する表示期間Ｐｄと、上記表示期間から外れた期間であり画像を表示しない期間である非表示期間Ｐｎｄと、を有している。非表示期間Ｐｎｄは、書込み期間Ｐｗと、非書込み期間Ｐｎｗとを有している。
Here, an outline of a driving method of the liquid crystal display device according to the second embodiment will be described.
The operation period of the liquid crystal display device has a display period Pd in which an image is displayed and a non-display period Pnd that is a period outside the display period and in which no image is displayed. The non-display period Pnd has a writing period Pw and a non-writing period Pnw.
例えば、表示期間Ｐｄに、全てのシフトレジスタＳＲは、複数の走査線ＧＬを駆動する。書込み期間Ｐｗに、全てのシフトレジスタＳＲは、全ての走査線ＧＬを駆動する。非表示期間Ｐｎｄにおいて書込み期間Ｐｗに続く非書込み期間Ｐｎｗに、全てのシフトレジスタＳＲは、全ての走査線ＧＬを電気的にフローティング状態とする。 For example, all the shift registers SR drive the plurality of scanning lines GL during the display period Pd. In the writing period Pw, all the shift registers SR drive all the scanning lines GL. In the non-writing period Pnw following the writing period Pw in the non-display period Pnd, all the shift registers SR make all the scanning lines GL electrically floating.
次に、図１１、及び図７乃至９を用い、実施例２の液晶表示装置の駆動方法について詳細に説明する。図１１は、上記実施形態の実施例２の液晶表示装置の駆動方法を説明するためのタイミングチャートである。図１１には、非表示期間における、各種の制御信号ＦＤＯＮ，ＲＳＴ、各種のクロック信号ＣＫ，ＣＫＯ、走査線ＧＬの電位、各種の低電圧ＶＧＬ、高電圧ＶＧＨ、コモン電圧Ｖｃｏｍ、駆動パルスＶｗを示す図である。 Next, the driving method of the liquid crystal display device of Example 2 will be described in detail with reference to FIG. 11 and FIGS. FIG. 11 is a timing chart for explaining a driving method of the liquid crystal display device of Example 2 of the above embodiment. FIG. 11 shows various control signals FDON and RST, various clock signals CK and CKO, potentials of the scanning line GL, various low voltages VGL, high voltage VGH, common voltage Vcom, and drive pulse Vw in the non-display period. FIG.
図１１、及び図７乃至９に示すように、非表示期間Ｐｎｄは、少なくとも１回の書込み期間Ｐｗと、少なくとも１回の非書込み期間Ｐｎｗと、最初の書込み期間Ｐｗの直前の期間であるリセット期間Ｐｒと、最終の非書込み期間Ｐｎｗに続く期間である初期化期間Ｐｉと、を有している。ここでは、液晶表示装置は、非表示期間Ｐｎｄにて入力（例えば、指の接触又は接近）を検出するまでセンシングを繰り返し、入力を検出した際に画像を表示する動作に移行するものとして説明する。本実施例２において、書込み期間Ｐｗ及び非書込み期間Ｐｎｗの回数は、２回である。 As shown in FIG. 11 and FIGS. 7 to 9, the non-display period Pnd is a reset period that is at least one write period Pw, at least one non-write period Pnw, and a period immediately before the first write period Pw. It has a period Pr and an initialization period Pi that is a period following the final non-writing period Pnw. Here, it is assumed that the liquid crystal display device repeats sensing until an input (for example, finger contact or approach) is detected in the non-display period Pnd, and shifts to an operation of displaying an image when the input is detected. . In the second embodiment, the number of writing periods Pw and non-writing periods Pnw is two.
非表示期間Ｐｎｄにおいて、リセット期間Ｐｒに移行する前の期間に、制御信号ＦＤＯＮ，ＲＳＴ、クロック信号ＣＫ，ＣＫＯ、低電圧ＶＧＬ、高電圧ＶＧＨ、走査線ＧＬ、及び共通電極Ｃｏｍ（駆動単位電極Ｔｕ）の電圧レベルは、０Ｖ（ＧＮＤレベル）である。
なお、非表示期間Ｐｎｄにおいて、クロック信号ＣＫは同一波形となるクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤを表し、クロック信号ＣＫＯは同一波形となるクロック信号ＣＫＯＡ，ＣＫＯＢ，ＣＫＯＣ，ＣＫＯＤを表している。
In the non-display period Pnd, the control signals FDON and RST, the clock signals CK and CKO, the low voltage VGL, the high voltage VGH, the scanning line GL, and the common electrode Com (drive unit electrode Tu (drive unit electrode Tu)) before the transition to the reset period Pr. ) Is 0 V (GND level).
In the non-display period Pnd, the clock signal CK represents clock signals CKA, CKB, CKC, and CKD having the same waveform, and the clock signal CKO represents clock signals CKOA, CKOB, CKOC, and CKOD having the same waveform.
リセット期間Ｐｒに移行すると、全てのシフトレジスタＳＲ及び全てのダミーシフトレジスタＤＳの第４スイッチＴ４のゲートにＨレベル（ここでは、第１極性）の信号（制御信号ＦＤＯＮ２）が入力されることで各々の第４スイッチＴ４は導通状態に切替えられ、第４スイッチＴ４はＬレベル（ここでは、第２極性）の制御信号ＦＤＯＮ１を対応する各々の第１スイッチＴ１のゲート（ノードＮＢ）に出力し、全ての第１スイッチＴ１を非導通状態に切替える。走査線ＧＬの電位は、キャパシタＣ１を介して接続されたノードＮＢの影響を受け、−５Ｖに設定される。
そして、リセット期間Ｐｒに、クロック信号ＣＫ，ＣＫＯ、制御信号ＲＳＴ、及び低電圧ＶＧＬ１，ＶＧＬ２の電圧レベルはＬレベルに切替えられ、高電圧ＶＧＨの電圧レベルはＨレベルに切替えられる。
When the reset period Pr is started, an H level (here, the first polarity) signal (control signal FDON2) is input to the gates of the fourth switches T4 of all the shift registers SR and all the dummy shift registers DS. Each of the fourth switches T4 is switched to a conductive state, and the fourth switch T4 outputs an L level (here, second polarity) control signal FDON1 to the corresponding gate (node NB) of each first switch T1. All the first switches T1 are switched to the non-conductive state. The potential of the scanning line GL is set to −5 V under the influence of the node NB connected through the capacitor C1.
In the reset period Pr, the voltage levels of the clock signals CK and CKO, the control signal RST, and the low voltages VGL1 and VGL2 are switched to the L level, and the voltage level of the high voltage VGH is switched to the H level.
また、リセット期間Ｐｒと、リセット期間Ｐｒに続く書込み期間Ｐｗ及び非書込み期間Ｐｎｗにおいて、クロック信号ＣＫの電圧レベルはＬレベル（−５Ｖ）に固定される。全てのシフトレジスタＳＲ及び全てのダミーシフトレジスタＤＳにおいて、第５スイッチＴ５、第６スイッチＴ６、第７スイッチＴ７、第１０スイッチＴ１０、第１２スイッチＴ１２、及び第１５スイッチＴ１５は、それぞれ、ゲートにＬレベルの信号（クロック信号ＣＫ）が入力されることで非導通状態に切替えられる。 Further, the voltage level of the clock signal CK is fixed to the L level (−5 V) in the reset period Pr and the write period Pw and the non-write period Pnw following the reset period Pr. In all shift registers SR and all dummy shift registers DS, the fifth switch T5, the sixth switch T6, the seventh switch T7, the tenth switch T10, the twelfth switch T12, and the fifteenth switch T15 are respectively connected to the gates. When an L level signal (clock signal CK) is input, the signal is switched to a non-conduction state.
書込み期間Ｐｗ１に移行すると、制御信号ＦＤＯＮ１の電圧レベルがＨレベル（＋５Ｖ）に切替る。全てのシフトレジスタＳＲ及び全てのダミーシフトレジスタＤＳの第４スイッチＴ４のゲートにＨレベルの信号（制御信号ＦＤＯＮ２）が入力されているため、各々の第４スイッチＴ４は、導通状態に切替えられており、Ｈレベルの制御信号ＦＤＯＮ１を各々の第１スイッチＴ１のゲート（ノードＮＢ）に出力する。すると、全ての第１スイッチＴ１は導通状態に切替えられ、Ｌレベル（−５Ｖ）のクロック信号ＣＫＯを出力する。このため、全ての走査線ＧＬの電位は−５Ｖに維持される。 When the writing period Pw1 starts, the voltage level of the control signal FDON1 is switched to the H level (+5 V). Since the H level signal (control signal FDON2) is input to the gates of the fourth switches T4 of all the shift registers SR and all the dummy shift registers DS, each of the fourth switches T4 is switched to the conductive state. The H level control signal FDON1 is output to the gate (node NB) of each first switch T1. Then, all the first switches T1 are switched to the conductive state, and the L level (−5V) clock signal CKO is output. For this reason, the potentials of all the scanning lines GL are maintained at −5V.
書込み期間Ｐｗ１において、その後、クロック信号ＣＫＯの電圧レベルはＨレベルに切替えられ、導通状態に切替えられている全ての第１スイッチＴ１は、Ｈレベルのクロック信号ＣＫＯを走査信号Ｇとして出力する。言い換えると、走査線ドライバＧＤ（全てのシフトレジスタＳＲ）は、Ｈレベルの走査信号Ｇを全ての走査線ＧＬに出力する。このため、全ての画素スイッチＳＷは導通状態に切替えられる。 In the writing period Pw1, thereafter, the voltage level of the clock signal CKO is switched to the H level, and all the first switches T1 that are switched to the conductive state output the H level clock signal CKO as the scanning signal G. In other words, the scanning line driver GD (all shift registers SR) outputs the H level scanning signal G to all the scanning lines GL. For this reason, all the pixel switches SW are switched to the conductive state.
その際、共通電極ドライバＣＤは、共通電極ＣＯＭ（全ての共通電極Ｃｏｍ）にコモン電圧Ｖｃｏｍを与える。信号線ドライバＳＤは、全ての信号線ＳＬ及び全ての画素スイッチＳＷを介して全ての画素電極ＰＥにコモン電圧Ｖｃｏｍを与える。画素電極ＰＥと共通電極ＣＯＭとの間に電界は発生しないため、液晶層ＬＣに電界は与えられず、黒表示が行なわれる（ノーマリーブラック・モード）。
なお、上記の例と異なり、画素電極ＰＥに画像信号を与え、画素電極ＰＥと共通電極ＣＯＭとの間に生じる電界を液晶層ＬＣに与え、黒表示を行ってもよい（ノーマリーホワイト・モード）。
At that time, the common electrode driver CD applies a common voltage Vcom to the common electrode COM (all common electrodes Com). The signal line driver SD applies a common voltage Vcom to all the pixel electrodes PE via all the signal lines SL and all the pixel switches SW. Since no electric field is generated between the pixel electrode PE and the common electrode COM, no electric field is applied to the liquid crystal layer LC, and black display is performed (normally black mode).
Unlike the above example, black display may be performed by applying an image signal to the pixel electrode PE and applying an electric field generated between the pixel electrode PE and the common electrode COM to the liquid crystal layer LC (normally white mode). ).
書込み期間Ｐｗ１において、その後、クロック信号ＣＫＯの電圧レベルはＬレベル（−５Ｖ）に切替えられる。すると、走査線ドライバＧＤ（シフトレジスタＳＲ及びダミーシフトレジスタＤＳ）の全ての第１スイッチＴ１はＬレベル（−５Ｖ）のクロック信号ＣＫＯを走査信号Ｇとして出力する。全ての走査線ＧＬにＬレベル（−５Ｖ）の走査信号Ｇが出力されるため、全ての走査線ＧＬの電位は−５Ｖに切替えられ、全ての画素スイッチＳＷは非導通状態に切替えられる。 In the writing period Pw1, the voltage level of the clock signal CKO is then switched to the L level (−5V). Then, all the first switches T1 of the scanning line driver GD (shift register SR and dummy shift register DS) output the L level (−5 V) clock signal CKO as the scanning signal G. Since the scanning signal G of L level (−5V) is output to all the scanning lines GL, the potentials of all the scanning lines GL are switched to −5V, and all the pixel switches SW are switched to the non-conductive state.
書込み期間Ｐｗ１において制御信号ＦＤＯＮ１の電圧レベルがＬレベル（−５Ｖ）に切替った後の期間、及び書込み期間Ｐｗ１に続く非書込み期間Ｐｎｗ１に、全てのシフトレジスタＳＲ及び全てのダミーシフトレジスタＤＳの各々の第４スイッチＴ４は、導通状態に保持され、Ｌレベル（−５Ｖ）の制御信号ＦＤＯＮ１を各々の第１スイッチＴ１のゲートに出力し、全ての第１スイッチＴ１を非導通状態に切替える。これにより、全ての走査線ＧＬを電気的にフローティング状態とすることができる。そして、全ての走査線ＧＬをハイインピーダンス（Hi-z）にすることができる。走査線ＧＬは、−５Ｖ付近の電位に保持される。 In the period after the voltage level of the control signal FDON1 is switched to the L level (−5V) in the write period Pw1, and in the non-write period Pnw1 following the write period Pw1, all the shift registers SR and all the dummy shift registers DS Each of the fourth switches T4 is held in a conductive state, outputs an L level (−5V) control signal FDON1 to the gate of each of the first switches T1, and switches all the first switches T1 to a non-conductive state. Thereby, all the scanning lines GL can be brought into an electrically floating state. All the scanning lines GL can be set to high impedance (Hi-z). The scanning line GL is held at a potential in the vicinity of −5V.
本実施例２において、非書込み期間Ｐｎｗ１はセンシング期間を兼ねている。非書込み期間Ｐｎｗ１に、上記ディスプレイドライバＤＤＩは共通電極Ｃｏｍ（駆動単位電極Ｔｕ）に駆動パルスＶｗを書込み、検出ドライバＴＰＩＣは検出電極Ｄｅから検出パルスＶｒを読取る。上記のように、非書込み期間Ｐｎｗ１に、センシングを行うことができる。 In the second embodiment, the non-writing period Pnw1 also serves as a sensing period. In the non-writing period Pnw1, the display driver DDI writes the driving pulse Vw to the common electrode Com (driving unit electrode Tu), and the detection driver TPIC reads the detection pulse Vr from the detection electrode De. As described above, sensing can be performed in the non-writing period Pnw1.
本実施例２において、非書込み期間Ｐｎｗ１に、センサＳＳは、入力（例えば、指の接触又は接近）を検出しなかったため、センシングを繰り返す。そのため、書込み期間Ｐｗ２に移行した後、非書込み期間Ｐｎｗ２に移行する。本実施例２において、非書込み期間Ｐｎｗ２に、センサＳＳは入力（例えば、指の接触又は接近）を検出したため、液晶表示装置は画像を表示する動作に移行する。そこで、まず、初期化期間Ｐｉに移行する。 In the second embodiment, during the non-writing period Pnw1, the sensor SS does not detect an input (for example, finger contact or approach), and thus repeats sensing. For this reason, after the transition to the writing period Pw2, the transition is made to the non-writing period Pnw2. In the second embodiment, in the non-writing period Pnw2, the sensor SS detects an input (for example, finger contact or approach), so the liquid crystal display device shifts to an operation for displaying an image. Therefore, first, the process proceeds to the initialization period Pi.
非書込み期間Ｐｎｗ２に続く初期化期間Ｐｉに、制御信号ＦＤＯＮ１、クロック信号ＣＫＯ、制御信号ＲＳＴ、及び低電圧ＶＧＬ１，ＶＧＬ２の電圧レベルはＧＮＤ（０Ｖ）に切替る。クロック信号ＣＫはＨレベル（＋５Ｖ）に切替る。全てのシフトレジスタＳＲ及び全てのダミーシフトレジスタＤＳの各々の第４スイッチＴ４は、導通状態に保持され、０Ｖの電圧値を有する制御信号ＦＤＯＮ１を各々の第１スイッチＴ１のゲート（ノードＮＢ）に出力する。 During the initialization period Pi following the non-writing period Pnw2, the voltage levels of the control signal FDON1, the clock signal CKO, the control signal RST, and the low voltages VGL1 and VGL2 are switched to GND (0 V). The clock signal CK is switched to the H level (+ 5V). The fourth switches T4 of all the shift registers SR and all the dummy shift registers DS are held in a conductive state, and a control signal FDON1 having a voltage value of 0V is supplied to the gate (node NB) of each first switch T1. Output.
また、全てのシフトレジスタＳＲ及び全てのダミーシフトレジスタＤＳの各々の第５スイッチＴ５のゲート、第６スイッチＴ６のゲート、第７スイッチＴ７のゲート、第１０スイッチＴ１０のゲート、第１２スイッチＴ１２のゲート、及び第１５スイッチＴ１５のゲートにＨレベルの信号（クロック信号ＣＫ）が入力され、上記複数のスイッチＴは導通状態に切替えられる。 The gates of the fifth switch T5, the gate of the sixth switch T6, the gate of the seventh switch T7, the gate of the tenth switch T10, the gate of the twelfth switch T12 of each of the shift registers SR and all the dummy shift registers DS. An H level signal (clock signal CK) is input to the gate and the gate of the fifteenth switch T15, and the plurality of switches T are switched to a conductive state.
全てのシフトレジスタＳＲ及び全てのダミーシフトレジスタＤＳにおいて、第５乃至第７スイッチＴ５乃至Ｔ７は、０Ｖの電圧値を有する低電圧ＶＧＬ１を初期化信号として全てのノードＮＡに出力し、ひいては全ての走査線ＧＬに出力する。走査線ＧＬの電位は０Ｖに切替えられる。第１５スイッチＴ１５は、０Ｖの電圧値を有する低電圧ＶＧＬ２を全てのノードＮＢに出力する。
初期化期間Ｐｉの長さは、１０乃至１０００μｓの範囲内である。本実施例２では、初期化期間Ｐｉの長さは、１００μｓである。十分な長さの初期化期間Ｐｉを確保することで、シフトレジスタＳＲ及びダミーシフトレジスタＤＳでキャパシタＣ１を使用しても、ノードＮＢに電荷が残らないようにすることができる。
In all the shift registers SR and all the dummy shift registers DS, the fifth to seventh switches T5 to T7 output the low voltage VGL1 having a voltage value of 0V as an initialization signal to all the nodes NA, and all Output to the scanning line GL. The potential of the scanning line GL is switched to 0V. The fifteenth switch T15 outputs the low voltage VGL2 having a voltage value of 0V to all the nodes NB.
The length of the initialization period Pi is in the range of 10 to 1000 μs. In the second embodiment, the length of the initialization period Pi is 100 μs. By securing a sufficiently long initialization period Pi, even if the capacitor C1 is used in the shift register SR and the dummy shift register DS, no charge remains in the node NB.
そして、初期化期間Ｐｉに続く期間に、高電圧ＶＧＨの電圧レベルはＧＮＤ（０Ｖ）に切替り、制御信号ＦＤＯＮ２及びクロック信号ＣＫの電圧レベルもＧＮＤ（０Ｖ）に切替る。その後、画像を表示する表示期間Ｐｄに移行する。 In the period following the initialization period Pi, the voltage level of the high voltage VGH is switched to GND (0 V), and the voltage levels of the control signal FDON2 and the clock signal CK are also switched to GND (0 V). Thereafter, the display period Pd for displaying an image starts.
表示期間Ｐｄにおいては、液晶表示装置は、表示駆動され、画像を表示する。表示期間Ｐｄの各々のシフトレジスタＳＲにおいて、例えば、第２スイッチＴ２のゲートに１段前のシフトレジスタ（ここでは、ダミーシフトレジスタＤＳ）からＨレベルの走査信号Ｇ（又は、スタートパルス信号ＳＴ）が入力されることで第２スイッチＴ２は導通状態に切替えられ、第２スイッチＴ２は上記走査信号Ｇを第１スイッチＴ１のゲートに出力し、第１スイッチＴ１は導通状態に切替えられ、第１スイッチＴ１はＨレベルの走査信号Ｇを対応する走査線ＧＬ及び１段後のシフトレジスタ（ここでは、ダミーシフトレジスタＤＳ）にそれぞれ出力する。 In the display period Pd, the liquid crystal display device is driven to display an image. In each shift register SR in the display period Pd, for example, the gate of the second switch T2 is shifted to the H level scanning signal G (or start pulse signal ST) from the previous shift register (in this case, the dummy shift register DS). Is input, the second switch T2 is switched to the conductive state, the second switch T2 outputs the scanning signal G to the gate of the first switch T1, the first switch T1 is switched to the conductive state, and the first switch The switch T1 outputs the H level scanning signal G to the corresponding scanning line GL and the shift register one stage after (in this case, the dummy shift register DS).
上述したように、液晶表示装置は、表示期間Ｐｄから外れた非表示期間Ｐｎｄに低い消費電力で駆動することができる。走査線ドライバＧＤの全てのシフトレジスタ（シフトレジスタＳＲ及びダミーシフトレジスタＤＳ）は第４スイッチＴ４を有している。そのため、実施例２の液晶表示装置の駆動方法によれば、低消費電力化と信頼性の向上とを図ることができる。 As described above, the liquid crystal display device can be driven with low power consumption during the non-display period Pnd outside the display period Pd. All the shift registers (shift register SR and dummy shift register DS) of the scanning line driver GD have a fourth switch T4. Therefore, according to the driving method of the liquid crystal display device of the second embodiment, it is possible to reduce power consumption and improve reliability.
上記のように構成された一実施形態に係る液晶表示装置及び液晶表示装置の駆動方法によれば、液晶表示装置は、実施例１の駆動方法を採用したり、実施例２の駆動方法を採用したり、することができる。そのため、本実施形態によれば、走査線ＧＬを電気的にフローティング状態にすることができる液晶表示装置を得ることができる。 According to the liquid crystal display device and the driving method of the liquid crystal display device according to the embodiment configured as described above, the liquid crystal display device adopts the driving method of the first embodiment or the driving method of the second embodiment. Or you can. Therefore, according to the present embodiment, it is possible to obtain a liquid crystal display device in which the scanning lines GL can be brought into an electrically floating state.
（一実施形態の変形例）
次に、上記実施形態の変形例に係る液晶表示装置について説明する。本変形例に係る液晶表示装置は、低電圧ＶＧＬの種類が２種類ではなく１種類である点で、上記実施形態と相違している。シフトレジスタＳＲ及びダミーシフトレジスタＤＳは、低電圧ＶＧＬ１を利用し、低電圧ＶＧＬ２を利用していない。次に、シフトレジスタＳＲ及びダミーシフトレジスタＤＳの回路構成について、シフトレジスタＳＲｎを代表して説明する。図１２は、上記実施形態の変形例に係る液晶表示装置のシフトレジスタＳＲｎを示す回路図である。
(Modification of one embodiment)
Next, a liquid crystal display device according to a modification of the above embodiment will be described. The liquid crystal display device according to this modification is different from the above embodiment in that the type of low voltage VGL is not one but one. The shift register SR and the dummy shift register DS use the low voltage VGL1, and do not use the low voltage VGL2. Next, the circuit configuration of the shift register SR and the dummy shift register DS will be described using the shift register SRn as a representative. FIG. 12 is a circuit diagram showing a shift register SRn of a liquid crystal display device according to a modification of the embodiment.
図１２に示すように、シフトレジスタＳＲｎにおいて、第３スイッチＴ３、第９スイッチＴ９、第１３スイッチＴ１３、第１４スイッチＴ１４、及び第１５スイッチＴ１５は、低電圧ＶＧＬ（ここでは、ＶＧＬ１）が印加されている配線と接続されている。
上記のように構成された変形例に係る液晶表示装置においても、走査線ＧＬを電気的にフローティング状態にすることができ得る。
As shown in FIG. 12, in the shift register SRn, the third switch T3, the ninth switch T9, the thirteenth switch T13, the fourteenth switch T14, and the fifteenth switch T15 are applied with a low voltage VGL (here, VGL1). Connected to the wiring.
Also in the liquid crystal display device according to the modified example configured as described above, the scanning line GL can be brought into an electrically floating state.
本発明の実施形態及び変形例を説明したが、これらの実施形態及び変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。上述した新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although embodiments and modifications of the present invention have been described, these embodiments and modifications are presented as examples and are not intended to limit the scope of the invention. The above-described novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. The above-described embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and equivalents thereof.
例えば、上述した実施形態において、走査線ドライバＧＤは、ダミーシフトレジスタＤＳ無しに構成されていてもよい。言い換えると、走査線ドライバＧＤは、縦続接続された複数のシフトレジスタＳＲで構成されていてもよい。この場合も、上述した実施形態の実施例２の駆動方法を実施することができ、走査線ドライバＧＤは第４スイッチＴ４を用いてシフトレジスタＳＲ（ダミーシフトレジスタＤＳ）に電荷が残らないようにすることができる。 For example, in the above-described embodiment, the scanning line driver GD may be configured without the dummy shift register DS. In other words, the scanning line driver GD may be composed of a plurality of shift registers SR connected in cascade. Also in this case, the driving method of Example 2 of the above-described embodiment can be performed, and the scanning line driver GD uses the fourth switch T4 so that no charge remains in the shift register SR (dummy shift register DS). can do.
なお、上述した例では、ｎチャネル型のＴＦＴを使用しｐチャネル型のＴＦＴを使用していないシフトレジスタＳＲ（ダミーシフトレジスタＤＳ）について説明したが、シフトレジスタＳＲ（ダミーシフトレジスタＤＳ）は、ｐチャネル型のＴＦＴを使用しｎチャネル型のＴＦＴを使用していなくともよい。この場合も、上述した実施形態と同様の効果を得ることができる。 In the above-described example, the shift register SR (dummy shift register DS) that uses an n-channel TFT and does not use a p-channel TFT has been described. However, the shift register SR (dummy shift register DS) A p-channel TFT may be used and an n-channel TFT may not be used. Also in this case, the same effect as the above-described embodiment can be obtained.
液晶表示装置の表示モードは、特に限定されるものではない。上記表示モードとしては、ＩＰＳ（In-Plane Switching）モード、ＦＦＳ（Fringe-Field Switching）モードなどの横電界方式のモード、ＴＮ（Twisted Nematic）モード、ＯＣＢ（Optically Compensated Bend）モードなどの縦電界方式のモードを挙げることができる。 The display mode of the liquid crystal display device is not particularly limited. As the display mode, a horizontal electric field method such as an IPS (In-Plane Switching) mode, an FFS (Fringe-Field Switching) mode, a vertical electric field method such as a TN (Twisted Nematic) mode, an OCB (Optically Compensated Bend) mode, etc. Can be listed.
上述した実施形態及びその変形例は、液晶表示装置に限らず、有機ＥＬ表示装置などの他の表示装置にも適用することができる。
また、上述した実施形態及びその変形例では、走査線ドライバに適用した例を記載したが、上述した例に限定されずシフトレジスタ（シフトレジスタＳＲ及びダミーシフトレジスタＤＳ）を用いるあらゆる装置、機器に適用することも可能である。
The above-described embodiment and its modification can be applied not only to a liquid crystal display device but also to other display devices such as an organic EL display device.
Further, in the above-described embodiment and its modifications, the example applied to the scanning line driver has been described, but the present invention is not limited to the above-described example, and is applicable to all apparatuses and devices using shift registers (shift register SR and dummy shift register DS). It is also possible to apply.
ＰＮＬ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＣ…液晶層、
ＤＡ…表示領域、ＮＤＡ…非表示領域、ＰＸ…画素、ＧＬ…走査線、ＳＬ…信号線、
ＳＷ…画素スイッチ、ＰＥ…画素電極、ＣＯＭ，Ｃｏｍ…共通電極、
ＤＤＩ…ディスプレイドライバ、ＣＤ…共通電極ドライバ、ＧＤ…走査線ドライバ、
ＳＤ…信号線ドライバ、ＳＳ…センサ、ＤＥ，Ｄｅ…検出電極、
ＴＰＩＣ…検出ドライバ、ＳＲ…シフトレジスタ、ＤＳ…ダミーシフトレジスタ、
Ｔ…スイッチ、Ｃ…キャパシタ、Ｖｃｏｍ…コモン電圧、ＶＧＬ…低電圧、
ＦＤＯＮ１，ＦＤＯＮ２，ＲＳＴ…制御信号、Ｇ，ＧＳ…走査信号、
Ｖｗ…駆動パルス、Ｖｒ…検出パルス、Ｐｓｃ…走査期間、Ｐｐ…走査停止期間、
Ｐｓｓ…センシング期間、Ｐｄ…表示期間、Ｐｎｄ…非表示期間、Ｐｒ…リセット期間、
Ｐｗ…書込み期間、Ｐｎｗ…非書込み期間、Ｐｉ…初期化期間。
PNL ... liquid crystal display panel, AR ... array substrate, CT ... counter substrate, LC ... liquid crystal layer,
DA ... display area, NDA ... non-display area, PX ... pixel, GL ... scan line, SL ... signal line,
SW ... Pixel switch, PE ... Pixel electrode, COM, Com ... Common electrode,
DDI: Display driver, CD: Common electrode driver, GD: Scan line driver,
SD: signal line driver, SS: sensor, DE, De: detection electrode,
TPIC ... detection driver, SR ... shift register, DS ... dummy shift register,
T ... switch, C ... capacitor, Vcom ... common voltage, VGL ... low voltage,
FDON1, FDON2, RST ... control signal, G, GS ... scanning signal,
Vw ... drive pulse, Vr ... detection pulse, Psc ... scanning period, Pp ... scanning stop period,
Pss ... sensing period, Pd ... display period, Pnd ... non-display period, Pr ... reset period,
Pw: writing period, Pnw: non-writing period, Pi: initialization period.
Claims (12)
それぞれ前記複数の走査線に一対一で接続された複数のシフトレジスタと、前記複数のシフトレジスタとともに縦続接続されたダミーシフトレジスタと、を有する走査線ドライバと、を備え、
前記複数のシフトレジスタ及び前記ダミーシフトレジスタは、それぞれ同一のチャネル型の複数の薄膜トランジスタで構成され、
第１走査期間に、
前記ダミーシフトレジスタの１段前のシフトレジスタである第１シフトレジスタは、走査信号を対応する走査線及び前記ダミーシフトレジスタにそれぞれ出力し、
前記第１走査期間に続く第１走査停止期間に、
全てのシフトレジスタは、全ての走査線を電気的にフローティング状態とし、
前記ダミーシフトレジスタは、入力された前記走査信号を保持し、
前記第１走査停止期間が終了する直前に、
前記ダミーシフトレジスタは、前記走査信号を前記ダミーシフトレジスタの１段後のシフトレジスタである第２シフトレジスタに出力し、
前記第１走査停止期間に続く第２走査期間に、
前記第２シフトレジスタは、走査信号を対応する走査線に出力する、
表示装置。 A plurality of scan lines;
A scanning line driver having a plurality of shift registers connected to the plurality of scanning lines on a one-to-one basis and a dummy shift register connected in cascade with the plurality of shift registers,
Each of the plurality of shift registers and the dummy shift register includes a plurality of thin film transistors of the same channel type,
During the first scanning period,
The first shift register, which is a shift register one stage before the dummy shift register, outputs a scanning signal to the corresponding scanning line and the dummy shift register, respectively.
In a first scan stop period following the first scan period,
All shift registers have all scan lines electrically floating,
The dummy shift register holds the input scanning signal,
Immediately before the end of the first scanning stop period,
The dummy shift register outputs the scanning signal to a second shift register which is a shift register after one stage of the dummy shift register,
In a second scanning period following the first scanning stop period,
The second shift register outputs a scanning signal to a corresponding scanning line;
Display device.
それぞれ前記複数の走査線に一対一で接続された複数のシフトレジスタと、前記複数のシフトレジスタとともに縦続接続されたダミーシフトレジスタと、を有する走査線ドライバと、を備え、
前記複数のシフトレジスタ及び前記ダミーシフトレジスタは、それぞれ、第１スイッチと、前記第１スイッチに走査信号を与えるのかどうか切替える第２スイッチと、を有し、
前記複数のシフトレジスタは、それぞれ、前記第１スイッチにリセット信号を与えるのかどうか切替える第３スイッチをさらに有し、
前記第１スイッチ、前記第２スイッチ、及び前記第３スイッチは、それぞれ同一のチャネル型の薄膜トランジスタで構成され、
第１走査期間に、
前記ダミーシフトレジスタの１段前のシフトレジスタである第１シフトレジスタにおいて、前記第１スイッチは入力された第１極性の第１走査信号により導通状態に切替えられ前記第１極性の第２走査信号を対応する走査線及び前記ダミーシフトレジスタにそれぞれ出力し、
全てのシフトレジスタの前記第３スイッチのゲートに前記第１極性とは逆の極性である第２極性の信号が入力されることで各々の前記第３スイッチは非導通状態に切替えられ、
前記第１走査期間に続く第１走査停止期間に、
前記全てのシフトレジスタの前記第３スイッチのゲートに前記第１極性の信号が入力されることで各々の前記第３スイッチは導通状態に切替えられ前記第１極性とは逆の極性である第２極性の前記リセット信号を前記全てのシフトレジスタの前記第１スイッチのゲートに出力し、前記全てのシフトレジスタの前記第１スイッチを非導通状態に切替え、全ての走査線を電気的にフローティング状態とし、
前記ダミーシフトレジスタは、前記第１極性の第２走査信号を保持し、前記第１走査停止期間が終了する直前に保持した前記第１極性の第２走査信号に基づいて前記第１極性の第３走査信号を前記ダミーシフトレジスタの１段後のシフトレジスタである第２シフトレジスタに出力し、
前記第２シフトレジスタは、前記第１走査停止期間が終了する直前に、前記第２スイッチは前記ダミーシフトレジスタから入力された前記第１極性の第３走査信号により導通状態に切替えられ前記第１極性の第３走査信号を前記第１スイッチのゲートに出力し、
前記第１走査停止期間に続く第２走査期間に、
前記第２シフトレジスタにおいて、前記第１スイッチは導通状態に切替えられ前記第１極性の第４走査信号を対応する走査線に出力する、
表示装置。 A plurality of scan lines;
A scanning line driver having a plurality of shift registers connected to the plurality of scanning lines on a one-to-one basis and a dummy shift register connected in cascade with the plurality of shift registers,
Each of the plurality of shift registers and the dummy shift register includes a first switch and a second switch that switches whether to apply a scanning signal to the first switch,
Each of the plurality of shift registers further includes a third switch that switches whether to apply a reset signal to the first switch;
Each of the first switch, the second switch, and the third switch is composed of the same channel type thin film transistor,
During the first scanning period,
In the first shift register, which is a shift register one stage before the dummy shift register, the first switch is switched to a conductive state by the input first scan signal having the first polarity, and the second scan signal having the first polarity. Are respectively output to the corresponding scanning line and the dummy shift register,
Each of the third switches is switched to a non-conductive state by inputting a signal of the second polarity that is opposite to the first polarity to the gates of the third switches of all the shift registers.
In a first scan stop period following the first scan period,
When the signal of the first polarity is input to the gates of the third switches of all the shift registers, each of the third switches is switched to a conductive state, and the second polarity is opposite to the first polarity. The reset signal of polarity is output to the gates of the first switches of all the shift registers, the first switches of all the shift registers are switched to a non-conductive state, and all the scanning lines are set in an electrically floating state. ,
The dummy shift register holds the second scan signal of the first polarity, and the first polarity of the second shift signal is held based on the second scan signal of the first polarity held immediately before the end of the first scan stop period. 3 scan signals are output to a second shift register which is a shift register after one stage of the dummy shift register,
In the second shift register, immediately before the end of the first scan stop period, the second switch is switched to a conductive state by the third scan signal having the first polarity input from the dummy shift register. Outputting a third scanning signal of polarity to the gate of the first switch;
In a second scanning period following the first scanning stop period,
In the second shift register, the first switch is switched to a conductive state and outputs the fourth scan signal having the first polarity to the corresponding scan line.
Display device.
前記第２極性のリセット信号を前記全てのシフトレジスタの前記第１スイッチのゲートに出力した際、各々の前記シフトレジスタの前記第１スイッチにおいて、前記ゲートの前記第２極性の電圧の絶対値は、前記ソースの前記第２極性の電圧の絶対値より大きい、
請求項２に記載の表示装置。 The first switch of each shift register has a source connected to the corresponding scan line;
When the reset signal of the second polarity is output to the gates of the first switches of all the shift registers, the absolute value of the voltage of the second polarity of the gates in the first switches of the shift registers is Greater than the absolute value of the voltage of the second polarity of the source,
The display device according to claim 2.
前記表示領域の外側の領域であり前記走査線ドライバが位置する非表示領域と、
前記表示領域に位置した検出電極と、検出部と、を有するセンサと、をさらに備え、
前記検出部は、前記第１走査停止期間に前記検出電極からセンサ信号を読取る、
請求項１又は２に記載の表示装置。 A display area in which the plurality of scanning lines extend;
A non-display area that is an area outside the display area and in which the scanning line driver is located;
A sensor having a detection electrode located in the display area and a detection unit;
The detector reads a sensor signal from the detection electrode during the first scanning stop period;
The display device according to claim 1.
それぞれ前記複数の走査線に一対一で接続された複数のシフトレジスタを有する走査線ドライバであって、前記複数のシフトレジスタは縦続接続された、前記走査線ドライバと、を備え、
前記複数のシフトレジスタは、それぞれ同一のチャネル型の複数の薄膜トランジスタで構成され、
画像を表示する表示期間に、
全てのシフトレジスタは、前記複数の走査線を駆動し、
前記表示期間から外れた非表示期間における書込み期間に、
前記全てのシフトレジスタは、前記全ての走査線を駆動し、
前記非表示期間において前記書込み期間に続く非書込み期間に、
前記全てのシフトレジスタは、前記全ての走査線を電気的にフローティング状態とする、
表示装置。 A plurality of scan lines;
A scanning line driver having a plurality of shift registers respectively connected to the plurality of scanning lines on a one-to-one basis, wherein the plurality of shift registers are connected in cascade, and
Each of the plurality of shift registers includes a plurality of thin film transistors of the same channel type,
During the display period for displaying images,
All shift registers drive the plurality of scan lines,
In the writing period in the non-display period outside the display period,
All the shift registers drive all the scan lines;
In the non-writing period following the writing period in the non-display period,
All the shift registers are configured to electrically float all the scan lines;
Display device.
それぞれ前記複数の走査線に一対一で接続された複数のシフトレジスタを有する走査線ドライバであって、前記複数のシフトレジスタは縦続接続された、前記走査線ドライバと、を備え、
前記複数のシフトレジスタは、それぞれ、第１スイッチと、前記第１スイッチに走査信号を与えるのかどうか切替える第２スイッチと、前記第１スイッチに制御信号を与えるのかどうか切替える第４スイッチを有し、
前記第１スイッチ、前記第２スイッチ、及び前記第４スイッチは、それぞれ同一のチャネル型の薄膜トランジスタで構成され、
画像を表示する表示期間に、
各々の前記シフトレジスタにおいて、前記第２スイッチのゲートに１段前の前記シフトレジスタから第１極性の前記走査信号が入力されることで前記第２スイッチは導通状態に切替えられ前記走査信号を前記第１スイッチのゲートに出力し、前記第１スイッチは導通状態に切替えられ前記第１極性の走査信号を対応する走査線及び１段後の前記シフトレジスタにそれぞれ出力し、
前記表示期間から外れた非表示期間における書込み期間に、
前記全てのシフトレジスタの前記第４スイッチのゲートに前記第１極性の信号が入力されることで各々の前記第４スイッチは導通状態に切替えられ前記第１極性の制御信号を各々の前記第１スイッチのゲートに出力し、全ての第１スイッチは導通状態に切替えられ前記走査信号を全ての走査線に出力し、
前記非表示期間において前記書込み期間に続く非書込み期間に、
前記全てのシフトレジスタの各々の前記第４スイッチは前記導通状態に保持され前記第１極性とは逆の極性である第２極性の制御信号を各々の前記第１スイッチのゲートに出力し、前記全ての第１スイッチを非導通状態に切替え、前記全ての走査線を電気的にフローティング状態とする、
表示装置。 A plurality of scan lines;
A scanning line driver having a plurality of shift registers respectively connected to the plurality of scanning lines on a one-to-one basis, wherein the plurality of shift registers are connected in cascade, and
Each of the plurality of shift registers includes a first switch, a second switch that switches whether to apply a scanning signal to the first switch, and a fourth switch that switches whether to supply a control signal to the first switch,
Each of the first switch, the second switch, and the fourth switch is composed of the same channel type thin film transistor,
During the display period for displaying images,
In each of the shift registers, when the scanning signal having the first polarity is input to the gate of the second switch from the previous shift register, the second switch is switched to a conductive state, and the scanning signal is converted to the scanning signal. Output to the gate of the first switch, the first switch is switched to the conductive state, and the scanning signal of the first polarity is output to the corresponding scanning line and the shift register after one stage,
In the writing period in the non-display period outside the display period,
When the first polarity signal is input to the gates of the fourth switches of all the shift registers, each of the fourth switches is switched to a conductive state, and the first polarity control signal is sent to each of the first switches. Output to the gates of the switches, all the first switches are switched to the conductive state, the scanning signal is output to all the scanning lines,
In the non-writing period following the writing period in the non-display period,
The fourth switch of each of all the shift registers is held in the conductive state and outputs a control signal having a second polarity that is opposite to the first polarity to the gate of each of the first switches, All the first switches are switched to a non-conductive state, and all the scanning lines are electrically floating.
Display device.
複数の画素スイッチであって、各々の前記画素スイッチは対応する単個の走査線及び対応する単個の信号線にそれぞれ接続され前記複数のスイッチと同一のチャネル型の薄膜トランジスタで構成される、前記複数の画素スイッチと、
それぞれ前記複数の画素スイッチに一対一で接続された複数の画素電極と、
共通電極と、
前記複数の信号線に接続された信号線ドライバと、
前記共通電極に接続された共通電極ドライバと、を備え、
前記書込み期間に、
前記走査線ドライバは、前記第１極性の走査信号を前記全ての走査線に出力し、全ての画素スイッチを導通状態に切替え、
前記共通電極ドライバは、前記共通電極にコモン電圧を与え、
前記信号線ドライバは、全ての信号線及び前記全ての画素スイッチを介して全ての画素電極に前記コモン電圧を与え、
前記全ての画素電極に前記コモン電圧を与えた後、前記走査線ドライバは、前記第２極性の走査信号を前記全ての走査線に出力し、前記全ての画素スイッチを非導通状態に切替える、
請求項６に記載の表示装置。 Multiple signal lines,
A plurality of pixel switches, wherein each of the pixel switches is connected to a corresponding single scanning line and a corresponding single signal line, and is configured by the same channel type thin film transistor as the plurality of switches. A plurality of pixel switches;
A plurality of pixel electrodes respectively connected to the plurality of pixel switches on a one-to-one basis;
A common electrode;
A signal line driver connected to the plurality of signal lines;
A common electrode driver connected to the common electrode,
In the writing period,
The scanning line driver outputs the scanning signal having the first polarity to all the scanning lines, and switches all pixel switches to a conductive state.
The common electrode driver applies a common voltage to the common electrode;
The signal line driver applies the common voltage to all the pixel electrodes via all the signal lines and all the pixel switches,
After applying the common voltage to all the pixel electrodes, the scanning line driver outputs the scanning signal having the second polarity to all the scanning lines, and switches all the pixel switches to a non-conductive state.
The display device according to claim 6.
前記全てのシフトレジスタの前記第４スイッチのゲートに前記第１極性の信号が入力されることで各々の前記第４スイッチは導通状態に切替えられ前記第２極性の制御信号を各々の前記第１スイッチのゲートに出力し前記全ての第１スイッチを非導通状態に切替える、
請求項６に記載の表示装置。 In the reset period immediately before the writing period in the non-display period,
When the first polarity signal is input to the gates of the fourth switches of all the shift registers, each of the fourth switches is switched to a conductive state, and the second polarity control signal is sent to each of the first switches. Output to the gate of the switch to switch all the first switches to the non-conductive state;
The display device according to claim 6.
前記書込み期間及び前記非書込み期間に、
前記全てのシフトレジスタの各々の前記第５スイッチのゲートに前記第２極性の信号が入力されることで各々の前記第５スイッチは非導通状態に切替えられ、
前記非表示期間において前記非書込み期間に続く初期化期間に、
前記全てのシフトレジスタの各々の前記第４スイッチは前記導通状態に保持され０Ｖの電圧値を有する前記制御信号を各々の前記第１スイッチのゲートに出力し、
前記全てのシフトレジスタの各々の前記第５スイッチのゲートに前記第１極性の信号が入力され、各々の前記第５スイッチは導通状態に切替えられ０Ｖの電圧値を有する初期化信号を前記全ての走査線に出力する、
請求項６に記載の表示装置。 Each of the plurality of shift registers further includes a fifth switch that is connected to a corresponding single scanning line and includes a channel-type thin film transistor that is the same as the plurality of switches.
In the writing period and the non-writing period,
Each of the fifth switches is switched to a non-conductive state by inputting the second polarity signal to the gate of the fifth switch of each of all the shift registers.
In the initialization period following the non-writing period in the non-display period,
The fourth switch of each of all the shift registers is held in the conductive state and outputs the control signal having a voltage value of 0V to the gate of each of the first switches,
The first polarity signal is input to the gate of the fifth switch of each of all the shift registers, each of the fifth switches is switched to a conductive state, and an initialization signal having a voltage value of 0V is transmitted to all of the shift registers. Output to the scan line,
The display device according to claim 6.
前記表示領域の外側の領域であり前記走査線ドライバが位置する非表示領域と、
前記表示領域に位置した検出電極と、検出部と、を有するセンサと、をさらに備え、
前記検出部は、前記非書込み期間に前記検出電極からセンサ信号を読取る、
請求項５又は６に記載の表示装置。 A display area in which the plurality of scanning lines extend;
A non-display area that is an area outside the display area and in which the scanning line driver is located;
A sensor having a detection electrode located in the display area and a detection unit;
The detector reads a sensor signal from the detection electrode in the non-writing period;
The display device according to claim 5 or 6.
請求項５又は６に記載の表示装置。 The non-display period is a period during which black is displayed.
The display device according to claim 5 or 6.
請求項５又は６に記載の表示装置。 The plurality of shift registers are classified into regular shift registers connected to the scanning lines and dummy shift registers not connected to the scanning lines.
The display device according to claim 5 or 6.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017156615A JP2019035842A (en) | 2017-08-14 | 2017-08-14 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017156615A JP2019035842A (en) | 2017-08-14 | 2017-08-14 | Display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113228146A (en) * | 2019-11-20 | 2021-08-06 | 京东方科技集团股份有限公司 | Display substrate, manufacturing method thereof and display device |
-
2017
- 2017-08-14 JP JP2017156615A patent/JP2019035842A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113228146A (en) * | 2019-11-20 | 2021-08-06 | 京东方科技集团股份有限公司 | Display substrate, manufacturing method thereof and display device |
| CN113228146B (en) * | 2019-11-20 | 2024-03-22 | 京东方科技集团股份有限公司 | Display substrate, manufacturing method thereof and display device |
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