JP2019029737A - 振動デバイス、電子機器及び移動体 - Google Patents

Abstract

【課題】２つの発振子の発振周波数を適切に温度補償することが可能な振動デバイス、電子機器及び移動体を提供すること。【解決手段】振動デバイス５０は、基準クロック信号を生成するための第１の発振子ＸＴＡＬ１と、基準クロック信号に基づいて周波数が調整される第１のクロック信号を生成するための第２の発振子ＸＴＡＬ２と、第１の発振子ＸＴＡＬ１の発振周波数の温度補償用の温度センサー１４を備える回路装置１０と、を含む。回路装置１０の基板に直交する方向での平面視において、第１の発振子ＸＴＡＬ１と温度センサー１４とが重なるように温度センサー１４が回路装置１０に配置される。【選択図】 図１

Description

本発明は、振動デバイス、電子機器及び移動体等に関する。

圧電振動子などの発振子を発振させてクロック信号を生成する振動デバイスでは、発振子の発振周波数を高精度化する要求がある。高精度化の手法として、発振周波数の温度特性を、検出温度に基づいて補償する手法が知られている。

振動デバイスの一例として、特許文献１には、２つの水晶発振器を用いて時間デジタル変換を実現する従来技術が開示されている。この特許文献１の従来技術では、２つの水晶発振器を用いて第１、第２のクロック信号（クロックパルス）を生成し、エッジ一致検出回路が、第１、第２のクロック信号の立ち下がりエッジが相互に一致する同期点を検出する。そして同期点が検出された場合に、同期カウンターが第１、第２のクロック信号に同期してカウント処理を開始し、カウント処理の結果に基づいて、スタートパルスからストップパルスまでの未知時間を算出する時間測定を行う。

特開平５−０８７９５４号公報

特許文献１の従来技術では、第１、第２のクロック信号を生成する２つの水晶発振器の各々が、それぞれ独立に発振する水晶発振器で実現されるため、適切な温度補償ができないおそれがある。２つの水晶発振器の発振周波数は時間デジタル変換の性能（例えば時間の測定精度や、時間分解能）に影響するため、２つの水晶発振器の発振周波数が適切に温度補償されることが望ましい。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、基準クロック信号を生成するための第１の発振子と、前記基準クロック信号に基づいて周波数が調整される第１のクロック信号を生成するための第２の発振子と、前記第１の発振子の発振周波数の温度補償用の温度センサーを備える回路装置と、を含み、前記回路装置の基板に直交する方向での平面視において、前記第１の発振子と前記温度センサーとが重なるように前記温度センサーが前記回路装置に配置される振動デバイスに関係する。

本発明の一態様によれば、平面視において第１の発振子と温度センサーとが重なるように温度センサーが回路装置に配置されることで、温度センサーが第１の発振子の温度を適切に検出できるようになる。これにより、温度センサーにより検出された温度に基づいて第１の発振子の発振周波数を高精度に温度補償できるようになる。そして、本発明の一態様では、第１の発振子を用いて生成される基準クロック信号に基づいて、第２の発振子を用いて生成される第１のクロック信号の周波数が調整される。基準クロック信号の周波数は温度補償されているので、結果的に、第１のクロック信号の周波数が高精度に温度補償された場合と同様な状態が得られる。このようにして、第１、第２の発振子の発振周波数を適切に温度補償することが可能になる。例えば、回路装置が行う処理の高性能化等を図ることが可能となる。

また本発明の一態様では、前記第１の発振子は、第１の支持部により前記回路装置に支持され、前記第２の発振子は、第２の支持部により前記回路装置に支持されてもよい。

このようにすれば、第１、第２の発振子が、各々、第１、第２の支持部により回路装置に支持される構造となる。従って、処理回路の処理の高性能化等を図りながら、第１、第２の発振子と回路装置をコンパクトに収容可能な小型の振動デバイス等の提供が可能になる。また、第１の支持部の高さを低くした場合には、温度センサーと第１の発振子との間の距離が短くなり、第１の発振子の温度を高精度に測定できるようになる。

また本発明の一態様では、前記第１の支持部は、前記第１の発振子の一方側電極の端子電極と前記回路装置の第１の端子とを電気的に接続し、前記第２の支持部は、前記第２の発振子の一方側電極の端子電極と前記回路装置の第２の端子とを電気的に接続してもよい。

このようにすれば、第１の発振子を回路装置により支持するための第１の支持部を活用して、回路装置の第１の発振回路に接続される第１の端子を、第１の発振子の一方側電極の端子電極に電気的に接続できるようになる。また、第２の発振子を回路装置により支持するための第２の支持部を活用して、回路装置の第２の発振回路に接続される第２の端子を、第２の発振子の一方側電極の端子電極に電気的に接続できるようになる。

また本発明の一態様では、前記第１の支持部及び前記第２の支持部は、導電性のバンプであってもよい。

このようにすれば、第１の発振子が導電性のバンプにより回路装置に支持される。バンプ接続を用いることで、第１の発振子の基板と回路装置の基板との間の距離を非常に近くできる。これにより、平面視において第１の発振子に重なるように配置される温度センサーにより第１の発振子の温度を高精度に測定できるようになる。

また本発明の一態様では、前記平面視において、前記第１の発振子及び前記第２の発振子の面積は、前記回路装置の面積より小さくてもよい。

このようにすれば、平面視において第１の発振子及び第２の発振子の全体が回路装置に重なるように、第１の発振子及び第２の発振子を回路装置により支持することが可能になる。これにより、回路装置が行う処理の高性能化等を図りながら、平面視における振動デバイスのサイズをコンパクトにできる。

また本発明の一態様では、振動デバイスは、前記基準クロック信号に基づいて周波数が調整される第２のクロック信号を生成するための第３の発振子を含んでもよい。

このようにすれば、基準クロック信号の周波数は温度補償されているので、結果的に、第１、第２のクロック信号の周波数が高精度に温度補償された場合と同様な状態が得られる。このようにして、第１、第２、第３の発振子の発振周波数を適切に温度補償することが可能になる。例えば、第１、第２のクロック信号を用いて回路装置が行う処理の高性能化等を図ることが可能となる。

また本発明の一態様では、前記回路装置は、前記基準クロック信号と前記第１のクロック信号の位相同期を行う第１のＰＬＬ回路と、前記基準クロック信号と前記第２のクロック信号の位相同期を行う第２のＰＬＬ回路と、を含んでもよい。

このように第１、第２のＰＬＬ回路を用いて位相同期を行うことで、１つのＰＬＬ回路により第１、第２のクロック信号の位相同期を行う場合に比べて、位相同期の頻度を高めることが可能になり、第１、第２のクロック信号を用いた時間デジタル変換の高性能化を実現できるようになる。

また本発明の一態様では、前記回路装置は、前記第１のクロック信号と前記第２のクロック信号に基づいて、時間をデジタル値に変換する時間デジタル変換回路を含んでもよい。

このようにすれば、第１、第２のクロック信号を用いた高精度の時間デジタル変換処理を実現できるようになる。本発明の一態様では、第１、第２のクロック信号の温度特性が低減されているので、時間デジタル変換処理の高精度化を図ることができる。

また本発明の一態様では、前記回路装置は、前記基準クロック信号と前記第１のクロック信号に基づいて、時間をデジタル値に変換する時間デジタル変換回路を含んでもよい。

このようにすれば、基準クロック信号及び第１のクロック信号を用いた高精度の時間デジタル変換処理を実現できるようになる。本発明の一態様では、基準クロック信号が高精度に温度補償され、基準クロック信号に基づいて調整される第１のクロック信号の温度特性が低減されているので、時間デジタル変換処理の高精度化を図ることができる。

また本発明の一態様では、前記回路装置は、前記第１の発振子を用いて前記基準クロック信号を生成するための第１の発振回路と、前記第２の発振子を用いて前記第１のクロック信号を生成するための第２の発振回路と、を含み、前記平面視において、前記第１の発振子と前記温度センサーとが重なると共に前記第１の発振子と前記第１の発振回路とが重なるように配置され、前記平面視において、前記第２の発振子と前記第２の発振回路とが重なるように配置されてもよい。

このようにすれば、第１の発振回路と第１の発振子をショートパスの接続経路で接続できる。また第２の発振回路と第２の発振子をショートパスの接続経路で接続できる。これにより、これらの接続経路での余分な寄生抵抗や寄生容量を低減できる。従ってこれらの寄生抵抗や寄生容量を原因とする性能の劣化を防止でき、高精度な発振器等の実現が可能になる。

また本発明の一態様では、前記回路装置は、前記第１のクロック信号を前記時間デジタル変換回路に供給する第１の信号線と、前記第２のクロック信号を前記時間デジタル変換回路に供給する第２の信号線と、を含み、前記第１の信号線と前記第２の信号線の間に第１のシールド線が配線されてもよい。

このようにすれば、第１、第２のクロック信号の一方のクロック信号のクロックノイズ等が他方のクロック信号に与える悪影響を第１のシールド線により低減でき、第１、第２のクロック信号を用いた時間デジタル変換の高性能化を実現できるようになる。

また本発明の一態様では、前記回路装置は、第２のシールド線と第３のシールド線とを含み、前記第１の信号線は、前記第２のシールド線と前記第１のシールド線との間に配置され、前記第２の信号線は、前記第３のシールド線と前記第１のシールド線との間に配置されてもよい。

このようにすれば、クロックノイズ以外のノイズが第１のクロック信号に与える悪影響については第２のシールド線により低減でき、クロックノイズ以外のノイズが第２のクロック信号に与える悪影響については第３のシールド線により低減できるため、時間デジタル変換の高性能化を図れる。

また本発明の体の態様は、上記のいずれかに記載の振動デバイスを含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の振動デバイスを含む移動体に関係する。

本実施形態の振動デバイスの構成例を示す平面図。 本実施形態の振動デバイスの構成例を示す斜視図。 複数の発振子を支持部により回路装置に支持させる構成の説明図。 バンプ接続の詳細例を説明する断面図。 回路装置のレイアウト配置例。 本実施形態の回路装置、振動デバイスの構成例。 発振信号の発振周波数の制御の説明図。 時間デジタル変換の例を説明する信号波形図。 時間デジタル変換の具体方式を説明する信号波形図。 回路装置、振動デバイスの第１の詳細な構成例。 回路装置、振動デバイスの第２の詳細な構成例。 詳細な構成例の時間デジタル変換を説明する信号波形図。 温度センサーの詳細な構成例。 発振回路の第１の構成例。 発振回路の第２の構成例。 シールド線の配線手法の説明図。 本実施形態の変形例。 電子機器の構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．振動デバイス
図１、図２に本実施形態の振動デバイス５０の構成例を示す。図１は、振動デバイス５０を上側から見た平面図であり、図２は斜め上側から見た斜視図である。振動デバイス５０は、発振子ＸＴＡＬ１、ＸＴＡＬ２（第１、第２の発振子）と回路装置１０を含む。また発振子ＸＴＡＬ３（第３の発振子）を更に含むことができる。なお図１、図２は振動デバイス５０に３つの発振子が設けられる構成例であるが、本実施形態はこれに限定されず、発振子の個数は２つでもよいし、４つ以上であってもよい。

本実施形態では、回路装置１０から発振子ＸＴＡＬ１〜ＸＴＡＬ３へと向かう方向を上方向として、その反対方向を下方向としている。例えば振動デバイス５０のパッケージ５２の蓋部側が上方向側であり、底部側が下方向側である。図１、図２において方向ＤＲ３（第３の方向）は下方向であり、振動デバイス５０が有する回路装置１０（半導体チップ）の基板（半導体基板）に直交（交差）する方向である。方向ＤＲ１、ＤＲ２（第１、第２の方向）は方向ＤＲ３に直交する方向であり、方向ＤＲ１とＤＲ２は互いに直交する。方向ＤＲ１は振動デバイス５０のパッケージ５２の第１の辺に沿った方向であり、方向ＤＲ２はパッケージ５２の第１の辺に直交する第２の辺に沿った方向である。

振動デバイス５０はパッケージ５２を有し、パッケージ５２は、箱状のベース部５３と枠部５４（囲繞部）を有する。枠部５４の上面には不図示の蓋部が接合される。パッケージ５２のベース部５３には凹部が設けられ、凹部により形成される収容空間Ｓに、発振子ＸＴＡＬ１〜ＸＴＡＬ３と回路装置１０が、蓋部により気密封止されて収容される。

パッケージ５２の枠部５４の内側周縁部には、段差部６０、６３、６６が設けられる。ベース部５３の凹部は、内底面と段差部６０、６３、６６の二段構造（ロフト構造）となっており、内底面に回路装置１０が実装される。回路装置１０は、例えば集積回路装置（半導体チップ）である。段差部６０、６３、６６の各々には、電極６１、６４、６７などの複数の電極が形成されている。電極６１、６４、６７は、ボンディングワイヤー６２、６５、６８を介して回路装置１０の対応する端子（パッド）に電気的に接続される。電極６１、６４、６７は、パッケージ５２の内部配線等を介して、パッケージ５２の外底面（外側底面）に設けられた外部接続端子に電気的に接続される。これにより回路装置１０の端子が対応する外部接続端子に電気的に接続されるようになる。

発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は、例えば水晶振動片などの振動片（圧電振動片）により実現される。例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現される。但し本実施形態の発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は、これに限定されず、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。

発振子ＸＴＡＬ１は、基板ＰＳ１（圧電基板）と下部電極ＥＤ１（広義には一方側電極。不図示）と上部電極ＥＵ１（広義には他方側電極）とを有する。基板ＰＳ１は水晶などの圧電材料で形成された平板状の基板である。上部電極ＥＵ１（表面電極）は基板ＰＳ１の上面（第１の主面）に形成され、下部電極ＥＤ１（裏面電極）は基板ＰＳ１の下面（第２の主面）に形成される。上部電極ＥＵ１は、矩形状（略矩形状）の励振電極ＸＵ１と、矩形状（略矩形状）の端子電極ＴＵ１と、励振電極ＸＵ１と端子電極ＴＵ１を接続する接続電極を有する。下部電極ＥＤ１も、不図示の励振電極ＸＤ１と端子電極ＴＤ１と接続電極を有する。上部電極ＥＵ１の励振電極ＸＵ１は、下部電極ＥＤ１の励振電極ＸＤ１と基板ＰＳ１を挟んで対向するように設けられる。上部電極ＥＵ１の端子電極ＴＵ１は、下部電極ＥＤ１の端子電極ＴＤ１と基板ＰＳ１を挟んで対向するように設けられる。そして励振電極ＸＵ１、ＸＤ１間に電圧が印加されることで、厚みすべりによる振動が実現される。この場合、励振電極ＸＵ１、ＸＤ１での基板ＰＳ１の肉厚（方向ＤＲ３での厚さ）が薄くなった構造を採用できる。このように本実施形態の発振子ＸＴＡＬ１は、励振電極ＸＵ１、ＸＤ１のみならず、端子電極ＴＵ１、ＴＤ１や接続電極も基板ＰＳ１に密着（積層、蒸着）して形成された構造となっている。

発振子ＸＴＡＬ２は、基板ＰＳ２と下部電極ＥＤ２（一方側電極）と上部電極ＥＵ２（他方側電極）とを有する。上部電極ＥＵ２は、励振電極ＸＵ２と端子電極ＴＵ２と接続電極を有する。下部電極ＥＤ２は、励振電極ＸＤ２と端子電極ＴＤ２と接続電極を有する。発振子ＸＴＡＬ３は、基板ＰＳ３と下部電極ＥＤ３（一方側電極）と上部電極ＥＵ３（他方側電極）とを有する。上部電極ＥＵ３は、励振電極ＸＵ３と端子電極ＴＵ３と接続電極を有する。下部電極ＥＤ３は、励振電極ＸＤ３と端子電極ＴＤ３と接続電極を有する。これらの発振子ＸＴＡＬ２、ＸＴＡＬ３の電極等の構造は発振子ＸＴＡＬ１と同様であるため、詳細な説明は省略する。なお一方側電極である下部電極ＥＤ１、ＥＤ２、ＥＤ３は、例えば第３の方向側（回路装置側）の電極であり、他方側電極である上部電極ＥＵ１、ＥＵ２、ＥＵ３は、例えば第３の方向（ＤＲ３）と反対方向の第４の方向側の電極である。

本実施形態において、第１の発振子ＸＴＡＬ１は、基準クロック信号を生成するための発振子であり、第２の発振子ＸＴＡＬ２は、基準クロック信号に基づいて周波数が調整される第１のクロック信号を生成するための発振子である。具体的には、基準クロック信号の周波数と第１のクロック信号の周波数との比が所与の比となるように、第１のクロック信号の周波数が調整（制御）される。例えば、回路装置１０がＰＬＬ（Phase Locked Loop）回路を含み、ＰＬＬ回路が、基準クロック信号と第１のクロック信号とが位相同期するように第２の発振子ＸＴＡＬ２の発振周波数を調整する。なお、周波数調整の手法はこれに限定されず、基準クロック信号に基づいて第１のクロック信号の周波数が調整されていればよい。例えば、基準クロック信号に基づいて第１のクロック信号の周波数がＦＬＬ（Frequency Locked Loop）回路により制御されてもよい。また、発振子の発振周波数が調整される場合に限定されず、発振子を用いて生成される第１のクロック信号の周波数が調整されていればよい。

図１、図２に示すように、回路装置１０は、第１の発振子ＸＴＡＬ１の発振周波数の温度補償用の温度センサー１４を含む。具体的には、回路装置１０は、温度センサー１４の出力に基づいて温度補償処理を行う温度補償回路と、その温度補償処理の結果に基づいて基準クロック信号を生成するクロック信号生成回路と、を含む。例えば、温度補償回路がアナログ信号処理による温度補償を行う場合、クロック信号生成回路は、第２の発振子ＸＴＡＬ２を発振させるＶＣＯ（Voltage Controlled Oscillator）で構成できる。或いは、温度補償回路がデジタル信号処理による温度補償を行う場合、クロック信号生成回路は、第２の発振子ＸＴＡＬ２を発振させるＤＣＯ（Digital Controlled Oscillator）で構成できる。ここで、温度補償は基準クロック信号の周波数の温度特性を低減する（例えばキャンセルする）ことである。具体的には、温度センサー１４により検出された温度が変化したときの基準クロック信号の周波数の変化を低減する（例えば基準クロック信号の周波数を一定に保つ）ことである。

そして、回路装置１０の基板（半導体基板）に直交する方向ＤＲ３（基板の厚み方向）での平面視において、第１の発振子ＸＴＡＬ１と温度センサー１４とが重なるように温度センサー１４が回路装置１０に配置される。温度センサー１４の領域は、温度センサーを構成する回路素子（例えばトランジスター、抵抗、又はキャパシター等）が基板に配置される領域である。この温度センサー１４の領域の全部又は一部が、平面視において第１の発振子ＸＴＡＬ１の基板ＰＳ１（圧電基板）に重なる。例えば、温度センサーを構成する回路素子のうち、温度検出に関わる（温度特性を有する電圧を生成する）回路素子が平面視において第１の発振子ＸＴＡＬ１に重なる。例えば温度センサー１４がバンドギャップリファレンス回路である場合、温度特性を有するベース−エミッター間電圧を出力するバイポーラートランジスターが平面視において第１の発振子ＸＴＡＬ１に重なる。

本実施形態によれば、平面視において第１の発振子ＸＴＡＬ１と温度センサー１４とが重なるように温度センサー１４が回路装置１０に配置されることで、温度センサー１４が第１の発振子ＸＴＡＬ１の温度を適切に（正確に）検出できるようになる。これにより、温度センサー１４により検出された温度（温度検出信号）に基づいて第１の発振子ＸＴＡＬ１の発振周波数を高精度に温度補償できるようになる。そして、本実施形態では、第１の発振子ＸＴＡＬ１を用いて生成される基準クロック信号に基づいて、第２の発振子ＸＴＡＬ２を用いて生成される第１のクロック信号の周波数が調整される。基準クロック信号の周波数は温度補償されているので、第１のクロック信号の周波数の温度特性が低減され、結果的に、第１のクロック信号の周波数が高精度に温度補償された場合と同様な状態が得られる。このような高精度な基準クロック信号や第１のクロック信号を用いて、振動デバイス５０が行う処理の高性能化を図ることができる。例えば、後述する時間デジタル変換において基準クロック信号や第１のクロック信号の周波数の精度が性能（時間の測定精度や分解能）に影響するが、本実施形態によれば時間測定の高性能化を図ることができる。

なお、図１、図２では、温度センサー１４が第１の発振子ＸＴＡＬ１の接続電極の下に配置される場合を図示しているが、温度センサー１４の配置位置はこれに限定されない。例えば、温度センサー１４の少なくとも一部（全部又は一部）と第１の発振子ＸＴＡＬ１の励振電極ＸＵ１（ＸＤ１）とが平面視において重なるように、温度センサー１４が回路装置１０に配置されてもよい。このようにすれば、第１の発振子ＸＴＡＬ１の基板ＰＳ１のうち振動する部分である励振電極ＸＵ１（ＸＤ１）の部分と温度センサー１４とを近づけることが可能になる。これにより、温度補償を更に高精度化できる可能性がある。

また本実施形態では、振動デバイス５０は、基準クロック信号に基づいて周波数が調整される第２のクロック信号を生成するための第３の発振子ＸＴＡＬ３を含むことができる。第１のクロック信号と第２のクロック信号は、例えば互いに異なる周波数のクロック信号である。

このようにすれば、第１の発振子ＸＴＡＬ１を用いて生成される基準クロック信号に基づいて、第２の発振子ＸＴＡＬ２を用いて生成される第１のクロック信号の周波数と第３の発振子ＸＴＡＬ３を用いて生成される第２のクロック信号の周波数とが調整される。基準クロック信号の周波数は温度補償されているので、第１、第２のクロック信号の周波数の温度特性が低減され、結果的に、第１、第２のクロック信号の周波数が高精度に温度補償された場合と同様な状態が得られる。このような高精度な第１、第２のクロック信号を用いて、振動デバイス５０が行う処理の高性能化を図ることができる。例えば、後述する時間デジタル変換において第１、第２のクロック信号の周波数差を分解能として時間を測定することが可能である。この場合、第１、第２のクロック信号が高精度化されることで周波数差が正確になり、時間測定の高性能化を図ることができる。

また本実施形態では、平面視において、第１の発振子ＸＴＡＬ１及び第２の発振子ＸＴＡＬ２の面積は、回路装置１０の面積より小さい。第１の発振子ＸＴＡＬ１及び第２の発振子ＸＴＡＬ２の面積は、平面視における第１の発振子ＸＴＡＬ１の基板ＰＳ１の面積と第２の発振子ＸＴＡＬ２の基板ＰＳ２の面積とを合わせた面積である。回路装置１０の面積は、平面視における回路装置１０の基板の面積である。

このようにすれば、平面視において発振子ＸＴＡＬ１、ＸＴＡＬ２の全体が回路装置１０の基板に重なるように、発振子ＸＴＡＬ１、ＸＴＡＬ２を回路装置１０の基板により支持することが可能になる。これにより、振動デバイス５０が行う処理の高性能化等を図りながら、平面視におけるパッケージ５２のサイズをコンパクトにできる。即ち、発振子ＸＴＡＬ１、ＸＴＡＬ２と回路装置１０を平面視においてパッケージ５２内にコンパクトに収容可能になる。なお、更に具体的には、平面視において、第１の発振子ＸＴＡＬ１、第２の発振子ＸＴＡＬ２及び第３の発振子ＸＴＡＬ３の面積は、回路装置１０の面積より小さい。このようにすれば、振動デバイス５０が３つの発振子を含む場合において、発振子ＸＴＡＬ１〜ＸＴＡＬ３と回路装置１０を平面視においてパッケージ５２内にコンパクトに収容可能になる。

また本実施形態では、回路装置１０は、第１の発振子ＸＴＡＬ１を用いて基準クロック信号を生成するための第１の発振回路１０１と、第２の発振子ＸＴＡＬ２を用いて第１のクロック信号を生成するための第２の発振回路１０２と、を含む。そして、回路装置１０の基板に直交する方向（ＤＲ３）での平面視において、第１の発振子ＸＴＡＬ１と温度センサー１４とが重なると共に第１の発振子ＸＴＡＬ１と第１の発振回路１０１とが重なるように配置される。また平面視において、第２の発振子ＸＴＡＬ２と第２の発振回路１０２とが重なるように配置される。なお、平面視において第１の発振回路１０１の少なくとも一部が第１の発振子ＸＴＡＬ１に重なっていればよい。また、平面視において第２の発振回路１０２の少なくとも一部が第２の発振子ＸＴＡＬ２に重なっていればよい。

このようにすれば、第１の発振子ＸＴＡＬ１の発振周波数の温度補償を高精度化しながら、第１の発振回路１０１を端子Ｐ１の近くに配置し、第２の発振回路１０２を端子Ｐ３の近くに配置できる。これにより発振回路１０１、１０２と発振子ＸＴＡＬ１、ＸＴＡＬ２をショートパスの接続経路で接続できるため、当該接続経路での余分な寄生抵抗や寄生容量を低減できる。従ってこれらの寄生抵抗や寄生容量を原因とする性能の劣化を防止でき、高精度な発振器等の実現が可能になる。

なお、回路装置１０は、第３の発振子ＸＴＡＬ３を用いて第２のクロック信号を生成するための第３の発振回路１０３を含むことができる。このとき、平面視において第３の発振回路１０３の少なくとも一部が第３の発振子ＸＴＡＬ３に重なっていればよい。以上の場合の発振回路１０１、１０２、１０３は、後述のようなバッファー回路や抵抗、キャパシターなどの回路素子を含むことができる。また、これらに加えて、発振回路用の電源を供給する電源回路（レギュレーター）などを含むことができる。また、本実施形態では、発振子は支持部により回路装置に支持される構成であるが、本発明に係る振動デバイスはこれに限定されず、例えば、発振子がパッケージ５２（例えばロフト構造を有するパッケージのロフト構造）に支持される構成であってもよい。

２．発振子の支持手法
図３は、発振子を支持部により回路装置に支持させる構成の説明図である。図３に示すように、第１の発振子ＸＴＡＬ１は、第１の支持部ＳＭ１により回路装置１０に支持される。同様に、第２の発振子ＸＴＡＬ２は、第２の支持部（不図示）により回路装置１０に支持される。

このような構成により、振動デバイス５０が行う処理の高性能化等を図りながら、発振子ＸＴＡＬ１、ＸＴＡＬ１と回路装置１０をパッケージ５２内にコンパクトに収容可能な小型の振動デバイス５０を実現できるようになる。即ち本実施形態では図３に示すように、回路装置１０の直上に、第１の発振子ＸＴＡＬ１を第１の支持部ＳＭ１により支持すると共に第２の発振子ＸＴＡＬ２を第２の支持部により支持して搭載できる。例えば回路装置１０の基板の側面視において、回路装置の基板と発振子ＸＴＡＬ１、ＸＴＡＬ２とが平行に配置され、且つ、お互いの主面が対向するように実装できる。また第１の支持部ＳＭ１の高さを低くすることで、回路装置１０の基板の主面と第１の発振子ＸＴＡＬ１の主面の間の距離も短くできる。これにより、温度センサー１４と第１の発振子ＸＴＡＬ１（基板ＰＳ１）との間の距離が短くなり、第１の発振子ＸＴＡＬ１の温度を高精度に測定できるようになる。また更に第２の支持部の高さを低くすることで、回路装置１０の基板の主面と発振子ＸＴＡＬ１、ＸＴＡＬ２の主面の間の距離を短くできる。従って、回路装置１０の上方の空間を有効利用して、発振子ＸＴＡＬ１、ＸＴＡＬ２を実装できるようになり、小型の振動デバイス５０の実現が可能になる。なお発振子ＸＴＡＬ３についても第３の支持部により支持して回路装置１０上に実装できる。

また図１、図２に示すように回路装置１０は、第１の発振子ＸＴＡＬ１を発振させる第１の発振回路１０１に接続される端子Ｐ１、Ｐ２と、第２の発振子ＸＴＡＬ２を発振させる第２の発振回路１０２に接続される端子Ｐ３、Ｐ４と、を含む。この場合に図３に示すように第１の支持部ＳＭ１は、回路装置１０の端子Ｐ１（第１の端子）と第１の発振子ＸＴＡＬ１の下部電極ＥＤ１の端子電極ＴＤ１とを電気的に接続することが望ましい。また第２の支持部は、回路装置１０の端子Ｐ３（第２の端子）と第２の発振子ＸＴＡＬ２の下部電極ＥＤ２の端子電極ＴＤ２とを電気的に接続することが望ましい。

このようにすれば、第１の発振子ＸＴＡＬ１を回路装置１０により支持するための第１の支持部ＳＭ１を有効活用して、回路装置１０の第１の発振回路１０１に接続される端子Ｐ１を、第１の発振子ＸＴＡＬ１の下部電極ＥＤ１の端子電極ＴＤ１に電気的に接続できるようになる。また第２の発振子ＸＴＡＬ２を回路装置１０により支持するための第２の支持部を有効活用して、回路装置１０の第２の発振回路１０２に接続される端子Ｐ３を、第２の発振子ＸＴＡＬ２の下部電極ＥＤ２の端子電極ＴＤ２に電気的に接続できるようになる。

一例としては、本実施形態の振動デバイス５０では、後述の図４で説明するように、回路装置１０の端子Ｐ１と第１の発振子ＸＴＡＬ１の下部電極ＥＤ１（ＴＤ１）とがバンプ接続され、回路装置１０の端子Ｐ３と第２の発振子ＸＴＡＬ２の下部電極ＥＤ２（ＴＤ２）とがバンプ接続される。例えば金属バンプ等の導電性のバンプ（図４のＢＭＰ）を用いて、第１の発振回路１０１に接続される端子Ｐ１と、第１の発振子ＸＴＡＬ１の下部電極ＥＤ１とが電気的に接続される。またバンプを用いて、第２の発振回路１０２に接続される端子Ｐ３と、第２の発振子ＸＴＡＬ２の下部電極ＥＤ２とが電気的に接続される。即ち、第１の支持部ＳＭ１及び第２の支持部が、端子Ｐ１、Ｐ３と下部電極ＥＤ１、ＥＤ２を電気的に接続するバンプを利用して実現される。ここでバンプは、端子上に形成された突起状の接続電極である。バンプ接続は、例えば端子同士を向かい合わせて金属突起（導電性突起）であるバンプを介して接続する手法である。バンプ接続は、ワイヤーボンディング接続に比べて、接続長を短くできるなどの利点がある。

このようにすれば、第１の発振子ＸＴＡＬ１がバンプにより回路装置１０の基板に支持される。バンプ接続を用いることで、第１の発振子ＸＴＡＬ１の基板ＰＳ１と回路装置１０の基板との間の距離を非常に近くできる。これにより、第１の発振子ＸＴＡＬ１の下に配置される温度センサー１４により高精度な温度測定が可能になる。ここで、バンプの高さをＨＢＰとする。ＨＢＰは、バンプにより支持される発振子の基板の下面（主面）と回路装置の基板の上面（主面）との間の距離である。また、ロフト構造における発振子の基板の下面と回路装置の基板の上面との間の距離をＨＬＦとする。ロフト構造は、パッケージの底部に回路装置１０を配置すると共にパッケージのロフト部に発振子を配置した構造である。例えば、バンプの高さは、（１／１０）×ＨＬＦ≦ＨＢＰ≦（１／５）×ＨＬＦである。また、バンプが接続されるパッド（回路装置の端子Ｐ１）の一辺の長さをＬＰＤとする。例えば、バンプの高さは、（１／４０）×ＬＰＤ≦ＨＢＰ≦（１／５）×ＬＰＤである。望ましくは、（１／２０）×ＬＰＤ≦ＨＢＰ≦（１／１０）×ＬＰＤである。このように、バンプを用いた場合には回路装置１０と発振子の間の距離を非常に近づけることができる。

また本実施形態によれば、第１の発振子ＸＴＡＬ１の下部電極ＥＤ１と、第１の発振回路１０１に接続される端子Ｐ１とが導電性のバンプを介して電気的に接続される。これにより、第１の発振子ＸＴＡＬ１の下に配置される温度センサー１４から第１の発振子ＸＴＡＬ１までの熱伝導経路の長さが短くなり、第１の発振子ＸＴＡＬ１の温度を高精度に測定できると期待される。例えば、パッケージの底部に回路装置１０を配置し、パッケージのロフト部に発振子を配置した場合、第１の発振回路１０１に接続される端子Ｐ１とパッケージの端子とがボンディングワイヤーにより接続され、パッケージの端子とロフト部の端子とがパッケージ内配線により接続される。このような接続に比べてバンプ接続を用いた場合には、熱伝導経路の長さが非常に短くなる。

なおバンプは、樹脂により形成されたバンプのコアを金属でメッキすることで構成される樹脂コアバンプなどであってもよい。また第１の支持部ＳＭ１及び第２の支持部は、バンプ以外の支持部により実現してもよい。例えば回路装置１０の端子Ｐ１、Ｐ３の場所とは異なる場所に設けられた第１の支持部ＳＭ１及び第２の支持部を用いて、回路装置１０の上方に発振子ＸＴＡＬ１、ＸＴＡＬ２を支持するようにしてもよい。或いは、回路装置１０の端子Ｐ１、Ｐ３の場所に、通常のバンプとは形状及び材質の少なくとも一方が異なる導電性の部材を形成し、当該導電性の部材を第１の支持部ＳＭ１及び第２の支持部として、発振子ＸＴＡＬ１、ＸＴＡＬ２を回路装置１０の上方に支持するようにしてもよい。このように第１の支持部及び第２の支持部の配置や構成については種々の変形実施が可能である。

図４はバンプ接続の詳細例を示す断面図である。なお以下では、適宜に、ＸＴＡＬ１〜ＸＴＡＬ３をＸＴＡＬ、ＥＵ１〜ＥＵ３をＥＵ、ＥＤ１〜ＥＤ３をＥＤ、ＴＵ１〜ＴＵ３をＴＵ、ＴＤ１〜ＴＤ３をＴＤ、ＰＳ１〜ＰＳ３をＰＳ、ＷＲ１〜ＷＲ３をＷＲ、Ｐ１、Ｐ３、Ｐ５をＰＤ、Ｐ２、Ｐ４、Ｐ６をＰＵ、発振回路１０１〜１０３を発振回路１００と記載して説明する。

図４に示すように、回路装置１０の端子ＰＤ（Ｐ１、Ｐ３、Ｐ５）と発振子ＸＴＡＬ（ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３）の下部電極ＥＤ（ＥＤ１、ＥＤ２、ＥＤ３）とが、バンプＢＭＰを介して電気的に接続される。具体的には回路装置１０のパシベーション膜ＰＡＳに、端子ＰＤを露出するための開口（パッド開口）が形成されている。そして端子ＰＤに対して、Ｎｉ／Ｐｄ／Ａｕなどの多層のメッキＭＰＬが形成され、その上にバンプＢＭＰ（Ａｕバンプ）が形成される。このように端子ＰＤとバンプＢＭＰの間にメッキＭＰＬを形成することで、接続強度を向上できる。そして端子ＰＤ上に形成されたバンプＢＭＰは、発振子ＸＴＡＬの下部電極ＥＤの端子電極ＴＤ（ＴＤ１、ＴＤ２、ＴＤ３）に接続される。また端子電極ＴＤの上方の上部電極ＥＵ（ＥＵ１、ＥＵ２、ＥＵ３）の端子電極ＴＵ（ＴＵ１、ＴＵ２、ＴＵ３）に対して、ボンディングワイヤーＷＲ（ＷＲ１、ＷＲ２、ＷＲ３）の一端が接続され、ボンディングワイヤーＷＲの他端が、回路装置１０の端子ＰＵ（Ｐ２、Ｐ４、Ｐ６）に接続される。例えば図１、図２に示すように、ボンディングワイヤーＷＲ１、ＷＲ２は、各々、回路装置１０の発振回路１０１、１０２の端子Ｐ２、Ｐ４に接続される。ボンディングワイヤーＷＲ３は、発振回路１０３の端子Ｐ６に接続される。このようにすることで、発振回路１０１の端子Ｐ１、Ｐ２を、各々、発振子ＸＴＡＬ１の上部電極ＥＵ１（ＴＵ１）、下部電極ＥＤ１（ＴＤ１）に接続し、発振回路１０２の端子Ｐ３、Ｐ４を、各々、発振子ＸＴＡＬ２の上部電極ＥＵ２（ＴＵ２）、下部電極ＥＤ２（ＴＤ２）に接続できる。また、発振回路１０３の端子Ｐ５、Ｐ６を、各々、発振子ＸＴＡＬ３の上部電極ＥＵ３（ＴＵ３）、下部電極ＥＤ３（ＴＤ３）に接続できる。

３．回路装置のレイアウト
図５は回路装置１０のレイアウト配置例を示す図である。図５では回路装置１０の辺ＳＤ１（第１の辺）から対向する辺ＳＤ２（第２の辺）に向かう方向をＤＲ１し、辺ＳＤ１、ＳＤ２に交差（直交）する辺ＳＤ３（第３の辺）から対向する辺ＳＤ４（第４の辺）に向かう方向をＤＲ２とする。

回路装置１０は、発振回路１０１、１０２、１０３、処理回路１２、温度検出回路１０５を含む。処理回路１２は、第１のＰＬＬ回路１２０と第２のＰＬＬ回路１３０と時間デジタル変換回路２０とを含む。温度検出回路１０５は温度センサー１４を含む。これらの構成要素を含む回路装置の構成については後述する。時間デジタル変換回路２０は辺ＳＤ１の方向ＤＲ１側に設けられ、時間デジタル変換回路２０の方向ＤＲ１側にＰＬＬ回路１２０、１３０が設けられる。辺ＳＤ３とＰＬＬ回路１２０、１３０の間に発振回路１０２が設けられ、辺ＳＤ４とＰＬＬ回路１２０、１３０の間に発振回路１０３が設けられる。発振回路１０１はＰＬＬ回路１２０、１３０の方向ＤＲ１側に設けられる。温度検出回路１０５はＰＬＬ回路１２０、１３０の方向ＤＲ１側に設けられる。例えば、温度検出回路１０５（温度センサー１４）は、ＰＬＬ回路１２０、１３０の方向ＤＲ１側、且つ発振回路１０１の−ＤＲ２（方向ＤＲ２の反対方向）側に設けられる。なお、温度検出回路１０５の配置はこれに限定されず、例えばＰＬＬ回路１２０、１３０の方向ＤＲ１側、且つ発振回路１０１の−ＤＲ１（方向ＤＲ１の反対方向）側に設けられてもよい。

端子Ｐ１、Ｐ２は発振回路１０１に対応する場所（近傍）に設けられ、端子Ｐ３、Ｐ４は発振回路１０２に対応する場所に設けられる。端子Ｐ５、Ｐ６は、発振回路１０３に対応する場所に設けられる。バンプ接続が行われる端子Ｐ１、Ｐ３、Ｐ５は、ワイヤーボンディング接続が行われる端子Ｐ２、Ｐ４、Ｐ６よりも面積が大きく、２倍程度の面積になっている。このように端子Ｐ１、Ｐ３、Ｐ５の面積を大きくすることで、バンプ接続の接続強度の向上や寄生抵抗の低減を図れる。またバンプ接続部分を支持部として発振子の適切な一点支持等を実現できるようになる。

以上の本実施形態の振動デバイス５０によれば、回路装置１０の端子Ｐ２と発振子ＸＴＡＬ１の上部電極ＥＵ１との間、及び、回路装置１０の端子Ｐ４と発振子ＸＴＡＬ２の上部電極ＥＵ２との間の少なくとも一方が、ボンディングワイヤーにより接続される。例えば図１、図２では、回路装置１０の端子Ｐ２と発振子ＸＴＡＬ１の上部電極ＥＵ１との間が、ボンディングワイヤーＷＲ１により接続され、回路装置１０の端子Ｐ４と発振子ＸＴＡＬ２の上部電極ＥＵ２との間が、ボンディングワイヤーＷＲ２により接続されている。また回路装置１０の端子Ｐ６と発振子ＸＴＡＬ３の上部電極ＥＵ３との間が、ボンディングワイヤーＷＲ３により接続されている。

このように本実施形態では、回路装置１０の端子ＰＤ（Ｐ１、Ｐ３、Ｐ５）と発振子ＸＴＡＬ（ＸＴＡＬ１〜ＸＴＡＬ３）の下部電極ＥＤ（ＥＤ１〜ＥＤ３）をバンプ接続し、端子ＰＵ（Ｐ２、Ｐ４、Ｐ６）と上部電極ＥＵ（ＥＵ１〜ＥＵ３）をワイヤーボンディング接続している。このようにすれば、回路装置１０の端子ＰＤ、ＰＵ間に発振回路１００（１０１〜１０３）を接続し、発振子ＸＴＡＬの下部電極ＥＤと上部電極ＥＵの間に電圧を印加して、発振子ＸＴＡＬの厚みすべり振動等を実現できるようになる。そして発振回路１００と発振子ＸＴＡＬは平面視において重なるように配置されるため、ボンディングワイヤーＷＲ（ＷＲ１〜ＷＲ３）の長さも短くでき、不要な寄生抵抗や寄生容量を低減できるようになる。

また本実施形態では図１、図２に示すように、回路装置１０の端子Ｐ２と発振子ＸＴＡＬ１の上部電極ＥＵ１の端子電極ＴＵ１とが、ボンディングワイヤーＷＲ１により接続される。そして発振子ＸＴＡＬ１の上部電極ＥＵ１の端子電極ＴＵ１及び下部電極ＥＤ１の端子電極ＴＤ１と、回路装置１０の端子Ｐ１とが、平面視において重なる（少なくとも一部において重なる）。即ち図４に示すようにバンプ接続の場所（ＢＭＰの位置）の直上においてワイヤーボンディング接続が行われる。このようにすれば、発振子ＸＴＡＬ１をバンプ接続の場所で一点支持して、回路装置１０の直上に実装できるようになる。例えばバンプ接続の場所を固定端として、発振子ＸＴＡＬ１を振動させることが可能になる。例えば発振子ＸＴＡＬ１が２点支持されると、発振子ＸＴＡＬ１と回路装置１０の熱膨張率の違い等に起因する熱応力が加わってしまい、発振子ＸＴＡＬ１や回路装置１０の特性に悪影響を与えるおそれがある。この点、図４に示すように、発振子ＸＴＡＬ１をバンプ接続の場所で一点支持して実装するようにすれば、このような熱応力の発生を抑制でき、熱応力を原因とする特性悪化等を低減できるようになる。

また本実施形態では、回路装置１０の端子Ｐ４と発振子ＸＴＡＬ２の端子電極ＴＵ２とが、ボンディングワイヤーＷＲ２により接続され、端子電極ＴＵ２及びＴＤ２と、回路装置１０の端子Ｐ３とが、平面視において重なる。同様に回路装置１０の端子Ｐ６と発振子ＸＴＡＬ３の端子電極ＴＵ３とが、ボンディングワイヤーＷＲ３により接続され、端子電極ＴＵ３及びＴＤ３と、回路装置１０の端子Ｐ５とが、平面視において重なる。このようにすれば、発振子ＸＴＡＬ２、ＸＴＡＬ３についても、バンプ接続の場所で一点支持して、回路装置１０の直上に実装できるようになる。従って、２点支持を行う場合に比べて、熱応力を原因とする特性悪化等を低減できるようになる。

なお、以上では、回路装置１０の一方の端子ＰＤを発振子ＸＴＡＬの下部電極ＥＤにバンプ接続し、他方の端子ＰＵを上部電極ＥＵにボンディングワイヤーＷＲにより接続する場合について説明したが、本実施形態はこれに限定されない。例えば回路装置１０の端子ＰＤを発振子ＸＴＡＬの下部電極ＥＤにバンプ接続し、回路装置１０の端子ＰＵを、発振子ＸＴＡＬの下部電極（上部電極ＥＵの一部を基板ＰＳの下部側に延長した端子）にバンプ接続するようにしてもよい。このようにすれば、回路装置１０の端子ＰＤ、ＰＵの２つのバンプ接続の場所で、発振子ＸＴＡＬを２点支持して実装できるようになる。従ってワイヤーボンディング接続の工程を省略できると共にボンディングワイヤーの寄生抵抗や寄生容量を原因とする性能の劣化を防止できるようになる。

また本実施形態では、図１に示すように発振子ＸＴＡＬ２、ＸＴＡＬ３は、平面視における長手方向が方向ＤＲ１となるように配置される。即ち長手方向が方向ＤＲ１に沿うように発振子ＸＴＡＬ２、ＸＴＡＬ３が回路装置１０上に実装される。そして発振子ＸＴＡＬ１は、平面視における長手方向が方向ＤＲ１と交差（直交）する方向ＤＲ２となるように配置される。例えば図１において発振子ＸＴＡＬ２、ＸＴＡＬ３は縦方向が長手方向になるように配置される一方で、発振子ＸＴＡＬ１は横方向が長手方向になるように配置される。このようにすれば、３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を、矩形状の回路装置１０上に効率的に搭載して配置できるようになる。従って、小型のパッケージ５２に３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を効率的に収容した振動デバイス５０を実現できる。また振動デバイス５０内に３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を設けることで、これらの３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３により生成された３つのクロック信号を用いた各種の処理を実現することが可能になる。

また本実施形態では図１、図２に示すように、端子Ｐ２と発振子ＸＴＡＬ１の端子電極ＴＵ１とが、平面視において、発振子ＸＴＡＬ１の複数の辺のうち端子Ｐ２に最も近い辺ＳＤＣを挟んで配置される。また端子Ｐ４と発振子ＸＴＡＬ２の端子電極ＴＵ２とが、平面視において、発振子ＸＴＡＬ２の複数の辺のうち端子Ｐ４に最も近い辺ＳＤＡを挟んで配置される。同様に、端子Ｐ６と発振子ＸＴＡＬ３の端子電極ＴＵ３とが、平面視において、発振子ＸＴＡＬ３の複数の辺のうち端子Ｐ６に最も近い辺ＳＤＢを挟んで配置される。

このように、最も近い辺ＳＤＣ、ＳＤＡ、ＳＤＢを挟んで、各々、端子Ｐ２と端子電極ＴＵ１、端子Ｐ４と端子電極ＴＵ２、端子Ｐ６と端子電極ＴＵ３を配置すれば、ボンディングワイヤーＷＲ１、ＷＲ２、ＷＲ３の長さを短くできる。従って、ボンディングワイヤーＷＲ１、ＷＲ２、ＷＲ３の寄生抵抗や寄生容量を原因とする発振特性等の特性の劣化を抑制することが可能になる。

４．回路装置、振動デバイスの構成例
図６は、本実施形態の回路装置、及びその回路装置を含む振動デバイスの構成例である。振動デバイス５０は、回路装置１０、発振子ＸＴＡＬ１〜ＸＴＡＬ３を含む。なお回路装置１０、振動デバイス５０は図６の構成に限定されず、これらの一部の構成要素（例えば発振子ＸＴＡＬ３、発振回路１０３、ＰＬＬ回路１３０、時間デジタル変換回路２０）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

回路装置１０は、温度検出回路１０５、デジタル処理回路１８０（周波数制御データ生成部、周波数制御データ生成回路）、発振信号生成回路１４０、発振回路１０２、１０３、ＰＬＬ回路１２０、１３０、時間デジタル変換回路２０を含む。なお、デジタル処理回路１８０、ＰＬＬ回路１２０、１３０、時間デジタル変換回路２０は、図５の処理回路１２に対応する。

温度検出回路１０５は温度センサー１４を含み、温度検出電圧をＡ／Ｄ変換してＡ／Ｄ変換データＤＯＵＴを出力する。後述するように、温度検出回路１０５はチョッピング変調回路を含み、Ａ／Ｄ変換データＤＯＵＴは変調されたデータとなっている。なお、温度検出回路１０５の構成はこれに限定されず、チョッピングの変調を行わなくてもよい。この場合、デジタル処理回路１８０においてチョッピングの復調が行われない。

デジタル処理回路１８０は、Ａ／Ｄ変換データＤＯＵＴに基づくデジタル信号処理を行い、周波数制御データＤＦＣＱを出力する。具体的には、デジタル処理回路１８０は、Ａ／Ｄ変換データＤＯＵＴに対してチョッピングの復調を行うチョッピング復調部８２と、復調されたＡ／Ｄ変換データＤＯＵＴに対してローパスフィルター処理を行うローパスフィルター部７２と、ローパスフィルター部７２の出力データである温度検出データに基づいて発振子ＸＴＡＬ１の発振周波数の温度補償処理を行う温度補償部１８２と、を含む。

デジタル処理回路１８０は、例えばＤＳＰ（Digital Signal Processor）で構成され、ＤＳＰの時分割処理により温度補償部１８２、チョッピング復調部８２、ローパスフィルター部７２の処理を実行する。なお、温度補償部１８２、チョッピング復調部８２、ローパスフィルター部７２が、それぞれ個別の回路で構成されてもよい。温度補償部１８２は、例えば発振子ＸＴＡＬの発振周波数の温度特性を補償するための多項式を用いて、温度検出データから周波数制御データＤＦＣＱを演算する。多項式の係数は、例えば不図示の不揮発性メモリーに記憶されている。或いは、温度補償部１８２は、ルックアップテーブルを参照して温度検出データに対応する周波数制御データＤＦＣＱを取得する。

発振信号生成回路１４０は、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号を生成し、発振信号に基づいて（例えば発振信号を波形成形して、或いは分周して）基準クロック信号ＣＫＲを出力する。例えば発振信号生成回路１４０は、デジタル処理回路１８０からの周波数制御データＤＦＣＱと発振子ＸＴＡＬ１を用いて、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号を生成する。具体的には、発振信号生成回路１４０は、発振子ＸＴＡＬ１を発振させる発振回路１０１を含み、周波数制御データＤＦＣＱにより設定される発振周波数で発振子ＸＴＡＬ１を発振させて、発振信号を生成する。発振回路１０１の出力ノード及び入力ノードの一方に端子Ｐ１が接続され、他方に端子Ｐ２が接続される。端子Ｐ１、Ｐ２には発振子ＸＴＡＬ１が接続される。

例えば、発振信号生成回路１４０は、周波数制御データＤＦＣＱをＤ／Ａ変換するＤ／Ａ変換回路を含む。発振回路１０１は、発振子ＸＴＡＬ１の一端が接続されるノードに設けられた可変容量を含む。可変容量は、Ｄ／Ａ変換回路の出力電圧によって容量値が可変に制御され、その可変容量の容量値によって発振回路１０１（発振子ＸＴＡＬ１）の発振周波数が制御される。この場合、Ｄ／Ａ変換回路は図５の処理回路１２に含まれてもよい。或いは、発振信号生成回路１４０は、発振子ＸＴＡＬ１の一端が接続されるノードに設けられたキャパシターアレイを含む。キャパシターアレイは、周波数制御データＤＦＣＱによって容量値が可変に制御され、そのキャパシターアレイの容量値によって発振回路１０１（発振子ＸＴＡＬ１）の発振周波数が制御される。

なお発振信号生成回路１４０は、ダイレクトデジタルシンセサイザー方式で発振信号を生成する回路であってもよい。例えば発振子（固定発振周波数の発振源）の発振信号をリファレンス信号として、周波数制御データＤＦＣＱで設定される発振周波数の発振信号をデジタル的に生成してもよい。

ＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲとの位相同期を行う。ＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲとの位相比較結果に基づいて発振回路１０２（発振子ＸＴＡＬ２）の発振周波数をフィードバック制御することで、位相同期を行う。発振回路１０２の出力ノード及び入力ノードの一方に端子Ｐ３が接続され、他方に端子Ｐ４が接続される。端子Ｐ３、Ｐ４には発振子ＸＴＡＬ２が接続される。ＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲとの位相同期を行う。ＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲとの位相比較結果に基づいて発振回路１０３（発振子ＸＴＡＬ３）の発振周波数をフィードバック制御することで、位相同期を行う。発振回路１０３の出力ノード及び入力ノードの一方に端子Ｐ５が接続され、他方に端子Ｐ６が接続される。端子Ｐ５、Ｐ６には発振子ＸＴＡＬ３が接続される。

時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の遷移タイミングの時間差をデジタル値ＤＱに変換する。信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。クロック信号ＣＫ１の周波数をｆ１とし、クロック信号ＣＫ２の周波数をｆ２とする。周波数ｆ１、ｆ２は異なる周波数である。時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値に変換する。なお、時間デジタル変換手法の詳細は後述する。

以上の本実施形態の振動デバイス５０によれば、回路装置１０は、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２に基づいて、時間をデジタル値ＤＱに変換する時間デジタル変換回路２０を含む。

このようにすれば、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２を用いた高精度の時間デジタル変換処理を実現できるようになる。クロック信号ＣＫ１、ＣＫ２は、ＰＬＬ回路１２０、１３０により基準クロック信号ＣＫＲに位相同期しており、基準クロック信号ＣＫＲの周波数（発振子ＸＴＡＬ１の発振周波数）は温度補償されている。そして、発振子ＸＴＡＬ１が端子Ｐ１にバンプ接続されることによって発振子ＸＴＡＬ１の直下に温度センサー１４が位置し、温度測定の高精度化が図られている。これにより、基準クロック信号ＣＫＲに位相同期したクロック信号ＣＫ１、ＣＫ２の温度特性を低減でき、高精度の時間デジタル変換処理を実現できる。即ち、温度変化に伴う時間デジタル変換処理の性能変化（例えば分解能の変化）を低減できる。

また、回路装置１０は、基準クロック信号ＣＫＲと第１のクロック信号ＣＫ１の位相同期を行う第１のＰＬＬ回路１２０と、基準クロック信号ＣＫＲと第２のクロック信号ＣＫ２の位相同期を行う第２のＰＬＬ回路１３０と、を含む。

このように第１、第２のＰＬＬ回路１２０、１３０を用いて位相同期を行うことで、１つのＰＬＬ回路により位相同期を行う場合に比べて、位相同期の頻度を高めることが可能になり、第１、第２のクロック信号ＣＫ１、ＣＫ２を用いた時間デジタル変換の高性能化を実現できるようになる。この点については後述する。

なお、振動デバイス５０の構成は上記に限定されない。例えば、時間デジタル変換回路２０は、基準クロック信号ＣＫＲとクロック信号ＣＫ１に基づいて、時間をデジタル値ＤＱに変換してもよい。この場合、振動デバイス５０は、発振子ＸＴＡＬ３、発振回路１０３、ＰＬＬ回路１３０を含まなくてもよい。このようにすれば、基準クロック信号ＣＫＲとクロック信号ＣＫ１を用いた高精度の時間デジタル変換処理を実現できるようになる。クロック信号ＣＫ１は、ＰＬＬ回路１２０により基準クロック信号ＣＫＲに位相同期しており、基準クロック信号ＣＫＲの周波数の温度補償の高精度化が図られている。これにより、温度変化に伴う時間デジタル変換処理の性能変化（例えば分解能の変化）を低減できる。

また以上では振動デバイス５０が時間デジタル変換器である場合を例に説明したが、これに限定されず、例えば振動デバイス５０は発振器であってもよい。この場合、例えば振動デバイス５０は温度検出回路１０５（温度センサー１４）、デジタル処理回路１８０、発振信号生成回路１４０（発振回路１０１）、発振回路１０２、ＰＬＬ回路１２０、発振子ＸＴＡＬ１、ＸＴＡＬ２を含む。そして振動デバイス５０は、例えばクロック信号ＣＫ１を外部に出力する。或いは基準クロック信号ＣＫＲ及びクロック信号ＣＫ１を外部に出力する。本実施形態によれば、図３等で説明したように小型の振動デバイス５０を実現できるようになると共に、振動デバイス５０が生成するクロック信号の高性能化（周波数の温度特性の低減）を図ることができる。

また以上ではクロック信号ＣＫ１、ＣＫ２の周波数をＰＬＬ回路１２０、１３０により調整する場合を例に説明したが、これに限定されない。即ち、回路装置１０は、発振回路１０２、１０３の少なくとも一方の発振回路の発振信号の発振周波数を制御する制御部（制御回路）を含んでいればよい。具体的には、制御部は、発振回路１０２、１０３の少なくとも一方の発振回路の発振信号の発振周波数を第１の周波数から第２の周波数に変化させる制御を行っている。例えば制御部は、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係になるように発振周波数を変化させる制御を行う。例えば前述の特許文献１の従来技術では、第１、第２の水晶発振器は、何ら制御されることなくフリーランで動作していた。これに対して本実施形態では、制御部が、発振回路１０２、１０３の少なくとも一方の発振回路の動作や設定を制御する。従って、制御部の制御により、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係を、時間デジタル変換等の処理に適切な周波数関係や位相関係に設定でき、処理回路１２の処理の高性能化や簡素化等を実現できる。

５．時間デジタル変換
次に時間デジタル変換の詳細例について説明する。図７は、信号ＳＴＡ（スタート信号）と信号ＳＴＰ（ストップ信号）の関係を示す図である。時間デジタル変換回路２０は、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換する。なお図７では、ＴＤＦは信号ＳＴＡとＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡとＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。本実施形態の振動デバイス５０は、発振器のみならず、物理量測定装置に用いることができる。この場合には物理量測定装置である振動デバイス５０は、図７に示すように信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転やロボットの動作制御などに利用できる。

或いは物理量測定装置である振動デバイス５０は、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信する。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、時間差ＴＤＦをデジタル値ＤＱに変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

なお図７において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

図８は、本実施形態の時間デジタル変換手法を説明する信号波形図である。位相同期タイミングＴＭＡにおいて、クロック信号ＣＫ１、ＣＫ２の位相同期が行われており、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。その後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔ・・・というように、クロックサイクル（ＣＣＴ）毎にΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢにおいて、例えばクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。

本実施形態では、複数の発振子ＸＴＡＬ２、ＸＴＡＬ３を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。即ち時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。このようにすれば、周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。具体的には時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。そして時間デジタル変換回路２０は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換する。分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表され、周波数差｜ｆ１−ｆ２｜に対応する分解能となっている。

このようにすればクロック周波数ｆ１、ｆ２の設定により、時間デジタル変換の分解能を設定できるようになる。例えば周波数差｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数ｆ１、ｆ２を高い周波数にすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック信号ＣＫ１、ＣＫ２を発振子ＸＴＡＬ２、ＸＴＡＬ３を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。特に本実施形態では、発振子ＸＴＡＬ２、ＸＴＡＬ３として水晶振動子を用いているため、製造ばらつきや温度変動等の環境変動に起因するクロック周波数ｆ１、ｆ２の変動を最小限に抑えることができる。従って、分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化を実現できる。

図８に示すように、位相同期タイミングＴＭＡとＴＭＢの間の期間ＴＡＢの長さは、クロック信号ＣＫ１のＮクロック数に対応する長さになっている。また期間ＴＡＢの長さは、クロック信号ＣＫ２のＭクロック数に対応する長さになっている。ここでＮ、Ｍは２以上の互いに異なる整数である。図８ではＮ＝１７、Ｍ＝１６でありＮ−Ｍ＝１になっている。またＴＡＢ＝Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立っている。即ち、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立つように、発振回路１０２、１０３の少なくとも一方の発振回路が制御される。

本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係又は位相関係になるように、発振回路１０２、１０３の少なくとも一方の発振回路が制御される。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。

このように、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つように発振回路が制御される。また時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の関係式で表される。従って、下式（１）が成り立つようになる。このようにすれば、時間デジタル変換に要求される分解能Δｔに応じてＮ、Ｍ等を設定して、クロック信号ＣＫ１、ＣＫ２を生成できるようになる。

Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１） （１）

また図８において、位相同期タイミングＴＭＡの後、第１〜第ｉのクロックサイクル（ｉは２以上の整数）でのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、Δｔ〜ｉ×Δｔとなっている。この場合に本実施形態では、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦが、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのクロック間時間差であるＴＲ＝Δｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、ＴＲに対応するデジタル値ＤＱを求める。例えば図８のＢ１、Ｂ２に示すように、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦはＴＤＦ＞ＴＲ＝５Δｔ、ＴＤＦ＜ＴＲ＝１４Δｔとなっている。またＢ３に示すように、時間差ＴＤＦはＴＲ＝１０Δｔと等しく（略同一）なっている。従って、時間差ＴＤＦはＴＲ＝１０Δｔに対応していると特定される。

図９は、本実施形態の時間デジタル変換の具体方式の一例である。例えば位相同期タイミングＴＭＡ、ＴＭＢの間の期間を更新期間ＴＰとする。具体的にはクロック信号ＣＫ１、ＣＫ２の第１、第２の位相同期タイミングの間の期間が更新期間ＴＰ１であり、第２、第３の位相同期タイミングの間の期間が更新期間ＴＰ２であり、第３、第４の位相同期タイミングの間の期間が更新期間ＴＰ３である。

この場合に時間デジタル変換回路２０は、更新期間ＴＰ１では例えば第５のクロックサイクル（第ｍのクロックサイクル。ｍは１以上の整数）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。そして第５のクロックサイクルでの信号ＳＴＡとＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝５Δｔとを比較する処理を行う。ここでは、ＴＤＦの方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。

更新期間ＴＰ１の次の更新期間ＴＰ２では、更新期間ＴＰ１での比較処理の結果に応じて設定された第１４のクロックサイクル（第ｎのクロックサイクル。ｎは１以上の整数。ｍとｎは互いに異なる整数）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。そして第１４のクロックサイクルでのＴＤＦとＴＲ＝１４Δｔとを比較するための処理を行う。ここでは、ＴＤＦの方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっている。例えば更新期間ＴＰ１では、ＴＤＦの方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。このため、次の更新期間ＴＰ２では、ＴＲが、より長くなるクロックサイクルが設定されている。

更新期間ＴＰ２の次の更新期間ＴＰ３では、更新期間ＴＰ２での比較処理の結果に応じて設定された第１０のクロックサイクル（ＣＣＴ＝１０）において信号ＳＴＡを発生する。そして第１０のクロックサイクルでのＴＤＦとＴＲ＝１０Δｔとを比較するための処理を行う。ここでは、ＴＤＦとＴＲ＝１０Δｔが同一（略同一）であるという比較処理の結果となっている。例えば更新期間ＴＰ２では、ＴＤＦの方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっているため、更新期間ＴＰ３では、ＴＲがより短くなるクロックサイクルが設定されている。以上の比較処理の結果から、時間差ＴＤＦに対応するデジタル値ＤＱは、ＴＲ＝１０Δｔに対応するデジタル値であると判断される。

このように図９では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号ＳＴＡを発生させるクロックサイクルが設定され、ＴＤＦとＴＲの比較処理が行われる。このように前回の更新期間での比較処理の結果がフィードバックされることで時間デジタル変換を高速化できる。また測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。

なお本実施形態の時間デジタル変換は種々の変形実施が可能である。例えば時間計測を行う１回の測定期間において信号ＳＴＡを複数回発生させて、複数回（例えば１０００回以上）の位相比較を行うことで、時間差ＴＤＦに対応するデジタル値ＤＱを求める手法（繰り返し手法）を採用してもよい。或いは、図９において信号ＳＴＡを発生するクロックサイクルを指定するクロックサイクル指定値（クロックサイクル指定情報）を回路装置１０の記憶部（レジスター）に記憶する。そして各更新期間ＴＰ１、ＴＰ２、ＴＰ３・・・での信号ＳＴＰとクロック信号ＣＫ２との位相比較結果に基づいて、記憶部に記憶されるクロックサイクル指定値を順次に更新する処理を行うことで、時間差ＴＤＦに対応するデジタル値ＤＱを求める手法（クロックサイクル指定値の更新手法）を採用してもよい。或いは、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを、バイナリーサーチにより求める手法（バイナリーサーチ手法）を採用してもよい。具体的には、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値の更新を、バイナリーサーチにより実現する。或いはバイナリーサーチの手法により、デジタル値ＤＱの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル指定値の更新手法により、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行い、最終的なデジタル値ＤＱを求めるようにしてもよい。或いは、信号ＳＴＡを回路装置１０の内部で自発的に発生するのではなく、回路装置１０の外部から入力された信号ＳＴＡと、発振子ＸＴＡＬ２、ＸＴＡＬ３を用いて生成したクロック信号ＣＫ１、ＣＫ２とに基づいて、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを求めてもよい。例えば発振回路１０２、１０３による発振子ＸＴＡＬ２、ＸＴＡＬ３の発振動作をフリーランで動作させながら、時間デジタル変換を行ってもよい。

６．回路装置の詳細な構成例
図１０は、回路装置の第１の詳細な構成例である。図１０には、温度センサー１４を含む温度検出回路１０５の構成例を主に示す。図１０の回路装置１０は温度検出回路１０５、チョッピング復調部８２（ロジック回路）、ローパスフィルター部７２（ローパスフィルター）、制御回路１１０（チョッピング制御部）を含む。

温度センサー１４は、温度特性を有する第１の電圧ＶＴと、基準電圧となる第２の電圧ＶＲＦとを出力する。即ち、温度センサー１４は測定対象の温度を検出（測定）し、その検出結果を第１の電圧ＶＴと第２の電圧ＶＲＦとの差分として出力する。第１の電圧ＶＴは、検出された温度に応じて電圧値が変化する電圧であり、例えば温度に対して線形に変化する電圧である。第２の電圧ＶＲＦは、温度に依存せず電圧値が一定の電圧である。この第２の電圧ＶＲＦを基準とする第１の電圧ＶＴが、検出された温度を示す電圧となっている。

電圧変換回路２４は、第２の電圧ＶＲＦを、第１の電圧ＶＴの温度特性における上限電圧と下限電圧の間の電圧である第３の電圧ＶＬＳに変換する。第１の電圧ＶＴは、所与の温度範囲において温度が変化するときに、下限電圧と上限電圧の間の電圧範囲で電圧値が変化する。所与の温度範囲は、回路装置１０が用いられる環境において想定される温度範囲であり、例えば回路装置１０の製品仕様に規定された温度範囲や、或いは回路装置１０の検査において用いる温度範囲等である。このような電圧シフトを行うことで、第３の電圧ＶＬＳと第１の電圧ＶＴとの差分は、０Ｖを含む電圧範囲で変化するようになる。例えば電圧変換回路２４は抵抗分割回路であり、抵抗分割回路が、第２の電圧ＶＲＦと基準電圧（例えばグランド電圧）の間を分割して第３の電圧ＶＬＳを出力する。

チョッピング変調回路３０（チョッパー回路）は、第１の電圧ＶＴと第３の電圧ＶＬＳに対してチョッピングの変調（アナログ処理）を行い、チョッピングの変調後の第１の出力電圧ＶＣＰ１と第２の出力電圧ＶＣＰ２を出力する。チョッピングの変調は、差動のチョッピングによる変調である。即ち、入力信号を非反転で出力する状態と反転して出力する状態とを所与の周波数（チョッピング周波数）でスイッチングすることで、入力信号を変調することである。例えば、チョッピング変調回路３０は、アナログスイッチ回路で実現される。

増幅回路４１は、第１の出力電圧ＶＣＰ１の信号と第２の出力電圧ＶＣＰ２の信号を差動信号として増幅する。チョッピング復調回路８０は、増幅回路４１の後段に設けられ、チョッピングの復調（アナログ処理）を行う。具体的には、増幅回路４１は、増幅後の電圧ＶＧ１と電圧ＶＧ２を出力する。例えば増幅回路４１は、レジスター設定等によりゲインを可変に設定できるプログラマブルゲインアンプである。チョッピング復調回路８０は、電圧ＶＧ１と電圧ＶＧ２に対してチョッピングの復調を行い、復調後の電圧ＶＤ１と電圧ＶＤ２を出力する。チョッピングの復調は、差動のチョッピングによる復調である。即ち、チョッピングの変調によりスイッチングされた差動信号の状態（正相、逆相）を、変調前の状態（正相）に戻すようにスイッチングすることである。例えば、チョッピング復調回路８０は、アナログスイッチ回路で実現される。

チョッピング変調回路９０は、チョッピング復調回路８０の後段であってＡ／Ｄ変換回路５５の前段に設けられ、チョッピングの変調（アナログ処理）を行う。チョッピング変調回路９０は、チョッピング復調回路８０からの電圧ＶＤ１と電圧ＶＤ２に対してチョッピングの変調を行う。変調後の電圧は、第１の入力電圧ＶＡ１と第２の入力電圧ＶＡ２としてＡ／Ｄ変換回路５５に入力される。例えば、チョッピング変調回路９０は、アナログスイッチ回路で実現される。

Ａ／Ｄ変換回路５５には、第１の出力電圧ＶＣＰ１と第２の出力電圧ＶＣＰ２に基づく第１の入力電圧ＶＡ１の信号と第２の入力電圧ＶＡ２の信号が差動信号として入力される。Ａ／Ｄ変換回路５５は、第１の入力電圧ＶＡ１の信号と第２の入力電圧ＶＡ２の信号を差動信号としてＡ／Ｄ変換し、変換後のＡ／Ｄ変換データＤＯＵＴを出力する。Ａ／Ｄ変換方式としては、例えば逐次比較型、フラッシュ型、パイプライン型又は二重積分型等を採用できる。

チョッピング復調部８２は、Ａ／Ｄ変換回路５５のＡ／Ｄ変換データＤＯＵＴに対してチョッピングの復調のデジタル処理を行う。復調されたＡ／Ｄ変換データＤＯＵＴは出力データＬＧＱとして出力される。チョッピング変調回路３０は第１の状態（正相）と第２の状態（逆相）を所与の周波数で繰り返しているため、その出力信号に基づく入力信号（ＶＡ１、ＶＡ２）をＡ／Ｄ変換したＡ／Ｄ変換データＤＯＵＴも変調された信号となっている。チョッピング復調部８２は、チョッピング変調回路３０が第２の状態（逆相）のときのＡ／Ｄ変換データＤＯＵＴの符号（正負）を反転させることで、チョッピングの復調を行う。

ローパスフィルター部７２は、チョッピング復調部８２の出力データＬＧＱに対してデジタル信号処理によるローパスフィルター処理を行い、処理後の出力データＬＧＱを温度検出データＬＦＱとして出力する。ローパスフィルター部７２として、ＦＩＲフィルター（例えば移動平均フィルター等）、ＩＩＲフィルター（例えばバタワースフィルター、チェビシェフフィルター等）等の種々のフィルターを採用できる。カットオフ周波数は、チョッピング周波数よりも低い周波数に設定される。

制御回路１１０は、チョッピングの変調及び復調を制御する。即ち、チョッピングの状態（正相、逆相）を示す制御信号ＦＣＰをチョッピング変調回路３０及びチョッピング復調部８２に出力する。制御回路１１０は、例えば処理回路１２のデジタル処理回路１８０に含まれる。チョッピング変調回路３０、９０は、制御信号ＦＣＰが示す状態に従って差動信号を正相（非反転状態）及び逆相（反転状態）にスイッチングし、チョッピングの変調を行う。チョッピング復調回路８０は、制御信号ＦＣＰが示す状態に従って差動信号を正相（非反転状態）及び逆相（反転状態）にスイッチングし、チョッピングの復調を行う。チョッピング復調部８２は、制御信号ＦＣＰが示す状態に従ってＡ／Ｄ変換データＤＯＵＴの符号をスイッチング（逆相の場合に符号を反転）し、チョッピングの復調を行う。

図１１は、回路装置１０の第２の詳細な構成例である。図１１には、ＰＬＬ回路１２０、１３０の構成例を主に示す。図１１の回路装置１０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲとの位相同期を行うＰＬＬ回路１２０（第１のＰＬＬ回路）と、クロック信号ＣＫ２と基準クロック信号ＣＫＲとの位相同期を行うＰＬＬ回路１３０（第２のＰＬＬ回路）を含む。また発振子ＸＴＡＬ１を発振させる発振回路１０１を含む。

具体的にはＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲを第１の位相同期タイミング毎（第１の期間毎）に位相同期させる（遷移タイミングを一致させる）。ＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲを第２の位相同期タイミング毎（第２の期間毎）に位相同期させる（遷移タイミングを一致させる）。これによりクロック信号ＣＫ１、ＣＫ２が位相同期するようになる。ここで、基準クロック信号ＣＫＲのクロック周波数ｆｒは、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２とは異なる周波数であり、例えばｆ１、ｆ２よりも低い周波数である。

ＰＬＬ回路１２０は、分周回路１２２、１２４と、位相検出器１２６を含む。分周回路１２２は、ＣＫ１のクロック周波数ｆ１を１／Ｎ１にする分周を行って、クロック周波数がｆ１／Ｎ１となる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、ＣＫＲのクロック周波数ｆｒを１／Ｍ１にする分周を行って、クロック周波数がｆｒ／Ｍ１となる分周クロック信号ＤＣＫ２を出力する。そして位相検出器１２６は、ＤＣＫ１とＤＣＫ２の位相比較を行い、アップ／ダウン信号である信号ＰＱ１をチャージポンプ回路１２８に出力する。そして発振回路１０２（ＶＣＸＯ）は、チャージポンプ回路１２８からの制御電圧ＶＣ１に基づいて発振周波数が制御される発振子ＸＴＡＬ２の発振動作を行って、クロック信号ＣＫ１を生成する。

ＰＬＬ回路１３０は、分周回路１３２、１３４と、位相検出器１３６を含む。分周回路１３２は、ＣＫ２のクロック周波数ｆ２を１／Ｎ２にする分周を行って、クロック周波数がｆ２／Ｎ２となる分周クロック信号ＤＣＫ３を出力する。分周回路１３４は、ＣＫＲのクロック周波数ｆｒを１／Ｍ２にする分周を行って、クロック周波数がｆｒ／Ｍ２となる分周クロック信号ＤＣＫ４を出力する。そして位相検出器１３６は、ＤＣＫ３とＤＣＫ４の位相比較を行い、アップ／ダウン信号である信号ＰＱ２をチャージポンプ回路１３８に出力する。そして発振回路１０３（ＶＣＸＯ）は、チャージポンプ回路１３８からの制御電圧ＶＣ２に基づいて発振周波数が制御される発振子ＸＴＡＬ３の発振動作を行って、クロック信号ＣＫ２を生成する。

図１２は図１１の回路装置１０の動作を説明する信号波形図である。なお図１２では、説明の簡素化のためにＮ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定した例を示しているが、実際にはＮ１、Ｍ１、Ｎ２、Ｍ２は非常に大きな数に設定される。

図１２に示すようにＣＫ１をＮ１＝４分周した信号がＤＣＫ１となり、ＣＫＲをＭ１＝３分周した信号がＤＣＫ２となり、期間Ｔ１２毎に位相同期が行われる。即ちＴ１２＝Ｎ１／ｆ１＝Ｍ１／ｆｒである。またＣＫ２をＮ２＝５分周した信号がＤＣＫ３となり、ＣＫＲをＭ２＝４分周した信号がＤＣＫ４となり、期間Ｔ３４毎に位相同期が行われる。即ち、Ｔ３４＝Ｎ２／ｆ２＝Ｍ２／ｆｒである。ＣＫ１、ＣＫ２は期間ＴＡＢ毎に位相同期されることになり、ＴＡＢ＝Ｔ１２×Ｍ２＝Ｔ３４×Ｍ１である。

例えばｆｒ＝１０２ＭＨｚの場合に、分周比をＮ１＝１０２、Ｍ１＝１００、Ｎ２＝１０３、Ｍ２＝１０２に設定することで、ｆ１＝１０３．０１ＭＨｚ、ｆ２＝１０３ＭＨｚとなる。これにより、時間デジタル変換の分解能をΔｔ＝｜１／ｆ１−１／ｆ２｜＝０．９６ｐｓ（ピコセカンド）に設定でき、高い分解能の時間デジタル変換を実現できる。

なお、Ｎ１とＭ１は２以上の異なる整数であり、Ｎ２とＭ２も２以上の異なる整数である。またＮ１、Ｍ１の少なくとも１つと、Ｎ２、Ｍ２の少なくとも１つは異なる整数になっている。また、望ましくは、Ｎ１とＮ２は、最大公約数が１で、最小公倍数がＮ１×Ｎ２になっており、Ｍ１とＭ２は、最大公約数が１で、最小公倍数がＭ１×Ｍ２になっている。また本実施形態では｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されている。このようにすれば期間ＴＡＢ毎にＣＫ１とＣＫ２が、１クロックサイクル分（１クロック期間）ずつずれるようになり、ノギスの原理を利用した時間デジタル変換を実現できる。

図１１、図１２では、期間ＴＡＢよりも短い期間Ｔ１２毎にＣＫ１とＣＫＲの位相同期が行われ、期間ＴＡＢよりも短い期間Ｔ３４毎にＣＫ２とＣＫＲの位相同期が行われる。従って、１つのＰＬＬ回路しか設けない後述の構成例に比べて、位相比較を行う頻度が多くなり、クロック信号ＣＫ１、ＣＫ２のジッター（累積ジッター）や位相ノイズの低減等を図れる。

なお図１１のＰＬＬ回路１２０、１３０はアナログ方式の回路構成になっているが、デジタル方式（ＡＤＰＬＬ）の回路構成を採用してもよい。この場合には各ＰＬＬ回路（１２０、１３０）は、カウンター及びＴＤＣを有する位相検出器と、デジタル演算部などにより実現できる。カウンターは、基準クロック信号（ＣＫＲ）のクロック周波数（ｆｒ）を、クロック信号（ＣＫ１、ＣＫ２）のクロック周波数（ｆ１、ｆ２）で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣは、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデジタルデータがデジタル演算部に出力される。デジタル演算部は、設定周波数データと位相検出器からの比較結果のデジタルデータに基づいて、設定周波数データとの位相誤差を検出し、位相誤差の平滑化処理を行うことで、周波数制御データを生成して、発振回路（１０２、１０３）に出力する。発振回路は、周波数制御データに基づいて発振周波数が制御されて、クロック信号（ＣＫ１、ＣＫ２）を生成する。

図１３は、温度センサーの詳細な構成例である。図１３の温度センサー１４は、抵抗素子ＲＡ１〜ＲＡ４（抵抗）、バイポーラートランジスターＢＴＡ１〜ＢＴＡ３、アンプ回路ＡＰＡ、Ｐ型トランジスターＭＴＡを含む。

アンプ回路ＡＰＡは、入力ノードＮＡ１、ＮＡ２が同電位となるようにＰ型トランジスターＭＴＡを介してフィードバック制御を行う。バイポーラートランジスターＢＴＡ１、ＢＴＡ２のサイズ比は、ベース−エミッター間電圧の温度特性がキャンセルされるように設定されており、第２の電圧ＶＲＦ（基準電圧）として温度特性を有しない電圧が出力される。第１の電圧ＶＴは、バイポーラートランジスターＢＴＡ３のベース−エミッター間電圧である。ベース−エミッター間電圧は負の温度特性を有するので、第１の電圧ＶＴは温度特性を有する電圧となる。

図１、図２において、例えば、抵抗素子ＲＡ１〜ＲＡ４（抵抗）、バイポーラートランジスターＢＴＡ１〜ＢＴＡ３、アンプ回路ＡＰＡ、Ｐ型トランジスターＭＴＡが第１の発振子ＸＴＡＬ１の下に配置される。なお、これに限定されず、例えば少なくともバイポーラートランジスターＢＴＡ３が第１の発振子ＸＴＡＬ１（例えば発振電極）の下に配置される。バイポーラートランジスターＢＴＡ３は、温度特性を有する第１の電圧ＶＴを出力する回路素子であり、第１の発振子ＸＴＡＬ１の下に配置されることが望ましい。

なお、上記では温度センサー１４がバンドギャップリファレンス回路である例に説明したが、これに限定されず、回路素子の温度特性を用いて温度を検出する回路であればよい。例えば、ダイオードの順方向電圧の温度特性を用いた温度センサーであってもよい。

図１４は、発振回路１００の第１の構成例である。ここでは発振回路１０１、１０２、１０３を代表して、発振回路１００と記載している。図１４の発振回路１００は、発振用のバッファー回路ＢＡＢ、可変容量回路ＣＢ１、ＣＢ２（キャパシター）、帰還抵抗ＲＢを含む。バッファー回路ＢＡＢは１又は複数段（奇数段）のインバーター回路により構成でき、図１４では３段のインバーター回路ＩＶ１、ＩＶ２、ＩＶ３により構成されている。このバッファー回路ＢＡＢ（ＩＶ１〜ＩＶ３）は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。

発振子ＸＴＡＬの一端（ＮＢ１）、他端（ＮＢ２）には、各々、可変容量回路ＣＢ１、ＣＢ２が設けられている。また発振子ＸＴＡＬの一端と他端の間には、帰還抵抗ＲＢが設けられている。可変容量回路ＣＢ１、ＣＢ２は、制御電圧ＶＣ１、ＶＣ２（制御信号）に基づいて、その容量値が制御される。可変容量回路ＣＢ１、ＣＢ２は、可変容量ダイオード（バラクター）などにより実現される。このように容量値を制御することで、発振回路１００の発振周波数を調整することが可能になる。

図１５は、発振回路１００の第２の構成例である。この発振回路１００は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ２、ＣＸ３、可変容量回路ＣＸ１（可変容量キャパシター）を有する。例えば電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ３により発振用のバッファー回路ＢＡＸが構成される。電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。容量が可変である可変容量回路ＣＸ１の一端は、回路装置１０の第１の発振子用の端子（発振子用パッド）を介して発振子ＸＴＡＬの一端（ＮＸ１）に接続される。キャパシターＣＸ２の一端は、回路装置１０の第２の発振子用の端子（発振子用パッド）を介して発振子ＸＴＡＬの他端（ＮＸ２）に接続される。キャパシターＣＸ３は、その一端が発振子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。

バイポーラートランジスターＴＲＸには、発振子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、ＴＲＸのコレクター・エミッター間電流が増加し、コレクター電圧ＶＣＸが低下する。一方、ＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して発振子ＸＴＡＬの一端にフィードバックされる。即ちキャパシターＣＸ３によりＡＣ成分がカットされて、ＤＣ成分がフィードバックされる。このようにバイポーラートランジスターＴＲＸ等により構成される発振用のバッファー回路ＢＡＸは、ノードＮＸ２の信号の反転信号（位相差が１８０度の信号）をノードＮＸ１に出力する反転回路（反転増幅回路）として動作する。可変容量ダイオードなどにより構成される可変容量回路ＣＸ１の容量値は、制御電圧ＶＣに基づいて制御される。これにより発振回路１００の発振周波数の調整が可能になる。

なお発振回路１００は図１４、図１５の構成に限定されず、種々の変形実施が可能である。例えば可変容量回路（ＣＢ１、ＣＢ２、ＣＸ１）の容量値をデジタル値で調整できるようにしてもよい。この場合には可変容量回路は、複数のキャパシター（キャパシターアレイ）と、デジタル値である周波数制御データに基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）により構成されることになる。

７．シールド線
次にクロック信号ＣＫ１、ＣＫ２の信号線でのシールド線の配線手法について説明する。例えば図１６に示すように回路装置１０は、クロック信号ＣＫ１を時間デジタル変換回路２０に供給する信号線ＬＣ１（第１の信号線）と、クロック信号ＣＫ２を時間デジタル変換回路２０に供給する信号線ＬＣ２（第２の信号線）を含む。具体的には、信号線ＬＣ１は、例えばＰＬＬ回路１２０（発振回路１０２）と時間デジタル変換回路２０を接続する信号線であり、信号線ＬＣ２は、例えばＰＬＬ回路１３０（発振回路１０３）と時間デジタル変換回路２０を接続する信号線である。信号線ＬＣ１は、図１６において左側に配置されるＰＬＬ回路１２０から、２つのコーナーで屈曲しながら、時間デジタル変換回路２０の中央部の信号入力ノードに向かって配線されている。信号線ＬＣ２は、右側に配置されるＰＬＬ回路１３０から、２つのコーナーで屈曲しながら、時間デジタル変換回路２０の中央部の信号入力ノードに向かって配線されている。

そして、信号線ＬＣ１とＬＣ２の間にシールド線ＳＬ（第１のシールド線）が配線される。例えば信号線ＬＣ１、ＬＣ２は、２つ目のコーナーで屈曲した後、両者の信号線間の距離が近くなっているが、この距離が近くなった場所において、信号線ＬＣ１とＬＣ２の間にシールド線ＳＬが配線される。このようにシールド線ＳＬを配線すれば、信号線ＬＣ１、ＬＣ２により伝達されるクロック信号ＣＫ１、ＣＫ２間のカップリングを低減できる。従って、例えばクロック信号ＣＫ１のクロックノイズがクロック信号ＣＫ２に伝達されて与える悪影響や、クロック信号ＣＫ２のクロックノイズがクロック信号ＣＫ１に伝達されて与える悪影響を、シールド線ＳＬにより低減できる。従って、クロック信号ＣＫ１、ＣＫ２に発生するジッターノイズ等のノイズを低減でき、時間デジタル変換回路２０での時間デジタル変換の高性能化等を実現できる。

また図１６に示すように回路装置１０は、シールド線ＳＬ１（第２のシールド線）、シールド線ＳＬ２（第３のシールド線）を更に含む。そして信号線ＬＣ１は、シールド線ＳＬ１とシールド線ＳＬとの間に配線され、信号線ＬＣ２は、シールド線ＳＬ２とシールド線ＳＬとの間に配線される。このようにすれば、信号線ＬＣ１の両側にシールド線ＳＬ１とＳＬを配線し、且つ、信号線ＬＣ２の両側にもシールド線ＳＬ２とＳＬを配線できるようになる。この場合に、一方のクロック信号のクロックノイズが他方のクロック信号に与える悪影響についてはシールド線ＳＬにより低減できる。そしてクロックノイズ以外のノイズ（外部ノイズ）がクロック信号ＣＫ１に与える悪影響についてはシールド線ＳＬ１により低減できる。またクロックノイズ以外のノイズがクロック信号ＣＫ２に与える悪影響についてはシールド線ＳＬ２により低減できる。従って、時間デジタル変換回路２０での時間デジタル変換の更なる高性能化等を図れるようになる。

８．変形例
次に本実施形態の種々の変形例について説明する。例えば本実施形態では３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を設ける場合について主に説明したが、本実施形態はこれに限定されず、発振子の個数は２つであってもよいし、４つ以上であってもよい。例えば図１７の本実施形態の変形例では、２つの発振子ＸＴＡＬ１、ＸＴＡＬ２と、１つのＰＬＬ回路１２０が設けられている。

例えばＰＬＬ回路１２０はクロック信号ＣＫ１とＣＫ２の位相同期を行う。具体的にはＰＬＬ回路１２０は、ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、Ｎ／ｆ１＝Ｍ／ｆ２（Ｎ、Ｍは２以上の異なる整数）となるように、クロック信号ＣＫ１、ＣＫ２の位相同期を行う。ＰＬＬ回路１２０は、分周回路１２２、１２４と、位相検出器１２６を含む。分周回路１２２は、ＣＫ１のクロック周波数ｆ１を１／Ｎにする分周を行って、クロック周波数がｆ１／Ｎとなる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、ＣＫ２のクロック周波数ｆ２を１／Ｍにする分周を行って、クロック周波数がｆ２／Ｍとなる分周クロック信号ＤＣＫ２を出力する。例えば回路装置１０は発振回路１０１を含み、この発振回路１０１は、発振子ＸＴＡＬ１を発振させて、クロック信号ＣＫ２（基準クロック信号ＣＫＲ）を生成し、分周回路１２４に出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行う。このようにすることで、クロック信号ＣＫ１、ＣＫ２を位相同期タイミング毎に位相同期させることが可能になる。

９．電子機器、移動体
図１８は、本実施形態の振動デバイス５０（回路装置）を含む電子機器の構成例である。この電子機器５００は、回路装置１０と発振子ＸＴＡＬ１〜ＸＴＡＬ３を有する振動デバイス５０と、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。

電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末（スマートフォン等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０（処理回路）は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図１９は、本実施形態の振動デバイス５０（回路装置）を含む移動体の例である。本実施形態の振動デバイス５０（発振器、物理量測定装置）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図１９は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の振動デバイス５０が組み込まれる。制御装置２０８は、この振動デバイス５０により生成されたクロック信号や測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の振動デバイス５０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また振動デバイス、電子機器、移動体の構成・動作や、振動デバイスでの回路装置及び発振子の配置構成や接続構成、回路装置の回路構成、処理回路の処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…回路装置、１２…処理回路、１４…温度センサー、２０…時間デジタル変換回路、
２４…電圧変換回路、３０…チョッピング変調回路、４１…増幅回路、
５０…振動デバイス、５２…パッケージ、５３…ベース部、５４…枠部、
５５…Ａ／Ｄ変換回路、６０…段差部、６１…電極、６２…ボンディングワイヤー、
６３…段差部、６４…電極、６５…ボンディングワイヤー、６６…段差部、
６７…電極、６８…ボンディングワイヤー、７２…ローパスフィルター部、
８０…チョッピング復調回路、８２…チョッピング復調部、
９０…チョッピング変調回路、１０１…第１の発振回路、１０２…第２の発振回路、
１０３…第３の発振回路、１０５…温度検出回路、１１０…制御回路、
１２０…第１のＰＬＬ回路、１２２…分周回路、１２４…分周回路、
１２６…位相検出器、１２８…チャージポンプ回路、１３０…第２のＰＬＬ回路、
１３２…分周回路、１３４…分周回路、１３６…位相検出器、
１３８…チャージポンプ回路、１４０…発振信号生成回路、１８０…デジタル処理回路、
１８２…温度補償部、２０６…自動車、２０７…車体、２０８…制御装置、
２０９…車輪、５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部、
ＣＫ１…第１のクロック信号、ＣＫ２…第２のクロック信号、
ＣＫＲ…基準クロック信号、ＬＣ１…第１の信号線、ＬＣ２…第２の信号線、
Ｐ１…第１の端子、Ｐ３…第２の端子、ＳＬ…第１のシールド線、
ＳＬ１…第２のシールド線、ＳＬ２…第３のシールド線、ＳＭ１…第１の支持部、
ＸＴＡＬ１…第１の発振子、ＸＴＡＬ２…第２の発振子、ＸＴＡＬ３…第３の発振子

Claims (14)

1. 基準クロック信号を生成するための第１の発振子と、
   前記基準クロック信号に基づいて周波数が調整される第１のクロック信号を生成するための第２の発振子と、
   前記第１の発振子の発振周波数の温度補償用の温度センサーを備える回路装置と、
   を含み、
   前記回路装置の基板に直交する方向での平面視において、前記第１の発振子と前記温度センサーとが重なるように前記温度センサーが前記回路装置に配置されることを特徴とする振動デバイス。
2. 請求項１に記載の振動デバイスにおいて、
   前記第１の発振子は、第１の支持部により前記回路装置に支持され、
   前記第２の発振子は、第２の支持部により前記回路装置に支持されることを特徴とする振動デバイス。
3. 請求項２に記載の振動デバイスにおいて、
   前記第１の支持部は、前記第１の発振子の一方側電極の端子電極と前記回路装置の第１の端子とを電気的に接続し、
   前記第２の支持部は、前記第２の発振子の一方側電極の端子電極と前記回路装置の第２の端子とを電気的に接続することを特徴とする振動デバイス。
4. 請求項２又は３に記載の振動デバイスにおいて、
   前記第１の支持部及び前記第２の支持部は、導電性のバンプであることを特徴とする振動デバイス。
5. 請求項１乃至４のいずれか一項に記載の振動デバイスにおいて、
   前記平面視において、前記第１の発振子及び前記第２の発振子の面積は、前記回路装置の面積より小さいことを特徴とする振動デバイス。
6. 請求項１乃至５のいずれか一項に記載の振動デバイスにおいて、
   前記基準クロック信号に基づいて周波数が調整される第２のクロック信号を生成するための第３の発振子を含むことを特徴とする振動デバイス。
7. 請求項６に記載の振動デバイスにおいて、
   前記回路装置は、
   前記基準クロック信号と前記第１のクロック信号の位相同期を行う第１のＰＬＬ回路と、
   前記基準クロック信号と前記第２のクロック信号の位相同期を行う第２のＰＬＬ回路と、
   を含むことを特徴とする振動デバイス。
8. 請求項６又は７に記載の振動デバイスにおいて、
   前記回路装置は、
   前記第１のクロック信号と前記第２のクロック信号に基づいて、時間をデジタル値に変換する時間デジタル変換回路を含むことを特徴とする振動デバイス。
9. 請求項１乃至５のいずれか一項に記載の振動デバイスにおいて、
   前記回路装置は、
   前記基準クロック信号と前記第１のクロック信号に基づいて、時間をデジタル値に変換する時間デジタル変換回路を含むことを特徴とする振動デバイス。
10. 請求項１乃至９のいずれか一項に記載の振動デバイスにおいて、
    前記回路装置は、
    前記第１の発振子を用いて前記基準クロック信号を生成するための第１の発振回路と、
    前記第２の発振子を用いて前記第１のクロック信号を生成するための第２の発振回路と、
    を含み、
    前記平面視において、前記第１の発振子と前記温度センサーとが重なると共に前記第１の発振子と前記第１の発振回路とが重なるように配置され、
    前記平面視において、前記第２の発振子と前記第２の発振回路とが重なるように配置されることを特徴とする振動デバイス。
11. 請求項８に記載の振動デバイスにおいて、
    前記回路装置は、
    前記第１のクロック信号を前記時間デジタル変換回路に供給する第１の信号線と、
    前記第２のクロック信号を前記時間デジタル変換回路に供給する第２の信号線と、
    を含み、
    前記第１の信号線と前記第２の信号線の間に第１のシールド線が配線されることを特徴とする振動デバイス。
12. 請求項１１に記載の振動デバイスにおいて、
    前記回路装置は、
    第１のシールド線と第２のシールド線とを含み、
    前記第１の信号線は、前記第２のシールド線と前記第１のシールド線との間に配置され、
    前記第２の信号線は、前記第３のシールド線と前記第１のシールド線との間に配置されることを特徴とする振動デバイス。
13. 請求項１乃至１２のいずれか一項に記載の振動デバイスを含むことを特徴とする電子機器。
14. 請求項１乃至１２のいずれか一項に記載の振動デバイスを含むことを特徴とする移動体。