JP2019024066A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

To provide a technique capable of enhancing resistance to cutting such as dicing and miniaturizing a semiconductor device such as a semiconductor chip.SOLUTION: A semiconductor device includes a semiconductor substrate and a polyimide member. The semiconductor substrate has a surface on which a semiconductor element is disposed. The semiconductor substrate has a cut end portion which is an end portion of the surface. Also, a trench along the cutting edge is provided on the surface of the semiconductor substrate. The polyimide member is buried in the trench.SELECTED DRAWING: Figure 5

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体素子が形成された半導体ウェハは、ダイサーと呼ばれるダイシング装置によって切断される。このような切断、いわゆるダイシングによって、半導体ウェハから四角形状の半導体チップが切り離される（例えば特許文献１）。   A semiconductor wafer on which a semiconductor element such as a trench gate type IGBT (Insulated Gate Bipolar Transistor) is formed is cut by a dicing apparatus called a dicer. By such cutting, so-called dicing, a rectangular semiconductor chip is separated from the semiconductor wafer (for example, Patent Document 1).

特開２０１１−１１４０５３号公報JP 2011-114053 A

ダイシング時には、半導体チップのうちダイサーの切削歯が通る領域において、微小な欠けまたは割れが生じる。このような欠けなどが、長期的な電気的なストレスや機械的なストレスによって動作領域に達すると、半導体素子の動作不良が生じてしまう。この不具合が抑制されるように、半導体ウェハにはライン状のダイシング領域が設けられる。ここで、ダイシング領域は、ダイシング後には半導体チップから除去される切削領域と、ダイシング後にも半導体チップに残存するマージン領域である残存領域とを含む。しかしながら、残存領域は比較的大きいため、半導体チップを小型化できないという問題があった。   At the time of dicing, minute chippings or cracks occur in the region of the semiconductor chip through which the cutting teeth of the dicer pass. When such chipping or the like reaches the operation region due to long-term electrical stress or mechanical stress, a malfunction of the semiconductor element occurs. In order to suppress this problem, the semiconductor wafer is provided with a line-shaped dicing region. Here, the dicing area includes a cutting area that is removed from the semiconductor chip after dicing, and a remaining area that is a margin area remaining in the semiconductor chip even after dicing. However, since the remaining area is relatively large, there is a problem that the semiconductor chip cannot be reduced in size.

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ダイシングなどの切断への耐性を高めるとともに、半導体チップなどの半導体装置を小型化可能な技術を提供することを目的とする。   Therefore, the present invention has been made in view of the above problems, and it is an object of the present invention to increase the resistance to cutting such as dicing and to provide a technique capable of downsizing a semiconductor device such as a semiconductor chip. And

本発明に係る半導体装置は、半導体素子が配設された面と、前記面の端部である切断端部とを有する半導体基体であって、前記切断端部に沿ったトレンチが前記面に設けられた半導体基体と、前記トレンチ内に埋設されたポリイミド部材とを備える。   A semiconductor device according to the present invention is a semiconductor substrate having a surface on which a semiconductor element is disposed and a cut end that is an end of the surface, and a trench along the cut end is provided on the surface. And a polyimide member embedded in the trench.

本発明によれば、切断端部に沿ったトレンチ内に、ポリイミド部材が埋設されている。これにより、切断への耐性を高めることができ、かつ、半導体装置を小型化が可能となる。   According to the present invention, the polyimide member is embedded in the trench along the cut end. Thereby, resistance to cutting can be increased, and the semiconductor device can be miniaturized.

半導体ウェハの一部の構成を示す平面図である。It is a top view which shows the structure of a part of semiconductor wafer. ダイシング工程前の関連半導体チップを示す平面図である。It is a top view which shows the related semiconductor chip before a dicing process. ダイシング工程後の関連半導体チップを示す平面図である。It is a top view which shows the related semiconductor chip after a dicing process. 実施の形態１に係る半導体チップの構成を示す平面図である。1 is a plan view showing a configuration of a semiconductor chip according to a first embodiment. 実施の形態１に係る半導体チップの構成を示す断面図である。1 is a cross-sectional view showing a configuration of a semiconductor chip according to a first embodiment. 実施の形態１に係る半導体チップにおける作用を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the operation in the semiconductor chip according to the first embodiment.

＜関連半導体装置＞
まず、本発明の実施の形態に係る半導体装置である半導体チップについて説明する前に、これと関連する半導体チップ（以下「関連半導体チップ」と記す）について説明する。 <Related semiconductor devices>
First, before describing a semiconductor chip which is a semiconductor device according to an embodiment of the present invention, a semiconductor chip related thereto (hereinafter referred to as “related semiconductor chip”) will be described.

図１は、半導体基板である半導体ウェハ１の一部を示す平面図である。なお、図１では、半導体ウェハ１の一部しか図示されていないが、半導体ウェハ１は、概ね円形状の外周形状を有する。以下、半導体ウェハ１は、シリコンのウェハであるものとするが、これに限ったものではなく、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）などのワイドバンドギャップ半導体のウェハであってもよい。   FIG. 1 is a plan view showing a part of a semiconductor wafer 1 which is a semiconductor substrate. In FIG. 1, only a part of the semiconductor wafer 1 is shown, but the semiconductor wafer 1 has a substantially circular outer peripheral shape. Hereinafter, the semiconductor wafer 1 is assumed to be a silicon wafer, but is not limited thereto, and may be a wide band gap semiconductor wafer such as SiC (silicon carbide) or GaN (gallium nitride).

半導体ウェハ１では、複数の四角形状の関連半導体チップ２１同士がダイシングライン領域４を挟み隣接して形成されている。半導体ウェハ１に含まれる関連半導体チップ２１の数は、通常、半導体ウェハ上に配置される半導体チップの数が最大となるように設定される。   In the semiconductor wafer 1, a plurality of rectangular related semiconductor chips 21 are formed adjacent to each other with the dicing line region 4 interposed therebetween. The number of related semiconductor chips 21 included in the semiconductor wafer 1 is normally set so that the number of semiconductor chips arranged on the semiconductor wafer is maximized.

関連半導体チップ２１は、半導体素子を備える。図１の例では、半導体素子は、エミッタ電極３ａとゲート電極３ｂとを有するＩＧＢＴ３と、ＩＧＢＴ３の高電圧に対する耐性を高めるための終端構造とを含む。エミッタ電極３ａ及びゲート電極３ｂは、例えばアルミニウムを含む。ＩＧＢＴ３、ひいては関連半導体チップ２１のサイズは、使用される電流の容量に応じて設定される。   The related semiconductor chip 21 includes a semiconductor element. In the example of FIG. 1, the semiconductor element includes an IGBT 3 having an emitter electrode 3a and a gate electrode 3b, and a termination structure for increasing the resistance of the IGBT 3 to a high voltage. The emitter electrode 3a and the gate electrode 3b contain, for example, aluminum. The size of the IGBT 3 and thus the related semiconductor chip 21 is set according to the capacity of the current used.

なお、以下の説明では、半導体チップの上面のうちＩＧＢＴ３が配設された領域を「ＩＧＢＴ形成領域」と呼ぶこともあり、半導体チップの上面のうち終端構造が配設された領域を「終端領域５」と呼ぶこともある。また、ＩＧＢＴ形成領域及び終端領域をまとめた領域を「動作領域」と呼ぶこともある。   In the following description, a region where the IGBT 3 is disposed on the upper surface of the semiconductor chip may be referred to as an “IGBT formation region”, and a region where the termination structure is disposed on the upper surface of the semiconductor chip is referred to as a “termination region”. 5 ". In addition, a region where the IGBT formation region and the termination region are combined may be referred to as an “operation region”.

半導体ウェハ１からの関連半導体チップ２１の切り離しは、ダイシングブレードと呼ばれる、ダイヤモンドの歯が塗布された切削歯を有するダイサーによって行われる。具体的には、この切り離しは、関連半導体チップ２１同士の間の部分、つまり各関連半導体チップ２１の最外周部分に設けられたライン状のダイシング領域４において、シリコンをダイシングブレードで切削することによって行われる。この工程は、一般的にダイシング工程と呼ばれたり、単にダイシングと呼ばれたりする。   The related semiconductor chip 21 is separated from the semiconductor wafer 1 by a dicer having a cutting tooth to which diamond teeth are applied, called a dicing blade. Specifically, this separation is performed by cutting silicon with a dicing blade in a portion between the related semiconductor chips 21, that is, in a line-shaped dicing region 4 provided in the outermost peripheral portion of each related semiconductor chip 21. Done. This process is generally called a dicing process or simply called dicing.

図２は、図１のＡの領域を拡大した構成にダイシング工程を行う前の状態を示す図であり、図３は、図２の構成にダイシング工程を行った後の状態を示す図である。図２には、ダイシング領域４と、上述した終端領域５とが図示されている。なお、終端領域５には、終端構造としてアルミニウム配線５ａなどの構造が配設されている。   2 is a diagram illustrating a state before the dicing process is performed on the configuration in which the area A in FIG. 1 is enlarged, and FIG. 3 is a diagram illustrating a state after the dicing process is performed on the configuration in FIG. . FIG. 2 shows the dicing area 4 and the termination area 5 described above. The termination region 5 is provided with a structure such as an aluminum wiring 5a as a termination structure.

図２のダイシング領域４は、予め定められた幅を有する領域である。このダイシング領域４は、切り離された半導体チップの動作を保証するための領域であり、半導体チップの動作とは無関係な動作無効領域である。このダイシング領域４は、切削領域４ａと残存領域４ｂとを含んでいる。   The dicing area 4 in FIG. 2 is an area having a predetermined width. The dicing area 4 is an area for assuring the operation of the separated semiconductor chip, and is an operation invalid area unrelated to the operation of the semiconductor chip. The dicing area 4 includes a cutting area 4a and a remaining area 4b.

切削領域４ａは、ダイシングブレードが通る領域であり、図３に示すようにダイシング後には半導体チップから除去される領域である。切削領域４ａの幅は、ダイサーのブレード幅やブレードのブレを最大許容できる幅に設定される。   The cutting region 4a is a region through which a dicing blade passes, and is a region removed from the semiconductor chip after dicing as shown in FIG. The width of the cutting region 4a is set to a width that allows the maximum blade deflection and blade blurring.

残存領域４ｂは、ダイシング後にも関連半導体チップ２１に残存する領域である。残存領域４ｂは、ダイシングブレードが通過した後に、様々な理由によって発生したシリコンの欠け６や図示しない微小なヒビが、終端領域５などの動作領域に達しないようにするためのマージン領域である。残存領域４ｂは終端領域５と隣接しており、残存領域４ｂの幅は、上記の効果が得られるのに十分な長さに設定される。   The remaining region 4b is a region remaining on the related semiconductor chip 21 even after dicing. The remaining region 4b is a margin region for preventing silicon chips 6 and minute cracks (not shown) generated due to various reasons after passing through the dicing blade from reaching the operation region such as the termination region 5. The remaining region 4b is adjacent to the termination region 5, and the width of the remaining region 4b is set to a length sufficient to obtain the above effect.

このような関連半導体チップ２１では、欠け６などが動作領域に達することが残存領域４ｂによって抑制されている。しかしながら、この残存領域４ｂは比較的大きいため、チップサイズを小さくできないという問題があった。これに対して、以下で説明する本発明の実施の形態に係る半導体装置である半導体チップでは、残存領域４ｂ、ひいてはチップサイズを小さくすることが可能となっている。   In such a related semiconductor chip 21, the remaining region 4b prevents the chip 6 and the like from reaching the operating region. However, since the remaining area 4b is relatively large, there is a problem that the chip size cannot be reduced. On the other hand, in the semiconductor chip which is the semiconductor device according to the embodiment of the present invention described below, it is possible to reduce the remaining region 4b and thus the chip size.

＜実施の形態１＞
図４は、本実施の形態１に係る半導体チップの構成を示す平面図であり、図５は、当該構成を図４のＢ−Ｂ’線に沿って示す断面図である。以下、本実施の形態１で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。 <Embodiment 1>
4 is a plan view showing the configuration of the semiconductor chip according to the first embodiment, and FIG. 5 is a cross-sectional view showing the configuration along the line BB ′ in FIG. Hereinafter, among the constituent elements described in the first embodiment, constituent elements that are the same as or similar to the constituent elements described above are assigned the same reference numerals, and different constituent elements are mainly described.

図５に示すように、本実施の形態１に係る半導体チップ２は、半導体基体８と、ポリイミド部材１０とを備える。なお、ダイシングによって残留領域４ｂに欠けた場合には、例えば、半導体基体８のうち図５の二点鎖線から右上部分が除去される。   As shown in FIG. 5, the semiconductor chip 2 according to the first embodiment includes a semiconductor substrate 8 and a polyimide member 10. When the residual region 4b is missing due to dicing, for example, the upper right portion of the semiconductor substrate 8 is removed from the two-dot chain line in FIG.

半導体基体８は、半導体ウェハ１の一部に相当する。半導体基体８が有する上面には、絶縁ゲート型トランジスタであるトレンチ型のＩＧＢＴ３（図１）と、終端構造とが配設されている。そして、半導体基体８は、当該上面の端部として、ダイシングで切断された残存領域４ｂの切断端部を有している。また、半導体基体８の残存領域４ｂと、終端構造に対応する終端領域５との間の上面には、切断端部に沿ったトレンチ９が設けられている。   The semiconductor substrate 8 corresponds to a part of the semiconductor wafer 1. A trench type IGBT 3 (FIG. 1), which is an insulated gate transistor, and a termination structure are disposed on the upper surface of the semiconductor substrate 8. The semiconductor substrate 8 has a cut end portion of the remaining region 4b cut by dicing as an end portion of the upper surface. A trench 9 is provided along the cut end on the upper surface between the remaining region 4b of the semiconductor substrate 8 and the termination region 5 corresponding to the termination structure.

ポリイミド部材１０は、トレンチ９内に埋設されている。なお本実施の形態１では、図５に示すように、ポリイミド部材１０は、ＩＧＢＴ３の一部と終端構造とを覆う保護膜であるポリイミド部材の一部である。つまり、ポリイミド部材１０は、半導体チップ２の動作領域に含まれる終端領域５からトレンチ９に亘って連続的に配設されている。   The polyimide member 10 is embedded in the trench 9. In the first embodiment, as shown in FIG. 5, the polyimide member 10 is a part of a polyimide member that is a protective film that covers a part of the IGBT 3 and the termination structure. That is, the polyimide member 10 is continuously disposed from the termination region 5 included in the operation region of the semiconductor chip 2 to the trench 9.

次に、本実施の形態１に係る半導体チップ２の製造方法について説明する。まず、半導体ウェハ１（図１）の上面に、ＩＧＢＴ３と、ＩＧＢＴ３の外側のダイシング領域４とＩＧＢＴ３との間でダイシング領域４に沿ったトレンチ９とを形成し、かつトレンチ９内にポリイミド部材１０を埋設する。なお、ＩＧＢＴ３及びトレンチ９の形成、並びに、ポリイミド部材１０の埋設の順番には、特に制約はない。その後、半導体ウェハ１を上面側からダイシング領域４に沿って切断するダイシングを行うことによって、半導体ウェハ１から個々の半導体チップ２に切り離す。   Next, a method for manufacturing the semiconductor chip 2 according to the first embodiment will be described. First, on the upper surface of the semiconductor wafer 1 (FIG. 1), the IGBT 3 and the trench 9 along the dicing region 4 between the dicing region 4 and the IGBT 3 outside the IGBT 3 are formed, and the polyimide member 10 is formed in the trench 9. Buried. In addition, there is no restriction | limiting in particular in order of formation of IGBT3 and the trench 9, and the embedding of the polyimide member 10. FIG. Then, the semiconductor wafer 1 is cut into individual semiconductor chips 2 from the semiconductor wafer 1 by performing dicing that cuts the semiconductor wafer 1 along the dicing region 4 from the upper surface side.

ここで、仮にトレンチ９内が空洞であるように構成された半導体チップにおいてダイシングを行うと、トレンチ９の開口部の角部に応力が集中して、トレンチ９の欠け発生等の問題が発生する可能性がある。そのため、トレンチ９に何らかの埋設材料を埋設して、応力を緩和させる必要がある。この埋設材料の特性としては、（１）トレンチ９に容易に埋設できるように流動性を有すること、（２）ダイシング中またはダイシング後において、埋設材料の一部がトレンチ９から剥離して動作領域に接触した際に、電気的影響が動作領域に及ばないように絶縁性を有すること、（３）同様に剥離した埋設材料の一部が動作領域に接触した際に、機械的影響が動作領域に及ばないように比較的柔らかいこと、が求められる。   Here, if dicing is performed on a semiconductor chip configured so that the inside of the trench 9 is hollow, stress concentrates on the corners of the opening of the trench 9, thereby causing problems such as chipping of the trench 9. there is a possibility. Therefore, it is necessary to bury some kind of burying material in the trench 9 to relieve stress. The characteristics of the buried material are as follows: (1) fluidity so that it can be easily buried in the trench 9; (2) a part of the buried material is peeled off from the trench 9 during or after dicing; (3) Similarly, when a part of the embedded material that has been peeled contacts the operating region, the mechanical effect is affected by the operating region. It is required to be relatively soft so that it does not reach.

以上の点に鑑みて本実施の形態１では、半導体チップ２の表面保護膜に用いられる絶縁材料のポリイミド部材の一部がトレンチ９に埋設されている。このような構成によれば、上記（１）〜（３）の要求を適切に満たすことができる。   In view of the above points, in the first embodiment, a part of the polyimide member of the insulating material used for the surface protective film of the semiconductor chip 2 is embedded in the trench 9. According to such a configuration, the above requirements (1) to (3) can be appropriately satisfied.

なお、埋設部材が、ＩＧＢＴのトレンチゲート電極に通常用いられる高濃度にドープされたポリシリコン部材、または、表面のメタライズ材に通常用いられるアルミニウム系の金属部材である場合には、上記（２）を満たすことができない。また、図６（ａ）に示すように、比較的硬いポリシリコン部材１１を用いた構成では、ダイシングによって生じる応力１２の水平方向の分力、つまり動作領域に伝わる応力１２ａが比較的大きい。   When the buried member is a heavily doped polysilicon member usually used for an IGBT trench gate electrode or an aluminum-based metal member usually used for a surface metallization material, the above (2) Can't meet. Further, as shown in FIG. 6A, in the configuration using the relatively hard polysilicon member 11, the horizontal component of the stress 12 generated by dicing, that is, the stress 12a transmitted to the operation region is relatively large.

これに対して、比較的柔らかいポリイミド部材１０を用いた本実施の形態１の構成によれば、図６（ｂ）に示すように応力１２ａを小さくすることができる。このため、残存領域４ｂ、ひいてはチップサイズを小さくすることができる。また、上記（３）を満たすこともできる。   On the other hand, according to the configuration of the first embodiment using the relatively soft polyimide member 10, the stress 12a can be reduced as shown in FIG. For this reason, the remaining region 4b, and hence the chip size can be reduced. Also, the above (3) can be satisfied.

なお、ポリシリコン部材、または、アルミニウム系の金属部材を、図５のポリイミド部材のように終端構造を覆うように配設した場合には、電気的影響が動作領域に及んでしまう。このため、ポリシリコン部材等が埋設部材である構成では、トレンチ９内のみにしか形成することができない。   Note that when a polysilicon member or an aluminum-based metal member is disposed so as to cover the termination structure as in the polyimide member of FIG. 5, an electrical influence is exerted on the operating region. For this reason, in the configuration in which the polysilicon member or the like is an embedded member, it can be formed only in the trench 9.

これに対して、本実施の形態１では、ポリイミド部材１０は、終端構造を覆う保護膜であるポリイミド部材の一部であり、半導体チップ２の動作領域に含まれる終端領域５からトレンチ９に亘って連続的に配設されている。このような構成によれば、ポリイミド部材の面積を大きくすることができる。その結果、上記応力の緩和を高めることができ、かつ、ポリイミド部材１０がトレンチ９から剥離することを抑制することができる。   On the other hand, in the first embodiment, the polyimide member 10 is a part of a polyimide member that is a protective film covering the termination structure, and extends from the termination region 5 included in the operation region of the semiconductor chip 2 to the trench 9. Are arranged continuously. According to such a configuration, the area of the polyimide member can be increased. As a result, the relaxation of the stress can be increased, and the polyimide member 10 can be prevented from peeling from the trench 9.

＜変形例＞
以上の説明では、半導体素子は、トレンチ型のＩＧＢＴ３であった。しかしこれに限ったものではなく、半導体素子は、例えば、プレーナ型のＩＧＢＴ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＳＢＤ（Schottky Barrier Diode）、ＰＮダイオードなどであってもよい。なお、ＩＧＢＴ形成領域に別のトレンチが設けられている場合には、別のトレンチとともにトレンチ９を形成することができる。このため、製造工程が増えることを抑制することができる。 <Modification>
In the above description, the semiconductor element is a trench type IGBT 3. However, the semiconductor element is not limited to this, and the semiconductor element may be, for example, a planar IGBT, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), an SBD (Schottky Barrier Diode), or a PN diode. In addition, when another trench is provided in the IGBT formation region, the trench 9 can be formed together with another trench. For this reason, it can suppress that a manufacturing process increases.

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。   In the present invention, the embodiments can be appropriately modified and omitted within the scope of the invention.

１ 半導体ウェハ、２ 半導体チップ、３ ＩＧＢＴ、４ ダイシング領域、８ 半導体基体、９ トレンチ、１０ ポリイミド部材。   DESCRIPTION OF SYMBOLS 1 Semiconductor wafer, 2 Semiconductor chip, 3 IGBT, 4 Dicing area | region, 8 Semiconductor base | substrate, 9 Trench, 10 Polyimide member.

Claims (5)

半導体素子が配設された面と、前記面の端部である切断端部とを有する半導体基体であって、前記切断端部に沿ったトレンチが前記面に設けられた半導体基体と、
前記トレンチ内に埋設されたポリイミド部材と
を備える、半導体装置。 A semiconductor substrate having a surface on which a semiconductor element is disposed and a cut end that is an end of the surface, wherein the semiconductor substrate has a trench along the cut end provided on the surface;
A semiconductor device comprising a polyimide member embedded in the trench. 請求項１に記載の半導体装置であって、
前記半導体基体の前記面のうち前記半導体素子が配設された領域に、別のトレンチが設けられている、半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein another trench is provided in a region of the surface of the semiconductor substrate where the semiconductor element is disposed. 請求項１または請求項２に記載の半導体装置であって、
前記ポリイミド部材は、前記半導体基体の前記面のうち前記半導体素子の終端構造が配設された領域に設けられたポリイミド部材の一部である、半導体装置。 The semiconductor device according to claim 1 or 2, wherein
The said polyimide member is a semiconductor device which is a part of polyimide member provided in the area | region in which the termination structure of the said semiconductor element was arrange | positioned among the said surfaces of the said semiconductor substrate. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
前記半導体素子は絶縁ゲート型トランジスタを含む、半導体装置。 The semiconductor device according to any one of claims 1 to 3, wherein
The semiconductor device, wherein the semiconductor element includes an insulated gate transistor. （ａ）半導体素子と、前記半導体素子外側のダイシング領域と前記半導体素子との間で前記ダイシング領域に沿ったトレンチとを、半導体基板の面に形成し、かつ前記トレンチ内にポリイミド部材を埋設する工程と、
（ｂ）前記半導体基板を前記面側から前記ダイシング領域に沿って切断する工程と
を備える、半導体装置の製造方法。 (A) forming a semiconductor element and a trench along the dicing area between the semiconductor element and a dicing area outside the semiconductor element on the surface of the semiconductor substrate, and burying a polyimide member in the trench Process,
(B) A step of cutting the semiconductor substrate from the surface side along the dicing region.
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