JP2019016721A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、パワーデバイス等として有用な半導体装置およびそれを備える半導体システムに関する。 The present invention relates to a semiconductor device useful as a power device or the like and a semiconductor system including the same.
従来、半導体基板上にショットキーバリア電極が設けられている半導体装置が知られており、逆方向耐圧を大きくし、さらに順方向立ち上がり電圧を小さくすること等を目的に、ショットキーバリア電極について種々検討されている。
特許文献１には、半導体上の中央部に、バリアハイトが小さくなる金属を配置し、半導体上の周辺部に、バリアハイトが大きくなる金属と半導体とのショットキーコンタクトを形成して、逆方向耐圧を大きくし、さらに順方向立ち上がり電圧を小さくすることが記載されている。
Conventionally, a semiconductor device in which a Schottky barrier electrode is provided on a semiconductor substrate is known, and various Schottky barrier electrodes are used for the purpose of increasing a reverse breakdown voltage and further decreasing a forward rising voltage. It is being considered.
In Patent Document 1, a metal having a small barrier height is arranged in the central portion on the semiconductor, and a Schottky contact between the metal having a large barrier height and the semiconductor is formed in the peripheral portion on the semiconductor, so that the reverse breakdown voltage is reduced. It is described that the voltage is increased and the forward rise voltage is further decreased.
また、ショットキー電極とオーミック電極との組合せについても検討がなされており、例えば特許文献２には、同種金属で構成されるショットキー電極とオーミック電極とが基板上に形成されたワイドバンドギャップ半導体装置が記載されており、このような構成とすることにより、サージ電流などの高い電流が順方向に流れる場合における熱破壊耐性を向上させることができる旨記載されている。しかしながら、ショットキー接合とオーミック接合との各界面の密着性や各接合同士の密着性に課題があったり、また、電極材料も制限する必要があったり、またさらに、温度によって、バリアハイトが変化する問題等があったりして、必ずしも満足のいくものではなかった。そのため、立ち上がり電圧が低く、温度安定性にも優れた半導体装置が待ち望まれていた。 Also, a combination of a Schottky electrode and an ohmic electrode has been studied. For example, Patent Document 2 discloses a wide band gap semiconductor in which a Schottky electrode and an ohmic electrode made of the same metal are formed on a substrate. An apparatus is described, and it is described that by adopting such a configuration, it is possible to improve thermal breakdown resistance when a high current such as a surge current flows in the forward direction. However, there are problems with the adhesion at each interface between the Schottky junction and the ohmic junction, the adhesion between the junctions, the electrode material also needs to be restricted, and the barrier height varies depending on the temperature. There were problems and it was not always satisfactory. Therefore, a semiconductor device having a low rising voltage and excellent temperature stability has been desired.
なお、特許文献３には、短絡部を介して、導電型のガードリングと、ショットキー電極と接合されている主接合部とを接続した半導体装置が記載されており、このような半導体装置が電界集中を緩和し、耐圧向上に寄与する旨記載されている。しかしながら、ガードリングを多数設置しても、主接合部と短絡させてしまっているため、耐圧が逆に悪化するなどの問題があった。 Patent Document 3 describes a semiconductor device in which a conductive type guard ring and a main junction joined to a Schottky electrode are connected via a short-circuit portion. It is described that the electric field concentration is alleviated and the breakdown voltage is improved. However, even if a large number of guard rings are installed, they are short-circuited with the main joint, which causes a problem that the breakdown voltage deteriorates.
本発明は、ショットキー特性および半導体特性に優れた半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device having excellent Schottky characteristics and semiconductor characteristics.
本発明者らは、上記目的を達成すべく鋭意検討した結果、半導体領域と、該半導体領域上に設けられているバリア電極とを少なくとも備えている半導体装置において、前記半導体領域と前記バリア電極との間に、前記半導体領域と前記バリア電極との界面におけるバリアハイトよりも前記バリア電極とのバリアハイトが小さくなるバリアハイト調整領域を、前記半導体領域上に複数設けることにより、立ち上がり電圧を低くし、温度安定性を優れたものにでき、さらに耐圧をより優れたものにできることを知見し、このような半導体装置が、上記した従来の問題を一挙に解決できるものであることを見出した。
また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
As a result of intensive studies to achieve the above object, the present inventors have found that in a semiconductor device including at least a semiconductor region and a barrier electrode provided on the semiconductor region, the semiconductor region and the barrier electrode Between the semiconductor region and the barrier electrode, by providing a plurality of barrier height adjustment regions on the semiconductor region in which the barrier height with the barrier electrode is smaller than the barrier height at the interface between the semiconductor region and the barrier electrode, the rising voltage is lowered and temperature stabilization As a result, it was found that such a semiconductor device can solve the above-described conventional problems all at once.
In addition, after obtaining the above knowledge, the present inventors have further studied and completed the present invention.
すなわち、本発明は、以下の発明に関する。
［１］ 半導体領域と、該半導体領域上に設けられているバリア電極とを少なくとも備えている半導体装置であって、前記半導体領域と前記バリア電極との間に、前記半導体領域と前記バリア電極との界面におけるバリアハイトよりも前記バリア電極とのバリアハイトが小さくなるバリアハイト調整領域が設けられており、前記バリアハイト調整領域が前記半導体領域上に複数設けられていることを特徴とする半導体装置。
［２］ 前記バリア電極の内側と前記半導体領域との間に、前記バリアハイト調整領域が複数設けられている前記［１］記載の半導体装置。
［３］ 前記バリア電極の外周辺部にガードリングが設けられている前記［１］または［２］に記載の半導体装置。
［４］ 前記ガードリングの一部または全部が前記半導体領域表面に埋め込まれている前記［３］記載の半導体装置。
［５］ 前記バリア電極と前記バリアハイト調整領域との界面におけるバリアハイトが、１ｅＶ未満である前記［１］〜［４］のいずれかに記載の半導体装置。
［６］ 前記バリア電極の電極材料が金属である前記［１］〜［５］のいずれかに記載の半導体装置。
［７］ 前記半導体領域が、結晶性酸化物半導体を主成分として含む前記［１］〜［６］のいずれかに記載の半導体装置。
［８］ 前記半導体領域が、ガリウム化合物を主成分として含む前記［１］〜［７］のいずれかに記載の半導体装置。
［９］ 前記半導体領域が、α―Ｇａ２Ｏ３またはその混晶を主成分として含む前記［１］〜［８］のいずれかに記載の半導体装置。
［１０］ ダイオードである前記［１］〜［９］のいずれかに記載の半導体装置。
［１１］ ジャンクションバリアショットキーダイオードである前記［１０］記載の半導体装置。
［１２］ パワーデバイスである前記［１］〜［１１］のいずれかに記載の半導体装置。
［１３］ 半導体装置を備える半導体システムであって、前記半導体装置が、前記［１］〜［１２］のいずれかに記載の半導体装置である半導体システム。
That is, the present invention relates to the following inventions.
[1] A semiconductor device including at least a semiconductor region and a barrier electrode provided on the semiconductor region, wherein the semiconductor region and the barrier electrode are interposed between the semiconductor region and the barrier electrode. A semiconductor device comprising: a barrier height adjustment region in which a barrier height with respect to the barrier electrode is smaller than a barrier height at the interface of the first electrode; and a plurality of the barrier height adjustment regions are provided on the semiconductor region.
[2] The semiconductor device according to [1], wherein a plurality of the barrier height adjustment regions are provided between the inside of the barrier electrode and the semiconductor region.
[3] The semiconductor device according to [1] or [2], wherein a guard ring is provided on an outer peripheral portion of the barrier electrode.
[4] The semiconductor device according to [3], wherein a part or all of the guard ring is embedded in a surface of the semiconductor region.
[5] The semiconductor device according to any one of [1] to [4], wherein a barrier height at an interface between the barrier electrode and the barrier height adjustment region is less than 1 eV.
[6] The semiconductor device according to any one of [1] to [5], wherein an electrode material of the barrier electrode is a metal.
[7] The semiconductor device according to any one of [1] to [6], wherein the semiconductor region includes a crystalline oxide semiconductor as a main component.
[8] The semiconductor device according to any one of [1] to [7], wherein the semiconductor region includes a gallium compound as a main component.
[9] The semiconductor device according to any one of [1] to [8], wherein the semiconductor region includes α-Ga 2 O 3 or a mixed crystal thereof as a main component.
[10] The semiconductor device according to any one of [1] to [9], which is a diode.
[11] The semiconductor device according to [10], which is a junction barrier Schottky diode.
[12] The semiconductor device according to any one of [1] to [11], which is a power device.
[13] A semiconductor system including a semiconductor device, wherein the semiconductor device is the semiconductor device according to any one of [1] to [12].
本発明の半導体装置は、ショットキー特性および半導体特性に優れている。 The semiconductor device of the present invention is excellent in Schottky characteristics and semiconductor characteristics.
本発明の半導体装置は、半導体領域と、該半導体領域上に設けられているバリア電極とを少なくとも備えている半導体装置であって、前記半導体領域と前記バリア電極との間に、前記半導体領域と前記バリア電極との界面におけるバリアハイトよりも前記バリア電極とのバリアハイトが小さくなるバリアハイト調整領域が設けられており、前記バリアハイト調整領域が前記半導体領域上に複数設けられていることを特長とする。 The semiconductor device of the present invention is a semiconductor device including at least a semiconductor region and a barrier electrode provided on the semiconductor region, and the semiconductor region is interposed between the semiconductor region and the barrier electrode. A barrier height adjustment region in which a barrier height with the barrier electrode is smaller than a barrier height at an interface with the barrier electrode is provided, and a plurality of the barrier height adjustment regions are provided on the semiconductor region.
前記バリア電極は、前記半導体領域との界面に所定のバリアハイトを有するショットキーバリアを形成するものであれば特に限定されない。前記バリア電極の電極材料は、バリア電極として用いることができるものであれば特に限定されず、導電性無機材料であってもよいし、導電性有機材料であってもよい。本発明においては、前記電極材料が金属であるのが好ましい。前記金属としては、特に限定されないが、好適には例えば、周期律表第４族〜第１１族から選ばれる少なくとも１種の金属などが挙げられる。周期律表第４族の金属としては、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などが挙げられるが、中でもＴｉが好ましい。周期律表第５族の金属としては、例えば、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などが挙げられる。周期律表第６族の金属としては、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）およびタングステン（Ｗ）等から選ばれる１種または２種以上の金属などが挙げられるが、本発明においては、よりスイッチング特性等の半導体特性がより良好なものとなるのでＣｒが好ましい。周期律表第７族の金属としては、例えば、マンガン（Ｍｎ）、テクネチウム（Ｔｃ）、レニウム（Ｒｅ）などが挙げられる。周期律表第８族の金属としては、例えば、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）などが挙げられる。周期律表第９族の金属としては、例えば、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）などが挙げられる。周期律表第１０族の金属としては、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などが挙げられるが、中でもＰｔが好ましい。周期律表第１１族の金属としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などが挙げられる。前記バリア電極の形成手段としては、例えば公知の手段などが挙げられ、より具体的には例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ等の公知の手段が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等が挙げられる。 The barrier electrode is not particularly limited as long as it forms a Schottky barrier having a predetermined barrier height at the interface with the semiconductor region. The electrode material of the barrier electrode is not particularly limited as long as it can be used as a barrier electrode, and may be a conductive inorganic material or a conductive organic material. In the present invention, the electrode material is preferably a metal. Although it does not specifically limit as said metal, For example, the at least 1 sort (s) of metal chosen from the periodic table group 4-11 group etc. are mentioned suitably. Examples of the metal of Group 4 of the periodic table include titanium (Ti), zirconium (Zr), hafnium (Hf), and the like, among which Ti is preferable. Examples of the metal of Group 5 of the periodic table include vanadium (V), niobium (Nb), and tantalum (Ta). Examples of the metals in Group 6 of the periodic table include one or more metals selected from chromium (Cr), molybdenum (Mo), tungsten (W), and the like. In the present invention, Cr is preferable because semiconductor characteristics such as switching characteristics become better. Examples of metals in Group 7 of the periodic table include manganese (Mn), technetium (Tc), rhenium (Re), and the like. Examples of metals of Group 8 of the periodic table include iron (Fe), ruthenium (Ru), and osmium (Os). Examples of the metal of Group 9 of the periodic table include cobalt (Co), rhodium (Rh), iridium (Ir), and the like. Examples of the metals belonging to Group 10 of the periodic table include nickel (Ni), palladium (Pd), and platinum (Pt), among which Pt is preferable. Examples of the metal of Group 11 of the periodic table include copper (Cu), silver (Ag), and gold (Au). Examples of the means for forming the barrier electrode include known means, and more specifically, for example, a dry method and a wet method. Examples of the dry method include known means such as sputtering, vacuum deposition, and CVD. Examples of the wet method include screen printing and die coating.
前記半導体領域は、半導体を主成分とするものであれば特に限定されないが、本発明においては、前記半導体領域が結晶性酸化物半導体を主成分として含むのが好ましい。前記結晶性酸化物半導体は、βガリア構造またはコランダム構造を有するのが好ましく、コランダム構造を有するのがより好ましい。また、前記半導体領域は、ガリウム化合物を主成分として含むのも好ましく、ＩｎＡｌＧａＯ系半導体を主成分とするのがより好ましく、α―Ｇａ２Ｏ３またはその混晶を主成分として含むのが最も好ましい。なお、「主成分」とは、例えば結晶性酸化物半導体がα−Ｇａ２Ｏ３である場合、前記半導体領域中の金属元素中のガリウムの原子比が０．５以上の割合でα−Ｇａ２Ｏ３が含まれていればそれでよい。本発明においては、前記半導体領域中の金属元素中のガリウムの原子比が０．７以上であることが好ましく、０．８以上であるのがより好ましい。また、前記半導体領域は、通常、単相領域であるが、本発明の目的を阻害しない限り、さらに異なる半導体相からなる第２の半導体領域やその他の相などを有していてもよい。また、前記半導体領域は通常膜状であり、半導体膜であってよい。前記半導体領域の半導体膜の厚さは、特に限定されず、１μｍ以下であってもよいし、１μｍ以上であってもよいが、本発明においては、１μｍ〜４０μｍであるのが好ましく、１μｍ〜２５μｍであるのがより好ましい。前記半導体膜の表面積は特に限定されないが、１ｍｍ２以上であってもよいし、１ｍｍ２以下であってもよい。なお、前記結晶性酸化物半導体は、通常、単結晶であるが、多結晶であってもよい。また、前記半導体膜は、単層膜であってもよいし、多層膜であってもよい。前記半導体膜が多層膜である場合には、前記多層膜が、膜厚４０μｍ以下であるのが好ましく、また、少なくとも第１の半導体層と第２の半導体層とを含む多層膜であって、第１の半導体層上にショットキー電極が設けられる場合には、第１の半導体層のキャリア濃度が、第２の半導体層のキャリア濃度よりも小さい多層膜であるのも好ましい。なお、この場合、第２の半導体層には、通常、ドーパントが含まれており、前記半導体層のキャリア濃度は、ドーピング量を調節することにより、適宜設定することができる。 The semiconductor region is not particularly limited as long as it has a semiconductor as a main component, but in the present invention, the semiconductor region preferably contains a crystalline oxide semiconductor as a main component. The crystalline oxide semiconductor preferably has a β-gallia structure or a corundum structure, and more preferably has a corundum structure. The semiconductor region preferably includes a gallium compound as a main component, more preferably includes an InAlGaO-based semiconductor as a main component, and most preferably includes α-Ga 2 O 3 or a mixed crystal thereof as a main component. . For example, when the crystalline oxide semiconductor is α-Ga 2 O 3 , the “main component” means that the atomic ratio of gallium in the metal element in the semiconductor region is α-Ga at a ratio of 0.5 or more. If 2 O 3 is contained, that is sufficient. In the present invention, the atomic ratio of gallium in the metal element in the semiconductor region is preferably 0.7 or more, and more preferably 0.8 or more. The semiconductor region is usually a single-phase region, but may have a second semiconductor region made of a different semiconductor phase, other phases, or the like as long as the object of the present invention is not impaired. The semiconductor region is usually a film and may be a semiconductor film. The thickness of the semiconductor film in the semiconductor region is not particularly limited, and may be 1 μm or less, or 1 μm or more. In the present invention, it is preferably 1 μm to 40 μm, and preferably 1 μm to 40 μm. More preferably, it is 25 μm. Surface area of the semiconductor film is not particularly limited, and may be 1 mm 2 or more, may be 1 mm 2 or less. Note that the crystalline oxide semiconductor is usually a single crystal, but may be polycrystalline. The semiconductor film may be a single layer film or a multilayer film. When the semiconductor film is a multilayer film, the multilayer film is preferably a film thickness of 40 μm or less, and is a multilayer film including at least a first semiconductor layer and a second semiconductor layer, In the case where a Schottky electrode is provided over the first semiconductor layer, the first semiconductor layer is preferably a multilayer film in which the carrier concentration is lower than the carrier concentration of the second semiconductor layer. In this case, the second semiconductor layer usually contains a dopant, and the carrier concentration of the semiconductor layer can be appropriately set by adjusting the doping amount.
前記半導体膜は、ドーパントが含まれているのが好ましい。前記ドーパントは、特に限定されず、公知のものであってよい。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のｎ型ドーパント、またはｐ型ドーパントなどが挙げられる。本発明においては、前記ドーパントが、Ｓｎ、ＧｅまたはＳｉであるのが好ましい。ドーパントの含有量は、前記半導体膜の組成中、０．００００１原子％以上であるのが好ましく、０．００００１原子％〜２０原子％であるのがより好ましく、０．００００１原子％〜１０原子％であるのが最も好ましい。なお、本発明においては、第１の半導体層に用いられるドーパントがゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブであり、第２の半導体層に用いられるドーパントがスズであるのが、密着性を損なうことなく、半導体特性がさらに一段と良好となるので好ましい。 The semiconductor film preferably contains a dopant. The dopant is not particularly limited and may be a known one. Examples of the dopant include n-type dopants such as tin, germanium, silicon, titanium, zirconium, vanadium or niobium, or p-type dopants. In the present invention, the dopant is preferably Sn, Ge, or Si. The dopant content is preferably 0.00001 atomic% or more, more preferably 0.00001 atomic% to 20 atomic%, and more preferably 0.00001 atomic% to 10 atomic% in the composition of the semiconductor film. Most preferably. In the present invention, the dopant used for the first semiconductor layer is germanium, silicon, titanium, zirconium, vanadium or niobium, and the dopant used for the second semiconductor layer is tin. The semiconductor characteristics are further improved without loss, which is preferable.
前記半導体膜は、例えば、ミストＣＶＤ法等の手段を用いて形成され、より具体的に例えば、原料溶液を霧化または液滴化し（霧化・液滴化工程）、得られたミストまたは液滴をキャリアガスでもって基体上まで搬送し（搬送工程）、ついで、成膜室内で前記ミストまたは液滴を熱反応させることによって、基体上に結晶性酸化物半導体を主成分として含む半導体膜を積層する（成膜工程）ことにより好適に形成される。 The semiconductor film is formed, for example, using means such as a mist CVD method. More specifically, for example, the raw material solution is atomized or dropletized (atomization / droplet forming step), and the resulting mist or liquid is obtained. A semiconductor film containing a crystalline oxide semiconductor as a main component is formed on the substrate by conveying the droplets onto the substrate with a carrier gas (conveying process), and then thermally reacting the mist or the droplets in the deposition chamber. It is suitably formed by laminating (film forming step).
（霧化・液滴化工程）
霧化・液滴化工程は、前記原料溶液を霧化または液滴化する。前記原料溶液の霧化手段または液滴化手段は、前記原料溶液を霧化または液滴化できさえすれば特に限定されず、公知の手段であってよいが、本発明においては、超音波を用いる霧化手段または液滴化手段が好ましい。超音波を用いて得られたミストまたは液滴は、初速度がゼロであり、空中に浮遊するので好ましく、例えば、スプレーのように吹き付けるのではなく、空間に浮遊してガスとして搬送することが可能なミストであるので衝突エネルギーによる損傷がないため、非常に好適である。液滴サイズは、特に限定されず、数ｍｍ程度の液滴であってもよいが、好ましくは５０μｍ以下であり、より好ましくは１００ｎｍ〜１０μｍである。
(Atomization / droplet forming process)
In the atomization / droplet forming step, the raw material solution is atomized or dropletized. The atomizing means or droplet forming means of the raw material solution is not particularly limited as long as the raw material solution can be atomized or formed into droplets, and may be a known means. The atomizing means or droplet forming means used is preferred. Mist or droplets obtained using ultrasonic waves have a zero initial velocity and are preferable because they float in the air.For example, instead of spraying like a spray, they can be suspended in a space and transported as a gas. Since it is a possible mist, there is no damage due to collision energy, which is very suitable. The droplet size is not particularly limited and may be a droplet of several millimeters, but is preferably 50 μm or less, and more preferably 100 nm to 10 μm.
（原料溶液）
前記原料溶液は、霧化または液滴化が可能であり、半導体領域を形成可能な原料を含んでいれば特に限定されず、無機材料であっても、有機材料であってもよいが、本発明においては、前記原料が、金属または金属化合物であるのが好ましく、ガリウム、鉄、インジウム、アルミニウム、バナジウム、チタン、クロム、ロジウム、ニッケル、コバルト、亜鉛、マグネシウム、カルシウム、シリコン、イットリウム、ストロンチウムおよびバリウムから選ばれる１種または２種以上の金属を含むのがより好ましい。
(Raw material solution)
The raw material solution can be atomized or formed into droplets, and is not particularly limited as long as it contains a raw material capable of forming a semiconductor region, and may be an inorganic material or an organic material. In the invention, the raw material is preferably a metal or a metal compound, and includes gallium, iron, indium, aluminum, vanadium, titanium, chromium, rhodium, nickel, cobalt, zinc, magnesium, calcium, silicon, yttrium, strontium and More preferably, it contains one or more metals selected from barium.
本発明においては、前記原料溶液として、前記金属を錯体または塩の形態で有機溶媒または水に溶解または分散させたものを好適に用いることができる。錯体の形態としては、例えば、アセチルアセトナート錯体、カルボニル錯体、アンミン錯体、ヒドリド錯体などが挙げられる。塩の形態としては、例えば、有機金属塩（例えば金属酢酸塩、金属シュウ酸塩、金属クエン酸塩等）、硫化金属塩、硝化金属塩、リン酸化金属塩、ハロゲン化金属塩（例えば塩化金属塩、臭化金属塩、ヨウ化金属塩等）などが挙げられる。 In the present invention, as the raw material solution, a solution in which the metal is dissolved or dispersed in an organic solvent or water in the form of a complex or a salt can be suitably used. Examples of complex forms include acetylacetonate complexes, carbonyl complexes, ammine complexes, hydride complexes, and the like. Examples of the salt form include organic metal salts (for example, metal acetates, metal oxalates, metal citrates, etc.), sulfide metal salts, nitrate metal salts, phosphorylated metal salts, metal halide salts (for example, metal chlorides). Salt, metal bromide salt, metal iodide salt, etc.).
また、前記原料溶液には、ハロゲン化水素酸や酸化剤等の添加剤を混合するのが好ましい。前記ハロゲン化水素酸としては、例えば、臭化水素酸、塩酸、ヨウ化水素酸などが挙げられるが、中でも、より良質な膜が得られるとの理由から、臭化水素酸またはヨウ化水素酸が好ましい。前記酸化剤としては、例えば、過酸化水素（Ｈ２Ｏ２）、過酸化ナトリウム（Ｎａ２Ｏ２）、過酸化バリウム（ＢａＯ２）、過酸化ベンゾイル（Ｃ６Ｈ５ＣＯ）２Ｏ２等の過酸化物、次亜塩素酸（ＨＣｌＯ）、過塩素酸、硝酸、オゾン水、過酢酸やニトロベンゼン等の有機過酸化物などが挙げられる。 Moreover, it is preferable to mix additives, such as hydrohalic acid and an oxidizing agent, with the said raw material solution. Examples of the hydrohalic acid include hydrobromic acid, hydrochloric acid, hydroiodic acid and the like. Among them, hydrobromic acid or hydroiodic acid is preferred because a better film can be obtained. Is preferred. Examples of the oxidizing agent include hydrogen peroxide (H 2 O 2 ), sodium peroxide (Na 2 O 2 ), barium peroxide (BaO 2 ), and benzoyl peroxide (C 6 H 5 CO) 2 O 2. Peroxides, hypochlorous acid (HClO), perchloric acid, nitric acid, ozone water, organic peroxides such as peracetic acid and nitrobenzene.
前記原料溶液には、ドーパントが含まれていてもよい。原料溶液にドーパントを含ませることで、ドーピングを良好に行うことができる。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のｎ型ドーパント、またはｐ型ドーパントなどが挙げられる。ドーパントの濃度は、通常、約１×１０１６／ｃｍ３〜１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよい。また、さらに、本発明によれば、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させてもよい。本発明においては、１×１０１７／ｃｍ３以上のキャリア濃度で含有させるのが好ましい。 The raw material solution may contain a dopant. Doping can be favorably performed by including a dopant in the raw material solution. The dopant is not particularly limited as long as the object of the present invention is not impaired. Examples of the dopant include n-type dopants such as tin, germanium, silicon, titanium, zirconium, vanadium or niobium, or p-type dopants. The concentration of the dopant may usually be about 1 × 10 16 / cm 3 to 1 × 10 22 / cm 3 , and the concentration of the dopant is set to a low concentration of about 1 × 10 17 / cm 3 or less, for example. May be. Furthermore, according to the present invention, the dopant may be contained at a high concentration of about 1 × 10 20 / cm 3 or more. In the present invention, it is preferably contained at a carrier concentration of 1 × 10 17 / cm 3 or more.
原料溶液の溶媒は、特に限定されず、水等の無機溶媒であってもよいし、アルコール等の有機溶媒であってもよいし、無機溶媒と有機溶媒との混合溶媒であってもよい。本発明においては、前記溶媒が水を含むのが好ましく、水または水とアルコールとの混合溶媒であるのがより好ましい。 The solvent of the raw material solution is not particularly limited, and may be an inorganic solvent such as water, an organic solvent such as alcohol, or a mixed solvent of an inorganic solvent and an organic solvent. In the present invention, the solvent preferably contains water, more preferably water or a mixed solvent of water and alcohol.
（搬送工程）
搬送工程では、キャリアガスでもって前記ミストまたは前記液滴を成膜室内に搬送する。前記キャリアガスとしては、本発明の目的を阻害しない限り特に限定されず、例えば、酸素、オゾン、窒素やアルゴン等の不活性ガス、または水素ガスやフォーミングガス等の還元ガスなどが好適な例として挙げられる。また、キャリアガスの種類は１種類であってよいが、２種類以上であってもよく、流量を下げた希釈ガス（例えば１０倍希釈ガス等）などを、第２のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も１箇所だけでなく、２箇所以上あってもよい。キャリアガスの流量は、特に限定されないが、０．０１〜２０Ｌ／分であるのが好ましく、１〜１０Ｌ／分であるのがより好ましい。希釈ガスの場合には、希釈ガスの流量が、０．００１〜２Ｌ／分であるのが好ましく、０．１〜１Ｌ／分であるのがより好ましい。
(Conveying process)
In the transfer step, the mist or the droplets are transferred into the film forming chamber with a carrier gas. The carrier gas is not particularly limited as long as the object of the present invention is not impaired. For example, oxygen, ozone, an inert gas such as nitrogen or argon, or a reducing gas such as hydrogen gas or forming gas is preferable. Can be mentioned. Further, the type of carrier gas may be one, but it may be two or more, and a diluent gas with a reduced flow rate (for example, 10-fold diluted gas) is further used as the second carrier gas. Also good. Further, the supply location of the carrier gas is not limited to one location but may be two or more locations. The flow rate of the carrier gas is not particularly limited, but is preferably 0.01 to 20 L / min, and more preferably 1 to 10 L / min. In the case of a dilution gas, the flow rate of the dilution gas is preferably 0.001 to 2 L / min, and more preferably 0.1 to 1 L / min.
（成膜工程）
成膜工程では、成膜室内で前記ミストまたは液滴を熱反応させることによって、基体上に、前記半導体膜を成膜する。熱反応は、熱でもって前記ミストまたは液滴が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、前記熱反応を、通常、溶媒の蒸発温度以上の温度で行うが、高すぎない温度（例えば１０００℃）以下が好ましく、６５０℃以下がより好ましく、３００℃〜６５０℃が最も好ましい。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよいが、非酸素雰囲気下または酸素雰囲気下で行われるのが好ましい。また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明においては、大気圧下で行われるのが好ましい。なお、膜厚は、成膜時間を調整することにより、設定することができる。
(Film formation process)
In the film forming process, the semiconductor film is formed on the substrate by thermally reacting the mist or the liquid droplets in the film forming chamber. The thermal reaction may be performed as long as the mist or droplet reacts with heat, and the reaction conditions are not particularly limited as long as the object of the present invention is not impaired. In this step, the thermal reaction is usually performed at a temperature equal to or higher than the evaporation temperature of the solvent, but is preferably not too high (for example, 1000 ° C.) or less, more preferably 650 ° C. or less, and most preferably 300 ° C. to 650 ° C. preferable. Further, the thermal reaction may be performed under any atmosphere of vacuum, non-oxygen atmosphere, reducing gas atmosphere and oxygen atmosphere as long as the object of the present invention is not impaired. It is preferably carried out under an atmosphere. Moreover, although it may be performed under any conditions of atmospheric pressure, increased pressure, and reduced pressure, it is preferably performed under atmospheric pressure in the present invention. The film thickness can be set by adjusting the film formation time.
（基体）
前記基体は、前記半導体膜を支持できるものであれば特に限定されない。前記基体の材料も、本発明の目的を阻害しない限り特に限定されず、公知の基体であってよく、有機化合物であってもよいし、無機化合物であってもよい。前記基体の形状としては、どのような形状のものであってもよく、あらゆる形状に対して有効であり、例えば、平板や円板等の板状、繊維状、棒状、円柱状、角柱状、筒状、螺旋状、球状、リング状などが挙げられるが、本発明においては、基板が好ましい。基板の厚さは、本発明においては特に限定されない。
(Substrate)
The substrate is not particularly limited as long as it can support the semiconductor film. The material of the substrate is not particularly limited as long as the object of the present invention is not impaired, and may be a known substrate, an organic compound, or an inorganic compound. The shape of the substrate may be any shape and is effective for all shapes, for example, a plate shape such as a flat plate or a disk, a fiber shape, a rod shape, a columnar shape, a prismatic shape, A cylindrical shape, a spiral shape, a spherical shape, a ring shape and the like can be mentioned. In the present invention, a substrate is preferable. The thickness of the substrate is not particularly limited in the present invention.
前記基板は、板状であって、前記半導体膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいし、金属基板や導電性基板であってもよいが、前記基板が、絶縁体基板であるのが好ましく、また、表面に金属膜を有する基板であるのも好ましい。前記基板としては、例えば、コランダム構造を有する基板材料を主成分として含む下地基板、またはβ−ガリア構造を有する基板材料を主成分として含む下地基板、六方晶構造を有する基板材料を主成分として含む下地基板などが挙げられる。ここで、「主成分」とは、前記特定の結晶構造を有する基板材料が、原子比で、基板材料の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよい。 The substrate is not particularly limited as long as it is plate-shaped and serves as a support for the semiconductor film. An insulator substrate, a semiconductor substrate, a metal substrate or a conductive substrate may be used, but the substrate is preferably an insulator substrate, and a metal is formed on the surface. A substrate having a film is also preferable. Examples of the substrate include a base substrate containing a substrate material having a corundum structure as a main component, a base substrate containing a substrate material having a β-gallia structure as a main component, and a substrate material having a hexagonal crystal structure as a main component. Examples thereof include a base substrate. Here, the “main component” means that the substrate material having the specific crystal structure is preferably 50% or more, more preferably 70% or more, and still more preferably 90% by atomic ratio with respect to all components of the substrate material. % Or more, and may be 100%.
基板材料は、本発明の目的を阻害しない限り、特に限定されず、公知のものであってよい。前記のコランダム構造を有する基板材料としては、例えば、α−Ａｌ２Ｏ３（サファイア基板）またはα−Ｇａ２Ｏ３が好適に挙げられ、ａ面サファイア基板、ｍ面サファイア基板、ｒ面サファイア基板、ｃ面サファイア基板や、α型酸化ガリウム基板（ａ面、ｍ面またはｒ面）などがより好適な例として挙げられる。β−ガリア構造を有する基板材料を主成分とする下地基板としては、例えばβ−Ｇａ２Ｏ３基板、又はＧａ２Ｏ３とＡｌ２Ｏ３とを含みＡｌ２Ｏ３が０ｗｔ％より多くかつ６０ｗｔ％以下である混晶体基板などが挙げられる。また、六方晶構造を有する基板材料を主成分とする下地基板としては、例えば、ＳｉＣ基板、ＺｎＯ基板、ＧａＮ基板などが挙げられる。 The substrate material is not particularly limited as long as the object of the present invention is not impaired, and may be a known material. As the substrate material having the corundum structure, for example, α-Al 2 O 3 (sapphire substrate) or α-Ga 2 O 3 is preferably exemplified, and an a-plane sapphire substrate, an m-plane sapphire substrate, and an r-plane sapphire substrate. A c-plane sapphire substrate, an α-type gallium oxide substrate (a-plane, m-plane or r-plane) and the like are more preferable examples. As a base substrate mainly composed of a substrate material having a β-gallia structure, for example, a β-Ga 2 O 3 substrate, or a Ga 2 O 3 and Al 2 O 3 containing Al 2 O 3 content of more than 0 wt% Examples thereof include a mixed crystal substrate of 60 wt% or less. In addition, examples of the base substrate whose main component is a substrate material having a hexagonal crystal structure include a SiC substrate, a ZnO substrate, and a GaN substrate.
本発明においては、前記成膜工程の後、アニール処理を行ってもよい。アニールの処理温度は、本発明の目的を阻害しない限り特に限定されず、通常、３００℃〜６５０℃であり、好ましくは３５０℃〜５５０℃である。また、アニールの処理時間は、通常、１分間〜４８時間であり、好ましくは１０分間〜２４時間であり、より好ましくは３０分間〜１２時間である。なお、アニール処理は、本発明の目的を阻害しない限り、どのような雰囲気下で行われてもよいが、好ましくは非酸素雰囲気下であり、より好ましくは窒素雰囲気下である。 In the present invention, annealing may be performed after the film forming step. The annealing treatment temperature is not particularly limited as long as the object of the present invention is not impaired, and is usually 300 ° C. to 650 ° C., preferably 350 ° C. to 550 ° C. The annealing treatment time is usually 1 minute to 48 hours, preferably 10 minutes to 24 hours, and more preferably 30 minutes to 12 hours. The annealing treatment may be performed in any atmosphere as long as the object of the present invention is not hindered, but is preferably a non-oxygen atmosphere, and more preferably a nitrogen atmosphere.
また、本発明においては、前記基体上に、直接、前記半導体膜を設けてもよいし、バッファ層（緩衝層）や応力緩和層等の他の層を介して前記半導体膜を設けてもよい。各層の形成手段は、特に限定されず、公知の手段であってよいが、本発明においては、ミストＣＶＤ法が好ましい。 In the present invention, the semiconductor film may be provided directly on the substrate, or the semiconductor film may be provided via another layer such as a buffer layer (buffer layer) or a stress relaxation layer. . The means for forming each layer is not particularly limited and may be a known means. In the present invention, the mist CVD method is preferred.
本発明においては、前記半導体膜を、前記基体等から剥離する等の公知の手段を用いた後に、前記半導体領域として半導体装置に用いてもよいし、そのまま前記半導体領域として半導体装置に用いてもよい。 In the present invention, the semiconductor film may be used for the semiconductor device as the semiconductor region after using a known means such as peeling from the substrate or the like, or may be used as it is for the semiconductor device as the semiconductor region. Good.
前記バリアハイト調整領域は、前記半導体領域と前記バリア電極との界面におけるバリアハイトよりも前記バリア電極または前記半導体領域とのバリアハイトが小さくなる領域であれば特に限定されない。前記バリアハイト調整領域は、通常、前記半導体領域と前記バリア電極との界面におけるバリアハイトよりも前記バリア電極または前記半導体領域とのバリアハイトが小さくなる導電性材料を主成分とする。ここで、「主成分」とは、前記導電性材料が、原子比で、前記バリアハイト調整領域の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよい。前記導電性材料は、本発明の目的を阻害しない限り特に限定されないが、金属酸化物または金属であるのが好ましい。前記金属酸化物としては、例えば、前記の半導体領域の主成分として例示したものなどが挙げられる。前記金属としては、前記のバリア電極として例示したものなどが挙げられる。また、前記バリアハイトの調整を、公知の手段を用いて、酸素濃度、不純物濃度、界面準位密度、終端構造、結晶構造や表面凹凸を制御したり、仕事関数や電子親和力を変調したりすることにより行ってもよい。
本発明においては、前記バリアハイト調整領域と前記バリア電極とのショットキーバリアのバリアハイトが、１ｅＶ未満となるように調整されるのが好ましい。このような好ましいバリアハイトに調整することにより、本発明の半導体装置の半導体特性（例えばオンオフ比やスイッチング特性等）をさらにより良好なものとすることができる。
The barrier height adjustment region is not particularly limited as long as the barrier height at the interface between the semiconductor region and the barrier electrode is smaller than the barrier height at the barrier electrode or the semiconductor region. The barrier height adjusting region is generally composed of a conductive material whose barrier height between the barrier electrode and the semiconductor region is smaller than the barrier height at the interface between the semiconductor region and the barrier electrode. Here, the “main component” means that the conductive material is contained in an atomic ratio of preferably 50% or more, more preferably 70% or more, and still more preferably 90% or more with respect to all components in the barrier height adjustment region. It may mean 100%. The conductive material is not particularly limited as long as it does not impair the object of the present invention, but is preferably a metal oxide or a metal. Examples of the metal oxide include those exemplified as the main component of the semiconductor region. Examples of the metal include those exemplified as the barrier electrode. In addition, the barrier height may be adjusted by using known means to control oxygen concentration, impurity concentration, interface state density, termination structure, crystal structure, surface irregularity, or to modulate work function or electron affinity. May be performed.
In the present invention, the barrier height of the Schottky barrier between the barrier height adjustment region and the barrier electrode is preferably adjusted to be less than 1 eV. By adjusting to such a preferable barrier height, the semiconductor characteristics (for example, on / off ratio and switching characteristics) of the semiconductor device of the present invention can be further improved.
前記バリアハイト調整領域の形成手段は、本発明の目的を阻害しない限り特に限定されず、公知の手段であってよい。例えば、前記半導体領域上にバリアハイト調整領域の主成分からなる膜を形成し、ついで、複数のトレンチを設ける手段が挙げられる。また、例えば、前記半導体領域の一部領域に対して、ドライエッチング、ウェットエッチング、プラズマ処理、紫外線処理、熱処理または有機溶媒もしくは有機酸などによる表面処理などの公知の表面処理手段を用いて表面改質を施し、ついで、該表面改質領域にバリア電極を形成することでバリアハイトを調整してバリアハイト調整領域を形成する手段、または前記半導体領域とバリア電極とが接合を形成している界面の一部領域に対して、界面形成後または界面形成時に、熱処理（例えば電子ビームアニールやレーザーアニールなど）または紫外線処理などを施してバリアハイト調整領域を形成する手段なども挙げられる。またさらに、本発明においては、上記の手段を組み合わせてバリアハイト調整領域を形成してもよい。なお、これらバリアハイト調整領域の形成手段の実施は真空雰囲気下で行われてもよいし、大気雰囲気下で行われてもよいし、また、特定のガス雰囲気下で行われてもよい。 The means for forming the barrier height adjustment region is not particularly limited as long as the object of the present invention is not impaired, and may be a known means. For example, there is a means for forming a film composed of the main component of the barrier height adjusting region on the semiconductor region and then providing a plurality of trenches. In addition, for example, surface modification may be performed on a part of the semiconductor region using a known surface treatment means such as dry etching, wet etching, plasma treatment, ultraviolet treatment, heat treatment, or surface treatment with an organic solvent or an organic acid. Next, a means for adjusting the barrier height by forming a barrier electrode in the surface modified region to form a barrier height adjusting region, or one of the interfaces where the semiconductor region and the barrier electrode form a bond For example, means for forming a barrier height adjusting region by performing heat treatment (for example, electron beam annealing, laser annealing, or the like) or ultraviolet treatment on the partial region after or at the time of forming the interface. Furthermore, in the present invention, the barrier height adjustment region may be formed by combining the above means. The means for forming the barrier height adjustment region may be performed in a vacuum atmosphere, may be performed in an air atmosphere, or may be performed in a specific gas atmosphere.
また、本発明の半導体装置は、通常、オーミック電極を備える。前記オーミック電極は、公知の電極材料が用いられてよく、本発明の目的を阻害しない限り特に限定されないが、周期律表第４族または第１１族の金属を含むのが好ましい。オーミック電極に用いられる好適な周期律表第４族または第１１族の金属は、前記ショットキー電極に含まれる金属と同様であってよい。また、オーミック電極は単層の金属層であってもよいし、２以上の金属層を含んでいてもよい。オーミック電極の形成手段としては、特に限定されず、例えば、真空蒸着法、スパッタリング法などの公知の手段などが挙げられる。また、オーミック電極を構成する金属は、合金であってもよい。本発明においては、オーミック電極が、Ｔｉまたは／およびＡｕを含むのが好ましい。 The semiconductor device of the present invention usually includes an ohmic electrode. A known electrode material may be used for the ohmic electrode, and it is not particularly limited as long as the object of the present invention is not hindered. However, the ohmic electrode preferably contains a metal of Group 4 or Group 11 of the periodic table. A suitable Group 4 or Group 11 metal used for the ohmic electrode may be the same as the metal contained in the Schottky electrode. The ohmic electrode may be a single metal layer or may contain two or more metal layers. The means for forming the ohmic electrode is not particularly limited, and examples thereof include known means such as a vacuum deposition method and a sputtering method. The metal constituting the ohmic electrode may be an alloy. In the present invention, the ohmic electrode preferably contains Ti or / and Au.
以下、図面を用いて本発明の好適な実施の態様をより詳細に説明するが、本発明はこれら実施の態様に限定されるものではない。 Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the drawings. However, the present invention is not limited to these embodiments.
図１は、本発明の好適な実施態様の一つであるジャンクションバリアショットキーダイオード（ＪＢＳ）を示す。図１の半導体装置は、半導体領域３と、前記半導体領域上に設けられておりかつ前記半導体領域との間にショットキーバリアを形成可能なバリア電極２と、バリア電極２と半導体領域３との間に設けられておりかつ前記半導体領域３との間にバリア電極２のショットキーバリアのバリアハイトよりも小さなバリアハイトのショットキーバリアを形成可能なバリアハイト調整領域とを含んでいる。なお、バリアハイト調整領域１は半導体領域３上に設けられている。本発明においては、バリアハイト調整領域が一定間隔ごとに設けられているのが好ましく、前記バリア電極の内側と前記半導体領域との間に、前記バリアハイト調整領域が複数設けられているのがより好ましい。このような好ましい態様により、熱安定性および密着性により優れ、リーク電流がより軽減され、さらに、より耐圧等の半導体特性に優れるようにＪＢＳが構成されている。なお、図１の半導体装置は、半導体領域３上にオーミック電極４を備えている。 FIG. 1 shows a junction barrier Schottky diode (JBS) which is one of the preferred embodiments of the present invention. 1 includes a semiconductor region 3, a barrier electrode 2 provided on the semiconductor region and capable of forming a Schottky barrier between the semiconductor region, a barrier electrode 2, and the semiconductor region 3. A barrier height adjusting region is provided between the semiconductor region 3 and a barrier height adjusting region capable of forming a Schottky barrier having a barrier height smaller than that of the Schottky barrier of the barrier electrode 2. The barrier height adjustment region 1 is provided on the semiconductor region 3. In the present invention, it is preferable that barrier height adjustment regions are provided at regular intervals, and it is more preferable that a plurality of barrier height adjustment regions are provided between the inside of the barrier electrode and the semiconductor region. According to such a preferred embodiment, the JBS is configured to be superior in thermal stability and adhesion, to reduce leakage current, and to be further excellent in semiconductor characteristics such as breakdown voltage. The semiconductor device of FIG. 1 includes an ohmic electrode 4 on the semiconductor region 3.
図１の半導体装置の各層の形成手段は、本発明の目的を阻害しない限り特に限定されず、公知の手段であってよい。例えば、真空蒸着法やＣＶＤ法、スパッタ法、各種コーティング技術等により成膜した後、フォトリソグラフィー法によりパターニングする手段、または印刷技術などを用いて直接パターニングを行う手段などが挙げられる。 The means for forming each layer of the semiconductor device in FIG. 1 is not particularly limited as long as the object of the present invention is not impaired, and may be a known means. For example, a means for forming a film by a vacuum evaporation method, a CVD method, a sputtering method, various coating techniques, etc., and then patterning by a photolithography method, or a means for directly patterning using a printing technique or the like can be mentioned.
以下、図２を用いて、図１の半導体装置の好ましい製造工程等を説明する。図２（ａ）は、半導体領域３としての半導体基板上にオーミック電極４が積層されている積層体を示している。そして、図２（ａ）の積層体に対して、フォトリソグラフィー法を用いて、図２（ｂ）のとおり、半導体領域３上にバリアハイト調整領域１を形成する。図２（ｂ）の積層体を得た後、バリアハイト調整領域１および半導体領域３上に、バリア電極２を前記ドライ法（好ましくは真空蒸着法またはスパッタ）または前記ウェット法等により形成し、図２（ｃ）の積層体を得る。図２（ｃ）の積層体は、バリアハイト調整領域１が、前記半導体領域３上に設けられている構造をしている。 Hereinafter, a preferable manufacturing process and the like of the semiconductor device of FIG. 1 will be described with reference to FIG. FIG. 2A shows a stacked body in which an ohmic electrode 4 is stacked on a semiconductor substrate as the semiconductor region 3. Then, the barrier height adjusting region 1 is formed on the semiconductor region 3 as shown in FIG. 2B by using the photolithography method for the stacked body of FIG. After obtaining the stacked body of FIG. 2B, the barrier electrode 2 is formed on the barrier height adjusting region 1 and the semiconductor region 3 by the dry method (preferably vacuum deposition method or sputtering) or the wet method. A laminate of 2 (c) is obtained. The stacked body in FIG. 2C has a structure in which the barrier height adjusting region 1 is provided on the semiconductor region 3.
図３は、本発明の好適な実施態様の一つであるジャンクションバリアショットキーダイオード（ＪＢＳ）を示す。図３の半導体装置は、図１の半導体装置とは、バリア電極の外周辺部にガードリング５が設けられている点において主に異なる。このように構成することによって、より耐圧等の半導体特性に優れた半導体装置を得ることができる。なお、本発明においては、ガードリング５の一部を半導体領域３表面にそれぞれ埋め込むことにより、耐圧をより効果的により良好なものとすることができる。またさらに、ガードリングにバリアハイトの高い金属を用いることにより、バリア電極の形成とあわせてガードリングを工業的有利に設けることができ、半導体領域にあまり影響を与えることなく、オン抵抗も悪化させずに形成することができる。 FIG. 3 shows a junction barrier Schottky diode (JBS) which is one of the preferred embodiments of the present invention. The semiconductor device of FIG. 3 is mainly different from the semiconductor device of FIG. 1 in that a guard ring 5 is provided on the outer peripheral portion of the barrier electrode. With such a configuration, a semiconductor device having more excellent semiconductor characteristics such as withstand voltage can be obtained. In the present invention, the breakdown voltage can be more effectively improved by embedding a part of the guard ring 5 in the surface of the semiconductor region 3. Furthermore, by using a metal having a high barrier height for the guard ring, the guard ring can be provided industrially in combination with the formation of the barrier electrode, and the on-resistance is not deteriorated without significantly affecting the semiconductor region. Can be formed.
前記ガードリングには、通常、バリアハイトの高い材料が用いられる。前記ガードリングに用いられる材料としては、例えば、バリアハイトが１ｅＶ未満の導電性材料などが挙げられ、前記電極材料と同じものであってもよい。本発明においては、前記ガードリングに用いられる材料が、耐圧構造の設計自由度が高く、ガードリングを多く設けることもでき、柔軟に耐圧をより良好なものとすることができるので、前記金属であるのが好ましい。また、ガードリングの形状としては、特に限定されず、例えば、コ字形状、Ｌ字形状または帯状などが挙げられる。ガードリングの本数も特に限定されないが、好ましくは３本以上、より好ましくは６本以上である。 A material having a high barrier height is usually used for the guard ring. Examples of the material used for the guard ring include a conductive material having a barrier height of less than 1 eV, and may be the same as the electrode material. In the present invention, the material used for the guard ring has a high degree of freedom in design of the pressure-resistant structure, can be provided with many guard rings, and can flexibly improve the pressure resistance. Preferably there is. Moreover, it does not specifically limit as a shape of a guard ring, For example, U shape, L shape, or strip | belt shape etc. are mentioned. The number of guard rings is not particularly limited, but is preferably 3 or more, more preferably 6 or more.
以下、図４および図５を用いて、図３の半導体装置の好ましい製造工程等を説明する。図４（ａ）は、半導体領域３としての半導体基板上にオーミック電極４が積層されている積層体を示している。そして、図４（ａ）の積層体に対して、フォトリソグラフィー法により、図４（ｂ）のとおり、バリアハイト調整領域１を半導体領域３上に形成する。図４（ｂ）の積層体は、バリアハイト調整領域１と、半導体領域３と、オーミック電極４とが積層されている。図４（ｂ）の積層体を得た後、バリアハイト調整領域１および半導体領域３上に、バリア電極２を前記ドライ法（好ましくは真空蒸着法またはスパッタ）または前記ウェット法等により形成し、図４（ｃ）の積層体を得る。 Hereinafter, a preferable manufacturing process and the like of the semiconductor device of FIG. 3 will be described with reference to FIGS. FIG. 4A shows a stacked body in which an ohmic electrode 4 is stacked on a semiconductor substrate as the semiconductor region 3. Then, a barrier height adjusting region 1 is formed on the semiconductor region 3 as shown in FIG. 4B by photolithography with respect to the stacked body of FIG. In the stacked body of FIG. 4B, the barrier height adjusting region 1, the semiconductor region 3, and the ohmic electrode 4 are stacked. 4B is obtained, the barrier electrode 2 is formed on the barrier height adjusting region 1 and the semiconductor region 3 by the dry method (preferably vacuum deposition method or sputtering) or the wet method. A laminate of 4 (c) is obtained.
そして、図４（ｃ）の積層体に対して、フォトリソグラフィー法を用いたエッチングを行い、図５（ｄ）のとおり、バリア電極２の一部および半導体領域３の一部を除去する。図５（ｄ）の積層体を得た後、表面に露出している半導体領域３上に、ガードリング５を前記ドライ法（好ましくは真空蒸着法またはスパッタ）または前記ウェット法等により形成し、図５（ｅ）の積層体を得る。図５（ｅ）の積層体は、ガードリング５、バリア電極２、バリアハイト調整領域１、半導体領域３およびオーミック電極４がそれぞれ積層されている。図５（ｅ）の積層体を得た後、フォトリソグラフィー法を用いたエッチングを行い、不要な部分を取り除き、図５（ｆ）の積層体を得る。図５（ｆ）の積層体は、バリアハイト調整領域１が、半導体領域３上に設けられており、さらに半導体領域３の周辺部に埋め込み構造のガードリング５を備えているので、耐圧等においてより優れている。 Then, etching using a photolithography method is performed on the stacked body of FIG. 4C, and a part of the barrier electrode 2 and a part of the semiconductor region 3 are removed as shown in FIG. After obtaining the stacked body of FIG. 5D, the guard ring 5 is formed on the semiconductor region 3 exposed on the surface by the dry method (preferably vacuum deposition method or sputtering) or the wet method, The laminated body of FIG.5 (e) is obtained. In the laminated body of FIG. 5E, the guard ring 5, the barrier electrode 2, the barrier height adjusting region 1, the semiconductor region 3, and the ohmic electrode 4 are laminated. After obtaining the laminate of FIG. 5E, etching using a photolithography method is performed to remove unnecessary portions, and the laminate of FIG. 5F is obtained. In the stacked body of FIG. 5 (f), the barrier height adjusting region 1 is provided on the semiconductor region 3, and the embedded structure guard ring 5 is provided in the periphery of the semiconductor region 3. Are better.
前記半導体装置は、とりわけ、パワーデバイスに有用である。前記半導体装置としては、例えば、ダイオードまたはトランジスタ（例えば、ＭＥＳＦＥＴ等）などが挙げられるが、中でもダイオードが好ましく、ジャンクションバリアショットキーダイオード（ＪＢＳ）がより好ましい。 The semiconductor device is particularly useful for power devices. Examples of the semiconductor device include a diode or a transistor (for example, MESFET), among which a diode is preferable, and a junction barrier Schottky diode (JBS) is more preferable.
本発明の半導体装置は、上記した事項に加え、さらに公知の手段を用いて、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。前記電源装置は、公知の手段を用いて、配線パターン等に接続するなどすることにより、前記半導体装置からまたは前記半導体装置として作製することができる。図６に電源システムの例を示す。図６は、複数の前記電源装置と制御回路を用いて電源システムを構成している。前記電源システムは、図７に示すように、電子回路と組み合わせてシステム装置に用いることができる。なお、電源装置の電源回路図の一例を図８に示す。図８は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ（ＭＯＳＦＥＴ：Ａ〜Ｄで構成）によりＤＣ電圧を高周波でスイッチングしＡＣへ変換後、トランスで絶縁及び変圧を実施し、整流ＭＯＳＦＥＴ（Ａ〜Ｂ’）で整流後、ＤＣＬ（平滑用コイルＬ１，Ｌ２）とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器で出力電圧を基準電圧と比較し、所望の出力電圧となるようＰＷＭ制御回路でインバータ及び整流ＭＯＳＦＥＴを制御する。 The semiconductor device of the present invention is suitably used as a power module, an inverter, or a converter using known means in addition to the matters described above, and further suitably used in, for example, a semiconductor system using a power supply device. . The power supply device can be manufactured from the semiconductor device or as the semiconductor device by connecting to a wiring pattern or the like using a known means. FIG. 6 shows an example of a power supply system. In FIG. 6, a power supply system is configured using a plurality of the power supply devices and control circuits. As shown in FIG. 7, the power supply system can be used in a system apparatus in combination with an electronic circuit. An example of a power supply circuit diagram of the power supply device is shown in FIG. FIG. 8 shows a power supply circuit of a power supply device composed of a power circuit and a control circuit. After the DC voltage is switched at a high frequency by an inverter (MOSFET: composed of A to D) and converted to AC, insulation and voltage transformation are performed by a transformer. After being rectified by the rectifying MOSFET (A to B ′), smoothed by DCL (smoothing coils L1, L2) and a capacitor, and a DC voltage is output. At this time, the output voltage is compared with the reference voltage by the voltage comparator, and the inverter and rectifier MOSFET are controlled by the PWM control circuit so as to obtain the desired output voltage.
（参考例１：アニールによるバリアハイトの調整）
１−１．ｎ−型半導体層の形成
１−１−１．成膜装置
図９を用いて、参考例で用いたミストＣＶＤ装置１９を説明する。ミストＣＶＤ装置１９は、基板２０を載置するサセプタ２１と、キャリアガスを供給するキャリアガス供給手段２２ａと、キャリアガス供給手段２２ａから送り出されるキャリアガスの流量を調節するための流量調節弁２３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）供給手段２２ｂと、キャリアガス（希釈）供給手段２２ｂから送り出されるキャリアガスの流量を調節するための流量調節弁２３ｂと、原料溶液２４ａが収容されるミスト発生源２４と、水２５ａが入れられる容器２５と、容器２５の底面に取り付けられた超音波振動子２６と、内径４０ｍｍの石英管からなる供給管２７と、供給管２７の周辺部に設置されたヒーター２８とを備えている。サセプタ２１は、石英からなり、基板２０を載置する面が水平面から傾斜している。成膜室となる供給管２７とサセプタ２１をどちらも石英で作製することにより、基板２０上に形成される膜内に装置由来の不純物が混入することを抑制している。
(Reference Example 1: Adjustment of barrier height by annealing)
1-1. Formation of n-type semiconductor layer 1-1-1. Film Forming Apparatus The mist CVD apparatus 19 used in the reference example will be described with reference to FIG. The mist CVD apparatus 19 includes a susceptor 21 on which the substrate 20 is placed, a carrier gas supply means 22a for supplying a carrier gas, and a flow rate adjusting valve 23a for adjusting the flow rate of the carrier gas sent from the carrier gas supply means 22a. The carrier gas (dilution) supply means 22b for supplying the carrier gas (dilution), the flow rate adjusting valve 23b for adjusting the flow rate of the carrier gas sent from the carrier gas (dilution) supply means 22b, and the raw material solution 24a are accommodated. Mist generating source 24, a container 25 in which water 25a is placed, an ultrasonic vibrator 26 attached to the bottom surface of the container 25, a supply pipe 27 made of a quartz tube having an inner diameter of 40 mm, and a peripheral portion of the supply pipe 27 And a heater 28 installed in the vehicle. The susceptor 21 is made of quartz, and the surface on which the substrate 20 is placed is inclined from the horizontal plane. Both the supply pipe 27 and the susceptor 21 serving as a film formation chamber are made of quartz, so that impurities derived from the apparatus are prevented from being mixed into the film formed on the substrate 20.
１−１−２．原料溶液の作製
０．１Ｍ臭化ガリウム水溶液に臭化水素酸を体積比で２０％含有させ、これを原料溶液とした。
1-1-2. Preparation of raw material solution A 0.1M gallium bromide aqueous solution contained hydrobromic acid in a volume ratio of 20% to obtain a raw material solution.
１−１−３．成膜準備
上記１−１−２．で得られた原料溶液２４ａをミスト発生源２４内に収容した。次に、基板２０として、サファイア基板をサセプタ２１上に設置し、ヒーター２８を作動させて成膜室２７内の温度を４８０℃にまで昇温させた。次に、流量調節弁２３ａ、２３ｂを開いて、キャリアガス源であるキャリアガス供給手段２２ａ、２２ｂからキャリアガスを成膜室２７内に供給し、成膜室２７の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を５Ｌ／分に、キャリアガス（希釈）の流量を０．５Ｌ／分にそれぞれ調節した。なお、キャリアガスとして窒素を用いた。
1-1-3. Film formation preparation 1-1-2. The raw material solution 24a obtained in the above was accommodated in the mist generating source 24. Next, a sapphire substrate was placed on the susceptor 21 as the substrate 20, and the heater 28 was operated to raise the temperature in the film formation chamber 27 to 480 ° C. Next, the flow control valves 23a and 23b are opened, the carrier gas is supplied from the carrier gas supply means 22a and 22b as the carrier gas source into the film forming chamber 27, and the atmosphere in the film forming chamber 27 is sufficiently filled with the carrier gas. After the replacement, the carrier gas flow rate was adjusted to 5 L / min, and the carrier gas (dilution) flow rate was adjusted to 0.5 L / min. Nitrogen was used as the carrier gas.
１−１−４．半導体膜形成
次に、超音波振動子２６を２．４ＭＨｚで振動させ、その振動を、水２５ａを通じて原料溶液２４ａに伝播させることによって、原料溶液２４ａを霧化させてミストを生成した。このミストが、キャリアガスによって成膜室２７内に導入され、大気圧下、５１０℃にて、成膜室２７内でミストが反応して、基板２０上に半導体膜が形成された。なお、膜厚は２．５μｍであり、成膜時間は１８０分間であった。
1-1-4. Formation of Semiconductor Film Next, the ultrasonic vibrator 26 was vibrated at 2.4 MHz, and the vibration was propagated to the raw material solution 24a through the water 25a, whereby the raw material solution 24a was atomized to generate mist. This mist was introduced into the film forming chamber 27 by the carrier gas, and the mist reacted in the film forming chamber 27 at 510 ° C. under atmospheric pressure, so that a semiconductor film was formed on the substrate 20. The film thickness was 2.5 μm and the film formation time was 180 minutes.
１−１−５．評価
ＸＲＤ回折装置を用いて、上記１−１−４．にて得られた膜の相の同定を行ったところ、得られた膜はα−Ｇａ２０３であった。
1-1-5. Evaluation Using the XRD diffractometer, the above 1-1-4. Was subjected to phase identification of the film obtained in the resulting film was α-Ga 2 0 3.
１−２．ｎ＋型半導体層の形成
０．０５Ｍガリウムアセチルアセトナート水溶液に塩酸を体積比で１．５％および塩化スズ０．２％をそれぞれ含有させ、これを原料溶液としたこと以外、上記１−１．と同様にして、上記１−１．で得られたｎ−型半導体層上に半導体膜を成膜した。得られた膜につき、ＸＲＤ回折装置を用いて、膜の相の同定を行ったところ、得られた膜はα−Ｇａ２０３であった。
1-2. Formation of n + type semiconductor layer Except that 0.05M gallium acetylacetonate aqueous solution contains 1.5% by volume of hydrochloric acid and 0.2% of tin chloride, respectively, as a raw material solution, 1-1. In the same manner as in 1-1. A semiconductor film was formed on the n − type semiconductor layer obtained in the above. The resulting per film, using an XRD diffractometer, was subjected to identification of the membrane phase, the resulting film was α-Ga 2 0 3.
１−３．オーミック電極の形成
ｎ＋型半導体層上に、Ｔｉ層およびＡｕ層をそれぞれ電子ビーム蒸着にて積層した。なお、Ｔｉ層の厚さは３５ｎｍであり、Ａｕ層の厚さは１７５ｎｍであった。
1-3. Formation of ohmic electrode A Ti layer and an Au layer were laminated on the n + type semiconductor layer by electron beam evaporation, respectively. The thickness of the Ti layer was 35 nm, and the thickness of the Au layer was 175 nm.
１−４．ショットキー電極の形成
サファイア基板を剥離後、ｎ−型半導体層上に、Ｐｔ層を電子ビーム蒸着にて積層した。そして、高速アニール装置（ＲＴＡ）を用いて窒素雰囲気で４００℃３０秒間アニール処理し、アニール処理したＰｔ層を形成した。また、フォトリソグラフィーおよびエッチング処理に付し、アニール処理していないＰｔ層も形成した。
1-4. Formation of Schottky electrode After peeling off the sapphire substrate, a Pt layer was laminated on the n− type semiconductor layer by electron beam evaporation. Then, annealing was performed at 400 ° C. for 30 seconds in a nitrogen atmosphere using a high-speed annealing apparatus (RTA) to form an annealed Pt layer. In addition, a Pt layer that was not annealed was formed by photolithography and etching.
１−５．評価
ＩＶ測定を実施した。その結果、アニール処理していないＰｔ層のバリアハイトは、１．５ｅＶであり、アニール処理したＰｔ層のバリアハイトは０．９ｅＶであった。なお、アニール処理したＰｔ層のＩＶ測定結果を図１０に示す。
1-5. Evaluation IV measurements were performed. As a result, the barrier height of the non-annealed Pt layer was 1.5 eV, and the barrier height of the annealed Pt layer was 0.9 eV. The IV measurement result of the annealed Pt layer is shown in FIG.
本発明の半導体装置は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、とりわけ、パワーデバイスに有用である。 The semiconductor device of the present invention can be used in various fields such as semiconductors (for example, compound semiconductor electronic devices), electronic parts / electric equipment parts, optical / electrophotographic related apparatuses, industrial members, etc. is there.
１ バリアハイト調整領域
２ バリア電極
３ 半導体領域
４ オーミック電極
５ ガードリング
１９ ミストＣＶＤ装置
２０ 基板
２１ サセプタ
２２ａ キャリアガス供給手段
２２ｂ キャリアガス（希釈）供給手段
２３ａ 流量調節弁
２３ｂ 流量調節弁
２４ ミスト発生源
２４ａ 原料溶液
２５ 容器
２５ａ 水
２６ 超音波振動子
２７ 供給管
２８ ヒーター
２９ 排気口
DESCRIPTION OF SYMBOLS 1 Barrier height adjustment area | region 2 Barrier electrode 3 Semiconductor area | region 4 Ohmic electrode 5 Guard ring 19 Mist CVD apparatus 20 Substrate 21 Susceptor 22a Carrier gas supply means 22b Carrier gas (dilution) supply means 23a Flow control valve 23b Flow control valve 24 Mist generation source 24a Raw material solution 25 Container 25a Water 26 Ultrasonic vibrator 27 Supply pipe 28 Heater 29 Exhaust port
Claims (13)
A semiconductor system comprising a semiconductor device, wherein the semiconductor device is the semiconductor device according to claim 1.
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