JP2019008781A - 高データインテグリティ処理システム - Google Patents
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Abstract
【解決手段】第1の処理装置と、第1の処理装置と信号通信している三重投票処理(TVP)装置とを含む高データインテグリティ処理システム(HDIPS)において、第1の処理装置はプロセッサと、キャッシュメモリと、コンピュータ可読媒体(CRM)とを含む。CRMはプロセッサに、TVP装置に送信される第1のインテグリティ結果を生成する定期的な第1のインテグリティチェックを第1の処理装置に対して実行させる。TVP装置は、TVP装置に、定期的な第1のインテグリティチェックと同時に、第2のインテグリティ結果を生成する第2のインテグリティチェックを実行させ、第1のインテグリティ結果を第2のインテグリティ結果と比較させ、第1のインテグリティ結果が第2のインテグリティ結果と一致しない場合に第1の処理装置の電力リセットを行わせる。
【選択図】図1
Description
Claims (10)
- 外部のシステム(120)と信号通信している高データインテグリティ処理システム(「HDIPS」)(100)を用いて放射線環境内で高データインテグリティ処理を行うための方法であって、
高い放射線耐性を有する第1の処理装置(102)に定期的な第1のインテグリティチェックを実行して第1のインテグリティ結果を生成することと、
前記定期的な第1のインテグリティチェックと同時に、三重投票処理(「TVP」)装置(106)に第2のインテグリティチェックを実行して第2のインテグリティ結果を生成することと、
前記第1のインテグリティ結果を前記第2のインテグリティ結果と比較することと、
前記第1のインテグリティ結果が前記第2のインテグリティ結果と一致しない場合に前記第1の処理装置(102)の電力リセットを行うことと
を含む方法。 - 前記第1の処理装置(102)において第1のデータを受信することと、
第1の時間値において前記第1のデータの第1の計算を実行して第1の結果を生成することと、
前記第1の計算を実行した後でキャッシュメモリ(104)をフラッシュすることと、
第2の時間値において前記第1のデータの第2の計算を実行して第2の結果を生成することと、
第3の時間値において前記第1の結果を前記第2の結果と比較することと、
前記第1の結果が前記第2の結果と一致しない場合に前記キャッシュメモリ(104)をフラッシュすることと、
前記第1の結果が前記第2の結果と一致しない場合に前記キャッシュメモリ(104)をフラッシュした後に前記第1の処理装置(102)において前記第1のデータを受信するステップを繰り返すことと、
前記第1の結果が前記第2の結果と一致する場合に前記第1の結果を前記第1の処理装置(102)と信号通信している外部のシステム(120)に送信することと
を更に含み、
前記第2の時間値は前記第1の時間値に続くものであり、前記第3の時間値は前記第2の時間値に続くものである、請求項1に記載の方法。 - 前記第1の計算を実行することが、
第1のメモリアドレスを有するキャッシュメモリ(104)のフレームの第1のパーティションにおいて前記第1の計算を実行することと、
前記キャッシュメモリ(104)をフラッシュする前に前記第1の処理装置(102)と信号通信しているエラー訂正コード(「ECC」)メモリ(124)に前記第1の結果を保存することと
を含み、
前記第2の計算を実行することが、
前記キャッシュメモリ(104)をフラッシュした後に第2のメモリアドレスを有する前記キャッシュメモリ(104)の前記フレームの第2のパーティションにおいて前記第2の計算を実行すること
を含む、請求項2に記載の方法。 - 前記第1の処理装置(102)に前記定期的な第1のインテグリティチェックを実行することが、
前記第1のパーティションの前に前記フレームの開始に位置する前記キャッシュメモリ(104)の前記フレームのインテグリティパーティションを確立することと、
前記第1のデータを受信する前に前記第1の処理装置(102)の組込み試験(「BIT」)を実行することと、
前記ECCメモリ(124)のデータチェックを行うことと
を含む、請求項3に記載の方法。 - 前記ECCメモリ(124)のデータチェックを行うことが、
前記ECCメモリ(124)からメモリ値を読み取ることと、
前記メモリ値を前記メモリ値に対応する前記ECCメモリ(124)のECC値と比較することと、
再生成されたECC値を再生成することと、
前記ECC値を前記再生成されたECC値と比較することと
を含む、請求項4に記載の方法。 - 前記第1の処理装置(102)に前記定期的な第1のインテグリティチェックを実行することが、前記第1の処理装置(102)内で第1の線形フィードバックシフトレジスタ(「LFSR」)を用いて第1の疑似乱数列を生成することを含み、
前記TVP装置(106)に前記第2のインテグリティチェックを実行することが、前記TVP装置(106)内で第2のLFSRを用いて第2の疑似乱数列を生成することを含み、
前記第1のインテグリティ結果を前記第2のインテグリティ結果と比較することが、前記第1の疑似乱数列を前記第2の疑似乱数列と比較することを含み、
前記第1のLFSRと前記第2のLFSRが両方に共通のシードを含む、請求項5に記載の方法。 - 前記第1の結果が前記第2の結果と一致する場合に前記第1の結果を前記外部のシステム(120)に送信する前に前記第1の結果を以前の平均値と比較することと、
前記第1の結果が前記以前の平均値と一致しない場合に前記キャッシュメモリ(104)をフラッシュすることと、
前記第1の結果が前記以前の平均値と一致しない場合に前記キャッシュメモリ(104)をフラッシュした後に前記第1の処理装置(102)において前記第1のデータを受信するステップを繰り返すことと、
前記第1の結果が前記以前の平均値と一致する場合に第1の結果がエラー限界内であるかどうかを決定することと、
前記第1の結果が前記エラー限界内でない場合に前記キャッシュメモリ(104)をフラッシュすることと、
前記第1の結果が前記エラー限界内でない場合に前記キャッシュメモリ(104)をフラッシュした後に前記第1の処理装置(102)において前記第1のデータを受信するステップを繰り返すことと
を更に含み、
前記第1の結果を前記外部のシステム(120)に送信することが、前記第1の結果が前記第2の結果と一致し、前記以前の平均値と一致し、前記エラー限界内である場合に前記第1の処理装置(102)によって送信することを含む、請求項6に記載の方法。 - 前記第1の処理装置は、シリコンオンインシュレータ(「SOI」)技術を用いており、
前記TVP装置は、三重モード冗長(「TMR」)技術を用いたフィールドプログラマブルゲートアレイ(「FPGA」)であり、
前記第1の処理装置は、Avionics Application Standard Software Interface (「ARINC」) 653オペレーティングシステム(「OS」)を用いる、請求項1に記載の方法。 - 高データインテグリティ処理システム(「HDIPS」)であって、
高い放射線耐性と、キャッシュメモリ(104)とを有する第1の処理装置(102)と、
前記第1の処理装置(102)と信号通信している三重投票処理(「TVP」)装置(106)と
を備え、
前記第1の処理装置(102)は、
プロセッサ(110)と、
前記プロセッサによって実行可能な、符号化されたコンピュータによって実行可能な命令(114)を有するコンピュータ可読媒体(「CRM」)(112)と
を含み、
前記TVP装置(106)は、前記TVP装置(106)によって実行可能な、符号化された機械命令を有するファームウェア(118)を含み、
請求項1から8のいずれか一項に記載の方法を実行するように構成されている、高データインテグリティ処理システム(「HDIPS」)(100)。 - 請求項9に記載の高データインテグリティ処理システムを備えるビークル。
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