JP2019008490A - Control of data input/output to information processing chip - Google Patents
Control of data input/output to information processing chip Download PDFInfo
- Publication number
- JP2019008490A JP2019008490A JP2017122679A JP2017122679A JP2019008490A JP 2019008490 A JP2019008490 A JP 2019008490A JP 2017122679 A JP2017122679 A JP 2017122679A JP 2017122679 A JP2017122679 A JP 2017122679A JP 2019008490 A JP2019008490 A JP 2019008490A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- multiplexer
- processing
- image
- jbig
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Record Information Processing For Printing (AREA)
Abstract
Description
本発明は、情報処理装置に組み込まれているシステム制御用基板のうち、データバスから情報処理チップへのデータ入出力の制御方法に関する。 The present invention relates to a method for controlling data input / output from a data bus to an information processing chip among system control boards incorporated in an information processing apparatus.
情報処理装置のシステムを制御するコントローラは日々開発が行われ、性能とコストの両立のために様々な工夫が取り入れられている。その一つとしてマルチプレクサの利用が挙げられる。マルチプレクサとは、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）と情報処理チップのデータ入出力の接続切替を行うモジュールの事を指す。これにより、１つのＤＭＡＣで複数のチップとデータをやり取りする事が出来るため、コストダウンを図る事が出来る。なお、ＤＭＡＣとはＣＰＵを介さずにデータの転送を行うためのモジュールの事を指す。 The controller that controls the system of the information processing apparatus is developed every day, and various devices are adopted to achieve both performance and cost. One of them is the use of a multiplexer. The multiplexer refers to a module that switches the connection of data input / output between a DMAC (Direct Memory Access Controller) and an information processing chip. As a result, data can be exchanged with a plurality of chips with one DMAC, so that the cost can be reduced. The DMAC refers to a module for transferring data without going through the CPU.
特許文献１には、マルチプレクサの効率的な制御方法として、データ転送手段を画像データの色別に時分割で利用しなおかつ、転送する画像データの優先順位を画像形成の色順と転送済み画像データ量に基づいて決定する技術が記載されている。 In Patent Document 1, as an efficient control method of a multiplexer, a data transfer unit is used in a time-sharing manner for each color of image data, and the priority order of the image data to be transferred is set to the color order of image formation and the amount of transferred image data. A technique for making a determination based on the above is described.
ところで、チップ動作中に接続設定の変更ができないマルチプレクサを用いる場合は、ＤＭＡＣの入出力チャンネルとマルチプレクサにつながった情報処理チップのデータ入出力チャンネルの接続方法が重要となる。それは、先に１つのチップを使用する処理が要求され、その後別のチップを使用する処理が要求された場合に、マルチプレクサの設定の仕方によっては処理待ちが発生してしまうためである。 By the way, when using a multiplexer that cannot change connection settings during chip operation, the connection method of the DMAC input / output channel and the data input / output channel of the information processing chip connected to the multiplexer is important. This is because when a process using one chip is requested first and then a process using another chip is requested, a process wait may occur depending on how the multiplexer is set.
つまり、１つのチップを使った処理に対応するようにマルチプレクサを設定した場合、後から別のチップを使用する処理が入ってきた場合に、チップを同時動作させる事が出来ないという課題がある。 In other words, when the multiplexer is set so as to correspond to the processing using one chip, there is a problem that the chips cannot be operated simultaneously when processing using another chip is entered later.
そのため、投入された処理要求やチップの利用状況を鑑みて、予めチップの同時動作が可能な設定をマルチプレクサに行っておく必要がある。 Therefore, it is necessary to make a setting for enabling simultaneous operation of the chip in advance in the multiplexer in consideration of the input processing request and the chip utilization status.
上記の課題を解決するために、本発明に係る情報処理装置は、
１つのＤＭＡＣに対してマルチプレクサを介して複数の情報処理チップが接続された処理モジュールと、前記処理モジュールに情報処理要求が投入された際に投入時点でのチップの使用状況からマルチプレクサの設定を判断する手段（Ｓ８０１、Ｓ８０３、Ｓ９０１、Ｓ９０３）と、前記情報処理要求の内容に応じてマルチプレクサの設定を判断する手段（Ｓ８０５、Ｓ８０７）と、前記判断手段による設定をマルチプレクサに行う手段（Ｓ８０２、Ｓ８０４、Ｓ８０６、Ｓ８０８、Ｓ８０９、Ｓ９０２、Ｓ９０４、Ｓ９０５）と、を有することを特徴とする。
In order to solve the above problems, an information processing apparatus according to the present invention provides:
A processing module in which a plurality of information processing chips are connected to one DMAC via a multiplexer, and when an information processing request is input to the processing module, the setting of the multiplexer is determined from the usage status of the chip at the time of input. Means (S801, S803, S901, S903), means for judging the setting of the multiplexer according to the contents of the information processing request (S805, S807), means for making the setting by the judgment means for the multiplexer (S802, S804) , S806, S808, S809, S902, S904, S905).
本発明に係る情報処理装置によれば、複数の情報処理チップを同時に動かせるようなデータ入出力の設定をマルチプレクサに行う事で、処理待ちを発生させず効率的にチップを利用する事が出来るようになる。 According to the information processing apparatus of the present invention, it is possible to efficiently use a chip without causing a processing wait by performing a data input / output setting in the multiplexer so that a plurality of information processing chips can be moved simultaneously. become.
以下、本発明を実施するための形態について、図面を参照しながら説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
まずは、本考案における情報処理装置として複合機を例にした場合の基本構成に関し図１を参照して説明する。 First, a basic configuration when an MFP is taken as an example of the information processing apparatus according to the present invention will be described with reference to FIG.
図１に示すように、複合機（１００）はＣＰＵ（１０１）、ＲＯＭ（１０２）、ＤＲＡＭ（１０３）、操作部（１０４）、読み取り部（１０５）、記録部（１０６）、通信部（１０７）、画像処理部（１０８）、データバス（１１０）を有する。 As shown in FIG. 1, the MFP (100) includes a CPU (101), a ROM (102), a DRAM (103), an operation unit (104), a reading unit (105), a recording unit (106), and a communication unit (107). ), An image processing unit (108), and a data bus (110).
ＣＰＵ（１０１）はシステムの制御部であり、装置全体を制御する。ＲＯＭ（１０２）はｅＭＭＣなどのフラッシュメモリで構成されており、ＣＰＵの制御プログラムを格納するためのものである。その他にも電源ＯＦＦ時に消えてはいけない設定値や画像データなどの格納も行う。ＤＲＡＭ（１０３）はプログラム制御変数等を格納するためのものである。処理する画像データなどを一時的に保存できる揮発性メモリである。 A CPU (101) is a control unit of the system and controls the entire apparatus. The ROM (102) is composed of a flash memory such as eMMC, and is used to store a CPU control program. In addition, setting values and image data that should not be lost when the power is turned off are also stored. The DRAM (103) is for storing program control variables and the like. It is a volatile memory that can temporarily store image data to be processed.
操作部（１０４）は機器内の情報を表示するユーザとのインターフェイス部である。読み取り部（１０５）は画像データを読み取り、バイナリデータに変換する装置でありこれを用いてコピー機能の原稿読み取りを行なうものである。記録部（１０６）は画像データを記録紙に出力する装置である。通信部（１０７）は機器と外部通信網とのインターフェイス部である。ネットワークへのインターフェイスであるネットワーク通信部を含む。画像処理部（１０８）は読み取り部（１０５）や通信部（１０７）から入力された画像データに変換・加工などの画像処理を行う。そして、それぞれの制御部はデータバス（１１０）を介して繋がっている。 An operation unit (104) is an interface unit with a user that displays information in the device. A reading unit (105) is a device that reads image data and converts it into binary data, and uses this to read a document with a copy function. The recording unit (106) is an apparatus that outputs image data to recording paper. A communication unit (107) is an interface unit between the device and an external communication network. A network communication unit that is an interface to the network is included. The image processing unit (108) performs image processing such as conversion and processing on the image data input from the reading unit (105) and the communication unit (107). And each control part is connected via the data bus (110).
次に、画像処理部（１０８）の一部分であるマルチプレクサ（２０２）を用いた処理モジュール（２００）の構成例を図２を参照して説明する。 Next, a configuration example of the processing module (200) using the multiplexer (202) which is a part of the image processing unit (108) will be described with reference to FIG.
図２に示すように、処理モジュール（２００）はデータバス（１１０）、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）（２０１），マルチプレクサ（２０２），画像処理・変換チップ（２０３）、ＪＢＩＧエンコーダ・デコーダチップ（２０４）、を有する。 As shown in FIG. 2, the processing module (200) includes a data bus (110), a DMAC (direct memory access controller) (201), a multiplexer (202), an image processing / conversion chip (203), a JBIG encoder / decoder chip ( 204).
データバス（１１０）は既に述べた通りデータのやり取りをするためのバスである。ＤＭＡＣ（２０１）はダイレクトメモリアクセスコントローラの事を指しており、このコントローラを用いる事でデータバス（１１０）からのデータの入力とデータバス（１１０）へのデータの出力を行う事が出来る。マルチプレクサ（２０２）はＤＭＡＣ（２０１）と画像処理・変換チップ（２０３）、ＪＢＩＧエンコーダ・デコーダチップ（２０４）の間のデータ入出力切替を行う。これにより１つのＤＭＡＣ（２０１）を用いて、データバス（１１０）と画像処理・変換チップ（２０３）、ＪＢＩＧエンコーダ・デコーダチップ（２０４）間でデータをやり取りする事が可能となる。画像処理・変換チップ（２０３）は入力された画像に対して、画像の形式変換や加工を行うためのチップである。ＪＢＩＧエンコーダ・デコーダチップ（２０４）は入力された画像をＪＢＩＧ形式の画像にエンコード、もしくはＪＢＩＧ形式の画像からデコードを行うためのチップである。 The data bus (110) is a bus for exchanging data as described above. The DMAC (201) indicates a direct memory access controller. By using this controller, data can be input from the data bus (110) and output to the data bus (110). The multiplexer (202) performs data input / output switching between the DMAC (201), the image processing / conversion chip (203), and the JBIG encoder / decoder chip (204). As a result, it is possible to exchange data between the data bus (110), the image processing / conversion chip (203), and the JBIG encoder / decoder chip (204) using one DMAC (201). An image processing / conversion chip (203) is a chip for performing image format conversion and processing on an input image. The JBIG encoder / decoder chip (204) is a chip for encoding an input image into a JBIG format image or decoding from a JBIG format image.
に、本考案の実施形態による構成について詳細に説明を行う。この時、ＤＭＡＣ（２０１）やマルチプレクサ（２０２）、画像処理・変換チップ（２０３）、ＪＢＩＧエンコーダ・デコーダチップ（２０４）は図３に示す様な構成をとるものと仮定し説明する。 Next, the configuration according to the embodiment of the present invention will be described in detail. At this time, it is assumed that the DMAC (201), the multiplexer (202), the image processing / conversion chip (203), and the JBIG encoder / decoder chip (204) are configured as shown in FIG.
まずは、図３に示されるＤＭＡＣ（２０１）は入力用にＲＤｃｈ０〜ＲＤｃｈ３（３０１０〜３０１３）の４チャンネルと出力用にＷＲｃｈ０〜ＷＲｃｈ４（３０１４〜３０１８）の５チャンネルを持つ。画像処理・変換チップ（２０３）は入力用にＲＤｃｈ０（３０３０），ＲＤｃｈ１（３０３１）の２チャンネルと出力用にＷＲｃｈ０〜ＷＲｃｈ４（３０３２〜３０３６）の５チャンネルを持つ。ＪＢＩＧエンコーダ・デコーダチップ（２０４）は入力用にＲＤｃｈ０〜ＲＤｃｈ４（３０４０〜３０４４）の５チャンネルと出力用にＷＲｃｈ０〜ＷＲｃｈ４（３０４５〜３０４９）の５チャンネルを持つ。 First, the DMAC (201) shown in FIG. 3 has four channels RDch0 to RDch3 (3010 to 3013) for input and five channels WRch0 to WRch4 (3014 to 3018) for output. The image processing / conversion chip (203) has two channels of RDch0 (3030) and RDch1 (3031) for input and five channels of WRch0 to WRch4 (3032 to 3036) for output. The JBIG encoder / decoder chip (204) has 5 channels of RDch0 to RDch4 (3040 to 3044) for input and 5 channels of WRch0 to WRch4 (3045 to 3049) for output.
図４は本考案の実施形態においてマルチプレクサ（２０２）が画像処理・変換チップ（２０３）とＪＢＩＧエンコーダ・デコーダチップ（２０４）に同時にデータ入出力が出来る状況をまとめた、マルチプレクサ制御パターン（４００）である。 FIG. 4 shows a multiplexer control pattern (400) that summarizes the situation in which the multiplexer (202) can simultaneously input and output data to the image processing / conversion chip (203) and the JBIG encoder / decoder chip (204) in the embodiment of the present invention. is there.
図４の通り、マルチプレクサ制御パターン（４００）には３パターンある。 As shown in FIG. 4, there are three patterns in the multiplexer control pattern (400).
パターン（１）（４０１）では２つの処理を同時に行う事が出来る。まず１つ目は画像処理・変換チップ（２０３）を用いてカラー画像を処理しＪＢＩＧエンコーダ・デコーダチップ（２０４）を用いてＪＢＩＧ画像へとエンコードする一連の処理である。２つ目は、ＪＢＩＧエンコーダ・デコーダチップ（２０４）を１チャンネル用いて入力画像をＪＢＩＧ画像にエンコード、もしくはデコードする処理である。 In pattern (1) (401), two processes can be performed simultaneously. The first is a series of processes for processing a color image using an image processing / conversion chip (203) and encoding it into a JBIG image using a JBIG encoder / decoder chip (204). The second is a process of encoding or decoding an input image into a JBIG image using one channel of the JBIG encoder / decoder chip (204).
パターン（２）（４０２）では最大で４つの処理を同時に行う事が出来る。まず１つ目は、画像処理・変換チップ（２０３）を用いてモノクロ画像を処理しＪＢＩＧエンコーダ・デコーダチップ（２０４）を用いてＪＢＩＧ画像にエンコードする一連の処理である。残りの処理として、ＪＢＩＧエンコーダ・デコーダチップ（２０４）を１チャンネル用いてＢＩＧエンコードもしくはデコードする処理が最大３チャンネル分行う事が出来る。 In patterns (2) and (402), a maximum of four processes can be performed simultaneously. The first is a series of processes for processing a monochrome image using the image processing / conversion chip (203) and encoding it into a JBIG image using the JBIG encoder / decoder chip (204). As remaining processing, processing for BIG encoding or decoding using one channel of the JBIG encoder / decoder chip (204) can be performed for a maximum of three channels.
パターン（３）（４０３）では最大で４つの処理を同時に行う事が出来る。まず１つ目は、画像処理・変換チップ（２０３）を用いたモノクロ画像処理又はＲＧＢ画像生成処理を行う事が出来る。残りの処理として、ＪＢＩＧエンコーダ・デコーダチップ（２０４）を１チャンネル用いてＪＢＩＧエンコードもしくはデコードする処理を最大３チャンネル分行う事が出来る。 In patterns (3) and (403), a maximum of four processes can be performed simultaneously. First, monochrome image processing or RGB image generation processing using the image processing / conversion chip (203) can be performed. As the remaining processing, JBIG encoding or decoding using one channel of the JBIG encoder / decoder chip (204) can be performed for up to three channels.
図５はマルチプレクサ制御パターン（４００）の制御パターン（１）（４０１）におけるマルチプレクサ（２０２）の設定と各チャンネルの接続を示している。 FIG. 5 shows the setting of the multiplexer (202) and the connection of each channel in the control patterns (1) and (401) of the multiplexer control pattern (400).
画像データが入力されるためＤＭＡＣ（２０１）のＲＤｃｈ０（５０１０）と画像処理・変換チップ（２０３）のＲＤｃｈ０（５０３０）が接続される。この時、画像内の文字の輪郭情報などの属性情報が別途送られてくる事があるため、ＤＭＡＣ（２０１）のＲＤｃｈ１（５０１１）と画像処理・変換チップ（２０３）のＲＤｃｈ１（５０３１）が接続される。 Since image data is input, RDch0 (5010) of the DMAC (201) and RDch0 (5030) of the image processing / conversion chip (203) are connected. At this time, attribute information such as outline information of characters in the image may be sent separately, so the RDch1 (5011) of the DMAC (201) and the RDch1 (5031) of the image processing / conversion chip (203) are connected. Is done.
その後、画像処理・変換チップ（２０３）内で画像変換が行われＣＭＹＫ形式のカラー画像として４チャンネル分のデータが出力され、ＪＢＩＧエンコーダ・デコーダチップ（２０４）でＪＢＩＧ画像へとエンコードが行われる。この時、画像処理・変換チップ（２０３）のＷＲｃｈ０〜ＷＲｃｈ３（５０３２〜５０３６）とＪＢＩＧエンコーダ・デコーダチップ（２０４）のＲＤｃｈ０〜ＲＤｃｈ３（５０４０〜５０４３）が接続される。 Thereafter, image conversion is performed in the image processing / conversion chip (203), data for four channels is output as a color image in the CMYK format, and encoding into a JBIG image is performed by the JBIG encoder / decoder chip (204). At this time, WRch0 to WRch3 (5032 to 5036) of the image processing / conversion chip (203) and RDch0 to RDch3 (5040 to 5043) of the JBIG encoder / decoder chip (204) are connected.
そして、ＪＢＩＧエンコーダ・デコーダチップ（２０３）からＪＢＩＧエンコードされたカラー画像４チャンネル分がＤＭＡＣ（２０１）へと出力されてデータバス（１１０）へと渡る事となる。この時、ＪＢＩＧエンコーダ・デコーダチップ（２０４）のＷＲｃｈ０〜ＷＲｃｈ３（５０４５〜５０４８）とＤＭＡＣ（２０１）のＷＲｃｈ０〜ＷＲｃｈ３（５０１４〜５０１７）が接続される。ここで、もう一度図５を参照すると、グレーで示した部分のチャンネルが未使用である事がわかる。つまり、ＤＭＡＣ（２０１）はＲＤｃｈ２、３（５０１２、５０１３）とＷＲｃｈ４（５０１８）が未使用である。 Then, four JBIG-encoded color image channels from the JBIG encoder / decoder chip (203) are output to the DMAC (201) and passed to the data bus (110). At this time, WRch0 to WRch3 (5045 to 5048) of the JBIG encoder / decoder chip (204) and WRch0 to WRch3 (5014 to 5017) of the DMAC (201) are connected. Here, referring to FIG. 5 again, it can be seen that the gray portion of the channel is unused. That is, RDch2, 3 (5012, 5013) and WRch4 (5018) are unused in DMAC (201).
また、画像処理・変換チップ（２０３）はＷＲｃｈ４（５０３６）、ＪＢＩＧエンコーダ・デコーダチップ（２０４）はＲＤｃｈ４（５０４４）とＷＲｃｈ４（５０４９）が使用されていない。そのため、ＪＢＩＧエンコーダ・デコーダチップ（２０４）を１チャンネル使うＪＢＩＧエンコード・デコード処理を行う事が出来る。この時、ＤＭＡＣ（２０１）のＲＤｃｈ３（５０１３）をＪＢＩＧエンコーダ・デコーダチップ（２０４）のＲＤｃｈ４（５０４４）と接続する。 The image processing / conversion chip (203) does not use WRch4 (5036), and the JBIG encoder / decoder chip (204) does not use RDch4 (5044) and WRch4 (5049). Therefore, JBIG encoding / decoding processing using one channel of the JBIG encoder / decoder chip (204) can be performed. At this time, RDch3 (5013) of DMAC (201) is connected to RDch4 (5044) of JBIG encoder / decoder chip (204).
そして、ＢＩＧエンコーダ・デコーダチップ（２０４）のＷＲｃｈ４（５０４９）とＤＭＡＣ（２０１）のＷＲｃｈ４（５０１８）が接続される。なお、この接続方法の場合、入力される画像データはカラーでもモノクロでも構わない。 Then, WRch4 (5049) of the BIG encoder / decoder chip (204) and WRch4 (5018) of the DMAC (201) are connected. In this connection method, the input image data may be color or monochrome.
図６はマルチプレクサ制御パターン（４００）の制御パターン（２）（４０２）における配線の設定を示している。 FIG. 6 shows wiring settings in the control patterns (2) and (402) of the multiplexer control pattern (400).
この場合は、モノクロ画像データが入力されるためＤＭＡＣ（２０１）のＲＤｃｈ０（６０１０）と画像処理・変換チップ（２０３）のＲＤｃｈ０（６０３０）が接続される。 In this case, since monochrome image data is input, RDch0 (6010) of the DMAC (201) and RDch0 (6030) of the image processing / conversion chip (203) are connected.
その後、画像処理・変換チップ（２０３）内で画像変換が行われ１チャンネル分のデータが出力され、ＪＢＩＧエンコーダ・デコーダチップ（２０４）でＪＢＩＧ画像へとエンコードが行われる。この時、画像処理・変換チップ（２０３）のＷＲｃｈ０ （６０３２）とＪＢＩＧエンコーダ・デコーダチップ（２０４）のＲＤｃｈ０（６０４０）が接続される。 Thereafter, image conversion is performed in the image processing / conversion chip (203), data for one channel is output, and encoding into a JBIG image is performed by the JBIG encoder / decoder chip (204). At this time, WRch0 (6032) of the image processing / conversion chip (203) and RDch0 (6040) of the JBIG encoder / decoder chip (204) are connected.
そして、ＪＢＩＧエンコーダ・デコーダチップ（２０４）からＪＢＩＧエンコードされた画像１チャンネル分がＤＭＡＣ（２０１）へと出力されてデータバス（１１０）へと渡る事となる。この時、ＪＢＩＧエンコーダ・デコーダチップ（２０４）のＷＲｃｈ０（６０４５）とＤＭＡＣ（２０１）のＷＲｃｈ０（６０１４）が接続される。ここで、もう一度図６を参照すると、グレーで示した部分のチャンネルが未使用である事がわかる。つまり、ＤＭＡＣ（２０１）はＲＤｃｈ１〜３（６０１１〜６０１３）とＷＲｃｈ１〜４（６０１５〜６０１８）が未使用である。画像処理・変換チップ（２０３）はＲＤｃｈ１（６０３１）とＷＲｃｈ１〜４（６０３３〜６０３６）が未使用となっている。 Then, one JBIG-encoded image channel from the JBIG encoder / decoder chip (204) is output to the DMAC (201) and passed to the data bus (110). At this time, WRch0 (6045) of the JBIG encoder / decoder chip (204) and WRch0 (6014) of the DMAC (201) are connected. Here, referring to FIG. 6 again, it can be seen that the gray portion of the channel is unused. That is, RDch 1 to 3 (6011 to 6013) and WRch 1 to 4 (6015 to 6018) are unused in the DMAC (201). In the image processing / conversion chip (203), RDch1 (6031) and WRch1 to 4 (6033 to 6036) are not used.
ＪＢＩＧエンコーダ・デコーダチップ（２０４）はＲＤｃｈ１〜４（６０４１〜６０４４）とＷＲｃｈ１〜４（６０４６〜６０４９）が未使用となる。そのため、ＪＢＩＧエンコーダ・デコーダチップ（２０４）を１チャンネル使うＪＢＩＧエンコード・デコード処理を最大で３つまで同時に行う事が出来る。この時、ＤＭＡＣ（２０１）のＲＤｃｈ１〜３（６０１１〜６０１３）とＪＢＩＧエンコーダ・デコーダチップ（２０４）のＲＤｃｈ１〜４（６０４１〜６０４４）が接続され、ＪＢＩＧエンコーダ・デコーダチップ（２０４）のＷＲｃｈ１〜４（６０４６〜６０４９）とＤＭＡＣ（２０１）のＷＲｃｈ１〜４（６０１５〜６０１８）が接続される事となる．
図７はマルチプレクサ制御パターン（４００）の制御パターン（３）（４０３）における配線の設定を示している。
In the JBIG encoder / decoder chip (204), RDch1 to 4 (6041 to 6044) and WRch1 to 4 (6046 to 6049) are not used. Therefore, up to three JBIG encoding / decoding processes using one channel of the JBIG encoder / decoder chip (204) can be performed simultaneously. At this time, RDch 1 to 3 (6011 to 6013) of DMAC (201) and RDch 1 to 4 (6041 to 6044) of JBIG encoder / decoder chip (204) are connected, and WRch 1 to 4 of JBIG encoder / decoder chip (204) are connected. (6046 to 6049) and WRch1 to 4 (6015 to 6018) of the DMAC (201) are connected.
FIG. 7 shows wiring settings in the control patterns (3) and (403) of the multiplexer control pattern (400).
この場合は、モノクロ画像データが入力されるためＤＭＡＣ（２０１）のＲＤｃｈ０（７０１０）と画像処理・変換チップ（２０３）のＲＤｃｈ０（７０３０）が接続される。 In this case, since monochrome image data is input, RDch0 (7010) of the DMAC (201) and RDch0 (7030) of the image processing / conversion chip (203) are connected.
その後、画像処理・変換チップ（２０３）内で画像変換が行われ１チャンネル分のデータが出力される事となる。この時、ＪＢＩＧエンコードを行わないため、画像処理・変換チップ（２０３）のＷＲｃｈ０（７０３２）とＤＭＡＣ（２０１）のＷＲｃｈ０（７０１４）が接続される。ここで、もう一度図７を参照すると、グレーで示した部分のチャンネルが未使用である事がわかる。つまり、ＤＭＡＣ（２０１）に関してはＲＤｃｈ１〜２（７０１１〜７０１３）とＷＲｃｈ１〜４（７０１５〜７０１８）が未使用である。画像処理・変換チップに関してはＲＤｃｈ１（７０３１）とＷＲｃｈ１〜４（７０３３〜７０３６）が未使用である。 Thereafter, image conversion is performed in the image processing / conversion chip (203), and data for one channel is output. At this time, since JBIG encoding is not performed, WRch0 (7032) of the image processing / conversion chip (203) and WRch0 (7014) of the DMAC (201) are connected. Here, referring to FIG. 7 again, it can be seen that the gray portion of the channel is unused. That is, for the DMAC (201), RDch1 to 2 (7011 to 7013) and WRch1 to 4 (7015 to 7018) are unused. Regarding the image processing / conversion chip, RDch1 (7031) and WRch1 to 4 (7033 to 7036) are not used.
そしてＪＢＩＧエンコーダ・デコーダチップ（２０４）の全チャンネルＲＤｃｈ０〜４（７０４０〜７０４４）とＷＲｃｈ０〜４（７０４５〜７０４９）も未使用となる。そのため、ＪＢＩＧエンコーダ・デコーダチップ（２０４）を１チャンネル使うＪＢＩＧエンコード・デコード処理を最大で３つまで同時に行う事が出来る。この時、ＤＭＡＣ（２０１）のＲＤｃｈ１〜３（７０１１〜７０１３）とＪＢＩＧエンコーダ・デコーダチップ（２０４）のＲＤｃｈ１〜３（７０４１〜７０４３）が接続され、ＪＢＩＧエンコーダ・デコーダチップ（２０４）のＷＲｃｈ１〜３（７０４６〜７０４８）とＤＭＡＣ（２０１）のＷＲｃｈ１〜３（７０１５〜７０１７）が接続される事となる．
図８及び図９は図４のマルチプレクサ制御パターン（４００）のパターン（１）〜（３）（４０１〜４０３）を適用するための制御フロー図を表している。
All channels RDch0 to 4 (7040 to 7044) and WRch0 to 4 (7045 to 7049) of the JBIG encoder / decoder chip (204) are also unused. Therefore, up to three JBIG encoding / decoding processes using one channel of the JBIG encoder / decoder chip (204) can be performed simultaneously. At this time, RDch 1 to 3 (7011 to 7013) of DMAC (201) and RDch 1 to 3 (7041 to 7043) of JBIG encoder / decoder chip (204) are connected, and WRch 1 to 3 of JBIG encoder / decoder chip (204) are connected. (7046 to 7048) and WRch 1 to 3 (7015 to 7017) of DMAC (201) are connected.
8 and 9 show control flow diagrams for applying the patterns (1) to (3) (401 to 403) of the multiplexer control pattern (400) of FIG.
まずは、図８に関して説明を行う。 First, a description will be given with reference to FIG.
図８は画像処理・変換チップ（２０３）を用いる処理が要求される場合のマルチプレクサ制御パターン選択フローを示す図となっている。 FIG. 8 shows a multiplexer control pattern selection flow when processing using the image processing / conversion chip (203) is required.
画像処理・変換チップ（２０３）が利用される処理が要求されると、まず画像処理・変換チップ（２０３）が使用中かどうかを確認する（Ｓ８０１）。 When processing using the image processing / conversion chip (203) is requested, it is first checked whether the image processing / conversion chip (203) is in use (S801).
この時、画像処理・変換チップ（２０３）が使用中であれば終了を待つ必要があるため配線をしない（Ｓ８０２）。 At this time, if the image processing / conversion chip (203) is in use, it is necessary to wait for the end, so no wiring is performed (S802).
画像処理・変換チップ（２０３）が使用中でない場合は、ＪＢＩＧエンコーダ・デコーダチップ（２０４）が使用中かを確認する（Ｓ８０３）。 If the image processing / conversion chip (203) is not in use, it is checked whether the JBIG encoder / decoder chip (204) is in use (S803).
この時、ＪＢＩＧエンコーダ・デコーダチップ（２０４）が使用中であれば、既にパターン（１）（４０１）で配線済みであるため、配線の変更を行わない（Ｓ８０４）。 At this time, if the JBIG encoder / decoder chip (204) is in use, the wiring has not been changed since the wiring has already been performed with the pattern (1) (401) (S804).
ＪＢＩＧエンコーダ・デコーダチップ（２０４）が使用中でない場合は、画像処理・変換チップ（２０３）をカラー画像の処理・変換に利用するかを確認する（Ｓ８０５）。 If the JBIG encoder / decoder chip (204) is not in use, it is checked whether the image processing / conversion chip (203) is used for color image processing / conversion (S805).
この時、画像処理・変換チップ（２０３）がカラー画像の処理・変換に用いられる場合は、パターン（１）（４０１）で配線を行う（Ｓ８０６）。 At this time, when the image processing / conversion chip (203) is used for processing / conversion of a color image, wiring is performed using the patterns (1) (401) (S806).
画像処理・変換チップ（２０３）がモノクロ画像の処理・変換に用いられる場合は、画像処理・変換チップ（２０３）での処理後にＪＢＩＧエンコーダ・デコーダ（２０４）を利用するかどうかを確認する（Ｓ８０７）。 When the image processing / conversion chip (203) is used for processing / conversion of a monochrome image, it is confirmed whether or not the JBIG encoder / decoder (204) is used after the processing by the image processing / conversion chip (203) (S807). ).
この時、ＪＢＩＧエンコーダ・デコーダ（２０４）を用いるならば、パターン（２）（４０２）で配線を行う（Ｓ８０８）。 At this time, if the JBIG encoder / decoder (204) is used, wiring is performed with the pattern (2) (402) (S808).
ＪＢＩＧエンコーダ・デコーダ（２０４）を用いない場合は、パターン（３）（４０３）で配線を行う（Ｓ８０９）。 When the JBIG encoder / decoder (204) is not used, wiring is performed using patterns (3) and (403) (S809).
図９はＪＢＩＧエンコーダ・デコーダチップ（２０４）を用いる処理が要求される場合のマルチプレクサ制御パターン選択フローを示す図となっている。 FIG. 9 is a diagram showing a multiplexer control pattern selection flow when processing using the JBIG encoder / decoder chip (204) is required.
ＪＢＩＧエンコーダ・デコーダチップ（２０４）が利用される処理が要求されると、まず画像処理・変換チップ（２０３）が使用中かどうかを確認する（Ｓ９０１）。 When processing using the JBIG encoder / decoder chip (204) is requested, it is first checked whether the image processing / conversion chip (203) is in use (S901).
この時、画像処理・変換チップ（２０３）が使用中ならば、既にパターン（１）（４０１）で配線されているため配線の変更無しとなる（Ｓ９０２）。 At this time, if the image processing / conversion chip (203) is in use, the wiring is not changed because the wiring is already performed in the pattern (1) (401) (S902).
画像処理・変換チップ（２０３）が使用中でないならば、次にＪＢＩＧエンコーダ・デコーダチップ（２０４）が使用中かどうかを確認する（Ｓ９０３）。 If the image processing / conversion chip (203) is not in use, it is next checked whether the JBIG encoder / decoder chip (204) is in use (S903).
この時、ＪＢＩＧエンコーダ・デコーダチップ（２０４）が使用中ならば、既にパターン（１）（４０１）で配線されているため配線の変更無しとなる（Ｓ９０４）。 At this time, if the JBIG encoder / decoder chip (204) is in use, the wiring is not changed since it is already wired in the pattern (1) (401) (S904).
ＪＢＩＧエンコーダ・デコーダチップ（２０４）が使用中でないならば、パターン（１）（４０１）で配線を行う（Ｓ９０５）。 If the JBIG encoder / decoder chip (204) is not in use, wiring is performed with the pattern (1) (401) (S905).
１００ 複合機、１０１ ＣＰＵ、１０２ ＲＯＭ、１０３ ＤＲＡＭ、
１０４ 操作部、１０５ 読み取り部、１０６ 記録部、１０７ 通信部、
１０８ 画像処理部、１１０ データバス
100 MFP, 101 CPU, 102 ROM, 103 DRAM,
104 operation unit, 105 reading unit, 106 recording unit, 107 communication unit,
108 Image processing unit, 110 Data bus
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017122679A JP2019008490A (en) | 2017-06-23 | 2017-06-23 | Control of data input/output to information processing chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017122679A JP2019008490A (en) | 2017-06-23 | 2017-06-23 | Control of data input/output to information processing chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2019008490A true JP2019008490A (en) | 2019-01-17 |
Family
ID=65026208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017122679A Pending JP2019008490A (en) | 2017-06-23 | 2017-06-23 | Control of data input/output to information processing chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2019008490A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020153078A1 (en) | 2019-01-22 | 2020-07-30 | 株式会社神戸製鋼所 | Pulse arc welding profile control method, control device, welding system, welding program, and welding power supply |
-
2017
- 2017-06-23 JP JP2017122679A patent/JP2019008490A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020153078A1 (en) | 2019-01-22 | 2020-07-30 | 株式会社神戸製鋼所 | Pulse arc welding profile control method, control device, welding system, welding program, and welding power supply |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5354458B2 (en) | Image processing apparatus, image output control system, image forming system, and program | |
| CN101547367B (en) | Data processing device, image encoding/decoding device and data processing system | |
| JP5438371B2 (en) | Image processing apparatus and image processing method | |
| JP3059520B2 (en) | Data processing device and facsimile device | |
| JP2019008490A (en) | Control of data input/output to information processing chip | |
| JP2003067734A (en) | Configurable image-processing logic for use in image processor | |
| JP5718305B2 (en) | Image forming apparatus | |
| JP2010079730A (en) | Information processor, and control method of the same | |
| JP2017151752A (en) | Image processing device, image processing system, image processing method and program | |
| JP5232728B2 (en) | Image forming apparatus | |
| JP2008079247A (en) | Image forming apparatus | |
| JP4902570B2 (en) | Image processing controller and image processing apparatus | |
| US10244142B2 (en) | Image processing apparatus that carries out facsimile communications, control method therefor, and storage medium | |
| JP2007026184A (en) | Function-processing electronic circuit and its control method | |
| JP2005044202A (en) | Image data transfer controller | |
| JP4034323B2 (en) | Image data processing method, image data processing apparatus, and image forming apparatus | |
| JP2007037017A (en) | Image processing apparatus, image processing method, image processing program, and recording medium with image processing program recorded thereon | |
| JP3878599B2 (en) | Image forming apparatus and control program therefor | |
| JP2005174156A (en) | Memory device and electronic equipment having the same | |
| JP2007026185A (en) | Function-processing electronic circuit | |
| JP2017200726A (en) | Image processing device, image forming device, and image processing method | |
| JP2012245667A (en) | Image processing apparatus and image processing control program | |
| JP2010226518A (en) | Image processing apparatus | |
| JP6736925B2 (en) | Information processing apparatus, image processing apparatus, information processing method, information processing program | |
| JP2009064341A (en) | Data transfer system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20191125 |