JP2019004122A - Through electrode substrate - Google Patents

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Abstract

To provide a through electrode substrate capable of preventing a trouble such as fracture or a crack or the like in a first insulation layer.SOLUTION: A through electrode substrate comprises: a substrate including a first surface and a second surface on the side opposite to the first surface; a through electrode conducting the first surface and the second surface; a first conductive layer arranged on the first surface of the substrate; a first insulation layer arranged on the first conductive layer; a second conductive layer arranged on the first insulation layer; a resin layer arranged so as to cover the first conductive layer, the first insulation layer, and the second conductive layer; and a connection hole formed at the position corresponding to the second conductive layer of the resin layer. The connection hole includes a first portion having a prescribed shape in a plan view, and at least one second portion protruding in a direction crossing a penetration direction of the connection hole from the first portion.SELECTED DRAWING: Figure 3

Description

本開示は、貫通電極基板に関する。   The present disclosure relates to a through electrode substrate.

近年の電子デバイスでは、配線基板に貫通電極基板を介して半導体チップが取り付けられた形態が多く用いられている。特許文献１には、ガラスを基板材料とする貫通電極基板が開示されている。   In recent electronic devices, a form in which a semiconductor chip is attached to a wiring board via a through electrode substrate is often used. Patent Document 1 discloses a through electrode substrate using glass as a substrate material.

ＷＯ２００５／０３４５９４号WO2005 / 034594

上述の貫通電極基板は、多層配線構造を有する。例えば、貫通電極基板は、基板と、基板上の第１導電層と、第１導電層上の第１絶縁層と、第１絶縁層上の第２導電層を備える。貫通電極基板の第２導電層と、配線基板や半導体チップ等とを接続するとき、基板を覆う樹脂層に接続孔（ビアと呼ぶ場合もある）が形成される。そして、接続孔内に形成された導電部及び樹脂層上に形成された第３導電層等を介して、第２導電層と、配線基板や半導体チップとが電気的に接続される。   The above-described through electrode substrate has a multilayer wiring structure. For example, the through electrode substrate includes a substrate, a first conductive layer on the substrate, a first insulating layer on the first conductive layer, and a second conductive layer on the first insulating layer. When the second conductive layer of the through electrode substrate is connected to a wiring substrate, a semiconductor chip, or the like, a connection hole (sometimes called a via) is formed in the resin layer covering the substrate. Then, the second conductive layer is electrically connected to the wiring board and the semiconductor chip via the conductive portion formed in the connection hole and the third conductive layer formed on the resin layer.

しかし、貫通電極基板と、その上下に配置される配線基板や半導体チップ等との間の熱膨張率の差や、第２導電層と第１絶縁層との間の熱膨張率の差等によって、接続孔の部分に応力がかかり、この応力によって、第１絶縁層に破断又はクラック等の不具合が生じるおそれがある。   However, due to the difference in thermal expansion coefficient between the through-electrode substrate and the wiring substrate or semiconductor chip disposed above and below, the difference in thermal expansion coefficient between the second conductive layer and the first insulating layer, etc. A stress is applied to the connection hole portion, and this stress may cause a failure such as a break or a crack in the first insulating layer.

本開示は、第１絶縁層での上述の不具合を防ぐことが可能な貫通電極基板を提供する。   This indication provides the penetration electrode substrate which can prevent the above-mentioned fault in the 1st insulating layer.

本願は上記課題を解決する手段を複数含んでいるが、その一例をあげるならば、第１面と前記第１面に対して反対の側の第２面とを有する基板と、前記第１面と前記第２面とを導通する貫通電極と、前記基板の前記第１面に配置され、前記貫通電極と電気的に接続された第１導電層と、前記第１導電層の上に配置された第１絶縁層と、前記第１絶縁層の上に配置された第２導電層と、前記第１面側において、前記第１導電層、前記第１絶縁層、及び前記第２導電層を覆うように配置された樹脂層と、前記樹脂層の前記第２導電層に対応する位置に形成された接続孔とを備え、前記接続孔が、平面視で所定の形状を有する第１部分と、前記第１部分から前記接続孔の貫通方向に対して交差する方向に突出した少なくとも１つの第２部分とを有する、貫通電極基板が提供される。   The present application includes a plurality of means for solving the above-described problem. To give an example, a substrate having a first surface and a second surface opposite to the first surface; and the first surface And a through electrode that is electrically connected to the second surface, a first conductive layer that is disposed on the first surface of the substrate and electrically connected to the through electrode, and is disposed on the first conductive layer. A first insulating layer; a second conductive layer disposed on the first insulating layer; and the first conductive layer, the first insulating layer, and the second conductive layer on the first surface side. A resin layer disposed so as to cover; and a connection hole formed at a position corresponding to the second conductive layer of the resin layer, wherein the connection hole has a predetermined shape in plan view; And at least one second portion projecting from the first portion in a direction intersecting with the through direction of the connection hole. Through electrode substrate is provided.

また、他の例によれば、第１面と前記第１面に対して反対の側の第２面とを有する基板と、前記第１面と前記第２面とを導通する貫通電極と、前記基板の前記第１面に配置され、前記貫通電極と電気的に接続された第１導電層と、前記第１導電層の上に配置された第１絶縁層と、前記第１絶縁層の上に配置された第２導電層と、前記第１面側において、前記第１導電層、前記第１絶縁層、及び前記第２導電層を覆うように配置された樹脂層と、前記樹脂層の前記第２導電層に対応する位置に形成された接続孔とを備え、前記接続孔の前記第２導電層側の第１開口幅が、前記接続孔の前記樹脂層の表面側の第２開口幅よりも大きい、貫通電極基板が提供される。   According to another example, a substrate having a first surface and a second surface opposite to the first surface, a through electrode that conducts the first surface and the second surface, A first conductive layer disposed on the first surface of the substrate and electrically connected to the through electrode; a first insulating layer disposed on the first conductive layer; and A second conductive layer disposed above, a resin layer disposed so as to cover the first conductive layer, the first insulating layer, and the second conductive layer on the first surface side; and the resin layer A connection hole formed at a position corresponding to the second conductive layer, and a first opening width of the connection hole on the second conductive layer side is a second side of the connection hole on the surface side of the resin layer. A through electrode substrate larger than the opening width is provided.

また、他の例によれば、第１面と前記第１面に対して反対の側の第２面とを有する基板と、前記第１面と前記第２面とを導通する貫通電極と、前記基板の前記第１面に配置され、前記貫通電極と電気的に接続された第１導電層と、前記第１導電層の上に配置された第１絶縁層と、前記第１絶縁層の上に配置された第２導電層と、前記第１面側において、前記第１導電層、前記第１絶縁層、及び前記第２導電層を覆うように配置された樹脂層と、前記樹脂層の前記第２導電層に対応する位置に形成された接続孔とを備え、前記第２導電層は、キャパシタの一部を構成する第１導電部分と、前記第１導電部分から離間した第２導電部分と、前記第１導電部分と前記第２導電部分とを接続する第３導電部分とを有し、前記接続孔が、前記第２導電部分の位置に配置されている、貫通電極基板が提供される。   According to another example, a substrate having a first surface and a second surface opposite to the first surface, a through electrode that conducts the first surface and the second surface, A first conductive layer disposed on the first surface of the substrate and electrically connected to the through electrode; a first insulating layer disposed on the first conductive layer; and A second conductive layer disposed above, a resin layer disposed so as to cover the first conductive layer, the first insulating layer, and the second conductive layer on the first surface side; and the resin layer A connection hole formed at a position corresponding to the second conductive layer, and the second conductive layer includes a first conductive portion constituting a part of a capacitor and a second spaced apart from the first conductive portion. A conductive portion; and a third conductive portion connecting the first conductive portion and the second conductive portion, wherein the connection hole is the second conductive portion. Are arranged at positions, through electrode substrate is provided.

本開示によれば、第１絶縁層での破断又はクラック等の不具合を防ぐことができる。本開示に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、上記した以外の、課題、構成および効果は、以下の実施形態の説明により明らかにされる。   According to the present disclosure, problems such as breakage or cracks in the first insulating layer can be prevented. Further features related to the present disclosure will become apparent from the description of the present specification and the accompanying drawings. Further, problems, configurations, and effects other than those described above will be clarified by the following description of embodiments.

本開示の一実施形態に係るインターポーザーを示す概略断面図である。It is a schematic sectional view showing an interposer according to an embodiment of the present disclosure. 本開示の一実施形態に係るインターポーザーにおけるＭＩＭ構造の平面図である。It is a top view of the MIM structure in the interposer concerning one embodiment of this indication. 本開示の一実施形態に係るインターポーザーにおける接続孔の平面図である。It is a top view of a connection hole in an interposer concerning one embodiment of this indication. 本開示の一実施形態に係るインターポーザーにおける接続孔の平面図である。It is a top view of a connection hole in an interposer concerning one embodiment of this indication. 本開示の一実施形態に係るインターポーザーにおける接続孔の製造方法を説明する図である。It is a figure explaining the manufacturing method of the connection hole in the interposer concerning one embodiment of this indication. 本開示の一実施形態に係るインターポーザーにおける接続孔の平面図である。It is a top view of a connection hole in an interposer concerning one embodiment of this indication. 図６のＡ−Ａ線断面図である。It is the sectional view on the AA line of FIG. 本開示の一実施形態に係るインターポーザーにおける接続孔の製造方法を説明する図である。It is a figure explaining the manufacturing method of the connection hole in the interposer concerning one embodiment of this indication. 本開示の一実施形態に係るインターポーザーにおける接続孔の断面図である。It is sectional drawing of the connection hole in the interposer which concerns on one Embodiment of this indication. 本開示の一実施形態に係るインターポーザーを示す概略断面図である。It is a schematic sectional view showing an interposer according to an embodiment of the present disclosure. 図１０のＡ−Ａ線断面図である。It is the sectional view on the AA line of FIG.

以下、図面を参照して本開示の一実施形態について説明する。なお、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。   Hereinafter, an embodiment of the present disclosure will be described with reference to the drawings. In the drawings attached to the present specification, for the sake of illustration and ease of understanding, the scale, the vertical / horizontal dimension ratio, and the like are appropriately changed and exaggerated from those of the actual product.

本明細書等において「〜」を用いて表される数値範囲は、「〜」の前後に記載される数値のそれぞれを下限値及び上限値として含む範囲であることを意味する。   In the present specification and the like, a numerical range expressed using “to” means a range including each of the numerical values described before and after “to” as a lower limit value and an upper limit value.

以下では、配線基板と半導体チップ等の間に配置されるインターポーザーの形態を用いて説明するが、これに限定されない。すなわち、以下の実施形態は、貫通電極基板として用いることもできる。ここで、貫通電極基板とは、配線基板と半導体チップ等の間に配置されるインターポーザーだけでなく、半導体チップ等を設置しないＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）等も含んでいる。この場合、上側及び下側の配線基板の一方が貫通電極と電気的に接続するように存在する態様となる。   In the following, description is made using a form of an interposer arranged between a wiring board and a semiconductor chip, but the present invention is not limited to this. That is, the following embodiments can also be used as a through electrode substrate. Here, the through electrode substrate includes not only an interposer disposed between a wiring substrate and a semiconductor chip, but also an IPD (Integrated Passive Device) in which a semiconductor chip or the like is not installed. In this case, one of the upper and lower wiring boards exists so as to be electrically connected to the through electrode.

図１は、本開示の一実施形態に係るインターポーザー１０を示す概略断面図である。インターポーザー１０は、例えば、絶縁層を金属で挟み込んだ構造であるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を有する。ＭＩＭ構造は、例えば、ＭＩＭキャパシタとして利用することができる。この場合、第１導電層１２の一部が下部電極、第１絶縁層１３が誘電体層、第２導電層１４が上部電極となる。   FIG. 1 is a schematic cross-sectional view illustrating an interposer 10 according to an embodiment of the present disclosure. The interposer 10 has, for example, an MIM (Metal-Insulator-Metal) structure in which an insulating layer is sandwiched between metals. The MIM structure can be used as an MIM capacitor, for example. In this case, a part of the first conductive layer 12 becomes a lower electrode, the first insulating layer 13 becomes a dielectric layer, and the second conductive layer 14 becomes an upper electrode.

インターポーザー１０は、第１面１１ａと第１面１１ａに対して反対の側の第２面１１ｂとを有する基板１１と、基板１１の第１面１１ａに配置された第１導電層１２と、第１導電層１２の上に配置された第１絶縁層１３と、第１絶縁層１３の上に配置された第２導電層１４とを備える。なお、第１導電層１２は、基板１１の第１面１１ａに直接配置されていてもよいし、導電性又は絶縁性の層を少なくとも１層を介して基板１１の第１面１１ａに配置されていてもよい。例えば、基板１１の第１面１１ａにエポキシ樹脂、ポリイミド樹脂から選択される絶縁性樹脂を配置することにより、第１導電層１２と基板１１の熱膨張率の差により発生する応力を緩和することができる。   The interposer 10 includes a substrate 11 having a first surface 11a and a second surface 11b opposite to the first surface 11a, a first conductive layer 12 disposed on the first surface 11a of the substrate 11, A first insulating layer 13 disposed on the first conductive layer 12 and a second conductive layer 14 disposed on the first insulating layer 13 are provided. The first conductive layer 12 may be disposed directly on the first surface 11a of the substrate 11, or may be disposed on the first surface 11a of the substrate 11 with at least one conductive or insulating layer interposed therebetween. It may be. For example, by disposing an insulating resin selected from an epoxy resin and a polyimide resin on the first surface 11 a of the substrate 11, the stress generated due to the difference in coefficient of thermal expansion between the first conductive layer 12 and the substrate 11 can be relieved. Can do.

基板１１は、第１面１１ａと第２面１１ｂとを導通する貫通孔１５を有する。第１導電層１２は、貫通孔１５に形成された貫通電極１６を介して第２面１１ｂに配置された第４導電層２１に電気的に接続されている。貫通孔１５の形態は、図示に限らず、貫通孔１５は、基板１１の第１面１１ａ及び第２面１１ｂから基板１１の厚み方向の中央部に向かうにつれて幅が小さくなる形状であってもよいし、貫通孔１５の側壁は、基板１１の第１面１１ａの法線方向に沿って広がっていてもよいし、基板１１の第１面１１ａの法線方向に沿って狭まっていてもよいし、また、側壁の一部が湾曲した形状を有してもよい。基板１１に、エッチング加工、レーザ加工、レーザ加工とエッチング加工の組合せによる加工、サンドブラスト加工、放電加工、ドリル加工などを行うことにより、貫通孔１５が形成される。貫通電極１６は、図１の形態に限らず、貫通孔１５内に導電材料が充填された形態であってもよい。   The board | substrate 11 has the through-hole 15 which conduct | electrically_connects the 1st surface 11a and the 2nd surface 11b. The first conductive layer 12 is electrically connected to the fourth conductive layer 21 disposed on the second surface 11 b via the through electrode 16 formed in the through hole 15. The form of the through hole 15 is not limited to the illustration, and the through hole 15 may have a shape in which the width decreases from the first surface 11 a and the second surface 11 b of the substrate 11 toward the central portion in the thickness direction of the substrate 11. Alternatively, the side wall of the through hole 15 may extend along the normal direction of the first surface 11 a of the substrate 11, or may narrow along the normal direction of the first surface 11 a of the substrate 11. In addition, a part of the side wall may have a curved shape. The through hole 15 is formed in the substrate 11 by performing etching processing, laser processing, processing by a combination of laser processing and etching processing, sand blast processing, electric discharge processing, drill processing, or the like. The through electrode 16 is not limited to the form shown in FIG. 1, and the through electrode 15 may be filled with a conductive material.

基板１１の第１面１１ａ及び第２面１１ｂには、樹脂層２０が形成されている。基板１１の第１面１１ａにおいて、樹脂層２０は、ＭＩＭ構造を覆うように形成されている。樹脂層２０の第２導電層１４に対応する位置には、接続孔１７が設けられている。接続孔１７内には、導電部材１８が充填されている。また、樹脂層２０の表面２０ａには、第３導電層１９が形成されている。基板１１の第１面１１ａ側において、第２導電層１４は、導電部材１８、第３導電層１９、及びはんだボール２３を介して半導体チップ５０に接続されている。   A resin layer 20 is formed on the first surface 11 a and the second surface 11 b of the substrate 11. On the first surface 11a of the substrate 11, the resin layer 20 is formed so as to cover the MIM structure. A connection hole 17 is provided at a position corresponding to the second conductive layer 14 of the resin layer 20. The connection hole 17 is filled with a conductive member 18. A third conductive layer 19 is formed on the surface 20 a of the resin layer 20. On the first surface 11 a side of the substrate 11, the second conductive layer 14 is connected to the semiconductor chip 50 through the conductive member 18, the third conductive layer 19, and the solder balls 23.

基板１１の第２面１１ｂにおいて、樹脂層２０の第４導電層２１に対応する位置には、接続孔１７が設けられている。接続孔１７内には、導電部材１８が充填されている。また、樹脂層２０の表面２０ｂには、第５導電層２２が形成されている。基板１１の第２面１１ｂ側において、第４導電層２１は、導電部材１８、第５導電層２２、及びはんだボール２３を介して、配線基板４０に接続されている。   On the second surface 11 b of the substrate 11, a connection hole 17 is provided at a position corresponding to the fourth conductive layer 21 of the resin layer 20. The connection hole 17 is filled with a conductive member 18. A fifth conductive layer 22 is formed on the surface 20 b of the resin layer 20. On the second surface 11 b side of the substrate 11, the fourth conductive layer 21 is connected to the wiring substrate 40 via the conductive member 18, the fifth conductive layer 22, and the solder balls 23.

この構成によれば、インターポーザー１０と、基板１１の第１面１１ａ側に配置され、貫通電極１６と電気的に接続された半導体チップ５０と、基板１１の第２面１１ｂ側に配置され、貫通電極１６と電気的に接続された配線基板４０と、を有する半導体装置が提供される。本実施形態のインターポーザー１０によれば、狭端子ピッチの半導体チップ５０の、大型の配線基板（マザーボードなど）４０への実装が簡便化される。   According to this configuration, the interposer 10, the semiconductor chip 50 disposed on the first surface 11 a side of the substrate 11 and electrically connected to the through electrode 16, and the second surface 11 b side of the substrate 11 are disposed. A semiconductor device having a wiring board 40 electrically connected to the through electrode 16 is provided. According to the interposer 10 of this embodiment, the mounting of the semiconductor chip 50 with a narrow terminal pitch on the large-sized wiring board (motherboard or the like) 40 is simplified.

基板１１として、ガラス基板、ガラスセラミックス基板、石英基板、サファイア基板、樹脂基板、ガラスエポキシ基板、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板、炭化シリコン（ＳｉＣ）基板、ガリウムヒ素（ＧａＡｓ）基板、リン化インジウム（ＩｎＰ）基板、アルミナ（Ａｌ２Ｏ３）基板、窒化アルミニウム（ＡｌＮ）基板、酸化ジルコニウム（ＺｒＯ２）基板など、又は、これらが積層された基板を用いることができる。 As the substrate 11, a glass substrate, glass ceramic substrate, quartz substrate, sapphire substrate, resin substrate, glass epoxy substrate, silicon substrate, SOI (Silicon on Insulator) substrate, SOS (Silicon on Sapphire) substrate, silicon carbide (SiC) substrate, A gallium arsenide (GaAs) substrate, an indium phosphide (InP) substrate, an alumina (Al 2 O 3 ) substrate, an aluminum nitride (AlN) substrate, a zirconium oxide (ZrO 2 ) substrate, or a substrate in which these are stacked is used. be able to.

好ましくは、基板１１は、ガラス基板である。一般にインターポーザーは、その縁に近い領域ほど熱変形による変位が大きくなる。ガラス基板を用いたインターポーザーの場合、この領域に対して、インターポーザーの上下に配置される配線基板等との熱膨張率の差を小さくするように対処できるという利点がある。   Preferably, the substrate 11 is a glass substrate. In general, an interposer has a larger displacement due to thermal deformation in a region closer to its edge. In the case of an interposer using a glass substrate, there is an advantage that this region can be dealt with so as to reduce the difference in coefficient of thermal expansion from wiring boards or the like disposed above and below the interposer.

より好ましくは、基板１１として無アルカリガラスが用いられる。無アルカリガラスは、ソーダガラスとは異なりＮａ、Ｋなどのアルカリ成分を含まないので、ガラス表面にアルカリ成分が析出することがない。したがって、この態様では、インターポーザーに接続されるべき半導体チップの端子を腐食させる信頼性劣化要因が原理的に生じない利点がある。また、無アルカリガラスは、熱膨張率がシリコンのそれと同程度の大きさであり、接続される半導体チップとの関係で熱膨張率の点で整合性がよい。   More preferably, alkali-free glass is used as the substrate 11. Unlike soda glass, alkali-free glass does not contain alkali components such as Na and K, so that no alkali component is deposited on the glass surface. Therefore, this aspect has an advantage that a reliability deterioration factor that corrodes the terminal of the semiconductor chip to be connected to the interposer does not occur in principle. Further, the alkali-free glass has a thermal expansion coefficient comparable to that of silicon, and has good consistency in terms of the thermal expansion coefficient in relation to the semiconductor chip to be connected.

上述の各導電層の材料として、金（Ａｕ）、Ａｇ（銀）、銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等の導電性を有する材料が用いられる。なかでも導電性が高く、かつ材料コストの低いＣｕを用いることが好ましい。また、第１導電層１２の厚みは０．５μｍ〜２０μｍが好ましく、第２導電層１４の厚みは０．５μｍ〜５μｍが好ましい。配線パターンについては、金属箔（例えば、Ｃｕ等）のエッチングによるサブトラクティブな形成のほか、導電性ペースト（例えば、金属ナノペースト等）の塗布や、めっきによる形成等のアディティブな形成を採用することもできる。   As the material of each of the conductive layers, gold (Au), Ag (silver), copper (Cu), iron (Fe), nickel (Ni), platinum (Pt), palladium (Pd), ruthenium (Ru), tungsten A conductive material such as (W) is used. Among them, it is preferable to use Cu having high conductivity and low material cost. Further, the thickness of the first conductive layer 12 is preferably 0.5 μm to 20 μm, and the thickness of the second conductive layer 14 is preferably 0.5 μm to 5 μm. For the wiring pattern, in addition to subtractive formation by etching metal foil (for example, Cu), additive formation such as application of conductive paste (for example, metal nanopaste) or formation by plating should be adopted. You can also.

第１絶縁層１３として、例えば、無機材料を用いることができ、より具体的には窒化ケイ素（ＳｉｘＮｙ）、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯｘＮｙ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、又は、窒化アルミニウム（ＡｌＮ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、アルミニウムを添加した酸化ハフニウムを用いることができる。なかでも比誘電率と絶縁破壊電圧の観点から窒化ケイ素（ＳｉｘＮｙ）、酸窒化ケイ素（ＳｉＯｘＮｙ）を好適に用いることができる。本実施形態において、第１絶縁層１３の厚みは、５０ｎｍ〜８００ｎｍであり、好ましくは、８０ｎｍ〜３００ｎｍである。 For example, an inorganic material can be used as the first insulating layer 13, and more specifically, silicon nitride (SixNy), silicon dioxide (SiO 2 ), silicon oxynitride (SiOxNy), tantalum pentoxide (Ta 2 O 5). ), Aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), tantalum pentoxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), or hafnium oxide to which aluminum is added can be used. Among these, silicon nitride (SixNy) and silicon oxynitride (SiOxNy) can be preferably used from the viewpoint of relative dielectric constant and dielectric breakdown voltage. In the present embodiment, the thickness of the first insulating layer 13 is 50 nm to 800 nm, and preferably 80 nm to 300 nm.

本開示の実施形態では、上述の導電層及び絶縁層の成膜プロセスとして、化学蒸着（ＣＶＤ）（例えば、プラズマＣＶＤ、原子層堆積（ＡＬＤ））、物理蒸着（ＰＶＤ）（たとえば、スパッタリング又は蒸着）、又は電気めっきなどを使用することができる。また、導電層及び絶縁層のパターンを形成するために、フォトリソグラフィを使用することができる。また、導電層及び絶縁層の平坦化プロセスとして、エッチバック、化学的機械的研磨（ＣＭＰ）などを使用することができる。   In the embodiments of the present disclosure, the chemical vapor deposition (CVD) (eg, plasma CVD, atomic layer deposition (ALD)), physical vapor deposition (PVD) (eg, sputtering or vapor deposition) may be used as the above-described conductive layer and insulating layer deposition processes. ), Or electroplating. In addition, photolithography can be used to form patterns of the conductive layer and the insulating layer. Further, etch back, chemical mechanical polishing (CMP), or the like can be used as a planarization process of the conductive layer and the insulating layer.

図２は、本開示の一実施形態に係るインターポーザー１０におけるＭＩＭ構造の概略平面図であり、図１の矢印Ｘから見た平面図である。図３は、図２から第３導電層１９及び導電部材１８を省略し、接続孔１７の形状を分かりやすく示した図である。接続孔１７は、平面視で円形形状の第１部分１７ａと、第１部分１７ａから接続孔１７の貫通方向に対して交差する方向に突出した複数の第２部分１７ｂとを有する。本例では、第２部分１７ｂは、接続孔１７の貫通方向に対して直交する方向に突出するように形成されている。   FIG. 2 is a schematic plan view of the MIM structure in the interposer 10 according to an embodiment of the present disclosure, and is a plan view seen from the arrow X in FIG. FIG. 3 is a view showing the shape of the connection hole 17 in an easy-to-understand manner by omitting the third conductive layer 19 and the conductive member 18 from FIG. The connection hole 17 includes a first portion 17a that is circular in a plan view, and a plurality of second portions 17b that protrude from the first portion 17a in a direction that intersects the through direction of the connection hole 17. In this example, the second portion 17 b is formed so as to protrude in a direction orthogonal to the through direction of the connection hole 17.

本実施形態では、第１部分１７ａが平面視で円形形状であるが、他の形状、例えば、多角形でもよい。第１部分１７ａにおける開口幅Ｌ１は、好ましくは、２０μｍ〜１００μｍである。本明細書において、開口幅とは、外縁が形成する図形の任意の２点間の最大距離をいう。なお、本実施形態のように外縁が形成する図形が円形である場合、上述の開口幅とは、円の直径をいう。 In the present embodiment, the first portion 17a has a circular shape in plan view, but may have another shape, for example, a polygon. The opening width L 1 is in the first portion 17a, preferably, it is 20 m to 100 m. In this specification, the opening width refers to the maximum distance between any two points on the figure formed by the outer edge. In addition, when the figure which an outer edge forms is circular like this embodiment, the above-mentioned opening width means the diameter of a circle | round | yen.

本実施形態では、第２部分１７ｂが平面視で四角形状であるが、他の形状でもよい。図３の例では、第１部分１７ａから突出した第２部分１７ｂは６個であるが、これに限定されず、少なくとも１つの第２部分１７ｂが設けられていればよい。複数の第２部分１７ｂは、円形形状の第１部分１７ａの中心に関して好ましくは２〜４方向、より好ましくは５〜８方向に放射状に延びるように形成される。この構成によれば、インターポーザー１０と、その上下に配置される配線基板４０や半導体チップ５０等との間の熱膨張率の差や、第２導電層１４と第１絶縁層１３との間の熱膨張率の差等によって、接続孔１７の部分に応力がかかった場合でも、図３の矢印で示したように、第２部分１７ｂの突出方向に応力を逃がすことができ、第１絶縁層１３での破断又はクラック等を防ぐことができる。   In the present embodiment, the second portion 17b has a quadrangular shape in plan view, but may have other shapes. In the example of FIG. 3, the number of the second portions 17b protruding from the first portion 17a is six. However, the number is not limited to this, and at least one second portion 17b may be provided. The plurality of second portions 17b are formed so as to extend radially in the 2 to 4 directions, more preferably in the 5 to 8 directions, with respect to the center of the circular first portion 17a. According to this configuration, the difference in thermal expansion coefficient between the interposer 10 and the wiring substrate 40 and the semiconductor chip 50 disposed above and below the interposer 10 and between the second conductive layer 14 and the first insulating layer 13. Even when stress is applied to the connection hole 17 due to the difference in thermal expansion coefficient between the first insulation and the second insulation 17b, the stress can be released in the protruding direction of the second portion 17b as shown by the arrow in FIG. Breakage or cracks in the layer 13 can be prevented.

応力を逃がす観点から、複数の第２部分１７ｂの長さＬ２は、好ましくは、１０μｍ〜３０μｍである。さらに、効果的に応力を逃がす観点から、複数の第２部分１７ｂは、円形形状の第１部分１７ａの中心に関して互いに対向する位置に設けられることが好ましい。この構成において、対向する２つの第２部分１７ｂを含めた開口幅Ｌ３は、応力を逃がす観点及び配線の高密度化の観点から、好ましくは、開口幅Ｌ１に対して３倍以下であり、より好ましくは、２倍以下である。 From the viewpoint of releasing the stress, the length L 2 of the plurality of second portion 17b is preferably from 10 m to 30 m. Further, from the viewpoint of effectively releasing stress, the plurality of second portions 17b are preferably provided at positions facing each other with respect to the center of the circular first portion 17a. In this configuration, the opening width L 3 including the two opposing second portions 17b is preferably not more than three times the opening width L 1 from the viewpoint of releasing stress and increasing the wiring density. More preferably, it is 2 times or less.

図４は、本開示の一実施形態に係るインターポーザー１０における接続孔１７の概略平面図である。接続孔１７の第２部分１７ｂは、平面視で三角形状でもよい。この構成によれば、インターポーザー１０と、その上下に配置される配線基板４０や半導体チップ５０等との間の熱膨張率の差や、第２導電層１４と第１絶縁層１３との間の熱膨張率の差等によって、接続孔１７の部分に応力がかかった場合でも、三角形状の第２部分１７ｂの突出方向に応力を逃がすことができる。   FIG. 4 is a schematic plan view of the connection hole 17 in the interposer 10 according to an embodiment of the present disclosure. The second portion 17b of the connection hole 17 may have a triangular shape in plan view. According to this configuration, the difference in thermal expansion coefficient between the interposer 10 and the wiring substrate 40 and the semiconductor chip 50 disposed above and below the interposer 10 and between the second conductive layer 14 and the first insulating layer 13. Even when a stress is applied to the connection hole 17 due to the difference in thermal expansion coefficient, the stress can be relieved in the protruding direction of the triangular second portion 17b.

なお、接続孔１７の第２部分１７ｂは、三角、四角形状に限定されず、例えば、半円形状等でもよく、応力を貫通方向に対して交差する方向に逃がす構造であれば制限されない。   Note that the second portion 17b of the connection hole 17 is not limited to a triangular shape or a quadrangular shape, and may be, for example, a semicircular shape, and is not limited as long as stress is released in a direction intersecting the penetration direction.

図３及び図４の接続孔１７の形状は、フォトリソグラフィにより形成することができる。図５は、図３及び図４の接続孔１７を製造する方法を説明する図である。図５では、基板１１の第１面１１ａ上に第１導電層１２、第１絶縁層１３、及び第２導電層１４を積層した状態から説明する。図５（ａ）に示すように、例えば、真空ラミネート成形により、基板１１の第１面１１ａ側において、第１導電層１２、第１絶縁層１３、及び第２導電層１４を覆うように、光によりパターニングできる感光性樹脂（例えば、感光性ポリイミド）２０を形成する。次に、図５（ｂ）に示すように、フォトリソグラフィにより、第２導電層１４に対応する部分の感光性樹脂層２０を除去する。このとき、図３又は図４のような形状となるように感光性樹脂層２０をマスクすればよい。次に、図５（ｃ）に示すように、接続孔１７に導電部材１８を充填し、その後、感光性樹脂層２０の表面２０ａに第３導電層１９を形成する。   The shape of the connection hole 17 in FIGS. 3 and 4 can be formed by photolithography. FIG. 5 is a diagram for explaining a method of manufacturing the connection hole 17 of FIGS. 3 and 4. In FIG. 5, the first conductive layer 12, the first insulating layer 13, and the second conductive layer 14 are stacked on the first surface 11 a of the substrate 11. As shown in FIG. 5A, the first conductive layer 12, the first insulating layer 13, and the second conductive layer 14 are covered on the first surface 11a side of the substrate 11, for example, by vacuum lamination molding. A photosensitive resin (for example, photosensitive polyimide) 20 that can be patterned by light is formed. Next, as shown in FIG. 5B, the photosensitive resin layer 20 corresponding to the second conductive layer 14 is removed by photolithography. At this time, the photosensitive resin layer 20 may be masked so as to have a shape as shown in FIG. Next, as shown in FIG. 5C, the connection member 17 is filled with the conductive member 18, and then the third conductive layer 19 is formed on the surface 20 a of the photosensitive resin layer 20.

図６は、本開示の一実施形態に係るインターポーザー１０における接続孔１７の概略平面図であり、第３導電層１９及び導電部材１８を省略し、接続孔１７の形状を分かりやすく示した図である。図７は、図６のＡ−Ａ線断面図である。本実施形態では、接続孔１７の側壁が、段差形状を有する。より具体的には、第２導電層１４側の第１側壁１７ｃにおける開口幅Ｗ１が、樹脂層２０の表面２０ａ側の第２側壁１７ｄにおける開口幅Ｗ２よりも大きくなっている。この構成によれば、インターポーザー１０と、その上下に配置される配線基板４０や半導体チップ５０等との間の熱膨張率の差や、第２導電層１４と第１絶縁層１３との間の熱膨張率の差等によって、接続孔１７の部分に応力がかかった場合でも、開口幅がより広い第１側壁１７ｃの部分において貫通方向に対して交差する方向（図７中の矢印方向）に応力を逃がすことができる。 FIG. 6 is a schematic plan view of the connection hole 17 in the interposer 10 according to an embodiment of the present disclosure, in which the third conductive layer 19 and the conductive member 18 are omitted, and the shape of the connection hole 17 is easily understood. It is. 7 is a cross-sectional view taken along line AA in FIG. In the present embodiment, the side wall of the connection hole 17 has a step shape. More specifically, the opening width W 1 of the first side wall 17c of the second conductive layer 14 side is larger than the opening width W 2 of the second side wall 17d on the surface 20a side of the resin layer 20. According to this configuration, the difference in thermal expansion coefficient between the interposer 10 and the wiring substrate 40 and the semiconductor chip 50 disposed above and below the interposer 10 and between the second conductive layer 14 and the first insulating layer 13. Even when stress is applied to the connection hole 17 due to the difference in the coefficient of thermal expansion, the direction of the first side wall 17c having a wider opening width intersects the penetration direction (the arrow direction in FIG. 7). Stress can be relieved.

開口幅Ｗ１は、好ましくは、３０μｍ〜９０μｍである。開口幅Ｗ２は、好ましくは、開口幅Ｗ１に対して３倍以下であり、より好ましくは、２倍以下である。 The opening width W 1 is preferably a 30Myuemu～90myuemu. Opening width W 2 is preferably not more than three times the opening width W 1, and more preferably, it is 2 times or less.

図８は、図６及び図７で示した接続孔１７を製造する方法を説明する図である。図８では、基板１１の第１面１１ａ上に第１導電層１２、第１絶縁層１３、及び第２導電層１４を積層した状態から説明する。図８（ａ）に示すように、第２導電層１４上に導電部材１８の第１部分１８ａを形成する。次に、図８（ｂ）に示すように、例えば、真空ラミネート成形により、基板１１の第１面１１ａ側において、第１導電層１２、第１絶縁層１３、第２導電層１４、及び導電部材１８の第１部分１８ａを覆うように、感光性樹脂（例えば、感光性ポリイミド）２０を形成する。次に、図８（ｃ）に示すように、フォトリソグラフィにより、第２導電層１４に対応する部分の感光性樹脂層２０を除去する。このとき、接続孔１７の開口幅Ｗ２が導電部材１８の第１部分１８ａの幅Ｗ１よりも小さくなるように感光性樹脂層２０をマスクすればよい。結果として、第２導電層１４側の開口幅Ｗ１が樹脂層２０の表面２０ａ側の開口幅Ｗ２よりも大きくなるような接続孔１７となる。次に、図８（ｄ）に示すように、接続孔１７に導電部材１８の第２部分１８ｂを充填し、その後、感光性樹脂層２０の表面２０ａに第３導電層１９を形成する。この製造方法によれば、結果として、裾野部分が幅広となる接続孔１７を形成することができる。 FIG. 8 is a diagram for explaining a method of manufacturing the connection hole 17 shown in FIGS. 6 and 7. In FIG. 8, the first conductive layer 12, the first insulating layer 13, and the second conductive layer 14 are stacked on the first surface 11 a of the substrate 11. As shown in FIG. 8A, the first portion 18 a of the conductive member 18 is formed on the second conductive layer 14. Next, as illustrated in FIG. 8B, the first conductive layer 12, the first insulating layer 13, the second conductive layer 14, and the conductive layer are formed on the first surface 11 a side of the substrate 11 by, for example, vacuum lamination molding. A photosensitive resin (for example, photosensitive polyimide) 20 is formed so as to cover the first portion 18 a of the member 18. Next, as shown in FIG. 8C, the photosensitive resin layer 20 corresponding to the second conductive layer 14 is removed by photolithography. At this time, the photosensitive resin layer 20 may be masked so that the opening width W 2 of the connection hole 17 is smaller than the width W 1 of the first portion 18 a of the conductive member 18. As a result, the connection hole 17 is such that the opening width W 1 on the second conductive layer 14 side is larger than the opening width W 2 on the surface 20 a side of the resin layer 20. Next, as shown in FIG. 8D, the connection hole 17 is filled with the second portion 18 b of the conductive member 18, and then the third conductive layer 19 is formed on the surface 20 a of the photosensitive resin layer 20. According to this manufacturing method, as a result, it is possible to form the connection hole 17 having a wide bottom portion.

図９は、本開示の一実施形態に係るインターポーザー１０における接続孔１７の概略断面図である。第２導電層１４側の接続孔１７の開口幅Ｗ１が、樹脂層２０の表面２０ａ側の接続孔１７の開口幅Ｗ２よりも大きくなるように、接続孔１７の側壁がテーパ形状を有してもよい。この構成によれば、インターポーザー１０と、その上下に配置される配線基板４０や半導体チップ５０等との間の熱膨張率の差や、第２導電層１４と第１絶縁層１３との間の熱膨張率の差等によって、接続孔１７の部分に応力がかかった場合でも、開口幅がより広い第２導電層１４側の側壁部分において矢印方向に応力を逃がすことができる。 FIG. 9 is a schematic cross-sectional view of the connection hole 17 in the interposer 10 according to an embodiment of the present disclosure. The side wall of the connection hole 17 has a tapered shape so that the opening width W 1 of the connection hole 17 on the second conductive layer 14 side is larger than the opening width W 2 of the connection hole 17 on the surface 20 a side of the resin layer 20. May be. According to this configuration, the difference in thermal expansion coefficient between the interposer 10 and the wiring substrate 40 and the semiconductor chip 50 disposed above and below the interposer 10 and between the second conductive layer 14 and the first insulating layer 13. Even when stress is applied to the connection hole 17 due to the difference in thermal expansion coefficient, the stress can be relieved in the direction of the arrow in the side wall portion on the second conductive layer 14 side having a wider opening width.

図１０は、本開示の一実施形態に係るインターポーザー１０の概略平面図であり、図１１は、図１０のＡ−Ａ線断面図である。本実施形態では、接続孔１７が、キャパシタを構成する部分から離れた位置に形成されている。第２導電層１４は、キャパシタの一部を構成する第１導電部分１４ａと、第１導電部分１４ａから離間した第２導電部分１４ｂと、第１導電部分１４ａと第２導電部分１４ｂとを接続する第３導電部分１４ｃとを有する。第３導電部分１４ｃは、第１導電部分１４ａと第２導電部分１４ｂとを電気的に接続する役目を果たせばよく、図示の通り、第１導電部分１４ａ及び第２導電部分１４ｂに比べて幅が狭く形成されてよい。接続孔１７が、第１導電部分１４ａから離間した第２導電部分１４ｂの位置に形成されている。   10 is a schematic plan view of the interposer 10 according to an embodiment of the present disclosure, and FIG. 11 is a cross-sectional view taken along line AA of FIG. In the present embodiment, the connection hole 17 is formed at a position away from the portion constituting the capacitor. The second conductive layer 14 connects the first conductive portion 14a constituting a part of the capacitor, the second conductive portion 14b spaced from the first conductive portion 14a, and the first conductive portion 14a and the second conductive portion 14b. And a third conductive portion 14c. The third conductive portion 14c only needs to serve to electrically connect the first conductive portion 14a and the second conductive portion 14b, and as illustrated, the third conductive portion 14c is wider than the first conductive portion 14a and the second conductive portion 14b. May be formed narrowly. A connection hole 17 is formed at a position of the second conductive portion 14b spaced from the first conductive portion 14a.

この構成によれば、インターポーザー１０と、その上下に配置される配線基板４０や半導体チップ５０等との間の熱膨張率の差や、第２導電層１４と第１絶縁層１３との間の熱膨張率の差等によって、接続孔１７の部分に応力がかかった場合でも、キャパシタを構成する箇所から離れた位置に応力がかかるため、キャパシタ部分への影響を軽減できる。   According to this configuration, the difference in thermal expansion coefficient between the interposer 10 and the wiring substrate 40 and the semiconductor chip 50 disposed above and below the interposer 10 and between the second conductive layer 14 and the first insulating layer 13. Even when a stress is applied to the connection hole 17 due to a difference in thermal expansion coefficient, the stress is applied to a position away from the portion constituting the capacitor, so that the influence on the capacitor portion can be reduced.

なお、図１０及び図１１の構成に対して、上述した図２〜図９で説明した接続孔１７の構成を適用してもよい。この場合、キャパシタを構成する箇所から離れた位置にかかる応力を当該箇所で逃がすことにより、第１絶縁層１３での破断又はクラック等の不具合をより効果的に防ぐことができる。   In addition, you may apply the structure of the connection hole 17 demonstrated in FIGS. 2-9 mentioned above with respect to the structure of FIG.10 and FIG.11. In this case, it is possible to more effectively prevent a failure such as a rupture or a crack in the first insulating layer 13 by releasing the stress applied to a position away from the location constituting the capacitor at the location.

上述のインターポーザー及び貫通電極基板は、携帯電話及びスマートホン、ワイヤレスローカルエリアネットワーク（ＬＡＮ）デバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、及び、コンピュータの群から選択されるデバイスに適用することができる。   The above-described interposer and through-electrode substrate include a mobile phone and a smart phone, a wireless local area network (LAN) device, a set top box, a music player, a video player, an entertainment unit, a navigation device, a communication device, and a personal digital assistant (PDA). It can be applied to devices selected from the group of fixed position data units and computers.

なお、本開示は上述した実施形態に限定されるものではなく、他の様々な変形例が含まれる。例えば、上述した実施形態は本開示を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることがあり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。   Note that the present disclosure is not limited to the above-described embodiment, and includes other various modifications. For example, the above-described embodiments have been described in detail in order to easily understand the present disclosure, and are not necessarily limited to those having all the configurations described. In addition, a part of the configuration of an embodiment may be replaced with the configuration of another embodiment, and the configuration of another embodiment may be added to the configuration of an embodiment. Moreover, it is possible to add / delete / replace other configurations for a part of the configurations of the embodiments.

１０ …インターポーザー
１１ …基板
１１ａ …第１面
１１ｂ …第２面
１２ …第１導電層
１３ …第１絶縁層
１４ …第２導電層
１５ …貫通孔
１６ …貫通電極
１７ …接続孔
１８ …導電部材
１９ …第３導電層
２０ …樹脂層
２１ …第４導電層
２２ …第５導電層
２３ …はんだボール
４０ …配線基板
５０ …半導体チップ DESCRIPTION OF SYMBOLS 10 ... Interposer 11 ... Board | substrate 11a ... 1st surface 11b ... 2nd surface 12 ... 1st conductive layer 13 ... 1st insulating layer 14 ... 2nd conductive layer 15 ... Through-hole 16 ... Through-hole electrode 17 ... Connection hole 18 ... Conductivity Member 19 ... third conductive layer 20 ... resin layer 21 ... fourth conductive layer 22 ... fifth conductive layer 23 ... solder ball 40 ... wiring board 50 ... semiconductor chip

Claims (11)

第１面と前記第１面に対して反対の側の第２面とを有する基板と、
前記第１面と前記第２面とを導通する貫通電極と、
前記基板の前記第１面に配置され、前記貫通電極と電気的に接続された第１導電層と、
前記第１導電層の上に配置された第１絶縁層と、
前記第１絶縁層の上に配置された第２導電層と、
前記第１面側において、前記第１導電層、前記第１絶縁層、及び前記第２導電層を覆うように配置された樹脂層と、
前記樹脂層の前記第２導電層に対応する位置に形成された接続孔と
を備え、
前記接続孔が、平面視で所定の形状を有する第１部分と、前記第１部分から前記接続孔の貫通方向に対して交差する方向に突出した少なくとも１つの第２部分とを有する、貫通電極基板。 A substrate having a first surface and a second surface opposite to the first surface;
A through electrode that conducts between the first surface and the second surface;
A first conductive layer disposed on the first surface of the substrate and electrically connected to the through electrode;
A first insulating layer disposed on the first conductive layer;
A second conductive layer disposed on the first insulating layer;
On the first surface side, a resin layer arranged to cover the first conductive layer, the first insulating layer, and the second conductive layer;
A connection hole formed at a position corresponding to the second conductive layer of the resin layer,
The through-hole electrode includes a first portion having a predetermined shape in a plan view and at least one second portion protruding from the first portion in a direction intersecting with a through-direction of the connection hole. substrate. 前記接続孔が、前記第１部分の中心に対して放射状に延びる複数の前記第２部分を有する、請求項１に記載の貫通電極基板。   2. The through electrode substrate according to claim 1, wherein the connection hole has a plurality of the second portions extending radially with respect to a center of the first portion. 前記複数の第２部分が、前記第１部分の中心に関して互いに対向する位置に設けられている、請求項２に記載の貫通電極基板。   The through electrode substrate according to claim 2, wherein the plurality of second portions are provided at positions facing each other with respect to a center of the first portion. 対向する前記第２部分における開口幅は、前記第１部分における開口幅の３倍以下である、請求項３に記載の貫通電極基板。   4. The through electrode substrate according to claim 3, wherein an opening width of the second portions facing each other is not more than three times an opening width of the first portion. 前記第２導電層は、キャパシタの一部を構成する第１導電部分と、前記第１導電部分から離間した第２導電部分と、前記第１導電部分と前記第２導電部分とを接続する第３導電部分とを有し、
前記接続孔が、前記第２導電部分の位置に配置されている、請求項１〜３のいずれか一項に記載の貫通電極基板。 The second conductive layer connects a first conductive portion constituting a part of the capacitor, a second conductive portion spaced from the first conductive portion, and the first conductive portion and the second conductive portion. 3 conductive parts,
The through electrode substrate according to any one of claims 1 to 3, wherein the connection hole is disposed at a position of the second conductive portion. 第１面と前記第１面に対して反対の側の第２面とを有する基板と、
前記第１面と前記第２面とを導通する貫通電極と、
前記基板の前記第１面に配置され、前記貫通電極と電気的に接続された第１導電層と、
前記第１導電層の上に配置された第１絶縁層と、
前記第１絶縁層の上に配置された第２導電層と、
前記第１面側において、前記第１導電層、前記第１絶縁層、及び前記第２導電層を覆うように配置された樹脂層と、
前記樹脂層の前記第２導電層に対応する位置に形成された接続孔と
を備え、
前記接続孔の前記第２導電層側の第１開口幅が、前記接続孔の前記樹脂層の表面側の第２開口幅よりも大きい、貫通電極基板。 A substrate having a first surface and a second surface opposite to the first surface;
A through electrode that conducts between the first surface and the second surface;
A first conductive layer disposed on the first surface of the substrate and electrically connected to the through electrode;
A first insulating layer disposed on the first conductive layer;
A second conductive layer disposed on the first insulating layer;
On the first surface side, a resin layer arranged to cover the first conductive layer, the first insulating layer, and the second conductive layer;
A connection hole formed at a position corresponding to the second conductive layer of the resin layer,
A through electrode substrate, wherein a first opening width of the connection hole on the second conductive layer side is larger than a second opening width of the connection hole on the surface side of the resin layer. 前記接続孔の側壁が、段差形状を有する、請求項６に記載の貫通電極基板。   The through electrode substrate according to claim 6, wherein a side wall of the connection hole has a step shape. 前記接続孔の側壁が、テーパ形状を有する、請求項６に記載の貫通電極基板。   The through electrode substrate according to claim 6, wherein a side wall of the connection hole has a tapered shape. 前記第１開口幅が、前記第２開口幅の３倍以下である、請求項６〜８のいずれか一項に記載の貫通電極基板。   The penetration electrode substrate according to any one of claims 6 to 8, wherein the first opening width is three times or less of the second opening width. 前記第２導電層は、キャパシタの一部を構成する第１導電部分と、前記第１導電部分から離間した第２導電部分と、前記第１導電部分と前記第２導電部分とを接続する第３導電部分とを有し、
前記接続孔が、前記第２導電部分の位置に配置されている、請求項６〜９のいずれか一項に記載の貫通電極基板。 The second conductive layer connects a first conductive portion constituting a part of the capacitor, a second conductive portion spaced from the first conductive portion, and the first conductive portion and the second conductive portion. 3 conductive parts,
The through electrode substrate according to any one of claims 6 to 9, wherein the connection hole is disposed at a position of the second conductive portion. 第１面と前記第１面に対して反対の側の第２面とを有する基板と、
前記第１面と前記第２面とを導通する貫通電極と、
前記基板の前記第１面に配置され、前記貫通電極と電気的に接続された第１導電層と、
前記第１導電層の上に配置された第１絶縁層と、
前記第１絶縁層の上に配置された第２導電層と、
前記第１面側において、前記第１導電層、前記第１絶縁層、及び前記第２導電層を覆うように配置された樹脂層と、
前記樹脂層の前記第２導電層に対応する位置に形成された接続孔と
を備え、
前記第２導電層は、キャパシタの一部を構成する第１導電部分と、前記第１導電部分から離間した第２導電部分と、前記第１導電部分と前記第２導電部分とを接続する第３導電部分とを有し、
前記接続孔が、前記第２導電部分の位置に配置されている、貫通電極基板。 A substrate having a first surface and a second surface opposite to the first surface;
A through electrode that conducts between the first surface and the second surface;
A first conductive layer disposed on the first surface of the substrate and electrically connected to the through electrode;
A first insulating layer disposed on the first conductive layer;
A second conductive layer disposed on the first insulating layer;
On the first surface side, a resin layer arranged to cover the first conductive layer, the first insulating layer, and the second conductive layer;
A connection hole formed at a position corresponding to the second conductive layer of the resin layer,
The second conductive layer connects a first conductive portion constituting a part of the capacitor, a second conductive portion spaced from the first conductive portion, and the first conductive portion and the second conductive portion. 3 conductive parts,
A through electrode substrate, wherein the connection hole is disposed at a position of the second conductive portion.
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