JP2018182119A

JP2018182119A - 半導体装置

Info

Publication number: JP2018182119A
Application number: JP2017081291A
Authority: JP
Inventors: 暢一石村; Choichi Ishimura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2017-04-17
Filing date: 2017-04-17
Publication date: 2018-11-15

Abstract

【課題】主電流回路からの信号回路への影響を抑制し、かつ、回路設計の自由度を向上させることが可能な技術を提供することを目的とする。【解決手段】半導体装置１は、ベース板３ａと、絶縁層３ｂと、複数の回路パターン４〜１０とを含むユニットパターン２と、半導体素子してのＩＧＢＴ１１ａ，１１ｂおよびダイオード１２ａ，１２ｂとを備える。ユニットパターン２は、平面視にて互いに直交する第１，第２の辺を有する矩形形状である。ユニットパターン２において、ベース板３ａおよび絶縁層３ｂはそれぞれ共通の一のベース板３ａおよび共通の一の絶縁層３ｂである。複数の回路パターン４〜１０はそれぞれ、ユニットパターン２の対向する第２の辺の間に渡って第１の辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置される。少なくとも一部の回路パターンは、第２の辺と平行な方向に延在する配線により接続される。【選択図】図１

Description

本発明は、半導体装置に関し、特に部材を共通化することで製品のバリエーション設計を容易にする技術に関するものである。

半導体装置が製品としてラインナップされる場合、定格電流、電圧、および回路結線でいくつかのバリエーション設計が実施される。このとき、半導体装置を構成する部材のうち、ある程度は共通使用できるように部材設計が実施される。しかし、ベース板、絶縁基板、および樹脂絶縁銅ベース板等に関しては、いくつかの仕様が設計される必要があった。このため、製品設計時の負担が大きく、また、材料調達および製造管理上も負担になることが多かった。

このように、従来の方法では、ある程度の部材の共通化は図れるものの回路構成等によっては別設計の部材が必要となっていた。このため、製品ラインアップの数に比例して設計および管理部材の種類が多くなり、設計回数の増加、および部材の在庫管理の負担が大きくなるという問題があった。

部材を共通化した例として、例えば特許文献１には、半導体装置において、ケース体内にケース体の長手方向に延在する複数の半導体回路が並列に配置された構造が開示されている。この半導体装置を複数並べて配置することで、並列接続回路または７ｉｎ１回路などを構成することが可能である。

特開２０１４−５７００７号公報

しかしながら、特許文献１に記載の半導体装置では、半導体回路は半導体チップとゲート抵抗とを備えており、各半導体チップのゲート端子がゲート抵抗を個別に介して共通のゲート信号入力端子に接続されている。すなわち、各半導体チップのゲート端子からゲート信号入力端子に接続される配線（以下、「ゲート配線」という）が、半導体回路の延在方向と直交する方向に引き回されている。このため、主電流回路からの信号回路への影響が大きくなるという問題があった。

また、特許文献１に記載の半導体装置を用いて、並列接続回路または７ｉｎ１回路などを構成する場合、ゲート配線を避けて隣接する半導体装置同士を接続する必要がある。このため、隣接する半導体装置同士を接続する配線が複雑になり、回路設計の自由度が低下するという問題があった。

そこで、本発明は、主電流回路からの信号回路への影響を抑制し、かつ、回路設計の自由度を向上させることが可能な技術を提供することを目的とする。

本発明に係る半導体装置は、ベース板と、前記ベース板の上面に設けられた絶縁層と、前記絶縁層の上面に設けられた複数の回路パターンとを含むユニットパターンと、前記ユニットパターンにおいて少なくとも一の前記回路パターンの上面に搭載された半導体素子とを備え、前記ユニットパターンは、平面視にて互いに直交する第１，第２の辺を有する矩形形状であり、前記ユニットパターンにおいて、前記ベース板および前記絶縁層はそれぞれ共通の一のベース板および共通の一の絶縁層であり、複数の前記回路パターンはそれぞれ、前記ユニットパターンの対向する前記第２の辺の間に渡って前記第１の辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置され、少なくとも一部の前記回路パターンは、前記第２の辺と平行な方向に延在する配線により接続されたものである。

本発明によれば、複数の回路パターンはそれぞれ、ユニットパターンの対向する第２の辺の間に渡って第１の辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置され、少なくとも一部の回路パターンは、第２の辺と平行な方向に延在する配線により接続された。

したがって、取り出し電極をユニットパターンの対向する第２の辺のどちら側にも配置することが可能となるため、回路設計の自由度を向上させることができる。また、複数の回路パターンは互いに直交したり交差しないため、主電流回路からの信号回路への影響を抑制できる。

実施の形態１に係る半導体装置の平面図である。実施の形態１に係る半導体装置の右側面図である。図１の等価回路である。実施の形態２に係る半導体装置の平面図である。実施の形態２の変形例に係る半導体装置の平面図である。実施の形態３に係る半導体装置の分解斜視図である。実施の形態３に係る半導体装置の斜視図である。

＜実施の形態１＞
本発明の実施の形態１について、図面を用いて以下に説明する。図１は、実施の形態１に係る半導体装置１の平面図である。図２は、半導体装置１の右側面図である。図３は、図１の等価回路である。なお、図３では、図面の簡略化のためＥＳ１，ＥＳ２の図示を省略している。

図１と図２に示すように、半導体装置１は、２ｉｎ１回路を構成し、ユニットパターン２、ＩＧＢＴ１１ａ，１１ｂ、およびダイオード１２ａ，１２ｂを備えている。ユニットパターン２は、ベース板３ａ、絶縁層３ｂ、および回路パターン４〜１０を備えている。ユニットパターン２は、平面視にて互いに直交する第１，第２の辺を有する長方形形状である。ここで、第１の辺とは、図１の左右方向に延びる２つの短辺である。第２の辺とは、図１の上下方向に延びる長辺である。なお、ユニットパターン２の平面視形状は矩形形状であればよく、長方形形状に代えて正方形形状であってもよい。

ＩＧＢＴ１１ａ，１１ｂおよびダイオード１２ａ，１２ｂは、Ｓｉ基板を用いて構成されている。なお、ＩＧＢＴ１１ａ，１１ｂおよびダイオード１２ａ，１２ｂが半導体素子に相当する。

ベース板３ａは、銅などを用いて構成され、平面視にて長方形形状である。絶縁層３ｂは、ベース板３ａの上面全体に設けられている。ユニットパターン２において、ベース板３ａおよび絶縁層３ｂはそれぞれ共通の一のベース板３ａおよび共通の一の絶縁層３ｂである。なお、ベース板３ａの平面視形状は矩形形状であればよく、長方形形状に代えて正方形形状であってもよい。

回路パターン４〜１０は、絶縁層３ｂの上面に設けられている。回路パターン４〜１０はそれぞれ、ユニットパターン２の対向する長辺の間に渡って短辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置されている。このため、取り出し電極をユニットパターン１の対向する長辺のどちら側にも配置することが可能となる。

回路パターン４〜１０は互いに異なる種類である。より具体的には、回路パターン４の種類はＧ１、回路パターン５の種類はＥＳ１、回路パターン６の種類はＣである。また、回路パターン７の種類はＥ、回路パターン８の種類はＡＣ、回路パターン９の種類はＥＳ２、回路パターン１０の種類はＧ２である。

主電流である比較的大きな電流は、回路パターン６と回路パターン８との間、または回路パターン８と回路パターン７との間に流れることになる。この主電流が信号回路である回路パターン４と回路パターン５との間、または回路パターン１０と回路パターン９との間を跨いで流れる場合、主電流回路である回路パターン６，７，８の周囲に発生する磁界の影響で信号回路にノイズが乗ってしまう。しかし、回路パターン４〜１０は互いに直交したり交差しないため、信号回路は、主電流回路で発生する磁界による影響を受け難い配置となっており、ノイズによる誤動作が発生しにくい。ここで、主電流回路とは回路パターン６，７，８であり、信号回路とは回路パターン４，５，９，１０である。

ユニットパターン２において少なくとも一の回路パターンの上面に半導体素子が搭載されている。より具体的には、ユニットパターン２において回路パターン６の上面に、ＩＧＢＴ１１ａおよびダイオード１２ａが搭載され、回路パターン８の上面に、ＩＧＢＴ１１ｂおよびダイオード１２ｂが搭載されている。

図１に示すように、少なくとも一部の回路パターンは、長辺と平行な方向に延在する配線により接続されている。次にこの配線について説明する。

図１と図３に示すように、回路パターン４は、ボンディングワイヤ１３ｄによりＩＧＢＴ１１ａのゲート電極に接続されている。回路パターン５は、ボンディングワイヤ１３ｃによりＩＧＢＴ１１ａのエミッタセンス電極に接続され、ボンディングワイヤ１４ｃによりダイオード１２ａのカソード電極に接続されている。

回路パターン７は、プレート配線１３ｂによりＩＧＢＴ１１ｂのエミッタ電極に接続され、プレート配線１４ｂによりダイオード１２ｂのアノード電極に接続されている。回路パターン８は、プレート配線１３ａによりＩＧＢＴ１１ａのエミッタ電極に接続され、プレート配線１４ａによりダイオード１２ａのアノード電極に接続されている。

回路パターン９は、ボンディングワイヤ１３ｅによりＩＧＢＴ１１ｂのエミッタセンス電極に接続され、ボンディングワイヤ１４ｄによりダイオード１２ｂのカソード電極に接続されている。回路パターン１０は、ボンディングワイヤ１３ｆによりＩＧＢＴ１１ｂのゲート電極に接続されている。なお、長辺と平行な方向に延在する配線とは、プレート配線１３ａ，１３ｂ，１４ａ，１４ｂおよびボンディングワイヤ１３ｃ〜１３ｆ，１４ｃ，１４ｄである。

以上のように、実施の形態１に係る半導体装置１では、回路パターン４〜１０はそれぞれ、ユニットパターン１の対向する長辺の間に渡って短辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置され、少なくとも一部の回路パターンは、長辺と平行な方向に延在する配線により接続された。

したがって、取り出し電極をユニットパターン１の対向する長辺のどちら側にも配置することが可能となるため、回路設計の自由度を向上させることができる。また、回路パターン４〜１０は互いに直交したり交差しないため、主電流回路としての回路パターン４，５，９，１０からの信号回路としての回路パターン６，７，８への影響を抑制できる。

なお、半導体素子として、Ｓｉ基板を用いて構成されたＩＧＢＴおよびダイオードに代えて、ＳｉＣ基板を用いて構成されたＭＯＳＦＥＴおよびＳｉＣ基板を用いて構成されたダイオードなど、基板厚み方向へ電流を流すパワー素子全般を採用することも可能である。また、半導体装置１は、２ｉｎ１回路以外であってもよく、例えば１ｉｎ１回路、チョッパー回路、およびブレーキ回路を構成することも可能である。

＜実施の形態２＞
次に、実施の形態２に係る半導体装置について説明する。図４は、実施の形態２に係る半導体装置１Ａの平面図である。図５は、実施の形態２の変形例に係る半導体装置１Ｂの平面図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。

図４に示すように、実施の形態２では、半導体装置１Ａは並列接続回路を構成し、２つのユニットパターン２を備えている。２つのユニットパターン２は、同じ種類の回路パターン同士が隣り合うように、長辺同士を隣接させた状態で配置されている。

図５に示すように、半導体装置１Ｂは７ｉｎ１回路を構成し、３つのユニットパターン２と、１つのユニットパターン２Ａを備えている。ユニットパターン２Ａは、ＩＧＢＴ１１ａおよびダイオード１２ｂを備えておらず、ＩＧＢＴ１１ｂおよびダイオード１２ａのみ備えている。３つのユニットパターン２と１つのユニットパターン２Ａは、同じ種類の回路パターン同士が隣り合うように、長辺同士を隣接させた状態で配置されている。さらに、図５において右端のユニットパターン２の右側にユニットパターン２Ａが配置されている。この場合も、同じ種類の回路パターン同士が隣り合うように、長辺同士を隣接させた状態で配置されている。

図４と図５に示すように、同じ種類の回路パターン同士が最短距離で隣接することから、同じ種類の回路パターン同士を接続するボンディングワイヤ１５も直線かつ最短距離で接続することができる。このように、同じ種類の回路パターン同士を接続することで、図４に示す並列接続回路および図５に示す７ｉｎ１回路を必要最小限の接続で簡単に構成することができる。

これにより、共通部材を使用した複数の製品ラインナップを実現することができるため、設計および管理部材の種類が減少し、設計回数の減少、および部材在庫管理の負担を軽減できる。なお、同じ種類の回路パターン同士を接続する際に、ボンディングワイヤ１５に代えて接続電極など既知の接続方法を用いることも可能である。

また、回路パターンにおける主電流回路と信号回路の両方に対してボンディングワイヤ１５の複雑な引き回しは必要なく、特許文献１に記載の構造に比べて簡単な接続で並列接続回路および７ｉｎ１回路を構成することができる。なお、図示していないが、４ｉｎ１回路および６ｉｎ１回路なども簡単に構成することができる。

以上より、半導体装置１Ａ，１Ｂの小型化、エネルギー消費量の削減、歩留り向上、および環境負荷の低減を図ることが可能となる。

＜実施の形態３＞
次に、実施の形態３に係る半導体装置について説明する。図６は、実施の形態３に係る半導体装置１Ｃの分解斜視図であり、封止樹脂２６が充填される前の図面である。図７は、半導体装置１Ｃの斜視図である。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。

図６と図７に示すように、実施の形態３では、半導体装置１Ｃは、図４に示した半導体装置１Ａに対して、ケース２０および封止樹脂２６をさらに備えている。なお、図６では図面を見やすくするために、ＩＧＢＴ、ダイオード、プレート配線、およびボンディングワイヤの図示を省略している。

ケース２０は、平面視にて矩形枠形状である。ケース２０は、並列接続された２つのユニットパターン２の上端部の側面を覆うことが可能に、ケース２０の内周部の平面視輪郭が、並列接続された２つのユニットパターン２の平面視輪郭よりも少し大きく形成されている。

ケース２０の一辺に信号端子２１ａ，２１ｂ、Ｃ端子２２、Ｅ端子２３、ＡＣ端子２４、および信号端子２５ａ，２５ｂが設けられている。ケース２０が２つのユニットパターン２の上端部に取り付けられた状態で、信号端子２１ａ，２１ｂ、Ｃ端子２２、Ｅ端子２３、ＡＣ端子２４、および信号端子２５ａ，２５ｂが、それぞれ回路パターン４〜１０に隣り合う位置に位置している。このため、信号端子２１ａ，２１ｂ、Ｃ端子２２、Ｅ端子２３、ＡＣ端子２４、および信号端子２５ａ，２５ｂと回路パターン４〜１０が、それぞれ接続される。

封止樹脂２６は、ケース２０内に充填され２つのユニットパターン２の上面を封止することで、２つのユニットパターン２を固定している。半導体装置１Ｃの底面が分割された状態、すなわち、２つのユニットパターン２が分割された状態であるため、熱ストレス応力等による搭載チップおよび回路パターン４〜１０へのダメージを軽減できる。

ケース２０を用いてケース２０内に封止樹脂２６を充填した場合について説明したが、ケース２０を用いることなく、２つのユニットパターン２全体を封止する封止樹脂により２つのユニットパターン２を固定したフルモールドタイプの半導体装置を構成することも可能である。この場合にも、２つのユニットパターン２が分割された状態であるため、熱ストレス応力等による搭載チップおよび回路パターン４〜１０へのダメージを軽減できる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１，１Ａ，１Ｂ，１Ｃ半導体装置、２，２Ａユニットパターン、３ａベース板、３ｂ絶縁層、４〜１０回路パターン、１１ａ，１１ｂＩＧＢＴ、１２ａ，１２ｂダイオード、１３ａ，１３ｂ，１４ａ，１４ｂプレート配線、１３ｃ〜１３ｆ，１４ｃ，１４ｄボンディングワイヤ、２０ケース、２６封止樹脂。

Claims

ベース板と、前記ベース板の上面に設けられた絶縁層と、前記絶縁層の上面に設けられた複数の回路パターンとを含むユニットパターンと、
前記ユニットパターンにおいて少なくとも一の前記回路パターンの上面に搭載された半導体素子と、
を備え、
前記ユニットパターンは、平面視にて互いに直交する第１，第２の辺を有する矩形形状であり、
前記ユニットパターンにおいて、
前記ベース板および前記絶縁層はそれぞれ共通の一のベース板および共通の一の絶縁層であり、
複数の前記回路パターンはそれぞれ、前記ユニットパターンの対向する前記第２の辺の間に渡って前記第１の辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置され、
少なくとも一部の前記回路パターンは、前記第２の辺と平行な方向に延在する配線により接続された、半導体装置。
前記ユニットパターンは複数であり、
複数の前記ユニットパターンは、同じ種類の前記回路パターン同士が隣り合うように、前記第２の辺同士を隣接させた状態で配置された、請求項１記載の半導体装置。
複数の前記ユニットパターンの上端部の側面を覆うケースと、前記ケース内に充填され複数の前記ユニットパターンの上面を封止する封止樹脂とをさらに備えた、請求項２記載の半導体装置。
複数の前記ユニットパターンを封止する封止樹脂をさらに備えた、請求項２記載の半導体装置。