JP2018180559A - Display device - Google Patents
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Abstract
Description
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体
装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置お
よびその様な電気光学装置を部品として搭載した電子機器に関する。
The present invention relates to a semiconductor device having a circuit composed of thin film transistors (hereinafter referred to as TFTs) and a method of manufacturing the same. For example, the present invention relates to an electro-optical device represented by a liquid crystal display panel and an electronic apparatus on which such an electro-optical device is mounted as a component.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
Note that in this specification, a semiconductor device refers to any device that can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices.
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチ
ング素子として開発が急がれている。
In recent years, a technology of forming a thin film transistor (TFT) using a semiconductor thin film (a thickness of several to several hundreds of nm) formed on a substrate having an insulating surface has attracted attention. Thin film transistors are widely applied to electronic devices such as ICs and electro-optical devices, and in particular, development of the thin film transistors as switching elements of liquid crystal display devices has been accelerated.
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し
、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリク
ス型液晶表示装置が注目を集めている。
In liquid crystal display devices, in order to obtain high-quality images, active matrix liquid crystal display devices using a TFT as a switching element in which pixel electrodes are arranged in a matrix and connected to each of the pixel electrodes are drawing attention.
このアクティブマトリクス型液晶表示装置において、良好な品質の表示を行わせるには
、ＴＦＴに接続された各画素電極に映像信号の電位を次回の書き込み時まで保持できるよ
うにする必要がある。一般的には、画素内に保持容量（Ｃｓ）
を備えることで映像信号の電位を保持している。
In this active matrix liquid crystal display device, in order to display in high quality, it is necessary to be able to hold the potential of the video signal in each pixel electrode connected to the TFT until the next writing. Generally, the holding capacitance (Cs) in the pixel
Holds the potential of the video signal.
上記保持容量（Ｃｓ）の構造やその形成法として様々な提案がなされているが、製造工
程の簡素さ、また信頼性の観点から、画素を構成する絶縁膜のうち、最も質の高い絶縁膜
であるＴＦＴのゲート絶縁膜を保持容量（Ｃｓ）の誘電体として利用することが望ましい
。従来では、図９に示したように走査線を用いて上部電極となる容量配線を設け、上部電
極（容量配線）／誘電体層（ゲート絶縁膜）
／下部電極（半導体膜）により保持容量（Ｃｓ）を構成することが行われていた。
Various proposals have been made as the structure of the storage capacitor (Cs) and the method of forming the same, but from the viewpoint of simplicity of the manufacturing process and reliability, the highest quality insulating film among the insulating films constituting the pixel is proposed. It is desirable to use the gate insulating film of the TFT as the dielectric of the storage capacitor (Cs). Conventionally, as shown in FIG. 9, a capacitor line serving as the upper electrode is provided by using a scanning line, and the upper electrode (capacitive line) / dielectric layer (gate insulating film) is provided.
The storage capacitance (Cs) has been formed by the lower electrode (semiconductor film).
また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求
められている。各画素が高い開口率を持つことによりバックライトの光利用効率が向上し
、所定の表示輝度を得るためのバックライト容量が抑制できる結果、表示装置の省電力化
および小型化が達成できる。また、各画素が大きな保持容量を備えることにより、各画素
の表示データ保持特性が向上して表示品質が向上する。加えて、表示装置を点順次駆動す
る場合には、各信号線の駆動回路側にも信号保持容量（サンプルホールド容量）が必要に
なるが各画素が大きな保持容量を備えることで、このサンプルホールド容量の占める面積
を縮小でき、表示装置を小型化することができる。
Further, from the viewpoint of display performance, a pixel is required to have a large storage capacity and to have a high aperture ratio. When each pixel has a high aperture ratio, the light utilization efficiency of the backlight is improved, and the backlight capacity for obtaining predetermined display luminance can be suppressed. As a result, power saving and miniaturization of the display device can be achieved. Further, by providing each pixel with a large storage capacitance, the display data retention characteristic of each pixel is improved and the display quality is improved. In addition, when driving the display device in a point-sequential manner, a signal holding capacitance (sample holding capacitance) is also required on the drive circuit side of each signal line, but each pixel has a large holding capacitance. The area occupied by the capacity can be reduced, and the display device can be miniaturized.
こうした要求は、液晶表示装置の高精細化(画素数の増大)・小型化に伴う各表示画素ピッ
チの微細化を進める上で大きな課題となっている。
Such a requirement is a major issue in advancing the miniaturization of each display pixel pitch along with the high definition (increase of the number of pixels) and the miniaturization of the liquid crystal display device.
加えて、上述に示した従来の画素構成では高開口率と大きな保持容量の両立が難しいとい
う問題がある。
In addition, the conventional pixel configuration described above has a problem that it is difficult to simultaneously achieve a high aperture ratio and a large storage capacity.
従来の画素構成を表１のデザインルールに従い１９．２μｍ□の画素サイズで実施した
従来例を図９に示す。
A conventional example in which the conventional pixel configuration is implemented with a pixel size of 19.2 μm □ in accordance with the design rule of Table 1 is shown in FIG.
走査線と容量配線の２本を各々連続的に形成する関係上、配線を２本（走査線と容量配
線）平行に配置していることが特徴である。図９において、１０は半導体膜、１１は走査
線、１２は信号線、１３は電極、１４は容量配線である。なお、図９は、画素の上面図を
簡略化したものであり、電極１３に接続する画素電極及び電極１３に達するコンタクトホ
ールは図示していない。
In order to form two scanning lines and two capacitive lines successively, it is characterized in that two lines (scanning lines and capacitive lines) are arranged in parallel. In FIG. 9, 10 is a semiconductor film, 11 is a scanning line, 12 is a signal line, 13 is an electrode, and 14 is a capacitor wiring. Note that FIG. 9 is a simplified top view of the pixel, and the pixel electrode connected to the electrode 13 and the contact hole reaching the electrode 13 are not shown.
こうした上部電極（容量配線）／誘電体層（ゲート絶縁膜）／下部電極（半導体膜）に
よる保持容量構成とした場合、画素の回路構成に必要な回路要素(画素ＴＦＴ, 保持容量,
コンタクトホール等)は全てゲート絶縁膜関連のものとなり、これらの要素素子は各画素
中にほぼ平面的に配置される。
In the case of such a storage capacitor configuration of the upper electrode (capacitive wiring) / dielectric layer (gate insulating film) / lower electrode (semiconductor film), circuit elements (pixel TFT, storage capacitor,
The contact holes and the like are all related to the gate insulating film, and these element elements are arranged approximately planarly in each pixel.
このことから、規定の画素サイズの中で各画素の高開口率と大きな保持容量とを両方得る
ためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠であ
る。このことは、回路要素が全てゲート絶縁膜関連のものであることからゲート絶縁膜の
利用効率を向上することが不可欠と言い換えることができる。
From this, in order to obtain both the high aperture ratio and the large storage capacity of each pixel within a prescribed pixel size, it is essential to efficiently lay out the circuit elements necessary for the circuit configuration of the pixel. This can be restated as it is essential to improve the utilization efficiency of the gate insulating film since all the circuit elements are related to the gate insulating film.
こうした観点から図９の例において画素の回路構成における平面レイアウト効率を表し
たものが図１０である。図１０中、２１は単体画素領域、２２は画素開口領域、２３は保
持容量領域、２４はＡ領域、２５はＴＦＴの一部及びコンタクト領域を示している。
From such a point of view, FIG. 10 shows the plane layout efficiency in the circuit configuration of the pixel in the example of FIG. In FIG. 10, 21 denotes a single pixel area, 22 denotes a pixel opening area, 23 denotes a storage capacitance area, 24 denotes an A area, and 25 denotes a part of a TFT and a contact area.
図１０では画素開口領域２２の面積２１６．７μｍ2 (開口率５８．８％)に対し、保持
容量領域２３の面積６４．２μｍ2、ＴＦＴ部及びコンタクト領域２５の面積４２．２μ
ｍ2、Ａ領域２４の面積３４．１μｍ2で構成されている。
10 in the pixel opening area of the region 22 216.7μm 2 to (aperture ratio 58.8%), the area of the area of 64.2μm 2, TFT portion and the
The area A is composed of m 2 and the area 34.1 μm 2 .
このＡ領域２４はＴＦＴのゲート電極として働いている領域を相互に接続する配線部及び
走査線及び容量配線を平行に配置していることに起因する走査線及び容量配線の分離領域
であり、Ａ領域のゲート絶縁膜は本来の機能を与えられておらず、レイアウト効率を低下
させる原因となっている。
The A region 24 is a separation region of the scanning line and the capacitive wiring resulting from the parallel arrangement of the wiring portion which mutually connects the region serving as the gate electrode of the TFT and the scanning line and the capacitive wiring. The gate insulating film in the region is not given the original function, which is a cause of lowering the layout efficiency.
さらに、上記構造の場合、容量配線抵抗に対する要求が厳しくなる問題がある。 Furthermore, in the case of the above-mentioned structure, there is a problem that the demand for the capacitance wiring resistance becomes severe.
通常の液晶表示装置駆動では、各走査線に接続されている複数の各画素に走査線方向で連
続的に（点順次駆動の場合）、または同時に(線順次駆動の場合)映像信号の電位の書き込
みが行われる。
In normal liquid crystal display driving, a plurality of pixels connected to each scanning line are continuously (in the case of point-sequential driving) or simultaneously (in the case of line-sequential driving) the potential of the video signal in the scanning line direction. Writing is done.
この際、上記の画素構成では容量配線が走査線に平行に配置されている関係上、各走査線
に接続されている複数の画素が共通の容量配線に接続されているため、該当する容量配線
には画素書き込み電流に対応する対向電流が複数画素分、連続的にまたは同時に流れるこ
とになり、容量配線の電位変動による表示品質の低下を避けるためには容量配線抵抗を十
分に下げておく必要がある。
At this time, in the pixel configuration described above, a plurality of pixels connected to each scanning line are connected to a common capacitor line because the capacitor lines are arranged in parallel to the scanning line, and thus the corresponding capacitor line The counter current corresponding to the pixel write current flows for a plurality of pixels, either continuously or simultaneously, and it is necessary to sufficiently reduce the resistance of the capacitance wiring to avoid the deterioration of the display quality due to the potential fluctuation of the capacitance wiring. There is.
しかし、容量配線抵抗の低抵抗化のために線幅を広げることは保持容量の占める面積を拡
大する一方、画素の開口率を損なってしまっていた。
However, widening the line width to lower the resistance of the capacitive wiring resistance enlarges the area occupied by the holding capacitance, but impairs the aperture ratio of the pixel.
本発明は上述の問題に設計側から解決策を与えるものであり、高い開口率を得ながら十分
な保持容量（Ｃｓ）を確保し、また同時に容量配線の負荷(画素書き込み電流)を時間的に
分散させて実効的に低減する事により、高い表示品質をもつ液晶表示装置を提供するもの
である。
The present invention provides a solution to the above problems from the design side, and secures a sufficient holding capacity (Cs) while obtaining a high aperture ratio, and at the same time the load (pixel writing current) of the capacitive wiring It is intended to provide a liquid crystal display device having high display quality by dispersing and effectively reducing it.
本明細書で開示する発明の構成は、絶縁表面上に半導体膜と、前記半導体膜上に第１絶縁
膜（ゲート絶縁膜）と、前記第１絶縁膜上にゲート電極及び第１配線（容量配線）と、前
記ゲート電極及び前記第１配線上に第２絶縁膜と、前記第２絶縁膜上に前記ゲート電極と
接続する第２配線（走査線）と、前記第２配線上に第３絶縁膜とを有した半導体装置であ
り、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっていることを特徴と
し、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっている領域には、前
記第２の絶縁膜を誘電体とする保持容量が形成される。
The configuration of the invention disclosed in the present specification includes a semiconductor film on an insulating surface, a first insulating film (gate insulating film) on the semiconductor film, a gate electrode and a first wiring (capacitance on the first insulating film). Wiring), a second insulating film on the gate electrode and the first wiring, a second wiring (scanning line) connected to the gate electrode on the second insulating film, and a third on the second wiring. It is a semiconductor device having an insulating film, wherein the first wiring and the second wiring overlap each other through the second insulating film, and the first wiring through the second insulating film. In a region where the second wiring overlaps with the second wiring, a storage capacitor using the second insulating film as a dielectric is formed.
また、他の発明の構成は、絶縁表面上に半導体膜と、前記半導体膜上に第１絶縁膜（ゲ
ート絶縁膜）と、前記第１絶縁膜上にゲート電極及び第１配線（容量配線）と、前記ゲー
ト電極及び前記第１配線上に第２絶縁膜と、前記第２絶縁膜上に前記ゲート電極と接続す
る第２配線（走査線）と、前記第２配線上に第３絶縁膜とを有した半導体装置であり、前
記第１絶縁膜を介して前記第１配線と前記半導体膜とが重なっていることを特徴とし、前
記第１絶縁膜を介して前記第１配線と前記半導体膜とが重なっている領域には、前記第１
の絶縁膜を誘電体とする保持容量が形成される。
According to another structure of the present invention, a semiconductor film on an insulating surface, a first insulating film (gate insulating film) on the semiconductor film, a gate electrode and a first wiring (capacitance wiring) on the first insulating film A second insulating film on the gate electrode and the first wiring, a second wiring (scanning line) connected to the gate electrode on the second insulating film, and a third insulating film on the second wiring And the first wiring and the semiconductor film are overlapped via the first insulating film, and the first wiring and the semiconductor are interposed via the first insulating film. In the area overlapping with the membrane, the first
A storage capacitor is formed which uses the insulating film of
また、上記構成においても前記第２絶縁膜を介して前記第１配線と前記第２配線とが重
なっており、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっている領域
には、前記第２の絶縁膜を誘電体とする保持容量が形成される。
Also in the above configuration, the first wiring and the second wiring overlap through the second insulating film, and the first wiring and the second wiring overlap through the second insulating film. A storage capacitor is formed in the region where the second insulating film is a dielectric.
また、上記各構成において、前記半導体膜のうち、前記第１絶縁膜を介して前記第１配
線と重なる領域には、導電型を付与する不純物元素が添加されている。
In each of the above structures, an impurity element imparting a conductivity type is added to a region of the semiconductor film overlapping with the first wiring through the first insulating film.
また、上記各構成において、前記第１配線は、前記第２配線とは直交する方向に配置さ
れていることを特徴としている。
In each of the above configurations, the first wiring is characterized in that it is disposed in a direction orthogonal to the second wiring.
また、上記各構成において、前記第３絶縁膜上に前記半導体膜と接する第３配線（信号
線）が設けられていることを特徴とし、前記半導体膜のうち、前記第３配線と接する領域
は、ソース領域またはドレイン領域である。
In each of the above configurations, a third wiring (signal line) in contact with the semiconductor film is provided on the third insulating film, and a region of the semiconductor film in contact with the third wiring is , Source region or drain region.
また、上記各構成において、前記半導体膜と電気的に接続する画素電極が設けられてい
る。
In each of the above structures, a pixel electrode electrically connected to the semiconductor film is provided.
また、上記各構成において、前記第１配線は、前記第３配線と平行な方向に配置されて
いる。
In each of the above configurations, the first wiring is disposed in a direction parallel to the third wiring.
また、上記各構成において、前記ゲート電極は、前記走査線と異なる層に形成されてい
る。
Further, in each of the above configurations, the gate electrode is formed in a layer different from the scanning line.
また、上記各構成において、前記ゲート電極は、島状にパターニングされている。 Further, in each of the above configurations, the gate electrode is patterned in an island shape.
また、上記構造を実現するための発明の構成は、基板上に島状の半導体膜を形成し、前
記島状の半導体膜上に第１絶縁膜（ゲート絶縁膜）を形成し、島状のゲート電極及び容量
配線を形成し、前記ゲート電極及び容量配線を覆う第２絶縁膜を形成し、前記第２絶縁膜
に選択的なエッチングを施して、前記ゲート電極に達する第１コンタクトホールを形成し
、前記第２絶縁膜上に前記ゲート電極と接する走査線を形成し、前記走査線上に第３絶縁
膜を形成し、前記第３絶縁膜に選択的なエッチングを施して、前記半導体膜に達する第２
コンタクトホールを形成し、前記半導体膜と電気的に接続する信号線を形成することを特
徴とする半導体装置の作製方法である。
In the configuration of the invention for realizing the above structure, an island-shaped semiconductor film is formed on a substrate, and a first insulating film (gate insulating film) is formed on the island-shaped semiconductor film. Forming a gate electrode and a capacitive wiring; forming a second insulating film covering the gate electrode and the capacitive wiring; selectively etching the second insulating film to form a first contact hole reaching the gate electrode Forming a scanning line in contact with the gate electrode on the second insulating film, forming a third insulating film on the scanning line, and selectively etching the third insulating film to form the semiconductor film The second reached
A contact hole is formed, and a signal line electrically connected to the semiconductor film is formed.
上記構成において、前記半導体膜上に第１絶縁膜を形成した後、前記走査線と重なる前
記第２絶縁膜を部分的に薄くすることが好ましい。
In the above configuration, after the first insulating film is formed on the semiconductor film, it is preferable to partially thin the second insulating film overlapping with the scanning line.
本発明により、従来では走査線内の配線領域及び走査線・容量配線分離領域として使わ
れていた領域(図１０中のＡ領域に相当する)を保持容量として使うことができること、ま
た各走査線に接続されている複数の画素が各々独立した容量配線を持つ構成になることに
より各画素は隣接画素と連続的、又は同時に信号書き込みが行われる場合にも隣接画素の
書き込み電流の影響を受けず、さらに各容量配線は電流負荷が時間的に分散される事から
実効負荷が低減、容量配線抵抗への要求が緩和される。
According to the present invention, the region (corresponding to the region A in FIG. 10) conventionally used as the wiring region in the scanning line and the scanning line / capacitance wiring separation region can be used as a storage capacitor, and each scanning line Each pixel is not affected by the write current of the adjacent pixel even when the signal writing is performed continuously or simultaneously with the adjacent pixel by forming a configuration in which the plurality of pixels connected to each have independent capacitance lines. Furthermore, since the current load is dispersed in time, the effective load is reduced, and the demand for the capacitance wire resistance is alleviated.
従って、本発明を用いた液晶表示装置によれば、高い開口率と各画素内に十分な表示信号
電位保持容量を併せ持つ液晶表示素子が得られ、装置の小型化、省電力化を達成しながら
良好な表示画像を得る事ができる。
Therefore, according to the liquid crystal display device using the present invention, a liquid crystal display element having both a high aperture ratio and a sufficient display signal potential holding capacity in each pixel can be obtained, while achieving downsizing of the device and power saving. Good display image can be obtained.
本願発明の実施形態について、以下に説明する。 Embodiments of the present invention will be described below.
本発明は、開口率を向上させるとともに保持容量の増大を図るため、ゲート電極と異な
る層に走査線を形成し、その走査線を上部電極として保持容量を形成することを特徴とし
ている。
The present invention is characterized in that a scan line is formed in a layer different from the gate electrode and a storage capacitor is formed using the scan line as an upper electrode in order to improve the aperture ratio and increase the storage capacity.
本明細書中において、ゲート電極は、島状にパターニングされており、第２絶縁膜に形
成されたコンタクトホールを通じて第２絶縁膜上の走査線と接続している。
In the present specification, the gate electrode is patterned in an island shape, and is connected to a scan line on the second insulating film through a contact hole formed in the second insulating film.
本発明において、保持容量は、下部電極を半導体膜とし、誘電体を第１絶縁膜（ゲート
絶縁膜）とし、上部電極を容量配線とした構成となっている。第１絶縁膜を介して容量配
線と重なる領域は、ソース領域やドレイン領域と同様にして低抵抗化することが望ましい
。また、容量配線と接して重なる第１絶縁膜の一部を薄膜化して保持容量の増大を図ると
よい。
In the present invention, the storage capacitor has a configuration in which the lower electrode is a semiconductor film, the dielectric is a first insulating film (gate insulating film), and the upper electrode is a capacitance wiring. It is desirable to reduce the resistance of the region overlapping with the capacitor wiring through the first insulating film in the same manner as the source region and the drain region. In addition, a part of the first insulating film overlapping and in contact with the capacitor wiring may be thinned to increase the storage capacitance.
また、本発明において、図１に示したようにゲート電極１０４の上層に走査線１０７を
形成し、ゲート電極上に接する第２絶縁膜１０６を誘電体として容量を形成する。この容
量は、下部電極を容量配線１０５とし、誘電体を第２絶縁膜１０６とし、上部電極を走査
線１０７とした構成となっている。
Further, in the present invention, as shown in FIG. 1, the
また、本発明は従来（容量配線が走査線と平行）と異なり、図３（ａ）に示したように
容量配線１０５が信号線１０９、１１１と平行になるよう配置されている。従って、駆動
方式から各走査線に対応する画素には連続的に映像信号の書き込みが行われるが、この際
該当する各画素はそれぞれ独立した容量配線に（容量的に）接続されているため隣接画素
の書き込み電流による容量配線電位の変動を回避でき、良好な表示画像を得る事ができる
。
Further, the present invention is different from the conventional case (the capacitive wiring is parallel to the scanning line), and the
また、同じ理由により容量配線抵抗への要求性能が緩和されるため容量配線の配置やサイ
ズ、膜厚の設計自由度が増し、また容量配線材料の選択の幅が広がることにより設計上の
難度及び製造上の難度が下がり、より高い製造歩留まりを得ることにも繋がる。
In addition, because the required performance for the capacitive wiring resistance is relaxed for the same reason, the degree of freedom in designing the layout, size and film thickness of the capacitive wiring is increased, and the degree of selection of the capacitive wiring material is expanded. The manufacturing difficulty is reduced, which leads to obtaining a higher manufacturing yield.
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行
うこととする。
The present invention having the above-described configuration will be described in more detail in the following examples.
以下、本発明の実施例を投写型の点順次駆動の液晶表示装置を一例にとり図１を用いて説
明する。
Hereinafter, an embodiment of the present invention will be described with reference to FIG. 1 by taking a projection type point-sequential drive liquid crystal display device as an example.
ＴＦＴをスイッチング素子として用いるアクティブマトリクス型液晶表示装置は、画素
電極がマトリクス状に配置された基板（ＴＦＴ基板）と、対向電極が形成された対向基板
とを液晶層を介して対向配置した構造となっている。両基板間はスペーサ等を介して所定
の間隔に制御され、表示領域の外周部にシール材を用いることで液晶層を封入している。
An active matrix liquid crystal display device using TFTs as switching elements has a structure in which a substrate (TFT substrate) on which pixel electrodes are arranged in a matrix and a counter substrate on which a counter electrode is formed are opposed via a liquid crystal layer. It has become. The space between the two substrates is controlled to a predetermined distance via a spacer or the like, and a liquid crystal layer is sealed by using a sealing material on the outer peripheral portion of the display area.
図１は、本実施例の液晶表示装置の概略を示す断面構造図である。図１において、１０
１は基板（ＴＦＴ基板）、１０２は半導体膜、１０３はゲート絶縁膜（第１絶縁膜）、１
０４はゲート電極、１０５は容量配線、１０６は第２絶縁膜、１０７は走査線、１０８は
第３絶縁膜、１０９、１１１は信号線から分岐された電極及び信号線、１１０は画素電極
に接続する電極である。
FIG. 1 is a cross-sectional view showing the outline of the liquid crystal display device of this embodiment. In FIG. 1, 10
1 is a substrate (TFT substrate), 102 is a semiconductor film, 103 is a gate insulating film (first insulating film), 1
04 is a gate electrode, 105 is a capacitive wiring, 106 is a second insulating film, 107 is a scanning line, 108 is a third insulating film, 109 and 111 are electrodes and signal lines branched from the signal line, and 110 is a pixel electrode Electrode.
なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的
接続を行う箇所、または半導体層と交差する箇所を指す。従って、説明の便宜上、「配線
」と「電極」とを使い分けるが、「電極」という文言に「配線」は常に含められているも
のとする。
In the present specification, “electrode” is a part of “wiring”, and indicates a place where electrical connection with another wire is to be made, or a place which intersects with a semiconductor layer. Therefore, for convenience of explanation, although "wiring" and "electrode" are used properly, it is assumed that "wiring" is always included in the term "electrode".
なお、本明細書中では、ＴＦＴ（スイッチング素子）を、１０２〜１１０で示した部分
と定義している。また、１０９及び１１０においては、配線から分岐された電極であって
も、配線であってもよい。
In the present specification, a TFT (switching element) is defined as a portion indicated by 102 to 110. Moreover, in 109 and 110, it may be an electrode branched from the wiring or may be a wiring.
また、１１２はＴＦＴを覆う第４絶縁膜、１１３はＴＦＴの光劣化を防ぐ遮光膜、１１
４は第５絶縁膜、１１５は、ＴＦＴと接続された画素電極、１１６は液晶層１１７を配向
させる配向膜である。
Also, 112 is a fourth insulating film covering the TFT, 113 is a light shielding film for preventing light deterioration of the TFT, 11
4 is a fifth insulating film, 115 is a pixel electrode connected to the TFT, and 116 is an alignment film for aligning the
また、図１においては、対向基板１２０に、対向電極１１９と、配向膜１１８とを設け
たが、必要に応じて遮光膜やカラーフィルタを設けてもよい。
Further, in FIG. 1, the
この基板(ＴＦＴ基板)１０１は、図２に示されるように表示領域２０１と、その周辺に
形成される走査線駆動回路２０２、信号線駆動回路２０３を備えている。
The substrate (TFT substrate) 101 includes a
走査線駆動回路２０２は、走査信号を順次転送するシフトレジスタによって主に構成さ
れている。また、信号線駆動回路２０３は、シフトレジスタとシフトレジスタ出力に基づ
いて入力される映像信号をサンプリングした後、保持し信号線を駆動するサンプルホール
ド回路により主に構成されている。
The scanning line driving circuit 202 is mainly configured by a shift register that sequentially transfers scanning signals. The signal line drive circuit 203 mainly includes a shift register and a sample hold circuit that samples and then holds a video signal input based on the output of the shift register and drives the signal line.
表示領域２０１には走査線駆動回路２０２に接続され互いに平行に所定の間隔で配置さ
れた複数の走査線（ゲート配線）２０７と、信号線駆動回路２０３に接続され互いに平行
に所定の間隔で配置された複数の信号線２０８とが交差して配置されており、その交差す
るそれぞれの位置にＴＦＴを配置するとともに、走査線と信号線とで区画される各領域に
画素電極が配置されている。この構成から各画素電極はマトリクス状の配置となる。また
、ＧＮＤ（接地）または固定電位に接続された複数の容量配線２０９が、信号線２０８と
平行に設けられている。なお、図２においては、簡略化のため信号線、走査線、及び容量
配線を数本しか図示していない。
In the
以下、図１に示した半導体装置の作製工程を簡略に示す。なお、説明には図３（ａ）
、図３（ｂ）、及び図４も用いる。
Hereinafter, manufacturing steps of the semiconductor device shown in FIG. 1 will be briefly described. In addition, for the explanation, FIG.
, FIG. 3 (b) and FIG. 4 are also used.
まず、基板１０１にはガラス基板の他に、石英基板、プラスチック基板を用いることが
できる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度で
あらかじめ熱処理しておいても良い。また、基板１０１のＴＦＴを形成する表面に、基板
１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化
シリコン膜などの絶縁膜から成る下地膜を形成するとよい。
First, a quartz substrate or a plastic substrate can be used as the
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さの半導体膜をプラズマＣＶ
Ｄ法やスパッタ法等の公知の方法で形成し、所望の形状にパターニングされた半導体膜１
０３を形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５０ｎｍ程度の
厚さに成膜し、公知の方法により結晶化の工程を行って結晶質シリコン膜（ｐｏｌｙ−Ｓ
ｉ）を形成した後、島状にパターニングを施した。本実施例では、結晶質シリコン膜（ｐ
ｏｌｙ−Ｓｉ）を用いたが、半導体膜であれば特に限定されない。
Next, a plasma CV is applied to a semiconductor film having a thickness of 25 to 80 nm (preferably 30 to 60 nm).
A semiconductor film 1 formed by a known method such as a D method or a sputtering method and patterned into a desired shape
Form 03. In this embodiment, an amorphous silicon film is formed to a thickness of about 50 nm by plasma CVD, and a crystallization process is performed by a known method to form a crystalline silicon film (poly-S).
After forming i), patterning was performed in an island shape. In the present embodiment, a crystalline silicon film (p
Although oly-Si) is used, it is not particularly limited as long as it is a semiconductor film.
なお、本明細書中において、「半導体膜」とは、単結晶半導体膜、結晶質半導体膜（ｐ
ｏｌｙ−Ｓｉ等）、非晶質半導体膜（ａ−Ｓｉ等）、または微結晶半導体膜を指しており
、さらにシリコンゲルマニウム膜などの化合物半導体膜をも含められている。
In the present specification, “semiconductor film” refers to a single crystal semiconductor film, a crystalline semiconductor film (p
oly-Si etc.), an amorphous semiconductor film (a-Si etc.), or a microcrystalline semiconductor film, and further includes a compound semiconductor film such as a silicon germanium film.
次いで、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリコンを含む絶縁膜、
又は半導体膜（Ｓｉ膜等）の熱酸化で形成される酸化膜を用いて第１絶縁膜（ゲート絶縁
膜）１０３を形成する。この第１絶縁膜１０３は、必要に応じて二層あるいは三層といっ
た複数の層から成る積層構造としても良い。
Next, an insulating film containing silicon formed by plasma CVD, sputtering or the like
Alternatively, the first insulating film (gate insulating film) 103 is formed using an oxide film formed by thermal oxidation of a semiconductor film (Si film or the like). The first
次いで、第１絶縁膜１０３上に導電膜を形成し、パターニングを施すことによりゲート
電極１０４及び容量配線１０５を形成する。ゲート電極１０４及び容量配線１０５は、導
電型を付与する不純物元素がドープされたｐｏｌｙ−ＳｉやＷＳｉX（Ｘ＝２．０〜２．
８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料及びその積層構造により３００ｎｍ程
度の膜厚で形成される。また、ゲート電極１０４及び容量配線１０５は単層で形成しても
良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い
。
Next, a conductive film is formed over the first insulating
8) A film thickness of about 300 nm is formed of a conductive material such as Al, Ta, W, Cr, Mo or the like and a laminated structure thereof. The
次いで、各島状の半導体膜１０４を用いて映像信号書き込みスイッチの機能を得るＴＦ
Ｔを構成するため、半導体膜１０４に選択的にｎ型またはｐ型を付与する不純物元素（リ
ンまたはボロン等）を公知の技術（イオンドープ法、イオン注入法等）を用いて添加して
、低抵抗のソース領域及びドレイン領域と、低抵抗領域を形成する。この低抵抗領域はド
レイン領域と同様に不純物元素（代表的にはリンまたはボロン）を添加して低抵抗化され
ている半導体膜の一部である。なお、選択的に不純物元素を添加する工程順序は特に限定
されず、例えば、第１絶縁膜形成前、ゲート電極形成前、またはゲート電極形成後であれ
ばよい。加えて、ＬＤＤ領域やオフセット領域を回路に応じて形成する構成としてもよい
。なお、簡略化のために、各領域の図示は行っていない。
Next, a TF for obtaining a video signal writing switch function using each island-shaped
In order to form T, an impurity element (such as phosphorus or boron) which selectively imparts n-type or p-type conductivity to the
こうして、ソース領域とドレイン領域とに挟まれたチャネル形成領域が形成される。各
画素のチャネル形成領域上には第１絶縁膜１０２を介してゲート電極１０４が島状に配置
される。低抵抗領域上には容量配線がそれぞれ配置されている。また、容量配線は信号線
方向に各画素連続的に配置されており、表示領域外で電気的に接地、または固定電位に接
続されている。また、本実施例においては、容量の増加を図るため、容量配線を形成する
前に容量配線と接する第１絶縁膜１０２の一部を薄膜化した。
Thus, a channel formation region sandwiched between the source region and the drain region is formed. The
次いで、ゲート電極及び容量配線を覆う第２絶縁膜１０６を形成する。この第２絶縁膜
１０６は、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリコンを含む絶縁膜を
用いる。また、この第２絶縁膜１０６は、酸化シリコン膜、酸化窒化シリコン膜、窒化シ
リコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。
Next, a second
次いで、第２絶縁膜１０６に選択的なエッチングを施して島状のゲート電極に達する第
１コンタクトホールを形成する。
Then, the second
次いで、第２絶縁膜１０６上に導電膜を形成し、パターニングを施すことにより走査線
１０７を形成する。この走査線１０７は、第２絶縁膜１０６に形成された第１コンタクト
ホールを通じて各島状のゲート電極と接続され、チャネル形成領域の周辺を遮光するよう
に配置する。走査線１０７は、ＷＳｉX、Ｗ、Ｃｒ、Ａｌ等の遮光性を持つ導電性材料膜
、又はＷＳｉX／ｐｏｌｙ−Ｓｉの積層膜を用いて１００ｎｍ程度の膜厚で形成する。ま
た、走査線１０７は走査線駆動回路に接続される。
Next, a conductive film is formed over the second
次いで、走査線を覆う第３絶縁膜１０８を形成する。この第３絶縁膜１０８は、有機絶
縁物材料膜、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組
み合わせた積層膜で形成すれば良い。
Next, a third
次いで、第１絶縁膜１０３、第２絶縁膜１０６、及び第３絶縁膜１０８に選択的なエッ
チングを施して半導体膜（ソース領域、またはドレイン領域）に達する第２コンタクトホ
ールを形成する。
Then, the first insulating
次いで、第３絶縁膜１０８上にＡｌ、Ｗ、Ｔｉ、ＴｉＮを主成分とする膜、またはそれ
らの積層構造を有する導電膜（膜厚：５００μｍ）を形成し、パターニングを施すことに
より信号線１０９、１１１と、後に形成される画素電極と接続するための島状の電極１１
０を形成する。信号線１０９は、半導体膜に達する第２コンタクトホールを通じてソース
領域あるいはドレイン領域と接続する。同様に島状の電極１１０は、半導体膜に達する第
２コンタクトホールを通じてソース領域あるいはドレイン領域と接続する。また、島状の
電極１１０は、信号線１０９、１１１と隔離して配置される。ただし、信号線と島状の電
極とがどちらもソース領域に接続されることはない。同様に、信号線と島状の電極とがど
ちらもドレイン領域に接続されることはない。
Next, a film containing Al, W, Ti, or TiN as a main component, or a conductive film (film thickness: 500 μm) having a laminated structure thereof is formed on the third
Form 0. The
この段階での画素上面図が図３（ａ）に相当し、図３（ａ）中のＡ−Ａ’点線に沿って
切断した概略断面構造図が図４（ａ）に相当し、図３（ａ）中のＢ−Ｂ’点線に沿って切
断した概略断面構造図が図４（ｂ）に相当する。各図の同一の部位においては同じ符号を
用いている。
The top view of the pixel at this stage corresponds to FIG. 3 (a), and the schematic cross-sectional view taken along the dotted line AA 'in FIG. 3 (a) corresponds to FIG. 4 (a). The schematic cross-section figure cut | disconnected along the BB 'dotted line in (a) corresponds to FIG.4 (b). The same reference numerals are used in the same parts in each figure.
次いで、信号線及び島状の電極を覆う第４絶縁膜１１２を形成する。この第４絶縁膜１
１２は、有機絶縁物材料膜、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、ま
たはこれらを組み合わせた積層膜で形成すれば良い。
Next, a fourth
12 may be formed of an organic insulator material film, a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a laminated film combining these.
次いで、第４絶縁膜１１２上にＴｉ、Ａｌ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を
持つ膜を所望の形状にパターニングして遮光膜１１３を形成する。この遮光膜１１３は画
素の開口部以外を遮光するように網目状に配置される。
Next, on the fourth insulating
本実施例において、遮光膜１１３は電気的にフローティングとなるが遮光膜材料に低抵抗
膜を選んだ場合、表示部の外側で遮光膜を任意の電位に制御する事も可能である。
In the present embodiment, the
次いで、遮光膜１１３上に第５絶縁膜１１４を形成する。この第５絶縁膜１１４は、有機
絶縁物材料膜で形成すれば良い。なお、第５絶縁膜１１４を有機絶縁物材料で形成するこ
とにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率
が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さない
ので、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせた積層構
造としても良い。
Next, the fifth insulating
次いで、第４絶縁膜１１２及び第５絶縁膜１１４に選択的なエッチングを行ない、島状の
電極１１０に達する第３コンタクトホールを形成する。
Then, the fourth insulating
次いで、ＩＴＯ等の透明導電体膜を形成し、パターニングを施すことにより画素電極１
１５を形成する。画素電極１１５は、島状の電極１１０に達する第３コンタクトホールを
通じて島状の電極１１０と接続する。各画素電極はそれぞれ独立に且つ画素開口部を覆う
ように配置される。
Next, a transparent conductive film such as ITO is formed and patterned to form the pixel electrode 1
Form 15 The
以上のような作製工程を用い、さらに従来とほぼ同じ表１のデザインルール及び画素サイ
ズに従い、図３（ｂ）に示したように配線、半導体膜、コンタクトホール等を配置するこ
とによって、２２６．８μｍ2の画素開口領域３００の面積(開口率６１．５％)と保持容
量領域３０１ａ、３０１ｂの面積８３．４μｍ2が得られた。なお、図３（ｂ）には、画
素電極との第３コンタクトホール３０３の配置を示した。
By using the manufacturing process as described above and further arranging the wiring, the semiconductor film, the contact hole and the like as shown in FIG. 3B according to the design rule and the pixel size of Table 1 substantially the same as the prior art. 8μm area of 2 of the pixel opening region 300 (opening ratio 61.5%) and the
ＴＦＴ部及びコンタクト領域３０２の面積は従来例ともほとんど同じであり、従来、走査
線／信号線分離領域及びＴＦＴのゲート接続配線領域として無駄に使われていた面積（Ａ
領域）が本構成では画素開口部と保持容量部に転換された事が分かる。
The area of the TFT portion and the
It can be seen that the region () is converted to the pixel opening and the storage capacitor in this configuration.
このように限られた画素領域を効率よく利用することにより高い開口率と大きな保持容量
面積が両立できた。
By efficiently utilizing such a limited pixel area, it is possible to achieve both a high aperture ratio and a large storage capacity area.
また、本構成によれば、駆動方式から各走査線に対応する画素には連続的に映像信号の書
き込みが行われるが、この際該当する各画素はそれぞれ独立した容量配線に（容量的に）
接続されているため隣接画素の書き込み電流による容量配線電位の変動を回避でき、良好
な表示画像を得る事ができる。
Further, according to the present configuration, the video signal is continuously written to the pixels corresponding to the respective scanning lines according to the driving method, but in this case, the respective pixels correspond to (each of) capacitive wiring independent of each other.
Since they are connected, fluctuations in the potential of the capacitive wiring due to the write current of the adjacent pixels can be avoided, and a good display image can be obtained.
また、同じ理由により容量配線抵抗への要求性能が緩和されるため容量配線の配置やサイ
ズ,膜厚の設計自由度が増し、また容量配線材料の選択の幅が広がることにより設計／製
造上の難度が下がり、より高い製造歩留まりを得ることにも繋がる。
In addition, because the required performance for capacitive wiring resistance is relaxed for the same reason, the freedom of design of the layout, size, and film thickness of capacitive wiring is increased, and the range of selection of capacitive wiring material is expanded. The degree of difficulty decreases, which also leads to obtaining a higher manufacturing yield.
また、本実施例では便宜上、遮光膜を備えた構成としたが、走査線に高い遮光性を持つ材
料を適用することで本来遮光するべき画素開口部以外の領域及び島状Ｓｉ膜のチャネル形
成領域周辺部を走査線と信号線で完全に遮光するようレイアウトできることから、上部遮
光膜を備えない構造として製造工程を簡略化することもできる。
Further, in the present embodiment, for the sake of convenience, the light shielding film is provided. However, by applying a material having high light shielding property to the scanning line, the channel formation of the region other than the pixel opening and the island-like Si film Since the layout can be made such that the periphery of the region is completely shielded by the scanning lines and the signal lines, the manufacturing process can be simplified as a structure without the upper light shielding film.
本実施例は、上述の実施例１の構成において第１絶縁膜上に形成される走査線の形成工
程と同時に各画素に島状の電極（第２電極）を走査線と分離された配置で追加形成したも
のである。図５（ａ）に本実施例の画素上面図を示し、図５（ａ）中のＣ―Ｃ’点線での
断面図を図５（ｂ）に示した。なお、実施例１とは、第２電極の有無が異なるだけである
ので同じ部位には同じ符号を使っている。
In this embodiment, an island-shaped electrode (second electrode) is separated from the scanning line in each pixel simultaneously with the step of forming the scanning line formed on the first insulating film in the configuration of the first embodiment. It is additionally formed. FIG. 5A shows a top view of the pixel of this embodiment, and FIG. 5B shows a cross-sectional view taken along the dotted line CC ′ in FIG. 5A. It is to be noted that the same reference numerals as in Example 1 are used for the same portions because only the presence or absence of the second electrode is different.
図５（ａ）及び図５（ｂ）に示すように、この第２電極５０１は第１絶縁膜に開口され
たコンタクトホールを介して島状Ｓｉ膜１０２に形成されたソース領域に電気的に接続す
る。また、第２電極５０１が容量配線と重なるように配置されている。
As shown in FIGS. 5A and 5B, the
こうした構成とすることで、上部電極を第２電極５０１とし、誘電体を第１絶縁膜とし
、下部電極を容量配線とすることで第２の保持容量を形成でき、より映像信号保持特性を
向上できる。また、表示装置の小型化を進めることもできる。
With such a configuration, the second storage capacitor can be formed by using the upper electrode as the
また、本実施例において形成した第２電極５０１と容量配線とが重なる領域は、平面上
では第１の容量電極領域に重なっており、また島状Ｓｉへのコンタクトホール領域は画素
電極線とソース領域を接続するコンタクトホール領域に平面上重なるように配置すること
ができるため、開口率を損なうことはない。
Further, the area where the
こうした構成により本実施例では実施例１と同じ２２６．８μｍ2の画素開口部(開口率６
１．５％)と第１保持容量面積８３．４μｍ2に加えて第２の保持容量面積４５．０μｍ2
を得ている。
Due to such a configuration, in the present embodiment, the pixel opening of 226.8 μm 2 (aperture ratio 6
In addition to the first holding capacity area of 83.4 μm 2 , the second holding capacity area of 45.0 μm 2
You are getting
本実施例では、実施例１に示したアクティブマトリクス型液晶表示装置の構成を図６の
斜視図を用いて説明する。なお、実施例１と対応する部分は、同じ符号を用いている。
In this embodiment, the structure of the active matrix liquid crystal display device shown in Embodiment 1 will be described with reference to the perspective view of FIG. The parts corresponding to those of the first embodiment use the same reference numerals.
図６においてアクティブマトリクス基板は、基板１０１上に形成された、画素部８０１
と、走査線駆動回路８０２と、信号線駆動回路８０３とその他の信号処理回路とで構成さ
れる。画素部には画素電極１１５と接続する画素ＴＦＴ８００と第１の保持容量２００及
び第２の保持容量２０１が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路
を基本として構成されている。
In FIG. 6, the active matrix substrate is formed on the
And a scanning
また、容量線は信号線と平行な方向に設けられ、第１の保持容量２００の上部電極、ま
たは第２の保持容量２０１の下部電極として機能している。また、容量線は接地または固
定電位に接続する。
The capacitor line is provided in a direction parallel to the signal line, and functions as the upper electrode of the
走査線駆動回路８０２と信号線駆動回路８０３からは、それぞれ走査線１０７と信号線
１０９が画素部に延在し、画素ＴＦＴ８００に接続している。また、フレキシブルプリン
ト配線板（Flexible Printed Circuit：ＦＰＣ）８０４が外部入力端子８０５に接続して
いて画像信号などを入力するのに用いる。ＦＰＣ８０４は補強樹脂によって強固に接着さ
れている。そして接続配線８０６、８０７でそれぞれの駆動回路に接続している。また、
対向基板８０８には図示していないが、遮光膜や透明電極が設けられている。
From the scanning
Although not shown, a light shielding film and a transparent electrode are provided on the
また、本実施例は実施例２と組み合わせることができる。 Also, this embodiment can be combined with the second embodiment.
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装
置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレ
イ、アクティブマトリクス型ＥＣディスプレイ）を表示部として用いた電子機器に適用す
ることができる。
The CMOS circuit and pixel matrix circuit formed by practicing the present invention are applied to electronic devices using various electro-optical devices (active matrix liquid crystal display, active matrix EL display, active matrix EC display) as a display portion can do.
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型
またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナ
ビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電
話または電子書籍等）などが挙げられる。それらの一例を図７及び図８に示す。
As such electronic devices, video cameras, digital cameras, projectors (rear or front type), head mounted displays (goggle type displays), car navigation, personal computers, personal digital assistants (mobile computers, mobile phones or electronic books) Etc.). Examples of these are shown in FIGS. 7 and 8.
図７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表
示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示
部２００３やその他の信号制御回路に適用することができる。
FIG. 7A shows a personal computer, which comprises a main body 2001, an image input unit 2002, a display unit 2003, and a
図７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０
３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発
明を表示部２１０２、音声入力部２１０３やその他の信号制御回路に適用することができ
る。
FIG. 7B shows a video camera, which has a main body 2101, a display portion 2102, and an audio input portion 210.
3, an
図７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、
カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成され
る。本願発明は表示部２２０５やその他の信号制御回路に適用できる。
FIG. 7C shows a mobile computer (mobile computer), which is a main body 2201,
The
図７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム
部２３０３で構成される。本発明は表示部２３０２やその他の信号制御回路に適用するこ
とができる。
FIG. 7D shows a goggle type display, which includes a
図７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレー
ヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、
操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔ
ｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路
に適用することができる。
FIG. 7E shows a player using a recording medium storing a program (hereinafter referred to as a recording medium), and a main body 2401, a
The
It is possible to perform music appreciation, movie appreciation, games and the Internet using an ial (versa- rial disc) or a CD. The present invention can be applied to the
図７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３
、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０
２やその他の信号制御回路に適用することができる。
FIG. 7F illustrates a digital camera, which includes a main body 2501, a
, An operation switch 2504, and an image receiving unit (not shown). Present Invention
2 and other signal control circuits can be applied.
図８（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０
２で構成される。本発明は投射装置やその他の信号制御回路に適用することができる。
FIG. 8A shows a front type projector, and a
It consists of two. The present invention can be applied to a projection device and other signal control circuits.
図８（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー
２７０３、スクリーン２７０４で構成される。本発明は投射装置内部に設けられた液晶表
示装置やその他の信号制御回路に適用することができる。
FIG. 8B shows a rear type projector, which includes a
なお、図８（Ｃ）は、図８（Ａ）及び図８（Ｂ）中における投射装置２６０１、２７０
２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１
、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８
０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投
射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示
したが、特に限定されず、例えば単板式であってもよい。また、図８（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を
調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
Note that FIG. 8C shows the
It is the figure which showed an example of the structure of 2. FIG. The
, Mirrors 2802, 2804 to 2806, dichroic mirror 2803, prism 28
A liquid
また、図８（Ｄ）は、図８（Ｃ）中における光源光学系２８０１の構造の一例を示した
図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２
、２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお
、図８（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系
に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
FIG. 8D is a view showing an example of the structure of the light source
2813, 2814, a polarization conversion element 2815, and a condenser lens 2816. The light source optical system shown in FIG. 8D is an example and is not particularly limited. For example, the operator may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting retardation, or an IR film to the light source optical system.
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせから
なる構成を用いても実現することができる。
As described above, the scope of application of the present invention is so wide that it can be applied to electronic devices in all fields. In addition, the electronic device of the present embodiment can be realized by using a configuration of any combination of the first to third embodiments.
Claims (4)
前記トランジスタは、半導体膜と、
前記半導体膜のチャネル形成領域と重なる領域上の、ゲート電極と、を有し、
前記ゲート電極は、前記ゲート電極と異なる層に配置された配線と、コンタクトホールを介して電気的に接続され、
前記コンタクトホールは、前記チャネル形成領域と重なる領域を有し、
前記保持容量の電極は、前記ゲート電極と共通した導電性材料を有することを特徴とする表示装置。 The pixel has a transistor and a storage capacitor,
The transistor is a semiconductor film,
A gate electrode over a region overlapping with the channel formation region of the semiconductor film;
The gate electrode is electrically connected to a wire disposed in a layer different from the gate electrode through a contact hole.
The contact hole has a region overlapping the channel formation region,
The display device, wherein the electrode of the storage capacitor has a conductive material in common with the gate electrode.
前記トランジスタは、結晶質シリコン膜と、
前記結晶質シリコン膜のチャネル形成領域と重なる領域上の、ゲート電極と、を有し、
前記ゲート電極は、前記ゲート電極と異なる層に配置された配線と、コンタクトホールを介して電気的に接続され、
前記コンタクトホールは、前記チャネル形成領域と重なる領域を有し、
前記保持容量の電極は、前記ゲート電極と共通した導電性材料を有することを特徴とする表示装置。 The pixel has a transistor and a storage capacitor,
The transistor is a crystalline silicon film,
A gate electrode on a region overlapping the channel formation region of the crystalline silicon film,
The gate electrode is electrically connected to a wire disposed in a layer different from the gate electrode through a contact hole.
The contact hole has a region overlapping the channel formation region,
The display device, wherein the electrode of the storage capacitor has a conductive material in common with the gate electrode.
前記トランジスタは、半導体膜と、
前記半導体膜のチャネル形成領域と重なる領域上の、ゲート電極と、を有し、
前記ゲート電極は、前記ゲート電極と異なる層に配置された配線と、コンタクトホールを介して電気的に接続され、
前記コンタクトホールは、前記チャネル形成領域と重なる領域を有し、
前記保持容量の電極と、前記ゲート電極とは、共にＭｏを有することを特徴とする表示装置。 The pixel has a transistor and a storage capacitor,
The transistor is a semiconductor film,
A gate electrode over a region overlapping with the channel formation region of the semiconductor film;
The gate electrode is electrically connected to a wire disposed in a layer different from the gate electrode through a contact hole.
The contact hole has a region overlapping the channel formation region,
A display device characterized in that the electrode of the storage capacitor and the gate electrode both have Mo.
前記トランジスタは、結晶質シリコン膜と、
前記結晶質シリコン膜のチャネル形成領域と重なる領域上の、ゲート電極と、を有し、
前記ゲート電極は、前記ゲート電極と異なる層に配置された配線と、コンタクトホールを介して電気的に接続され、
前記コンタクトホールは、前記チャネル形成領域と重なる領域を有し、
前記保持容量の電極と、前記ゲート電極とは、共にＭｏを有することを特徴とする表示装置。 The pixel has a transistor and a storage capacitor,
The transistor is a crystalline silicon film,
A gate electrode on a region overlapping the channel formation region of the crystalline silicon film,
The gate electrode is electrically connected to a wire disposed in a layer different from the gate electrode through a contact hole.
The contact hole has a region overlapping the channel formation region,
A display device characterized in that the electrode of the storage capacitor and the gate electrode both have Mo.
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| Application Number | Priority Date | Filing Date | Title |
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| JP2018138341A JP2018180559A (en) | 2018-07-24 | 2018-07-24 | Display device |
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| JP2017113166A Division JP6488328B2 (en) | 2017-06-08 | 2017-06-08 | Display device |
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- 2018-07-24 JP JP2018138341A patent/JP2018180559A/en not_active Withdrawn
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