JP2018171132A - Game machine - Google Patents
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Abstract
Description
本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、多様な画像演出を実行できる遊技機に関する。 The present invention relates to a gaming machine that performs a lottery process resulting from a gaming operation and executes an image effect corresponding to the lottery result, and particularly relates to a gaming machine that can execute various image effects.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、7・7・7などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。 A ball game machine such as a pachinko machine has a symbol start opening provided on the game board, a symbol display section for displaying a series of symbol variation patterns by a plurality of display symbols, and a big winning opening for opening and closing the opening and closing plate. Configured. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the display symbol is changed for a predetermined time in the symbol display section. Thereafter, when the symbol is stopped in a predetermined manner such as 7, 7, 7, etc., a big hit state is established, and the big winning opening is repeatedly opened to generate a gaming state advantageous to the player.
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を20秒前後実行し、その後、特別図柄を整列させている。 Whether or not to generate such a game state is determined by a jackpot lottery executed on the condition that a game ball has won at the symbol start opening, and the above symbol variation operation is based on this lottery result. It has become a thing. For example, when the lottery result is in a winning state, an effect operation called reach action or the like is executed for about 20 seconds, and then the special symbols are aligned.
一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。 On the other hand, a similar reach action may be executed even in the case of a lost state. In this case, the player pays close attention to the big hit state and pays close attention to the transition of the performance operation. When the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed to be in the big hit state.
ところで、この種の遊技機では、大当り抽選処理の当選確率を余り高く設定できないので、ハズレ時にも遊技者を飽きさせないよう、大当り状態が招来する確率(信頼度)を相違させた各種の予告演出を、図柄変動動作の途中で実行させている。 By the way, with this type of gaming machine, the winning probability of the big hit lottery process cannot be set too high, so various notice effects that differ in the probability (reliability) that the big hit state will be introduced to prevent the player from getting bored even in the event of a loss. Is executed during the symbol variation operation.
予告演出には、(a)風、炎、雷など不規則変化するエフェクト画像を表示画面に表示すること、(b)各種のキャラクタを各種の態様で出現させること、(c)可動物を各種の態様で機能させること、(d)通常では発生しない音声演出を実行すること、などが含まれ、これらの全部又は一部によって遊技者の期待感を刺激している。 For the notice effect, (a) an effect image that changes irregularly such as wind, flame, thunder, etc. is displayed on the display screen, (b) various characters appear in various forms, and (c) various movable objects are displayed. And (d) performing an audio production that does not normally occur, etc., and all or a part of them stimulates the player's expectation.
但し、ベテランの遊技者にとっては、これらの予告演出に対して、ややマンネリ感があり、更なる斬新な刺激が望まれるところである。ここで、上記した(a)〜(b)に加えて、表示画面の全部又は一部を変形させるなどの予告動作も考えられる。 However, for veteran players, there is a slight sense of feeling with respect to these notice effects, and further novel stimulation is desired. Here, in addition to the above-described (a) to (b), a notice operation such as changing all or part of the display screen is also conceivable.
しかし、例えば、1/30秒毎に更新させる表示画面は、その一フレームが多数の画像素材を組み合わせて構築されているところ、個々の画像素材毎に変形処理を施したのでは、画像プロセッサの処理負担が増加して、複雑な変形処理が不可能となる。 However, for example, a display screen that is updated every 1/30 seconds is constructed by combining a large number of image materials in one frame. The processing load increases and complicated deformation processing becomes impossible.
この発明は、上記の課題に鑑みてなされたものであって、更にバリエーションに富んだ斬新な画像演出を容易に実現可能な遊技機を提供することを目的とする。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a gaming machine that can easily realize a variety of novel image effects.
上記の目的を達成するため、本発明は、所定のスイッチ信号に基づいた抽選処理に対応する画像演出を表示装置で実行する遊技機であって、表示装置の一フレーム分の表示画面を特定する描画リストを生成して出力する制御プロセッサと、CGメモリに記憶された一又は複数の画像素材を、制御プロセッサから受けた描画リストに基づいて第1バッファに描画すると共に、第1バッファに描画された画像を表示装置に出力して画像演出を実現する画像プロセッサと、変形処理される可能性のある画像素材を描画するための第2バッファと、を有して構成され、所定の演出抽選の当選時に、前記制御プロセッサは、演出内容を特定するシナリオテーブルを参照して、第2バッファに描画すべき変形素材か、第1バッファに描画すべき標準素材かを特定した描画リストを生成することを特徴とする遊技機。 In order to achieve the above object, the present invention is a gaming machine that executes an image effect corresponding to a lottery process based on a predetermined switch signal on a display device, and specifies a display screen for one frame of the display device. A control processor that generates and outputs a drawing list and one or more image materials stored in the CG memory are drawn in the first buffer based on the drawing list received from the control processor, and are drawn in the first buffer. An image processor that outputs an image to a display device and realizes an image effect, and a second buffer for rendering an image material that may be subjected to a deformation process. At the time of winning, the control processor refers to the scenario table for specifying the content of the presentation, whether it is a deformation material to be drawn in the second buffer or a standard material to be drawn in the first buffer. Gaming machine and generates a drawing list that identifies.
上記した本発明の制御プロセッサは、演出内容を特定するシナリオテーブルを参照して、第2バッファに描画すべき変形素材か、第1バッファに描画すべき標準素材かを特定した描画リストを生成するので、更にバリエーションに富んだ斬新な画像演出を容易に実現することができる。 The control processor according to the present invention described above refers to the scenario table for specifying the production contents, and generates a drawing list that specifies the deformation material to be drawn in the second buffer or the standard material to be drawn in the first buffer. Therefore, it is possible to easily realize a novel image production rich in variations.
以下、実施例に基づいて本発明を詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。 Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a perspective view showing a pachinko machine GM of the present embodiment. This pachinko machine GM includes a rectangular frame-shaped wooden outer frame 1 that is detachably mounted on an island structure, and a front frame 3 that is pivotably mounted via a hinge 2 fixed to the outer frame 1. It is configured. A game board 5 is detachably attached to the front frame 3 from the front side, not from the back side, and a glass door 6 and a front plate 7 are pivotally attached to the front side so as to be openable and closable.
ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。一方、ガラス扉6の上部左右位置と下側には、全3個のスピーカが配置されている。上部に配置された2個のスピーカは、各々、左右チャネルR,Lの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。 On the outer periphery of the glass door 6, an electric lamp such as an LED lamp is arranged in a substantially C shape. On the other hand, at the upper left and right positions and the lower side of the glass door 6, all three speakers are arranged. The two speakers arranged in the upper part are each configured to output sound of the left and right channels R and L, and the lower speaker is configured to output heavy bass.
前面板7には、発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。 The front plate 7 is provided with an upper plate 8 for storing game balls for launching, and a lower plate 9 for storing game balls overflowing or extracted from the upper plate 8 and a launch handle at the lower part of the front frame 3. 10 are provided. The launch handle 10 is interlocked with the launch motor, and a game ball is launched by a striking rod that operates according to the rotation angle of the launch handle 10.
上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。 A chance button 11 is provided on the outer peripheral surface of the upper plate 8. The chance button 11 is provided at a position where it can be operated with the left hand of the player, and the player can operate the chance button 11 without releasing the right hand from the firing handle 10. The chance button 11 does not function normally, but when the game state becomes the button chance state, the built-in lamp is turned on and can be operated. The button chance state is a game state provided as necessary.
上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。 On the right side of the upper plate 8, an operation panel 12 for ball lending operation with respect to the card-type ball lending machine is provided, a frequency display unit for displaying the remaining amount of the card with a three-digit number, and a ball of game balls for a predetermined amount A ball lending switch for instructing lending and a return switch for instructing to return the card at the end of the game are provided.
図2に示すように、遊技盤5の表面には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その略中央には、中央開口HOが設けられている。そして、中央開口HOの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出には、可動演出体を使用するだけでなく、画像や音声による演出も含まれるが、何れも、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。 As shown in FIG. 2, a guide rail 13 made of a metal outer rail and an inner rail is provided on the surface of the game board 5 in an annular shape, and a central opening HO is provided at the approximate center thereof. A movable effect body (not shown) is housed in a concealed state below the central opening HO, and at the time of a movable notice effect, the movable effect body rises into an exposed state so that a predetermined reliability can be obtained. The notice effect is realized. Here, the notice effect includes not only the use of the movable effector but also the effect by image and sound, both of which are indefinitely informing that a big hit state advantageous to the player will occur. Yes, the reliability of the notice effect means the probability that a big hit state will be invited.
中央開口HOには、大型の液晶カラーディスプレイ(LCD)で構成されたメイン表示装置DS1が配置され、メイン表示装置DS1の右側には、小型の液晶カラーディスプレイで構成された可動式のサブ表示装置DS2が配置されている。メイン表示装置DS1は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置DS1は、中央部に特別図柄表示部Da〜Dcと右上部に普通図柄表示部19とを有している。そして、特別図柄表示部Da〜Dcでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Da〜Dc及びその周りでは、適宜な動画などによる予告演出が実行される。 A main display device DS1 composed of a large liquid crystal color display (LCD) is disposed in the central opening HO, and a movable sub display device composed of a small liquid crystal color display is disposed on the right side of the main display device DS1. DS2 is arranged. The main display device DS1 is a device that variably displays a specific symbol related to the big hit state and displays a background image and various characters in an animated manner. The display device DS1 has special symbol display portions Da to Dc in the center portion and a normal symbol display portion 19 in the upper right portion. In the special symbol display portions Da to Dc, a reach effect that expects a big hit state may be executed, and in the special symbol display portions Da to Dc and the surroundings, a notice effect such as an appropriate video is executed. The
サブ表示装置DS2は、通常時には、その表示画面が遊技者に見やすい角度に傾斜した静止状態で画像情報を表示している。但し、所定の予告演出時には、遊技者に見やすい角度に傾斜角度を変えながら、図示の左側に移動する共に、所定の予告動画を表示するようになっている。すなわち、実施例のサブ表示装置DS2は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。ここで、サブ表示装置DS2による予告演出は、その信頼度が高く設定されており、遊技者は、大きな期待感をもってサブ表示装置DS2の移動動作に注目することになる。 The sub display device DS2 normally displays the image information in a stationary state in which the display screen is inclined at an angle that is easy for the player to see. However, at the time of a predetermined advance notice effect, while moving to the left side of the figure while changing the tilt angle to an angle that is easy for the player to see, a predetermined advance notice video is displayed. That is, the sub display device DS2 of the embodiment functions not only as a display device but also as a movable effect body that executes a notice effect. Here, the announcement effect by the sub display device DS2 is set with high reliability, and the player pays attention to the moving operation of the sub display device DS2 with a great sense of expectation.
遊技球が落下移動する遊技領域には、第1図柄始動口15a、第2図柄始動口15b、第1大入賞口16a、第2大入賞口16b、普通入賞口17、及び、ゲート18が配設されている。これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。 In the game area in which the game ball falls and moves, the first symbol start port 15a, the second symbol start port 15b, the first big winning port 16a, the second big winning port 16b, the normal winning port 17 and the gate 18 are arranged. It is installed. Each of these winning openings 15 to 18 has a detection switch inside, and can detect the passage of a game ball.
第1図柄始動口15aの上部には、導入口INから進入した遊技球がシーソー状又はルーレット状に移動した後に、第1図柄始動口15に入賞可能に構成された演出ステージ14が配置されている。そして、第1図柄始動口15に遊技球が入賞すると、特別図柄表示部Da〜Dcの変動動作が開始されるよう構成されている。 On the upper part of the first symbol starting port 15a, there is arranged an effect stage 14 configured to be able to win a prize in the first symbol starting port 15 after the game ball entering from the introduction port IN moves in a seesaw shape or a roulette shape. Yes. And when a game ball wins the 1st symbol starting port 15, it is comprised so that the fluctuation | variation operation | movement of the special symbol display parts Da-Dc will be started.
第2図柄始動口15bは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。 The second symbol start port 15b is configured to be opened and closed by an electric tulip having a pair of left and right opening and closing claws. When the stop symbol after fluctuation of the normal symbol display unit 19 displays a winning symbol, a predetermined symbol is displayed. The opening / closing claw is opened only for a time or until a predetermined number of game balls are detected.
なお、普通図柄表示部19は、普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。 The normal symbol display unit 19 displays a normal symbol. When a game ball that has passed through the gate 18 is detected, the normal symbol fluctuates for a predetermined time and is extracted when the game ball passes through the gate 18. The stop symbol determined by the selected lottery random value is displayed and stopped.
第1大入賞口16aは、前後方向に進退するスライド盤を有して構成され、第2大入賞口16bは、下端が軸支されて前方に開放する開閉板を有して構成されている。第1大入賞口16aや第2大入賞口16bの動作は、特に限定されないが、この実施例では、第1大入賞口16aは、第1図柄始動口15aに対応し、第2大入賞口16bは、第1図柄始動口15bに対応するよう構成されている。 The first big prize opening 16a is configured with a slide board that advances and retreats in the front-rear direction, and the second big prize opening 16b is configured with an opening / closing plate that is pivotally supported at the lower end and opens forward. . The operation of the first grand prize opening 16a and the second big prize opening 16b is not particularly limited. In this embodiment, the first big prize opening 16a corresponds to the first symbol start opening 15a, and the second big prize opening 16b is comprised corresponding to the 1st symbol starting port 15b.
すなわち、第1図柄始動口15aに遊技球が入賞すると、特別図柄表示部Da〜Dcの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Da〜Dcに整列すると、第1大当りたる特別遊技が開始され、第1大入賞口16aのスライド盤が、前方に開放されて遊技球の入賞が容易化される。 That is, when a game ball is won at the first symbol start opening 15a, the changing operation of the special symbol display portions Da to Dc is started. After that, when the predetermined big hit symbol is aligned with the special symbol display portions Da to Dc, the first big hit A special game is started, and the slide board of the first big winning opening 16a is opened forward to facilitate the winning of a game ball.
一方、第2図柄始動口15bへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Da〜Dcに整列すると、第2大当りたる特別遊技が開始され、第2大入賞口16bの開閉板が開放されて遊技球の入賞が容易化される。特別遊技(大当り状態)の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。 On the other hand, when a predetermined big hit symbol is aligned with the special symbol display portions Da to Dc as a result of the fluctuating motion started by winning the game ball in the second symbol start opening 15b, a special game corresponding to the second big hit is started, The open / close plate of the two major winning openings 16b is opened to facilitate the winning of game balls. The game value of the special game (hit state) varies according to the jackpot symbols to be arranged, etc., which game value is given based on the lottery result according to the winning timing of the game ball in advance It is determined.
典型的な大当り状態では、大入賞口16の開閉板が開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば15回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態(確変状態)となるという特典が付与される。 In a typical big hit state, the opening / closing plate closes when a predetermined time elapses after the opening / closing plate of the big winning opening 16 is opened or when a predetermined number (for example, 10) of game balls wins. Such an operation is continued up to 15 times, for example, and is controlled in a state advantageous to the player. In addition, when the stop symbol after the change of the special symbol display parts Da to Dc is a specific symbol among the special symbols, there is a privilege that the game after the end of the special game becomes a high probability state (probability variation state). Is granted.
図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図であり、図4はその一部を詳細に図示したものである。図3に示す通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧や、電源異常信号ABN1、ABN2やシステムリセット信号(電源リセット信号)SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出などを実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて2つの表示装置DS1,DS2を駆動する画像制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。 FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine GM that realizes the above-described operations, and FIG. 4 shows a part of it in detail. As shown in FIG. 3, the pachinko machine GM receives 24V AC and outputs various DC voltages, power supply abnormality signals ABN1, ABN2, a system reset signal (power reset signal) SYS, and the like, and a game control operation. A main control board 21 that centrally handles the sound, an effect control board 22 that executes a lamp effect and a sound effect based on a control command CMD received from the main control board 21, and a control command CMD received from the effect control board 22 The image control board 23 that drives the two display devices DS1 and DS2 based on 'and the payout control board 24 that controls the payout motor M based on the control command CMD "received from the main control board 21 to pay out the game ball. And a launch control board 25 that launches a game ball in response to the player's operation.
図示の通り、主制御基板21が出力する制御コマンドCMDは、演出制御基板22に伝送される。また、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板32を経由して、払出制御基板24に伝送される。 As illustrated, the control command CMD output from the main control board 21 is transmitted to the effect control board 22. The control command CMD ″ output from the main control board 21 is transmitted to the payout control board 24 via the main board relay board 32.
制御コマンドCMD,CMD’,CMD”は、何れも16ビット長であるが、主制御基板21や払出制御基板24が関係する制御コマンドは、8ビット長毎に2回に分けてパラレル送信されている。一方、演出制御基板22から画像制御基板23に伝送される制御コマンドCMD’は、16ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。 The control commands CMD, CMD ′, and CMD ”are all 16 bits long, but the control commands related to the main control board 21 and the payout control board 24 are transmitted in parallel every two 8 bits. On the other hand, the control command CMD ′ transmitted from the effect control board 22 to the image control board 23 is transmitted in parallel with a 16-bit length. Even when such control commands are continuously transmitted and received, the processing can be completed quickly, and other control operations are not hindered.
図示の通り、本実施例では、画像制御基板23及び演出制御基板22からアクセス可能な液晶インタフェイス基板28が設けられている。そして、液晶インタフェイス基板28は、現在時刻を計時可能な時計回路(リアルタイムクロック)RTCと、遊技実績情報を記憶するメモリ素子(Static Random Access Memory )SRAMが搭載されている。 As shown in the figure, in this embodiment, a liquid crystal interface board 28 accessible from the image control board 23 and the effect control board 22 is provided. The liquid crystal interface board 28 is equipped with a clock circuit (real time clock) RTC capable of measuring the current time and a memory element (Static Random Access Memory) SRAM for storing game performance information.
また、本実施例では、画像制御基板23は、LVDS受信回路などを搭載した液晶インタフェイス基板28を経由して、メイン表示装置DS1とサブ表示装置DS2を駆動している。ここで、液晶インタフェイス基板28と、画像制御基板23とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。同様に、演出制御基板23と液晶インタフェイス基板28についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。 In this embodiment, the image control board 23 drives the main display device DS1 and the sub display device DS2 via the liquid crystal interface board 28 on which an LVDS receiving circuit and the like are mounted. Here, the liquid crystal interface board 28 and the image control board 23 are directly connected to the male connector and the female connector without going through a wiring cable. Similarly, for the effect control board 23 and the liquid crystal interface board 28, the male connector and the female connector are directly connected without going through the wiring cable. Therefore, even if the circuit configuration of each electronic circuit is complicated and sophisticated, the storage space of the entire board can be minimized, and noise resistance can be improved by minimizing the connection lines.
これら主制御基板21、演出制御基板22、画像制御基板23、及び払出制御基板24には、ワンチップマイコンなどのコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24と液晶インタフェイス基板28に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22、画像制御部23、及び払出制御部24と言うことがある。なお、主制御部21に対して、演出制御部22、画像制御部23、及び払出制御部24の全部又は一部がサブ制御部となる。 A computer circuit such as a one-chip microcomputer is mounted on each of the main control board 21, the effect control board 22, the image control board 23, and the payout control board 24. Therefore, the control board 21 to 24 and the circuit mounted on the liquid crystal interface board 28 and the operations realized by the circuit are collectively referred to as a function. 22, image control unit 23, and payout control unit 24. Note that, with respect to the main control unit 21, all or part of the effect control unit 22, the image control unit 23, and the payout control unit 24 become sub-control units.
このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。 This pachinko machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the game board 5. The frame side member GM1 includes a front frame 3 on which a glass door 6 and a front plate 7 are pivotally attached, and a wooden outer frame 1 on the outside thereof. Is fixedly installed. On the other hand, the board side member GM2 is replaced in response to the model change, and a new board side member GM2 is attached to the frame side member GM1 instead of the original board side member. All except the frame side member 1 is the panel side member GM2.
図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板35とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DS1,DS2やその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。 As shown in the broken line frame in FIG. 3, the frame-side member GM1 includes a power supply board 20, a payout control board 24, a launch control board 25, and a frame relay board 35. Each is fixed in place on the front frame 3. On the other hand, a main control board 21, an effect control board 22, and an image control board 23 are fixed to the back of the game board 5 together with the display devices DS1 and DS2 and other circuit boards. And the frame side member GM1 and the board | substrate side member GM2 are electrically connected by the connection connectors C1-C4 concentratedly arranged in one place.
電源基板20は、接続コネクタC2を通して、主基板中継基板32に接続され、接続コネクタC3を通して、電源中継基板33に接続されている。電源基板20には、交流電源の投入と遮断とを監視する電源監視部MNTが設けられている。電源監視部MNTは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号SYSをLレベルに維持した後に、これをHレベルに遷移させる。 The power supply board 20 is connected to the main board relay board 32 through the connection connector C2, and is connected to the power supply relay board 33 through the connection connector C3. The power supply board 20 is provided with a power supply monitoring unit MNT that monitors whether AC power is turned on or off. When power supply monitoring unit MNT detects that AC power is turned on, it maintains system reset signal SYS at L level for a predetermined time, and then transitions it to H level.
また、電源監視部MNTは、交流電源の遮断を検知すると、電源異常信号ABN1,ABN2を、直ちにLレベルに遷移させる。電源異常信号ABN1,ABN2は、電源投入後に速やかにHレベルとなる。 Further, when power supply monitoring unit MNT detects the interruption of the AC power supply, power supply abnormality signals ABN1 and ABN2 are immediately shifted to the L level. The power supply abnormality signals ABN1 and ABN2 quickly become H level after the power is turned on.
ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入(通常は電源スイッチのON)を検知してHレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Hレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号SYSがCPUをリセットすることはない。なお、電源異常信号ABN1,ABN2は、交流電源の瞬停状態でも出力される。 Incidentally, the system reset signal of this embodiment is generated by a DC power supply based on an AC power supply. For this reason, after detecting the turning-on of the AC power supply (usually turning on the power switch) and increasing it to the H level, the H level is maintained unless the DC power supply voltage drops to an abnormal level. Therefore, even if the AC power supply is in an instantaneous power interruption state while the DC power supply voltage is maintained, the system reset signal SYS does not reset the CPU. The power supply abnormality signals ABN1 and ABN2 are also output even when the AC power supply is instantaneously stopped.
主基板中継基板32は、電源基板20から出力される電源異常信号ABN1、バックアップ電源BAK、及びDC5V,DC12V,DC32Vを、そのまま主制御部21に出力している。一方、電源中継基板33は、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出制御部22に出力している。そして、演出制御部22は、受けたシステムリセット信号SYSを、そのまま画像制御部23に出力している。 The main board relay board 32 outputs the power abnormality signal ABN1, the backup power supply BAK, and DC5V, DC12V, and DC32V output from the power board 20 to the main control unit 21 as they are. On the other hand, the power supply relay board 33 outputs the system reset signal SYS received from the power supply board 20 and the AC and DC power supply voltages to the effect control unit 22 as they are. Then, the effect control unit 22 outputs the received system reset signal SYS to the image control unit 23 as it is.
一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の電源異常信号ABN2や、バックアップ電源BAKを、その他の電源電圧と共に直接的に受けている。 On the other hand, the payout control board 24 is directly connected to the power supply board 20 without going through the relay board, and directly receives the same power abnormality signal ABN2 and backup power supply BAK as the main control unit 21 receives together with other power supply voltages. Is receiving.
電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部22のワンチップマイコン40と画像制御部23の内蔵CPU回路は、その他の回路素子やVDPを含む内部回路と共に電源リセットされるようになっている。 The system reset signal SYS output from the power supply board 20 is a power supply reset signal indicating that the AC power supply 24V is turned on to the power supply board 20, and the one-chip microcomputer 40 and the image control section of the effect control unit 22 by this power supply reset signal. The built-in CPU circuit 23 is reset with a power supply together with other circuit elements and internal circuits including VDP.
但し、このシステムリセット信号SYSは、主制御部21と払出制御部24には、供給されておらず、各々の回路基板21,24のリセット回路RSTにおいて電源リセット信号(CPUリセット信号)が生成されている。そのため、例えば、接続コネクタC2がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部21や払出制御部24のCPUが異常リセットされるおそれはない。演出制御部22と画像制御部23は、主制御部21からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板20から出力されるシステムリセット信号SYSを利用している。 However, the system reset signal SYS is not supplied to the main control unit 21 and the payout control unit 24, and a power reset signal (CPU reset signal) is generated in the reset circuit RST of each of the circuit boards 21 and 24. ing. Therefore, for example, even if the connection connector C2 is rattled or noise is superimposed on the wiring cable, there is no possibility that the CPU of the main control unit 21 or the payout control unit 24 is abnormally reset. The effect control unit 22 and the image control unit 23 execute the effect operation in a dependent manner based on the control command from the main control unit 21, so that the output from the power supply board 20 is avoided in order to avoid complication of the circuit configuration. The system reset signal SYS is used.
主制御部21や払出制御部24に設けられたリセット回路RSTは、各々ウォッチドッグタイマを内蔵しており、各制御部21,24のCPUから、定時的なクリアパルスを受けない限り、各CPUは強制的にリセットされる。 The reset circuits RST provided in the main control unit 21 and the payout control unit 24 each have a built-in watchdog timer, and each CPU is provided unless a regular clear pulse is received from the CPU of each control unit 21, 24. Is forcibly reset.
また、この実施例では、RAMクリア信号CLRは、主制御部21で生成されて主制御部21と払出制御部24のワンチップマイコンに伝送されている。ここで、RAMクリア信号CLRは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。 In this embodiment, the RAM clear signal CLR is generated by the main control unit 21 and transmitted to the one-chip microcomputer of the main control unit 21 and the payout control unit 24. Here, the RAM clear signal CLR is a signal for deciding whether or not to initialize all the areas of the built-in RAM of the one-chip microcomputer of each control unit 21 and 24. It has a value corresponding to the / OFF state.
主制御部21及び払出制御部24は、電源基板20から電源異常信号ABN1,ABN2を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源BAKは、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部24は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。 The main control unit 21 and the payout control unit 24 receive the power supply abnormality signals ABN1 and ABN2 from the power supply board 20 to start necessary end processing prior to a power failure or business end. The backup power supply BAK is a DC5V DC power source that retains data in the RAM of the one-chip microcomputer of the main control unit 21 and the payout control unit 24 even after the AC power supply 24V is shut off due to business termination or power failure. Therefore, the main control unit 21 and the payout control unit 24 can resume the game operation before power-off after power-on (power backup function). This pachinko machine is designed to retain the stored contents of the RAM of each one-chip microcomputer for at least several days.
図3に示す通り、主制御部21は、主基板中継基板32を経由して、払出制御部24に制御コマンドCMD”を送信する一方、払出制御部24からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONや、動作開始信号BGNを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号BGNは、電源投入後、払出制御部24の初期動作が完了したことを主制御部21に通知する信号である。 As shown in FIG. 3, the main control unit 21 transmits a control command CMD ″ to the payout control unit 24 via the main board relay board 32, while the payout control unit 24 indicates a game ball payout operation. A prize ball counting signal, a status signal CON relating to an abnormality in the payout operation, and an operation start signal BGN are received, and the status signal CON includes, for example, a replenishment signal, a payout shortage error signal, and a lower plate full signal. The operation start signal BGN is a signal for notifying the main control unit 21 that the initial operation of the payout control unit 24 has been completed after the power is turned on.
また、主制御部21は、遊技盤中継基板31を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部21から配電された電源電圧VB(12V)で動作するよう構成されている。また、図柄始動口15への入賞状態などを示す各スイッチ信号は、電源電圧VB(12V)と電源電圧Vcc(5V)とで動作するインタフェイスICで、TTLレベル又はCMOSレベルのスイッチ信号に変換された上で、主制御部21に伝送される。 The main control unit 21 is connected to each game component of the game board 5 via the game board relay board 31. And while receiving the switch signal of the detection switch built in each winning opening 16-18 on a game board, solenoids, such as an electric tulip, are driven. The solenoids and the detection switch are configured to operate with the power supply voltage VB (12 V) distributed from the main control unit 21. Each switch signal indicating a winning state to the symbol start opening 15 is converted to a TTL level or CMOS level switch signal by an interface IC that operates with the power supply voltage VB (12 V) and the power supply voltage Vcc (5 V). And then transmitted to the main control unit 21.
先に説明した通り、演出制御基板22と画像制御基板23と液晶インタフェイス基板28とはコネクタ連結によって一体化されており、演出制御部22は、電源中継基板33を経由して、電源基板20から各レベルの直流電圧(5V,12V,32V)と、システムリセット信号SYSを受けている(図3及び図4参照)。 As described above, the effect control board 22, the image control board 23, and the liquid crystal interface board 28 are integrated by connector connection, and the effect control unit 22 is connected to the power supply board 20 via the power relay board 33. The DC voltage (5V, 12V, 32V) at each level and the system reset signal SYS are received (see FIGS. 3 and 4).
また、演出制御部22は、主制御部21から制御コマンドCMDとストローブ信号STBとを受けている。そして、演出制御部22は、ランプ駆動基板36及びランプ駆動基板29やモータランプ駆動基板30に搭載されたドライバICに、ランプ駆動信号SDATAを、クロック信号CKに同期してシリアル伝送することで、多数のLEDランプや電飾ランプで構成されたランプ群を駆動して、制御コマンドCMDに基づくランプ演出を実現している。 The effect control unit 22 receives a control command CMD and a strobe signal STB from the main control unit 21. Then, the effect control unit 22 serially transmits the lamp drive signal SDATA to the driver ICs mounted on the lamp drive board 36, the lamp drive board 29, and the motor lamp drive board 30 in synchronization with the clock signal CK. A lamp group composed of a large number of LED lamps and electric lamps is driven to realize a lamp effect based on the control command CMD.
本実施例の場合、ランプ演出は、三系統のランプ群CH0〜CH2によって実行されており、ランプ駆動基板36は、枠中継基板34,35を経由して、CH0のランプ駆動信号SDATA0を、クロック信号CK0に同期して受けている(クロック同期式シリアル通信)。なお、シリアル信号として伝送される一連のランプ駆動信号SDATA0は、動作制御信号ENABLE0がアクティブレベルに変化したタイミングで、ドライバICからランプ群CH0に出力されることで一斉に点灯状態が更新される。 In the case of this embodiment, the lamp effect is executed by the three lamp groups CH0 to CH2, and the lamp driving board 36 receives the CH0 lamp driving signal SDATA0 via the frame relay boards 34 and 35 as a clock. It is received in synchronization with the signal CK0 (clock synchronous serial communication). Note that a series of lamp drive signals SDATA0 transmitted as serial signals are output from the driver IC to the lamp group CH0 at the timing when the operation control signal ENABLE0 changes to the active level, so that the lighting state is updated all at once.
以上の点は、ランプ駆動基板29についても同様であり、ランプ駆動基板29のドライバICは、ランプ群CH1のランプ駆動信号SDATA1を、クロック信号CK1に同期して受け、動作制御信号ENABLE1がアクティブレベルに変化したタイミングで、ランプ群CH1の点灯状態を一斉に更新している。 The same applies to the lamp drive board 29. The driver IC of the lamp drive board 29 receives the lamp drive signal SDATA1 of the lamp group CH1 in synchronization with the clock signal CK1, and the operation control signal ENABLE1 is at the active level. The lighting state of the lamp group CH1 is updated all at the same time.
一方、モータランプ駆動基板30に搭載されたドライバICは、クロック同期式で伝送されるランプ駆動信号を受けてランプ群CH2を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群M1〜Mnを駆動している。なお、ランプ駆動信号とモータ駆動信号は、一連のシリアル信号SDATA2であって、クロック信号CK1に同期してシリアル伝送され、これを受けたドライバICは、動作制御信号ENABLE2がアクティブレベルに変化するタイミングで、ランプ群CH2やモータ群M1〜Mnの駆動状態を更新する。 On the other hand, the driver IC mounted on the motor lamp driving board 30 receives the lamp driving signal transmitted in a clock synchronous manner to drive the lamp group CH2, and receives the motor driving signal transmitted in a clock synchronous manner, The effect motor groups M1 to Mn composed of a plurality of stepping motors are driven. The lamp driving signal and the motor driving signal are a series of serial signals SDATA2, which are serially transmitted in synchronization with the clock signal CK1, and the driver IC that receives the signals transmits the timing at which the operation control signal ENABLE2 changes to the active level. Thus, the driving states of the lamp group CH2 and the motor groups M1 to Mn are updated.
また、演出制御部22は、画像制御部23に対して、制御コマンドCMD’及びストローブ信号STB’と、電源基板20から受けたシステムリセット信号SYSと、2種類の直流電圧(12V,5V)とを出力している。そして、画像制御部23では、制御コマンドCMD’に基づいて表示装置DS1,DS2を駆動して各種の画像演出を実行している。 In addition, the effect control unit 22 sends a control command CMD ′ and a strobe signal STB ′ to the image control unit 23, a system reset signal SYS received from the power supply board 20, and two types of DC voltages (12V, 5V). Is output. The image control unit 23 drives the display devices DS1 and DS2 based on the control command CMD 'to execute various image effects.
図3及び図4に示す通り、画像制御部23は、汎用ワンチップマイコンと同等の内部構成を有する内蔵CPU回路(画像演出制御装置)51と、VDP(Video Display Processor )52と、を内蔵した複合チップ50を中心に構成されている。また、内蔵CPUの制御プログラムを記憶する制御メモリ(PROM)53と、大量のデータを高速にアクセス可能なDRAM(Dynamic Random Access Memory)54と、画像制御に必要な大量のCGデータを記憶するCGROM55とが搭載されている。 As shown in FIGS. 3 and 4, the image control unit 23 includes a built-in CPU circuit (image effect control device) 51 having an internal configuration equivalent to that of a general-purpose one-chip microcomputer, and a VDP (Video Display Processor) 52. The composite chip 50 is mainly configured. In addition, a control memory (PROM) 53 that stores a control program for the built-in CPU, a DRAM (Dynamic Random Access Memory) 54 that can access a large amount of data at a high speed, and a CGROM 55 that stores a large amount of CG data necessary for image control. And are installed.
そして、CGROM55から読み出したCGデータに基づいてVDP52がフレームバッファFB(図6)に生成した画像データは、第1と第2のLVDS(低電圧差動伝送Low voltage differential signaling)信号として、液晶インタフェイス基板28を経由して、メイン表示装置DS1とサブ表示装置DS2に伝送される。 The image data generated by the VDP 52 in the frame buffer FB (FIG. 6) based on the CG data read from the CGROM 55 is the liquid crystal interface as first and second LVDS (low voltage differential transmission) signals. The data is transmitted to the main display device DS1 and the sub display device DS2 via the face substrate 28.
なお、表示装置DS1には、LVDS信号をRGB信号に変換するLVDS受信部が内蔵されており、表示装置DS1は、液晶インタフェイス基板28から5対のLVDS信号と、LEDバックライト電源を含む直流電源電圧とを受けて駆動されている。一方、サブ表示装置DS1は、液晶インタフェイス基板28のLVDS受信部で変換されたデジタルRGB信号と、LEDバックライト電源を含む直流電源電圧とを受けて駆動されている。 The display device DS1 has a built-in LVDS receiver that converts LVDS signals into RGB signals. The display device DS1 includes five pairs of LVDS signals from the liquid crystal interface substrate 28 and a direct current including an LED backlight power source. It is driven by receiving power supply voltage. On the other hand, the sub display device DS1 is driven by receiving the digital RGB signal converted by the LVDS receiver of the liquid crystal interface board 28 and the DC power supply voltage including the LED backlight power supply.
VDP52の描画動作は、内蔵CPU回路51が生成し、VDP52に伝送されるディスプレイリストに基づいて実行される。図11は、画像が不自然に変形される変形予告演出(具体的には傾斜予告演出)を示しており、内蔵CPU回路51からVDP52に伝送されるディスプレイリストに基づいて、メイン表示装置DS1で実行される。 The drawing operation of the VDP 52 is executed based on the display list generated by the built-in CPU circuit 51 and transmitted to the VDP 52. FIG. 11 shows a deformation notice effect (specifically, a tilt notice effect) in which the image is unnaturally deformed. The main display device DS1 uses the display list transmitted from the built-in CPU circuit 51 to the VDP 52. Executed.
この傾斜予告演出(変形予告演出の一種)では、それまで正常に表示されていた表示画面が、突如、左に20度程度傾斜することで、遊技者に対して、大当り状態の招来を示唆している。図11(a)と図11(b)を比較すると明らかな通り、この実施例では、傾斜予告演出中は、表示装置の画面フレームの内側にも、実際の画面フレームと区別困難な画像枠が出現するよう構成されており、この画像枠が内部の画像と共に傾斜することで、遊技者に強いインパクトを与えている。 In this tilt notice effect (a type of deformation notice effect), the display screen that was normally displayed until then suddenly tilted about 20 degrees to the left, suggesting that the player is in a big hit state. ing. As is apparent from a comparison between FIG. 11A and FIG. 11B, in this embodiment, during the tilt notice effect, an image frame that is difficult to distinguish from the actual screen frame is also inside the screen frame of the display device. It is configured to appear, and this image frame is inclined together with the internal image, thereby giving a strong impact to the player.
具体的に説明すると、図示の実施例では、表示画面の最下部は、「暗水底」などの文字を不気味に含んだ画像枠が描かれており、表示画面の右側には、実際の画面フレームと区別困難な画像枠が描かれている。 Specifically, in the illustrated embodiment, the bottom of the display screen is drawn with an image frame that includes characters such as “dark water bottom” and the actual screen frame is displayed on the right side of the display screen. An image frame that is difficult to distinguish is drawn.
そして、傾斜予告演出が開始されると、その予告演出の信頼度に応じて、その後の発展態様が異なり、信頼度が高い場合には、例えば、図11(c)や図11(d)に示すように、画像枠が傾斜した状態のまま、不気味な演出が更に深化する。 Then, when the tilt notice effect is started, the subsequent development mode differs depending on the reliability of the notice effect, and when the reliability is high, for example, in FIG. 11 (c) and FIG. 11 (d). As shown, the spooky effect is further deepened while the image frame is tilted.
図11に示す通り、迫力ある画像演出を実行するには、多数の画像素材が必要であり、これらを個々的に変形させるのでは、VDPの演算処理が煩雑化し、複雑な変形処理が不可能となる。また、全ての画像素材を均一に変形させるのは、必ずしも適切でない。 As shown in FIG. 11, in order to execute powerful image effects, a large number of image materials are required, and if these are individually deformed, VDP calculation processing becomes complicated and complicated deformation processing is impossible. It becomes. Moreover, it is not always appropriate to uniformly deform all image materials.
そこで、本実施例では、フレームバッファFBとは別に補助バッファSUBを確保し、変形処理の可能性がある画像素材については、先ずは、補助バッファSUBに展開配置して演出画像を生成している。一方、変形処理の可能性がない画像素材については、通常通り、フレームバッファFBに展開配置して基本画像を生成している。 Therefore, in the present embodiment, an auxiliary buffer SUB is secured separately from the frame buffer FB, and for an image material that may be deformed, first, an effect image is generated by deploying and arranging in the auxiliary buffer SUB. . On the other hand, for the image material that has no possibility of deformation processing, a basic image is generated by being deployed and arranged in the frame buffer FB as usual.
そして、ディスプレイリストが指定する重ね書きタイミングに達すると、補助バッファSUBの演出画像を、フレームバッファFBの基本画像に重ね書きしている。このとき、ディスプレイリストには、重ね書き態様が指示されており、例えば、ディスプレイリストに、左20度の傾斜変形の指示があれば、傾斜変形された演出画像が基本画像に重ね書きされることで、フレームバッファFBには、図11(b)の画像が構築される。一方、傾斜変形の指示がなければ、補助バッファSUBの演出画像がそのまま重ね書きされることで、フレームバッファには、図11(a)の画像が構築されることになる。なお、傾斜変形の指示を与えるか否かは、傾斜予告演出を実行するか否かの演出抽選の抽選結果に基づいて決定されている。 When the overwriting timing specified by the display list is reached, the effect image in the auxiliary buffer SUB is overwritten on the basic image in the frame buffer FB. At this time, an overwriting mode is instructed in the display list. For example, if the display list has an instruction to tilt and tilt 20 degrees to the left, the tilt-deformed effect image is overwritten on the basic image. Thus, the image of FIG. 11B is constructed in the frame buffer FB. On the other hand, if there is no instruction for tilt deformation, the effect image in the auxiliary buffer SUB is directly overwritten, and the image in FIG. 11A is constructed in the frame buffer. Whether or not to give an instruction for tilt deformation is determined based on the lottery result of the effect lottery whether or not to execute the tilt notice effect.
これらの点の詳細は、図8〜図10に基づいて後述するとして、続いて、図4に戻って、演出制御部22の構成を説明する。図4に示す通り、演出制御部22は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン40(演出制御CPU40)と、演出制御CPU40の制御プログラムや各種の演出データENを記憶する制御メモリ(flash memory)41と、内蔵レジスタRG0〜RGnに設定される演出制御CPU40の指示に基づいて音声信号を再生して出力する音声プロセッサ42と、再生される音声信号の元データである圧縮音声データなどを記憶する音声メモリ43と、音声プロセッサ42から出力される音声信号を受けるデジタルアンプ46と、を備えて構成されている。 The details of these points will be described later with reference to FIGS. 8 to 10, and then, with reference to FIG. 4 again, the configuration of the effect control unit 22 will be described. As shown in FIG. 4, the effect control unit 22 includes a one-chip microcomputer 40 (effect control CPU 40) that executes processing such as voice effect / lamp effect / notice effect / data transfer by effect movable body, and a control program for the effect control CPU 40. And a control memory (flash memory) 41 for storing various production data EN, and an audio processor 42 for reproducing and outputting an audio signal based on instructions from the production control CPU 40 set in the built-in registers RG0 to RGn. And an audio memory 43 that stores compressed audio data that is the original data of the audio signal, and a digital amplifier 46 that receives the audio signal output from the audio processor 42.
本実施例の場合、制御メモリ41に記憶されている演出データENには、ランプ演出や音声演出の演出進行を管理する演出シナリオ(シナリオデータ)と、LEDの点滅態様を決定するランプ駆動データと、モータの回転態様を決定するモータ駆動データと、が含まれている。なお、ランプ駆動データやモータ駆動データは、1ビットずつ時間順次に出力されることで、ランプ駆動シリアル信号やモータ駆動シリアル信号となる。 In the case of the present embodiment, the effect data EN stored in the control memory 41 includes effect scenarios (scenario data) for managing the effect progress of the lamp effect and the sound effect, and lamp drive data for determining the blinking mode of the LED. And motor driving data for determining the rotation mode of the motor. The lamp driving data and the motor driving data are sequentially output bit by bit to become a lamp driving serial signal and a motor driving serial signal.
ワンチップマイコン40には、複数のシリアル入出力ポートSIOと、複数のパラレル入出力ポートPIOとが内蔵されている。ここで、シリアル入出力ポートSIOには、CHiのランプ駆動信号又はモータ駆動信号SDATAiをクロック信号CKiに同期して出力するシリアル出力ポートSoiと、モータ群M1〜Mnの原点センサ信号(シリアル信号)をクロック信号CK3に同期して受けるシリアルポートSiとが含まれている。なお、i=0〜2であって、三系統のランプ群CH0〜CH2や、CH2のランプ群と共に駆動されるモータ群M1〜Mnに対応している。 The one-chip microcomputer 40 includes a plurality of serial input / output ports SIO and a plurality of parallel input / output ports PIO. The serial input / output port SIO includes a serial output port Soi that outputs a lamp driving signal of CHi or a motor driving signal SDATAi in synchronization with the clock signal CKi, and origin sensor signals (serial signals) of the motor groups M1 to Mn. And a serial port Si that receives the signal in synchronization with the clock signal CK3. Note that i = 0 to 2, and corresponds to the three groups of lamp groups CH0 to CH2 and the motor groups M1 to Mn driven together with the lamp groups of CH2.
一方、パラレル入出力ポートPIOは、出力ポートPo,Po’と入力ポートPiに区分され、入力ポートPiには、主制御部21からの制御コマンドCMD及びストローブ信号STBが入力される。一方、出力ポートPo’からは動作制御信号ENABLE0〜ENABLE2が出力され、出力ポートPoからは、制御コマンドCMD’及びストローブ信号STB’が出力されるよう構成されている。詳細には、主制御基板21から出力された制御コマンドCMD及びストローブ信号(割込み信号)STBが、バッファ44において、ワンチップマイコン40の電源電圧3.3Vに対応する論理レベルに降圧された後、入力ポートPiに8ビット単位で二回に分けて供給される。また、割込み信号STBは、演出制御CPU40の割込み端子に供給され、受信割込み処理によって、演出制御部22は、制御コマンドCMDを取得するよう構成されている。 On the other hand, the parallel input / output port PIO is divided into output ports Po and Po 'and an input port Pi. A control command CMD and a strobe signal STB from the main control unit 21 are input to the input port Pi. On the other hand, operation control signals ENABLE0 to ENABLE2 are output from the output port Po ', and a control command CMD' and a strobe signal STB 'are output from the output port Po. Specifically, after the control command CMD and the strobe signal (interrupt signal) STB output from the main control board 21 are stepped down to a logic level corresponding to the power supply voltage 3.3 V of the one-chip microcomputer 40 in the buffer 44, It is supplied to the input port Pi in two in 8 bit units. The interrupt signal STB is supplied to the interrupt terminal of the effect control CPU 40, and the effect control unit 22 is configured to acquire the control command CMD by the reception interrupt process.
演出制御部22が取得する制御コマンドCMDには、(1)異常報知その他の報知用制御コマンドなどの他に、(2)図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド(変動パターンコマンド)や、図柄種別を指定する制御コマンド(図柄指定コマンド)が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。 The control command CMD acquired by the effect control unit 22 includes (1) an abnormality notification and other notification control commands, and (2) a control command for specifying an outline of various effect operations resulting from winning at the symbol start opening. (Variation pattern command) and a control command (symbol designation command) for designating a symbol type are included. Here, the outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end and the result of winning or failing in the jackpot lottery.
また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報(15R確変、2R確変、15R通常、2R通常など)を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。 In addition, the symbol designating command includes information for identifying information on the jackpot type (15R probability variation, 2R probability variation, 15R normal, 2R normal, etc.) in the case of a jackpot according to the result of the jackpot lottery. In some cases, information for identifying a loss is included. The outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end, and the result of success or failure in the big hit lottery. In addition to these, the change pattern command including the presence or absence of the reach effect or the notice effect may be specified, but even in this case, the specific content of the effect content is not specified.
そのため、演出制御部22では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、LED群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部23に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドCMD’を出力する。 Therefore, when the effect control unit 22 acquires the variation pattern command, the effect lottery is subsequently performed, and the effect outline specified by the acquired variation pattern command is further specified. For example, the specific contents of the reach effect and the notice effect are determined. Then, in accordance with the determined specific game content, a lamp effect by blinking the LED group and a sound effect preparation operation by the speaker are performed, and the image control unit 23 is synchronized with the effect operation by the lamp and the speaker. The control command CMD ′ relating to the performed image effect is output.
このような演出動作に同期した画像演出を実現するため、演出制御部22は、出力ポートPoを通して、画像制御部23に対するストローブ信号(割込み信号)STB’と共に、16ビット長の制御コマンドCMD’を出力している。なお、演出制御部22は、図柄指定コマンドや、異常報知用制御コマンドや、その他の制御コマンドを受信した場合は、その8ビット単位の制御コマンドを、16ビット長に纏めた状態で、割込み信号STB’と共に画像制御部23に向けて出力している。 In order to realize an image effect synchronized with such an effect operation, the effect control unit 22 sends a 16-bit control command CMD ′ along with a strobe signal (interrupt signal) STB ′ to the image control unit 23 through the output port Po. Output. In addition, when receiving the symbol designation command, the abnormality notification control command, and other control commands, the effect control unit 22 collects the 8-bit unit control commands in a 16-bit length, It is output to the image control unit 23 together with STB ′.
なお、図4の左側に示す通り、本実施例では、演出制御CPU40のデータバスとアドレスバスは、液晶インタフェイス基板28にも及んでいる。説明の便宜上、図4の左側に、この関係を図示しているが、時計回路RTCは、演出制御CPU40のアドレスバスの下位4ビットと、データバスの下位4ビットとでCPUに接続されており、任意にアクセス可能に構成されている。また、遊技実績情報を記憶するメモリ素子SRAMは、演出制御CPU40のアドレスバスの16ビットと、データバスの下位16ビットとで、演出制御CPU40のランダムアクセスを可能にしている。 As shown on the left side of FIG. 4, in this embodiment, the data bus and the address bus of the effect control CPU 40 extend to the liquid crystal interface board 28. For convenience of explanation, this relationship is illustrated on the left side of FIG. 4, but the clock circuit RTC is connected to the CPU by the lower 4 bits of the address bus of the effect control CPU 40 and the lower 4 bits of the data bus. Arbitrarily accessible. In addition, the memory element SRAM for storing game performance information enables the effect control CPU 40 to randomly access the 16 bits of the address bus of the effect control CPU 40 and the lower 16 bits of the data bus.
時計回路RTCは、現在年月日や現在時刻を計時する時計IC(リアルタイムクロック)であり、メモリ素子SRAMと共に、演出制御基板22から受ける電源電圧で充電される二次電池BTで永続的に動作している。すなわち、遊技機に電源が投入されている状態で、二次電池BTが充電される一方、遊技機の電源が遮断された後は、充電状態の二次電池BTに基づいて、時計回路RTCの計時動作が継続され、演出データも永続的に記憶保持される(バックアップ動作)。 The clock circuit RTC is a clock IC (real-time clock) that measures the current date and time, and operates permanently with the secondary battery BT charged with the power supply voltage received from the effect control board 22 together with the memory element SRAM. doing. In other words, the secondary battery BT is charged while the gaming machine is powered on, and after the gaming machine is powered off, the clock circuit RTC is charged based on the charged secondary battery BT. Timekeeping operation is continued, and production data is also permanently stored (backup operation).
続いて、画像制御部23について図5〜図7を参照しつつ詳細に説明する。先ず、図5(a)は、画像制御部23を構成する複合チップ50について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ50には、内蔵CPU回路51とVDP回路52とが内蔵されている。そして、内蔵CPU回路51とVDP回路52とは、互いの送受信データを中継するCPUIF回路56を通して接続されると共に、VDP回路52から内蔵CPU回路51に対して、Vブランク割込み信号(VBLANK)が供給されるようになっている。 Next, the image control unit 23 will be described in detail with reference to FIGS. First, FIG. 5A is a circuit block diagram illustrating the composite chip 50 constituting the image control unit 23 including related circuit elements. As illustrated, the composite chip 50 of the embodiment includes a built-in CPU circuit 51 and a VDP circuit 52. The built-in CPU circuit 51 and the VDP circuit 52 are connected through a CPUIF circuit 56 that relays mutual transmission / reception data, and a V blank interrupt signal (VBLANK) is supplied from the VDP circuit 52 to the built-in CPU circuit 51. It has come to be.
ここで、Vブランク割り込み信号は、表示装置DS1の垂直同期信号に対応するもので、表示装置DS1の一フレーム分の画像データの出力が完了したタイミングを1/60秒毎に規定している。この実施例では、2つの表示回路74A/74Bのうち、表示回路74Aが定常的に機能するよう構成される一方、表示回路74Bは、必要時に機能して、表示回路74Aに同期して動作するので、結局、垂直同期信号(Vブランク割り込み信号)は、表示回路74Aの出力動作が終わったことを意味することになる。 Here, the V blank interrupt signal corresponds to the vertical synchronization signal of the display device DS1, and defines the timing at which the output of image data for one frame of the display device DS1 is completed every 1/60 seconds. In this embodiment, of the two display circuits 74A / 74B, the display circuit 74A is configured to function constantly, while the display circuit 74B functions when necessary and operates in synchronization with the display circuit 74A. Therefore, in the end, the vertical synchronization signal (V blank interrupt signal) means that the output operation of the display circuit 74A is finished.
Vブランク割り込みに基づくシーケンス動作については後述するが、CPUIF回路56には、図5に示す通り、制御プログラムや、必要な制御データを不揮発的に記憶する制御メモリ(PROGRAM_ROM )53と、2Mバイト程度の記憶容量を有するワークメモリ(RAM)57とが接続され、各々、内蔵CPU回路51からアクセス可能に構成されている。 The sequence operation based on the V blank interrupt will be described later. As shown in FIG. 5, the CPUIF circuit 56 has a control memory (PROGRAM_ROM) 53 for storing a control program and necessary control data in a nonvolatile manner, and about 2 Mbytes. Are connected to a work memory (RAM) 57 having the above storage capacity, and can be accessed from the built-in CPU circuit 51.
内蔵CPU回路51は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ53の制御プログラムに基づき画像演出を統括的に制御する画像制御CPU63と、プログラムが暴走状態になるとCPUを強制リセットするウォッチドッグタイマ(WDT)58と、16kバイト程度の記憶容量を有してCPUの作業領域として使用されるRAM59と、CPUを経由しないでデータ転送を実現するDMAC(Direct Memory Access Controller )60と、複数の入力ポートSi及び出力ポートSoを有するシリアル入出力ポート(SIO)61と、複数の入力ポートPi及び出力ポートPoを有するパラレル入出力ポート(PIO)62と、を有して構成されている。 The built-in CPU circuit 51 is a circuit having a performance equivalent to that of a general-purpose one-chip microcomputer. A watchdog timer (WDT) 58 forcibly resetting, a RAM 59 having a storage capacity of about 16 kbytes and used as a work area of the CPU, and a DMAC (Direct Memory Access Controller) for realizing data transfer without going through the CPU 60, a serial input / output port (SIO) 61 having a plurality of input ports Si and output ports So, and a parallel input / output port (PIO) 62 having a plurality of input ports Pi and output ports Po. Has been.
なお、便宜上、入出力ポートとの表現を使用するが、画像制御部23において、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。なお、この点は、以下に説明する入出力回路64pや入出力回路64sについても同様である。 For convenience, the expression “input / output port” is used. In the image control unit 23, the input / output port includes an input port and an output port that operate independently. This also applies to the input / output circuit 64p and the input / output circuit 64s described below.
パラレル入出力ポート62は、入出力回路64pを通して外部機器(演出制御基板22)に接続されており、画像制御CPU63は、入力回路64p及びパラレル入力ポートPiを経由して、演出制御部22が出力する制御コマンドCMD’と割込み信号STB’を受信するようになっている。一方、この実施例では、シリアル入出力ポート61と、DMAC60については、これらを使用していない。 The parallel input / output port 62 is connected to an external device (the effect control board 22) through the input / output circuit 64p, and the image control CPU 63 outputs the output from the effect control unit 22 via the input circuit 64p and the parallel input port Pi. The control command CMD ′ and the interrupt signal STB ′ to be received are received. On the other hand, in this embodiment, the serial input / output port 61 and the DMAC 60 are not used.
次に、VDP回路52について説明すると、VDP回路52には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するCGROM55と、4Gbit程度の記憶容量を有する外付けDRAM(Dynamic Random Access Memory)54と、メイン表示装置DS1と、サブ表示装置DS2とが接続されている。 Next, the VDP circuit 52 will be described. The VDP circuit 52 includes a CGROM 55 that stores compressed data that is a constituent element of a still image and a moving image that constitute an image effect, and an external DRAM (Dynamic DRAM having a storage capacity of about 4 Gbits). Random Access Memory) 54, main display device DS1, and sub display device DS2 are connected.
特に限定されるものではないが、この実施例では、CGROM55は、62Gbit程度の記憶容量のNAND型フラッシュメモリで構成されたフラッシュSSD(solid state drive )で構成されており、シリアル伝送によって必要な圧縮データを取得するよう構成されている。そのため、パラレル伝送において不可避的に生じるスキュー(ビットデータ毎の伝送速度の差)の問題が解消され、極限的な高速伝送動作が可能となる。 Although not particularly limited, in this embodiment, the CGROM 55 is composed of a flash SSD (solid state drive) composed of NAND flash memory having a storage capacity of about 62 Gbit, and compression required by serial transmission. Configured to retrieve data. Therefore, the problem of skew (difference in transmission speed for each bit data) inevitably generated in parallel transmission is solved, and an extremely high-speed transmission operation becomes possible.
なお、NAND型のフラッシュメモリは、ハードディスクより機械的に安定であり、且つ高速アクセスが可能である一方で、シーケンシャルアクセスメモリであるため、DRAMやSRAM(Static Random Access Memory )に比較するとアクセス速度に劣り、アクセス速度は、内蔵VRAM71>外付けDRAM54>CGROM55の順番に遅くなる。但し、一群の圧縮データ(CGデータ)を、描画動作に先行してDRAM54に読み出しておくプリロード動作を実行することで、描画動作時におけるCGデータの円滑なランダムアクセスを実現することができる。 A NAND flash memory is mechanically more stable than a hard disk and can be accessed at a high speed, but is a sequential access memory, and therefore has an access speed higher than that of a DRAM or SRAM (Static Random Access Memory). Inferior, the access speed decreases in the order of built-in VRAM 71> external DRAM 54> CGROM 55. However, by executing a preload operation in which a group of compressed data (CG data) is read to the DRAM 54 prior to the drawing operation, smooth random access of the CG data during the drawing operation can be realized.
VDP回路52は、詳細には、VDPの動作を規定する各種の動作パラメータが設定されるレジスタ群70と、各表示装置DS1,DS2に表示すべき画像データの生成時に使用される48Mバイト程度のVRAM(video RAM )71と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を制御するデータ転送回路72と、プリロード動作を実行するプリローダ73と、VRAM71の画像データを読み出して、適宜な画像処理を並列的に実行する3系統(A/B/C)の表示回路74と、CGROM55から読み出した圧縮データをデコードするグラフィックスデコーダ75と、デコード後の静止画データや動画データを適宜に組み合わせて各表示装置DS1,DS2の一フレーム分の画像データを生成する描画回路76と、描画回路76の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン77と、シリアルデータ送受信可能なSMC部78と、3系統(A/B/C)の表示回路74の出力を適宜に選択出力する出力選択部79と、出力選択部79が出力する画像データをLVDS信号に変換するLVDS部80と、CPUIF回路56とのデータ送受信を中継するCPUIF部81と、CGROM55からのデータ受信を中継するCGバスIF部82と、外付けDRAM54とのデータ送受信を中継するDRAMIF部83と、VRAM71とのデータ送受信を中継するVRAMIF部84と、を有して構成されている。 Specifically, the VDP circuit 52 has a register group 70 in which various operation parameters that define the operation of the VDP are set, and about 48 Mbytes used when generating image data to be displayed on the display devices DS1 and DS2. A VRAM (video RAM) 71, a data transfer circuit 72 that controls data transmission / reception between each part inside the chip and data transmission / reception outside the chip, a preloader 73 that executes a preload operation, and image data in the VRAM 71 are read out as appropriate. 3 (A / B / C) display circuits 74 that execute parallel image processing, a graphics decoder 75 that decodes compressed data read from the CGROM 55, and still image data and moving image data after decoding as appropriate A drawing circuit 76 for generating image data for one frame of each display device DS1, DS2 in combination with As part of the operation of the drawing circuit 76, a geometry engine 77 that generates a stereoscopic image by appropriate coordinate conversion, an SMC unit 78 capable of transmitting and receiving serial data, and a three-line (A / B / C) display circuit 74 From the CGROM 55, an output selection unit 79 that appropriately selects and outputs the output, an LVDS unit 80 that converts image data output from the output selection unit 79 into an LVDS signal, a CPUIF unit 81 that relays data transmission and reception with the CPUIF circuit 56, and CG bus IF unit 82 for relaying data reception, DRAMIF unit 83 for relaying data transmission / reception with external DRAM 54, and VRAMIF unit 84 for relaying data transmission / reception with VRAM 71.
図5(b)には、CPUIF部81、CGバスIF部82、DRAMIF部83、及び、VRAMIF部84と、レジスタ群70、CGROM55、DRAM54、及びVRAM71との関係が図示され、特に、レジスタ群70については、その一部が具体的に記載されている。図示の通り、CGROM55とCGバスIF部82は、シリアル回線で接続されており、アドレス情報Txの送信に対応して、CGROM55がシーケンシャルアクセスされ、一群のCGデータ(圧縮データ)Rxが、順次読み出されるようになっている。 FIG. 5B illustrates the relationship among the CPUIF unit 81, the CG bus IF unit 82, the DRAMIF unit 83, and the VRAMIF unit 84, the register group 70, the CGROM 55, the DRAM 54, and the VRAM 71. Part of 70 is specifically described. As shown in the figure, the CGROM 55 and the CG bus IF unit 82 are connected by a serial line, and the CGROM 55 is sequentially accessed in response to transmission of the address information Tx, and a group of CG data (compressed data) Rx is sequentially read out. It is supposed to be.
CGROM55から読み出されたCGデータは、第1の実施態様では、CGバスIF部82→VRAMIF部84を経由して、VRAM71に格納されるが、図7のタイミングT1+δの矢印は、この読出し動作を示している。図7に示す通り、VRAM71には、グラフィックスデコーダ75の作業領域として、静止画デコード領域と動画デコード領域とが確保されており、CGデータの種別に応じた位置に、CGデータが圧縮状態のまま格納される。 In the first embodiment, the CG data read from the CGROM 55 is stored in the VRAM 71 via the CG bus IF unit 82 → VRAMIF unit 84. The arrow at timing T1 + δ in FIG. Is shown. As shown in FIG. 7, in the VRAM 71, a still picture decoding area and a moving picture decoding area are secured as work areas of the graphics decoder 75, and the CG data is compressed at a position corresponding to the type of CG data. Stored as is.
また、図6や図7に示す通り、VRAM71には、デコード後の一フレーム分の画像データを配置するフレームバッファFB領域や、演出画像を展開配置するための補助バッファSUB領域も確保されている。なお、本実施例では、傾斜予告演出などの変形予告演出をメイン表示装置DS1で実行するので、フレームバッファFBaに対応して、補助バッファSUBaを設けているが、サブ表示装置DS2で変形予告演出を実行する場合には、フレームバッファFBbに対応して、補助バッファSUBbが設けられる。 Further, as shown in FIGS. 6 and 7, the VRAM 71 also has a frame buffer FB area in which image data for one frame after decoding is arranged, and an auxiliary buffer SUB area in which effect images are developed and arranged. . In this embodiment, since the deformation display effect such as the inclination notification effect is executed by the main display device DS1, the auxiliary buffer SUBa is provided corresponding to the frame buffer FBa, but the deformation notification effect is provided by the sub display device DS2. Is executed, an auxiliary buffer SUBb is provided corresponding to the frame buffer FBb.
なお、プリローダ73を機能させる第2の実施態様では、CGデータは、デコード処理に必要なタイミングに先行して、CGバスIF部82→DRAMIF部83を経由して、DRAM54のプリロード領域に格納され、その後の必要なタイミングでランダムアクセスされて、VRAM71に転送される。但し、何れの実施態様でも、VRAM71の静止画デコード領域や動画デコード領域に格納されたCGデータは、グラフィックスデコーダ75によってデコードされた後、描画回路76によって、VRAM71のフレームバッファFB領域や、補助バッファSUB領域の適所に展開される。なお、図7のタイミングT1+δ’の矢印は、この動作を示している。 In the second embodiment in which the preloader 73 functions, the CG data is stored in the preload area of the DRAM 54 via the CG bus IF unit 82 → the DRAM IF unit 83 prior to the timing necessary for the decoding process. Then, it is randomly accessed at a necessary timing thereafter and transferred to the VRAM 71. However, in any of the embodiments, the CG data stored in the still picture decoding area or the moving picture decoding area of the VRAM 71 is decoded by the graphics decoder 75, and then the drawing circuit 76 uses the frame buffer FB area of the VRAM 71 or the auxiliary data. It is expanded at a suitable position in the buffer SUB area. The arrow at timing T1 + δ ′ in FIG. 7 indicates this operation.
フレームバッファFBについて説明を続けると、図6に示す通り、本実施例のフレームバッファFBは、表示回路74A/74B/74Cに対応して、三区分(FBa,FBb,FBc)されている。そして、各フレームバッファFB(FBa,FBb,FBc)の描画位置は、内蔵CPU回路51の画像制御CPU63が生成し、VDP52に伝送されるディスプレイリストDLに記載された所定の描画コマンドによって特定される。 Continuing the description of the frame buffer FB, as shown in FIG. 6, the frame buffer FB of this embodiment is divided into three sections (FBa, FBb, FBc) corresponding to the display circuits 74A / 74B / 74C. The drawing position of each frame buffer FB (FBa, FBb, FBc) is generated by the image control CPU 63 of the built-in CPU circuit 51 and specified by a predetermined drawing command described in the display list DL transmitted to the VDP 52. .
三区分されたフレームバッファFB(FBa,FBb,FBc)は、何れも、描画領域と表示領域に機能的に区分されたダブルバッファであり、2つの領域(領域0と領域1)を、交互に用途を切り換えて使用している。すなわち、描画回路76が、2つの領域の何れか一方の領域に、画像データが書込んでいるとき、表示回路74は、他方の領域の画像データを読み出して、表示装置DS1,DS2に出力している。もっとも、本実施例では、表示回路74Cを使用しないのでフレームバッファFBcが使用されることはない。 Each of the three divided frame buffers FB (FBa, FBb, FBc) is a double buffer functionally divided into a drawing area and a display area, and two areas (area 0 and area 1) are alternately arranged. The usage is switched. That is, when the drawing circuit 76 writes image data in one of the two areas, the display circuit 74 reads out the image data in the other area and outputs it to the display devices DS1 and DS2. ing. However, in this embodiment, since the display circuit 74C is not used, the frame buffer FBc is not used.
特に限定されるものではないが、本実施例では、表示装置DS1,DS2の1フレームは、最大状態では、3種類又はそれ以上の画像(動画と静止画)で構成されている。すなわち、表示装置DS1,DS2では、最大状態では、一又は複数の動画が再生される一方で、これに重ねて時間的に変化する静止画が背景画に重ねて表示されるよう構成されている。 Although not particularly limited, in this embodiment, one frame of the display devices DS1 and DS2 is composed of three or more types of images (moving images and still images) in the maximum state. In other words, the display devices DS1 and DS2 are configured such that, in the maximum state, one or a plurality of moving images are reproduced while a still image that changes over time is superimposed on the background image. .
このような構成に対応して、グラフィックスデコーダ75は、静止画デコーダと動画デコーダに区分され、所定の圧縮アルゴリズムでエンコード(圧縮)された静止画と動画を、各々に対応する伸張アルゴリズムでデコード(伸張)している。 Corresponding to such a configuration, the graphics decoder 75 is divided into a still picture decoder and a moving picture decoder, and decodes a still picture and a moving picture encoded (compressed) by a predetermined compression algorithm by a decompression algorithm corresponding to each. (Stretching).
次に、図5(a)に戻って複合チップ50の内部構成の説明を続けると、データ転送回路72は、VDP回路内部のリソース(記憶媒体)と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でデータ転送動作を実行する回路である。転送元ポートには、VRAM71の他、CPUバス、CGバス、外部DRAMバスに接続された記憶媒体(リソース)が含まれる。同様に、転送先ポートには、VRAM71の他、CPUバス、CGバス、外部DRAMバスに接続された記憶媒体が含まれる。また、データ転送回路72は、一群の描画コマンドによって一フレーム分の表示画像を特定するディスプレイリストDLを、描画回路76(必要時にはプリローダ73)に送信する動作も担当している。 Next, returning to FIG. 5A, the description of the internal configuration of the composite chip 50 will be continued. The data transfer circuit 72 is configured to transfer resources (storage media) and external storage media in the VDP circuit to transfer source ports or transfer destinations. As a port, it is a circuit that performs a data transfer operation between them. In addition to the VRAM 71, the transfer source port includes a storage medium (resource) connected to the CPU bus, CG bus, and external DRAM bus. Similarly, the transfer destination port includes a storage medium connected to the CPU bus, CG bus, and external DRAM bus in addition to the VRAM 71. The data transfer circuit 72 is also in charge of the operation of transmitting the display list DL for specifying the display image for one frame to the drawing circuit 76 (preloader 73 when necessary) by a group of drawing commands.
プリローダ73は、データ転送回路72によって送信されたディスプレイリストDLを解釈して、その中で参照しているCGROM55上のCGデータを、予め指定されているDRAM54のプリロード領域に転送する回路である。また、このとき、プリローダ73は、CGデータの参照先を、転送後のアドレスに書換えたディスプレイリストDLを出力する。そして、書換えたディスプレイリストDLは、データ転送回路72によって描画回路76に送信される。 The preloader 73 is a circuit that interprets the display list DL transmitted by the data transfer circuit 72 and transfers the CG data on the CGROM 55 referred to in the display list DL to a preload area of the DRAM 54 designated in advance. At this time, the preloader 73 outputs the display list DL in which the reference destination of the CG data is rewritten to the address after transfer. The rewritten display list DL is transmitted to the drawing circuit 76 by the data transfer circuit 72.
但し、第1の実施態様では、プリローダ73を使用していない。一方、第2の実施態様では、プリローダレジスタ(図5(b)参照)への設定値に基づき、外付けDRAM54に、十分な記憶領域のプリロード領域を設定している。そして、この第2の実施態様では、プリロード領域として設定された記憶領域を使い切らない限り、プリロードされた圧縮データは、その後の圧縮データによって上書き消去されることなく維持される。そのため、プリロード処理を使用する第2の実施態様では、必要な圧縮データが、プリロード領域に存在しない場合に限り、CGROM55をアクセスすることになる。なお、プリロード領域に十分な記憶領域が確保されているので、複数フレーム分のCGデータを一気にプリロードしても何も問題が生じない。 However, the preloader 73 is not used in the first embodiment. On the other hand, in the second embodiment, a sufficient preload area of the storage area is set in the external DRAM 54 based on the set value in the preloader register (see FIG. 5B). In this second embodiment, unless the storage area set as the preload area is used up, the preloaded compressed data is maintained without being overwritten by the subsequent compressed data. Therefore, in the second embodiment using the preload process, the CGROM 55 is accessed only when necessary compressed data does not exist in the preload area. Since a sufficient storage area is secured in the preload area, no problem occurs even if CG data for a plurality of frames is preloaded at once.
描画回路76は、内蔵CPU回路51の画像制御CPU63が生成し(場合によっては、プリローダ73が書換えた)ディスプレイリストDLに記載された描画コマンドを順番に解析して、グラフィックスデコーダ75や、ジオメトリエンジン77などと協働して、最終的に、フレームバッファFBa,FBbに、表示装置DS1や表示装置DS2の一フレーム分の画像を描画する。なお、変形予告演出中、フレームバッファFBaに構築される一フレーム分の画像には、補助バッファSUBaに描画された演出画像が、変形態様又はそのままの表示態様で活用される。 The drawing circuit 76 sequentially analyzes drawing commands generated in the display list DL generated by the image control CPU 63 of the built-in CPU circuit 51 (and rewritten by the preloader 73 in some cases) to obtain a graphics decoder 75 and a geometry. In cooperation with the engine 77 or the like, finally, an image for one frame of the display device DS1 or the display device DS2 is drawn in the frame buffers FBa and FBb. It should be noted that during the modification notice effect, the effect image drawn in the auxiliary buffer SUBa is utilized in the deformation mode or the display mode as it is for the image for one frame constructed in the frame buffer FBa.
何れにしても、ディスプレイリストDLは、描画する順番に記載された一群の描画コマンドで構成されている。先に説明した通り、描画コマンドには、フレームバッファFBa,FBbや補助バッファSUBaのどの位置に、どのような画像を描画するかを規定するコマンドも含まれ、描画すべき画像のCGROMなどの記憶位置(ソースアドレス)も特定されている。そして、描画回路76は、ディスプレイリストDLに記載された描画コマンドを順番に解釈して、フレームバッファFBa,FBbに画像を順番に描画することで、表示装置DS1,DS2の各一フレーム分の表示画像を完成させる。 In any case, the display list DL is composed of a group of drawing commands described in the drawing order. As described above, the drawing command includes a command for specifying what image is to be drawn at which position in the frame buffers FBa and FBb and the auxiliary buffer SUBa. The position (source address) is also specified. The drawing circuit 76 interprets the drawing commands described in the display list DL in order, and draws the images in the frame buffers FBa and FBb in order, thereby displaying each frame of the display devices DS1 and DS2. Complete the image.
本実施例では、描画コマンドには、ソースアドレスで特定される補助バッファSUBaの演出画像を、フレームバッファFBaのどの位置に、どのような表示態様で描画するかを規定するコマンド(以下、特に、転記コマンドTFと称す)も含まれている。なお、この表示態様には、拡大/縮小だけでなく、回転角度を指定した回転(反転/傾斜)なども含まれる。 In this embodiment, the drawing command is a command that specifies in what position in the frame buffer FBa and in what display mode the effect image of the auxiliary buffer SUBa specified by the source address (hereinafter, in particular, A transfer command TF). Note that this display mode includes not only enlargement / reduction, but also rotation (inversion / tilt) with a specified rotation angle.
そして、変形予告演出中、描画回路76は、フレームバッファFBaに基本画像を描画すると共に、補助バッファSUBaに演出画像を描画し、ディスプレイリストDLに記載された転記コマンドTFに基づいて、補助バッファSUBaの演出画像を、フレームバッファFBaの基本画像に重ね合わせている。 During the transformation notice effect, the drawing circuit 76 draws the basic image in the frame buffer FBa, draws the effect image in the auxiliary buffer SUBa, and based on the transfer command TF described in the display list DL, the auxiliary buffer SUBa. Are superimposed on the basic image of the frame buffer FBa.
また、描画回路76は、ディスプレイリストDLの描画コマンドに基づき、演出画像と基本画像の重ね合わせ後も、フレームバッファFBaへの描画処理を繰り返すことがあり、表示装置DS1の各一フレーム分の画像データが、最終的に、フレームバッファFBaに完成される。なお、本実施例では、変形予告演出は、メイン表示装置DS1だけで実行されるので、上記の処理がフレームバッファFBbにおいて実行されることはない。 Further, the drawing circuit 76 may repeat the drawing process in the frame buffer FBa after the effect image and the basic image are superimposed based on the drawing command of the display list DL, and the image for each frame of the display device DS1. Data is finally completed in the frame buffer FBa. In the present embodiment, since the deformation notice effect is executed only by the main display device DS1, the above-described processing is not executed in the frame buffer FBb.
次に、表示回路74は、このようにして構築されたフレームバッファFBの画像データを読み出して、最終的な画像処理を施した上で出力する回路である(図6参照)。図6に示す通り、表示回路74での画像処理には、スケーラが機能してフレーム画像を拡大/縮小するスケーリング処理と、微妙なカラー補正処理と、画像全体の量子化誤差が最小化するディザリング処理と、が含まれている。 Next, the display circuit 74 is a circuit that reads out the image data of the frame buffer FB constructed in this way, performs final image processing, and outputs it (see FIG. 6). As shown in FIG. 6, the image processing in the display circuit 74 includes scaling processing for scaling the frame image by a scaler, subtle color correction processing, and dithering that minimizes the quantization error of the entire image. And ring processing.
そして、これらの画像処理を経たでデジタルRGB信号(合計24ビット)が、水平同期信号や垂直同期信号と共に、表示装置DS1,DS2に向けて出力される。図6に示す通り、本実施例では、上記の動作を並列的に実行する3系統の表示回路74A/74B/74Cが設けられており、各表示回路74A/74B/74Cは、各々に対応するフレームバッファFBa/FBb/FBcの画像データを読み出して、上記の最終画像処理を実行している。もっとも、本実施例では、表示回路74CやフレームバッファFBcを使用しないことは前記の通りである。 After these image processes, a digital RGB signal (24 bits in total) is output to the display devices DS1 and DS2 together with the horizontal synchronization signal and the vertical synchronization signal. As shown in FIG. 6, in this embodiment, there are provided three systems of display circuits 74A / 74B / 74C that execute the above operations in parallel, and each display circuit 74A / 74B / 74C corresponds to each. Image data in the frame buffer FBa / FBb / FBc is read out and the final image processing is executed. However, in this embodiment, as described above, the display circuit 74C and the frame buffer FBc are not used.
図6に示す通り、出力選択部79は、表示回路74Aの出力信号をLVDS部80aに伝送し、表示回路74Bの出力信号をLVDS部80bに伝送している。そして、LVDS部80aやLVDS部80bは、画像データ(合計24ビットのデジタルRGB信号)をLVDS信号に変換して、クロック信号を伝送する一対を加えて、全五対の差動信号として各表示装置DS1,DS2に向けて出力している。 As shown in FIG. 6, the output selection unit 79 transmits the output signal of the display circuit 74A to the LVDS unit 80a, and transmits the output signal of the display circuit 74B to the LVDS unit 80b. Then, the LVDS unit 80a and the LVDS unit 80b convert the image data (24-bit digital RGB signals in total) into LVDS signals, add a pair that transmits a clock signal, and display each of them as a total of five differential signals. Outputs to the devices DS1 and DS2.
なお、表示装置DS1には、LVDS信号の変換受信部RVが内蔵されており、LVDS信号からRGB信号を復元して、最大状態では、3種類以上の画像(動画と静止画)を重複して表示している。但し、出力する画像データは、必ずしもLVDS信号とする必要は無く、遊技機のように伝送距離が長くない場合には、デジタルRGB部80cを経由して、デジタルRGB信号をそのまま表示装置DS1,DS2に伝送するのも好適である。 The display device DS1 has a built-in LVDS signal conversion receiver RV, which restores the RGB signal from the LVDS signal and, in the maximum state, duplicates three or more types of images (moving images and still images). it's shown. However, the image data to be output does not necessarily have to be an LVDS signal, and when the transmission distance is not long as in a gaming machine, the digital RGB signal is directly displayed on the display devices DS1, DS2 via the digital RGB unit 80c. It is also suitable to transmit to.
次に、SMC部78(Serial Management Controller)は、LEDコントローラとMotorコントローラとを内蔵した複合コントコントローラである。そして、外部基板に搭載したLED/Motorドライバ(シフトレジスタを内蔵するドライバIC)に対して、クロック信号に同期してLED駆動信号やモータ駆動信号を出力する一方、適宜なタイミングで、ラッチパルスを出力可能に構成されている。 Next, the SMC unit 78 (Serial Management Controller) is a composite controller that incorporates an LED controller and a Motor controller. Then, an LED / motor driver (driver IC with a built-in shift register) mounted on an external board outputs an LED drive signal and a motor drive signal in synchronization with the clock signal, while at the appropriate timing, a latch pulse is output. It is configured to allow output.
上記したVDP回路52の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、画像制御CPU63が、レジスタ群70に設定する動作パラメータ(設定値)で規定され、VDP回路52の実行状態は、レジスタ群70の動作ステイタス値をREADすることで特定できるようになっている。レジスタ群70は、画像制御CPU63のメモリマップ上、1Mバイト程度のメモリ空間(0〜FFFFFH)にマッピングされた多数のレジスタを意味し、画像制御CPU63は、CPUIF部81を経由して動作パラメータのWRITE(設定)動作と、動作ステイタス値のREAD動作を実行するようになっている(図5(b)参照)。 Regarding the internal circuit of the VDP circuit 52 and its operation, the operation content to be executed by the internal circuit is defined by the operation parameter (setting value) set in the register group 70 by the image control CPU 63, and the execution state of the VDP circuit 52 Can be specified by reading the operation status value of the register group 70. The register group 70 means a large number of registers mapped in a memory space (0 to FFFFFH) of about 1 Mbytes on the memory map of the image control CPU 63. The WRITE (setting) operation and the READ operation of the operation status value are executed (see FIG. 5B).
レジスタ群70には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、画像制御CPU63とVDP回路52の内部回路との間のデータ転送回路72によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ75のエラー発生などを含む実行状況を特定可能な「GDECレジスタ」と、描画コマンドや描画回路76に関する設定値が書込まれる「描画レジスタ」と、プリローダ73の動作に関する設定値が書込まれる「プリローダレジスタ」と、三区分された表示回路A/B/Cの各動作に関する設定値が書込まれる「表示レジスタ」と、LEDコントローラ(SMC部78)に関する設定値が書込まれる「LED制御レジスタ」と、Motorコントローラ(SMC部78)に関する設定値が書込まれる「モータ制御レジスタ」とが含まれており、これらの制御レジスタは、各々複数バイト長で構成されている。 In the register group 70, a “system control register” in which initial setting values related to system operations such as an interrupt operation are written, and settings related to data transfer processing by the data transfer circuit 72 between the image control CPU 63 and the internal circuit of the VDP circuit 52 are set. A “data transfer register” in which a value and the like are written, a “GDEC register” that can specify an execution status including an error occurrence of the graphics decoder 75, and a “drawing command” and a setting value related to the drawing circuit 76 are written A “register”, a “preloader register” in which setting values relating to the operation of the preloader 73 are written, a “display register” in which setting values relating to the operations of the three divided display circuits A / B / C are written, and LEDs “LED control register” in which setting values related to the controller (SMC unit 78) are written, and Moto Controller settings related (SMC unit 78) includes and a "motor control register" to be written is, these control registers is composed each of a plurality of bytes long.
より詳細には、「プリローダレジスタ」には、(1) プリロード領域をDRAM54に設定するか、VRAM84に設定するかの設定、(2) プリロード領域の先頭アドレス、(3) プリロードデータ領域を、何フレーム分使用するかの設定、(4) 1フレーム当たりのデータサイズなどが設定される。また、「データ転送レジスタ」には、データ転送元やデータ転送先が設定され、「表示レジスタ」には、表示回路A/B/Cに対応して、フレームバッファFBa/FBb/FBcの開始位置及びバッファサイズや、各フレームバッファFBa/FBb/FBcにおいて、時間的に切り換わる描画領域と表示領域の切換指示や、スケーラの縦横拡大率などが設定される。また、「描画レジスタ」「プリローダレジスタ」「データ転送レジスタ」には、描画動作、プリロード動作、データ転送動作について、各動作の実行開始が指示される。 More specifically, in the “preloader register”, (1) the preload area is set in the DRAM 54 or the VRAM 84, (2) the start address of the preload area, (3) the preload data area, The number of frames used is set. (4) The data size per frame is set. Further, the data transfer source and data transfer destination are set in the “data transfer register”, and the start position of the frame buffer FBa / FBb / FBc corresponding to the display circuit A / B / C is set in the “display register”. In addition, in each frame buffer FBa / FBb / FBc, an instruction to switch between a drawing area and a display area, a scaler vertical / horizontal enlargement ratio, and the like are set in each frame buffer FBa / FBb / FBc. In addition, the “drawing register”, “preloader register”, and “data transfer register” are instructed to start execution of the drawing operation, preload operation, and data transfer operation.
何れにしても、画像制御CPU63が、レジスタ群70の何れかに適宜な設定値を書込むことで、VDP回路52の内部動作が実現される。したがって、画像制御CPU63は、適宜な時間間隔で更新するディスプレイリストDLと、上記したレジスタ群70を構成するレジスタへの設定値に基づいて、ディスプレイリストDLに基づく画像演出を実現することになる。なお、この実施例では、ランプ演出やモータ演出は、演出制御基板22の演出制御CPU40が担当するので、SMC部78を使用することはなく、LED制御レジスタやモータ制御レジスタに設定値が書込まれることもない。 In any case, the internal operation of the VDP circuit 52 is realized by the image control CPU 63 writing an appropriate set value in any of the register groups 70. Therefore, the image control CPU 63 realizes an image effect based on the display list DL based on the display list DL updated at an appropriate time interval and the set value in the register constituting the register group 70 described above. In this embodiment, the lamp effect and the motor effect are handled by the effect control CPU 40 of the effect control board 22, so that the setting value is written in the LED control register and the motor control register without using the SMC unit 78. It will never happen.
続いて、実施例の変形予告演出を実現する補助バッファSUBaと、フレームバッファFBaの機能について、図8に基づいて確認的に説明する。後述するように、本実施例では、フレームバッファFBaの内容が、1/30秒(Vブランク割込み2回)毎に更新される。また、先に説明した通り、フレームバッファFBaは、ダブルバッファ構成であり、2つの領域が、交互に用途を切換えて、描画領域と表示領域として使用される。 Next, the functions of the auxiliary buffer SUBa and the frame buffer FBa for realizing the modified notice effect according to the embodiment will be described with reference to FIG. As will be described later, in this embodiment, the contents of the frame buffer FBa are updated every 1/30 seconds (two V blank interrupts). Further, as described above, the frame buffer FBa has a double buffer configuration, and the two areas are used as a drawing area and a display area by alternately switching applications.
以上を踏まえて説明を続けると、図8(a)は、1/30秒毎に、フレームバッファFBa(及び補助バッファSUBa)に対して実行される描画動作の動作途中の状態を示しており、フレームバッファFBaの表示領域(つまり、1/30秒前の描画領域)の画像が、表示回路74Aを経由して、表示装置DS1に表示されている状態を示している。 Continuing the description based on the above, FIG. 8A shows a state in the middle of the drawing operation performed on the frame buffer FBa (and auxiliary buffer SUBa) every 1/30 seconds. An image of the display area of the frame buffer FBa (that is, the drawing area before 1/30 second) is displayed on the display device DS1 via the display circuit 74A.
この予告演出では、適宜なキャラクタが、ワイヤーロープから落下しないよう注意深く歩いており、落下しないで、ワイヤーロープを歩き切ると大当り状態が確定する。 In this notice effect, an appropriate character is walking carefully so as not to fall from the wire rope, and the big hit state is determined when the wire rope is walked without falling.
図8(a)の動作タイミングは、フレームバッファFBaへの描画動作が完了していない状態であり、描画回路76は、ディスプレイリストDLに記載された描画コマンドに基づいて、補助バッファSUBaに、演出画像たる背景画像を描画している。また、フレームバッファFBaの描画領域には、基本画像として、表示画面に表示中の状態とは異なる態様のキャラクタが描画されている。 The operation timing of FIG. 8A is a state in which the drawing operation to the frame buffer FBa has not been completed, and the drawing circuit 76 creates effects on the auxiliary buffer SUBa based on the drawing commands described in the display list DL. A background image is drawn. In the drawing area of the frame buffer FBa, a character having a different form from the state being displayed on the display screen is drawn as a basic image.
その後、図8(a)から図8(b)の動作タイミングに移行すると、描画回路76は、ディスプレイリストDLに記載された転記コマンドTFに基づいた動作を実行する。転記コマンドTFには、複数パターンTF0〜TFnが存在し、補助バッファSUBの演出画像を、フレームバッファFBに転記する場合の転記パターンが、各々、相違している。 Thereafter, when the operation timing shifts from FIG. 8A to the operation timing of FIG. 8B, the drawing circuit 76 executes an operation based on the transfer command TF described in the display list DL. The transfer command TF includes a plurality of patterns TF0 to TFn, and the transfer patterns when the effect image of the auxiliary buffer SUB is transferred to the frame buffer FB are different.
このうち、転記コマンドTF0は、補助バッファSUBの演出画像を、そのままの態様で、フレームバッファFBの基本画像に重ね書きすることを指示する。一方、転記コマンドTFiは、補助バッファSUBの演出画像を、所定角度だけ左又は右に傾斜させた状態で、フレームバッファFBの基本画像を重ね書きすることを指示する。なお、重ね書きとはいっても、適宜なαブレンド処理によって、基本画像が消滅しないよう演出画像が上書きされるのは勿論である。ここで、αブレンド処理とは、すべての画素間演算終了後に行う背景側の画像との合成処理を意味し、図8の場合には、キャラクタの実体部分を除いて、フレームバッファFBの基本画像が透明化される。 Among these, the transfer command TF0 instructs to overwrite the effect image in the auxiliary buffer SUB on the basic image in the frame buffer FB in the same manner. On the other hand, the transfer command TFi instructs to overwrite the basic image in the frame buffer FB with the effect image in the auxiliary buffer SUB tilted to the left or right by a predetermined angle. Of course, even if overwriting is performed, the effect image is overwritten by an appropriate α blend process so that the basic image is not lost. Here, the α blending process means a composition process with the background side image after all the inter-pixel computations are completed. In the case of FIG. 8, the basic image of the frame buffer FB is excluded except for the actual part of the character. Becomes transparent.
転記コマンドTFiにおいて、傾斜方向や傾斜角度は、任意に設定可能であるが、説明の便宜上、以下の説明では、2種類の転記コマンドTF0,FT1の何れか一方を使用することにし、転記コマンドFT1の実行により、演出画像が傾斜角θだけ左方向に回転されることにする。本実施例では、変形予告抽選に当選しているか否かに応じて、画像制御CPU63が、ディスプレイリストの記載内容を変えており、変形予告抽選の当選時には、転記コマンドTF1を記載し、それ以外では、転記コマンドTF0を記入するようにしている。 In the transfer command TFi, the tilt direction and the tilt angle can be arbitrarily set. However, for convenience of explanation, in the following description, one of the two types of transfer commands TF0 and FT1 is used, and the transfer command FT1 is used. By executing the above, the effect image is rotated leftward by the inclination angle θ. In the present embodiment, the image control CPU 63 changes the display contents of the display list depending on whether or not the transformation notice lottery is won, and when the transformation notice lottery is won, the transfer command TF1 is entered, and otherwise Then, the transfer command TF0 is entered.
図8(b)は、ディスプレイリストDLに記載された転記コマンドTFiに基づいた動作を示しており、ここでは、変形予告抽選に当選している場合であって、ディスプレイリストDLに、転記コマンドTF1が記載されていた場合を示している。 FIG. 8B shows an operation based on the transfer command TFi described in the display list DL, and here, in the case where the transformation notice lottery is won, the transfer command TF1 is displayed in the display list DL. Is shown.
図示の通り、描画回路76は、転記コマンドTF1に基づいて、補助バッファSUBaの演出画像を傾斜変形させた上で、フレームバッファFBaの基本画像に重ね合わせている。そして、このようにしてフレームバッファFBaに完成された画像は、この実施例では、2回目のVブランク割込み時であって、描画領域と表示領域とが切換るタイミングで、表示装置DS1に表示される。図示例では、表示装置DS1には、キャラクタがワイヤーロープから落下しないよう必死に耐えて、大当り状態の可能性が否定されない状態が表示されている。 As shown in the figure, the drawing circuit 76 tilts and deforms the effect image in the auxiliary buffer SUBa on the basis of the transfer command TF1, and then superimposes it on the basic image in the frame buffer FBa. In this embodiment, the image completed in the frame buffer FBa in this way is displayed on the display device DS1 at the time of the second V blank interruption and at the timing when the drawing area and the display area are switched. The In the illustrated example, the display device DS1 displays a state where the character is desperately endured not to fall from the wire rope and the possibility of a big hit state is not denied.
図8(a)と図8(b)に示す表示装置DS1の表示画面から確認される通り、この予告演出では、突然、大音響と共に建物が不自然に傾斜することで、遊技者に強いインパクトを与えることができ、この激しい傾斜状態でも、キャラクタがワイヤーロープから落下しなかったことで、大当り状態への期待感が更に高まる。 As confirmed from the display screens of the display device DS1 shown in FIG. 8A and FIG. 8B, in this notice effect, the building suddenly unnaturally tilts with a loud sound, so that it has a strong impact on the player. Even in this severely inclined state, since the character has not dropped from the wire rope, the expectation for the big hit state is further increased.
先に説明した通り、図8のような動作は、ディスプレイリストDLに基づいて実行されるが、このディスプレイリストは、制御メモリ53に記憶されている演出シナリオSCに基づいて、1/30秒毎に、画像制御CPU63によって生成される。 As described above, the operation as shown in FIG. 8 is executed based on the display list DL. This display list is executed every 1/30 second based on the production scenario SC stored in the control memory 53. And generated by the image control CPU 63.
図9(a)には、制御メモリ53に記憶されている演出シナリオSCxが例示されており、この演出シナリオSCxは、変動開始時からT1後からTn後まで実行される予告演出が特定されている。 FIG. 9A illustrates an effect scenario SCx stored in the control memory 53. The effect scenario SCx specifies a notice effect that is executed from T1 to Tn after the start of fluctuation. Yes.
図示の通り、開始時刻T1から開始された予告演出は、開始時刻T2から・・・開始時刻Tn−1まで、演出内容を変化させつつ進行し、変動開始時からTn経過時に終了している。そして、演出シナリオSCxの各行には、補助バッファSUB又はフレームバッファFBに描画すべき画像素材Si,Rjが、描画順に記載されている。この実施例では、先に描画された画像素材に重ねて、後の画像素材が描画されるので、描画順は、画像素材の優先度の最低から最高に至る逆優先の順番となる。 As shown in the figure, the advance notice effect started from the start time T1 progresses while changing the effect contents from the start time T2 to the start time Tn-1, and ends when Tn has elapsed from the start of the fluctuation. In each line of the production scenario SCx, the image materials Si and Rj to be drawn in the auxiliary buffer SUB or the frame buffer FB are described in the drawing order. In this embodiment, since the subsequent image material is drawn on the previously drawn image material, the drawing order is the reverse priority order from the lowest to the highest priority of the image material.
また、演出シナリオSCxに記載される画像素材は、変形されることのない静止系の標準素材Siと、変形される可能性がある変形素材Rjと、に大別されており、各々、CGROMの記憶位置を特定して、演出シナリオSCxの各行に、混在して記載されている。そして、本実施例では、標準素材Siは、フレームバッファFBに描画され、変形素材Rjは、補助バッファSUBに描画されるよう規定されているので、図示の演出シナリオSCxに基づいて、画像制御CPU63が生成するディスプレイリストDLは、そのような動作を実現する描画コマンドの羅列となる。 In addition, the image material described in the production scenario SCx is roughly divided into a stationary standard material Si that is not deformed and a deformable material Rj that may be deformed. The storage position is specified and mixedly described in each line of the production scenario SCx. In the present embodiment, the standard material Si is drawn in the frame buffer FB, and the deformation material Rj is drawn in the auxiliary buffer SUB. Therefore, the image control CPU 63 is based on the illustrated scenario SCx. The display list DL generated by is a list of drawing commands for realizing such an operation.
例えば、開始時刻T1に表示される表示画面は、m個の標準素材Siと、n個の変形素材Rjとで構成され、この表示画面を実現するディスプレイリストDL(図12(b)参照)は、図9(a)の一行目の情報に基づき生成される。 For example, the display screen displayed at the start time T1 includes m standard materials Si and n deformation materials Rj, and a display list DL (see FIG. 12B) that realizes the display screen is , Based on the information in the first row of FIG.
具体的には、ディスプレイリストDLは、図12(b)に示す通り、最初に「標準素材S1をCGROMから読み出して、フレームバッファFBに描画する。」、次に「標準素材S2をCGROMから読み出して、フレームバッファFBに描画する。」、更に「変形素材R1をCGROMから読み出して、補助バッファSUBに描画する。」、・・・・、「変形素材RnをCGROMから読み出して、補助バッファSUBに描画する。」ことを内容とする描画コマンド列となる。 Specifically, as shown in FIG. 12B, the display list DL first reads “standard material S1 from the CGROM and draws it in the frame buffer FB”, and then reads “standard material S2 from the CGROM. Then, “draw the deformation material R1 from the CGROM and draw it in the auxiliary buffer SUB”,..., “Read the deformation material Rn from the CGROM and store it in the auxiliary buffer SUB. The drawing command string contains the contents of “Draw.”
図9(b)は、以上までの描画コマンドに基づいて描画回路が補助バッファSUBに描画した演出画像を示しており、また、図9(c)は、フレームバッファFBに描画した基本画像を示している。 FIG. 9B shows the effect image drawn by the drawing circuit in the auxiliary buffer SUB based on the drawing commands described above, and FIG. 9C shows the basic image drawn in the frame buffer FB. ing.
次に、画像制御CPU63は、演出シナリオSCxの転記コマンドTFに基づき、n+1番目の描画コマンドとして、転記動作を実現する描画コマンドをディスプレイリストDLに記載する。具体的な内容は、この予告演出時に、変形予告抽選に当選しているか否かで異なり、当選状態であれば、「補助バッファSUBの演出画像を読み出し、これを傾斜角θだけ左方向に回転させて、フレームバッファFBに描画する。」ことを内容とする描画コマンドとなる。 Next, based on the transcription command TF of the production scenario SCx, the image control CPU 63 describes the rendering command for realizing the transcription operation in the display list DL as the (n + 1) th rendering command. The specific contents differ depending on whether or not the deformation notice lottery is won at the time of the notice effect, and if it is in the winning state, “read the effect image of the auxiliary buffer SUB and rotate it to the left by the inclination angle θ. Then, the drawing command is “drawing in the frame buffer FB”.
図9(c)は、変形予告抽選に当選している場合の描画コマンドの実行結果を示しており、補助バッファSUBの演出画像が、傾斜角θだけ左方向に回転されてフレームバッファFBの基本画像に重合されている。 FIG. 9C shows the execution result of the drawing command when the deformation advance notice lottery is won, and the effect image of the auxiliary buffer SUB is rotated leftward by the inclination angle θ and the basic of the frame buffer FB is shown. It is superposed on the image.
その後の描画動作を実現するディスプレイリストDLも、演出シナリオSCxに基づいて生成され、「標準素材S3をCGROMから読み出して、フレームバッファFBに描画する。」、・・・「標準素材SmをCGROMから読み出して、フレームバッファFBに描画する。」との内容の描画コマンド列となる(図12(b))。 The display list DL that realizes the subsequent drawing operation is also generated based on the production scenario SCx, and “reads the standard material S3 from the CGROM and draws it in the frame buffer FB”,... “The standard material Sm from the CGROM. A drawing command string having the content “Read out and draw in the frame buffer FB” is obtained (FIG. 12B).
以上の内容のディスプレイリストDLは、この実施例では、1/30行毎に、開始時刻T2に達するまで、画像制御CPU63からVDP回路に、繰り返し送信される。そして、その後、開始時刻T2に達すると、画像制御CPU63は、演出シナリオSCxの2行目を参照して、新たなディスプレイリストDLを生成して、VDP回路に送信する。 In this embodiment, the display list DL having the above contents is repeatedly transmitted from the image control CPU 63 to the VDP circuit every 1 / 30th line until the start time T2 is reached. After that, when the start time T2 is reached, the image control CPU 63 refers to the second line of the effect scenario SCx, generates a new display list DL, and transmits it to the VDP circuit.
その結果、描画回路は、新規のディスプレイリストDLに基づく、描画動作を実行して、開始時刻T1から開始された予告演出の画像を更新する。そのため、例えば、図11(b)から図11(c)のような画像演出の進行が実現されることになる。 As a result, the drawing circuit executes a drawing operation based on the new display list DL, and updates the image of the notice effect that starts from the start time T1. Therefore, for example, the progress of the image effect as shown in FIGS. 11B to 11C is realized.
ところで、図9(a)の演出シナリオSCxに対応して、演出制御部22の演出シナリオには、この予告演出に同期して実行される可動演出や、音声演出が特定されており、変形予告演出に対応する音声演出を可動演出が実行される場合がある。 By the way, corresponding to the production scenario SCx in FIG. 9A, the production scenario of the production control unit 22 specifies a movable production and an audio production that are executed in synchronization with the announcement production. There is a case where a movable effect is executed as an audio effect corresponding to the effect.
例えば、図10は、変形予告演出(傾斜演出)及び可動演出が同期して実行される予告演出Aと、可動演出だけが実行される予告演出Bと、がタイミチャートとして記載されている。図示の通り、予告演出Aでは、メイン表示装置DS1において、背景画像と、表示図柄と、保留台座画像と、保留表示画像とが、補助バッファSUBに生成される演出画像として、所定時間、傾斜状態を維持することが示されている。一方、音量調整表示やエフェクト画像は、フレームバッファFBに構築される基本画像として、傾斜しないことが示されている。 For example, in FIG. 10, a notice effect A in which the deformation notice effect (tilt effect) and the movable effect are executed in synchronization and a notice effect B in which only the movable effect is executed are described as timing charts. As illustrated, in the notice effect A, in the main display device DS1, the background image, the display pattern, the reserved pedestal image, and the reserved display image are inclined for a predetermined time as an effect image generated in the auxiliary buffer SUB. Has been shown to maintain. On the other hand, it is shown that the volume adjustment display and the effect image are not inclined as a basic image constructed in the frame buffer FB.
ここで、保留表示とは、大当り抽選処理の実行が保留されている抽選保留数を特定する表示であり、保留台とは抽選保留数が表示される台座を意味する。図10の実施例では、変形予告演出時、保留数に関する表示が、他の表示画面と共に傾斜するよう構成されている。 Here, the hold display is a display that specifies the number of lottery holds on which the execution of the big hit lottery process is held, and the hold stand means a pedestal on which the lottery hold number is displayed. In the embodiment of FIG. 10, the display regarding the number of holdings is configured to be tilted together with other display screens at the time of the deformation notice effect.
また、音量調整表示とは、遊技者によって設定可能なスピーカのボリューム表示であり、図11に示すようなバーコード状に表示される。音量調整表示が、基本画像として、傾斜されることなく維持されることで、遊技者に不快感を与えることがなく、傾斜予告時であっても最適な音量調整が可能となる。 The volume adjustment display is a volume display of a speaker that can be set by the player, and is displayed in a bar code form as shown in FIG. Since the volume adjustment display is maintained as a basic image without being tilted, the player is not uncomfortable, and optimal volume adjustment is possible even at the time of tilt notice.
また、本実施例では、(1)音量調整表示だけでなく、(2)異常事態の発生を示すエラー報知、(3)遊技機の遊技状態を示すモード表示、(4)表示装置の輝度についての光量表示、(5)遊技操作に関する示唆表示については、全て、基本画像に設定されており、傾斜予告時においても、傾斜させることはない。そのため、如何に派手な変形予告演出を実行しても、各表示(1)〜(5)の意義が損なわれることはない。 In this embodiment, (1) not only the volume adjustment display, but also (2) error notification indicating the occurrence of an abnormal situation, (3) mode display indicating the gaming state of the gaming machine, and (4) brightness of the display device. The light quantity display of (5) and the suggestion display related to the game operation are all set to the basic image, and are not tilted even when the tilt is announced. Therefore, the significance of each display (1) to (5) is not impaired no matter how flashy deformation notice effect is executed.
以上、変形予告演出と、変形予告演出を適切に実行するための補助バッファSUBについて説明したので、続いて、表示装置DS1,DS2を使用して実行される画像演出の制御動作について、図12(a)〜図12(d)のフローチャートと、図7や図13の動作説明図を参照しつつ確認的に説明する。 As described above, the modification notice effect and the auxiliary buffer SUB for appropriately executing the modification notice effect have been described. Next, the control operation of the image effect performed using the display devices DS1 and DS2 will be described with reference to FIG. A description will be made with reference to the flowcharts in FIGS. 12A to 12D and the operation explanatory diagrams in FIGS.
これらの画像演出は、演出制御CPU40から制御コマンドCMD’を受ける画像制御CPU63と、画像制御CPU63に指示されて機能するVDP回路52と、によって実現される。そして、画像制御CPU63からVDP回路52に対する指示は、レジスタ群70に書込まれる動作パラメータによって特定される。 These image effects are realized by an image control CPU 63 that receives a control command CMD 'from the effect control CPU 40, and a VDP circuit 52 that functions as instructed by the image control CPU 63. An instruction from the image control CPU 63 to the VDP circuit 52 is specified by an operation parameter written in the register group 70.
図12に示す通り、画像演出動作は、画像制御CPU63によって所定時間毎に実行されるディスプレイリストDLの更新処理(図12(a))と、画像制御CPU63から受けるディスプレイリストDLに基づいて動作する描画回路76、及び、表示回路74の各シーケンス動作(図12(c)〜図12(d))と、によって実現される。なお、描画回路76、及び、表示回路74が、以下に説明するシーケンス動作を実現するよう、画像制御CPU63は、電源リセット時やその後の必要なタイミングで、必要な動作パラメータをレジスタ群70に設定している。 As shown in FIG. 12, the image effect operation operates based on the display list DL update process (FIG. 12A) executed by the image control CPU 63 every predetermined time and the display list DL received from the image control CPU 63. This is realized by each sequence operation of the drawing circuit 76 and the display circuit 74 (FIGS. 12C to 12D). Note that the image control CPU 63 sets necessary operation parameters in the register group 70 at the time of resetting the power supply or at a necessary timing thereafter so that the drawing circuit 76 and the display circuit 74 realize the sequence operation described below. doing.
以上を踏まえて説明すると、画像制御CPU63は、1/60秒毎のVブランク割込みで規定される一定時間δ(例えば1/30秒)毎に、ディスプレイリストDLの更新処理を開始し(ST1)、描画回路76、及び、表示回路74のシーケンス動作を開始させている(ST2)。図5に関して説明した通り、Vブランク割り込みは、表示回路74Aの出力動作が終わったことを意味するが、ステップST2の処理に基づき、描画回路76と、表示回路74A/74Bは、間欠的に、自らの動作を並列的に実行する(図13参照)。 To explain the above, the image control CPU 63 starts a display list DL update process every predetermined time δ (for example, 1/30 seconds) defined by a V blank interrupt every 1/60 seconds (ST1). The sequence operation of the drawing circuit 76 and the display circuit 74 is started (ST2). As described with reference to FIG. 5, the V blank interrupt means that the output operation of the display circuit 74 </ b> A has ended, but the drawing circuit 76 and the display circuits 74 </ b> A / 74 </ b> B are intermittently based on the processing of step ST <b> 2. Performs its own operations in parallel (see FIG. 13).
最初に、図13を参照して、描画回路76と表示回路74のシーケンス動作について概略的に説明する。図13において、ディスプレイリストAi,Biは、各々、表示装置DS1,DS2に表示される一フレーム画像を特定する描画コマンド列を意味する。但し、便宜上、フレームバッファFBa、FBbに作成される表示装置DS1,DS2の一フレーム分の画像データについてもAi,Biと表現している。 First, a sequence operation of the drawing circuit 76 and the display circuit 74 will be schematically described with reference to FIG. In FIG. 13, display lists Ai and Bi mean drawing command sequences for specifying one frame image displayed on the display devices DS1 and DS2, respectively. However, for convenience, the image data for one frame of the display devices DS1 and DS2 created in the frame buffers FBa and FBb is also expressed as Ai and Bi.
以上を踏まえて説明すると、先ず、T1から始まる実行周期で、CPU63が生成したディスプレイリストDL(A1,B1)は、T1+δから始まる実行周期で、描画回路76に解釈され、描画回路76が生成した画像データが、最終的にフレームバッファFBa,FBbに作成される。なお、途中までの演出画像が補助バッファSUBに作成される場合もある。そして、この画像データが、T1+2δから始まる実行周期で、表示回路74によって出力される。したがって、本実施例では、3回の実行周期を経て、画像演出についての一単位動作が完了することになる。 In view of the above, first, the display list DL (A1, B1) generated by the CPU 63 in the execution cycle starting from T1 is interpreted by the drawing circuit 76 and generated by the drawing circuit 76 in the execution cycle starting from T1 + δ. Image data is finally created in the frame buffers FBa and FBb. In some cases, halfway effect images are created in the auxiliary buffer SUB. The image data is output by the display circuit 74 at an execution cycle starting from T1 + 2δ. Therefore, in this embodiment, one unit operation for the image effect is completed after three execution cycles.
以上の関係は、図7にも記載の通りであり、T1’のタイミングでDRAM54に転送されたディスプレイリストDLに基づき、T1+δのタイミングで、CGROM55のCGデータがVRAM71に読み出され(但し必要時に限る)、同じ実行周期で、フレームバッファFBに画像データが作成される(タイミングT1+δ’)。そして、この画像データは、T1+2δのタイミングで、表示装置DS1と表示装置DS2に出力される。 The above relationship is also described in FIG. 7, and based on the display list DL transferred to the DRAM 54 at the timing T1 ′, the CG data in the CGROM 55 is read to the VRAM 71 at the timing T1 + δ (however, when necessary) The image data is created in the frame buffer FB in the same execution cycle (timing T1 + δ ′). The image data is output to the display device DS1 and the display device DS2 at a timing of T1 + 2δ.
図6や図13下部に示す通り、フレームバッファFBa,FBbはダブルバッファ構造(0/1)になっており、その一方が、描画回路76のアクセス対象となる描画領域であり、他方が、表示回路74のアクセス対象となる表示領域である。そして、ステップST13の処理によって、描画領域と表示領域が入れ替わることになり、それまでに描画回路76がフレームバッファFBa,FBbに生成した一フレーム分の画像データが、この実行周期で、表示回路74A,74Bによってサブ表示装置DS1,DS2に出力されることになる。 As shown in the lower part of FIG. 6 and FIG. 13, the frame buffers FBa and FBb have a double buffer structure (0/1), one of which is a drawing area to be accessed by the drawing circuit 76 and the other is a display. This is a display area to be accessed by the circuit 74. Then, the drawing area and the display area are switched by the processing in step ST13, and the image data for one frame generated by the drawing circuit 76 in the frame buffers FBa and FBb so far is displayed in the display circuit 74A in this execution cycle. , 74B are output to the sub display devices DS1, DS2.
なお、図13に示す通り、本実施例では、表示回路A/Bの動作周期が1/60秒に設定されているのに対して、画像制御CPU63の動作周期が1/30秒であるので、表示回路Aも、実際には、同一の画像データを2度出力することになる。 As shown in FIG. 13, in this embodiment, the operation cycle of the display circuit A / B is set to 1/60 seconds, whereas the operation cycle of the image control CPU 63 is 1/30 seconds. The display circuit A actually outputs the same image data twice.
図12(a)に戻って説明を続けると、画像制御CPU63は、ステップST2の処理で、描画回路76や表示回路74のシーケンス動作を指示した後、演出シナリオSCに基づいて、次の一フレームについてのディスプレイリストDLを作成する。図9に関し説明した通り、演出シナリオSCは、演出制御CPU40から受けた制御コマンドCMD’で特定される画像演出を具体化したものである。 Returning to FIG. 12A, the description continues and the image control CPU 63 instructs the sequence operation of the drawing circuit 76 and the display circuit 74 in the process of step ST <b> 2, and then performs the next frame based on the rendering scenario SC. A display list DL is created for. As described with reference to FIG. 9, the effect scenario SC embodies the image effect specified by the control command CMD ′ received from the effect control CPU 40.
すなわち、演出シナリオSCには、一定時間継続される一連の動画や、描画位置や配置姿勢や拡大縮小率が適宜に規定される静止画(背景画像や予告画像を含む)について、(1) 一連の動画演出の開始時刻や終了時刻、(2) どの静止画を、どの時刻に、どの位置に、どのように描くか、などが規定されている。なお、動画演出とは言っても、表示装置の描画画像が、迅速かつ円滑に変化するだけであり、一定時間毎に、同一又は異なる次の画像データ(フレーム画像データ)を、表示装置に描画する点では静止画と同じである。 In other words, the production scenario SC includes (1) a series of moving images that are continued for a certain period of time, and still images (including background images and preview images) in which the drawing position, layout orientation, and scaling ratio are appropriately defined. The start time and end time of the video production of (2) which still image is to be drawn, at what time, at what position, and so on are defined. Note that even if it is a video effect, the drawn image on the display device only changes quickly and smoothly, and the same or different next image data (frame image data) is drawn on the display device at regular intervals. This is the same as a still image.
そして、画像制御CPU63は、このような構成の演出シナリオを参照して、各タイミング(T1,T1+δ,T1+2δ,・・・)で、表示装置DS1,DS2の表示画像を特定する一群の描画コマンドを列記したディスプレイリストDLを生成する。ディスプレイリストDLは、動画については、時間的に進行する動画のどの部分を表示するかを、CGROM55の記憶位置を特定して規定し、スプライト画像などの静止画については、CGROM55の何処に記憶されている画像を、表示装置のどの位置に、どのように描くかなどを規定している。 Then, the image control CPU 63 refers to the effect scenario having such a configuration, and at each timing (T1, T1 + δ, T1 + 2δ,...), Outputs a group of drawing commands for specifying the display images of the display devices DS1, DS2. The listed display list DL is generated. The display list DL specifies, for moving images, which part of the moving image that progresses in time by specifying the storage location of the CGROM 55, and for the still image such as a sprite image stored in the CGROM 55. It defines how and where the displayed image is drawn on which position of the display device.
図12(b)には、変形予告演出を実現する場合のディスプレイリストDLを例示している。本実施例では、変形予告演出は、メイン表示装置DS1で実行されるので、CGメモリから読み出された画像素材は、変形素材か標準素材かに応じて、補助バッファSUBaか、フレームバッファFBaに書込まれる。 FIG. 12B illustrates a display list DL in the case of realizing a deformation notice effect. In this embodiment, since the deformation notice effect is executed by the main display device DS1, the image material read from the CG memory is stored in the auxiliary buffer SUBa or the frame buffer FBa depending on whether the image material is a deformation material or a standard material. Written.
例えば、図12(b)のようなディスプレイリストDLが、画像制御CPU63に指示されたデータ転送回路72によって、内蔵RAM59から、外付けDRAM54に転送される(ST4)。図7のタイミングT1’の矢印は、この動作を図示したものである。なお、画像制御CPU63は、動作周期ごとに、各表示装置一フレームを特定する一のディスプレイリストDLを生成する必要はなく、複数タイミングでの表示内容を特定する複数のディスプレイリストDL1,DL2・・・を、一の動作周期でまとめて生成しても良い。 For example, the display list DL as shown in FIG. 12B is transferred from the internal RAM 59 to the external DRAM 54 by the data transfer circuit 72 instructed by the image control CPU 63 (ST4). The arrow at timing T1 'in FIG. 7 illustrates this operation. The image control CPU 63 does not need to generate one display list DL that specifies one frame of each display device for each operation cycle, and a plurality of display lists DL1, DL2,... That specify display contents at a plurality of timings. -May be generated together in one operation cycle.
また、図13には、画像制御CPU63によるステップST15の処理が、CPU63から描画回路76へ向かう縦方向の矢印で示され、画像制御CPU63によるステップST13〜ST15の処理が、CPU63から表示回路A/Bに向う縦方向の矢印で示されている。 In FIG. 13, the process of step ST15 by the image control CPU 63 is indicated by a vertical arrow from the CPU 63 to the drawing circuit 76, and the process of steps ST13 to ST15 by the image control CPU 63 is performed from the CPU 63 to the display circuit A /. It is indicated by a vertical arrow pointing towards B.
続いて、図12(c)〜(d)や図13を参照しつつ、描画回路76、グラフィックスデコーダ75、及びジオメトリエンジン77などが協働して実行する描画動作について確認的に説明する。図13に示す通り、この描画動作は、一定時間(δ)毎に繰り返されるが、便宜上、以下の説明では、書換え後のディスプレイリストDL(=A1+B1)に基づいて実行されるタイミングT1+2δ以降の描画動作を説明する。 Next, a drawing operation executed in cooperation by the drawing circuit 76, the graphics decoder 75, the geometry engine 77, and the like will be described with reference to FIGS. 12 (c) to 12 (d) and FIG. As shown in FIG. 13, this drawing operation is repeated every fixed time (δ). For convenience, in the following description, drawing after timing T1 + 2δ executed based on the display list DL (= A1 + B1) after rewriting is performed. The operation will be described.
描画回路76は、外付けDRAM54に記憶されているディスプレイリストのうち、未処理で最古のディスプレイリストであるディスプレイリストDL(=A1+B1)に記載されている描画コマンドを順番に解析して(図12(c)のSS20)、描画コマンドが指定する静止画や動画について、グラフィックスデコーダ75やジオメトリエンジン77を機能させる。 The drawing circuit 76 sequentially analyzes drawing commands described in the display list DL (= A1 + B1) which is an unprocessed and oldest display list among the display lists stored in the external DRAM 54 (FIG. 12 (c) SS20), the graphics decoder 75 and the geometry engine 77 are made to function for the still image and the moving image specified by the drawing command.
そして、グラフィックスデコーダ75によってデコードされた静止画データや動画データは、各々、内蔵VRAM71に確保されている静止画デコード領域や動画デコード領域に伸張展開される(SS22〜SS23)。次に、デコード後の静止画データや動画データが、描画コマンドによって規定される描画態様で、VRAM71のフレームバッファFB(FBa,FBb)の所定位置に書込まれることで描画処理が実行される(SS24)。なお、描画態様には、フレームバッファFB(FBa,FBb)における描画位置が含まれるが、スプライト画像などの場合には、更に、描画姿勢や拡大縮小率などが規定される場合があり、ジオメトリエンジン77が機能する。 Then, the still image data and the moving image data decoded by the graphics decoder 75 are expanded and developed in the still image decoding area and the moving image decoding area secured in the built-in VRAM 71 (SS22 to SS23). Next, drawing processing is executed by writing the decoded still image data and moving image data in a predetermined position of the frame buffer FB (FBa, FBb) of the VRAM 71 in a drawing mode defined by the drawing command ( SS24). The drawing mode includes the drawing position in the frame buffer FB (FBa, FBb). However, in the case of a sprite image or the like, the drawing posture, the enlargement / reduction ratio, and the like may be further defined. 77 works.
2種類のディスプレイリストDL(=Ai+Bj)が存在する場合には、各ディスプレイリストDL(=Ai+Bj)に基づいて、フレームバッファFBa,FBbの所定位置に、静止画や動画のデコードデータが書込まれることで描画動作が実現される(SS24)。先に説明した通り、フレームバッファFBa/FBbは、各々、描画領域と表示領域に区分されたダブルバッファ構造であり、描画動作(SS24)では、より正確には、フレームバッファFBa/FBbの描画領域における所定位置に、デコードデータが書込まれることになる。 When there are two types of display lists DL (= Ai + Bj), the decoded data of still images and moving images is written at predetermined positions of the frame buffers FBa and FBb based on the display lists DL (= Ai + Bj). Thus, the drawing operation is realized (SS24). As described above, each of the frame buffers FBa / FBb has a double buffer structure divided into a drawing area and a display area. In the drawing operation (SS24), more accurately, the drawing area of the frame buffer FBa / FBb. Decode data is written at a predetermined position in FIG.
何れにしても、ステップSS22又はステップSS23の処理後に、そのデコードデータ(動画/静止画)に基づいて、所定のフレームバッファFBa/FBbの所定位置に必要な画像が描画される(SS24)。そして、この処理は、ディスプレイリストDLの先頭から最後まで、描画コマンドの記載順に実行されるので、先に描画された画像は、その後に、同じ領域に描画される画像によって上書きされることになる。通常は、表示装置全フレーム分の領域を有する背景画の上に、静止画が描画され、更にその上に動画が描画される。 In any case, after the processing in step SS22 or SS23, a necessary image is drawn at a predetermined position of a predetermined frame buffer FBa / FBb based on the decoded data (moving image / still image) (SS24). This process is executed from the top to the end of the display list DL in the order in which the drawing commands are written, so that the previously drawn image is overwritten by an image drawn in the same area thereafter. . Usually, a still image is drawn on a background image having an area for the entire frame of the display device, and a moving image is further drawn thereon.
このようにして、全ての描画コマンドについての描画処理が終われば、間欠的に開始される次回の描画動作まで待機状態となる(SS25)。なお、図12には、タイミングT1+δ’において、フレームバッファFB(FBa+FBb)に、必要な画像が描画されることが矢印で記載されている。 In this way, when drawing processing for all the drawing commands is completed, a standby state is entered until the next drawing operation started intermittently (SS25). In FIG. 12, an arrow indicates that a necessary image is drawn in the frame buffer FB (FBa + FBb) at the timing T1 + δ ′.
最後に、図12(d)に基づいて表示回路74の動作を説明する。この表示動作も、一定時間(δ)毎に繰り返されるが、便宜上、以下の説明では、図13に示すタイミングT1+2δ以降の表示動作を説明する。先に説明した通り、このタイミングでは、ディスプレイリストDL(=A1+B1)に基づく画像データが、フレームバッファFBa/FBbの描画領域に確保されている。そして、この描画領域は、タイミングT1+2δ以降の表示動作では、表示領域として機能する。 Finally, the operation of the display circuit 74 will be described with reference to FIG. Although this display operation is also repeated at regular time intervals (δ), for the sake of convenience, the display operation after timing T1 + 2δ shown in FIG. 13 will be described. As described above, at this timing, image data based on the display list DL (= A1 + B1) is secured in the drawing area of the frame buffer FBa / FBb. The drawing area functions as a display area in display operations after timing T1 + 2δ.
図12(d)に示す通り、表示回路74A/74Bは、各々に対応するフレームバッファFBa/FBbの表示領域に格納されている画像データ(A1,B1)を読み出して、出力選択部79に出力する(SS30)。 As shown in FIG. 12D, the display circuits 74A / 74B read the image data (A1, B1) stored in the display areas of the corresponding frame buffers FBa / FBb and output them to the output selection unit 79. (SS30).
その後は、出力選択部79の動作に基づき、表示回路74Aが出力するフレームバッファFBaの画像データ(A1)が、LVDS部80aを経由してメイン表示装置DS1に伝送され、表示回路74Bが出力するフレームバッファFBbの画像データ(B1)が、LVDS部80bを経由してサブ表示装置DS2に伝送される。 Thereafter, based on the operation of the output selection unit 79, the image data (A1) of the frame buffer FBa output from the display circuit 74A is transmitted to the main display device DS1 via the LVDS unit 80a and output from the display circuit 74B. The image data (B1) in the frame buffer FBb is transmitted to the sub display device DS2 via the LVDS unit 80b.
以上、プリローダ73を機能させない第1の実施態様を説明したが、CGROM55をシーケンシャルアクセスする弱点をカバーするには、プリローダ73を活用するのも好適である、図14及び図15は、プリローダ73を使用する第2の実施態様を示している。 The first embodiment in which the preloader 73 does not function has been described above. However, it is preferable to use the preloader 73 to cover the weak point of sequential access to the CGROM 55. FIGS. Fig. 2 shows a second embodiment to be used.
図14に示す通り、画像演出動作は、画像制御CPU63によって所定時間毎に実行されるディスプレイリストの更新処理(図14(a))と、画像制御CPU63から受けるディスプレイリストに基づいて動作するプリローダ73、描画回路76、及び、表示回路74の各シーケンス動作(図14(b)〜図14(d))によって実現される。なお、プリローダ73についても、描画回路76や表示回路74と同様に、以下に説明するシーケンス動作を実現するよう、電源リセット時やその後の必要なタイミングで、画像制御CPU63が、必要な動作パラメータをレジスタ群70に設定している。 As shown in FIG. 14, the image effect operation is performed based on the display list update process (FIG. 14A) executed every predetermined time by the image control CPU 63 and the display list received from the image control CPU 63. This is realized by each sequence operation of the drawing circuit 76 and the display circuit 74 (FIGS. 14B to 14D). As with the drawing circuit 76 and the display circuit 74, the image control CPU 63 also sets the necessary operation parameters for the preloader 73 at the time of resetting the power supply or at a necessary timing thereafter so as to realize the sequence operation described below. The register group 70 is set.
画像制御CPU63は、所定時間δ毎に、リスト更新処理を開始し(ST1)、プリローダ73、描画回路76、及び、表示回路74のシーケンス動作を開始させる(ST2)。図15(a)に示す通り、画像制御CPU63、プリローダ73、描画回路76、及び表示回路74は、一定時間(δ)間隔で間欠的に、各々、自らの動作を並列的に実行することになる。なお、図15(b)は、CPU回路の内蔵RAM59と、VDP回路の内蔵VRAM71と、外付けDRAM54と、CGROM55について、各メモリの内容を模式的に示している。 The image control CPU 63 starts list update processing every predetermined time δ (ST1), and starts sequence operations of the preloader 73, the drawing circuit 76, and the display circuit 74 (ST2). As shown in FIG. 15A, the image control CPU 63, the preloader 73, the drawing circuit 76, and the display circuit 74 execute their operations in parallel intermittently at regular time intervals (δ). Become. FIG. 15B schematically shows the contents of each memory of the built-in RAM 59 of the CPU circuit, the built-in VRAM 71 of the VDP circuit, the external DRAM 54, and the CGROM 55.
画像制御CPU63の動作について説明を続けると、ステップST2の処理に続いて、画像制御CPU63は、演出シナリオに基づいてディスプレイリストDLを更新する(ST3)。そして、画像制御CPU63は、このような構成の演出シナリオを参照して、各タイミング(T1,T1+δ,T1+2δ,・・・)で、表示装置DS1の表示画像を特定する一群の描画コマンドを列記したディスプレイリストDL1、DL2,・・・を生成する。 Continuing the description of the operation of the image control CPU 63, following the processing of step ST2, the image control CPU 63 updates the display list DL based on the effect scenario (ST3). Then, the image control CPU 63 lists a group of drawing commands for specifying the display image of the display device DS1 at each timing (T1, T1 + δ, T1 + 2δ,...) With reference to the effect scenario having such a configuration. Display lists DL1, DL2,... Are generated.
次に、このように構成されたディスプレイリストDLを、外付けDRAM54の規定領域に転送して、次のリスト更新タイミングに達するのを待つ(ST4)。図15(a)及び図15(b)には、タイミングT1から開始される画像制御CPU63の動作の結果、ディスプレイリストDL1が生成され、これがタイミングT1’で外付けDRAM54に転送されることが図示されている。 Next, the display list DL configured in this way is transferred to the prescribed area of the external DRAM 54 and waits until the next list update timing is reached (ST4). 15A and 15B show that the display list DL1 is generated as a result of the operation of the image control CPU 63 starting from the timing T1, and is transferred to the external DRAM 54 at the timing T1 ′. Has been.
このディスプレイリストDL1は、第2の実施態様では、一タイミング遅れたタイミングT1+δで、プリローダ73によって書換え処理がされ、更に一タイミング遅れたタイミングT1+2δで、書換え後のディスプレイリストDL1に基づいて描画回路76によって描画処理がされる。そして、更に一タイミング遅れたタイミングT1+3δで、表示回路74の表示動作に基づいて、ディスプレイリストDL1によって特定される表示画面がメイン表示装置DS1に現れる。 In the second embodiment, the display list DL1 is rewritten by the preloader 73 at a timing T1 + δ delayed by one timing, and further drawn at a timing T1 + 2δ delayed by one timing based on the display list DL1 after rewriting. The drawing process is performed. At a timing T1 + 3δ that is further delayed by one timing, a display screen specified by the display list DL1 appears on the main display device DS1 based on the display operation of the display circuit 74.
このように、この実施態様では、プリローダ73、描画回路76、及び表示回路74が、一タイミングずつ遅れて動作するよう構成されている。そのため、タイミングT1から開始されるプリローダ73は、外付けDRAM54の未処理で最古のディスプレイリストを処理することで、具体的には、一つ手前のタイミングで生成されたディスプレイリストを処理することになる。言い換えると、タイミングT1に画像制御CPU63が生成したディスプレイリストDL1は、タイミングT1+δから開始されるプリローダ73の動作に基づき、以下の通りに処理される。 As described above, in this embodiment, the preloader 73, the drawing circuit 76, and the display circuit 74 are configured to operate one timing later. Therefore, the preloader 73 started from the timing T1 processes the oldest display list that has not been processed by the external DRAM 54, and specifically processes the display list generated at the previous timing. become. In other words, the display list DL1 generated by the image control CPU 63 at the timing T1 is processed as follows based on the operation of the preloader 73 starting from the timing T1 + δ.
以下、タイミングT1+δ以降を説明すると、プリローダ73は、外付けDRAM54の規定領域に記憶されている、未処理で最古のディスプレイリストであるディスプレイリストDL1を解析する。そして、ディスプレイリストDL1に、CGROMのCGデータの必要とする描画コマンドを検出した場合には、その一群のCGデータを外付けDRAM54のCGデータ領域に取得するべく、必要な情報をCGバスIF部82に伝える。また、この先読み(プリロード)処理に関わる描画コマンドにおける、CGデータの記憶位置をCGROM55のソースアドレス値から、DRAM54に確保したCGデータ領域のアドレス値に書換える(SS10)。 Hereinafter, the timing after timing T1 + δ will be described. The preloader 73 analyzes the display list DL1, which is the unprocessed and oldest display list, stored in the specified area of the external DRAM 54. When a drawing command required for the CG data of the CGROM is detected in the display list DL1, necessary information is acquired in the CG bus IF unit in order to acquire the group of CG data in the CG data area of the external DRAM 54. Tell 82. In addition, the storage location of the CG data in the drawing command related to the prefetching (preload) processing is rewritten from the source address value of the CGROM 55 to the address value of the CG data area secured in the DRAM 54 (SS10).
以上の動作は、CGROMのCGデータを必要とする描画コマンドを検出する毎に、繰り返し実行され、表示装置DS1の一フレームを構築するためのCGデータ(圧縮データ)が、全て、CGROM55からDRAM54のCGデータ領域に確保されることになる。なお、一度、DRAM54のCGデータ領域に確保したCGデータは、その後も使用可能に管理されているので、それ以前のタイミングで確保したCGデータを使用する場合には、プリロード処理(SS11)がスキップされ(図14(b)の破線参照)、CGデータの記憶位置をCGROM55のソースアドレス値から、DRAM54に確保したCGデータ領域のアドレス値に書換える処理(SS10)だけが実行される。 The above operation is repeatedly executed every time a drawing command that requires CG data of CGROM is detected, and all the CG data (compressed data) for constructing one frame of the display device DS1 is transferred from the CGROM 55 to the DRAM 54. It is secured in the CG data area. Since the CG data secured once in the CG data area of the DRAM 54 is managed so as to be usable thereafter, the preload process (SS11) is skipped when the CG data secured at the previous timing is used. Then (see the broken line in FIG. 14B), only the processing (SS10) of rewriting the storage location of the CG data from the source address value of the CGROM 55 to the address value of the CG data area secured in the DRAM 54 is executed.
そして、表示装置DS1の各一フレームを特定するディスプレイリストDL1について、そこに記載された全描画コマンドについて、必要なCGデータのDRAM54への転送処理や、デイプレイリストの書換え処理が終了すれば、間欠的に開始される次回のプリロード動作まで待機することになる(SS12)。なお、図15(b)には、タイミングT1+δにおいて、必要なCGデータがCGROM55から外付けDRAM54に転送される状態が矢印で記載されている。なお、転送されたCGデータは圧縮状態のままである。 Then, with respect to the display list DL1 that identifies each frame of the display device DS1, for all drawing commands described therein, the necessary CG data transfer processing to the DRAM 54 and the display list rewriting processing are completed. It waits until the next preload operation that is started intermittently (SS12). In FIG. 15B, a state in which necessary CG data is transferred from the CGROM 55 to the external DRAM 54 at the timing T1 + δ is indicated by an arrow. Note that the transferred CG data remains in a compressed state.
描画動作(SS20〜SS24)や出力動作(SS30)については、動作タイミングが遅れるだけで動作内容は第1の実施態様の場合と同じである。なお、図15(b)には、タイミングT1+2δにおいて、フレームバッファFBaに、必要な画像が描画され、タイミングT1+3δに出力されることが矢印で記載されている。 About drawing operation | movement (SS20-SS24) and output operation | movement (SS30), operation | movement content is the same as the case of a 1st embodiment, only operation timing is delayed. In FIG. 15B, an arrow indicates that a necessary image is drawn in the frame buffer FBa at the timing T1 + 2δ and is output at the timing T1 + 3δ.
なお、この実施態様では、ステップSS10〜SS11の処理は、必ずしも、単一のディスプレイリストDLに限定されず、複数n個のディスプレイリストDLiについて順番に実行することもできる。この場合、画像制御CPU63は、一の動作周期δで、複数のディスプレイリストDLiを生成してDRAM54に転送し、プリローダ73は、複数のディスプレイリストDLiを可能な限り先行して解釈実行することになる。 In this embodiment, the processes of steps SS10 to SS11 are not necessarily limited to a single display list DL, and can be executed in order for a plurality of n display lists DLi. In this case, the image control CPU 63 generates a plurality of display lists DLi and transfers them to the DRAM 54 in one operation cycle δ, and the preloader 73 interprets and executes the plurality of display lists DLi as early as possible. Become.
以上、本発明の実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定するものではない。例えば、図9(a)では、全ての画像素材が、変形されることのない標準素材か、変形される可能性のある変形素材かに大別され、その何れであるかが、予め規定されている構成について説明したが、特に限定されない。 As mentioned above, although the Example of this invention was described in detail, the concrete description content does not specifically limit this invention. For example, in FIG. 9A, all the image materials are roughly classified into standard materials that are not deformed and deformable materials that are likely to be deformed, and it is specified in advance which one of them is deformed. However, the present invention is not particularly limited.
すなわち、各画像素材について、変形させるか、変形させないかを、演出シナリオSCにおいて特定するのも好適である。図9(e)は、このような構成の演出シナリオSCyを例示したものであり、補助バッファSUBに展開すべき画像素材と、フレームバッファFBに展開すべき画像素材を区別して、演出シナリオSCyに規定している。 That is, it is also preferable to specify in the effect scenario SC whether each image material is to be deformed or not to be deformed. FIG. 9E illustrates an effect scenario SCy having such a configuration. The image material to be developed in the auxiliary buffer SUB and the image material to be developed in the frame buffer FB are distinguished from each other to produce the effect scenario SCy. It prescribes.
そして、画像制御CPU63は、開始時刻に達したタイミングであって、ディスプレイリストDL作成時に、演出シナリオSCyを参照して必要な処理を実行する。具体的には、画像制御CPU63は、先ず、補助バッファSUBに展開すべき画像素材G11〜G1nを、この順番に補助バッファSUBに描画する描画コマンドを、ディスプレイリストDLに列記する。なお、図9(f)には、ディスプレイリストDLに列記された描画コマンドに基づいて、描画回路が補助バッファSUBに作成した画像が示されている。 Then, the image control CPU 63 performs a necessary process with reference to the rendering scenario SCy at the time when the start time is reached and the display list DL is created. Specifically, the image control CPU 63 first lists, in the display list DL, drawing commands for drawing the image materials G11 to G1n to be developed in the auxiliary buffer SUB in this order in the auxiliary buffer SUB. FIG. 9F shows an image created by the drawing circuit in the auxiliary buffer SUB based on the drawing commands listed in the display list DL.
続いて、画像制御CPU63は、フレームバッファFBに展開すべき画像素材G1〜G2を、この順番にフレームバッファFBに描画するための描画コマンドをディスプレイリストDLに列記する。図9(g)には、これらの描画コマンドに基づいて、描画回路がフレームバッファFBに作成した画像が示されている。 Subsequently, the image control CPU 63 lists drawing commands for drawing the image materials G1 to G2 to be developed in the frame buffer FB in this order in the frame buffer FB in the display list DL. FIG. 9G shows an image created by the drawing circuit in the frame buffer FB based on these drawing commands.
次に、画像制御CPU63は、演出シナリオSCyに記載されている転記コマンドTFに基づき、補助バッファSUBの画像をフレームバッファに上書きする描画コマンドをディスプレイリストDLに列記する。転記態様は、変形予告抽選に当選しているか否かで異なるが、図9(h)には、変形予告抽選の当選時であって、描画回路が転記コマンドTF1に基づいて、フレームバッファFBに作成した画像が示されている。 Next, the image control CPU 63 lists, in the display list DL, drawing commands for overwriting the image in the auxiliary buffer SUB on the frame buffer based on the transfer command TF described in the production scenario SCy. The transfer mode differs depending on whether or not the transformation notice lottery has been won, but FIG. 9 (h) shows that the drawing circuit is in the frame buffer FB based on the transcription command TF1 when the transformation notice lottery is won. The created image is shown.
その後の処理も同じであり、画像制御CPU63は、フレームバッファFBに展開すべき画像素材G3〜Gmを、この順番にフレームバッファFBに描画するための描画コマンドをディスプレイリストDLに列記する。なお、これらの画像素材には、(1)音量調整表示、(2)異常事態の発生を示すエラー報知、(3)遊技機の遊技状態を示すモード表示、(4)表示装置の輝度についての光量表示、(5)遊技操作に関する示唆表示の全部又は一部は含まれている。 The subsequent processing is the same, and the image control CPU 63 lists in the display list DL rendering commands for rendering the image materials G3 to Gm to be developed in the frame buffer FB in this order in the frame buffer FB. These image materials include (1) volume adjustment display, (2) error notification indicating the occurrence of an abnormal situation, (3) mode display indicating the gaming state of the gaming machine, and (4) luminance of the display device. All or part of the light amount display and (5) suggestion display regarding the game operation are included.
以上の通り、図9(e)の構成の演出シナリオScyであっても、補助バッファSUBを使用することによって、変形処理を一度に実行でき、如何に複雑な変形処理であってもVDPの処理負担が過大化することがない。なお、実施例では、弾球遊技機について説明したが、回胴遊技機など、画像演出を伴う他の遊技機においても、本発明が好適に活用できることは勿論である。 As described above, even in the production scenario Scy having the configuration of FIG. 9E, the deformation process can be executed at a time by using the auxiliary buffer SUB, and the VDP process can be performed no matter how complicated the deformation process is. The burden will not be excessive. In the embodiment, the bullet ball game machine has been described, but it goes without saying that the present invention can be suitably used in other game machines with image effects such as a spinning game machine.
また、実施例では、補助バッファSUBに完成させた演出画像を、変形処理を指示する一の転記コマンドTFに基づいて、フレームバッファFBの演出画像に、変形状態で重合させたが、何ら限定されない。 In the embodiment, the effect image completed in the auxiliary buffer SUB is superposed on the effect image in the frame buffer FB in a deformed state based on one transfer command TF for instructing the deformation process, but there is no limitation. .
例えば、変形処理を指示する転記コマンドTFを、一のコマンドリストに複数個記載する構成が考えられる。この場合には、例えば、補助バッファSUBに完成させた第1段階の演出画像を、第1の転記コマンドTFiでフレームバッファFBの演出画像に重合させた後も、補助バッファSUBに第2段階の演出画像を新たに完成させ、変形態様が異なる第2の転記コマンドTFjでフレームバッファFBの演出画像に重合させるなどの描画動作が実行される。 For example, a configuration in which a plurality of transfer commands TF instructing transformation processing are described in one command list is conceivable. In this case, for example, after the first stage effect image completed in the auxiliary buffer SUB is superimposed on the effect image in the frame buffer FB by the first transfer command TFi, the second stage effect image is stored in the auxiliary buffer SUB. A rendering operation is executed, for example, by completing the effect image newly and superimposing the effect image on the frame buffer FB with the second transfer command TFj having a different deformation mode.
このように複数の転記コマンドTFを機能させることで、傾斜角度、傾斜方向、拡大率、縮小率が不自然に相違する演出画像が完成される。 As described above, by causing the plurality of transfer commands TF to function, an effect image in which the inclination angle, the inclination direction, the enlargement ratio, and the reduction ratio differ unnaturally is completed.
また、変形予告演出中、フレームバッファFBに演出画像を完成させる過程で、特定の一又は複数の描画素材を、変形態様でフレームバッファFBに上書きする構成を、上記した各構成に追加して設けるのも好適である。この場合には、補助バッファSUBに完成させた演出画像が、第1の変形態様で表示画面に表示される時、特定の一又は複数の描画素材が第2の変形態様で表示画面に表示される。 In addition, in the process of completing the effect image in the frame buffer FB during the deformation notice effect, a configuration in which one or more specific drawing materials are overwritten on the frame buffer FB in a deformed manner is provided in addition to the above-described components. It is also suitable. In this case, when the effect image completed in the auxiliary buffer SUB is displayed on the display screen in the first deformation mode, one or more specific drawing materials are displayed on the display screen in the second deformation mode. The
なお、補助バッファに展開する画像素材としては、好適には、(1)背景画像、(2)保留表示、(3)保留表示の台座部分、(4)先読み予告に関する画像、(5)装飾図柄に関する数字やキャラ画像、(6)SU予告や会話予告、操作手段を用いた予告等の当該変動に関する予告に関する画像全般などの全部又は一部が含まれている。ここで、(1)〜(6)を適宜組み合わせて、変形処理を一度に実行するようにしてもよい。 The image material to be developed in the auxiliary buffer is preferably (1) background image, (2) hold display, (3) pedestal portion of hold display, (4) image related to pre-reading notice, (5) decorative design All or part of the image and the character image related to (6) SU notice or conversation notice, the image related to the notice related to the change such as the notice using the operation means, or the like. Here, the deformation process may be executed at a time by appropriately combining (1) to (6).
GM 遊技機
23 サブ制御手段
DS1 表示装置
63 制御プロセッサ
52 画像プロセッサ
DL 描画リスト(ディスプレイリスト)
FB 第1バッファ
SUB 第2バッファ
GM gaming machine 23 sub-control means DS1 display device 63 control processor 52 image processor DL drawing list (display list)
FB first buffer SUB second buffer
上記の目的を達成するため、本発明は、所定のスイッチ信号に基づいた抽選処理に対応する画像演出を表示装置で実行する遊技機であって、必要時に変形予告抽選を実行すると共に、表示装置の一フレーム分の表示画面を特定する描画リストを、各種の演出シナリオに基づいて生成して出力する制御プロセッサと、CGメモリに記憶された一又は複数の画像素材を、制御プロセッサから受けた描画リストに基づいて第1バッファに描画すると共に、第1バッファに描画された画像を表示装置に出力して画像演出を実現する画像プロセッサと、変形処理される可能性のある画像素材を描画するための第2バッファと、を有して構成され、描画リストの生成時に参照される所定の演出シナリオは、第1バッファに描画されるべき画像素材である標準素材と、第2バッファに描画されるべき画像素材である変形素材と、第2バッファの描画内容を第1バッファに転記する転記指示と、を特定して構成され、前記変形予告抽選を経て実行される変形予告演出を特定する描画リストには、前記標準素材を第1バッファに描画することを規定する第1種の描画コマンドと、前記変形素材を第2バッファに描画することを規定する第2種の描画コマンドと、前記転記指示と前記変形予告抽選の抽選結果とに基づくコマンドであって、無変形又は各種の傾斜変形態様を規定する複数種類の転記コマンドの何れかと、が所定の順番に記載されており、前記変形素材には、所定の画像枠が含まれ、傾斜変形を規定する所定の転記コマンドの実行後は、前記表示装置の表示画面を囲む画面枠に対応して、傾斜状態の画像枠が表示されるよう構成されている。 In order to achieve the above object, the present invention is a gaming machine that executes an image effect corresponding to a lottery process based on a predetermined switch signal on a display device, and executes a deformation advance notice lottery when necessary, and the display device A control processor that generates and outputs a drawing list for specifying a display screen for one frame based on various production scenarios, and one or a plurality of image materials stored in the CG memory are received from the control processor. An image processor that renders an image rendered in the first buffer based on the list, outputs the image rendered in the first buffer to a display device, and renders an image material that may be subjected to deformation processing it is configured to have a second buffer, a predetermined effect scenarios to be referred to when generating the drawing list is the image material to be drawn into the first buffer target Material and a deformable material is an image material to be drawn into the second buffer, post instruction and to post the drawing contents of the second buffer to the first buffer, is configured identify and a run through the deformation notice lottery In the drawing list for specifying the deformation notice effect to be performed, a first type of drawing command that specifies that the standard material is drawn in the first buffer, and a first that specifies that the deformation material is drawn in the second buffer. A command based on two types of drawing commands, the transcription instruction, and the lottery result of the deformation advance notice lottery, and any of a plurality of types of transcription commands that define various deformation modes and a predetermined order. are described in the the deformation material, contains a predetermined image frame, after the execution of the predetermined posting commands defining the inclination deformation, corresponding to the screen frame surrounding the display screen of the display device, tilt Is configured to image frames of state is displayed.
上記した本発明の遊技機によれば、第2バッファを用いるので、バリエーションに富んだ斬新な画像演出として、各種の変形予告演出を実行することができる。 According to the gaming machine of the present invention described above, since the second buffer is used , various types of deformation notice effects can be executed as novel image effects rich in variations.
Claims (1)
表示装置の一フレーム分の表示画面を特定する描画リストを生成して出力する制御プロセッサと、
CGメモリに記憶された一又は複数の画像素材を、制御プロセッサから受けた描画リストに基づいて第1バッファに描画すると共に、第1バッファに描画された画像を表示装置に出力して画像演出を実現する画像プロセッサと、
変形処理される可能性のある画像素材を描画するための第2バッファと、を有して構成され、
所定の演出抽選の当選時に、前記制御プロセッサは、
演出内容を特定するシナリオテーブルを参照して、第2バッファに描画すべき変形素材か、第1バッファに描画すべき標準素材かを特定した描画リストを生成することを特徴とする遊技機。
A gaming machine that executes an image effect corresponding to a lottery process based on a predetermined switch signal on a display device,
A control processor that generates and outputs a drawing list for specifying a display screen for one frame of the display device;
One or more image materials stored in the CG memory are drawn in the first buffer based on the drawing list received from the control processor, and the image drawn in the first buffer is output to the display device to produce an image effect. An image processor to realize,
A second buffer for drawing image material that may be deformed, and
At the time of winning a predetermined production lottery, the control processor
A gaming machine that generates a drawing list that specifies whether a deformation material to be drawn in the second buffer or a standard material to be drawn in the first buffer with reference to a scenario table that specifies production contents.
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